2025-101232 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025101232

(43)【公開日】2025-07-07

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H10D 84/80 20250101AFI20250630BHJP

   H10D 8/25 20250101ALI20250630BHJP

【ＦＩ】

H01L27/06 102A

H01L29/90 D

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023217922

(22)【出願日】2023-12-25

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】工藤 弘儀

(72)【発明者】

【氏名】柳川 洋

(72)【発明者】

【氏名】中柴 康隆

【テーマコード（参考）】

5F048

【Ｆターム（参考）】

5F048AC10

5F048BC06

5F048BG12

5F048BG13

5F048DA10

(57)【要約】

【課題】不純物濃度が低い半導体層を含むダイオードの動作抵抗が増加することを抑制する。
【解決手段】
半導体装置１０は、第１導電型の第１半導体層と、第１半導体層中に設けられ、第１導電型とは異なる第２導電型の第２半導体層と、第２半導体層中に設けられ、第２半導体層よりも不純物濃度が高い第２導電型の第３半導体層と、第３半導体層上に設けられた第１導電型の第４半導体層と、第４半導体層上に設けられ、第４半導体層よりも不純物濃度が高い第１導電型の第５半導体層と、第２半導体層中に設けられ、第３半導体層よりも不純物濃度が高い第２導電型の第６半導体層と、深さ方向において第３半導体層と同一の不純物濃度分布を有し、かつ、上面が第６半導体層と接する第２導電型の第７半導体層とを備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１導電型の第１半導体層と、
前記第１半導体層中に設けられ、前記第１導電型とは異なる第２導電型の第２半導体層と、
前記第２半導体層中に設けられ、前記第２半導体層よりも不純物濃度が高い第３半導体層と、
前記第３半導体層上に設けられた前記第１導電型の第４半導体層と、
前記第４半導体層上に設けられ、前記第４半導体層よりも不純物濃度が高い前記第１導電型の第５半導体層と、
前記第２半導体層中に設けられ、前記第３半導体層よりも不純物濃度が高い前記第２導電型の第６半導体層と、
深さ方向において前記第３半導体層と同一の不純物濃度分布を有し、かつ、上面が前記第６半導体層と接する前記第２導電型の第７半導体層と
を備えた半導体装置。

【請求項2】

前記第３半導体層で構成されるアノードおよびカソードの一方と、前記第４半導体層および第５半導体層で構成される前記アノードおよび前記カソードの他方との間に、空乏層が形成され、
前記第３半導体層に前記第２導電型の不純物のイオンを注入する際に形成される点欠陥が、前記空乏層より深い位置または浅い位置に位置する
請求項１に記載の半導体装置。

【請求項3】

前記第２半導体層中に設けられ、前記深さ方向において前記第４半導体層と同一の不純物濃度分布を有する前記第１導電型のＬＤＤ（Ｌｉｇｈｔｌｙ－Ｄｏｐｅｄ Ｄｒａｉｎ）領域とを有するトランジスタをさらに備える
請求項２に記載の半導体装置。

【請求項4】

前記第３半導体層はツェナーダイオードの前記アノードを構成し、前記第５半導体層および前記第６半導体層は前記ツェナーダイオードの前記カソードを構成する
請求項３に記載の半導体装置。

【請求項5】

前記半導体装置は、前記ツェナーダイオード、および前記トランジスタが１つの半導体チップに搭載されたＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）である
請求項４に記載の半導体装置。

【請求項6】

第１導電型の第１半導体層中に、前記第１導電型とは異なる第２導電型の第２半導体層を形成する工程と、
前記第２半導体層中に、前記第２半導体層よりも不純物濃度が高い前記第２導電型の第３半導体層を形成する工程と、
前記第３半導体層上に前記第１導電型の第４半導体層を形成する工程と、
前記第４半導体層上に、前記第４半導体層よりも不純物濃度が高い前記第１導電型の第５半導体層を形成する工程と、
前記第２半導体層中に、前記第３半導体層よりも不純物濃度が高い前記第２導電型の第６半導体層を形成する工程と
を含み、
前記第３半導体層を形成する工程において、前記第３半導体層の形成と同時に、上面が前記第６半導体層に接し、かつ、前記第２半導体層よりも不純物濃度が高い前記第２導電型の第７半導体層を形成する
半導体装置の製造方法。

【請求項7】

前記第３半導体層で構成されるアノードおよびカソードの一方と、前記第４半導体層および第５半導体層で構成される前記アノードおよび前記カソードの他方との間に、空乏層が形成され、
前記第３半導体層を形成する工程で注入される前記第２導電型の不純物のイオンの飛程は、前記空乏層より深い位置または浅い位置に設定される
請求項６に記載の半導体装置の製造方法。

【請求項8】

前記第４半導体層を形成する工程において、前記第４半導体層の形成と同時に前記第２半導体層中に前記第１導電型のＬＤＤ（Ｌｉｇｈｔｌｙ－Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する
請求項７に記載の半導体装置の製造方法。

【請求項9】

前記第３半導体層はツェナーダイオードの前記アノードを構成し、前記第３半導体層および前記第５半導体層は前記ツェナーダイオードの前記カソードを構成する
請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の製造方法に関し、特に、ダイオードを備える半導体装置およびその製造方法に関する。

【背景技術】

【0002】

特許文献１は、ツェナーダイオードのカソードと、トランジスタのソースおよびドレイン領域とを同時に形成することで製造工程の数を減少させる技術を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１８３０３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域のような不純物濃度の低い領域を有するトランジスタと、ダイオード（例：ツェナーダイオード）とを同時に形成する場合、ダイオードの動作抵抗が増加してしまうという問題がある。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態による半導体装置は、第１導電型の第１半導体層と、前記第１半導体層中に設けられ、前記第１導電型とは異なる第２導電型の第２半導体層と、前記第２半導体層中に設けられ、前記第２半導体層よりも不純物濃度が高い第３半導体層と、前記第３半導体層上に設けられた前記第１導電型の第４半導体層と、前記第４半導体層上に設けられ、前記第４半導体層よりも不純物濃度が高い前記第１導電型の第５半導体層と、前記第２半導体層中に設けられ、前記第３半導体層よりも不純物濃度が高い前記第２導電型の第６半導体層と、深さ方向において前記第３半導体層と同一の不純物濃度分布を有し、かつ、上面が前記第６半導体層と接する前記第２導電型の第７半導体層とを備える。

【0007】

一実施の形態による半導体装置の製造方法は、第１導電型の第１半導体層中に、前記第１導電型とは異なる第２導電型の第２半導体層を形成する工程と、前記第２半導体層中に、前記第２半導体層よりも不純物濃度が高い前記第２導電型の第３半導体層を形成する工程と、前記第３半導体層上に前記第１導電型の第４半導体層を形成する工程と、前記第４半導体層上に、前記第４半導体層よりも不純物濃度が高い前記第１導電型の第５半導体層を形成する工程と、前記第２半導体層中に、前記第３半導体層よりも不純物濃度が高い前記第２導電型の第６半導体層を形成する工程とを含み、前記第３半導体層を形成する工程において、前記第３半導体層の形成と同時に、上面が前記第６半導体層に接し、かつ、前記第２半導体層よりも不純物濃度が高い前記第２導電型の第７半導体層を形成する。

【発明の効果】

【0008】

前記一実施の形態によれば、不純物濃度が低い半導体層を含むダイオードの動作抵抗が増加することを抑制する半導体装置、および半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【0009】

【図1】第１の比較例にかかる半導体装置の模式断面図である。

【図2】第２の比較例にかかる半導体装置の模式断面図である。

【図3】第１の比較例および第２の比較例にかかる半導体装置における不純物の濃度分布を示すグラフである。

【図4】実施形態１にかかる半導体装置の模式断面図である。

【図5】実施形態１にかかる半導体装置の電気特性を示すグラフである。

【図6】実施形態１にかかる半導体装置における不純物の濃度分布を示すグラフである。

【図7】実施形態１にかかる半導体装置の電気特性のばらつきを示すグラフである。

【発明を実施するための形態】

【0010】

説明の明確化のため、以下の記載及び図面は、適宜、省略、および簡略化がなされている。各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

【0011】

実施形態にいたる検討
図１は、第１の比較例にかかる半導体装置１の模式断面図である。左側の図はツェナーダイオードが形成される領域（ダイオード領域とも言われる）の模式断面図であり、右側の図はＮチャネル型トランジスタが形成される領域（トランジスタ領域とも言われる）の模式断面図である。図１の下方向は深さ方向とも言われる。半導体装置１は、ダイオード領域とトランジスタ領域を含む素子領域とパワートランジスタ領域が１つの半導体チップに搭載されたＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）であってもよい。

【0012】

半導体装置１は、半導体基板１１、エピタキシャル層１２、ＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ）ｐウェル１３－１、ＨＶｐウェル１３－２、ｐウェル１４－１、ｐウェル１４－２、ＺＤ（Ｚｅｎｅｒ Ｄｉｏｄｅ）アノード層１５－１、ｎ型半導体層１６－１、ｎ型半導体層１６－２、ｎ＋型半導体層１７－１、ｎ＋型半導体層１７－２、ｐ＋型半導体層１８－１、ｐ＋型半導体層１８－２、絶縁膜１９、ゲート電極２０、およびスペーサ２１を備えている。

【0013】

半導体基板１１は、例えば、ｎ型の半導体基板である。エピタキシャル層１２は、例えば、エピタキシャル成長法により半導体基板１１上に形成されたエピタキシャル膜である。半導体基板１１はサブストレート端子（Ｓｕｂ）に接続されている。半導体基板１１およびエピタキシャル層１２は第１半導体層に対応する。

【0014】

左側の図を参照すると、エピタキシャル層１２中に、ｐ型のＨＶｐウェル１３－１が形成されている。ＨＶｐウェル１３－１中に、ｐ型のｐウェル１４－１が形成されている。ｐウェル１４－１の不純物濃度は、ＨＶｐウェル１３－１の不純物濃度よりも高い。ＨＶｐウェル１３－１やｐウェル１４－１は、例えば、パターニングされたレジストをマスクとしたイオン注入により形成される。ＨＶｐウェル１３－１およびｐウェル１４－１は、第２半導体層に対応する。

【0015】

ｐウェル１４－１中に、ｐ型の不純物（例：ボロン）が導入されたＺＤアノード層１５－１（第３半導体層）が形成されている。ＺＤアノード層１５－１の不純物濃度は、ｐウェル１４－１の不純物濃度より高い。ＺＤアノード層１５－１の上面は、ｎ型半導体層１６－１の下面に接触している。ＺＤアノード層１５－１は、ツェナーダイオードのアノードを構成する。ＺＤアノード層１５－１は、例えば、パターニングされたレジストをマスクとしたイオン注入により形成される。

【0016】

ＺＤアノード層１５－１上に、ｎ型の不純物（例：リン）が導入されたｎ型半導体層１６－１（第４半導体層）が形成されている。ｎ型半導体層１６－１の下面は、ＺＤアノード層１５－１およびｐウェル１４－１に接触している。ｎ型半導体層１６－１は、例えば、パターニングされたレジストをマスクとしたイオン注入により形成される。

【0017】

ｎ型半導体層１６－１上に、ｎ＋型の不純物（例：砒素、リン）が導入されたｎ＋型半導体層１７－１（第５半導体層）が形成されている。ｎ＋型半導体層１７－１の不純物濃度は、ｎ型半導体層１６－１の不純物濃度より高い。ｎ型半導体層１６－１およびｎ＋型半導体層１７－１は、ツェナーダイオードのカソードを構成する。ｎ＋型半導体層１７－１は、カソード端子（Ｃ）に接続される。ｎ＋型半導体層１７－１は、例えば、レジストをマスクとしたイオン注入により形成される。

【0018】

また、ｐウェル１４－１中にｐ＋型のｐ＋型半導体層１８－１（第６半導体層）が形成されている。ｐ＋型半導体層１８－１の不純物濃度は、ＺＤアノード層１５－１の不純物濃度より高い。ｐ＋型半導体層１８－１は、アノード端子（Ａ）に接続される。ｐ＋型半導体層１８－１は、例えば、レジストをマスクとしたイオン注入により形成される。

【0019】

半導体基板１１上に絶縁膜１９が形成されている。絶縁膜１９は、ｎ＋型半導体層１７－１をｐ＋型半導体層１８－１から絶縁している。絶縁膜１９は、例えば、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、またはトレンチ法により形成されてもよい。

【0020】

右側の図を参照すると、エピタキシャル層１２上にＨＶｐウェル１３－２が形成され、ＨＶｐウェル１３－２上にｐウェル１４－２（ウェル領域）が形成されている。トランジスタ領域のＨＶｐウェル１３－２およびダイオード領域のＨＶｐウェル１３－１は同時に形成され、互いに同一の不純物濃度分布を有する。トランジスタ領域のｐウェル１４－２およびダイオード領域のｐウェル１４－１は同時に形成され、互いに同一の不純物濃度分布を有する。ＨＶｐウェル１３－２は、例えば、レジストをマスクとしたイオン注入により形成される。ｐウェル１４－２は、例えば、レジストをマスクとしたイオン注入により形成される。

【0021】

ｐウェル１４－２中に、２つのｎ型半導体層１６－２（ＬＤＤ領域）が形成され、ｎ型半導体層１６－２上にｎ＋型半導体層１７－２が形成されている。ダイオード領域のｎ型半導体層１６－１およびトランジスタ領域のｎ型半導体層１６－２は、同時に形成されており、互いに同一の不純物濃度分布を有する。ダイオード領域のｎ＋型半導体層１７－１およびトランジスタ領域のｎ＋型半導体層１７－２は、同時に形成されており、互いに同一の不純物濃度分布を有する。２つのｎ＋型半導体層１７－２の一方はソース端子（Ｓ）に接続され、２つのｎ＋型半導体層１７－２の他方はドレイン端子（Ｄ）に接続されている。ｎ型半導体層１６－２は、例えば、ゲート電極２０をマスクとしたイオン注入により形成される。ｎ＋型半導体層１７－２は、例えば、ゲート電極２０およびスペーサ２１をマスクとしたイオン注入により形成される。

【0022】

ゲート電極２０は、２つのｎ＋型半導体層１７－２の間に位置し、かつ、ｐウェル１４－２上に形成されている。ゲート電極２０は、例えば、レジストをマスクとしてポリシリコンをエッチングすることにより形成される。ゲート電極２０の両サイドに、スペーサ２１が形成されている。スペーサ２１は、例えば、堆積した酸化膜等の異方性エッチングにより形成される。

【0023】

ｐウェル１４－２中に、ｐ＋型のｐ＋型半導体層１８－２が形成されている。絶縁膜１９は、ｎ＋型半導体層１７－２をｐ＋型半導体層１８－２から絶縁している。ｐ＋型半導体層１８－１およびｐ＋型半導体層１８－２は、同時に形成されており、互いに同一の不純物濃度分布を有する。ｐ＋型半導体層１８－２は、バックゲート端子（ＢＧ）に接続されている。ｐ＋型半導体層１８－２は、例えば、レジストをマスクとしたイオン注入により形成される。

【0024】

ＬＤＤを含むソースおよびドレイン層と、ツェナーダイオードのカソードとを同時に製造できるため、第１の比較例にかかる半導体装置１は、製造に必要な工程の数を削減できる。

【0025】

図２は、第２の比較例にかかる半導体装置１ａのダイオード領域の模式断面図である。なお、トランジスタ領域の図示を省略している。図１と図２とを比較すると、半導体装置１ａは、ｎ型半導体層１６－１（ＬＤＤ）を含んでいない。

【0026】

次に、第１の比較例にかかる半導体装置１の第１の課題について説明する。半導体装置１は、不純物濃度が低いｎ型半導体層１６－１を含んでいるため、第２の比較例と比べて、ツェナーダイオードの動作抵抗Ｒｏｎが高いという問題がある。

【0027】

次に、第１の比較例にかかる半導体装置１の第２の課題について説明する。図３の上段図は、図２のＢ－Ｂ’断面における不純物の濃度分布を示すグラフである。横軸は、表面（ツェナーダイオードが形成される面）からの深さを表す。曲線Ｃ１１はキャリアの濃度分布を表し、曲線Ｃ１２はＺＤアノード層１５－１に注入されるｐ型の不純物の注入直後の濃度分布を表す。点線Ｄ１は、空乏層の中心の深さ位置を表す。ＺＤアノード層１５－１を構成するｐ型の不純物の濃度分布は、所定の深さ位置においてピークを有するように設定される。ピーク位置は、半導体装置１ａの表面からイオンが進入する深さ（飛程とも言われる）に対応する。不純物の濃度分布が最大となるピーク位置には、イオン注入による点欠陥が形成される。バツ印は、点欠陥が形成される深さ位置を示している。

【0028】

下段図は、図１のＡ－Ａ’断面におけるキャリア濃度の分布を示すグラフである。曲線Ｃ２１はキャリアの濃度分布を表し、曲線Ｃ２２はＺＤアノード層１５－１に注入されるｐ型の不純物の濃度分布を表す。点線Ｄ２は、空乏層の中心の深さ位置を表す。ｎ型半導体層１６－１（ＬＤＤ）が存在するため、右向き矢印で示されるように、空乏層が、より深い位置にシフトしている。そのため、空乏層中に、イオン注入による点欠陥が形成される。したがって、第１の比較例にかかる半導体装置１では、点欠陥によりツェナーダイオードのリーク電流が増加してしまうという問題がある。

【0029】

実施形態１
図４は、実施形態１にかかる半導体装置１０の模式断面図である。図１と図３とを比較すると、半導体装置１０は、ダイオード領域においてｐ型半導体層１５－２（第７半導体層）をさらに備えている。ｐ型半導体層１５－２はＺＤアノード層１５－１を形成する際に同時に形成され、ｐ型半導体層１５－２は、ＺＤアノード層１５－１と同一の不純物濃度分布を有する。ｐ型半導体層１５－２は、ｐウェル１４－１中に形成されている。ｐ型半導体層１５－２の上面は、ｐ＋型半導体層１８－１の下面に接している。ｐ型半導体層１５－２は、例えば、レジストをマスクとしたイオン注入により形成される。

【0030】

ツェナーダイオードのブレークダウン後の電流の経路上に、不純物濃度が高いｐ型半導体層１５－２が形成されているため、実施形態１は、ツェナーダイオードの動作抵抗を低減することができる。

【0031】

また、ＨＶｐウェル１３－１およびＨＶｐウェル１３－２が、共通のＨＶｐウェル１３に置き換わり、ｐウェル１４－１および１４－２が共通のｐウェル１４に置き換わっている。例えば、半導体チップの下層の全面にＨＶｐウェル１３およびｐウェル１４が配置されてもよい。

【0032】

また、ＺＤアノード層１５－１およびｐ型半導体層１５－２を形成する際のｐ型の不純物のイオン注入の飛程が、ツェナーダイオードのアノードとカソードの間に形成される空乏層よりも深い位置または浅い位置に設定される。なお、ツェナーダイオードのアノードはＺＤアノード層１５－１で構成され、ツェナーダイオードのカソードはｎ型半導体層１６－１およびｎ＋型半導体層１７－１で構成される。ＺＤアノード層１５－１を形成する際に形成された点欠陥が、空乏層よりも深い位置または浅い位置に位置しているため、実施形態１は、ツェナーダイオードのリーク電流を低減することができる。

【0033】

図５は、実施形態１にかかるツェナーダイオードの電気特性を示すグラフである。横軸はツェナー電圧Ｖｚ［ａ．ｕ．］を表し、縦軸はツェナー電流Ｉｚ［ａ．ｕ．］を表す。二点鎖線は実施形態１にかかるツェナーダイオードの電気特性を示し、実線は第２の比較例にかかるツェナーダイオードの電気特性を示す。実施形態１は、第２の比較例にかかるツェナーダイオードの動作抵抗を約２４％低減することができることがわかった。

【0034】

図６を参照し、曲線Ｃ３１は、図４のＣ－Ｃ’断面におけるキャリアの濃度分布を示している。両側矢印はｐｎ接合における空乏層の範囲を示している。

【0035】

曲線Ｃ３２は、イオンの加速電圧が７０ｋｅＶである場合の不純物の濃度分布を示している。曲線Ｃ３３は、イオンの加速電圧が１５０ｋｅＶである場合の不純物の濃度分布を示している。曲線Ｃ３４は、イオンの加速電圧が１８０ｋｅＶである場合の不純物の濃度分布を示している。イオンの加速電圧が７０ｋｅｖである場合、イオン注入により形成される点欠陥が空乏層内に位置しておりリーク電流が増加してしまう。イオンの加速電圧を１５０ｋｅＶとすることで、点欠陥が空乏層より深い位置に形成されるため、リーク電流の増加を抑えることができる。また、イオンの加速電圧を１８０ｋｅｖとすることで、右向き矢印で示されるように点欠陥を更に深い位置に形成することができる。なお、加速電圧をより小さくし、イオン注入の飛程を空乏層より浅い位置に設定した場合もリーク電流の増加を抑制することができる。

【0036】

図７の上段図は、イオンの加速電圧が７０ｋｅＶである場合のツェナーダイオードの電気特性のばらつきを示すグラフであり、下段図は、イオンの加速電圧が１５０ｋｅＶである場合のツェナーダイオードの電気特性のばらつきを示すグラフである。グラフの縦軸は電流値Ｉｋ［ａ．ｕ．］を表し、横軸は電圧値Ｖｋ［ａ．ｕ．］を表す。イオンの加速電圧を１５０ｋｅＶとすることで、電気特性のばらつきを抑え、歩留まりを改善することができる。

【0037】

実施形態１は、ダイオードの動作抵抗を低減することができる。また、実施形態１は、ダイオードに流れるリーク電流を低減することができる。

【0038】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【0039】

例えば、上記の実施の形態に係るＩＧＢＴでは、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、およびｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

【符号の説明】

【0040】

１、１ａ、１０ 半導体装置
１１ 半導体基板
１２ エピタキシャル層
１３－１、１３－２、１３ ＨＶｐウェル
１４－１、１４－２、１４ ｐウェル
１５－１ ＺＤアノード層
１５－２ ｐ型半導体層
１６－１、１６－２ ｎ型半導体層
１７－１、１７－２ ｎ＋型半導体層
１８－１、１８－２ ｐ＋型半導体層
１９ 絶縁膜
２０ ゲート電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】