知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025105242
(43)【公開日】2025-07-10
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10B 51/00 20230101AFI20250703BHJP
H10D 30/68 20250101ALI20250703BHJP
H01L 21/314 20060101ALI20250703BHJP
【ＦＩ】
H10B51/00
H01L29/78 371
H01L21/314 A
【審査請求】未請求
【請求項の数】24
【出願形態】ＯＬ
(21)【出願番号】P 2023223662
(22)【出願日】2023-12-28
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】山口 直
【テーマコード（参考）】
5F058
5F083
5F101
【Ｆターム（参考）】
5F058BA11
5F058BB05
5F058BC03
5F058BC04
5F058BD05
5F058BD06
5F058BF04
5F058BF12
5F058BF37
5F058BJ10
5F083FR06
5F083GA11
5F083GA21
5F083JA01
5F083JA02
5F083JA03
5F083JA05
5F083JA12
5F083JA19
5F083JA32
5F083JA39
5F083JA40
5F083PR03
5F083PR21
5F083PR22
5F083PR33
5F083PR36
5F101BA62
5F101BB02
5F101BD02
5F101BD07
5F101BF02
5F101BH02
5F101BH09
5F101BH16
(57)【要約】
【課題】強誘電体膜を備えた強誘電体メモリの動作電圧低減させることで、半導体装置の性能を向上させる。
【解決手段】半導体基板ＳＢ上に、常誘電体膜である絶縁膜ＩＦ１と、絶縁膜ＩＦ１上の３層以上の強誘電体層ＦＥ１からＦＥ４からなる積層体である強誘電体膜ＦＥＦと、強誘電体膜ＦＥＦ上の金属膜ＭＦおよびゲート電極ＧＥを形成する。強誘電体層ＦＥ１からＦＥ４のうち、互いに接する強誘電体層同士の間に離散的に不純物粒子ＧＲを設けることで、強誘電体膜ＦＥＦの結晶性を高める。
【選択図】図１
【解決手段】半導体基板ＳＢ上に、常誘電体膜である絶縁膜ＩＦ１と、絶縁膜ＩＦ１上の３層以上の強誘電体層ＦＥ１からＦＥ４からなる積層体である強誘電体膜ＦＥＦと、強誘電体膜ＦＥＦ上の金属膜ＭＦおよびゲート電極ＧＥを形成する。強誘電体層ＦＥ１からＦＥ４のうち、互いに接する強誘電体層同士の間に離散的に不純物粒子ＧＲを設けることで、強誘電体膜ＦＥＦの結晶性を高める。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板上に形成された常誘電体膜と、
前記常誘電体膜上に形成された積層膜と、
を備え、
前記積層膜は、３層以上積層された複数の強誘電体層により構成されている、半導体装置。
前記常誘電体膜上に形成された積層膜と、
を備え、
前記積層膜は、３層以上積層された複数の強誘電体層により構成されている、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
複数の前記強誘電体層のそれぞれの表面には、複数の不純物粒子が離散的に存在する、半導体装置。
複数の前記強誘電体層のそれぞれの表面には、複数の不純物粒子が離散的に存在する、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
複数の前記強誘電体層のそれぞれの膜厚は、０．５ｎｍ以上、２ｎｍ以下である、半導体装置。
複数の前記強誘電体層のそれぞれの膜厚は、０．５ｎｍ以上、２ｎｍ以下である、半導体装置。
【請求項4】
請求項１記載の半導体装置において、
前記積層膜の膜厚は、６ｎｍ以上、２０ｎｍ以下である、半導体装置。
前記積層膜の膜厚は、６ｎｍ以上、２０ｎｍ以下である、半導体装置。
【請求項5】
請求項１記載の半導体装置において、
複数の前記強誘電体層のそれぞれは、金属酸化物および第１元素を含む材料で構成され、
前記金属酸化物は、ハフニウム酸化物またはガリウム酸化物であり、
前記第１元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかである、半導体装置。
複数の前記強誘電体層のそれぞれは、金属酸化物および第１元素を含む材料で構成され、
前記金属酸化物は、ハフニウム酸化物またはガリウム酸化物であり、
前記第１元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかである、半導体装置。
【請求項6】
請求項２記載の半導体装置において、
前記常誘電体膜は、酸化シリコン膜または酸窒化シリコン膜である、半導体装置。
前記常誘電体膜は、酸化シリコン膜または酸窒化シリコン膜である、半導体装置。
【請求項7】
請求項２記載の半導体装置において、
前記複数の不純物粒子は、窒化アルミニウム、シリコン、アルミニウム、炭素、窒素、水素若しくは酸素の何れか、または、その組み合わせからなる、半導体装置。
前記複数の不純物粒子は、窒化アルミニウム、シリコン、アルミニウム、炭素、窒素、水素若しくは酸素の何れか、または、その組み合わせからなる、半導体装置。
【請求項8】
請求項２記載の半導体装置において、
前記複数の不純物粒子の面密度は、１×１０１２/ｃｍ２以上、１×１０１３/ｃｍ２以下である、半導体装置。
前記複数の不純物粒子の面密度は、１×１０１２/ｃｍ２以上、１×１０１３/ｃｍ２以下である、半導体装置。
【請求項9】
請求項２記載の半導体装置において、
前記複数の不純物粒子の体積密度は、１×１０１８/ｃｍ３以上、１×１０２１/ｃｍ３以下である、半導体装置。
前記複数の不純物粒子の体積密度は、１×１０１８/ｃｍ３以上、１×１０２１/ｃｍ３以下である、半導体装置。
【請求項10】
請求項２記載の半導体装置において、
平面視における前記複数の不純物粒子間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下である、半導体装置。
平面視における前記複数の不純物粒子間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下である、半導体装置。
【請求項11】
請求項１記載の半導体装置において、
複数の前記強誘電体層のそれぞれの表面は、親水化処理されている、半導体装置。
複数の前記強誘電体層のそれぞれの表面は、親水化処理されている、半導体装置。
【請求項12】
請求項１記載の半導体装置において、
親水化処理された前記強誘電体層の表面エネルギーは、親水化処理される前の前記強誘電体層の表面エネルギーより小さい、半導体装置。
親水化処理された前記強誘電体層の表面エネルギーは、親水化処理される前の前記強誘電体層の表面エネルギーより小さい、半導体装置。
【請求項13】
（ａ）半導体基板上に常誘電体膜を形成する工程、
（ｂ）前記常誘電体膜上に積層構造を形成する工程、
（ｃ）前記積層構造上に金属膜を形成する工程、
（ｄ）前記（ｃ）工程の後、熱処理を行う工程、
を備え、
前記（ｂ）工程は、
（ｂ１）金属酸化物および第１元素を含む材料で構成されたアモルファス層を形成する工程と、
（ｂ２）前記（ｂ１）工程の後、前記アモルファス層の表面に、複数の不純物粒子を離散的に設ける工程と、
を少なくとも３回繰り返し、前記アモルファス層と前記複数の不純物粒子とを順に形成することで前記積層構造を形成する工程であり、
前記（ｄ）工程は、前記熱処理により、前記積層構造のアモルファス層のそれぞれを平面方向に結晶化して、強誘電体の積層膜を形成する、半導体装置の製造方法。
（ｂ）前記常誘電体膜上に積層構造を形成する工程、
（ｃ）前記積層構造上に金属膜を形成する工程、
（ｄ）前記（ｃ）工程の後、熱処理を行う工程、
を備え、
前記（ｂ）工程は、
（ｂ１）金属酸化物および第１元素を含む材料で構成されたアモルファス層を形成する工程と、
（ｂ２）前記（ｂ１）工程の後、前記アモルファス層の表面に、複数の不純物粒子を離散的に設ける工程と、
を少なくとも３回繰り返し、前記アモルファス層と前記複数の不純物粒子とを順に形成することで前記積層構造を形成する工程であり、
前記（ｄ）工程は、前記熱処理により、前記積層構造のアモルファス層のそれぞれを平面方向に結晶化して、強誘電体の積層膜を形成する、半導体装置の製造方法。
【請求項14】
請求項１３記載の半導体装置の製造方法において、
前記積層構造のアモルファス層のそれぞれの膜厚は、０．５ｎｍ以上、２ｎｍ以下である、半導体装置の製造方法。
前記積層構造のアモルファス層のそれぞれの膜厚は、０．５ｎｍ以上、２ｎｍ以下である、半導体装置の製造方法。
【請求項15】
請求項１３記載の半導体装置の製造方法において、
前記金属酸化物は、ハフニウム酸化物またはガリウム酸化物であり、
前記第１元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかである、半導体装置の製造方法。
前記金属酸化物は、ハフニウム酸化物またはガリウム酸化物であり、
前記第１元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかである、半導体装置の製造方法。
【請求項16】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ１）工程で儲ける前記複数の不純物粒子の面密度は、１×１０１２/ｃｍ２以上、１×１０１３/ｃｍ２以下である、半導体装置の製造方法。
前記（ｂ１）工程で儲ける前記複数の不純物粒子の面密度は、１×１０１２/ｃｍ２以上、１×１０１３/ｃｍ２以下である、半導体装置の製造方法。
【請求項17】
請求項１３記載の半導体装置の製造方法において、
平面視における前記複数の不純物粒子間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下である、半導体装置の製造方法。
平面視における前記複数の不純物粒子間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下である、半導体装置の製造方法。
【請求項18】
（ａ）半導体基板上に常誘電体膜を形成する工程、
（ｂ）前記常誘電体膜上に積層構造を形成する工程、
（ｃ）前記積層構造上に金属膜を形成する工程、
（ｄ）前記（ｃ）工程の後、熱処理を行う工程、
を備え、
前記（ｂ）工程は、
（ｂ１）金属酸化物および第１元素を含む材料で構成されたアモルファス層を形成するする工程と、
（ｂ２）前記（ｂ１）工程の後、前記アモルファス層の表面に親水化処理を行う工程と、
を少なくとも３回繰り返し、前記アモルファス層を順に積層することで前記積層構造を形成する工程であり、
前記（ｄ）工程は、
前記熱処理により、前記積層構造のアモルファス層のそれぞれを、平面方向に結晶化して、強誘電体の積層膜を形成する、半導体装置の製造方法。
（ｂ）前記常誘電体膜上に積層構造を形成する工程、
（ｃ）前記積層構造上に金属膜を形成する工程、
（ｄ）前記（ｃ）工程の後、熱処理を行う工程、
を備え、
前記（ｂ）工程は、
（ｂ１）金属酸化物および第１元素を含む材料で構成されたアモルファス層を形成するする工程と、
（ｂ２）前記（ｂ１）工程の後、前記アモルファス層の表面に親水化処理を行う工程と、
を少なくとも３回繰り返し、前記アモルファス層を順に積層することで前記積層構造を形成する工程であり、
前記（ｄ）工程は、
前記熱処理により、前記積層構造のアモルファス層のそれぞれを、平面方向に結晶化して、強誘電体の積層膜を形成する、半導体装置の製造方法。
【請求項19】
請求項１８記載の半導体装置の製造方法において、
前記（ｂ２）工程で親水化処理された前記アモルファス層の表面エネルギーは、親水化処理される前の前記アモルファス層の表面エネルギーより小さい、半導体装置の製造方法。
前記（ｂ２）工程で親水化処理された前記アモルファス層の表面エネルギーは、親水化処理される前の前記アモルファス層の表面エネルギーより小さい、半導体装置の製造方法。
【請求項20】
請求項１８記載の半導体装置の製造方法において、
前記（ｂ２）工程で親水化処理された前記アモルファス層の接触角は、親水化処理される前の前記アモルファス層の接触角より小さい、半導体装置の製造方法。
前記（ｂ２）工程で親水化処理された前記アモルファス層の接触角は、親水化処理される前の前記アモルファス層の接触角より小さい、半導体装置の製造方法。
【請求項21】
請求項１８記載の半導体装置の製造方法において、
前記（ｂ２）工程で行う親水化処理は、Ｏ２プラズマ処理、Ｏ３処理、ＡＰＭ洗浄、ＨＰＭ洗浄、水洗処理、ＵＶ処理若しくは大気暴露の何れか、またはその組み合わせである、半導体装置の製造方法。
前記（ｂ２）工程で行う親水化処理は、Ｏ２プラズマ処理、Ｏ３処理、ＡＰＭ洗浄、ＨＰＭ洗浄、水洗処理、ＵＶ処理若しくは大気暴露の何れか、またはその組み合わせである、半導体装置の製造方法。
【請求項22】
請求項１８記載の半導体装置の製造方法において、
前記積層構造のアモルファス層のそれぞれの膜厚は、０．５ｎｍ以上、２ｎｍ以下である、半導体装置の製造方法。
前記積層構造のアモルファス層のそれぞれの膜厚は、０．５ｎｍ以上、２ｎｍ以下である、半導体装置の製造方法。
【請求項23】
請求項１８記載の半導体装置の製造方法において、
前記金属酸化物は、ハフニウム酸化物またはガリウム酸化物であり、
前記第１元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかである、半導体装置の製造方法。
前記金属酸化物は、ハフニウム酸化物またはガリウム酸化物であり、
前記第１元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかである、半導体装置の製造方法。
【請求項24】
請求項１８記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ３）前記（ｂ２）工程の後、前記アモルファス層の表面に、複数の不純物粒子を離散的に設ける工程と、をさらに有し。
前記アモルファス層と前記複数の不純物粒子とを順に形成することで前記積層構造を形成する工程である、半導体装置の製造方法。
前記（ｂ）工程は、
（ｂ３）前記（ｂ２）工程の後、前記アモルファス層の表面に、複数の不純物粒子を離散的に設ける工程と、をさらに有し。
前記アモルファス層と前記複数の不純物粒子とを順に形成することで前記積層構造を形成する工程である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、強誘電体メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、低電圧で動作する半導体記憶素子として、強誘電体膜を用いた強誘電体メモリセルが開発されている。強誘電体メモリセルは、強誘電体の分極の方向を制御することで、書込み状態および消去状態を変化させる不揮発性メモリセルである。特許文献１（特開２０１９－２０１１７２号公報）には、強誘電体メモリセルの構造および製造方法が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－２０１１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
当該強誘電体膜としてハフニウム系のＨｆ０．５Ｚｒ０．５Ｏ２（ＨＺＯ）が広く知られている。しかし、既存のＨＺＯ膜の構造では、強誘電体メモリセルの動作電圧の低下が困難である問題がある。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0007】
一実施の形態に係る半導体装置は、半導体基板上に順に設けられた常誘電体膜と、３層以上の強誘電体層からなる積層体である強誘電体膜とを備えた強誘電体メモリセルである。
【0008】
一実施の形態に係る半導体装置の製造方法は、半導体基板上に順に常誘電体膜、積層構造および金属膜を形成した後、熱処理を行うものである。当該積層構造は、アモルファス層を形成する工程と、当該アモルファス層の表面に、複数の不純物粒子を離散的に設ける工程とを少なくとも３回繰り返すことで形成する。熱処理を行う工程では、アモルファス層のそれぞれを平面方向に結晶化して、強誘電体の積層膜を形成する。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の性能を向上できる。
【図面の簡単な説明】
【0010】
【図1】実施の形態１である半導体装置の主要部分を示す断面図である。
【図2】実施の形態１である半導体装置を示す断面図である。
【図3】実施の形態１である半導体装置の動作条件を示す表である。
【図4】実施の形態１である半導体装置の製造工程中の断面図である。
【図16】アモルファス層が２次元的に結晶化する態様を示す斜視図である。
【図17】アモルファス層が２次元的に結晶化する態様を示す断面図である。
【図18】２次元核成長が優位となる、アモルファス層の膜厚の範囲を説明する断面図である。
【図19】結晶の半径と結晶の駆動エネルギーとの関係を示すグラフである。
【図20】表面エネルギーσ２を低減する手法を探るために行った実験の結果を示す表である。
【図21】実施の形態１における不純物粒子の配置を示す模式図である。
【図22】実施の形態１である半導体装置の書込み特性を示すグラフである。
【図23】実施の形態１である半導体装置の消去特性を示すグラフである。
【図24】実施の形態１における強誘電体膜に対するＸ線回折の結果を示すグラフである。
【図25】実施の形態１における強誘電体膜における直方体の強度を示すグラフである。
【図26】実施の形態２である半導体装置の製造工程を示すフローである。
【図27】実施の形態２である半導体装置の製造工程中の断面図である。
【図28】実施の形態３である半導体装置の製造工程を示すフローである。
【図29】アモルファス層が３次元的に結晶化する態様を示す断面図である。
【図30】比較例である半導体装置の主要部分を示す断面図である。
【図31】比較例である半導体装置の書込み特性を示すグラフである。
【図32】比較例である半導体装置の消去特性を示すグラフである。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【0012】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0013】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0014】
また、以下では、半導体基板の主面に沿う方向を平面方向と呼び、半導体基板の主面に対して垂直な方向を厚さ方向と呼ぶ場合がある。
【0015】
（実施の形態１）
＜実施の形態の要旨＞
図１に、本実施の形態の半導体装置の主要な構成部分からなる模式的な断面図を示す。図１には、半導体基板と、強誘電体メモリセルのゲート電極との間の積層構造を主に示している。図１に示すように、本実施の形態の半導体装置は半導体基板ＳＢを有している。半導体基板ＳＢは、上面である第１主面と、第１主面の反対側の下面である第２主面とを備えている。半導体基板ＳＢの第１主面上には、常誘電体膜である絶縁膜ＩＦ１と、複数の強誘電体層からなる強誘電体膜ＦＥＦ、金属膜ＭＦおよびゲート電極ＧＥが順に積層されている。
＜実施の形態の要旨＞
図１に、本実施の形態の半導体装置の主要な構成部分からなる模式的な断面図を示す。図１には、半導体基板と、強誘電体メモリセルのゲート電極との間の積層構造を主に示している。図１に示すように、本実施の形態の半導体装置は半導体基板ＳＢを有している。半導体基板ＳＢは、上面である第１主面と、第１主面の反対側の下面である第２主面とを備えている。半導体基板ＳＢの第１主面上には、常誘電体膜である絶縁膜ＩＦ１と、複数の強誘電体層からなる強誘電体膜ＦＥＦ、金属膜ＭＦおよびゲート電極ＧＥが順に積層されている。
【0016】
強誘電体膜ＦＥＦは、半導体基板ＳＢ側から上に向かって順に積層された強誘電体層ＦＥ１、ＦＥ２、ＦＥ３およびＦＥ４により構成されている。つまり、強誘電体膜ＦＥＦは、半導体基板ＳＢ側から順に積層された３層以上の強誘電体層により構成された、堆積層を備えている。強誘電体層ＦＥ１と強誘電体層ＦＥ２との間、強誘電体層ＦＥ２と強誘電体層ＦＥ３との間、および、強誘電体層ＦＥ３と強誘電体層ＦＥ４との間のそれぞれには、複数の不純物粒子ＧＲが離散的に存在している。
【0017】
以下では、上記のように強誘電体膜が３層以上の強誘電体層を備えていることで、強誘電体メモリセルの強誘電体膜の結晶性を高め、これにより強誘電体メモリセルの動作電圧を低減することについて説明する。
【0018】
＜半導体装置の構造＞
図２に、本実施の形態の半導体装置である強誘電体メモリセルの具体的な構造を示す。図２に示す強誘電体メモリセルは、第１主面および第２主面を備えた半導体基板ＳＢを有している。半導体基板ＳＢは、例えば１から１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる。半導体基板ＳＢには、第１主面側から第２主面側に向かって所定の深さまで達するｐ型のウェル領域ＰＷが形成されている。半導体基板ＳＢの第１主面には、第２主面側に向かって所定の深さまで達する複数の素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＢに形成された溝内に、酸化シリコン膜などの絶縁膜が埋め込まれることで構成されている。
図２に、本実施の形態の半導体装置である強誘電体メモリセルの具体的な構造を示す。図２に示す強誘電体メモリセルは、第１主面および第２主面を備えた半導体基板ＳＢを有している。半導体基板ＳＢは、例えば１から１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる。半導体基板ＳＢには、第１主面側から第２主面側に向かって所定の深さまで達するｐ型のウェル領域ＰＷが形成されている。半導体基板ＳＢの第１主面には、第２主面側に向かって所定の深さまで達する複数の素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＢに形成された溝内に、酸化シリコン膜などの絶縁膜が埋め込まれることで構成されている。
【0019】
本実施の形態では、強誘電体メモリセルとして、強誘電体膜ＦＥＦをトランジスタ構造に適用したＭＦＩＳ（Metal Ferroelectric Insulator Semiconductor）構造と呼ばれるメモリセルを例示する。
【0020】
ウェル領域ＰＷを含む半導体基板ＳＢ上には、常誘電体膜として絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば酸化シリコン（ＳｉＯ２）膜または酸窒化シリコン（Ｓｉ３ＮＯ４）膜であり、例えば２ｎｍ以下の厚さを有する。絶縁膜ＩＦ１は、半導体基板ＳＢと強誘電体膜ＦＥＦとの界面を安定させる目的、または、強誘電体メモリセルの動作時に、ゲート電極ＧＥに電圧を加えた際に、半導体基板ＳＢから電子が強誘電体膜ＦＥＦに入ることを防止する目的で設けられた膜である。
【0021】
絶縁膜ＩＦ１上には、強誘電体膜ＦＥＦが形成されている。強誘電体膜ＦＥＦは、半導体基板ＳＢ側から順に積層された強誘電体層ＦＥ１、ＦＥ２、ＦＥ３およびＦＥ４、並びに、それらの強誘電体層同士の間に存在する複数の不純物粒子ＧＲを有する。
【0022】
強誘電体層ＦＥ１からＦＥ４のそれぞれは、酸化金属膜からなり、例えば窒化シリコン膜よりも高い誘電率を有する高誘電率層である。また、強誘電体層ＦＥ１からＦＥ４のそれぞれの厚さは、例えば０．５ｎｍ以上、２ｎｍ以下である。強誘電体膜ＦＥＦの厚さは、例えば６ｎｍ以上、２０ｎｍ以下である。
【0023】
また、強誘電体層ＦＥ１からＦＥ４のそれぞれは、電界（電場）を印加すると誘電分極が生じ、電界を取り去っても分極が０にならない物質、つまり強誘電体により構成されている絶縁層である。すなわち、電界が印加されていない状態でも、強誘電体層ＦＥ１からＦＥ４（強誘電体膜ＦＥＦ）に分極が残る。強誘電体は、外部に電場がなくても電気双極子が整列しており、かつ、双極子の方向が電場によって変化できる物質である。
【0024】
そして、強誘電体層ＦＥ１からＦＥ４のそれぞれは、直方晶の結晶である必要がある。言い換えれば、主に直方晶以外の結晶により構成される膜は、常誘電体膜である。したがって、強誘電体メモリセルでは、強誘電体膜ＦＥＦの残留分極の増大、強誘電体としての性能の向上、および、強誘電体メモリセルの駆動電力の低減を実現するために、強誘電体層ＦＥ１からＦＥ４を構成する結晶をできるだけ直方晶で形成する必要がある。すなわち、強誘電体層ＦＥ１からＦＥ４の結晶性を高める必要がある。
【0025】
強誘電体層ＦＥ１からＦＥ４のそれぞれは、金属酸化物および第１元素を含む材料からなる絶縁膜（ＨＺＯ膜）である。この金属酸化物は、例えばハフニウム酸化物（ＨｆＯ）またはガリウム酸化物（ＧａＯ）である。第１元素は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ランタン（Ｌａ）または、イッテルビウム（Ｙｂ）である。
【0026】
強誘電体層ＦＥ１と強誘電体層ＦＥ２との間には、強誘電体膜ＦＥＦの一部として、複数の不純物粒子ＧＲが形成されている。後述のように、複数の不純物粒子ＧＲは、強誘電体膜ＦＥＦの製造工程中において、強誘電体層ＦＥ１からＦＥ４を非結晶（アモルファス）の状態から直方晶の結晶に成長させるための結晶核として機能する。したがって、複数の不純物粒子ＧＲは、互いに分離され、複数離散的に配置されている。言い換えれば、複数の不純物粒子ＧＲは、強誘電体層ＦＥ１からＦＥ４のように連続的に形成された膜ではなく、半導体基板ＳＢの第１主面に沿う方向において不連続的に配置されている。仮に、複数の不純物粒子ＧＲの各々が結びついて膜として形成されていると、複数の不純物粒子ＧＲの結晶核として機能が低下する。
【0027】
複数の不純物粒子ＧＲは、酸素および第１元素の何れとも異なる第２元素を含む。第２元素は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、炭素（Ｃ）、窒素（Ｎ）、水素（Ｈ）または酸素（Ｏ）である。具体的には、複数の不純物粒子ＧＲは、窒化アルミニウム、シリコン、アルミニウム、炭素、窒素、水素若しくは酸素、または、これらの混合物若しくは化合物の何れかである。本実施の形態において、複数の不純物粒子ＧＲの各々は、例えば、１つの原子、化合物または、２から４個の原子の集合体から構成される。ここでは主に、不純物粒子ＧＲがＡｌＮ（窒化アルミニウム）の粒である場合について説明する。
【0028】
また、複数の不純物粒子ＧＲは、強誘電体膜ＦＥＦの製造工程中に、上下の強誘電体層同士の界面付近において、強誘電体層ＦＥ１、ＦＥ２、ＦＥ３またはＦＥ４に含まれる物質と結合している場合もある。すなわち、複数の不純物粒子ＧＲは、最終的には、窒化アルミニウム、シリコン、アルミニウム、炭素、窒素、水素または酸素と、ハフニウム若しくは上記第１元素とが結合した化合物であることが考えられる。
【0029】
複数の不純物粒子ＧＲの面密度は、１×１０１２/ｃｍ２から１×１０１３/ｃｍ２の範囲内である。また、複数の不純物粒子ＧＲの体積密度は、１×１０１８/ｃｍ３から１×１０２１/ｃｍ３の範囲内である。平面視における複数の不純物粒子ＧＲ同士の間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下である。
【0030】
強誘電体膜ＦＥＦ上には、金属膜ＭＦが形成されている。金属膜ＭＦは、例えば窒化チタン膜、窒化タンタル膜またはタングステン膜からなる導電性膜である。金属膜ＭＦの厚さは、例えば２ｎｍから１０ｎｍである。金属膜ＭＦは、強誘電体膜ＦＥＦの製造工程中に、強誘電体層ＦＥ１からＦＥ４に応力を与え、強誘電体層ＦＥ１からＦＥ４のそれぞれの結晶の配向性を制御するために設けられたキャップ膜である。したがって、強誘電体膜ＦＥＦの形成後に、強誘電体層ＦＥ１からＦＥ４のそれぞれが直方晶の結晶として存在できる場合には、金属膜ＭＦを除去しても構わない。しかし、金属膜ＭＦを除去したことで、強誘電体層ＦＥ１からＦＥ４のそれぞれの結晶の配向性がばらつく場合もあるので、金属膜ＭＦを残しておいた方が、より好ましい。なお、金属膜ＭＦを残した場合には、金属膜ＭＦは、後述のゲート電極ＧＥの一部としても機能する。
【0031】
金属膜ＭＦ上には、ゲート電極ＧＥが形成されている。ゲート電極ＧＥは、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜である。ゲート電極ＧＥを構成する材料として、多結晶シリコン膜に代えて、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、これらを適宜積層させた積層膜を用いてもよい。
【0032】
ゲート電極ＧＥの側面上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
【0033】
サイドウォールスペーサＳＷ下のウェル領域ＰＷには、低濃度のｎ型不純物領域であるエクステンション領域ＥＸが形成されている。また、サイドウォールスペーサＳＷと整合する位置のウェル領域ＰＷには、エクステンション領域ＥＸよりも高濃度のｎ型不純物領域である拡散領域Ｄ１が形成されている。エクステンション領域ＥＸおよび拡散領域Ｄ１は、互いに接続されており、それぞれ強誘電体メモリセルのソース領域の一部またはドレイン領域の一部を構成している。
【0034】
強誘電体メモリセルは、少なくとも、絶縁膜ＩＦ１、強誘電体膜ＦＥＦおよびゲート電極ＧＥと、ソース領域の一部またはドレイン領域の一部を構成する一対の拡散領域Ｄ１とを備えている。
【0035】
ゲート電極ＧＥ上および拡散領域Ｄ１上には、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩが形成されている。シリサイド層ＳＩは、主に、後述のプラグＰＧとの接触抵抗を低減するために形成されている。
【0036】
強誘電体メモリセル上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜である。層間絶縁膜ＩＬ１中には、複数のコンタクトホールが形成されており、複数のコンタクトホール内には、複数のプラグＰＧが形成されている。プラグＰＧは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。プラグＰＧは、シリサイド層ＳＩを介して、拡散領域Ｄ１に電気的に接続されている。なお、図示はしていないが、層間絶縁膜ＩＬ１中には、ゲート電極ＧＥに電気的に接続するプラグＰＧも存在している。
【0037】
また、図示は省略するが、プラグＰＧ上には、複数の配線が形成される。例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜が形成され、この層間絶縁膜には、配線用の溝が形成されている。そして、この配線用の溝内に、例えば銅を主成分とする導電性膜が埋め込まれることで、プラグＰＧと接続する１層目の配線が形成されている。
【0038】
＜強誘電体メモリセルの動作＞
次に、強誘電体メモリセルの動作例について、図３を参照して説明する。
次に、強誘電体メモリセルの動作例について、図３を参照して説明する。
【0039】
図３は、強誘電体メモリセルのうち選択メモリセルについて、「書込」、「消去」および「読出」時における選択メモリセルの各部位への印加電圧の一例を示す表である。図３の表には、「書込」、「消去」および「読出」のそれぞれの動作時における各部位への印加電圧が記載されている。つまり、当該表には、図２に示す強誘電体メモリセルのドレイン領域（一方の拡散領域Ｄ１）に印加する電圧Ｖｄ、ゲート電極ＧＥに印加する電圧Ｖｇ、ソース領域（他方の拡散領域Ｄ１）に印加する電圧Ｖｓ、および、ウェル領域ＰＷに印加する電圧Ｖｂが記載されている。なお、図３の表に示したものは、電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
【0040】
また、本実施の形態では、強誘電体膜ＦＥＦの分極が上向きとなり、強誘電体メモリセルの閾値電圧が比較的高い状態になることを「書込」と定義する。そして、強誘電体膜ＦＥＦの分極が下向きとなり、強誘電体メモリセルの閾値電圧が比較的低い状態になることを「消去」と定義する。
【0041】
書込動作では、ゲート電極ＧＥに負の電圧を印加することで行う。すなわち、例えば図３の「書込」の欄に示すような電圧を、書込みを行う選択メモリセルの各部位に印加する。これにより、強誘電体膜ＦＥＦの分極が上向きとなり、強誘電体メモリセルの閾値電圧が上昇し、強誘電体膜ＦＥＦは書込み状態となる。
【0042】
消去動作では、ゲート電極ＧＥに正の電圧を印加することで行う。すなわち、例えば図３の「消去」の欄に示すような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、強誘電体膜ＦＥＦの分極が下向きとなり、強誘電体メモリセルの閾値電圧が低下し、強誘電体膜ＦＥＦは消去状態となる。
【0043】
読出動作では、例えば図３の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。ゲート電極ＧＥに印加する電圧Ｖｇを、書込み状態における強誘電体膜ＦＥＦの閾値電圧と、消去状態における強誘電体膜ＦＥＦの閾値電圧との間の値にすることで、書込み状態と消去状態とを判別できる。
【0044】
【0045】
図４は、素子分離部ＳＴＩおよびウェル領域ＰＷの形成工程を示している。
【0046】
まず、例えばｐ型の不純物が導入された単結晶シリコンからなる半導体基板ＳＢを準備する。次に、半導体基板ＳＢに、フォトリソグラフィ法およびエッチング処理を用いて、溝を形成する。次に、溝内を埋め込むように酸化シリコン膜などの絶縁膜を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing）法によって、溝外部の絶縁膜を除去することで、溝内に残された絶縁膜からなる素子分離部ＳＴＩを形成する。
【0047】
次に、フォトリソグラフィ法およびイオン注入法を用いて、半導体基板ＳＢに不純物を導入することにより、ｐ型のウェル領域ＰＷを形成する。
【0048】
図５は、絶縁膜ＩＦ１の形成工程を示している。
【0049】
半導体基板ＳＢ上に対して、例えば酸素を含む雰囲気中で熱処理を施すことで、半導体基板ＳＢ上に、例えば酸化シリコンまたは酸窒化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば１ｎｍ以下である。
【0050】
図６は、アモルファス層ＡＭ１の形成工程を示している。
【0051】
絶縁膜ＩＦ１上に、例えばＡＬＤ（Atomic Layer Deposition）法によって、アモルファス層（非晶質膜）ＡＭ１を形成する。アモルファス層ＡＭ１の厚さは、例えば０・５ｎｍから２ｎｍである。アモルファス層ＡＭ１は、例えば、ハフニウム（Ｈｆ）、酸素（Ｏ）、および、第１元素としてジルコニウム（Ｚｒ）を含む材料からなる膜である。また、第１元素は、ジルコニウムに代えて、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）の何れかであってもよい。
【0052】
図７は、複数の不純物粒子ＧＲの形成工程を示している。
【0053】
図６のアモルファス層ＡＭ１の形成工程で使用したＡＬＤ装置から、半導体ウェハを別の装置へ移し、図７の工程を実施する。本実施の形態では、アモルファス層ＡＭ１上に、スパッタリング法によって、複数の不純物粒子ＧＲを形成する。複数の不純物粒子ＧＲは、互いに分離されている。言い換えれば、複数の不純物粒子ＧＲは、アモルファス層ＡＭ１のように連続的に形成された膜ではなく、離散的に形成されている。すなわち、複数の不純物粒子ＧＲは、アモルファス層ＡＭ１の全体を覆っておらず、アモルファス層ＡＭ１上に点在している。したがって、アモルファス層ＡＭ１の一部は複数の不純物粒子ＧＲによって覆われ、アモルファス層ＡＭ１のその他の部分は複数の不純物粒子ＧＲから露出している。また、複数の不純物粒子ＧＲの一部は、アモルファス層ＡＭ１の上面上に堆積するが、アモルファス層ＡＭ１内の上面近傍に導入されている複数の不純物粒子ＧＲも存在する。このため、後述のアモルファス層ＡＭ１などを結晶化させる工程において、複数の不純物粒子ＧＲが結晶核として機能する。
【0054】
また、複数の不純物粒子ＧＲは、窒化アルミニウム、シリコン、アルミニウム、炭素、窒素、水素若しくは酸素、または、これらの混合物若しくは化合物の何れかである。なお、本実施の形態では、第２元素がアルミニウムである場合を、代表的に例示して説明する。ここでは、不純物粒子ＧＲは窒化アルミニウム（ＡｌＮ）からなる。
【0055】
また、複数の不純物粒子ＧＲは、スパッタリング法に代えて、ＣＶＤ（Chemical Vapor Deposition）法によって形成してもよいが、上述のように、複数の不純物粒子ＧＲは互いに分離するように形成することが好ましい。したがって、複数の不純物粒子ＧＲの形成方法は、スパッタリング法で行うことが好ましい。また、アモルファス層ＡＭ１の上面に対する複数の不純物粒子ＧＲの面密度は、１×１０１２/ｃｍ２から１×１０１３/ｃｍ２の範囲内である。これにより、複数の不純物粒子ＧＲの結晶粒径の半径を、例えば０．１ｎｍから１ｎｍの範囲内で精密に制御できる。ここでは、複数の不純物粒子ＧＲは例えば１×１０１３/ｃｍ２とする。
【0056】
また、複数の不純物粒子ＧＲがアモルファス層ＡＭ１中に拡散しすぎる事を防止するために、上記スパッタリング法は、摂氏１度以上、１５０度以下の範囲の温度で行われることが好ましい。
【0057】
また、上述のように、複数の不純物粒子ＧＲを構成する第２元素は、アルミニウムに代えて他の元素であっても良いが、そのような場合、複数の不純物粒子ＧＲの形成方法は、スパッタリング法に代えて、イオン注入法を用いて行うこともできる。イオン注入法を用いる場合には、前記複数の不純物粒子ＧＲのドーズ量を、１×１０１２/ｃｍ２から１×１０１３/ｃｍ２の範囲内とする。
【0058】
図８は、アモルファス層ＡＭ２の形成工程を示している。
【0059】
複数の不純物粒子ＧＲ上およびアモルファス層ＡＭ１上に、例えばＡＬＤ法によって、アモルファス層（非晶質膜）ＡＭ２を形成する。この工程により、複数の不純物粒子ＧＲは、アモルファス層ＡＭ２によって覆われる。アモルファス層ＡＭ２の厚さは、例えば０・５ｎｍから２ｎｍである。アモルファス層ＡＭ２は、アモルファス層ＡＭ１と同じ材料からなり、例えば、ハフニウム（Ｈｆ）、酸素（Ｏ）、および、第１元素としてジルコニウム（Ｚｒ）を含む材料からなる膜である。また、第１元素は、ジルコニウムに代えて、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）の何れかであってもよい。
【0060】
図９は、アモルファス層ＡＭ３、ＡＭ４および不純物粒子ＧＲの形成工程を示している。
【0061】
図７および図８を用いて説明した工程を２回繰り返すことで、アモルファス層ＡＭ２上に、不純物粒子ＧＲ、アモルファス層ＡＭ３、不純物粒子ＧＲおよびアモルファス層ＡＭ４を順に形成する。これにより、絶縁膜ＩＦ１上に、順に積層されたアモルファス層ＡＭ１、ＡＭ２、ＡＭ３およびＡＭ４からなる積層構造が形成される。つまり、アモルファス層の形成工程と、不純物粒子の形成工程とを順に３回以上繰り返すことで、当該積層構造を形成している。アモルファス層ＡＭ１とアモルファス層ＡＭ２との間、アモルファス層ＡＭ２とアモルファス層ＡＭ３との間、および、アモルファス層ＡＭ３とアモルファス層ＡＭ４との間のそれぞれには、半導体基板ＳＢの第１主面に沿う方向において不純物粒子ＧＲが離散的に配置されている。アモルファス層ＡＭ１からＡＭ４のそれぞれの膜厚は、例えば２ｎｍである。
【0062】
図１０は、金属膜ＭＦの形成工程を示している。
【0063】
アモルファス層ＡＭ４上に、例えばＣＶＤ法またはスパッタリング法を用いて、例えば窒化チタン、窒化タンタルまたはタングステンからなる金属膜ＭＦを形成する。金属膜ＭＦの厚さは、例えば２ｎｍから１０ｎｍである。金属膜ＭＦは、主に、アモルファス層ＡＭ１からＡＭ４に応力を加えるために設けられている。
【0064】
図１１は、強誘電体層ＦＥ１、強誘電体層ＦＥ２、強誘電体層ＦＥ３、強誘電体層ＦＥ４および強誘電体膜ＦＥＦの形成工程を示している。
【0065】
アモルファス層ＡＭ４上に金属膜ＭＦが形成されている状態で、熱処理（アニール処理）を施す。これにより、アモルファス層ＡＭ１を結晶化して直方晶の結晶である強誘電体層ＦＥ１を形成し、アモルファス層ＡＭ２を結晶化して直方晶の結晶である強誘電体層ＦＥ２を形成する。また、この熱処理により、アモルファス層ＡＭ３を結晶化して直方晶の結晶である強誘電体層ＦＥ３を形成し、アモルファス層ＡＭ４を結晶化して直方晶の結晶である強誘電体層ＦＥ４を形成する。この熱処理は、例えばＲＴＡ（Rapid Thermal Annealing）法によって、摂氏５００度から７００度の温度で行う。この熱処理により、複数のアモルファス層により構成されていた積層構造が結晶化することで、強誘電体膜ＦＥＦが形成される。
【0066】
本実施の形態では、互いに積層されたアモルファス層同士の間に、複数の不純物粒子ＧＲを複数の粒として形成している。これら複数の粒が、結晶化工程において結晶核として機能する。上記の熱処理により、複数の不純物粒子ＧＲである複数の粒の中には、アモルファス層ＡＭ１およびアモルファス層ＡＭ２に含まれる物質と結合して、化合物となるものもある。すなわち、上記の熱処理後の複数の不純物粒子ＧＲは、窒化アルミニウム、シリコン、アルミニウム、炭素、窒素、水素または酸素と、ハフニウム若しくは上記第１元素とが結合した化合物であることが考えられる。熱処理により上記結晶核を中心としてアモルファス層が結晶化する態様（結晶成長）については後述する。
【0067】
図１２は、導電性膜ＦＧの形成工程を示している。
【0068】
金属膜ＭＦ上に、例えばＣＶＤ法によって、例えばｎ型の不純物が導入された多結晶シリコンからなる導電性膜ＦＧを形成する。なお、上述のように、強誘電体膜ＦＥＦ内を直方晶の結晶として十分に維持できるならば、導電性膜ＦＧの形成前に、金属膜ＭＦを除去してもよい。
【0069】
図１３は、ゲート電極ＧＥの形成工程を示している。
【0070】
フォトリソグラフィ法およびエッチング処理によって、導電性膜ＦＧをパターニングする。これにより、導電性膜ＦＧからなるゲート電極ＧＥが形成される。続いて、エッチング処理を行うことで、ゲート電極ＧＥに覆われていない金属膜ＭＦ、強誘電体膜ＦＥＦおよび絶縁膜ＩＦ１が除去される。ここではゲート電極ＧＥ（導電性膜ＦＧ）の下の金属膜ＭＦを残した場合を例示しているので、金属膜ＭＦは、ゲート電極ＧＥの一部として機能する。
【0071】
図１４は、エクステンション領域ＥＸの形成工程を示している。
【0072】
フォトリソグラフィ法およびイオン注入法によって、ゲート電極ＧＥに整合する位置のウェル領域ＰＷ内に、ｎ型の不純物領域であるエクステンション領域ＥＸを形成する。エクステンション領域ＥＸは、強誘電体メモリセルのソース領域の一部またはドレイン領域の一部を構成する。
【0073】
図１５は、サイドウォールスペーサＳＷ、拡散領域Ｄ１およびシリサイド層ＳＩの形成工程を示している。
【0074】
まず、ゲート電極ＧＥを覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜と窒化シリコン膜とを順次形成する。次に、異方性エッチング処理によって、窒化シリコン膜を加工する。その後、ゲート電極ＧＥの上面上などに形成されている酸化シリコン膜を除去する。これにより、ゲート電極ＧＥの側面上に、酸化シリコン膜と窒化シリコン膜との積層膜からなるサイドウォールスペーサＳＷが形成される。
【0075】
次に、フォトリソグラフィ法およびイオン注入法によって、サイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷ内に、ｎ型の不純物領域である拡散領域Ｄ１を形成する。拡散領域Ｄ１は、エクステンション領域ＥＸよりも高い不純物濃度を有し、エクステンション領域ＥＸと接続し、強誘電体メモリセルのソース領域の一部またはドレイン領域の一部を構成する。
【0076】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域Ｄ１およびゲート電極ＧＥのそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
【0077】
シリサイド層ＳＩは、具体的には次のようにして形成できる。まず、拡散領域Ｄ１およびゲート電極ＧＥを覆うように、半導体基板ＳＢ上にシリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケルプラチナ合金からなる。次に、半導体基板ＳＢに摂氏３００度から４００度程度の第１熱処理を施し、その後、摂氏６００度から７００度程度の第２熱処理を施すことによって、拡散領域Ｄ１およびゲート電極ＧＥに含まれる材料と、金属膜とを反応させる。これにより、拡散領域Ｄ１およびゲート電極ＧＥのそれぞれの上面上に、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
【0078】
また、ゲート電極ＧＥを構成する材料に、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、これらを適宜積層させた積層膜を採用する場合には、図１５の工程の後、ゲート電極ＧＥの材料である多結晶シリコン膜を、所謂ゲートラストプロセスを用いて、上記金属膜または上記積層膜に置換できる。
【0079】
以上により、ＭＦＩＳ構造の強誘電体メモリセルが形成される。すなわち、強誘電体メモリセルは、少なくとも、絶縁膜ＩＦ１、強誘電体膜ＦＥＦおよびゲート電極ＧＥと、ソース領域の一部またはドレイン領域の一部を構成する一対の拡散領域Ｄ１とを備えている。
【0080】
その後、以下の工程を経て、図２に示される構造が得られる。
【0081】
まず、強誘電体メモリセルを覆うように、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬ１を形成する。次に、フォトリソグラフィ法およびエッチング処理を用いて、層間絶縁膜ＩＬ１中に、複数のコンタクトホールを形成する。次に、これらの複数のコンタクトホール内に、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜を形成し、このバリアメタル膜上に、タングステンを主体とする導電性膜を形成する。次に、例えばＣＭＰ法によって、コンタクトホール外のバリアメタル膜および導電性膜を除去することで、コンタクトホール内にプラグＰＧが形成される。プラグＰＧは、シリサイド層ＳＩを介して、拡散領域Ｄ１に電気的に接続されている。なお、図示はしていないが、ゲート電極ＧＥに電気的に接続するプラグＰＧも存在している。
【0082】
＜結晶成長について＞
強誘電体メモリセルは比較的低電圧で稼働するため、消費電力が小さい特徴がある。しかし、強誘電体膜を２つの強誘電体層により構成する構造では、さらに可動電圧が低い強誘電体メモリセルであって、例えば４Ｖ以下で動作する強誘電体メモリセルの形成が困難であった。このように可動電圧が低い強誘電体メモリセルの形成が困難であることの理由は、強誘電体層の結晶化が等方的結晶成長（３次元核形成）により行われることにある。
強誘電体メモリセルは比較的低電圧で稼働するため、消費電力が小さい特徴がある。しかし、強誘電体膜を２つの強誘電体層により構成する構造では、さらに可動電圧が低い強誘電体メモリセルであって、例えば４Ｖ以下で動作する強誘電体メモリセルの形成が困難であった。このように可動電圧が低い強誘電体メモリセルの形成が困難であることの理由は、強誘電体層の結晶化が等方的結晶成長（３次元核形成）により行われることにある。
【0083】
図２９に、比較例である強誘電体層における結晶成長の態様を示す。図２９に示すように、比較例では、積層されたアモルファス層ＡＭ１、ＡＭ２の２層のみを結晶化することで、強誘電体膜を形成する。ここでのアモルファス層ＡＭ１、ＡＭ２のそれぞれの膜厚は、例えば３ｎｍである。アモルファス層ＡＭ１、ＡＭ２の相互間には、複数の不純物粒子ＧＲが互いに離間して複数配置されている。このようなアモルファス層ＡＭ１、ＡＭ２に対し熱処理を行うと、アモルファス層ＡＭ１、ＡＭ２のそれぞれは、不純物粒子ＧＲを結晶核ＣＲ３として、結晶核ＣＲ３が３次元的に結晶化する。つまり、球状に結晶核ＣＲ３が拡がる。１つ１つの結晶核ＣＲ３は、アモルファス層ＡＭ１、ＡＭ２の相互間の不純物粒子ＧＲを中心として、アモルファス層ＡＭ１、ＡＭ２のそれぞれの内部に亘って成長する。
【0084】
しかしこの場合、結晶成長する結晶核ＣＲ３同士が衝突すると結晶成長が一旦停止する。そのため、結晶間の隙間で結晶化できない隙間が生じ、この隙間ではアモルファス状態の部分（非結晶化領域）が残る。その結果、強誘電体膜内で強誘電性を示す結晶の密度が低くなる。すなわち、強誘電体膜の結晶性が悪いため、このような強誘電体膜を備えた強誘電体メモリセルでは、可動電圧を低減するのが困難である。
【0085】
これに対し、本実施の形態の結晶化工程、つまり図１１で説明した熱処理工程では、図１６および図１７に示すように、アモルファス層内で不純物粒子ＧＲを中心として平面方向に結晶成長、つまり２次元的に結晶成長させることで、上記隙間の発生を抑え、強誘電体膜の結晶性を向上している。図１６は、アモルファス層の結晶化の態様を説明する斜視図であり、図１７は、アモルファス層の結晶化の態様を説明する断面図である。なお、図１７では図を分かり易くするため、アモルファス層のハッチングを省略している。
【0086】
ここでは、結晶核ＣＲ２は、不純物粒子ＧＲを中心として円板状に拡がり、その厚さは、基本的に、アモルファス層ＡＭ１からＡＭ４のそれぞれの膜厚より大きい厚さにはならない。結晶核ＣＲ２は各アモルファス層内で平面方向（横方向）にのみ拡大し、他の結晶核ＣＲ２と衝突すると結晶成長が一旦停止する。このため、比較例に比べ、上記隙間の発生を抑えられる。
【0087】
本実施の形態では、３次元的に成長する結晶が存在することも考えられるが、強誘電体膜全体においては２次元核成長が優位である。結晶成長において２次元核成長が優位となるように、ここでは、各アモルファス層の結晶粒の垂直面の表面エネルギーよりも各アモルファス層の結晶粒の水平面の表面エネルギーを小さくし、かつ、各アモルファス層の膜厚をある範囲（ここでは２ｎｍ以下）で制御する。これにより、エピタキシャルライクな結晶成長が期待できる。各アモルファス層の結晶粒の垂直面の表面エネルギーよりも各アモルファス層の結晶粒の水平面の表面エネルギーを小さくするためには、次の２とおりの条件の少なくとも１つに従って、離散的に複数の不純物粒子ＧＲの配置を制御すればよい。すなわち、複数の不純物粒子ＧＲの面密度は、１×１０１２/ｃｍ２から１×１０１３/ｃｍ２の範囲内である。また、複数の不純物粒子ＧＲの体積密度は、１×１０１８/ｃｍ３から１×１０２１/ｃｍ３の範囲内である。また、平面視における複数の不純物粒子ＧＲ同士の間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下である。図２９の比較例のように、アモルファス層が２層のみでは３次元核成長が優位となる虞があるため、本実施の形態では、アモルファス層を３層以上形成している。
【0088】
次に、図１８を用いて、２次元核成長が優位となる、アモルファス層の膜厚の範囲について説明する。図１８では、比較例の３次元成長する結晶核ＣＲ３を左側に示し、２次元成長する結晶核ＣＲ２を右側に示している。アモルファス層ＡＭ１、ＡＭ２のそれぞれの境界は破線で示している。結晶核ＣＲ２が２次元成長する本実施の形態においては、図示していないアモルファス層ＡＭ３、ＡＭ４も上方に設けられている。
【0089】
図１８の右側に示す「ｎ－１層」は１層目のアモルファス層ＡＭ１の下面を差し、「ｎ層」は２層目のアモルファス層ＡＭ２の下面を差し、「ｎ＋１層」は２層目のアモルファス層ＡＭ１の上面（または３層目のアモルファス層ＡＭ３の下面）を差している。ｄは、各アモルファス層の厚さである。σ１は、ｎ層のアモルファス層内の表面エネルギー（単位：Ｊ/ｍ２）であり、σ２は、各層界面の表面エネルギー（単位：Ｊ/ｍ２）である。ここで、結晶化の駆動力（単位：Ｊ/ｍ２）をΔＧとすると、３次元成長する結晶核ＣＲ３の成長臨界半径Ｒｃ（３Ｄ）は、Ｒｃ（３Ｄ）＝２σ１/ΔＧ＞ｄで表される。また、２次元成長する結晶核ＣＲ２の成長臨界半径Ｒｃ（２Ｄ）は、Ｒｃ（２Ｄ）＝ｄσ１/（ｄΔＧ－２σ２）で表される。
【0090】
結晶の半径と、結晶の駆動エネルギーとは、図１９に示すグラフのように表される。図１９のグラフの横軸は結晶の半径であり、縦軸は結晶のギブズ自由エネルギー（駆動エネルギー）である。図１９では、３次元核成長核（結晶核ＣＲ３）形成時のグラフを一点鎖線で示し、２次元核成長核（結晶核ＣＲ２）形成時のグラフを実線で示している。図１９に示すように、２次元成長する結晶核ＣＲ２の成長臨界半径Ｒｃ（２Ｄ）は、３次元成長する結晶核ＣＲ３の成長臨界半径Ｒｃ（３Ｄ）よりも小さい。つまり、結晶核ＣＲ３、ＣＲ２のそれぞれが共に結晶化し始めて徐々にその半径が大きくなるとき、結晶核ＣＲ２の方が半径が小さいうちに結晶化が進み始めるため、結晶化が終了した際、結晶核ＣＲ２は結晶核ＣＲ３よりも大きく、優位となる。σ２は濡れ性を表しており、その値は不純物粒子ＧＲの添加量およびアモルファス層の表面処理に依存する。
【0091】
図２０の表に、表面エネルギーσ２を低減する手法を探るために本発明者が行った実験の結果を示す。この実験では、不純物粒子に窒化アルミニウムを用いているが、シリコンとアルミニウムの混合物などを代わりに用いてもよい。ここではアモルファス層の上面に不純物粒子である窒化アルミニウムを離散的に添加しており、そのドープは１×１０１２/ｃｍ２から１×１０１３/ｃｍ２の範囲内で行っている。また、複数の不純物粒子の体積密度は、１×１０１８/ｃｍ３から１×１０２１/ｃｍ３の範囲内であり、平面視における複数の不純物粒子同士の間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下である。表に示す実施例１から４および比較例１および２では、アモルファス層の膜厚を、結晶材料の格子定数（０．５ｎｍ以上）から、材料の物性で決まる表面張力（２ｎｍ以上）とした。ただし、一部の実施例または比較例では、これらの範囲の上限値および下限値から逸脱する条件で実験を行っている。
【0092】
当該実験では、結晶ピーク強度が６００以上を合格（二重丸）、４００以上６００未満を合格（丸）、４００未満を不合格として評価している。結果として、比較例１、２は不合格となっている。比較例１は、窒化アルミニウムの添加量が上限値を超えており、かつ、窒化アルミニウムの間隔が下限値より小さいことが不合格の理由と考えられる。比較例２は、膜厚ｄが上限値を超えていることが不合格の理由と考えられる。実施例４の結晶ピーク強度が低いのは、窒化アルミニウムの添加量が上限値を超えているためと考えられる。よって、複数の不純物粒子の面密度は、１×１０１２/ｃｍ２から１×１０１３/ｃｍ２の範囲内とし、体積密度は、１×１０１８/ｃｍ３から１×１０２１/ｃｍ３の範囲内とし、また、平面視における複数の不純物粒子同士の間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下とすることが望ましい。
【0093】
図２１に、不純物粒子の配置態様を示す。斜視図である図２１では、ｎ層の強誘電体層の底面ｎｂと、その上の（ｎ＋１）層の強誘電体層の底面ｎ１ｂとを、それぞれ矩形の領域として示している。それらの面内において、不純物粒子ＧＲは離散的に配置されている。ここで、ｎ層の底面ｎｂの所定の不純物粒子ＧＲの点（位置）をａとし、（ｎ＋１）層の底面ｎ１ｂの所定の２つの不純物粒子ＧＲの点（位置）をそれぞれｂ、ｃとする。また、厚さ方向における位置ａの直上の（ｎ＋１）層の底面ｎ１ｂの点（位置）をｏとする。不純物粒子ＧＲの添加量はＤである。不純物粒子ＧＲ同士の間の距離はＲであり、アモルファス層の厚さ、つまり、ｎ層の強誘電体層の底面ｎｂと、（ｎ＋１）層の強誘電体層の底面ｎ１ｂとの距離は、ｔである。
【0094】
このとき、ｔは点ａと点ｏとの間の距離である。また、点ｏと点ｂとの間の距離をｘ１とし、点ｏと点ｃとの間の距離をｘ２とし、点ａと点ｂとの間の距離をｌａとし、点ａと点ｃとの間の距離をｌｂとする。このとき、ｘ１＋ｘ２≒２Ｒとなり、Ｒ≒（Ｄπ）－１/２で表される。πは円周率である。本実施の形態では、ｘ１≦ｘ２として、ｔ≦２Ｒかるｔ≦ｌａ≦ｌｂを満たすように複数の不純物粒子ＧＲを配置する。図２１では点ｂ、ｃは点ａの直上からずれているが、点ｂが点ａの直上に位置していても、当該条件は満たされる。この条件を満たすように、本実施の形態では、複数の不純物粒子ＧＲの面密度を、１×１０１２/ｃｍ２から１×１０１３/ｃｍ２の範囲内とし、体積密度を、１×１０１８/ｃｍ３から１×１０２１/ｃｍ３の範囲内としている。また、平面視における複数の不純物粒子同士の間の平均距離は、２．５ｎｍ以上、１１ｎｍ以下としている。また、ｔの範囲を、０．５ｎｍ以上、２ｎｍ以下としている。
【0095】
＜本実施の形態の効果＞
図３０に、比較例である強誘電体メモリセルの主要部分の構造を断面図で示す。図３０に示すように、比較例の強誘電体メモリセルの強誘電体膜ＦＥＦａは積層体であり、この積層体を構成する強誘電体層は、強誘電体層ＦＥ１、ＦＥ２のみである。強誘電体層ＦＥ１、ＦＥ２の相互間には、不純物粒子ＧＲが複数配置されている。強誘電体膜ＦＥＦａ内では、図２９を用いて説明したように、不純物粒子ＧＲを中心として３次元的に結晶が成長している。
図３０に、比較例である強誘電体メモリセルの主要部分の構造を断面図で示す。図３０に示すように、比較例の強誘電体メモリセルの強誘電体膜ＦＥＦａは積層体であり、この積層体を構成する強誘電体層は、強誘電体層ＦＥ１、ＦＥ２のみである。強誘電体層ＦＥ１、ＦＥ２の相互間には、不純物粒子ＧＲが複数配置されている。強誘電体膜ＦＥＦａ内では、図２９を用いて説明したように、不純物粒子ＧＲを中心として３次元的に結晶が成長している。
【0096】
このような比較例の強誘電体メモリセルにおける書込み特性を図３１のグラフに示し、消去特性を図３２のグラフに示す。また、本実施の形態の強誘電体メモリセルの主要部分の書込み特性を図２２のグラフに示し、消去特性を図２３のグラフに示す。図２２、２３、図３１および図３２のそれぞれの横軸は強誘電体メモリセルに電圧を印加する時間であり、縦軸は強誘電体メモリセルの閾値電圧である。図２２および図３１では、ゲート電極に－４Ｖを印加したときのグラフを黒い丸のプロットで示し、－３Ｖを印加したときのグラフを三角の丸のプロットで示し、－２Ｖを印加したときのグラフを四角の丸のプロットで示している。図２３および図３２では、ゲート電極に＋４Ｖを印加したときのグラフを黒い丸のプロットで示し、＋３Ｖを印加したときのグラフを三角の丸のプロットで示し、＋２Ｖを印加したときのグラフを四角の丸のプロットで示している。
【0097】
図３１から、比較例の強誘電体メモリセルの書込み動作では、ゲート電極に－４Ｖから－２Ｖをそれぞれ印加した場合、いずれの場合も閾値電圧に殆ど差が生じず、素子における電流の流れのオン、オフの切り替えができていないことが分かる。同様に、図３２から、比較例の強誘電体メモリセルの消去動作では、ゲート電極に＋４Ｖから＋２Ｖをそれぞれ印加した場合、いずれの場合も閾値電圧に殆ど差が生じず、素子における電流の流れのオン、オフの切り替えができていないことが分かる。このように、比較例の強誘電体メモリセルは、４Ｖ以下の低電圧での駆動ができない。
【0098】
これに対し、図２２に示すように、本実施の形態の強誘電体メモリセルの書込み時には、ゲート電極に－４Ｖまたは－３Ｖを印加することで、閾値電圧が増大して書込みが行われている。また、図２３に示すように、本実施の形態の強誘電体メモリセルの消去時には、ゲート電極に＋４Ｖから＋２Ｖをそれぞれ印加することで、閾値電圧が低下して消去が行われている。すなわち、本実施の形態では、比較例に比べ、強誘電体メモリセルの動作電圧を低減できている。具体的には、メモリ素子である強誘電体メモリセル（半導体素子）におけるメモリ動作電圧を４Ｖ以下に低減している。これは、本実施の形態において強誘電体膜の結晶性を向上させたことによる効果である。
【0099】
メモリ動作電圧を抑えることで、メモリ動作用に電源電圧を変調する必要がなくなる。したがって、強誘電体メモリセルに供給される電源電圧を変調せずに、強誘電体メモリセルにおける書込動作および消去動作を行う回路を備えた半導体装置を実現できる。
【0100】
図２４に、強誘電体膜におけるＸ線回折の結果を示す。図２４に示すグラフの横軸は角度（Ｘ線ビームの入射角）であり、縦軸はＸ線の散乱強度である。本実施の形態の強誘電体膜にＸ線ビームを照射し、その散乱強度を測定した結果、直方晶（ｏ（１１１））が、単斜晶（ｍ（１１１））などに比べて優位に存在することが分かる。直方晶が優位に存在することで、強誘電体膜において、強誘電体膜の残留分極の増大、強誘電体としての性能の向上、および、強誘電体メモリセルの駆動電力の低減が実現できる。
【0101】
図２５に、直方晶（１１１）の結晶ピーク強度をグラフで示す。図２５の横軸は不純物粒子である窒化アルミニウムの添加量（ドーズ量）であり、縦軸は結晶ピーク強度（物理的強度）である。白い丸のプロットで示すグラフは、図３０に示す比較例のように強誘電体層を２層のみ形成した場合のグラフである。黒い丸のプロットで示すグラフは、本実施の形態のように強誘電体層を４層形成した場合のグラフである。図２５から、比較例に比べ、強誘電体層を２層より多く形成した場合に、強誘電体膜の直方晶の結晶ピーク強度が増大していることが分かる。
【0102】
以上より、本実施の形態では、強誘電体膜ＦＥＦ（図２参照）の強誘電体性が向上し、低電圧で動作可能な強誘電体メモリセルを実現できる。つまり、半導体装置の性能を向上できる。
【0103】
（実施の形態２）
実施の形態１では、不純物粒子を離散的に配置し、強誘電体層（アモルファス層）を３層以上設けることについて説明した。実施の形態１は、複数の不純物粒子を核として結晶を２次元的に成長させるものである。これに対し、アモルファス層を３層以上設け、かつ、各アモルファス層の表面（上面）に親水化処理を行っても、結晶を２次元的に成長させられる。以下では、本実施の形態において、複数の不純物粒子を配置せず、アモルファス層の表面を親水化処理することで、結晶を２次元的に成長させることについて説明する。
実施の形態１では、不純物粒子を離散的に配置し、強誘電体層（アモルファス層）を３層以上設けることについて説明した。実施の形態１は、複数の不純物粒子を核として結晶を２次元的に成長させるものである。これに対し、アモルファス層を３層以上設け、かつ、各アモルファス層の表面（上面）に親水化処理を行っても、結晶を２次元的に成長させられる。以下では、本実施の形態において、複数の不純物粒子を配置せず、アモルファス層の表面を親水化処理することで、結晶を２次元的に成長させることについて説明する。
【0104】
図２６は、本実施の形態の半導体装置の製造方法において、半導体基板上に絶縁膜ＩＦ１、アモルファス層ＡＭ１、ＡＭ２、ＡＭ３、ＡＭ４および金属膜ＭＦを形成し、その後熱処理を行うまでの工程を示すフローである。この一連の工程の成膜工程は、図５、図８、図９、図１０および図１１を用いて説明した工程と同様であるが、ここでは不純物粒子ＧＲの添加を行っていない。ただし、アモルファス層ＡＭ１、ＡＭ２およびＡＭ３のそれぞれを形成した後、各アモルファス層の表面に親水化処理を行っている。
【0105】
すなわち、図２６に示すように、絶縁膜ＩＦ１の形成（ステップＳ１０）、アモルファス層ＡＭ１の形成（ステップＳ１１）、アモルファス層ＡＭ１の表面の親水化処理（ステップＳ１２）、および、アモルファス層ＡＭ２の形成（ステップＳ１３）を行っている。その後、アモルファス層ＡＭ２の表面の親水化処理（ステップＳ１４）、アモルファス層ＡＭ３の形成（ステップＳ１５）、アモルファス層ＡＭ３の表面の親水化処理（ステップＳ１６）、および、アモルファス層ＡＭ４の形成（ステップＳ１７）を行っている。その後、金属膜ＭＦの形成（ステップＳ１８）および熱処理による結晶化（ステップＳ１９）を行っている。絶縁膜ＩＦ１、アモルファス層ＡＭ１からＡＭ４および金属膜ＭＦのそれぞれの膜厚、並びに、熱処理の温度条件は、実施の形態１と同様である。これにより、アモルファス層ＡＭ１からＡＭ４を含む積層構造を形成する。ここでは、アモルファス層の形成工程と、親水化処理とを順に３回以上繰り返すことで、当該積層構造を形成している。
【0106】
その後、図１２および図１３を用いて説明した工程を行うことで、図２７に示す構造が得られる。図２７に示すように、強誘電体膜ＦＥＦは４層の強誘電体層ＦＥ１からＦＥ４を備えているが、互いに重なる強誘電体層同士の間に不純物粒子を形成していない。強誘電体層ＦＥ１からＦＥ３のそれぞれの表面（上面）は、親水化処理されている。
【0107】
ステップＳ１２の親水化処理により、アモルファス層ＡＭ１の表面の濡れ性が高まる。つまり、アモルファス層ＡＭ１の表面エネルギーを低下させる。同様に、ステップＳ１４の親水化処理によりアモルファス層ＡＭ２の表面エネルギーを低下させ、ステップＳ１６の親水化処理によりアモルファス層ＡＭ３の表面エネルギーを低下させる。親水化処理されたアモルファス層の表面エネルギーは、親水化処理される前のアモルファス層の表面エネルギーよりも小さい。親水化処理による効果を言い換えれば、親水化処理されたアモルファス層の接触角は、親水化処理される前のアモルファス層の接触角より小さいといえる。このようにして、厚さ方向において重なるアモルファス層同士の界面が親水化し、ステップＳ１９の結晶化工程における結晶の平面方向への結晶成長、つまり２次元核形成が促進される。図２７に示す構造を得た後は、図１４および図１５を用いて説明した工程を行うことで、本実施の形態の半導体装置である強誘電体メモリセルが形成される。
【0108】
上記親水化処理は、具体的には、アモルファス層の表面に対して行う処理であって、Ｏ２プラズマ処理、Ｏ３処理、ＡＰＭ（Ammonia-hydrogen Peroxide Mixture）洗浄、ＨＰＭ（Hydrochloric acid-hydrogen Peroxide Mixture）洗浄、水洗処理、ＵＶ（Ultraviolet）処理若しくは大気暴露の何れか、またはその組み合わせである。例えば、親水化処理は、アモルファス層が形成された半導体基板に対し、硫酸と過酸化水素水との混合溶液による洗浄および純水による流水洗浄を順次行うことにより行える。また、親水化処理は、アモルファス層が形成された半導体基板に対してフッ酸処理を施した後に、純水による流水洗浄を行うことにより、その親水化対象面に水酸基を付着させることで行える。
【0109】
また、親水化処理は、例えばシリコンを含むアモルファス層を熱酸化することによって、アモルファス層の表面に酸化シリコン膜を形成する方法、または、アモルファス層をアンモニアと反応させることによってアモルファス層の表面に窒化シリコン膜を形成する方法によって行える。また、親水化処理は、アモルファス層が形成された半導体基板を、Ｈ２ＳＯ４：Ｈ２Ｏ２＝１：４の溶液に浸漬させることで行える。また、親水化処理は、アモルファス層が形成された半導体基板を、硝酸過水により洗浄することで行える。
【0110】
また、親水化処理は、アモルファス層が形成された半導体基板の表面を酸素プラズマによりアッシングし、水中に浸漬することで行える。また、親水化処理は、アモルファス層が形成された半導体基板を紫外線によりオゾン処理することで行える。また、親水化処理は、アモルファス層が形成された半導体基板を、水酸基を有する有機溶剤およびｐＨ１からｐＨ１０の水溶液から選ばれる表面処理液で処理することで行える。
【0111】
親水化の手法としては、これに限られるものではなく、アモルファス層にエネルギー線を照射する方法、または、ＲＩＥ（Reactive Ion Etching）などのドライプロセスを用いて行ってもよい。
【0112】
本実施の形態では、アモルファス層の表面に不純物粒子を配置しなくとも、アモルファス層を３層以上積層し、重なったアモルファス層間の界面の親水化処理を行うことで、その後の熱処理で各アモルファス層内に２次元的に結晶を成長させられる。その結果、強誘電体膜の結晶性を高められるため、半導体装置の性能を向上できる。
【0113】
（実施の形態３）
上述した実施の形態１、２は互いに組み合わせてもよい。本実施の形態は、アモルファス層を形成した後、アモルファス層の上面上に離散的に不純物粒子を形成する工程と、当該アモルファス層の表面に対し親水化処理を行う工程との両方を行うものである。
上述した実施の形態１、２は互いに組み合わせてもよい。本実施の形態は、アモルファス層を形成した後、アモルファス層の上面上に離散的に不純物粒子を形成する工程と、当該アモルファス層の表面に対し親水化処理を行う工程との両方を行うものである。
【0114】
図２８は、本実施の形態の半導体装置の製造方法において、半導体基板上に絶縁膜ＩＦ１、アモルファス層ＡＭ１、ＡＭ２、ＡＭ３、ＡＭ４および金属膜ＭＦを形成し、その後熱処理を行うまでの工程を示すフローである。この一連の工程の成膜工程は、図５から図１１を用いて説明した工程に加えて、アモルファス層ＡＭ１、ＡＭ２およびＡＭ３のそれぞれを形成した後に、親水化処理および不純物粒子の形成工程を行っている。
【0115】
すなわち、図２８に示すように、絶縁膜ＩＦ１の形成（ステップＳ２０）、アモルファス層ＡＭ１の形成（ステップＳ２１）、アモルファス層ＡＭ１の表面の親水化処理（ステップＳ２２）、不純物粒子の形成（ステップＳ２３）、および、アモルファス層ＡＭ２の形成（ステップＳ２４）を行っている。その後、アモルファス層ＡＭ２の表面の親水化処理（ステップＳ２５）、不純物粒子の形成（ステップＳ２６）、アモルファス層ＡＭ３の形成（ステップＳ２７）、アモルファス層ＡＭ３の表面の親水化処理（ステップＳ２８）、不純物粒子の形成（ステップＳ２９）、および、アモルファス層ＡＭ４の形成（ステップＳ３０）を行っている。その後、金属膜ＭＦの形成（ステップＳ３１）および熱処理による結晶化（ステップＳ３２）を行っている。絶縁膜ＩＦ１、アモルファス層ＡＭ１からＡＭ４および金属膜ＭＦのそれぞれの膜厚、並びに、熱処理の温度条件は、実施の形態１と同様である。これにより、アモルファス層ＡＭ１からＡＭ４を含む積層構造を形成する。ここでは、アモルファス層の形成工程と、親水化処理と、不純物粒子の形成工程とを順に３回以上繰り返すことで、当該積層構造を形成している。
【0116】
ステップＳ２２の親水化処理およびステップＳ２３の不純物粒子の形成工程のそれぞれにより、アモルファス層ＡＭ１の表面の濡れ性が高まる。つまり、アモルファス層ＡＭ１の表面エネルギーを低下させる。同様に、ステップＳ２５の親水化処理およびステップＳ２６の不純物粒子の形成工程のそれぞれにより、アモルファス層ＡＭ２の表面エネルギーを低下させ、ステップＳ２８の親水化処理およびステップＳ２９の不純物粒子の形成工程のそれぞれにより、アモルファス層ＡＭ３の表面エネルギーを低下させる。このようにして、厚さ方向において重なるアモルファス層同士の界面が親水化し、ステップＳ２９の結晶化工程における結晶の２次元核形成が、不純物粒子を核として促進される。ステップＳ３２の熱処理の後は、図１２から図１５を用いて説明した工程を行うことで、本実施の形態の半導体装置である強誘電体メモリセルが形成される。
【0117】
本実施の形態では、アモルファス層を３層以上積層し、アモルファス層の表面に不純物粒子を配置した上で、重なったアモルファス層間の界面の親水化処理を行っている。このため、実施の形態１、２のいずれよりも、その後の熱処理における各アモルファス層内での結晶の２次元的成長を促進させられる。その結果、強誘電体膜の結晶性を高められるため、半導体装置の性能を向上できる。
【0118】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0119】
例えば、実施の形態１と同様に、実施の形態２、３においても、アモルファス層の膜厚を制御することが、強誘電体膜内における結晶の２次元的成長を優位にするために重要である。
【0120】
その他、実施の形態に記載された内容の一部を以下に記載する。
【0121】
（付記１）半導体基板上に形成された常誘電体膜と、
前記常誘電体膜上に形成された積層膜と、
を備えた半導体素子を有し、
前記積層膜は、３層以上積層された複数の前記強誘電体層により構成され、
複数の前記強誘電体層を有するメモリ素子である前記半導体素子におけるメモリ動作電圧が４Ｖ以下である、半導体装置。
前記常誘電体膜上に形成された積層膜と、
を備えた半導体素子を有し、
前記積層膜は、３層以上積層された複数の前記強誘電体層により構成され、
複数の前記強誘電体層を有するメモリ素子である前記半導体素子におけるメモリ動作電圧が４Ｖ以下である、半導体装置。
【0122】
（付記２）付記１記載の半導体装置において、
電源電圧を変調せずに、前記半導体素子における書込動作および消去動作を行う回路を備えた、半導体装置。
電源電圧を変調せずに、前記半導体素子における書込動作および消去動作を行う回路を備えた、半導体装置。
【符号の説明】
【0123】
ＡＭ１、ＡＭ２、ＡＭ３、ＡＭ４ アモルファス層
ＣＲ２、ＣＲ３ 結晶核
Ｄ１ 拡散領域
ＥＸ エクステンション領域
ＦＥ１、ＦＥ２、ＦＥ３、ＦＥ４ 強誘電体層
ＦＥＦ、ＦＥＦａ 強誘電体膜
ＧＥ ゲート電極
ＧＲ 不純物粒子
ＩＦ１ 絶縁膜
ＩＬ１ 層間絶縁膜
ＭＦ 金属膜
ＰＧ プラグ
ＰＷ ウェル領域
ＳＢ 半導体基板
ＳＩ シリサイド層
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
ＣＲ２、ＣＲ３ 結晶核
Ｄ１ 拡散領域
ＥＸ エクステンション領域
ＦＥ１、ＦＥ２、ＦＥ３、ＦＥ４ 強誘電体層
ＦＥＦ、ＦＥＦａ 強誘電体膜
ＧＥ ゲート電極
ＧＲ 不純物粒子
ＩＦ１ 絶縁膜
ＩＬ１ 層間絶縁膜
ＭＦ 金属膜
ＰＧ プラグ
ＰＷ ウェル領域
ＳＢ 半導体基板
ＳＩ シリサイド層
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】