特開 2025-10654 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025010654

(43)【公開日】2025-01-23

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 89/60 20250101AFI20250116BHJP

   H10D 89/00 20250101ALI20250116BHJP

【ＦＩ】

H01L27/04 H

H01L27/04 A

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023112739

(22)【出願日】2023-07-10

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】森下 泰之

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038BH13

5F038CA03

5F038CD02

5F038CD03

5F038EZ20

(57)【要約】

【課題】高いＥＳＤ耐性を確保し、かつ、小面積のＥＳＤ保護回路によって半導体装置を保護することが可能な技術を提供することにある。
【解決手段】半導体装置は、第１電源配線と第１接地配線との間に接続された入出力セルと、第２電源配線と第２接地配線との間に接続されたコアロジック回路と、第１電源配線と第１接地配線との間に接続された第１電源セルおよび第２電源セルと、第２電源配線と第２接地配線との間に接続された第３電源セルおよび第４電源セルと、を有する。第１電源セル、前記第２電源セル、前記第３電源セルおよび前記第４電源セルのおのおのは、対応する電源配線と対応する接地配線との間に接続された保護回路と、第１接地配線と第２接地配線との間に接続された双方向ダイオードと、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１電源電位の供給される第１電源配線と、
第２電源電位の供給される第２電源配線と、
第１接地電位の供給される第１接地配線と、
第２接地電位の供給される第２接地配線と、
前記第１電源配線と前記第１接地配線との間に接続された入出力セルと、
前記第２電源配線と前記第２接地配線との間に接続されたコアロジック回路と、
前記第１電源配線と前記第１接地配線との間に接続された第１電源セルおよび第２電源セルと、
前記第２電源配線と前記第２接地配線との間に接続された第３電源セルおよび第４電源セルと、
を有し、
前記第１電源セル、前記第２電源セル、前記第３電源セルおよび前記第４電源セルのおのおのは、
対応する電源配線と対応する接地配線との間に接続された保護回路と、
前記第１接地配線と前記第２接地配線との間に接続された双方向ダイオードと、を含む、
半導体装置。

【請求項2】

請求項１の半導体装置において、
前記第１電源セルおよび前記第２電源セルの前記双方向ダイオードは、平面視において、前記コアロジック回路と前記保護回路との間に配置され、
前記第３電源セルおよび前記第４電源セルの前記双方向ダイオードは、平面視において、前記保護回路が前記コアロジック回路と前記双方向ダイオードとの間に配置されるように、半導体チップの端部側に配置される、半導体装置。

【請求項3】

請求項２の半導体装置において、
前記入出力セルは、出力トランジスタと入出力ロジック回路とを含み、
前記第１電源配線は、
前記出力トランジスタに接続された第３電源配線と、
前記第３電源配線と分離され、前記入出力ロジック回路に接続された第４電源配線と、を含み、
前記入出力ロジック回路は、前記第４電源配線と前記第１接地配線との間に接続され、
さらに、前記第４電源配線と前記第１接地配線との間に接続された第５電源セルとを含み、
前記第５電源セルは、
前記第４電源配線と前記第１接地配線との間に接続された保護回路と、
前記第１接地配線と前記第２接地配線との間に接続された双方向ダイオードと、を含む、半導体装置。

【請求項4】

請求項３の半導体装置において、
前記第５電源セルの前記双方向ダイオードは、平面視において、前記第５電源セルの前記保護回路が前記コアロジック回路と前記双方向ダイオードとの間に配置されるように、半導体チップの端部側に配置される、半導体装置。

【請求項5】

請求項２の半導体装置において、
平面視において、前記第１電源セル、前記第２電源セル、前記入出力セル、前記第３電源セル、前記第４電源セルがこの順で、前記コアロジック回路と前記半導体チップの前記端部との間に配置される、半導体装置。

【請求項6】

請求項４の半導体装置において、
平面視において、前記第１電源セル、前記第２電源セル、前記第５電源セル、前記入出力セル、前記第３電源セル、前記第４電源セルがこの順で、前記コアロジック回路と前記半導体チップの前記端部との間に配置される、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、静電気保護回路を有する半導体装置に適用して有効な技術である。

【背景技術】

【0002】

特開２０２０－１６１７２１号公報に示される様に、半導体装置の外部から入出力パッド電極に入力された信号は、順に、ＥＳＤ保護素子（ＥＳＤ：Electro-Static-Discharge）保護回路とも言う）と入出力ロジック回路とを含む入出力セル、レベルシフト回路を経由して内部回路（コアロジック回路）に転送される半導体装置がある。また、国際公開第２０１６／２０３６４８号に示される様に、半導体チップの外周の端部沿って設けたＩＯ領域に、入出力セルや電源セルを配置し、半導体チップのＩＯ領域に囲まれた中央領域に内部回路を設けた半導体装置がある。

【0003】

半導体装置のＥＳＤ試験として、ＣＤＭ試験がある。ＣＤＭ試験は、デバイス帯電モデル（ＣＤＭ法:Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ)であり、試験対象である半導体装置自身が帯電しており、試験対象の半導体装置から静電気が放電された場合を模擬した試験である。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１６１７２１号公報

【特許文献2】国際公開第２０１６／２０３６４８号

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体装置に対するＣＤＭ試験において、ＥＳＤ保護回路よりも先に入力ロジック回路や内部回路が電位差により破壊しやすくなることがある。

【0006】

本開示は、高いＥＳＤ耐性を確保し、かつ、小面積のＥＳＤ保護回路によって半導体装置を保護することが可能な技術を提供することにある。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0009】

一実施の形態によれば、半導体装置は、第１電源配線と第１接地配線との間に接続された入出力セルと、第２電源配線と第２接地配線との間に接続されたコアロジック回路と、第１電源配線と第１接地配線との間に接続された第１電源セルおよび第２電源セルと、第２電源配線と第２接地配線との間に接続された第３電源セルおよび第４電源セルと、を有する。第１電源セル、前記第２電源セル、前記第３電源セルおよび前記第４電源セルのおのおのは、対応する電源配線と対応する接地配線との間に接続された保護回路と、第１接地配線と第２接地配線との間に接続された双方向ダイオードと、を含む。

【発明の効果】

【0010】

上記一実施の形態に係る半導体装置によれば、高いＥＳＤ耐性を確保し、かつ、小面積のＥＳＤ保護回路によって半導体装置を保護することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施例１に係る半導体装置の全体的なレイアウト配置図である。

【図2】図２は、実施例１に係る半導体装置の概略的なブロック図である。

【図3】図３は、図２の半導体装置の概略的なレイアウト配置図である。

【図4】図４は、実施例１に係る半導体装置の効果を説明する図である。

【図5】図５は、実施例２に係る半導体装置の概略的なブロック図である。

【図6】図６は、図５の半導体装置の概略的なレイアウト配置図である。

【図7】図７は比較例1に係る半導体装置の概略的なブロック図である。

【図8】図８は比較例1に係る半導体装置の概略的なレイアウト配置図である。

【図9】図９は比較例２に係る半導体装置の概略的なブロック図である。

【図10】図１０は比較例２に係る半導体装置の概略的なレイアウト配置図である。

【図11】図１１は、比較例1に係る半導体装置の課題を説明する図である。

【図12】図１２は、比較例1に係る半導体装置の他の課題を説明する図である。

【図13】図１３は、比較例２に係る半導体装置の課題を説明する図である。

【図14】図１４は、比較例２に係る半導体装置の他の課題を説明する図である。

【発明を実施するための形態】

【0012】

以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

【実施例0013】

実施例１に係る半導体装置１０について、図１～図３を用いて説明する。図１は、実施例１に係る半導体装置の全体的なレイアウト配置図である。図２は、実施例１に係る半導体装置の概略的なブロック図である。図３は、図２の半導体装置の概略的なレイアウト配置図である。図１において、Ｖで示す点線の領域のレイアウト配置が図３に示されている。

【0014】

図１に示すように、半導体装置１０は、単結晶シリコンのような矩形の半導体チップ１０１の外周部に、入出力セル（ＩＯＣ）１１および第１電源セル（ＩＯ用電源セルＩＯＰＣ）１２（ＩＯ用電源セル１２Ａ、ＩＯ用電源セル１２Ｂ)、第２電源セル（コア用電源セルＣＰＣ）１３（コア用電源セル１３Ａ、コア用電源セル１３Ｂ）を備える。ＩＯ用電源セル１２Ａは第１電源セルと、ＩＯ用電源セル１２Ｂは第２電源セルと、コア用電源セル１３Ａは第３電源セルと、コア用電源セル１３Ｂは第４電源セルと、言い換えることができる。

【0015】

入出力セル１１、第１電源セル１２および第２電源セル１３が配置される領域をＩＯ領域ＩＯＲという。ＩＯ領域ＩＯＲは平面視で半導体チップ１０１のチップ端部（エッジ）の４つの辺２１，２２，２３，２４に沿って設けられる。４つの辺２１，２２，２３，２４は、第１辺２１と、第１辺２１に対向して設けられた第３辺２３と、第１辺２１と第３辺２３との間に設けられた第２辺２２と、第２辺２２に対向して設けられた第４辺２４とを含む。

【0016】

半導体装置１０は、また、コアロジック回路（ＣＯＲＥ－ＬＯＧ）としての内部回路１４を備える。内部回路１４が配置されるコアロジック領域（中央領域、第２領域とも言う）ＣＥＲは、半導体チップ１０１の中央部分に設けられており、ＩＯ領域に囲まれた領域である。

【0017】

入出力セル１１は１つの入出力パッドに接続される入出力回路の形成領域である。電源セル１２、１３はＥＳＤ（ＥＳＤ：Electro-Static-Discharge）やノイズから半導体装置１０を保護するＥＳＤ保護回路（ＣＥＳＤ、ＥＳＤ）およびチップ内部へ電源電位（ＶＤＤＩＯ，ＶＤＤ）または接地電位（ＶＳＳＩＯ、ＶＳＳ）を供給する配線の形成領域である。

【0018】

電源インピーダンスを均等に小さくする必要から、電源セル１２、１３は、入出力セル１１毎に分散して配置され、入出力セル１１と入出力セル１１の間へ隣接して配置される。

【0019】

電源電位（ＶＤＤＩＯ，ＶＤＤ）は、入出力セル１１の第１電源電位ＶＤＤＩＯと、内部回路１４の第２電源電位ＶＤＤと、を含む。同様に、接地電位（ＶＳＳＩＯ、ＶＳＳ）は、入出力セル１１の第１接地電位ＶＳＳＩＯと、内部回路１４の第２接地電位ＶＳＳと、を含む。第１電源電位ＶＤＤＩＯは、第２電源電位ＶＤＤより大きい電位（ＶＤＤＩＯ＞ＶＤＤ）とすることができる。入出力セル１１には、第１電源電位ＶＤＤＩＯ、第１接地電位ＶＳＳＩＯ、第２電源電位ＶＤＤおよび第２接地電位ＶＳＳが電源配線を介して供給される。内部回路１４には、第２電源電位ＶＤＤおよび第２接地電位ＶＳＳが電源配線を介して供給される。

【0020】

ＩＯ用電源セル１２Ａは、ＥＳＤ保護回路（ＥＳＤ）とブリッジ回路１５とを含み、第１電源電位ＶＤＤＩＯを電源配線（第１電源配線Ｌ１）へ供給する。ＩＯ用電源セル１２Ｂは、ＥＳＤ保護回路（ＥＳＤ）とブリッジ回路１５とを含み、第１接地電位ＶＳＳＩＯを電源配線（Ｌ２：第１接地配線とも言う）へ供給する。ＥＳＤ保護回路（ＥＳＤ）は、Ｎチャネル型のＭＯＳトランジスタＮＭで構成することができる。

【0021】

コア用電源セル１３Ａは、ＥＳＤ保護回路（ＣＥＳＤ）とブリッジ回路１５とを含み、第２電源電位ＶＤＤを電源配線（第２電源配線Ｌ３）へ供給する。コア用電源セル１３Ｂは、ＥＳＤ保護回路（ＣＥＳＤ）とブリッジ回路１５とを含み、第２接地電位ＶＳＳを電源配線（Ｌ４：第２接地配線とも言う）へ供給する。ＥＳＤ保護回路（ＣＥＳＤ）は、Ｎチャネル型のＭＯＳトランジスタＮＭで構成することができる。

【0022】

ＥＳＤ保護回路（ＥＳＤ）（つまり、ＥＳＤ保護回路（ＥＳＤ）を構成するＮチャネル型のＭＯＳトランジスタＮＭのソースドレイン経路）は、第１電源電位ＶＤＤＩＯが供給された電源配線と第１接地電位ＶＳＳＩＯが供給された電源配線との間に接続される。ＥＳＤ保護回路（ＣＥＳＤ）（つまり、ＥＳＤ保護回路（ＣＥＳＤ）を構成するＮチャネル型のＭＯＳトランジスタＮＭのソースドレイン経路）は、第２電源電位ＶＤＤが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間に接続される。

【0023】

ブリッジ回路１５は、第１接地電位ＶＳＳＩＯが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間に接続され、第１接地電位ＶＳＳＩＯが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線とを接続する双方向の１対のダイオードを備える。一方のダイオードのアノードは第１接地電位ＶＳＳＩＯが供給された電源配線に接続され、カソードは第２接地電位ＶＳＳが供給された電源配線に接続される。他方のダイオードのアノードは第２接地電位ＶＳＳが供給された電源配線に接続され、カソードは第１接地電位ＶＳＳＩＯが供給された電源配線に接続される。ブリッジ回路１５は、双方向ダイオード１５ということもできる。

【0024】

入出力セル１１は入出力端子（ＴＩＯ）に接続される入出力回路を内蔵する。入出力端子ＴＩＯ、電源端子ＴＶＤＤ、ＴＶＤＤＩＯ、接地端子ＴＶＳＳ、ＴＶＳＳＩＯは、それぞれ入出力セル１１、ＩＯ用電源セル１２、コア用電源セル１３の上に配置されるが、それぞれ入出力セル１１、ＩＯ用電源セル１２、コア用電源セル１３から離れて配置されてもよい。入出力端子ＴＩＯ、電源端子ＴＶＤＤ、ＴＶＤＤＩＯ、接地端子ＴＶＳＳ、ＴＶＳＳＩＯはボンディングワイヤ等に接続され、それぞれ入出力パッド、電源パッド、接地パッドともいう。

【0025】

入出力セル１１を構成する入出力回路は、ＥＳＤ保護回路を構成するダイオードＤ１、Ｄ２と、入出力端子ＴＩＯに接続される信号配線に出力信号を伝える出力トランジスタとしてＰチャネル型トランジスタＱ１及びＮチャネル型トランジスタＱ２を含む出力回路と、を備えている。入出力端子ＴＩＯから信号配線を介して入力された入力信号を受けるＣＭＯＳインバータを含む入出力ロジック回路ＩＯＬと、レベルシフタ回路ＬＳＣと、を備えている。入出力回路は、さらに、入出力端子ＴＩＯから信号配線を介して入力された入力信号は、入出力ロジック回路ＩＯＬを介してレベルシフタ回路ＬＳＣへ入力され、レベルシフタ回路ＬＳＣによりレベル変換されて、内部回路１４へ供給される。一方、内部回路１４から出力された信号はレベルシフタ回路ＬＳＣに入力されてレベル変換されて、入出力ロジック回路ＩＯＬに供給され、Ｐチャネル型トランジスタＱ１及びＮチャネル型トランジスタＱ２を含む出力回路から入出力端子ＴＩＯへ出力信号として出力される。Ｐチャネル型トランジスタＱ１及びＮチャネル型トランジスタＱ２は、ＭＯＳ型トランジスタで構成することができる。

【0026】

Ｐチャネル型トランジスタＱ１のソースドレイン経路は第１電源電位ＶＤＤＩＯの電源配線と入出力端子ＴＩＯからの信号配線との間に接続され、Ｎチャネル型トランジスタＱ２のソースドレイン経路は信号配線と第１接地電位ＶＳＳＩＯの接地配線との間に接続される。ダイオードＤ１のアノードは入出力端子ＴＩＯからの信号配線に接続され、カソードは第１電源電位ＶＤＤＩＯの電源配線に接続される。ダイオードＤ２のアノードは第１接地電位ＶＳＳＩＯの接地配線に接続され、カソードは入出力端子ＴＩＯからの信号配線に接続される。ダイオードＤ１は、入出力端子ＴＩＯから信号配線および第１電源電位ＶＤＤＩＯの電源配線を介し電源端子ＶＤＤＩＯに向かうサージ電流を流し、ダイオードＤ２は、接地端子ＴＶＤＤＩＯから第１接地電位ＶＳＳＩＯの接地配線および信号配線を介し入出力端子ＴＩＯに向かうサージ電流を流すようにされる。出力回路として、Ｐチャネル型トランジスタＱ１を有さない、いわゆるオープンドレイン型であってもよい。また、入出力回路には出力回路および入力回路をいずれか一方を備えていなくてもよい。

【0027】

入出力ロジック回路ＩＯＬは、第１電源電位ＶＤＤＩＯの電源配線と第１接地電位ＶＳＳＩＯの接地配線との間に接続される。レベルシフタ回路ＬＳＣは、第１電源電位ＶＤＤＩＯの電源配線および第２電源電位ＶＤＤが供給された電源配線と、第２接地電位ＶＳＳが供給された電源配線との間に接続される。

【0028】

電源セル１２Ａ，１３Ａは電源端子（ＴＶＤＤＩＯ、ＴＶＤＤ）に対応するＥＳＤ保護回路（ＣＥＳＤ、ＥＳＤ）を備え、電源セル１２Ｂ、１３Ｂは接地端子（ＴＶＳＳＩＯ，ＴＶＳＳ）に対応するＥＳＤ保護回路（ＣＥＳＤ、ＥＳＤ）を備える。

【0029】

第１電源電位ＶＤＤＩＯは、例えば、１．８Ｖ（または３．３Ｖ）であり、第２電源電位ＶＤＤは、例えば、０．８Ｖである。接地端子（ＴＶＳＳＩＯ，ＴＶＳＳ）は、例えば、０．０Ｖである。

【0030】

例えば、第１電源電位ＶＤＤＩＯが１．８Ｖ、第２電源電位ＶＤＤが０．８Ｖの場合には、
１）出力回路のトランジスタＱ１、Ｑ２、入出力ロジック回路ＩＯＬは、１．８Ｖの耐圧を有するＭＯＳＦＥＴ（１．８Ｖ－ＭＯＳとも言う）のみで構成される。
２）内部回路１４は、０．８Ｖの耐圧を有するＭＯＳＦＥＴ（コアＭＯＳとも言う）のみで構成される。
３）レベルシフタ回路ＬＳＣは、１．８Ｖ－ＭＯＳとコアＭＯＳとが混在して構成される。
４）コア用電源セル１３Ａ，１３Ｂは、内部回路１４のコアＭＯＳやレベルシフタ回路ＬＳＣのコアＭＯＳを保護する。
５）ＩＯ用電源セル１２Ａ，１２Ｂは、出力回路のトランジスタＱ１、Ｑ２、入出力ロジック回路ＩＯＬの１．８Ｖ－ＭＯＳを保護する。

【0031】

図３には、ＩＯ領域ＩＯＲに配置されたＩＯ用電源セル１２Ａ，１２Ｂ、１つの入出力セル１１およびコア用電源セル１３Ａ，１３Ｂと、コアロジック領域に配置された内部回路１４との配置関係が示されている。図３に示すように、ＩＯ領域ＩＯＲに、ＩＯ用電源セル１２Ａ，１２Ｂ、１つの入出力セル１１、コア用電源セル１３Ａ，１３Ｂがこの順で配置されており、ＩＯ領域ＩＯＲの上側のコアロジック領域ＣＥＲには、ＩＯ領域ＩＯＲに隣接して内部回路１４は配置されている。

【0032】

図４は、実施例１に係る半導体装置の効果を説明する図である。ここでは、静電気試験の一つであるＣＤＭ試験においては、第２接地電位ＶＳＳが供給された電源配線に寄生する容量成分Ｃｐｋｇに対して電流が流れ込む場合を検討したものである。図４では、入出力端子ＴＩＯに対する第１のＣＤＭ試験と、電源端子ＴＶＤＤに対する第２のＣＤＭ試験とを想定している。

【0033】

１）第１のＣＤＭ試験では、下記のように、第１充電経路ＰＴ１と第２充電経路ＰＴ２とがある。
第１充電経路ＰＴ１：ＴＩＯ－＞Ｄ１－＞第１電源電位ＶＤＤＩＯの電源配線－＞１２ＢのＥＳＤ－＞第１接地電位ＶＳＳＩＯが供給された電源配線－＞１２Ｂの１５－＞第２接地電位ＶＳＳが供給された電源配線－＞Ｃｐｋｇ。
第２充電経路ＰＴ２：ＴＩＯ－＞Ｄ１－＞第１電源電位ＶＤＤＩＯの電源配線－＞１２ＡのＥＳＤ－＞第１接地電位ＶＳＳＩＯが供給された電源配線－＞１２Ａの１５－＞第２接地電位ＶＳＳが供給された電源配線－＞Ｃｐｋｇ。

【0034】

２）第２のＣＤＭ試験では、下記のように、第３充電経路ＰＴ３と第４充電経路ＰＴ４とがある。
第３充電経路ＰＴ３：ＴＶＤＤ－＞第２電源電位ＶＤＤが供給された電源配線－＞１３ＡのＣＥＳＤ－＞第２接地電位ＶＳＳが供給された電源配線－＞Ｃｐｋｇ。
第４充電経路ＰＴ４：ＴＶＤＤ－＞第２電源電位ＶＤＤが供給された電源配線－＞１３ＢのＣＥＳＤ－＞第２接地電位ＶＳＳが供給された電源配線－＞Ｃｐｋｇ。

【0035】

つまり、実施例１の半導体装置１０は以下の特徴を有している。

【0036】

１）第１接地電位ＶＳＳＩＯが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間の双方向ダイオード１５は、ＩＯ用電源セル１２Ａ，１２Ｂ、コア用電源セル１３Ａ，１３Ｂの各々に配置されている。

【0037】

２）入出力端子ＴＩＯに対する第１のＣＤＭ試験において、入出力セル１１とコア用電源セル１３Ｂのレイアウト配置に依存することなく、入出力端子ＴＩＯから容量成分Ｃｐｋｇが寄生する第２接地電位ＶＳＳが供給された電源配線への放電経路（ＰＴ１、２）を容易に形成することができる。

【0038】

３）上記２により、入出力端子ＴＩＯから、第２接地電位ＶＳＳが供給された電源配線に抜けるＣＤＭ電流に対しても、第１電源電位ＶＤＤＩＯが供給された電源配線の寄生抵抗Ｒｖｄｄｉｏや第２接地電位ＶＳＳが供給された電源配線の寄生抵抗Ｒｖｓｓの影響を受けにくくなり、入出力ロジック回路ＩＯＬの電位差による破壊を回避できる。

【0039】

４）コア用電源セル１３Ａ，１３Ｂの各々にＥＳＤ保護回路（ＣＥＳＤ）が配置されており、電源端子ＴＶＤＤに対する第２のＣＤＭ試験においても、電源端子ＴＶＤＤから容量成分Ｃｐｋｇが寄生する第２接地電位ＶＳＳが供給された電源配線への十分な放電経路放電経路（ＰＡＴＨ３、４）を確保できる。

【0040】

５）上記４により、内部回路１４の電位差による破壊も回避できる。

【0041】

６）図３に示す、ＩＯ用電源セル１２Ａ，１２Ｂの双方向ダイオード１５は、内部回路１４に面したＩＯ用電源セル１２Ａ，１２Ｂの側（図３では、上端部分）に配置されている。一方、コア用電源セル１３Ａ，１３Ｂの双方向ダイオード１５は、内部回路１４に面したコア用電源セル１３Ａ，１３Ｂの側に配置されているのではなく、コア用電源セル１３Ａ，１３Ｂの半導体チップ１０１のチップエッジ側（図１のチップ端部の４つの辺２１，２２，２３，２４の側）に面した側（図３では、下端部分）に配置されている。これらの双方向ダイオード１５配置箇所は、第１接地電位ＶＳＳＩＯが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間の放電経路を形成する上で、寄生抵抗の影響が最も小さく、最も効率的なレイアウト配置となっている。

【実施例0042】

次に、実施例２に係る半導体装置１０Ｓについて図５および図６を用いて説明する。図５は、実施例２に係る半導体装置の概略的なブロック図である。図６は、図５の半導体装置の概略的なレイアウト配置図である。

【0043】

図５に示す実施例２に係る半導体装置１０Ｓが、図２に示す実施例１に係る半導体装置１０と異なる点は、
１）第１電源電位ＶＤＤＩＯの電源配線（Ｌ１）が分離されて、入出力ロジック回路ＩＯＬ用の電源電位ＶＤＤＩＯＬが供給される電源配線（第４電源配線（Ｌ５）とも言う。第１電源電位ＶＤＤＩＯの電源配線は、第３電源配線（Ｌ１）ということできる。）が設けられている点、
２）電源電位ＶＤＤＩＯＬには電源端子ＴＶＤＤＩＯＬが接続されている点、
３）ＩＯ用電源セルＩＯＰＣとしてのＩＯ用電源セル（第５電源セル）１２Ｃが、電源電位ＶＤＤＩＯＬと第２接地電位ＶＳＳが供給された電源配線との間に接続されている点である。

【0044】

なお、ここで、ＩＯ用電源セル１２Ｃの基本的な構成は、ＩＯ用電源セル１２Ａ，１２Ｂと同じである。

【0045】

また、図６に示す様に、ＩＯ用電源セル１２Ｃは、ＩＯ領域ＩＯＲにおいて、ＩＯ用電源セル１２Ｂと入出力セル１１との間の領域に配置される。追加されたＩＯ用電源セル１２Ｃ内にも双方向ダイオード１５を配置しており、第２接地電位ＶＳＳが供給された電源配線に抜ける放電経路の形成に寄与している。

【0046】

入出力セル１１内においては、入出力ロジック回路ＩＯＬに合わせて、入出力セル１１の上半分の領域に電源電位ＶＤＤＩＯＬが供給される電源配線がレイアウトされる。

【0047】

ＩＯ用電源セル１２Ｃ内には、電源電位ＶＤＤＩＯＬが供給される電源配線と第２接地電位ＶＳＳが供給された電源配線とが縦方向にレイアウトされている。

【0048】

このため、ＩＯ用電源セル１２Ｃ内の双方向ダイオード１５は、半導体チップ１０１のチップエッジ側（図１のチップ端部の４つの辺２１，２２，２３，２４の側）に面した側（図３では、下端部分）に配置されている。このため、ＩＯ用電源セル１２Ｃ内の双方向ダイオード１５の配置は、コア用電源セル１３Ａ，１３Ｂの双方向ダイオード１５の配置と同様に、第１接地電位ＶＳＳＩＯが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間の放電経路を形成する上で、最も効率的なレイアウト配置となっている。

【0049】

この様に構成することで、実施例１と同様な効果も得ることができる。さらに、第１電源電位ＶＤＤＩＯの電源配線のノイズが、入出力ロジック回路ＩＯＬに伝搬するのを軽減できるので、入出力ロジック回路ＩＯＬの高性能化(高速化)が可能となる。

【0050】

（比較例）
図７は比較例1に係る半導体装置の概略的なブロック図である。図８は比較例1に係る半導体装置の概略的なレイアウト配置図である。図９は比較例２に係る半導体装置の概略的なブロック図である。図１０は比較例２に係る半導体装置の概略的なレイアウト配置図である。

【0051】

図７、図８に示す様に、比較例１の半導体装置１０ｒは、図２の半導体装置１０に対して、ＩＯ用電源セル１２Ａ、１２Ｂおよびコア用電源セル１３Ａに、双方向ダイオード１５が設けられていない構成とされている。また、半導体装置１０ｒのコア用電源セル１３Ａにおいて、ＥＳＤ保護回路（ＣＥＳＤ）は第２電源電位ＶＤＤが供給された電源配線と第１接地電位ＶＳＳＩＯが供給された電源配線との間に接続される。半導体装置１０ｒのコア用電源セル１３Ｂにおいて、ＥＳＤ保護回路（ＣＥＳＤ）は第１電源電位ＶＤＤＩＯが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間に接続される。

【0052】

また、図９、図１０に示す様に、比較例２の半導体装置１０ｒ１は、比較例１の半導体装置１０ｒに対して、コア用電源セル１３ＡのＥＳＤ保護回路（ＣＥＳＤ）は第２電源電位ＶＤＤが供給された電源配線と第２接地電位ＶＳＳが供給された電源配線との間に接続されている。半導体装置１０ｒ１のコア用電源セル１３Ｂは、ＥＳＤ保護回路（ＣＥＳＤ）が設けられていない構成とされている。

【0053】

図１１は、比較例１に係る半導体装置の課題を説明する図である。図１２は、比較例１に係る半導体装置の他の課題を説明する図である。

【0054】

図１１に示す様に、静電気試験の一つであるＣＤＭ試験においては、入出力端子ＴＩＯから容量成分Ｃｐｋｇが寄生する第２接地電位ＶＳＳが供給された電源配線への放電経路（ＰＴ１ｒ、ＰＴ２ｒ）に対して電流が流れ込む。半導体デバイス構造の微細化に伴って被保護回路が脆弱になると、第１接地電位ＶＳＳＩＯが供給された電源配線の寄生抵抗Ｒｖｄｄｉｏ、第１接地電位ＶＳＳＩＯが供給された電源配線の寄生抵抗Ｒｖｓｓｉｏおよび第２接地電位ＶＳＳが供給された電源配線の寄生抵抗Ｒｖｓｓの影響を受けて、ＣＤＭ試験で入出力ロジック回路ＩＯＬが電位差ｄＶ１によって破壊するという課題を見出した。比較例１でこの課題を克服するには、コア用電源セル１３Ｂのセル幅を太くして第２接地電位ＶＳＳが供給された電源配線の寄生抵抗Ｒｖｓｓを低減しつつ、入出力セル１１とコア用電源セル１３Ｂのセル間に厳しい配置制約を設けて第１接地電位ＶＳＳＩＯが供給された電源配線の寄生抵抗Ｒｖｓｓｉｏも低減する必要がある。この場合、半導体装置１０ｒのチップサイズが大きくなるとともに、設計自由度が阻害されるという課題があることもわかった。

【0055】

図１２に示す様に、コア用電源セル１３Ａ内のＥＳＤ保護回路（ＣＥＳＤ）を第２電源電位ＶＤＤが供給された電源配線と第１接地電位ＶＳＳＩＯが供給された電源配線との間に接続している。そのため、電源端子ＴＶＤＤへのＣＤＭ試験において、放電経路ＰＴ３ｒで示す様に、電源端子ＴＶＤＤから双方向ダイオード１５を経由して第２接地電位ＶＳＳが供給された電源配線に寄生する容量成分Ｃｐｋｇに電流が流れ込む。また、双方向ダイオード１５によって発生する電位差ｄＶ２も内部回路１４をストレスすることになり、内部回路１４が電位差ｄＶ２により破壊しやすくなるという問題も出てきた。特に、内部回路１４では、ゲート酸化膜が比較的に薄い薄膜ＭＯＳトランジスタが複数使用されるため、電位差ストレスの影響を受けやすい。

【0056】

図１３は、比較例２に係る半導体装置の課題を説明する図である。図１４は、比較例２に係る半導体装置の他の課題を説明する図である。

【0057】

図１３に示すように、比較例２でも、図１１の比較例１の説明と同様に、放電経路ＰＴ２ｒが形成されるので、比較例１と同様に、ＣＤＭ試験で入出力ロジック回路ＩＯＬが電位差ｄＶ１によって破壊するという課題を有する。また、図１４に示す様に、比較例２でも、電源端子ＴＶＤＤへのＣＤＭ試験において、電源端子ＴＶＤＤから容量成分Ｃｐｋｇへの放電経路ＰＴ４ｒが形成される。比較例２の半導体装置１０ｒ１では、コア用電源セル１３ＡのみにＥＳＤ保護回路（ＣＥＳＤ）が配置されており、コア用電源セル１３ＢにはＥＳＤ保護回路（ＣＥＳＤ）が存在しない。そのため、図１３に示すように、電源端子ＴＶＤＤへのＣＤＭ試験において、ＥＳＤ保護回路（ＣＥＳＤ）の放電性能が不十分となり、半導体デバイス構造の微細化に伴って被保護回路が脆弱になると、内部回路１４が電位差ｄＶ３により破壊しやすくなるという問題もある。コア用電源セル１３Ａ内のＥＳＤ保護回路（ＣＥＳＤ）の数が少ないと、ＥＳＤ保護回路（ＣＥＳＤ）と第２接地電位ＶＳＳが供給された電源配線との間の縦方向に設けられた縦配線の寄生抵抗Ｒｖｓｓの影響も受けやすくなる。

【0058】

実施例１や実施例２によれば、比較例１や比較例２で説明した課題や問題は回避できるので、高いＥＳＤ耐性を確保し、かつ、小面積のＥＳＤ保護回路によって半導体装置を保護することができる。

【0059】

以上、本開示を実施例に基づき具体的に説明したが、本開示は、上記実施例に限定されるものではなく、種々変更可能であることはいうまでもない。