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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025010762
(43)【公開日】2025-01-23
(54)【発明の名称】磁気メモリ及びメモリシステム
(51)【国際特許分類】
G11C 11/16 20060101AFI20250116BHJP
G06F 11/10 20060101ALI20250116BHJP
H10B 61/00 20230101ALI20250116BHJP
H10D 48/40 20250101ALI20250116BHJP
H10N 50/10 20230101ALI20250116BHJP
【ＦＩ】
G11C11/16 230
G11C11/16 100C
G06F11/10 648
H10B61/00
H01L29/82 Z
H10N50/10 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023112947
(22)【出願日】2023-07-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】武藤 庄吾
(72)【発明者】
【氏名】白川 政信
(72)【発明者】
【氏名】山田 英樹
(72)【発明者】
【氏名】山城 遼
(72)【発明者】
【氏名】上田 善寛
(72)【発明者】
【氏名】近藤 剛
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119CC02
4M119CC05
4M119CC10
4M119DD31
4M119EE04
4M119HH01
4M119HH04
5F092AB06
5F092AC12
5F092AD03
5F092AD07
5F092AD25
5F092AD26
5F092BB23
5F092BB36
5F092BB43
5F092BC04
5F092DA04
(57)【要約】 （修正有）
【課題】エラービット数の少ない磁気メモリを提供する。
【解決手段】磁気メモリによるデータ読出しのフローは、データラッチ３１中の仮読出しデータの第１位ビットにおいて仮の値をセットすることと、全読出し対象メモリセルについての仮読出しデータの取得が完了していない場合、磁壁をシフトして次の読出し対象メモリセルを読出し位置に移動することと、メモリセル間の磁壁の有無を判断することと、仮読出しデータの第１位ビットにおいて、第２位ビットと同じ値をセットすることと、磁壁が検知される場合、仮読出しデータのビットを上位ビット側に１ビットシフトすることと、前記第１位ビットにおいて、第２位ビットの値と逆の値をセットすることと、磁化情報を使用して、検知した磁壁の変化のタイプに基づく値で磁化情報ラッチの値を更新することとを、含み、読出し対象メモリセル全てについて仮読出しデータの取得が完了している場合、磁化解決を行う。
【選択図】図１５
【解決手段】磁気メモリによるデータ読出しのフローは、データラッチ３１中の仮読出しデータの第１位ビットにおいて仮の値をセットすることと、全読出し対象メモリセルについての仮読出しデータの取得が完了していない場合、磁壁をシフトして次の読出し対象メモリセルを読出し位置に移動することと、メモリセル間の磁壁の有無を判断することと、仮読出しデータの第１位ビットにおいて、第２位ビットと同じ値をセットすることと、磁壁が検知される場合、仮読出しデータのビットを上位ビット側に１ビットシフトすることと、前記第１位ビットにおいて、第２位ビットの値と逆の値をセットすることと、磁化情報を使用して、検知した磁壁の変化のタイプに基づく値で磁化情報ラッチの値を更新することとを、含み、読出し対象メモリセル全てについて仮読出しデータの取得が完了している場合、磁化解決を行う。
【選択図】図１５
【特許請求の範囲】
【請求項1】
第１方向に延び、前記第１方向に並ぶ複数の部分を含んだ磁性体と、
前記複数の部分のうちの隣り合う各２つの間の磁壁の有無を示す第１情報、及び前記各２つの磁化状態の組合せに基づく第２情報を出力する第１回路と、
前記複数の部分にそれぞれ対応する複数の第１ビットを記憶する第１記憶回路であって、前記複数の第１ビットの最上位ビットは、前記複数の部分のうちの対応する１つの磁化状態によらない値を有し、前記複数の第１ビットの各々は、前記第１情報に基づく値を有する、第１記憶回路と、
第２ビットにおいて前記第２情報を記憶する第２記憶回路と、
前記複数の第１ビットの最下位ビットの値と、前記第２記憶回路に記憶されている前記第２情報の値とが一致する場合、前記複数の第１ビットを前記第１記憶回路から出力させ、前記最下位ビットの値と前記第２記憶回路に記憶されている前記第２情報の値とが異なる場合、各ビットにおいて前記複数の第１ビットの値と反対の値を有する複数の第３ビットを前記第１記憶回路から出力させる第２回路と、
を備える磁気メモリ。
前記複数の部分のうちの隣り合う各２つの間の磁壁の有無を示す第１情報、及び前記各２つの磁化状態の組合せに基づく第２情報を出力する第１回路と、
前記複数の部分にそれぞれ対応する複数の第１ビットを記憶する第１記憶回路であって、前記複数の第１ビットの最上位ビットは、前記複数の部分のうちの対応する１つの磁化状態によらない値を有し、前記複数の第１ビットの各々は、前記第１情報に基づく値を有する、第１記憶回路と、
第２ビットにおいて前記第２情報を記憶する第２記憶回路と、
前記複数の第１ビットの最下位ビットの値と、前記第２記憶回路に記憶されている前記第２情報の値とが一致する場合、前記複数の第１ビットを前記第１記憶回路から出力させ、前記最下位ビットの値と前記第２記憶回路に記憶されている前記第２情報の値とが異なる場合、各ビットにおいて前記複数の第１ビットの値と反対の値を有する複数の第３ビットを前記第１記憶回路から出力させる第２回路と、
を備える磁気メモリ。
【請求項2】
前記複数の第１ビットの各々は、前記複数の部分のうちの対応する１つの部分と、前記対応する１つの部分に前記第１方向の側で並ぶ隣接部分との間で磁化状態が同じであると判断される場合に、前記複数の第１ビットのうちの前記最上位ビットの側に並ぶ隣接ビットの値と同じ値を有し、前記対応する１つの部分と前記隣接部分と間での磁化状態が異なると判断される場合に、前記隣接ビットの値と異なる値を有する、
請求項１に記載の磁気メモリ。
請求項１に記載の磁気メモリ。
【請求項3】
前記第１記憶回路は、前記第１情報を受け取る度に、前記複数の第１ビットの各々の値を隣のビットに移動し、前記複数の第１ビットの前記最下位ビットにおいて、前記受け取られた第１情報に基づく値を記憶する、
請求項２に記載の磁気メモリ。
請求項２に記載の磁気メモリ。
【請求項4】
前記第２情報は、前記複数の部分のうちの第１部分が第１磁化状態を有するとともに前記複数の部分の中の磁壁が前記第１方向に移動する前の前記第１部分が第２磁化状態を有する場合に第１値を有し、前記第１部分が前記第２磁化状態を有するとともに前記磁壁の前記移動の前の前記第１部分が前記第１磁化状態を有する場合に第２値を有する、
請求項１に記載の磁気メモリ。
請求項１に記載の磁気メモリ。
【請求項5】
前記第１磁化状態は、第２方向を向く磁化の状態であり、
前記第２磁化状態は、第３方向を向く磁化の状態であり、
前記第３方向は、前記第２方向と異なる、
請求項４に記載の磁気メモリ。
前記第２磁化状態は、第３方向を向く磁化の状態であり、
前記第３方向は、前記第２方向と異なる、
請求項４に記載の磁気メモリ。
【請求項6】
前記複数の部分の中の磁壁が前記第１方向に移動する度に、前記第１回路は、前記複数の部分のうちの第１部分の磁化状態と、前記磁壁の前記移動の前の前記第１部分の磁化状態とに基づいて前記第１情報を次々と出力するとともに前記第２情報を次々と出力する、
請求項１に記載の磁気メモリ。
請求項１に記載の磁気メモリ。
【請求項7】
前記第２記憶回路は、前記第２情報を受け取る度に、前記第２ビットの値を前記受け取られた第２情報で更新する、
請求項１に記載の磁気メモリ。
請求項１に記載の磁気メモリ。
【請求項8】
前記磁気メモリは、複数の第４ビットを記憶する第３記憶回路をさらに備え、
前記第３記憶回路は、前記第１情報を受け取る度に、前記複数の第４ビットの各々の値を隣のビットに移動し、前記複数の第４ビットの最下位ビットにおいて、前記受け取られた第１情報に基づく値を記憶し、
前記第１情報は、磁壁があると判断される場合に第３値を有し、
前記第２記憶回路は、複数の第５ビットを記憶し、
前記第２記憶回路は、前記第２情報を受け取る度に、前記複数の第５ビットの各々の値を隣のビットに移動し、前記複数の第５ビットの最下位ビットにおいて、前記受け取られた第２情報に基づく値を記憶し、
前記第２ビットは、前記複数の第４ビットのうちで前記第３値を有する最下位ビットと同位のビットである、
請求項１に記載の磁気メモリ。
前記第３記憶回路は、前記第１情報を受け取る度に、前記複数の第４ビットの各々の値を隣のビットに移動し、前記複数の第４ビットの最下位ビットにおいて、前記受け取られた第１情報に基づく値を記憶し、
前記第１情報は、磁壁があると判断される場合に第３値を有し、
前記第２記憶回路は、複数の第５ビットを記憶し、
前記第２記憶回路は、前記第２情報を受け取る度に、前記複数の第５ビットの各々の値を隣のビットに移動し、前記複数の第５ビットの最下位ビットにおいて、前記受け取られた第２情報に基づく値を記憶し、
前記第２ビットは、前記複数の第４ビットのうちで前記第３値を有する最下位ビットと同位のビットである、
請求項１に記載の磁気メモリ。
【請求項9】
第１方向に延び、前記第１方向に並ぶ複数の部分を含んだ磁性体と、
前記複数の部分のうちの隣り合う各２つの間の磁壁の有無を示す第１情報、及び前記各２つの磁化状態の組合せに基づく第２情報を出力する第１回路と、
前記複数の部分にそれぞれ対応する複数の第１ビットを記憶する第１記憶回路であって、前記複数の第１ビットの最上位ビットは、前記複数の部分のうちの対応する１つの磁化状態によらない値を有し、前記複数の第１ビットの各々は、前記第１情報に基づく値を有する、第１記憶回路と、
第２ビットにおいて前記第２情報を記憶する第２記憶回路と、
前記複数の第１ビットの最下位ビットの値と、前記第２記憶回路に記憶されている前記第２情報の値とが一致する場合、前記複数の第１ビットを前記第１記憶回路から出力させ、前記最下位ビットの値と前記第２記憶回路に記憶されている前記第２情報の値とが異なる場合、各ビットにおいて前記複数の第１ビットの値と反対の値を有する複数の第３ビットを前記第１記憶回路から出力させる第２回路と、
を備えるメモリシステム。
前記複数の部分のうちの隣り合う各２つの間の磁壁の有無を示す第１情報、及び前記各２つの磁化状態の組合せに基づく第２情報を出力する第１回路と、
前記複数の部分にそれぞれ対応する複数の第１ビットを記憶する第１記憶回路であって、前記複数の第１ビットの最上位ビットは、前記複数の部分のうちの対応する１つの磁化状態によらない値を有し、前記複数の第１ビットの各々は、前記第１情報に基づく値を有する、第１記憶回路と、
第２ビットにおいて前記第２情報を記憶する第２記憶回路と、
前記複数の第１ビットの最下位ビットの値と、前記第２記憶回路に記憶されている前記第２情報の値とが一致する場合、前記複数の第１ビットを前記第１記憶回路から出力させ、前記最下位ビットの値と前記第２記憶回路に記憶されている前記第２情報の値とが異なる場合、各ビットにおいて前記複数の第１ビットの値と反対の値を有する複数の第３ビットを前記第１記憶回路から出力させる第２回路と、
を備えるメモリシステム。
【請求項10】
前記複数の第１ビットの各々は、前記複数の部分のうちの対応する１つの部分と、前記対応する１つの部分に前記第１方向の側で並ぶ隣接部分との間で磁化状態が同じであると判断される場合に、前記複数の第１ビットのうちの前記最上位ビットの側に並ぶ隣接ビットの値と同じ値を有し、前記対応する１つの部分と前記隣接部分と間での磁化状態が異なると判断される場合に、前記隣接ビットの値と異なる値を有する、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項11】
前記第１記憶回路は、前記第１情報を受け取る度に、前記複数の第１ビットの各々の値を隣のビットに移動し、前記複数の第１ビットの前記最下位ビットにおいて、前記受け取られた第１情報に基づく値を記憶する、
請求項１０に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【請求項12】
前記第２情報は、前記複数の部分のうちの第１部分が第１磁化状態を有するとともに前記複数の部分の中の磁壁が前記第１方向に移動する前の前記第１部分が第２磁化状態を有する場合に第１値を有し、前記第１部分が前記第２磁化状態を有するとともに前記磁壁の前記移動の前の前記第１部分が前記第１磁化状態を有する場合に第２値を有する、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項13】
前記第１磁化状態は、第２方向を向く磁化の状態であり、
前記第２磁化状態は、第３方向を向く磁化の状態であり、
前記第３方向は、前記第２方向と異なる、
請求項１２に記載のメモリシステム。
前記第２磁化状態は、第３方向を向く磁化の状態であり、
前記第３方向は、前記第２方向と異なる、
請求項１２に記載のメモリシステム。
【請求項14】
前記複数の部分の中の磁壁が前記第１方向に移動する度に、前記第１回路は、前記複数の部分のうちの第１部分の磁化状態と、前記磁壁の前記移動の前の前記第１部分の磁化状態とに基づいて前記第１情報を次々と出力するとともに前記第２情報を次々と出力する、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項15】
前記第２記憶回路は、前記第２情報を受け取る度に、前記第２ビットの値を前記受け取られた第２情報で更新する、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項16】
前記メモリシステムは、複数の第４ビットを記憶する第３記憶回路をさらに備え、
前記第３記憶回路は、前記第１情報を受け取る度に、前記複数の第４ビットの各々の値を隣のビットに移動し、前記複数の第４ビットの最下位ビットにおいて、前記受け取られた第１情報に基づく値を記憶し、
前記第１情報は、磁壁があると判断される場合に第３値を有し、
前記第２記憶回路は、複数の第５ビットを記憶し、
前記第２記憶回路は、前記第２情報を受け取る度に、前記複数の第５ビットの各々の値を隣のビットに移動し、前記複数の第５ビットの最下位ビットにおいて、前記受け取られた第２情報に基づく値を記憶し、
前記第２ビットは、前記複数の第４ビットのうちで前記第３値を有する最下位ビットと同位のビットである、
請求項９に記載のメモリシステム。
前記第３記憶回路は、前記第１情報を受け取る度に、前記複数の第４ビットの各々の値を隣のビットに移動し、前記複数の第４ビットの最下位ビットにおいて、前記受け取られた第１情報に基づく値を記憶し、
前記第１情報は、磁壁があると判断される場合に第３値を有し、
前記第２記憶回路は、複数の第５ビットを記憶し、
前記第２記憶回路は、前記第２情報を受け取る度に、前記複数の第５ビットの各々の値を隣のビットに移動し、前記複数の第５ビットの最下位ビットにおいて、前記受け取られた第２情報に基づく値を記憶し、
前記第２ビットは、前記複数の第４ビットのうちで前記第３値を有する最下位ビットと同位のビットである、
請求項９に記載のメモリシステム。
【請求項17】
前記メモリシステムは、磁気メモリと、メモリコントローラと、を備え、
前記磁気メモリは、前記磁性体、前記第１回路、前記第１記憶回路、前記第２記憶回路を備え、
前記メモリコントローラは、前記第２回路を備え、
前記メモリコントローラは、前記複数の第１ビット又は前記複数の第３ビットを含んだ読出しデータを受け取り、前記読出しデータのエラー訂正に失敗する場合、前記磁気メモリに、前記複数の第４ビット及び前記複数の第５ビットを出力させる、
請求項１６に記載のメモリシステム。
前記磁気メモリは、前記磁性体、前記第１回路、前記第１記憶回路、前記第２記憶回路を備え、
前記メモリコントローラは、前記第２回路を備え、
前記メモリコントローラは、前記複数の第１ビット又は前記複数の第３ビットを含んだ読出しデータを受け取り、前記読出しデータのエラー訂正に失敗する場合、前記磁気メモリに、前記複数の第４ビット及び前記複数の第５ビットを出力させる、
請求項１６に記載のメモリシステム。
【請求項18】
前記メモリシステムは、磁気メモリと、メモリコントローラと、を備え、
前記磁気メモリは、前記磁性体、前記第１回路、前記第１記憶回路、前記第２記憶回路を備え、
前記メモリコントローラは、前記磁気メモリに第１コマンドを送信し、
前記磁気メモリは、前記第１コマンドを受け取ると、前記複数の第１ビット、前記複数の第４ビット、及び前記複数の第５ビットを出力する、
請求項１６に記載のメモリシステム。
前記磁気メモリは、前記磁性体、前記第１回路、前記第１記憶回路、前記第２記憶回路を備え、
前記メモリコントローラは、前記磁気メモリに第１コマンドを送信し、
前記磁気メモリは、前記第１コマンドを受け取ると、前記複数の第１ビット、前記複数の第４ビット、及び前記複数の第５ビットを出力する、
請求項１６に記載のメモリシステム。
【請求項19】
前記メモリシステムは、磁気メモリと、メモリコントローラと、を備え、
前記磁気メモリは、前記磁性体、前記第１回路、前記第１記憶回路、前記第２記憶回路、前記第２回路を、備える、
請求項９に記載のメモリシステム。
前記磁気メモリは、前記磁性体、前記第１回路、前記第１記憶回路、前記第２記憶回路、前記第２回路を、備える、
請求項９に記載のメモリシステム。
【請求項20】
前記メモリシステムは、磁気メモリと、メモリコントローラと、を備え、
前記磁気メモリは、前記磁性体、前記第１回路、前記第１記憶回路、前記第２記憶回路を備え、
前記メモリコントローラは、前記第２回路を備える、
請求項９に記載のメモリシステム。
前記磁気メモリは、前記磁性体、前記第１回路、前記第１記憶回路、前記第２記憶回路を備え、
前記メモリコントローラは、前記第２回路を備える、
請求項９に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概して、磁気メモリ及びメモリシステムに関する。
【背景技術】
【0002】
メモリとメモリコントローラを含んだメモリシステムが知られている。メモリの例は、磁性体を用いた磁気メモリを含む。メモリシステムは、正確にデータを記憶及び出力できることを求められる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２２／０１０１９０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
エラービット数の少ない磁気メモリ及びメモリシステムを提供しようとするものである。
【課題を解決するための手段】
【0005】
一実施形態による磁気メモリは、磁性体と、第１回路と、第１記憶回路と、第２記憶回路と、第２回路と、を含む。上記磁性体は、第１方向に延び、上記第１方向に並ぶ複数の部分を含む。上記第１回路は、上記複数の部分のうちの隣り合う各２つの間の磁壁の有無を示す第１情報、及び上記各２つの磁化状態の組合せに基づく第２情報を出力する。上記第１記憶回路は、上記複数の部分にそれぞれ対応する複数の第１ビットを記憶する。上記複数の第１ビットの最上位ビットは、上記複数の部分のうちの対応する１つの磁化状態によらない値を有する。上記複数の第１ビットの各々は、上記第１情報に基づく値を有する。上記第２記憶回路は、第２ビットにおいて上記第２情報を記憶する。上記第２回路は、上記複数の第１ビットの最下位ビットの値と、上記第２記憶回路に記憶されている上記第２情報の値とが一致する場合、上記複数の第１ビットを上記第１記憶回路から出力させ、上記最下位ビットの値と上記第２記憶回路に記憶されている上記第２情報の値とが異なる場合、各ビットにおいて上記複数の第１ビットの値と反対の値を有する複数の第３ビットを上記第１記憶回路から出力させる。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0008】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組み合せたものとして実現されることが可能である。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。
【0009】
実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序で及び（又は）別のステップと並行して起こることが可能である。
【0010】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【0011】
１．第１実施形態
１．１．構成（構造）
１．１．１．情報処理システム
図１は、第１実施形態のメモリシステムを含んだ情報処理システムの機能ブロックの例を示す。情報処理システム１００は、メモリシステム１及びホスト装置５を含む。
１．１．構成（構造）
１．１．１．情報処理システム
図１は、第１実施形態のメモリシステムを含んだ情報処理システムの機能ブロックの例を示す。情報処理システム１００は、メモリシステム１及びホスト装置５を含む。
【0012】
ホスト装置５は、データの読出し及びデータの書込みをメモリシステム１に要求する。
【0013】
メモリシステム１は、データを記憶するシステムである。メモリシステム１は、ホスト装置５からデータ書込みの要求を受け取り、要求されたデータを記憶する。メモリシステム１は、ホスト装置５からデータ読出しの要求を受け取り、要求されたデータをホスト装置５に送信する。
【0014】
【0015】
磁気メモリ２は、磁化を利用して不揮発にデータを記憶する装置である。磁気メモリ２は、複数の磁区を有する磁性体を含み、磁区の磁化の向きを使用してデータを記憶する。
【0016】
メモリコントローラ３は、磁気メモリ２を制御する装置である。メモリコントローラ３は、ホスト装置５からの要求に基づくデータの読出し及びデータの書込みを実行するための制御を磁気メモリ２に対して行う。
【0017】
メモリコントローラ３は、ホストインターフェース１１、ＲＯＭ（read only memory）１２、ＲＡＭ（random access memory）１３、ＣＰＵ（central processing unit）１４、メモリインターフェース１５、及びエラー訂正回路１６などの機能ブロックを含む。
【0018】
メモリコントローラ３は、実行している動作に基づいて、エラー訂正制御部、書込み制御部、読出し制御部、信号送信制御部、及び信号受信制御部等のサブ部分として機能する。エラー訂正制御部は、エラー訂正のために行われる処理の全体を制御し、データの分割、データの結合、データの一時的記憶、データの供給、エンコード制御部の制御、及びデコード制御部の制御を行う。書込み制御部は、磁気メモリ２へのデータの書込みのための処理を制御し、磁気メモリ２に書き込まれるデータの用意、書込みのためのコマンドＣＭＤ及びアドレス情報ＡＤＤの生成を行う。読出し制御部は、磁気メモリ２からのデータの読出しのための処理を制御し、磁気メモリ２から読み出されるデータに基づいて、読出しのためのコマンドＣＭＤ及びデータを特定するアドレス情報ＡＤＤの生成を行う。信号送信制御部は、磁気メモリ２へのデータＤＡＴ、コマンドＣＭＤ、アドレス情報ＡＤＤ、及び制御信号ＣＮＴを含む信号の送信を制御し、メモリインターフェース１５を制御する。信号受信制御部は、磁気メモリ２からのデータＤＡＴ及び制御信号ＣＮＴを含む信号の受信を制御し、メモリインターフェース１５を制御する。
【0019】
ホストインターフェース１１は、メモリコントローラ３がホスト装置５と通信するためのインターフェースである。ホストインターフェース１１は、ハードウェア、又はハードウェアとソフトウェアの組合せからなることが可能である。ホストインターフェース１１は、ホストインターフェース１１とホスト装置５が準拠する方式（又は、規格）の通信を可能にするための配線によってホスト装置５と接続されている。
【0020】
ＲＯＭ１２は、不揮発性のメモリである。ＲＯＭ１２は、ファームウェアを含むプログラムを記憶する。プログラムは、ＣＰＵ１４によって実行されることによって、メモリコントローラ３に、本明細書に記述されている動作を行わせるように構成されている。ＲＯＭ１２は、１つの半導体チップとして実現されてもよいし、独立した複数の半導体チップとして実現されていてもよいし、半導体基板に形成された回路であってもよい。
【0021】
ＲＡＭ１３は、揮発性のメモリである。ＲＡＭ１３は、データを一時的に記憶し、メモリシステム１が電源の供給を受けている間、ＲＯＭ１２に記憶されているプログラムを記憶する。ＲＡＭ１３の例は、ＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static RAM）を含む。ＲＡＭ１３はまた、メモリコントローラ３が動作している間、ワーキングメモリ及びデータバッファとして機能する。ＲＡＭ１３は、１つの半導体チップとして実現されてもよいし、独立した複数の半導体チップとして実現されていてもよいし、半導体基板に形成された回路であってもよい。
【0022】
ＣＰＵ１４は、メモリコントローラ３の全体の動作を制御する回路である。ＲＯＭ１２に記憶されているとともにＲＡＭ１３上にロードされたプログラムがＣＰＵ１４によって実行されることによって、メモリコントローラ３は種々の動作を実行し、種々のサブ部分として機能する。ＣＰＵ１４は、１つの半導体チップとして実現されてもよいし、独立した複数の半導体チップとして実現されていてもよいし、半導体基板に形成された回路であってもよい。
【0023】
メモリインターフェース１５は、メモリコントローラ３が磁気メモリ２と通信するためのインターフェースである。メモリインターフェース１５は、ハードウェア、又はハードウェアとソフトウェアの組合せからなることが可能である。メモリインターフェース１５は、磁気メモリ２とメモリコントローラ３が準拠する方式の通信を可能にするための配線によって磁気メモリ２と接続されている。メモリインターフェース１５は、コマンドＣＭＤ及びアドレス情報ＡＤＤを磁気メモリ２に送信する。メモリインターフェース１５は、制御信号ＣＮＴ及びデータＤＡＴを磁気メモリ２に送信し、制御信号ＣＮＴ及びデータＤＡＴを磁気メモリ２から受信する。
【0024】
コマンドＣＭＤは、磁気メモリ２が実行すべき動作を示す。アドレス情報ＡＤＤは、磁気メモリ２中のデータの読出し又は書込みの対象の領域を特定する。制御信号ＣＮＴは、磁気メモリ２とメモリコントローラ３との間の動作タイミング及び磁気メモリ２の内部の動作のタイミングを制御するための信号である。
【0025】
エラー訂正回路１６は、エラー訂正符号（Error Correction Code, ECC）を使用して、磁気メモリ２から読み出されたデータのエラーの検出及び訂正を行う。エラー訂正回路１６は、磁気メモリ２に書き込まれるデータ（実書き込みデータ）からエラー訂正符号を生成する。実書込みデータと、この実書込みデータから生成されたエラー訂正符号は、磁気メモリ２に書き込まれる。エラー訂正回路１６は、エラー訂正符号を使用して、磁気メモリ２から読み出されたデータの中のエラーを検出し、エラーが検出された場合にエラーを訂正する。エラー訂正回路１６は、独立した専用の半導体チップとして実現されていてもよいし、半導体基板に形成された回路であってもよいし、ＣＰＵ１４がファームウェアを実行することにより実現されてもよい。
【0026】
１．１．３．磁気メモリ
図３は、第１実施形態のメモリシステムの磁気メモリの機能ブロックを示す。図３に示されるように、磁気メモリ２は、メモリセルアレイ２１、入出力回路２２、制御回路２３、ロウ選択回路２４、カラム選択回路２５、書込み回路２６、読出し回路２７、シフト制御回路２９、データラッチ３１、磁化情報ラッチ３２、及び磁化解決回路３３などの機能ブロックを含む。
図３は、第１実施形態のメモリシステムの磁気メモリの機能ブロックを示す。図３に示されるように、磁気メモリ２は、メモリセルアレイ２１、入出力回路２２、制御回路２３、ロウ選択回路２４、カラム選択回路２５、書込み回路２６、読出し回路２７、シフト制御回路２９、データラッチ３１、磁化情報ラッチ３２、及び磁化解決回路３３などの機能ブロックを含む。
【0027】
メモリセルアレイ２１は、複数のストリングＳＴＲを含む。各ストリングＳＴＲは、複数のメモリセルＭＣを含む。各メモリセルＭＣは、１ビットのデータを不揮発に記憶することができ、磁性体を含む。メモリセルアレイ２１中には、複数のソース線ＳＬ、複数のビット線ＢＬ、及び複数のフィールド線ＥＬなどの配線も位置している。配線は、図３では、示されていない。
【0028】
入出力回路２２は、磁気メモリ２への信号の入力及び磁気メモリ２からの信号の出力を行う回路である。入出力回路２２は、配線によってメモリコントローラ３と接続されている。入出力回路２２は、メモリコントローラ３から、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴを受け取る。入出力回路２２は、制御信号ＣＮＴ及びデータＤＡＴをメモリコントローラ３に送信する。データＤＡＴは、磁気メモリ２でのデータ書込みの場合は、書込みデータを含む。データＤＡＴは、磁気メモリ２からのデータ読出しの場合は、読出しデータを含む。
【0029】
ロウ選択回路２４は、メモリセルＭＣの行を選択する回路である。ロウ選択回路２４は、入出力回路２２からアドレス情報ＡＤＤを受け取る。ロウ選択回路２４は、アドレス情報ＡＤＤからロウアドレスを取得する。ロウ選択回路２４は、メモリセルアレイ２１の中のロウアドレスにより特定されるロウを、選択された状態にする。ロウ選択回路２４は、マルチプレクサ、スイッチ回路、及びドライバ回路等の回路を含む。
【0030】
カラム選択回路２５は、メモリセルＭＣの列を選択する回路である。カラム選択回路２５は、入出力回路２２からアドレス情報ＡＤＤを受け取る。カラム選択回路２５は、アドレス情報ＡＤＤからカラムアドレスを取得する。ロウ選択回路２４は、メモリセルアレイ２１の中のカラムアドレスにより特定されるカラム（例えば、ビット線ＢＬ）を、選択された状態にする。カラム選択回路２５は、マルチプレクサ、スイッチ回路、及びドライバ回路等の回路を含む。
【0031】
書込み回路２６は、メモリセルＭＣへのデータの書込みを制御する回路である。書込み回路２６は、データ書込みの間、書込み電流又は書込み電圧をメモリセルアレイ２１に供給する。これにより、データが、選択されているメモリセルＭＣに書き込まれる。例えば、書込み回路２６は、ロウ選択回路２４を介して、メモリセルアレイ２１に接続される。書込み回路２６は、電圧源及び（又は）電流源を含む。
【0032】
読出し回路２７は、メモリセルＭＣからのデータの読出しを制御する回路である。読出し回路２７は、メモリセルＭＣからのデータの読出しを制御する回路である。読出し回路２７は、読み出し電流又は電圧をメモリセルアレイ２１に供給し、メモリセルＭＣから出力された信号をセンスし、データ読出し対象のメモリセルＭＣの状態に関するデータを出力する。データ読出し対象のメモリセルＭＣの状態に関するデータは、磁壁存在情報及び磁化情報を含む。磁壁存在情報は、或る２つの隣り合うメモリセルＭＣの磁化が相違すると判断されるかを少なくとも１ビットによって示す。磁化情報は、或る２つの隣り合うメモリセルＭＣそれぞれの磁化の組合せを少なくとも１ビットによって示す。磁化情報は、或る状態の判断の対象のメモリセルＭＣの状態が、この判断対象のメモリセルＭＣに隣り合うメモリセルＭＣの状態からどのように変化したかを表現する。
【0033】
シフト制御回路２９は、メモリセルＭＣの移動を制御する回路である。シフト制御回路２９は、指定されるアドレスのメモリセルＭＣにデータを記憶するため、及び指定されるアドレスのメモリセルＭＣからデータを読み出すために、磁壁をシフトする。シフト制御回路２９は、メモリセルアレイ２１に電流又は電圧を供給し、これによって、磁壁を移動する。例えば、シフト制御回路２９は、カラム選択回路２５を介して、メモリセルアレイ２１に接続されている。
【0034】
データラッチ３１は、データを記憶する回路である。データラッチ３１は、データ書込みのとき、入出力回路から書込みデータを受け取り、受け取られた書込みデータを書込み回路２６に送信する。データラッチ３１は、データ読出しの間、読出しデータ及び仮読出しデータを記憶する。仮読出しデータは、読出しデータの生成に使用される。データラッチ３１は、シフトレジスタの機能、及び記憶されているデータのうちの指定される１又は複数のビットの値が反転されたデータを記憶する機能をさらに有する。データラッチ３１は、読出しデータを入出力回路２２に送信する。
【0035】
磁化情報ラッチ３２は、磁化情報を記憶する回路である。磁化情報ラッチ３２は、１又は複数のビットを記憶できる。磁化情報ラッチ３２は、磁化解決回路３３から、磁化情報を受け取る。
【0036】
磁化解決回路３３は、磁壁存在情報及び磁化情報から読出しデータを生成する回路である。磁化解決回路３３は、受け取られた最新の磁化情報を磁化情報ラッチ３２において記憶する。磁化解決回路３３は、受け取られた磁壁存在情報に基づいて、読出し対象のメモリセルＭＣに記憶されていると判断されるデータを示す情報を生成し、仮読出しデータを生成する。磁化解決回路３３は、磁化情報ラッチ３２中の磁化情報を参照し、磁化情報を使用して、仮読出しデータから、読出し対象のメモリセルＭＣに記憶されていると判断される読出しデータを生成する。
【0037】
制御回路２３は、磁気メモリ２の全体を制御する回路である。制御回路２３は、入出力回路２２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路２３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて制御信号を生成する。制御回路２３は、生成された制御信号を使用して、書込み回路２６、読出し回路２７、シフト制御回路２９、及び磁化解決回路３３を制御する。
【0038】
１．１．４．メモリセルアレイ
図４は、第１実施形態のメモリシステムのメモリセルアレイの構成要素の例を示す。図４に示されるように、各ストリングＳＴＲは、Ｎ個のメモリセルＭＣ＿０～ＭＣ＿Ｎ－１を含む。Ｎは正の整数である。各ストリングＳＴＲにおいて、このストリングＳＴＲのメモリセルＭＣは、全体として或る方向に延びる１つの磁性体の部分からなる。
図４は、第１実施形態のメモリシステムのメモリセルアレイの構成要素の例を示す。図４に示されるように、各ストリングＳＴＲは、Ｎ個のメモリセルＭＣ＿０～ＭＣ＿Ｎ－１を含む。Ｎは正の整数である。各ストリングＳＴＲにおいて、このストリングＳＴＲのメモリセルＭＣは、全体として或る方向に延びる１つの磁性体の部分からなる。
【0039】
図５は、第１実施形態のメモリシステムのメモリセルアレイの一部の構造の例を示す。図５に示されるように、メモリセルアレイ２１は、複数の磁性体ＵＴ及び複数の積層体ＬＳを含む。また、メモリセルアレイ２１には、複数の導電体４１、複数の導電体４２、及び複数の導電体４３が位置している。
【0040】
磁性体ＵＴは、互いに直交するＸ方向及びＹ方向に並ぶ。各磁性体ＵＴは、線状の形状を有し、Ｚ方向に延びる。Ｚ方向は、Ｘ方向及びＹ方向に直交する。以下、或る位置よりＺ方向の位置は、上と称される場合があり、或る位置よりＺ方向と反対の方向（－Ｚ方向）の位置は、下と称される場合がある。一例において、各磁性体ＵＴは、表面の薄膜の磁性体と内部の非磁性体とを含む。各磁性体ＵＴは、１つのストリングＳＴＲとして機能する。磁性体ＵＴは、複数の単位部分ＭＬを含む。各単位部分ＭＬは、磁性体ＵＴの延びる方向に１つずつ並び、隣の単位部分ＭＬと接する。
【0041】
各積層体ＬＳは、複数の磁性体及び複数の絶縁体を含む。複数の磁性体及び複数の絶縁体は、各々、層の形状を有し、Ｚ方向に並ぶ。各積層体ＬＳは、スイッチング素子として機能する構造と、ＭＴＪ（Magnetic Tunneling Junction）素子として機能する構造と、を含む。ＭＴＪ素子として機能する構造は、スイッチング素子として機能する構造の上面上に位置する。各積層体ＬＳは、上面において、１つの磁性体ＵＴの下面と接する。ＭＴＪ素子として機能する構造は、ＭＴＪを含み、２つの強磁性体及び２つの強磁性体の間の絶縁体を含む。スイッチング素子として機能する構造は、スイッチング素子の両端の電気的な導通及び非導通を制御する。
【0042】
導電体４１は、積層体ＬＳの組よりも－Ｚ方向に位置する。導電体４１は、Ｘ方向に延び、Ｙ方向に並ぶ。各導電体４１は、１つのソース線ＳＬとして機能する。各導電体４１は、Ｘ方向に並ぶ複数の積層体ＬＳの下面と接続されている。
【0043】
導電体４２は、磁性体ＵＴの組よりもＺ方向に位置する。導電体４２は、Ｘ方向及びＹ方向からなるＸＹ面に沿うとともに、Ｘ方向及びＹ方向と交わる方向、例えば、導電体４２が延びる方向と交わる方向に並ぶ。各導電体４２は、１つのビット線ＢＬとして機能する。各導電体４２は、１つの導電体４１と接続されている複数の磁性体ＵＴとは異なる複数の磁性体ＵＴのそれぞれの上面と接続されている。
【0044】
導電体４３は、Ｘ方向に延びる。各導電体４３は、Ｘ方向に並ぶ複数の磁性体ＵＴのそれぞれの上端に位置する単位部分ＭＬに沿って延びる。各導電体４３は、Ｘ方向に並ぶ複数の磁性体ＵＴのそれぞれの上端に位置する単位部分ＭＬと間隔を有する。各導電体４３は１つのフィールド線ＥＬとして機能する。データの書込みの間に導電体４３を電流が流れることにより、導電体４３の周囲に磁場が発生する。この磁場は、導電体４３と間隔を有して並ぶ単位部分ＭＬに、磁場の向きに基づく向きの磁化を持たせる。
【0045】
図６は、第１実施形態のメモリシステムの磁性体及び積層体の構造の例を示す。磁性体ＵＴは、図５を参照して上記されているように複数の単位部分ＭＬを含み、例として、Ｎ個の単位部分ＭＬ＿０～ＭＬ＿Ｎ－１を含む。隣接する各２つの単位部分ＭＬの境界は、他の位置でのＸＹ面積よりも小さいＸＹ面積を有する。ＸＹ面積は、ＸＹ面に沿った面における面積である。単位部分ＭＬの各境界でのＸＹ面積が小さいことにより、磁壁は、単位部分ＭＬの境界において、他の位置よりも留まりやすい。磁壁が単位部分ＭＬの境界に留まりやすいことに基づいて、各単位部分ＭＬ中に磁区が形成される。各磁区は、磁化を有する。磁化は、相違する２つの方向のいずれかを有することができる。磁化の方向は、磁気メモリ２による制御によって可変である。図６は、理解のしやすさの目的で、各単位部分ＭＬが１つの磁区を有する形態を示す。しかしながら、隣り合う２つ以上の単位部分ＭＬが同じ方向の磁化を有する場合、これらの単位部分ＭＬからなる領域は、単一の磁区を有し、磁壁を含まない。磁気メモリ２は、各単位部分ＭＬにおける磁化の方向によって１ビットのデータを記憶する。すなわち、各単位部分ＭＬが１つのメモリセルＭＣとして機能する。
【0046】
導電体４３は、最上の単位部分ＭＬ＿０と並ぶ。データの書込みは、単位部分ＭＬ＿０に位置するメモリセルＭＣに対して行われる。単位部分ＭＬ＿０は、書込み位置と称される場合がある。
【0047】
積層体ＬＳは、ＭＴＪ素子ＭＴＪ、及び可変抵抗材料ＳＥＬを含む。可変抵抗材料ＳＥＬは、スイッチング素子として機能する。可変抵抗材料ＳＥＬは、動的に可変な抵抗を示す材料であり、例えば層の形状を有する。可変抵抗材料ＳＥＬは、２端子間スイッチング素子であり、２端子のうちの第１端子は可変抵抗材料ＳＥＬの上面及び下面の一方であり、２端子のうちの第２端子は可変抵抗材料ＳＥＬの上面及び下面の他方である。２端子間に印加される電圧が或る閾値電圧未満の場合、可変抵抗材料は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加される電圧が上昇し、閾値電圧以上になると、可変抵抗材料は“低抵抗”状態、例えば電気的に導通状態になる。低抵抗状態の可変抵抗材料ＳＥＬの２端子間に印加される電圧が低下し、閾値電圧未満になると、可変抵抗材料は高抵抗状態になる。
【0048】
一例において、可変抵抗材料ＳＥＬは、絶縁体と、絶縁体にイオン注入により導入されたドーパントと、を含む。絶縁体は、例えば、酸化物を含み、ＳｉＯ２から実質的になる材料を含む。ドーパントは、一例において、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）を含む。「実質的になる（又は、構成される）」という記載及び同種の記載は、「実質的になる」構成要素が意図せぬ不純物を含有することを許容することを意味する。
【0049】
ＭＴＪ素子ＭＴＪは、強磁性層ＲＬ、絶縁層ＴＢ、及び強磁性層ＦＬを含む。一例において、図６に示されるように、絶縁層ＴＢは強磁性層ＲＬの上面上に位置し、強磁性層ＦＬは絶縁層ＴＢの上面上に位置する。
【0050】
強磁性層ＲＬは、強磁性を示す材料の層である。強磁性層ＲＬは、或る方向に沿った磁化容易軸を有する。強磁性層ＲＬの磁化の向きは、メモリセルＭＣでのデータの読出し及び書込み並びに磁壁のシフトのための電圧又は電流の印加によっても不変であることを意図されている。強磁性層ＲＬは、いわゆる参照層として機能する。強磁性層ＲＬは、複数の層を含んでいてもよい。
【0051】
絶縁層ＴＢは、絶縁体の層である。絶縁層ＴＢは、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯから実質的に構成され、いわゆるトンネルバリアとして機能する。
【0052】
強磁性層ＦＬは、強磁性を示す材料の層である。強磁性層ＦＬは、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢから実質的に構成される。強磁性層ＦＬは、強磁性層ＲＬの磁化容易軸に沿う方向の磁化容易軸を有する。強磁性層ＦＬの磁化の向きは、可変であり、最下の単位部分ＭＬ＿Ｎ－１の磁化の向きと連動し、例えば、最下の単位部分ＭＬ＿Ｎ－１の磁化の向きと平行の向きの磁化を有する。強磁性層ＦＬは、いわゆる記憶層として機能する。
【0053】
記憶層ＦＬの磁化の向きが参照層ＲＬの磁化の向きと平行であると、ＭＴＪ素子ＭＴＪは、或る低い抵抗を有する。記憶層ＦＬの磁化の向きが参照層ＲＬの磁化の向きと反平行であると、ＭＴＪ素子ＭＴＪは、記憶層ＦＬの磁化の向きと参照層ＲＬの磁化の向きが平行である場合の抵抗よりも高い抵抗を有する。ＭＴＪ素子の抵抗に基づいて、記憶層ＦＬの磁化の向き、ひいては、単位部分ＭＬ＿Ｎ－１の磁化の向きが割り出されることが可能である。単位部分ＭＬ＿Ｎ－１の磁化の向きによって、単位部分ＭＬ＿Ｎ－１に位置するメモリセルＭＣが記憶しているデータが割り出されることが可能である。最下の単位部分ＭＬ＿Ｎ－１は、読出し位置と称される場合がある。
【0054】
以下、或る単位部分が、互いに反対の２つの方向の一方及び他方の磁化を有する状態は、それぞれ、この単位部分がＮ極状態及びＳ極状態にあると称される。
【0055】
或るメモリセルＭＣからのデータの読出しのために、磁性体ＵＴの磁壁が、積層体ＬＳに向かって、読出し対象のメモリセルＭＣが単位部分ＭＬ＿Ｎ－１に位置するまでシフトされる。すなわち、データの書込みは単位部分ＭＬ＿０において行われ、データの読出しは、単位部分ＭＬ＿Ｎ－１において行われる。このようなデータ書込み及び読出しの方式は、ＦＩＦＯ（First In First Out）方式である。
【0056】
積層体ＬＳは、導電体等のさらなる層を含んでいてもよい。
【0057】
【0058】
情報保持回路２７１及び２７２は、各々、メモリセルＭＣの磁化の向き、すなわちＮ極状態であるかＳ極状態であるかを反映する物理的な値を保持する。すなわち、メモリセルＭＣの磁化の向きに基づいて、ＭＴＪ素子ＭＴＪは高抵抗状態又は低抵抗状態にあり、よって、ＭＴＪ素子ＭＴＪの抵抗状態に基づく物理的な値が取得されることが可能である。物理的な値は、読出し位置にあるメモリセルＭＣの磁化状態、すなわち、Ｎ極状態及びＳ極状態のいずれにあるかを反映する。物理的な値の例は、メモリセルＭＣの抵抗に基づく電圧を含み、この例の場合、情報保持回路２７１及び２７２は、キャパシタである。
【0059】
情報保持回路２７１及び２７２の一方は、読出し位置にあるメモリセルＭＣの状態に基づく値を保持する。読出し位置にあるメモリセルＭＣは、読出し位置セルＭＣと称される場合がある。情報保持回路２７１及び２７２の他方は、読出し位置セルＭＣに－Ｚ方向において隣接するメモリセルＭＣの状態に基づく値を保持し、例えば、磁壁のシフト前に読出し位置にあったメモリセルＭＣの状態に基づく値を保持する。読出し位置セルＭＣに－Ｚ方向において隣接するメモリセルＭＣは、前読出し位置セルＭＣと称される場合がある。
【0060】
センスアンプ２７３は、情報保持回路２７１及び２７２のそれぞれの値、すなわち、読出し位置セルＭＣについての値と、前読出し位置セルＭＣについての値とに基づいて、磁壁存在情報及び磁化情報を出力する。
【0061】
読出し位置セルＭＣについての値と前読出し位置セルＭＣについての値が実質的に同じである場合、例えば、２つの値の差が或る範囲に収まる場合、これは、読出し位置セルＭＣと前読出し位置セルＭＣが同じ磁化状態を有することを意味する。この場合、読出し位置セルＭＣと前読出し位置セルＭＣの間に磁壁は存在せず、よって、センスアンプ２７３は、磁壁が存在しない旨を示す磁壁存在情報、例えば、“０”データを出力する。
【0062】
一方、読出し位置セルＭＣについての値と前読出し位置セルＭＣについての値が異なる場合、例えば、２つの値の差が或る範囲を超える場合、これは、読出し位置セルＭＣと前読出し位置セルＭＣが異なる磁化状態を有することを意味する。この場合、読出し位置セルＭＣと前読出し位置セルＭＣの間に磁壁が存在し、よって、センスアンプ２７３は、磁壁が存在する旨を示す磁壁存在情報、例えば、“１”データを出力する。
【0063】
磁化情報は、前読出し位置セルＭＣがＮ極状態にあるとともに読出し位置セルＭＣがＳ極状態にある場合に、その旨の値、例えば、“０”データを有する。一方、磁化情報は、前読出し位置セルＭＣがＳ極状態にあるとともに読出し位置セルＭＣがＮ極状態にある場合に、その旨の値、例えば、“１”データを有する。磁化情報が有する値は、この例と逆であってもよい。
【0064】
１．２．動作
以下の記述は、磁気メモリ２が、Ｓ極状態のメモリセルＭＣを“０”データを記憶しているものとして扱うとともに、Ｎ極状態のメモリセルＭＣを“１”データを記憶しているものとして扱う例に基づく。磁気メモリ２は、Ｓ極状態のメモリセルＭＣによって“１”データを記憶するとともに、Ｎ極状態のメモリセルＭＣによって“０”データを記憶してもよい。
以下の記述は、磁気メモリ２が、Ｓ極状態のメモリセルＭＣを“０”データを記憶しているものとして扱うとともに、Ｎ極状態のメモリセルＭＣを“１”データを記憶しているものとして扱う例に基づく。磁気メモリ２は、Ｓ極状態のメモリセルＭＣによって“１”データを記憶するとともに、Ｎ極状態のメモリセルＭＣによって“０”データを記憶してもよい。
【0065】
１．２．１．データ書込み
図８は、第１実施形態のメモリシステムの磁気メモリによるデータ書込みのフローを示す。図８のフローは、磁気メモリ２が、データ書込みを指示する書込みコマンド、及び書込みデータを受け取ると、開始する。書込みコマンドは、書込みデータが書き込まれる対象のメモリセルＭＣを特定するアドレス情報ＡＤＤを含むか、付随する。
図８は、第１実施形態のメモリシステムの磁気メモリによるデータ書込みのフローを示す。図８のフローは、磁気メモリ２が、データ書込みを指示する書込みコマンド、及び書込みデータを受け取ると、開始する。書込みコマンドは、書込みデータが書き込まれる対象のメモリセルＭＣを特定するアドレス情報ＡＤＤを含むか、付随する。
【0066】
磁気メモリ２は、書込みデータをデータラッチ３１にセットする（ＳＴ１）。書込みデータは、１又は複数のビットを含む。複数ビットのデータ書込みの場合、１ビットずつデータが書き込まれる。
【0067】
磁気メモリ２、例えば、書込み回路２６は、書込みデータ中のメモリセルＭＣに書き込まれるビット（書込みビット）を選択する（ＳＴ２）。書込みビットは、例えば、書込みデータのビット列の最上位ビットから最下位ビットに向かって１つずつ順に選択される。
【0068】
磁気メモリ２、例えば、制御回路２３は、シフト制御回路２９を制御して、書き込み先のメモリセルＭＣを書込み位置にシフトする（ＳＴ３）。書込み位置にあるメモリセルＭＣが未書込みの場合、ステップＳＴ３はスキップされる。
【0069】
書き込まれるビットが“０”データを有する場合（ＳＴ４＿Ｙｅｓ）、磁気メモリ２、例えば、書込み回路２６は、書込み先のメモリセルＭＣをＳ極状態にする（ＳＴ５）。書き込まれるビットが“１”データを有する場合（ＳＴ４＿Ｎｏ）、磁気メモリ２、例えば、書込み回路２６は、書込み先のメモリセルＭＣをＮ極状態にする（ＳＴ６）。
【0070】
ステップＳＴ５及びＳＴ６は、ステップＳＴ７に継続する。磁気メモリ２、例えば、書込み回路２６は、書込みデータの全ビットが書き込まれたかを判断する（ＳＴ７）。全ビットが書き込まれている場合（ＳＴ７＿Ｙｅｓ）、図８のフローは終了する。全ビットが書き込まれていない場合（ＳＴ７＿Ｎｏ）、フローは、ステップＳＴ２に移行する。
【0071】
１．２．２．データ読出し
データ読出しは、磁化解決を使用する。磁化解決の原理が、図９～図１４を参照して記述される。図９～図１４は、第１実施形態のメモリシステムでの動作の間の幾つかの要素の状態を順に示す。図９～図１４の各々は、図の左右の方向において、相違する時刻を示す。図９～図１４の各々は、図の最上の行において、読出し位置の単位部分ＭＬ及びこの単位部分と並ぶ幾つかの単位部分ＭＬを示す。図９～図１４の各々は、上から２つ目、３つ目、及び最下の行において、それぞれ、磁壁存在情報、仮読出しデータ、及び磁化情報ラッチの値を示す。仮読出しデータは、読出し対象の複数のメモリセルＭＣと同じ数のビットの列である。仮読出しデータは、各ビットにおいて、或るメモリセルＭＣの磁化状態を示す。仮読出しデータのビットは、最上位ビットから最下位ビットに向かって順に、読出しの間の磁壁のシフトの方向に向かって先頭から末尾に位置するメモリセルＭＣについて示す。仮読出しデータのビットは、最下位ビット（又は末尾ビット）から最上位ビット（又は先頭ビット）に向かって、第１位ビット、第２位ビット、第３位ビット、第４位ビット、及び第５位ビットと称される。以下、各ビットの値が無効なデータを有している状態は、記号「－」によって示される。
データ読出しは、磁化解決を使用する。磁化解決の原理が、図９～図１４を参照して記述される。図９～図１４は、第１実施形態のメモリシステムでの動作の間の幾つかの要素の状態を順に示す。図９～図１４の各々は、図の左右の方向において、相違する時刻を示す。図９～図１４の各々は、図の最上の行において、読出し位置の単位部分ＭＬ及びこの単位部分と並ぶ幾つかの単位部分ＭＬを示す。図９～図１４の各々は、上から２つ目、３つ目、及び最下の行において、それぞれ、磁壁存在情報、仮読出しデータ、及び磁化情報ラッチの値を示す。仮読出しデータは、読出し対象の複数のメモリセルＭＣと同じ数のビットの列である。仮読出しデータは、各ビットにおいて、或るメモリセルＭＣの磁化状態を示す。仮読出しデータのビットは、最上位ビットから最下位ビットに向かって順に、読出しの間の磁壁のシフトの方向に向かって先頭から末尾に位置するメモリセルＭＣについて示す。仮読出しデータのビットは、最下位ビット（又は末尾ビット）から最上位ビット（又は先頭ビット）に向かって、第１位ビット、第２位ビット、第３位ビット、第４位ビット、及び第５位ビットと称される。以下、各ビットの値が無効なデータを有している状態は、記号「－」によって示される。
【0072】
図９に示されるように、例として、読出し対象は、５つのメモリセルＭＣであり、単位部分ＭＬ＿Ｎ－１、ＭＬ＿Ｎ－２、ＭＬ＿Ｎ－３、ＭＬ＿Ｎ－４、及びＭＬ＿Ｎ－５、は、状態０にある。状態０において、単位部分ＭＬ＿Ｎ－１、ＭＬ＿Ｎ－２、ＭＬ＿Ｎ－３、ＭＬ＿Ｎ－４、及びＭＬ＿Ｎ－５は、それぞれ、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、及びＭＣ５によって占められている。メモリセルＭＣ１、ＭＣ２、ＭＣ４、及びＭＣ５はＮ極状態にあり、メモリセルＭＣ３はＳ極状態にある。
【0073】
メモリセルＭＣ１の磁化状態が不明であり、よって、図１０に示されるように、磁化解決回路３３は、仮読出しデータの第１位ビットにおいて、仮の値のデータを記憶する。よって、仮読出しデータは、第５位ビットから第１位ビットにおいて、それぞれ、“－－－－０”を有する。仮の値のデータは、“０”データ（すなわち、Ｓ極状態を示すデータ）であってもよいし、“１”データ（すなわち、Ｎ極状態を示すデータ）であってもよい。まず、“０”データを入れる例、すなわち、メモリセルＭＣ１の磁化状態と逆の磁化状態が仮定されている例が記述される。すなわち、メモリセルＭＣ１は、Ｓ極状態にあると仮定され、この仮定のもとに、後続の処理が起こる。
【0074】
磁化の変化が検出されていないため、磁化解決回路３３は、磁化情報の値によらずに、磁化情報ラッチ３２の値を更新しない。
【0075】
図１１に示されるように、磁壁がシフトされ、状態１が得られる。状態１では、メモリセルＭＣ２～ＭＣ５は、それぞれ、単位部分ＭＬ＿Ｎ－１、ＭＬ＿Ｎ－２、ＭＬ＿Ｎ－３、及びＭＬ＿Ｎ－４に位置する。
【0076】
メモリセルＭＣ２がメモリセルＭＣ１と同じ磁化状態を有するため、磁壁存在情報は“０”データを有する。磁化解決回路３３は、仮読出しデータのビットを１ビット、上位ビット側にシフトするとともに、第１位ビットにおいて、磁壁存在情報に基づく値を記憶する。磁壁存在情報が磁壁の不在を示す場合、このことに基づいて、磁化解決回路３３は、仮読出しデータの第１位ビットにおいて、第２位ビット（すなわち、磁壁シフト前の第１位ビット）の値と同じ値をセットする。すなわち、メモリセルＭＣ２は、メモリセルＭＣ１が有すると仮定されているＳ極状態と同じＳ極状態を有するとして扱われる。仮読出しデータは、第５位ビットから第１位ビットにおいて、それぞれ、“－－－００”を有する。
【0077】
磁化の変化が起こっていないため、磁化解決回路３３は、磁化情報の値によらずに、磁化情報ラッチ３２の値を更新しない。
【0078】
図１２に示されるように、磁壁がシフトされ、状態２が得られる。状態２では、メモリセルＭＣ３～ＭＣ５は、それぞれ、単位部分ＭＬ＿１、ＭＬ＿２、及びＭＬ＿３に位置する。
【0079】
メモリセルＭＣ３がメモリセルＭＣ２と異なる磁化状態を有するため、磁壁存在情報は“１”データを有する。磁化解決回路３３は、仮読出しデータのビットを１ビット、上位ビット側にシフトするとともに、第１位ビットにおいて、磁壁存在情報に基づく値を記憶する。磁壁存在情報が磁壁の存在を示す場合、このことに基づいて、磁化解決回路３３は、仮読出しデータの第１位ビットにおいて、第２位ビットと逆の値を記憶する。すなわち、メモリセルＭＣ３は、メモリセルＭＣ２が有すると仮定されているＳ極状態と逆のＮ極状態を有するとして扱われる。よって、仮読出しデータは、第５位から第１位ビットにおいて、それぞれ、“－－００１”を有する。
【0080】
磁化の変化が起こっているため、磁化解決回路３３は、磁壁シフト前に磁化状態を判断されたメモリセルＭＣ２が有すると仮定される磁化状態に基づいて、メモリセルＭＣ３の極への変化を示す値で、磁化情報ラッチ３２の値を更新する。現行の例では、メモリセルＭＣ３がメモリセルＭＣ２のＮ極状態からＳ極状態に変化しているため、磁化情報ラッチ３２に“０”データがセットされる。
【0081】
図１３に示されるように、図１１及び図１２を参照して上記されている処理と同じ処理が、続けて行われる。状態３では、メモリセルＭＣ４及びＭＣ５は、それぞれ、単位部分ＭＬ＿０及びＭＬ＿１に位置する。メモリセルＭＣ４はメモリセルＭＣ３の磁化状態と異なる磁化状態を有する。このため、磁壁存在情報は“１”データを有する。磁化解決回路３３は、仮読出しデータのビットを、１ビット、上位ビット側にシフトするとともに、第１位ビットにおいて、第２位ビットと異なる値、すなわち“０”データをセットする。よって、仮読出しデータは、第５位ビットから第１位ビットにおいて、それぞれ、“－００１０”を有する。メモリセルＭＣ４がメモリセルＭＣ３のＳ状態からＮ極状態に変化しているため、磁化情報ラッチ３２に“１”データがセットされる。
【0082】
状態４では、メモリセルＭＣ５は、単位部分ＭＬ＿１に位置する。メモリセルＭＣ５はメモリセルＭＣ４の磁化状態と同じ磁化状態を有する。このため、磁壁存在情報は“０”データを有する。磁化解決回路３３は、仮読出しデータのビットを、１ビット、上位ビット側にシフトするとともに、第１位ビットにおいて、第２位ビットと同じ値、すなわち“０”データをセットする。よって、仮読出しデータは、第５位から第１位ビットにおいて、それぞれ、“００１００”を有する。磁化の変化が起こっていないため、磁化情報ラッチ３２は“１”データを維持する。
【0083】
状態４から、磁壁のシフトが行われると、磁壁のシフトは完了する。すると、磁化解決回路３３は、磁化解決を行う。磁化解決は、仮読出しデータの第１位ビットの値に基づいて、仮読出しデータから読出しデータを生成することを指す。
【0084】
磁化解決回路３３は、磁化情報ラッチ３２の値と、仮読出しデータの第１位ビットの値に基づいて、読出しデータを生成する。磁化解決回路３３は、磁化情報ラッチ３２の値と、仮読出しデータの第１位ビットの値が一致する場合、仮読出しデータをそのまま、読出しデータとして使用する。
【0085】
一方、磁化情報ラッチ３２の値と、仮読出しデータの第１位ビットの値が一致しない場合、これは、読出し対象の最初のメモリセルＭＣ（すなわち、メモリセルＭＣ１）の仮定された磁化状態が実際の磁化状態と一致していないことを意味する。このことに基づいて、仮読出しデータの全ビットの値の反対の値の組を、読出しデータとして使用する。現行の例では、磁化情報ラッチ３２の値と、仮読出しデータの第１位ビットの値が一致しない。このため、磁化解決回路３３は、読出しデータとして、“１１０１１”のビット列を読出しデータとして使用する。
【0086】
図１４は、図９～図１３と異なり、読出し対象の最初のメモリセルＭＣ（すなわち、メモリセルＭＣ１）の仮定された磁化状態が実際の磁化状態と一致しているケースを示す。メモリセルＭＣ１～ＭＣ５の磁化状態は、図９～図１３でのものと同じである。
【0087】
状態０において、仮読出しデータは、第５位ビットから第１位ビットにおいて、それぞれ、“－－－－１”を有する。
【0088】
状態１において、仮読出しデータは、第５位ビットから第１位ビットにおいて、それぞれ、“－－－１１”を有する。
【0089】
状態２において、仮読出しデータは、第５位ビットから第１位ビットにおいて、それぞれ、“－－１１０”を有し、磁化情報ラッチ３２は、“０”データを有する。
【0090】
状態３において、仮読出しデータは、第５位ビットから第１位ビットにおいて、それぞれ、“－１１０１”を有し、磁化情報ラッチ３２は、“１”データを有する。
【0091】
状態４及び状態５において、仮読出しデータは、第５位ビットから第１位ビットにおいて、それぞれ、“１１０１１”を有する。
【0092】
磁化情報ラッチ３２の値と、仮読出しデータの第１位ビットの値は一致する。よって、磁化解決回路３３は、仮読出しデータをそのまま、読出しデータとして使用する。
【0093】
図１５は、第１実施形態のメモリシステムの磁気メモリによるデータ読出しのフローを示す。図１５のフローは、磁気メモリ２が、データ読出しを指示する読出しコマンドを受け取ると、開始する。読出しコマンドは、データ読出しの対象のメモリセルＭＣを特定するアドレス情報ＡＤＤを付随するか、含む。
【0094】
磁気メモリ２は、まず、ステップＳＴ１１、ＳＴ１２、ＳＴ１３、ＳＴ１４、ＳＴ１５、ＳＴ１６、ＳＴ１７、ＳＴ１８、及びＳＴ１９によって、仮読出しデータ及び磁化情報を取得する。
【0095】
磁気メモリ２、例えば、磁化解決回路３３は、制御回路２３の制御に従って、データラッチ３１中の仮読出しデータの第１位ビットにおいて仮の値をセットする（ＳＴ１１）。
【0096】
磁気メモリ２、例えば、制御回路２３は、全読出し対象メモリセルＭＣについての仮読出しデータの取得が完了していない場合（ＳＴ１２＿Ｎｏ）、磁壁をシフトして（ＳＴ１３）、次の読出し対象メモリセルＭＣを読出し位置に移動する。
【0097】
磁気メモリ２、例えば、磁化解決回路３３は、読出し位置にあるメモリセルＭＣと、直前の磁壁シフト前に読出し位置にあったメモリセルＭＣとの間の磁壁の有無を判断する。磁壁が検知されない場合（ＳＴ１４＿Ｎｏ）、磁化解決回路３３は、仮読出しデータのビットを、上位ビット側に１ビットシフトする（ＳＴ１５）。次いで、磁化解決回路３３は、仮読出しデータの第１位ビットにおいて、第２位ビットと同じ値をセットする（ＳＴ１６）。ステップＳＴ１６は、ステップＳＴ１２に継続する。
【0098】
磁壁が検知される場合（ＳＴ１４＿Ｙｅｓ）、磁化解決回路３３は、仮読出しデータのビットを上位ビット側に１ビットシフトする（ＳＴ１７）。次いで、磁化解決回路３３は、仮読出しデータの第１位ビットにおいて、第２位ビットの値と逆の値をセットする（ＳＴ１８）。
【0099】
磁化解決回路３３は、磁化情報を使用して、ステップＳＴ１４として検知された磁壁の変化のタイプに基づく値で磁化情報ラッチ３２の値を更新する（ＳＴ１９）。ステップＳＴ１９は、ステップＳＴ１２に継続する。
【0100】
読出し対象メモリセルＭＣの全てについての仮読出しデータの取得が完了している場合（ＳＴ１２＿Ｙｅｓ）、処理はステップＳＴ２１に移行する。磁気メモリ２は、ＳＴ２１、ＳＴ２２、及びＳＴ２３によって磁化解決を行う。
【0101】
仮読出しデータの第１位ビットの値と、磁化情報ラッチ３２の値が一致する場合（ＳＴ２１＿Ｙｅｓ）、磁化解決回路３３は、仮読出しデータをそのまま、読出しデータとして使用する（ＳＴ２２）。読出しデータの取得によって、図１５のフローは終了する。
【0102】
仮読出しデータの第１位ビットの値と、磁化情報ラッチ３２の値が一致しない場合（ＳＴ２１＿Ｎｏ）、磁化解決回路３３は、仮読出しデータの全ビットにおいて逆の値を有するビットの組を、読出しデータとして生成する（ＳＴ２３）。
【0103】
【0104】
ホスト装置５は、データ読出しを指示する読出し要求コマンドを送信する（ＳＴ３１）。読出し要求コマンドは、データ読出しの対象の領域を指定するアドレスを付随するか、含む。
【0105】
メモリシステム１は、読出し要求コマンドを受け取ると、受け取られた読出し要求コマンドに基づいて、読出しコマンドを磁気メモリ２に送信する（ＳＴ３２）。読出しコマンドの送信は、読出しコマンドの生成を含む。読出しコマンドの生成は、データ読出し要求の対象の領域（例えば、論理アドレス）から、データ読出し要求の対象のデータを記憶しているメモリセルＭＣを特定する情報（例えば、物理アドレス）を取得することを含む。読出しコマンドは、データ読出しの対象のメモリセルＭＣを特定するアドレス情報ＡＤＤを含むか、付随する。
【0106】
磁気メモリ２は、読出しコマンドを受け取ると、磁化解決を使用するデータ読出しを行う（ＳＴ３３）。磁化解決を使用するデータ読出しは、図１５に示されるフローのステップＳＴ１１、ＳＴ１２、ＳＴ１３、ＳＴ１４、ＳＴ１５、ＳＴ１６、ＳＴ１７、ＳＴ１８、ＳＴ１９、ＳＴ２１、ＳＴ２２、及びＳＴ２３の実行を含む。ステップＳＴ３３の完了によって、読出しデータが得られる。
【0107】
磁気メモリ２、例えば、制御回路２３は、読出しデータをメモリコントローラ３に送信する（ＳＴ３４）。
【0108】
メモリコントローラ３は、読出しデータを受け取ると、エラー訂正回路１６を使用して、読出しデータに対するエラー訂正を行う（ＳＴ３５）。エラー訂正に成功する場合（ＳＴ３６＿Ｙｅｓ）、メモリコントローラ３は、エラーを訂正されたデータを、読出し要求の対象のデータとして、ホスト装置５に送信する（ＳＴ３７）。エラー訂正に成功する場合は、エラー訂正対象データがエラーを含んでいないケースを含む。ホスト装置５が、読出し要求対象のデータを受け取る（ＳＴ３８）と、図１６のフローは終了する。
【0109】
エラー訂正に失敗する場合（ＳＴ３６＿Ｎｏ）、メモリコントローラ３は、読出しエラーのステータスを示す信号をホスト装置５に送信する（ＳＴ３９）。ホスト装置５が、ステータスを受け取る（ＳＴ４０）と、図１６のフローは終了する。
【0110】
１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、読み出されるデータのエラービットの少ない磁気メモリ及びメモリシステムが提供される。
第１実施形態によれば、以下に記述されるように、読み出されるデータのエラービットの少ない磁気メモリ及びメモリシステムが提供される。
【0111】
単位部分に１ビットデータを記憶することが考えられる。このようなタイプは以下、磁化・データ対応タイプと称される。ＭＴＪ素子の２つの強磁性層の磁化が平行である場合のＭＴＪ素子の抵抗と、２つの強磁性層の磁化が反平行である場合のＭＴＪ素子の抵抗と、の差は小さい。このため、磁化・データ対応タイプでデータを記憶するとともに、抵抗の差を使用してデータを読み出すことは困難である。このため、磁壁シフトを使用するメモリは、広く、単位部分の間において１ビットデータを記憶する。例えば、隣り合う２つの単位部分の間に磁壁が存在しない場合は、この単位部分の間は“０”データを記憶していると扱われ、２つの単位部分の間に磁壁が存在する場合は、この単位部分の間は“１”データを記憶していると扱われる。このようなタイプは、以下、磁壁・データ対応タイプと称される。
【0112】
単位部分の磁化状態は、図１７に示されるように、データ書き込みの後に、意図せずに変化することがある。また、データ書込みに失敗して、書込みデータと異なるデータが書き込まれることがある。例として、単位部分ＭＬ＿１、ＭＬ＿２、ＭＬ＿３、ＭＬ＿４、及びＭＬ＿５をそれぞれＳ極、Ｎ極、Ｎ極、Ｓ極、及びＳ極状態とすることによって磁壁によって“１０１０”データが書き込まれた、又は書き込まれる予定であったが、読出しのときに、単位部分ＭＬ＿Ｎ－２がＳ極状態になっているとする。この場合、書き込まれるはず、又は書き込まれたデータは、“１０１０”データであるが、“０１１０”データが読み出される。これは、１つの単位部分の磁化状態の反転が２ビットのエラーを生んだことを意味する。さらに、データ読出しのときに、磁壁シフトに失敗する場合がある。この場合、多くの単位部分での磁化が誤って判断され、ビットエラーの数は多い。
【0113】
第１実施形態によれば、磁気メモリ２は、読出し対象のメモリセルＭＣの磁化状態が、この読出し対象メモリセルＭＣに隣接するとともに先に磁化状態を判断されたメモリセルＭＣの磁化状態との異同を使用して、仮読出しデータを生成する。そして、磁気メモリ２は、隣り合う２つのメモリセルＭＣの磁化の変化のタイプを示す磁化情報を更新し続け、磁化情報と仮読出しデータを使用して読出しデータを生成する。先頭の読出し対象メモリセルＭＣの磁化状態は未知であるが、仮の値を使用するとともに、隣り合うメモリセルの磁化の変化と変化のタイプを使用して、仮の値が違っていたとしても、正しい読出しデータが生成されることが可能である。このような手法により、磁化・データ対応タイプであってもデータが読み出されることが可能である。
【0114】
磁化・データ対応タイプによって、１つの単位部分の磁化状態の反転によって生じるエラービットの数は、１ビットに制限される。よって、エラービット数の少ない磁気メモリ２が実現される。
【0115】
また、第１実施形態のメモリシステム及び磁気メモリは、磁化・データ対応タイプであることによって、低いレイテンシでデータを読み出せるとともに、大きな記憶容量を有する。図１７から明らかなように、５つの単位部分ＭＬによって、磁壁・データ対応タイプは４ビットのデータを記憶するのに対し、第１実施形態のような磁化・データ対応タイプは５ビットのデータを記憶できる。よって、或るビット数のデータの読出しは、磁化・データ対応タイプのケースで、磁壁・データ対応タイプのケースより早く完了する。磁化・データ対応タイプは、或る数の単位部分によって、磁壁・データ対応タイプのケースでの同じ数の単位部分ＭＬの使用のケースよりも多くのビットを実現できる。
【0116】
また、第１実施形態のメモリシステム及び磁気メモリは、磁化・データ対応タイプであることによって、データを書込み済みの磁性体の未書込みの単位部分にデータを追記できる。磁壁・データ対応タイプは、磁壁の有無によって相違するデータを記憶するため、データ書込みのために或る単位部分の磁化状態を決定するにあたり、隣の単位部分の状態を知る必要がある。このため、データを書込み済みの磁性体の未書込みの単位部分にデータを追記できない。一方、第１実施形態によれば、磁化・データ対応タイプであることによって、隣の単位部分ＭＬの磁化状態を知る必要がなく、よって、データを書き込み済みの磁性体の未書込みの単位部分ＭＬにデータを追記できる。
【0117】
１．４．変形例
ここまでの記述は、データ書込み及びデータ読出しが、ＦＩＦＯタイプである例に基づくが、第１実施形態は、ＬＩＦＯ（Last In First Out）タイプも採用できる。データ読出しのときの磁壁のシフトの方向は、ＦＩＦＯタイプではデータ書込みのときの磁壁のシフトの方向と同じであるのに対し、ＬＩＦＯタイプでは、データ書込みのときの磁壁のシフトの方向と反対である。ＬＩＦＯタイプでは、積層体ＬＳがＺ方向に関して反転された構造が単位部分ＭＬ＿０と導電体４２の間に位置する。
ここまでの記述は、データ書込み及びデータ読出しが、ＦＩＦＯタイプである例に基づくが、第１実施形態は、ＬＩＦＯ（Last In First Out）タイプも採用できる。データ読出しのときの磁壁のシフトの方向は、ＦＩＦＯタイプではデータ書込みのときの磁壁のシフトの方向と同じであるのに対し、ＬＩＦＯタイプでは、データ書込みのときの磁壁のシフトの方向と反対である。ＬＩＦＯタイプでは、積層体ＬＳがＺ方向に関して反転された構造が単位部分ＭＬ＿０と導電体４２の間に位置する。
【0118】
ホスト装置５からの書込み要求の対象のデータのビットが全て同じ値を有する場合、データを書き込まれた単位部分ＭＬの組は、磁壁を含まない。このような場合、メモリセルに書き込まれるビット列の、例えば１つビットの値を敢えて反転させて、エラービットを作成することができる。エラービットの作成は、メモリコントローラ３によって行われてもよいし、磁気メモリ２によって行われてもよい。
【0119】
２．第２実施形態
第２実施形態は、磁化解決を行う構成要素の点で、第１実施形態と異なる。
第２実施形態は、磁化解決を行う構成要素の点で、第１実施形態と異なる。
【0120】
図１８は、第２実施形態のメモリシステムのメモリコントローラの機能ブロックの例を示す。図１８に示されるように、メモリコントローラ３ｂは、第１実施形態のメモリコントローラ３に含まれる機能ブロックに加えて、磁化解決部１８をさらに含む。磁化解決部１８は、磁化情報を使用して、仮読出しデータから読出しデータを生成する機能ブロックである。磁化解決部１８は、専用の１以上の半導体チップ又は回路として実現されていてもよいし、半導体基板に形成された回路であってもよい。又は、磁化解決部１８は、ＲＯＭ１２に記憶されているとともにＲＡＭ１３上にロードされたプログラムがＣＰＵ１４によって実行されることによって実現されるサブ部分として実現されてもよい。
【0121】
磁化解決部１８は、第１実施形態のメモリシステムの磁化解決回路３３の機能の一部を実行する。すなわち、磁化解決部１８は、メモリコントローラ３ｂがデータ読出しコマンドを送信したことに応答して、磁気メモリ２ｂから仮読出しデータ及び磁化情報を受け取る。磁化解決部１８は、受け取られた仮読出しデータ及び磁化情報に基づいて、読出しデータを生成する。
【0122】
磁気メモリ２ｂは、第１実施形態の磁気メモリ２の機能ブロックと同じ機能ブロックを含む。磁気メモリ２ｂの磁化解決回路３３ｂは、第１実施形態と同じく、磁壁存在情報に基づいて仮読出しデータを生成するとともに、磁化情報ラッチ３２中の値を更新する。一方、磁化解決回路３３ｂは、磁化解決を行わない。
【0123】
図１９は、第２実施形態のメモリシステムの磁気メモリによるデータ読出しのフローを示す。図１９のフローは、磁気メモリ２ｂが、読出しコマンドを受け取ると、開始する。図１９のフローは、読出し対象メモリセルＭＣの全てについての仮読出しデータの取得が完了している場合（ＳＴ１２＿Ｙｅｓ）にフローが終了する点で、第１実施形態の図１５のフローと異なる。
【0124】
【0125】
図２０に示されるように、ステップＳＴ３２は、ステップＳＴ４１に継続する。ステップＳＴ４１として、磁気メモリ２ｂは、仮読出しデータ及び磁化情報を取得する。仮読出しデータ及び磁化情報の取得は、図１９に示されるフローのステップＳＴ１１、ＳＴ１２、ＳＴ１３、ＳＴ１４、ＳＴ１５、ＳＴ１６、ＳＴ１７、ＳＴ１８、及びＳＴ１９の実行を含む。
【0126】
磁気メモリ２ｂは、メモリコントローラ３ｂに、仮読出しデータ、及び磁化情報ラッチ３２ｂ中の磁化情報を送信する（ＳＴ４２）。
【0127】
メモリコントローラ３ｂは、仮読出しデータ及び磁化情報を受け取ると、磁化解決部１８を使用して、磁化解決を行う（ＳＴ４３）。磁化解決は、第１実施形態の図１５に示されるフローのステップＳＴ２１、ＳＴ２２、及びＳＴ２３の実行を含む。磁化解決によって、読出しデータが得られる。ステップＳＴ４３は、ステップＳＴ３５に継続する。ステップＳＴ３５を含む後続の動作は、第１実施形態（図１６）での動作と同じである。
【0128】
第２実施形態によれば、磁気メモリ２ｂは、第１実施形態と同じく仮読出しデータ及び磁化情報を生成し、メモリコントローラ３ｂは、磁化解決を行って読出しデータを生成する。よって、第１実施形態と同じ利点を得られる。
【0129】
３．第３実施形態
第３実施形態は、磁化情報の記憶の方法の点で、第１実施形態と異なる。
第３実施形態は、磁化情報の記憶の方法の点で、第１実施形態と異なる。
【0130】
第３実施形態のメモリコントローラ３ｃは、第１実施形態のメモリコントローラ３の機能ブロックと同じ機能ブロックを有する。一方、メモリコントローラ３ｃのエラー訂正回路１６ｃは、後述の動作を行えるように構成されている。
【0131】
図２１は、第３実施形態のメモリシステムの磁気メモリの機能ブロックの例を示す。図２１に示されるように、磁気メモリ２ｃは、第１実施形態の磁気メモリ２に含まれる機能ブロックに加えて、磁壁存在情報ラッチ３７を含む。磁壁存在情報ラッチ３７は、シフトレジスタの機能を有する。磁化情報ラッチ３２ｃも、シフトレジスタの機能を有する。
【0132】
図２２は、第１実施形態の図９～図１４と同様に、第３実施形態のメモリシステムでの動作の間の幾つかの要素の状態を示す。図２２は、上から２つ目、３つ目、４つ目、及び最下の行において、それぞれ、磁壁存在情報、仮読出しデータ、磁壁存在情報ラッチの値、及び磁化情報ラッチの値を示す。
【0133】
磁壁存在情報ラッチ３７は、シフトレジスタと同じ動作を行って、磁壁存在情報を蓄積する。すなわち、磁壁存在情報ラッチ３７は、新たな磁壁存在情報を受け取る度に、すでに記憶している磁壁存在情報のビットを上位ビット側に１ビットシフトし、第１位ビットに、最後に受け取られた磁壁存在情報をセットする。
【0134】
磁化情報ラッチ３２ｃは、第１実施形態と異なり、シフトレジスタと同じ動作を行って、磁化情報を蓄積する。すなわち、磁化情報ラッチ３２ｃは、新たな磁化情報を受け取る度に、すでに記憶している磁化情報のビットを上位ビット側に１ビットシフトし、第１位ビットに、最後に受け取られた磁化情報をセットする。
【0135】
磁化解決は、仮読出しデータの第１位ビットの値と、磁化情報ラッチ３２ｃのビットのうちで、磁壁存在情報ラッチ３７の“１”データを有する全ビットのうちの最下位のビットと同位のビットの値との比較によって行われる。すなわち、磁化解決回路３３ｃは、仮読出しデータの第１位ビットの値と、磁化情報ラッチ３２ｃのビットのうちで、磁壁存在情報ラッチ３７の“１”データを有する全ビットのうちの最下位のビットと同位のビットの値が一致する場合、仮読出しデータをそのまま、読出しデータとして使用する。以下、磁壁存在情報ラッチ３７の“１”データを有する全ビットのうちの最下位のビットは、“１”データ最下位ビットと称される場合がある。
【0136】
一方、磁化解決回路３３ｃは、仮読出しデータの第１位ビットの値と、磁化情報ラッチ３２ｃのビットのうちで磁壁存在情報ラッチ３７の“１”データ最下位ビットと同位のビットの値が一致しない場合、仮読出しデータの全ビットの値の反対の値の組を、読出しデータとして使用する。
【0137】
３．２．動作
図２３及び図２４は、第３実施形態のメモリシステムの磁気メモリによるデータ読出しのフローを示す。図２３及び図２４に示されるように、ステップＳＴ１６の後、磁化解決回路３３ｃは、磁壁存在情報ラッチ３７のビットを、上位ビット側に１ビットシフトする（ＳＴ５１）。磁化解決回路３３ｃは、磁壁存在情報ラッチ３７の第１位ビットに“０”をセットする（ＳＴ５２）。磁化解決回路３３ｃは、磁化情報ラッチ３２ｃのビットを、上位ビット側に１ビットシフトする（ＳＴ５３）。磁化解決回路３３ｃは、磁化情報ラッチ３２ｃの第１位ビットに“０”をセットする（ＳＴ５４）。ステップＳＴ５４は、ステップＳＴ１２に継続する。
図２３及び図２４は、第３実施形態のメモリシステムの磁気メモリによるデータ読出しのフローを示す。図２３及び図２４に示されるように、ステップＳＴ１６の後、磁化解決回路３３ｃは、磁壁存在情報ラッチ３７のビットを、上位ビット側に１ビットシフトする（ＳＴ５１）。磁化解決回路３３ｃは、磁壁存在情報ラッチ３７の第１位ビットに“０”をセットする（ＳＴ５２）。磁化解決回路３３ｃは、磁化情報ラッチ３２ｃのビットを、上位ビット側に１ビットシフトする（ＳＴ５３）。磁化解決回路３３ｃは、磁化情報ラッチ３２ｃの第１位ビットに“０”をセットする（ＳＴ５４）。ステップＳＴ５４は、ステップＳＴ１２に継続する。
【0138】
ステップＳＴ１８の後、磁化解決回路３３ｃは、磁壁存在情報ラッチ３７のビットを、上位ビット側に１ビットシフトする（ＳＴ５５）。磁化解決回路３３ｃは、磁壁存在情報ラッチの第１位ビットに、“１”をセットする（ＳＴ５６）。磁化解決回路３３ｃは、磁化情報ラッチ３２ｃのビットを、上位ビット側に１ビットシフトする（ＳＴ５７）。磁化解決回路３３ｃは、磁化情報ラッチ３２ｃの第１位ビットに、磁化情報の値をセットする（ＳＴ５８）。ステップＳＴ５８は、ステップＳＴ１２に継続する。
【0139】
読出し対象メモリセルＭＣの全てについての仮読出しデータの取得が完了している場合（ＳＴ１２＿Ｙｅｓ）、処理はステップＳＴ５９に移行する。磁気メモリ２は、ＳＴ５９、ＳＴ２２、及びＳＴ２３によって磁化解決を行う。
【0140】
仮読出しデータの第１位ビットの値と、磁化情報ラッチ３２ｃのビットのうちで磁壁存在情報ラッチ３７の“１”データ最下位ビットと同位のビットの値が一致する場合（ＳＴ５９＿Ｙｅｓ）、処理は、ステップＳＴ２２に移行する。仮読出しデータの第１位ビットの値と、磁化情報ラッチ３２ｃのビットのうちで磁壁存在情報ラッチ３７の“１”データ最下位ビットと同位のビットの値が一致しない場合（ＳＴ５９＿Ｎｏ）、処理は、ステップＳＴ２３に移行する。
【0141】
ステップＳＴ１５及びＳＴ１６の組、ステップＳＴ５１及びＳＴ５２の組、並びにステップＳＴ５３及びＳＴ５４の組は、任意の順序で行われることが可能である。ステップＳＴ１７及びＳＴ１８の組、ステップＳＴ５５及びＳＴ５６の組、並びにステップＳＴ５７及びＳＴ５８の組は、任意の順序で行われることが可能である。
【0142】
【0143】
図２５及び図２６に示されるように、ステップＳＴ３２は、ステップＳＴ６１に継続する。ステップＳＴ６１として、磁気メモリ２ｃは、磁化解決を使用するデータ読出しを行う。磁化解決を使用するデータ読出しは、図２３及び図２４に示されるフローのステップＳＴ１１、ＳＴ１２、ＳＴ１３、ＳＴ１４、ＳＴ１５、ＳＴ１６、ＳＴ１７、ＳＴ１８、ＳＴ２２、ＳＴ２３、ＳＴ５１、ＳＴ５２、ＳＴ５３、ＳＴ５４、ＳＴ５５、ＳＴ５６、ＳＴ５７、ＳＴ５８、及びＳＴ５９の実行を含む。ステップＳＴ６１の完了によって、読出しデータが得られる。ステップＳＴ６１は、ステップＳＴ３４に継続する。
【0144】
エラー訂正に失敗する場合（ＳＴ３６＿Ｎｏ）、メモリコントローラ３ｃは、磁壁存在情報ラッチ３７中の磁壁存在情報のビット列、及び磁化情報ラッチ３２ｃ中の磁化情報のビット列の出力を指示するコマンドを磁気メモリ２ｃに送信する（ＳＴ６２）。
【0145】
磁気メモリ２ｃは、コマンドを受け取ると、磁壁存在情報及び磁化情報をメモリコントローラ３ｃに送信する（ＳＴ６３）。
【0146】
メモリコントローラ３ｃ、例えば、エラー訂正回路１６ｃは、読出しデータ中の、磁壁存在情報及び磁化情報を使用して決定された複数のビットの値を反転させることによって、磁壁の誤検知に基づくエラーが訂正されていると推定される読出しデータの１又は複数の候補を生成する（ＳＴ６４）。磁壁誤検知に基づくエラーが訂正されていると推定される読出しデータ候補の生成の詳細は、図２７を参照して後述される。
【0147】
メモリコントローラ３ｃは、エラー訂正回路１６ｃを使用して、磁壁誤検知によるエラーを訂正されていると推定される読出しデータ候補に対するエラー訂正を行う（ＳＴ６５）。磁壁誤検知によるエラーが訂正されることにより、ステップＳＴ３６としてのエラー訂正が失敗する読出しデータのステップＳＴ６５としてのエラー訂正に成功する場合がある。エラー訂正に成功する場合（ＳＴ６６＿Ｙｅｓ）、処理は、ステップＳＴ３７に移行する。エラー訂正に失敗する場合（ＳＴ６６＿Ｎｏ）、処理は、ステップＳＴ３９に移行する。
【0148】
図２７は、第３実施形態のメモリシステムにおける動作の間に生成されるデータの例を示す。具体的には、図２７は、第３実施形態のメモリシステムによる磁壁誤検知に起因するエラーの訂正の間に生成されるデータの例を示す。
【0149】
読出し対象のメモリセルＭＣに書き込まれたデータ、ひいては、得られるべき読出しデータが、最初に読み出されたビット（最上位ビット）から順に“１１００００１０”を有している例が想定される。第４位ビットを記憶しているメモリセルＭＣと第５位ビットを記憶しているメモリセルＭＣとの間で磁壁が存在しないにも関わらず、誤って磁壁が検知されたとする。この結果、得られる仮読出しデータは、最上位ビットから順に“１１００１１０１”を有する。磁壁存在情報は、第７位ビットから第１位ビットにおいて、それぞれ、“０１０１０１１”を有する。磁化情報ラッチは、第７位ビットから第１位ビットにおいて、それぞれ、“０００１０１０”を有する。
【0150】
磁化解決により、“００１１００１０”の読出しデータが生成される。読出しデータは、得られるはずの（又は、正しい）読出しデータと相違しており、誤検知された磁壁より上位ビット側の全ビットにおいて、正しい読出しデータのビットの値と相違している。この現象に基づいて、エラー訂正回路１６ｃは、以下の処理を行って、磁壁誤検知がない場合に得られるはずであると推定される幾つかの読出しデータの候補を生成する。
【0151】
磁壁が存在する場合、磁壁の両側のメモリセルＭＣの磁化状態は相違する。したがって、磁化情報ラッチは、磁壁の両側のメモリセルＭＣの値について、反対の値を有するはずである。このことに基づいて、例えば、エラー訂正回路１６ｃ、磁化情報ラッチ３２ｃのビットのうち磁壁存在情報ラッチ３７において“１”データを有するビットと同じビットを参照する。第６位ビットと第４位ビットでは、値は反転している。しかしながら、第４位ビットと第２位ビットでは、値が同じである。磁化は２つの状態の間を交互に切り替わるので、隣合う第１の磁壁と第２の磁壁の両方において、磁化が同じ方向に変化することは起こらないはずである。このことに基づいて、例えば、エラー訂正回路１６ｃは、磁壁存在情報ラッチ３７で磁壁の存在を示すとともに磁化情報ラッチ３２ｃで同じ値を保持する２つのビットの各々の上位ビット側の境界、及びこれらの境界の間の全ての境界のいずれかで磁壁が誤って検知されたと推定する。図２７の例では、仮読出しデータの第５位ビットと第４位ビットの境界、第４位ビットと第３位ビットの境界、及び第３位ビットと第２位ビットの境界のいずれかで磁壁が誤検知されたと推定する。この推定に基づいて、全ての境界の各々について、最上位ビットから当該境界までの全ビットにおいて値が反転された複数の読出しデータを、候補として生成する。
【0152】
第３実施形態によれば、磁気メモリ２ｃは、第１実施形態と同じく仮読出しデータ及び磁化情報を生成し、磁化解決を行って読出しデータを生成する。よって、第１実施形態と同じ利点を得られる。
【0153】
また、第３実施形態によれば、磁気メモリ２ｃは、読出し対象のメモリセルＭＣの全体に亘って、磁壁存在情報と磁化情報を蓄積する。そして、メモリコントローラ３ｃは、読出しコマンドに応答して最初に受け取った読出しデータのエラー訂正に失敗する場合、磁気メモリ２ｃから磁壁存在情報のビット列と磁化情報のビット列を受け取り、これに基づいて、最初に受け取った読出しデータのエラーの訂正を試みる。よって、メモリシステム１ｃは、エラー訂正符号を使用するエラー訂正に加えて、別のエラー訂正の仕組みを有することにより、少ない読出しエラーを達成できる。
【0154】
４．第４実施形態
第４実施形態は、磁化解決を行う構成要素の点で、第３実施形態と異なる。
第４実施形態は、磁化解決を行う構成要素の点で、第３実施形態と異なる。
【0155】
第４実施形態のメモリシステム１ｄのメモリコントローラ３ｄは、第２実施形態のメモリコントローラ３ｂと同じ構成を有する。ただし、メモリコントローラ３ｄは、後述の動作を行えるように構成されている。
【0156】
第４実施形態のメモリシステム１ｄの磁気メモリ２ｄは、第３実施形態の磁気メモリ２ｃの機能ブロックと同じ機能ブロックを含む。磁気メモリ２ｄの磁化解決回路３３ｄは、第１実施形態と同じく、磁壁存在情報に基づいて仮読出しデータを生成し、第３実施形態と同じく、磁壁存在情報ラッチ３７ｄにおいて磁壁存在情報を蓄積するとともに、磁化情報ラッチ３２ｄにおいて磁化情報を蓄積する。一方、磁化解決回路３３ｄは、磁化解決を行わない。
【0157】
図２８は、第４実施形態のメモリシステムの磁気メモリによるデータ読出しのフローを示す。図２８のフローは、磁気メモリ２ｄが、読出しコマンドを受け取ると、開始する。図２８のフローは、読出し対象メモリセルＭＣの全てについての仮読出しデータの取得が完了している場合（ＳＴ１２＿Ｙｅｓ）にフローが終了する点で、第３実施形態の図２３のフローと異なる。
【0158】
【0159】
図２９に示されるように、ステップＳＴ３２は、ステップＳＴ７１に継続する。ステップＳＴ７１として、磁気メモリ２ｄは、仮読出しデータ、磁壁存在情報のビット列、及び磁化情報のビット列を取得する。仮読出しデータ、磁壁存在情報のビット列、及び磁化情報のビット列の取得は、図２８に示されるフローのステップＳＴ１１、ＳＴ１２、ＳＴ１３、ＳＴ１４、ＳＴ１５、ＳＴ１６、ＳＴ１７、ＳＴ１８、ＳＴ５１、ＳＴ５２、ＳＴ５３、ＳＴ５４、ＳＴ５５、ＳＴ５６、ＳＴ５７、及びＳＴ５８の実行を含む。
【0160】
磁気メモリ２ｄは、メモリコントローラ３ｄに、仮読出しデータ、磁壁存在情報ラッチ３７中の磁壁存在情報のビット列、磁化情報ラッチ３２ｄ中の磁壁存在情報のビット列を送信する（ＳＴ７２）。
【0161】
メモリコントローラ３ｄは、仮読出しデータ、磁壁存在情報のビット列、及び磁化情報のビット列を受け取ると、磁化解決部１８ｄを使用して、磁化解決を行う（ＳＴ７３）。磁化解決は、第３実施形態の図２３及び図２４に示されるフローのステップＳＴ５９、ＳＴ２２、及びＳＴ２３の実行を含む。磁化解決によって、読出しデータが得られる。ステップＳＴ７３は、ステップＳＴ３５に継続する。ステップＳＴ３５を含む後続の動作は、第３実施形態（図２６）での動作と同じである。
【0162】
第４実施形態によれば、磁気メモリ２ｄは、第３実施形態と同じく仮読出しデータ及び磁化情報を生成し、メモリコントローラ３ｄは、磁化解決を行って読出しデータを生成する。よって、第３実施形態と同じ利点を得られる。
【0163】
また、第４実施形態によれば、第３実施形態と同じく、読出し対象のメモリセルＭＣの全体に亘って、磁壁存在情報と磁化情報が蓄積され、読出しコマンドに応答して最初に受け取られた読出しデータのエラー訂正に失敗する場合、磁壁存在情報のビット列と磁化情報のビット列に基づいて、最初に受け取った読出しデータのエラーの訂正を試みる。よって、第３実施形態と同じ利点を得られる。
【0164】
ステップＳＴ７２として仮読出しデータ及び磁化情報のみが送信されるとともに、ステップＳＴ６４の直前にメモリコントローラ３ｄがコマンドの送信によって磁気メモリ２ｄから磁壁存在情報ラッチ３７中の磁壁存在情報のビット列を取得してもよい。
【0165】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0166】
１００…情報処理システム、
１…メモリシステム、
５…ホスト装置、
２…磁気メモリ、
３…メモリコントローラ、
１１…ホストインターフェース、
１２…ＲＯＭ、
１３…ＲＡＭ、
１４…ＣＰＵ、
１５…メモリインターフェース、
１６…エラー訂正回路、
２１…メモリセルアレイ、
ＳＴＲ…ストリング、
ＭＣ…メモリセル、
ＳＬ…ソース線、
ＢＬ…ビット線、
ＥＬ…フィールド線、
２２…入出力回路、
２３…制御回路、
２４…ロウ選択回路、
２５…カラム選択回路、
２６…書込み回路、
２７…読出し回路、
２９…シフト制御回路、
３１…データラッチ、
３２…磁化情報ラッチ、
３３…磁化解決回路、
ＵＴ…磁性体、
ＬＳ…積層体、
４１…導電体、
４２…導電体、
４３…導電体、
ＭＬ…単位部分、
２７１…情報保持回路、
２７２…情報保持回路、
２７３…センスアンプ、
１８…磁化解決部、
３７…磁壁存在情報ラッチ
１…メモリシステム、
５…ホスト装置、
２…磁気メモリ、
３…メモリコントローラ、
１１…ホストインターフェース、
１２…ＲＯＭ、
１３…ＲＡＭ、
１４…ＣＰＵ、
１５…メモリインターフェース、
１６…エラー訂正回路、
２１…メモリセルアレイ、
ＳＴＲ…ストリング、
ＭＣ…メモリセル、
ＳＬ…ソース線、
ＢＬ…ビット線、
ＥＬ…フィールド線、
２２…入出力回路、
２３…制御回路、
２４…ロウ選択回路、
２５…カラム選択回路、
２６…書込み回路、
２７…読出し回路、
２９…シフト制御回路、
３１…データラッチ、
３２…磁化情報ラッチ、
３３…磁化解決回路、
ＵＴ…磁性体、
ＬＳ…積層体、
４１…導電体、
４２…導電体、
４３…導電体、
ＭＬ…単位部分、
２７１…情報保持回路、
２７２…情報保持回路、
２７３…センスアンプ、
１８…磁化解決部、
３７…磁壁存在情報ラッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
