特開 2025-10973 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025010973

(43)【公開日】2025-01-23

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 29/00 20060101AFI20250116BHJP

   G11C 11/4097 20060101ALI20250116BHJP

   G11C 7/18 20060101ALI20250116BHJP

【ＦＩ】

G11C29/00 470

G11C11/4097

G11C7/18

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023113315

(22)【出願日】2023-07-10

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】青木 健

(72)【発明者】

【氏名】和田 政春

(72)【発明者】

【氏名】石坂 守

【テーマコード（参考）】

5L206

5M024

【Ｆターム（参考）】

5L206AA01

5L206CC07

5L206CC17

5L206EE02

5L206GG07

5M024BB13

5M024CC53

5M024LL04

5M024LL05

5M024LL11

5M024MM13

5M024PP01

5M024PP03

5M024PP05

(57)【要約】

【課題】複数の不良セルが発生しても冗長セルに置換え可能なメモリを提供する。
【解決手段】メモリは、セルアレイを備える。第１配線は第１方向に配列されたメモリセルに接続される。第２配線は第２方向に配列されたメモリセルに接続される。複数の第３配線は第３方向に配列された複数の第２配線ごとに対応して設けられる。第１センス回路は、第３配線の第1ペアに接続される。第２センス回路は、第３配線の第２ペアに接続される。スイッチング回路は、第１および第２センス回路に接続され、第１および第２センス回路の信号を選択的に出力する。スイッチ制御回路は、不良セルに接続された第２および第３配線のアドレスを記憶し、読出し対象である選択セルに接続された第２配線および第３配線のアドレスに基づいてスイッチング回路を制御する制御信号を出力する。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数のメモリセルを含むセルアレイと、
前記セルアレイにおいて、第１方向に配列された前記複数のメモリセルに共通に接続された複数の第１配線と、
前記セルアレイにおいて、前記第１方向に対して交差する第２方向に配列された前記複数のメモリセルに共通に接続された複数の第２配線と、
前記第１および第２方向に対して交差する第３方向に配列された複数の前記第２配線ごとに対応して設けられた複数の第３配線と、
２本の前記第３配線の第１ペアに接続された第１センス回路と、
他の２本の前記第３配線の第２ペアに接続された第２センス回路と、
前記第１および第２センス回路に接続され、前記第１および第２センス回路のいずれかの出力信号を選択的に出力するスイッチング回路と、
不良セルに接続された前記第２配線および前記第３配線のアドレスを記憶し、読出し対象である選択セルに接続された前記第２配線および前記第３配線のアドレスに基づいて前記スイッチング回路を制御する制御信号を出力するスイッチ制御回路と、を備える半導体記憶装置。

【請求項2】

複数の前記第１センス回路が設けられており、
前記スイッチング回路は、複数の前記第１センス回路に対応して設けられた複数のスイッチ素子を含み、前記第２センス回路に隣接する前記第１センス回路に対応する前記スイッチ素子は、前記第１センス回路と前記第２センス回路との間でスイッチング可能となっており、
前記スイッチ制御回路は、前記不良セルに接続された前記第２配線および前記第３配線のアドレスから、前記不良セルに接続された前記第３配線に接続された前記第１センス回路に対応する前記スイッチ素子を示す変換データを生成し、前記変換データが示す前記スイッチ素子から前記第２センス回路に隣接する前記第１センス回路に対応する前記スイッチ素子までの前記スイッチ素子を切り替える、請求項１に記載の半導体記憶装置。

【請求項3】

前記制御信号は、前記変換データに基づいて生成され、前記複数のスイッチ素子に対応したビットを含み、前記複数のスイッチ素子のうち切り替えるスイッチ素子に対応するビットが他のビットに対して反転している制御信号である、請求項２に記載の半導体記憶装置。

【請求項4】

前記スイッチ制御回路は、前記選択セルに接続された前記第２配線に対応するアドレスが前記不良セルのないアドレスである場合、前記スイッチング回路の前記複数のスイッチ素子を切り替えない、請求項２または請求項３に記載の半導体記憶装置。

【請求項5】

前記スイッチ制御回路は、
前記不良セルに接続された前記第２配線および前記第３配線のアドレスを記憶するメモリと、
前記選択セルに接続された前記第１配線のアドレスに基づいて、前記選択セルに接続された前記第２配線に対応する前記第３配線のアドレスを前記メモリから選択的に出力するマルチプレクサと、
前記マルチプレクサからの前記第３配線のアドレスを前記変換データに変換するデコーダと、
前記変換データをラッチするラッチ回路と、
前記変換データが示す前記スイッチ素子から前記第２センス回路に隣接する前記第１センス回路に対応する前記スイッチ素子までの前記スイッチ素子の切り替えを示す前記制御信号を生成するシフト回路とを備える、請求項２に記載の半導体記憶装置。

【請求項6】

前記スイッチ制御回路は、
前記不良セルに接続された前記第２配線および前記第３配線のアドレスを記憶するメモリと、
前記メモリの前記第３配線のアドレスを前記変換データに変換するデコーダと、
前記変換データをラッチするラッチ回路と、
前記選択セルに接続された前記第１配線のアドレスに基づいて、前記選択セルに接続された前記第２配線に対応する前記変換データを前記ラッチ回路から選択的に出力するマルチプレクサと、
前記マルチプレクサからの前記変換データが示す前記スイッチ素子から前記第２センス回路に隣接する前記第１センス回路に対応する前記スイッチ素子までの前記スイッチ素子の切り替えを示す前記制御信号を生成するシフト回路とを備える、請求項２に記載の半導体記憶装置。

【請求項7】

前記メモリは、前記第２配線のアドレスごとに前記不良セルの有無を示す有効情報をさらに記憶し、
前記有効情報に基づいて、前記変換データを前記シフト回路へ送信する、あるいは、送信しないゲート回路をさらに備える、請求項５または請求項６に記載の半導体記憶装置。

【請求項8】

前記スイッチ素子は、隣接する２つの前記第１センス回路のいずれか一方からのデータ、あるいは、隣接する前記第１センス回路および前記第２センス回路のいずれか一方からのデータを出力する、請求項２に記載の半導体記憶装置。

【請求項9】

前記スイッチ素子は、隣接する２つの前記第１センス回路の間または前記第１センス回路と前記第２センス回路との間に直列に接続され、互いに相補的に動作する２つのトランジスタを含み、該２つのトランジスタ間のノードからデータを出力する請求項８に記載の半導体記憶装置。

【請求項10】

前記セルアレイは、前記第１～第３配線に沿って三次元的に立体配置された前記複数のメモリセルを含む、請求項１または請求項２に記載の半導体記憶装置。

【請求項11】

前記メモリセルは、ゲートが前記第１配線に接続され、ソースおよびドレインの一方が前記第２配線（ＶＢＬ）に接続された第１トランジスタと、前記第1トランジスタのソースおよびドレインの他方に接続された第１キャパシタとを含む、請求項１または請求項２に記載の半導体記憶装置。

【請求項12】

前記第１および第２センス回路に接続されたそれぞれの前記第３配線のペアの一方は、読出し動作においてデータを伝達し、他方は前記データの論理を検出するために用いられる参照信号を伝達する、請求項１または請求項２に記載の半導体記憶装置。

【請求項13】

前記第１ペアの２本の前記第３配線は、同一の前記セルアレイに電気的に接続されており、
前記第２ペアの２本の前記第３配線は、同一の前記セルアレイに電気的に接続されている、請求項１または請求項２に記載の半導体記憶装置。

【請求項14】

前記第１ペアの２本の前記第３配線は、２つの前記セルアレイのそれぞれに電気的に接続されており、
前記第２ペアの２本の前記第３配線は、２つの前記セルアレイのそれぞれに電気的に接続されている、請求項１または請求項２に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

メモリセルを立体的に三次元配列したＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置が開発されている。立体的なメモリセルアレイは、ビット線容量を低減して、センスマージンを確保するために、ビット線をグローバルビット線とローカルビット線とに階層化した階層型ビット線構造を有する。このようなメモリセルアレイにおいて、不良セルが発生した場合に当該不良セルを冗長セルによって置き換える（救済する）必要がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８－９７６７号公報

【特許文献2】国際特許出願公開第２００２／０６１８３９号公報

【特許文献3】特開２０１３－６５６３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

不良セルが発生しても当該不良セルを冗長セルに信頼性良く置き換えることができる半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体記憶装置は、複数のメモリセルを含むセルアレイを備える。複数の第１配線は、セルアレイにおいて、第１方向に配列された複数のメモリセルに共通に接続されている。複数の第２配線は、セルアレイにおいて、第１方向に対して交差する第２方向に配列された複数のメモリセルに共通に接続されている。複数の第３配線は、第１および第２方向に対して交差する第３方向に配列された複数の第２配線ごとに対応して設けられている。第１センス回路は、２本の第３配線の第１ペアに接続されている。第２センス回路は、他の２本の第３配線の第２ペアに接続されている。スイッチング回路は、第１および第２センス回路に接続され、第１および第２センス回路のいずれかの出力信号を選択的に出力する。スイッチ制御回路は、不良セルに接続された第２配線および第３配線のアドレスを記憶し、読出し対象である選択セルに接続された第２配線および第３配線のアドレスに基づいてスイッチング回路を制御する制御信号を出力する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態による半導体記憶装置の構成例を示す概略斜視図。

【図2】１つのビット線とその周囲の構成を示す概略斜視図。

【図3】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。

【図4】スイッチング回路の構成例および動作例を示す概念図。

【図5】スイッチング回路の構成例および動作例を示す概念図。

【図6】スイッチング回路の構成例および動作例を示す概念図。

【図7】スイッチ素子の構成例を示す回路図。

【図8】スイッチング制御回路の構成例および動作例を示す概念図。

【図9】ゲート回路の構成例を示すブロック図。

【図10】シフト回路の構成例を示すブロック図。

【図11】第２実施形態によるスイッチング制御回路の構成例および動作例を示す概念図。

【図12】ビット線の配置例を示す概略平面図。

【図13】ビット線の他の配置例を示す概略平面図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。

【0008】

（第１実施形態）
図１は、第１実施形態による半導体記憶装置１の構成例を示す概略斜視図である。本実施形態の半導体記憶装置１は、例えば、メモリセルＭＣが三次元的（立体的）に配列された立体型のメモリセルアレイＭＣＡを備えたＤＲＡＭである。メモリセルＭＣは、１ビットデータまたはマルチビットデータを格納するメモリセルとして用いられる。

【0009】

複数のメモリセルＭＣは、Ｘ－Ｙ面内において平面的に行列状に配列されており、１つのメモリセル層ＬＹＲを構成している。また、複数のメモリセル層ＬＹＲがＺ方向に積層されることによってメモリセルアレイＭＣＡが構成されている。メモリセルアレイＭＣＡにおいて、複数のメモリセル層ＬＹＲは、互いに略平行に積層されている。これにより、複数のメモリセルＭＣは、立体的に配列される。

【0010】

本実施形態による半導体記憶装置１は、メモリセルアレイＭＣＡと、複数のワード線ＷＬと、複数のビット線ＶＢＬと、複数のグローバルビット線ＧＢＬと、複数のビット線選択トランジスタＴｂｌｓと、複数のメモリセル層選択トランジスタＴｌｙｓ、ｂＴｌｙｓとを備えている。

【0011】

複数のワード線ＷＬは、メモリセル層ＬＹＲの面内において、Ｘ方向に延伸しており、Ｘ方向に配列された複数のメモリセルＭＣに接続されている。メモリセル層ＬＹＲ内において、複数のワード線ＷＬは、Ｙ方向に配列されている。複数のワード線ＷＬの一端は、メモリセル層選択トランジスタＴｌｙｓを介して、図示しないワード線ドライバに接続されている。複数のワード線ＷＬの他端は、メモリセル層選択トランジスタｂＴｌｙｓを介して、ワード線ＷＬの非選択電圧源に接続されている。ワード線ＷＬは、各メモリセル層ＬＹＲにおいて同様に構成されている。

【0012】

層選択ワード線ＭＷＬは、メモリセル層選択トランジスタＴｌｙｓのゲートに接続されており、メモリセル層ＬＹＲの選択時にメモリセル層選択トランジスタＴｌｙｓを導通状態にする。層選択ワード線ｂＭＷＬは、メモリセル層選択トランジスタｂＴｌｙｓのゲートに接続されており、メモリセル層ＬＹＲの選択時にメモリセル層選択トランジスタｂＴｌｙｓを非導通状態にする。逆に、層選択ワード線ＭＷＬは、メモリセル層ＬＹＲの非選択時にメモリセル層選択トランジスタＴｌｙｓを非導通状態にする。層選択ワード線ｂＭＷＬは、メモリセル層ＬＹＲの非選択時にメモリセル層選択トランジスタｂＴｌｙｓを導通状態にする。層選択ワード線ｂＭＷＬは、層選択ワード線ＭＷＬに対して逆相（逆論理）の信号を伝達する。よって、メモリセル層選択トランジスタＴｌｙｓ、ｂＴｌｙｓの一方が導通状態のときには他方は非導通状態となる。

【0013】

複数のビット線（ローカルビット線）ＶＢＬは、複数のメモリセル層ＬＹＲの積層方向（Ｚ方向）に延伸しており、Ｚ方向に配列された複数のメモリセルＭＣに接続されている。Ｚ方向に配列された複数のメモリセルＭＣは、共通のビット線ＶＢＬに接続されている。複数のビット線ＶＢＬは、Ｚ方向から見た平面視において、メモリセル層ＬＹＲ内のメモリセルＭＣに対応してＸ－Ｙ方向に行列状に二次元配列されている。複数のビット線ＶＢＬの一端は、ビット線選択トランジスタＴｂｌｓを介してグローバルビット線ＧＢＬに接続されている。

【0014】

複数のグローバルビット線ＧＢＬは、Ｘ－Ｙ面内において、Ｙ方向に延伸しており、Ｙ方向に配列された複数のビット線ＶＢＬの一端にビット線選択トランジスタＴｂｌｓを介して接続されている。Ｙ方向に配列された複数のビット線ＶＢＬは、共通のグローバルビット線ＧＢＬに接続されている。複数のグローバルビット線ＧＢＬは、Ｘ方向に配列されている。複数のグローバルビット線ＧＢＬの一端は、センス回路ＳＡＣに接続されている。グローバルビット線ＧＢＬは、メモリセルアレイＭＣＡ内の複数のメモリセル層ＬＹＲに対して共通に設けられている。

【0015】

センス回路ＳＡＣは、複数のグローバルビット線ＧＢＬに接続されている。センス回路ＳＡＣは、図３に示すように、２つのグローバルビット線ＧＢＬに接続された複数のセンスアンプＳＡを含む。センス回路ＳＡＣは、選択されたグローバルビット線ＧＢＬのペアの一方を介して選択メモリセルＭＣに格納されたデータに応じた読出し電圧を受け取り、他方のグローバルビット線ＧＢＬから参照信号に応じた参照電圧を受け取る。さらに、センス回路ＳＡＣは、読出し電圧と参照電圧とを比較してそれらの電圧差を増幅することによって、データの論理を検出する。

【0016】

図２は、１つのビット線ＶＢＬとその周囲の構成を示す概略斜視図である。各メモリセルＭＣは、セルトランジスタＴｍｃと、セルキャパシタＣｍｃとを含む。セルトランジスタＴｍｃのゲートは、いずれかのワード線ＷＬに接続されている。セルトランジスタＴｍｃのソースおよびドレインの一方は、ビット線ＶＢＬに接続され、そのソースおよびドレインの他方はセルキャパシタＣｍｃの一端に接続されている。セルキャパシタＣｍｃは、セルトランジスタＴｍｃのソースおよびドレインの他方と基準電圧源（例えば、グランド、または、中間電圧ＶＤＤ／２）との間に接続されている。

【0017】

メモリセルＭＣは、セルトランジスタＴｍｃを介してセルキャパシタＣｍｃに電荷を蓄積し、あるいは、セルキャパシタＣｍｃから電荷を放出することによって、論理データを記憶することができる。

【0018】

図３は、第１実施形態に係る半導体記憶装置１の構成例を示すブロック図である。半導体記憶装置１は、メモリセルアレイＭＣＡと、センスアンプＳＡと、スイッチング回路ＳＷＣと、スイッチ制御回路ＳＳＣと、コントローラＣＮＴとを備えている。尚、図３では、便宜的に、ワード線ＷＬの図示を省略している。

【0019】

Ｚ方向に配列された複数のメモリセルＭＣは、Ｚ方向に延伸する１本のビット線（ローカルビット線）ＶＢＬに共通に接続されている。Ｙ方向に配列された複数のビット線ＶＢＬは、ｎ本（ｎは２以上の整数）ごとにＹ方向に延伸する１本のグローバルビット線ＧＢＬに対応して設けられており、それに対応するグローバルビット線ＧＢＬに共通に接続されている。複数のグローバルビット線ＧＢＬは、２本ずつのペアとしてセンスアンプＳＡに接続されている。このように、半導体記憶装置１は、ビット線ＶＢＬおよびグローバルビット線ＧＢＬからなる階層型ビット線構成を有している。尚、本実施形態では、メモリセルアレイＭＣＡは、一例として立体型メモリセルアレイを挙げている。しかし、メモリセルアレイＭＣＡは、階層型ビット線構成を有する限りにおいて、複数のメモリセルＭＣが平面的に二次元配置された平面型メモリセルアレイでもよい。

【0020】

図３に示すように、グローバルビット線ＧＢＬのペアは、１つのセンスアンプＳＡに接続されている。各センスアンプＳＡに接続されたグローバルビット線ＧＢＬのペアのそれぞれに対応するｎ本のビット線ＶＢＬは、データを記憶する複数のメモリセルＭＣに接続されている。各センスアンプＳＡは、一方のグローバルビット線ＧＢＬに接続されたビット線ＶＢＬのメモリセルＭＣからデータを読み出すときには、他方のグローバルビット線ＧＢＬに、例えば“１”と“０”との中間電圧の参照信号を伝達する。尚、図３では、ｎは４であるが、ｎは３以下または５以上であってもよい。

【0021】

ビット線選択トランジスタＴｂｌｓは、ビット線ＶＢＬとグローバルビット線ＧＢＬとの間にそれぞれ設けられている。ビット線選択トランジスタＴｂｌｓは、各メモリユニットＭＵにおいて１本のグローバルビット線ＧＢＬに対して１度に１本のビット線ＶＢＬを選択的に接続する。即ち、ビット線選択トランジスタＴｂｌｓは、データ読出し動作またはデータ書込み動作において、各メモリユニットＭＵにおいて、一方のグローバルビット線ＧＢＬにビット線ＶＢＬを選択的に接続する。ビット線選択トランジスタＴｂｌｓは、他方のグローバルビット線ＧＢＬにはいずれのビット線ＶＢＬも接続しない。

【0022】

さらに、グローバルビット線ＧＢＬのペアの一方に接続された１本のビット線ＶＢＬに接続されたメモリセルＭＣのうち、ロウアドレスＲＡＤＤによって選択されたワード線ＷＬに接続された１つのメモリセルＭＣが選択メモリセルＭＣとしてデータを出力する。あるいは、その選択メモリセルＭＣにデータが書き込まれる。グローバルビット線ＧＢＬのペアの他方には、ビット線ＶＢＬは接続されず、センスアンプＳＡから参照信号が伝達される。

【0023】

複数のセンスアンプＳＡのそれぞれは、グローバルビット線ＧＢＬのペアに接続されている。各センスアンプＳＡは、一方のグローバルビット線ＧＢＬから得られたデータと他方のグローバルビット線ＧＢＬから得られた参照信号とを比較して、参照信号に基づいてデータの論理を検出する。参照信号は、例えば、“１”と“０”との中間電圧のデータである。

【0024】

尚、逆に、グローバルビット線ＧＢＬのペアの他方に接続された１本のビット線ＶＢＬに接続されたメモリセルＭＣが選択された場合、グローバルビット線ＧＢＬのペアの一方には、ビット線ＶＢＬは接続されず、センスアンプＳＡから参照信号が伝達される。

【0025】

グローバルビット線ＧＢＬに対応する複数のビット線ＶＢＬおよび複数のメモリセルＭＣは、カラムＣＬとも呼ぶ。また、１つのセンスアンプＳＡに対応する２つのデータカラムＣＬは、１つのメモリユニットＭＵを構成している。

【0026】

１つまたは複数のメモリユニットＭＵに対して、１つの冗長ユニットＲＤＤが設けられている。冗長ユニットＲＤＤは、メモリユニットＭＵと同じ構成を有する。従って、複数のメモリユニットＭＵのうち１つを冗長ユニットＲＤＤと設定してもよい。尚、冗長ユニットＲＤＤをメモリユニットＭＵと区別するために、冗長ユニットＲＤＤの構成の参照符号には、“＿ＲＤＤ”を付する。例えば、センスアンプＳＡ＿ＲＤＤは、冗長ユニットＲＤＤのグローバルビット線ＧＢＬ＿ＲＤＤのペアに接続されている。

【0027】

メモリユニットＭＵのビット線ＶＢＬに欠陥セルがある場合に、冗長ユニットＲＤＤのビット線ＶＢＬ＿ＲＤＤは、その欠陥セルのあるビット線ＶＢＬに代わり、データの記憶に用いられる。このとき、欠陥セルのある１本のビット線ＶＢＬ全体を、冗長ユニットＲＤＤの１本のビット線ＶＢＬ＿ＲＤＤに置換する。従って、データ読出し動作において、欠陥セルのあるビット線ＶＢＬに代わり、冗長ユニットＲＤＤのビット線ＶＢＬ＿ＲＤＤからデータが読み出される。

【0028】

例えば、図３の不良セルＭＣｆ１のあるビット線ＶＢＬｆ１は、冗長ユニットＲＤＤのメモリセルＭＣｆ１＿ＲＤＤのあるビット線ＶＢＬｆ１＿ＲＤＤに置換される。この場合、ビット線ＶＢＬ全体で置換されるので、ビット線ＶＢＬｆ１に接続された他のメモリセルも、ビット線ＶＢＬｆ１＿ＲＤＤに接続されたメモリセルに置換される。ビット線ＶＢＬｆ１のメモリセルは、冗長ユニットＲＤＤのビット線ＶＢＬｆ１＿ＲＤＤのメモリセルとワード線ＷＬを共有している。不良セルＭＣｆ１は、同じワード線ＷＬに接続された冗長ユニットＲＤＤのビット線ＶＢＬｆ１＿ＲＤＤのＭＣｆ１＿ＲＤＤに置換される。即ち、不良セルＭＣｆ１とビット線ＶＢＬｆ１＿ＲＤＤのＭＣｆ１＿ＲＤＤとのロウアドレスＲＡＤＤは同じである。

【0029】

また、不良セルＭＣｆ２のあるビット線ＶＢＬｆ２は、冗長ユニットＲＤＤのメモリセルＭＣｆ２＿ＲＤＤのあるビット線ＶＢＬｆ２＿ＲＤＤに置換される。この場合も、ビット線ＶＢＬ全体で置換されるので、ビット線ＶＢＬｆ２に接続された他のメモリセルも、ビット線ＶＢＬｆ２＿ＲＤＤに接続されたメモリセルに置換される。ビット線ＶＢＬｆ２のメモリセルは、冗長ユニットＲＤＤのビット線ＶＢＬｆ２＿ＲＤＤのメモリセルとワード線ＷＬを共有している。不良セルＭＣｆ２は、同じワード線ＷＬに接続された冗長ユニットＲＤＤのビット線ＶＢＬｆ２＿ＲＤＤのＭＣｆ２＿ＲＤＤに置換される。即ち、不良セルＭＣｆ２とビット線ＶＢＬｆ２＿ＲＤＤのＭＣｆ２＿ＲＤＤとのロウアドレスＲＡＤＤは同じである。

【0030】

スイッチング回路ＳＷＣは、データ読出し動作において、上記のように、欠陥セルのあるビット線ＶＢＬに代わり、冗長ユニットＲＤＤのビット線ＶＢＬ＿ＲＤＤからデータを読み出すために、センスアンプＳＡ＿ＲＤＤからの出力信号を選択的に出力する。

【0031】

各メモリユニットＭＵの読出し対象のビット線ＶＢＬに不良セルが無い場合、スイッチング回路ＳＷＣは、メモリユニットＭＵのセンスアンプＳＡからの出力信号のみを選択し、冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤの出力信号は選択しない。

【0032】

このように、本実施形態によるスイッチング回路ＳＷＣは、ビット線（ローカルビット線）ＶＢＬごとに、センスアンプＳＡ、ＳＡ＿ＲＤＤの出力信号を切り替える。例えば、読出し動作において、不良セルＭＣｆ１、ＭＣｆ２のあるビット線ＶＢＬｆ１、ＶＢＬｆ２のアドレスが指定された場合、スイッチング回路ＳＷＣは、ビット線ＶＢＬｆ１、ＶＢＬｆ２に代わり、冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤの出力信号を選択的に出力する。これにより、ビット線ＶＢＬｆ１に代えてビット線ＶＢＬｆ１＿ＲＤＤのデータが出力され、ビット線ＶＢＬｆ２に代えてビット線ＶＢＬｆ２＿ＲＤＤのデータが出力される。ビット線ＶＢＬｆ１、ＶＢＬｆ２以外のビット線ＶＢＬのアドレスが指定された場合、スイッチング回路ＳＷＣは、冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤを選択せず、メモリユニットＭＵのセンスアンプＳＡのみを選択する。スイッチング回路ＳＷＣのより詳細な構成は後述する。

【0033】

スイッチ制御回路ＳＳＣは、不良セルのアドレスを予め記憶しており、読出し動作において指定されたアドレスに基づいて、スイッチング回路ＳＷＣを制御する。つまり、スイッチ制御回路ＳＳＣは、不良セルのあるグローバルビット線ＧＢＬのアドレスおよびビット線（ローカルビット線）ＶＢＬのアドレスを予め記憶しており、読出し対象である選択セルのあるグローバルビット線ＧＢＬのアドレスおよびビット線ＶＢＬのアドレスに基づいて、制御信号ＣＮＴ＿ＳＷを出力する。スイッチ制御回路ＳＳＣのより詳細な構成は後述する。

【0034】

コントローラＣＮＴは、読出し動作において指定された選択ワード線ＷＬのロウアドレスＲＡＤＤをスイッチ制御回路ＳＳＣに送信する。コントローラＣＮＴには、例えば、ＣＰＵ（Central Processing Unit）およびソフトウェア、あるいは、ＰＬＣ（Programmable Logic Controller）等のロジック回路が用いられ得る。

【0035】

図４～図６は、スイッチング回路ＳＷＣの構成例および動作例を示す概念図である。ｎ個（ｎは２以上の整数）のメモリユニットＭＵ１～ＭＵｎが１つの冗長ユニットＲＤＤに対応して設けられているものとする。この場合、スイッチング回路ＳＷＣは、メモリユニットＭＵ１～ＭＵｎまたはそれらに対応するセンスアンプＳＡ１～ＳＡｎと同数のスイッチ素子ＳＷ１～ＳＷｎが設けられる。スイッチング回路ＳＷＣは、メモリユニットＭＵ１～ＭＵｎまたはセンスアンプＳＡ１～ＳＡｎに対応して設けられている。スイッチ素子ＳＷｋ（ｋ＝１～ｎ－1のいずれかの整数）は、それぞれ隣接する２つのメモリユニットＭＵｋ、ＭＵｋ＋１に接続可能である。スイッチ素子ＳＷｎは、メモリユニットＭＵｎおよび冗長ユニットＲＤＤに接続可能である。即ち、スイッチ素子ＳＷｎは、冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤとセンスアンプＳＡ＿ＲＤＤに隣接するセンスアンプＳＡｎとの間のスイッチングが可能となっている。

【0036】

図４は、各メモリユニットＭＵの読出し対象のビット線ＶＢＬに不良セルが無い場合のスイッチング回路ＳＷＣの状態を示す。この場合、スイッチ素子ＳＷ１～ＳＷｎは、メモリユニットＭＵ１～ＭＵｎのセンスアンプＳＡにそれぞれ接続されている。即ち、スイッチ素子ＳＷ１～ＳＷｎは初期状態となっており、スイッチ素子ＳＷ１～ＳＷｎの切り替えは行われていない。従って、スイッチング回路ＳＷＣは、全てメモリユニットＭＵ１～ＭＵｎのセンスアンプＳＡからの出力信号を選択的に出力する。冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤの出力信号は選択しない。

【0037】

図５は、不良セルＭＣｆ１のあるビット線ＶＢＬｆ１が読出し対象である場合のスイッチング回路ＳＷＣの状態を示す。この場合、ビット線ＶＢＬｆ１のあるメモリユニットＭＵ１を非選択にするために、スイッチ素子ＳＷ１～ＳＷｎは、メモリユニットＭＵ２～ＭＵｎおよび冗長ユニットＲＤＤのセンスアンプＳＡにそれぞれ切り替わる。即ち、スイッチング回路ＳＷＣは、ビット線ＶＢＬｆ１のあるメモリユニットＭＵ１およびセンスアンプＳＡ１に対応するスイッチ素子ＳＷ１からセンスアンプＳＡ＿ＲＤＤに隣接するセンスアンプＳＡｎに対応するスイッチ素子ＳＷｎまでのスイッチ素子ＳＷ１～ＳＷｎを全て切り替える。これにより、スイッチ素子ＳＷ１～ＳＷｎは、メモリユニットＭＵ２～ＭＵｎおよび冗長ユニットＲＤＤのセンスアンプＳＡ、ＳＡ＿ＲＤＤに接続するようにそれぞれ切り替わる。従って、スイッチング回路ＳＷＣは、メモリユニットＭＵ２～ＭＵｎのセンスアンプＳＡ、および冗長ユニットＲＤＤのＳＡ＿ＲＤＤからの出力信号を選択的に出力する。メモリユニットＭＵ１のセンスアンプＳＡ１からの信号は出力されない。

【0038】

スイッチ素子ＳＷｎは、冗長ユニットＲＤＤのビット線ＶＢＬｆ１＿ＲＤＤからのデータを出力する。ビット線ＶＢＬｆ１＿ＲＤＤのメモリセルＭＣｆ１＿ＲＤＤは、不良セルＭＣｆ１に代わり、データを格納している。従って、スイッチ素子ＳＷｎは、本来、不良セルＭＣｆ１に格納すべきデータを出力することができる。

【0039】

図６は、不良セルＭＣｆ２のあるビット線ＶＢＬｆ２が読出し対象である場合のスイッチング回路ＳＷＣの状態を示す。この場合、ビット線ＶＢＬｆ２のあるメモリユニットＭＵ２を非選択にするために、スイッチ素子ＳＷ２～ＳＷｎは、メモリユニットＭＵ３～ＭＵｎおよび冗長ユニットＲＤＤのセンスアンプＳＡにそれぞれ切り替わる。即ち、スイッチング回路ＳＷＣは、ビット線ＶＢＬｆ２のあるメモリユニットＭＵ２およびセンスアンプＳＡ２に対応するスイッチ素子ＳＷ２からセンスアンプＳＡ＿ＲＤＤに隣接するセンスアンプＳＡｎに対応するスイッチ素子ＳＷｎまでのスイッチ素子ＳＷ２～ＳＷｎを全て切り替える。一方、スイッチ素子ＳＷ１は、図４のスイッチ素子ＳＷ１と同様に、メモリユニットＭＵ１のセンスアンプＳＡに接続されたままである。従って、スイッチング回路ＳＷＣは、メモリユニットＭＵ１、ＭＵ３～ＭＵｎのセンスアンプＳＡおよび冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤからの出力信号を選択的に出力する。

【0040】

スイッチ素子ＳＷｎは、冗長ユニットＲＤＤのビット線ＶＢＬｆ２＿ＲＤＤからのデータを出力する。ビット線ＶＢＬｆ２＿ＲＤＤのメモリセルＭＣｆ２＿ＲＤＤは、不良セルＭＣｆ２に代わり、データを格納している。従って、スイッチ素子ＳＷｎは、本来、不良セルＭＣｆ２に格納すべきデータを出力することができる。

【0041】

同様に、各メモリユニットＭＵ１～ＭＵｎの読出し対象のビット線ＶＢＬのうち不良セルのあるビット線ＶＢＬを含むメモリユニットＭＵｊ（ｊ＝１～ｎのいずれかの整数）がある場合、メモリユニットＭＵｊのビット線ＶＢＬを非選択にするために、スイッチ素子ＳＷｊ～ＳＷｎは、メモリユニットＭＵｊ＋１～ＭＵｎおよび冗長ユニットＲＤＤのセンスアンプＳＡにそれぞれ切り替わる。即ち、スイッチ素子ＳＷｊ～ＳＷｎは、ビット線ＶＢＬｊのあるメモリユニットＭＵｊおよびセンスアンプＳＡｊに対応するスイッチ素子ＳＷｊからセンスアンプＳＡ＿ＲＤＤに隣接するセンスアンプＳＡｎに対応するスイッチ素子ＳＷｎまでのスイッチ素子ＳＷｊ～ＳＷｎを全て切り替える。一方、スイッチ素子ＳＷ１～ＳＷｊ－１は、図４のスイッチ素子ＳＷ１と同様に、メモリユニットＭＵ１～ＭＵｊ－１のセンスアンプＳＡ１～ＳＡｊ－１に接続されたままである。これにより、スイッチング回路ＳＷＣは、メモリユニットＭＵ１～ＭＵｊ－１、ＭＵＪ＋１～ＭＵｎのセンスアンプＳＡ、および冗長ユニットＲＤＤのＳＡ＿ＲＤＤからの出力信号を選択的に出力する。メモリユニットＭＵｊのセンスアンプＳＡｊからの信号は出力されない。

【0042】

スイッチ素子ＳＷｎは、冗長ユニットＲＤＤからのデータを出力する。冗長ユニットＲＤＤの選択メモリセルは、不良セルに代わり、データを格納している。従って、スイッチ素子ＳＷｎは、本来、不良セルに格納すべきデータを出力することができる。

【0043】

図７は、スイッチ素子ＳＷｊの構成例を示す回路図である。スイッチ素子ＳＷｊは、トランジスタＴｒＬ、ＴｒＲを備える。トランジスタＴｒＬの一端は、メモリユニットＭＵｊのセンスアンプＳＡの出力に接続されており、他端は、トランジスタＴｒＲに接続されている。トランジスタＴｒＬのゲートは、インバータＩＮＶを介してスイッチ制御回路ＳＳＣに接続されており、制御信号ＣＮＴ＿ＳＷの反転信号を受ける。トランジスタＴｒＲの一端は、メモリユニットＭＵｊ＋１のセンスアンプＳＡの出力に接続されており、他端は、トランジスタＴｒＬに接続されている。トランジスタＴｒＲのゲートは、スイッチ制御回路ＳＳＣに接続されており、制御信号ＣＮＴ＿ＳＷを受ける。従って、トランジスタＴｒＲは、トランジスタＴｒＬが導通状態（オン状態）のときに非導通状態（オフ状態）となり、トランジスタＴｒＬがオフ状態のときにオン状態となる。即ち、トランジスタＴｒＲ、ＴｒＬは、互いに相補的にオン／オフ動作する。

【0044】

トランジスタＴｒＬ、ＴｒＲは、隣接する２つのセンスアンプＳＡｊ、ＳＡｊ＋１の出力間に直列に接続されている。あるいは、トランジスタＴｒＬ、ＴｒＲは、隣接する２つのセンスアンプＳＡｎ、ＳＡ＿ＲＤＤの出力間に直列に接続されている。直列接続されたトランジスタＴｒＬとトランジスタＴｒＲとの間のノードが出力ＳＷｏｕｔとなる。従って、トランジスタＴｒＬがオン状態のときに、スイッチ素子ＳＷｊは、メモリユニットＭＵｊからのデータを出力する。トランジスタＴｒＲがオン状態のときに、スイッチ素子ＳＷｊは、メモリユニットＭＵｊ＋１または冗長ユニットＲＤＤからのデータを出力する。このように、スイッチ素子ＳＷｊは、メモリユニットＭＵｊのセンスアンプＳＡｊとメモリユニットＭＵｊ＋１のセンスアンプＳＡｊ＋１とのいずれか一方からのデータを出力する。ただし、メモリユニットＭＵｎと冗長ユニットＲＤＤとの間のスイッチ素子ＳＷｎは、メモリユニットＭＵｎのセンスアンプＳＡｎと冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤとに接続されており、センスアンプＳＡｎ、ＳＡ＿ＲＤＤのいずれか一方からのデータを出力する。

【0045】

トランジスタＴｒＬ、ＴｒＲは、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でよい。トランジスタＴｒＬ、ＴｒＲを同じ導電型のＭＯＳＦＥＴにすることによって、設計が容易になる。トランジスタＴｒＬは、ｐ型ＭＯＳＦＥＴで構成してもよい。これにより、スイッチ素子ＳＷはＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成され得る。この場合、トランジスタＴｒＬのゲートに接続されたインバータＩＮＶは省略される。

【0046】

図８は、スイッチ制御回路ＳＳＣの構成例および動作例を示す概念図である。スイッチ制御回路ＳＳＣは、メモリＮＶＭと、マルチプレクサＭＵＸと、デコーダＤＣと、ラッチ回路ＬＡＴと、ゲート回路ＧＴと、シフト回路ＳＨＣとを備える。スイッチ制御回路ＳＳＣには、例えば、ＣＰＵおよびソフトウェア、あるいは、ＰＬＣ等のロジック回路が用いられ得る。

【0047】

メモリＮＶＭは、不良セルのアドレス情報を記憶する。不良セルのアドレス情報は、例えば、不良セルのあるビット線ＶＢＬに接続されたグローバルビット線ＧＢＬのアドレスＡＤＤ＿ＧＢＬｆである。不良セルのアドレス情報ＡＤＤ＿ＧＢＬｆは、ビット線ＶＢＬの各アドレスＡＤＤ＿ＶＢＬ（ＶＢＬ０、ＶＢＬ１、ＶＢＬ２・・・）に対して１つずつ記憶可能である。読出し動作の対象となるビット線ＶＢＬのアドレスＡＤＤ＿ＶＢＬは、ロウアドレスＲＡＤＤによって指定される。従って、ワード線ＷＬの延伸方向（図３のＸ方向）に配列された複数のビット線ＶＬＢがアドレスＡＤＤ＿ＶＢＬによって指定される。例えば、読出し対象のビット線ＶＢＬのアドレスＡＤＤ＿ＶＢＬがＶＢＬ０である場合、図３の各メモリユニットＭＵの先頭にあるビット線ＶＢＬ０のいずれか一方および冗長ユニットＲＤＤの先頭にあるＶＢＬ＿ＲＤＤ０のいずれか一方が選択される。複数のメモリユニットＭＵのそれぞれで選択された複数の選択ビット線ＶＢＬ０および／またはＶＢＬ＿ＲＤＤ０からのデータは、それぞれに対応するカラムのグローバルビット線ＧＢＬから一度に出力される。不良セルのアドレス情報ＡＤＤ＿ＧＢＬｆは、ビット線ＶＢＬのアドレスＡＤＤ＿ＶＢＬで指定された複数の選択ビット線ＶＢＬ０のうち、不良セルのあるビット線ＶＢＬに接続されたグローバルビット線ＧＢＬのアドレスである。

【0048】

同一ワード線ＷＬに接続された（即ち、同一ロウアドレスＲＡＤＤによって指定される）ビット線ＶＢＬｋ（ｋは整数）に不良セルがない場合、アドレス情報ＡＤＤ＿ＧＢＬｆは、任意でよい。

【0049】

一方、メモリＮＶＭは、アドレスＡＤＤ＿ＶＢＬごとに、不良セルの有無を示す有効情報Ｖａｌｉｄを記憶する。不良セルのあるアドレスＡＤＤ＿ＶＢＬでは、有効情報Ｖａｌｉｄを“１”とし、不良セルの無いアドレスＡＤＤ＿ＶＢＬでは、有効情報Ｖａｌｉｄを“０”とする。例えば、アドレスＡＤＤ＿ＶＢＬがＶＢＬｋである場合、不良セルが無いので、有効情報Ｖａｌｉｄが“０”となっている。この場合、上述の通り、ビット線ＶＢＬｋに対応するアドレス情報ＡＤＤ＿ＧＢＬｆは、任意でよい。

【0050】

メモリＮＶＭは、例えば、フューズ、フラッシュメモリ等の不揮発性メモリである。メモリＮＶＭは、複数のメモリユニットＭＵおよび冗長ユニットＲＤＤに対して共通に設けてよい。

【0051】

マルチプレクサＭＵＸは、コントローラＣＮＴから読出し対象の選択ワード線ＷＬのロウアドレスＲＡＤＤを受信する。マルチプレクサＭＵＸは、選択ワード線ＷＬのロウアドレスＲＡＤＤに基づいて、読出し対象のビット線ＶＢＬのアドレスＡＤＤ＿ＶＢＬに対応するグローバルビット線ＧＢＬのアドレスＡＤＤ＿ＧＢＬｆを選択的にデコーダＤＣへ送信する。また、マルチプレクサＭＵＸは、読出し対象のビット線ＶＢＬのアドレスＡＤＤ＿ＶＢＬに対応する有効情報Ｖａｌｉｄを選択的にゲート回路ＧＴへ送信する。

【0052】

スイッチング回路ＳＷＣは、便宜的に１６個のスイッチ素子ＳＷで構成されるものとする。この場合、図８に示すように、アドレスＡＤＤ＿ＧＢＬｆを４ビットデータで表現することができる。送信されるアドレスＡＤＤ＿ＧＢＬｆ（４ビットデータ）は、ロウアドレスＲＡＤＤで指定された複数のビット線ＶＢＬ０のうち不良セルを含むビット線ＶＢＬ０に接続されたグローバルビット線ＧＢＬの位置を示す。例えば、選択ビット線ＶＢＬのアドレスがＶＢＬ０である場合、マルチプレクサＭＵＸは、アドレスＡＤＤ＿ＧＢＬｆ“００１０”をデコーダＤＣへ送信する。アドレスＡＤＤ＿ＧＢＬｆ“００１０”は、例えば、グローバルビット線ＧＢＬのうち右から３番目のカラムのグローバルビット線ＧＢＬに接続されたビット線ＶＢＬ０に不良セルがあることを示す。

【0053】

デコーダＤＣは、マルチプレクサＭＵＸからのアドレスＡＤＤ＿ＧＢＬｆをデコードしてラッチ回路ＬＡＴへ送信する。例えば、デコーダＤＣは、アドレスＡＤＤ＿ＧＢＬｆの４ビットデータ“００１０”を、１６ビットデータに変換する。この１６ビットデータは、不良セルを含むグローバルビット線ＧＢＬに対応するスイッチ素子ＳＷｊの位置を示す変換データである。

【0054】

ラッチ回路ＬＡＴは、デコーダＤＣでデコードされた変換データをラッチする。例えば、ラッチ回路ＬＡＴは、アドレスＡＤＤ＿ＧＢＬｆの４ビットデータ“００１０”に基づく、１６ビットデータを変換データとしてラッチする。図８の１６ビットデータは、右から３番目のビットが“１”に反転しており、その他のビットは“０”となっている。これにより、グローバルビット線ＧＢＬのうち右から３番目のカラムのグローバルビット線ＧＢＬに接続されたビット線ＶＢＬ０に不良セルがあることがわかる。ラッチ回路ＬＡＴは、例えば、ＳＲＡＭ、フリップフロップ等の揮発性メモリである。

【0055】

ゲート回路ＧＴは、有効情報Ｖａｌｉｄに基づいて、ラッチ回路ＬＡＴにラッチされた変換データ（１６ビットデータ）を有効にシフト回路ＳＨＣへ送信する、あるいは、ラッチ回路ＬＡＴにラッチされた変換データを無効としてシフト回路ＳＨＣに送信しない。例えば、ゲート回路ＧＴは、有効情報Ｖａｌｉｄが“１”である場合に、ラッチ回路ＬＡＴにラッチされた変換データを有効にシフト回路ＳＨＣへ送信する。一方、ゲート回路ＧＴは、有効情報Ｖａｌｉｄが“０”である場合に、ラッチ回路ＬＡＴにラッチされた変換データを無効としてシフト回路ＳＨＣへ送信しない。有効情報Ｖａｌｉｄが“０”である場合については、後述する。

【0056】

図９は、ゲート回路の構成例を示すブロック図である。ゲート回路ＧＴは、変換データの各ビットに対応するＡＮＤ回路Ｇａを備えている。例えば、変換データが１６ビットデータである場合には、ゲート回路ＧＴは、１６個のＡＮＤ回路Ｇａを備えている。ＡＮＤ回路Ｇａの一方の入力端子は、変換データの対応するビットを入力する。ＡＮＤ回路Ｇａの他方の入力端子は、有効情報Ｖａｌｉｄを共通に入力する。これにより、ＡＮＤ回路Ｇａは、有効情報Ｖａｌｉｄが“１”である場合に、変換データ（１６ビットデータ）を有効に出力する。一方、ＡＮＤ回路Ｇａは、有効情報Ｖａｌｉｄが“０”である場合に、変換データを無効にし、出力しない。尚、ゲート回路ＧＴの構成は、これに限定されない。

【0057】

シフト回路ＳＨＣは、ゲート回路ＧＴから送信された変換データをスイッチ素子ＳＷのトランジスタＴｒＬ、ＴｒＲの制御信号ＣＮＴ＿ＳＷに変換する。例えば、図８の変換データの１６ビットデータのうち右から３番目のみが“１”に反転している。この場合、シフト回路ＳＨＣは、トランジスタＴｒＲの制御信号ＣＮＴ＿ＳＷを変換データと同じ１６ビットデータとし、右端から３番目までのビットが“１”であり、その他のビットが“０”となる制御信号ＣＮＴ＿ＳＷを生成する。この場合、スイッチ素子ＳＷｊにおいて、トランジスタＴｒＬのゲートには、トランジスタＴｒＲのゲートに入力される制御信号ＣＮＴ＿ＳＷの反転信号となる信号が入力される。即ち、トランジスタＴｒＬのゲートに入力される制御信号は、右端から３番目までのビットが“０”であり、その他のビットが“１”となる。シフト回路ＳＨＣは制御信号ＣＮＴ＿ＳＷをスイッチング回路ＳＷＣへ送信する。

【0058】

図１０は、シフト回路の構成例を示すブロック図である。シフト回路ＳＨＣは、変換データの各ビットに対応するＯＲ回路Ｇｏｒを備えている。例えば、変換データが１６ビットデータである場合には、シフト回路ＳＨＣは、１６個のＯＲ回路Ｇｏｒを備えている。ＯＲ回路Ｇｏｒの一方の入力端子は、変換データの対応するビットを入力する。ＯＲ回路Ｇｏｒの他方の入力端子は、０または隣接する直前のカラムのＯＲ回路Ｇｏｒの出力を入力する。これにより、０を他方の入力端子から入力する最初のカラムのＯＲ回路Ｇｏｒから変換データの“０”を入力するＯＲ回路Ｇｏｒまでの全てのＯＲ回路Ｇｏｒは、“０”を出力する。変換データの“１”を入力するＯＲ回路Ｇｏｒ以降のカラムのＯＲ回路Ｇｏｒは、全て“１”を出力する。これにより、シフト回路ＳＨＣは、ゲート回路ＧＴからの変換データをトランジスタＴｒＲの制御信号ＣＮＴ＿ＳＷに変換する。トランジスタＴｒＬの制御信号ＣＮＴ＿ＳＷは、トランジスタＴｒＲの制御信号ＣＮＴ＿ＳＷの論理をインバータ等で反転させればよい。なお、図１０において、ＯＲ回路Ｇｏｒからの出力信号はバッファを介してスイッチング回路ＳＷＣ側へ出力されているが、このバッファは省略可能である。

【0059】

変換データの全てのビットが“０”である場合（即ち、不良セルが無い場合）、トランジスタＴｒＲの制御信号ＣＮＴ＿ＳＷは、全て“０”となり、トランジスタＴｒＬのゲートに入力される信号は、全て“１”となる。

【0060】

また、例えば、トランジスタＴｒＲの制御信号ＣＮＴ＿ＳＷが右端から３番目までのビットが“１”であり、その他のビットが“０”となっている場合、スイッチング回路ＳＷＣは、右端から３番目までのトランジスタＴｒＲをオン状態にし、それ以外のトランジスタＴｒＲをオフ状態にする。一方、トランジスタＴｒＬのゲートに入力される制御信号は右端から３番目までのビットが“０”であり、その他のビットが“１”となっているので、スイッチング回路ＳＷＣは、右端から３番目までのトランジスタＴｒＬをオフ状態にし、それ以外のトランジスタＴｒＬをオン状態にする。これにより、スイッチング回路ＳＷＣは、右から３番目のカラムのセンスアンプＳＡからデータを出力しない。即ち、スイッチング回路ＳＷＣは、不良セルのあるビット線ＶＢＬ０およびグローバルビット線ＧＢＬからのデータを出力せず、その代わりに冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤからのデータを出力する。

【0061】

同様に、ロウアドレスＲＡＤＤで指定された選択ビット線ＶＢＬのアドレスＡＤＤ＿ＶＢＬがＶＢＬ１である場合、マルチプレクサＭＵＸは、アドレスＡＤＤ＿ＧＢＬｆ“１０１０”をデコーダＤＣへ送信する。アドレスＡＤＤ＿ＧＢＬｆ“１０１０”は、例えば、グローバルビット線ＧＢＬのうち右から１１番目のカラムのグローバルビット線ＧＢＬに接続されたビット線ＶＢＬ１に不良セルがあることを示す。

【0062】

デコーダＤＣがアドレスＡＤＤ＿ＧＢＬｆ“１０１０”をデコードすると、１６ビットデータは、“０００００１００００００００００”となる。

【0063】

アドレスＡＤＤ＿ＶＢＬがＶＢＬ１である場合、有効情報Ｖａｌｉｄが“１”であるので、ゲート回路ＧＴは、ラッチ回路ＬＡＴにラッチされた変換データを有効にシフト回路ＳＨＣへ送信する。

【0064】

シフト回路ＳＨＣが、この１６ビットデータを変更すると、トランジスタＴｒＲの制御信号ＣＮＴ＿ＳＷは、“０００００１１１１１１１１１１１”となる。トランジスタＴｒＬのゲートに入力される制御信号は、“１１１１１０００００００００００”となる。

【0065】

これにより、スイッチング回路ＳＷＣは、右端から１１番目までのトランジスタＴｒＲをオン状態にし、それ以外のトランジスタＴｒＲをオフ状態にする。一方、スイッチング回路ＳＷＣは、右端から１１番目までのトランジスタＴｒＬをオフ状態にし、それ以外のトランジスタＴｒＬをオン状態にする。これにより、スイッチング回路ＳＷＣは、右から１１番目のカラムのセンスアンプＳＡからデータを出力しない。即ち、スイッチング回路ＳＷＣは、不良セルのあるビット線ＶＢＬ１およびグローバルビット線ＧＢＬからのデータを出力せず、その代わりに冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤからのデータを出力する。

【0066】

同様に、ロウアドレスＲＡＤＤで指定された選択ビット線ＶＢＬのアドレスがＶＢＬ２である場合、スイッチ制御回路ＳＳＣは、アドレスＡＤＤ＿ＧＢＬｆ“１０００”をマルチプレクサＭＵＸへ送信する。アドレスＡＤＤ＿ＧＢＬｆ“１０００”は、例えば、グローバルビット線ＧＢＬのうち右から９番目のカラムのグローバルビット線ＧＢＬに接続されたビット線ＶＢＬ２に不良セルがあることを示す。

【0067】

ラッチ回路ＬＡＴがアドレスＡＤＤ＿ＧＢＬｆ“１０００”をデコードすると、１６ビットデータは、“０００００００１００００００００”となる。

【0068】

アドレスＡＤＤ＿ＶＢＬがＶＢＬ２である場合、有効情報Ｖａｌｉｄが“１”であるので、ゲート回路ＧＴは、ラッチ回路ＬＡＴにラッチされた変換データを有効にシフト回路ＳＨＣへ送信する。

【0069】

シフト回路ＳＨＣが、この１６ビットデータを変更すると、トランジスタＴｒＲの制御信号ＣＮＴ＿ＳＷは、“０００００００１１１１１１１１１”となる。トランジスタＴｒＬのゲートに入力される制御信号は、“１１１１１１１０００００００００”となる。

【0070】

これにより、スイッチング回路ＳＷＣは、右端から９番目までのトランジスタＴｒＲをオン状態にし、それ以外のトランジスタＴｒＲをオフ状態にする。一方、スイッチング回路ＳＷＣは、右端から９番目までのトランジスタＴｒＬをオフ状態にし、それ以外のトランジスタＴｒＬをオン状態にする。これにより、スイッチング回路ＳＷＣは、右から９番目のカラムのセンスアンプＳＡからデータを出力しない。即ち、スイッチング回路ＳＷＣは、不良セルのあるビット線ＶＢＬ２およびグローバルビット線ＧＢＬからのデータを出力せず、その代わりに冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤからのデータを出力する。

【0071】

ロウアドレスＲＡＤＤで指定された選択ビット線ＶＢＬのアドレスＡＤＤ＿ＶＢＬがＶＢＬｋである場合、スイッチ制御回路ＳＳＣは、任意のアドレスＡＤＤ＿ＧＢＬｆ“＊＊＊＊”をマルチプレクサＭＵＸへ送信する。任意のアドレスＡＤＤ＿ＧＢＬｆ“＊＊＊＊”は、マルチプレクサＭＵＸを介して、デコーダＤＣにおいてデコードされ、ラッチ回路ＬＡＴでラッチされる。しかし、有効情報Ｖａｌｉｄが“０”であるので、ゲート回路ＧＴは、アドレスＡＤＤ＿ＧＢＬｆに関わらず、変換データの全ビットを０にする。この場合、シフト回路ＳＨＣは、トランジスタＴｒＲの制御信号ＣＮＴ＿ＳＷを全ビット“０”とする。この場合、スイッチ素子ＳＷｊにおいて、トランジスタＴｒＬのゲートに入力される制御信号はトランジスタＴｒＲへの制御信号ＣＮＴ＿ＳＷの反転信号とされる。即ち、トランジスタＴｒＬの制御信号ＣＮＴ＿ＳＷは、全ビットが“１”となる。

【0072】

これにより、スイッチング回路ＳＷＣは、全カラムのトランジスタＴｒＬをオン状態にする。これにより、スイッチング回路ＳＷＣは、全カラムのセンスアンプＳＡからデータを出力し、冗長ユニットＲＤＤのセンスアンプＳＡ＿ＲＤＤからのデータを出力しない。

【0073】

尚、シフト回路ＳＨＣの構成は、これに限定されない。

【0074】

このように、本実施形態による半導体記憶装置１は、階層ビット線構造を有するメモリセルアレイＭＣＡの読出し動作において、ローカルビット線ＶＢＬを指定するロウアドレスＲＡＤＤに基づいて、不良セルのあるローカルビット線ＶＢＬに接続されたグローバルビット線ＧＢＬを特定する。スイッチング回路ＳＷＣは、不良セルのあるローカルビット線ＶＢＬに接続されたグローバルビット線ＧＢＬに代えて、冗長ユニットＲＤＤを選択する。これにより、読出し動作においてロウアドレスＲＡＤＤで指定されたローカルビット線ＶＢＬごとにスイッチング回路ＳＷＣを切り替えて、不良セルのあるローカルビット線ＶＢＬに接続されたグローバルビット線ＧＢＬに代えて、冗長ユニットＲＤＤのグローバルビット線ＧＢＬ＿ＲＤＤを選択することができる。その結果、複数の不良セルが複数のローカルビット線ＶＢＬに亘って存在しても、ロウアドレスＲＡＤＤが異なる限りにおいて、冗長ユニットＲＤＤで救済することができる。

【0075】

スイッチング回路ＳＷＣがフューズなどで固定されている場合、冗長ユニットＲＤＤは、１つのグローバルビット線ＧＢＬにある不良セルを救済することはできるが、他のグローバルビット線ＧＢＬにある不良セルを救済することができない。また、不良セルのあるローカルビット線ＶＢＬとグローバルビット線ＧＢＬを共有する正常なローカルビット線ＶＢＬは使用されないため、無駄となる。

【0076】

これに対し、本実施形態によるスイッチング回路ＳＷＣは、ロウアドレスＲＡＤＤで指定されたローカルビット線ＶＢＬに応じてスイッチ素子ＳＷを切り替える。よって、本実施形態では、複数の不良セルが複数のグローバルビット線ＧＢＬまたは複数のローカルビット線ＶＢＬに亘って存在しても、ロウアドレスＲＡＤＤが異なる限りにおいて、冗長ユニットＲＤＤで救済することができる。また、不良セルのあるローカルビット線ＶＢＬとグローバルビット線ＧＢＬを共有する正常なローカルビット線ＶＢＬを無駄なく使用することができる。

【0077】

ただし、ワード線を共有する同一ロウアドレスの複数のビット線ＶＢＬ０に複数の不良セルがある場合には、冗長アレイＲＤＤによって救済することはできない。この場合、図３、図１２または図１３のＹ方向に冗長アレイ、冗長ワード線および冗長ビット線ＶＢＬ（いずれも図示せず）を追加し、ビット線ＶＢＬ０を指定するロウアドレスに代わり、冗長ワード線を選択するロウアドレスを指定すればよい。これにより、同一ロウアドレスの複数のビット線ＶＢＬ０に複数の不良セルがある場合でも、その複数の不良セルを救済することができる。

【0078】

尚、ゲート回路ＧＴは、デコーダＤＣとラッチ回路ＬＡＴとの間に設けてもよい。ゲート回路ＧＴがデコーダＤＣとラッチ回路ＬＡＴとの間にある場合、ゲート回路ＧＴは、有効情報Ｖａｌｉｄが“１”のときに、デコーダＤＣからのデータをラッチ回路ＬＡＴへそのまま転送する。ゲート回路ＧＴは、有効情報Ｖａｌｉｄが“０”のときに、デコーダＤＣからのデータをラッチ回路ＬＡＴへ転送しない。このような構成であっても、本実施形態の効果は失われない。
（第２実施形態）
図１１は、第２実施形態によるスイッチ制御回路ＳＳＣの構成例および動作例を示す概念図である。第２実施形態では、スイッチ制御回路ＳＳＣは、読出し動作において、不良セルのあるグローバルビット線ＧＢＬのアドレスＡＤＤ＿ＧＢＬｆおよびビット線ＶＢＬのアドレスＡＤＤ＿ＶＢＬの全てを予めデコードしてラッチ回路ＬＡＴに保持しておく。また、有効情報Ｖａｌｉｄも図示しない別のラッチ回路に保持しておく。

【0079】

マルチプレクサＭＵＸが、ロウアドレスＲＡＤＤに基づいて、読出し対象のビット線ＶＢＬに接続されたグローバルビット線ＧＢＬのアドレスＡＤＤ＿ＧＢＬｆをラッチ回路ＬＡＴからゲート回路ＧＴへ送信する。ゲート回路ＧＴは、対応するロウアドレスＲＡＤＤの有効情報Ｖａｌｉｄに基づいて、ラッチ回路ＬＡＴにラッチされた変換データを有効にシフト回路ＳＨＣへ送信する、あるいは、ラッチ回路ＬＡＴにラッチされた変換データを無効としてシフト回路ＳＨＣに送信しない。

【0080】

このように、マルチプレクサＭＵＸは、不良セルのあるローカルビット線ＶＢＬに接続されたグローバルビット線ＧＢＬのアドレスＡＤＤ＿ＧＢＬｆをラッチ回路ＬＡＴから選択的に出力してもよい。

【0081】

この場合、マルチプレクサＭＵＸは、ラッチ回路ＬＡＴとゲート回路ＧＴとの間に設けられる。ゲート回路ＧＴは、マルチプレクサＭＵＸとシフト回路ＳＨＣとの間に設けられる。

【0082】

第２実施形態のその他の構成および動作は、第１実施形態の対応する構成および動作と同じでよい。これにより、第２実施形態は、第１実施形態と同様の効果を得ることができる。

【0083】

（ビット線ＶＢＬの配置）
図１２は、ビット線ＶＢＬの配置例を示す概略平面図である。図１２は、Ｚ方向から見た平面視を示している。この例では、ビット線ＶＢＬは、ワード線ＷＬとグローバルビット線ＧＢＬとの交差位置に間欠的に配置されている。例えば、ビット線ＶＢＬは、ワード線ＷＬに沿ってＸ方向に配列された上記交差位置に1つ置きに配置され、かつ、グローバルビット線ＧＢＬに沿ってＹ方向に配列された上記交差位置に１つ置きに配置されている。

【0084】

この場合、センスアンプＳＡの２つの入力端子は、１つのメモリセルアレイに電気的に接続された隣接する２つのグローバルビット線ＧＢＬのペアにそれぞれ接続される。ロウアドレスによって選択される１つのワード線ＷＬに接続されるビット線ＶＢＬは、隣接するグローバルビット線ＧＢＬのペアの一方のみに接続されている。そのグローバルビット線ＧＢＬのペアの他方は、ビット線ＶＢＬに接続されず、参照信号を伝達する。センスアンプＳＡ＿ＲＤＤも同様の接続構成を有する。

【0085】

このように、センスアンプＳＡ、ＳＡ＿ＲＤＤは、１つのメモリセルアレイに電気的に接続されたグローバルビット線ＧＢＬのペアに接続されていてもよい。このようなビット線構成は、所謂、Ｆｏｌｄｅｄ型ビット線構成とも呼ばれる。

【0086】

図１３は、ビット線ＶＢＬの他の配置例を示す概略平面図である。図１３は、Ｚ方向から見た平面視を示している。この例では、ビット線ＶＢＬは、ワード線ＷＬとグローバルビット線ＧＢＬとの交差位置のそれぞれに配置されている。例えば、ビット線ＶＢＬは、ワード線ＷＬに沿ってＸ方向に配列された上記交差位置のそれぞれに配置され、かつ、グローバルビット線ＧＢＬに沿ってＹ方向に配列された上記交差位置のそれぞれに配置されている。

【0087】

この場合、センスアンプＳＡの２つの入力端子は、その両側にある２つのメモリセルアレイにそれぞれに電気的に接続された２つのグローバルビット線ＧＢＬのペアに接続されている。ロウアドレスによって選択される１つのワード線ＷＬに接続されるビット線ＶＢＬは、グローバルビット線ＧＢＬのペアの一方に接続されている。グローバルビット線ＧＢＬのペアの他方は、ビット線ＶＢＬに接続されず、参照信号を伝達する。センスアンプＳＡ＿ＲＤＤも同様の接続構成を有する。

【0088】

このように、センスアンプＳＡ、ＳＡ＿ＲＤＤは、２つのメモリセルアレイに電気的に接続されたグローバルビット線ＧＢＬのペアに接続されていてもよい。このようなビット線構成は、所謂、Ｏｐｅｎ型ビット線構成とも呼ばれる。

【0089】

上記実施形態のビット線構成は、Ｆｏｌｄｅｄ型ビット線構成またはＯｐｅｎ型ビット線構成のいずれであってもよい。

【0090】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0091】

１ 半導体記憶装置
ＭＣＡ メモリセルアレイ
ＷＬ ワード線
ＶＢＬ ビット線
ＧＢＬ グローバルビット線
ＳＡ センスアンプ
ＭＵ メモリユニット
ＲＤＤ 冗長ユニット
ＳＷＣ スイッチング回路
ＳＳＣ スイッチ制御回路
ＣＮＴ コントローラ
ＳＷ スイッチ素子
ＴｒＬ，ＴｒＲ トランジスタ
ＮＶＭ メモリ
ＤＣ デコーダ
ＭＵＸ マルチプレクサ
ＧＴ ゲート回路
ＬＡＴ ラッチ回路
ＳＨＣ シフト回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】