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特開2025-11108人工ニューラルネットワークにおけるアナログニューラルメモリアレイのための不揮発性メモリセルのページ又はワードの精密チューニング及び関連する高電圧回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025011108
(43)【公開日】2025-01-23
(54)【発明の名称】人工ニューラルネットワークにおけるアナログニューラルメモリアレイのための不揮発性メモリセルのページ又はワードの精密チューニング及び関連する高電圧回路
(51)【国際特許分類】
G11C 16/34 20060101AFI20250116BHJP
G11C 16/10 20060101ALI20250116BHJP
G11C 11/54 20060101ALI20250116BHJP
G11C 16/16 20060101ALI20250116BHJP
G11C 16/04 20060101ALI20250116BHJP
【ＦＩ】
G11C16/34 136
G11C16/10 150
G11C11/54
G11C16/16
G11C16/04 120
【審査請求】有
【請求項の数】30
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024163480
(22)【出願日】2024-09-20
(62)【分割の表示】P 2022556563の分割
【原出願日】2020-09-22
(31)【優先権主張番号】62/993,008
(32)【優先日】2020-03-22
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/024,410
(32)【優先日】2020-09-17
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】トラン、ヒュー バン
(72)【発明者】
【氏名】ブー、サン
(72)【発明者】
【氏名】トリン、ステファン
(72)【発明者】
【氏名】ホン、スタンレー
(72)【発明者】
【氏名】リ、アン
(72)【発明者】
【氏名】レムケ、スティーブン
(72)【発明者】
【氏名】ティワリ、ビピン
(72)【発明者】
【氏名】ドー、ナン
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA03
5B225CA18
5B225DB02
5B225DB08
5B225DB22
5B225EA01
5B225FA01
5B225FA06
(57)【要約】 （修正有）
【課題】不揮発性メモリセルのワード又はページでチューニングを実行する方法を提供する。
【解決手段】ページ又はワード基準の双方向チューニングアルゴリズムは、不揮発性メモリセルのワード又はページを消去するステップと、不揮発性メモリセルのワード又はページのソフトプログラミングを実行するステップと、不揮発性メモリセルのワード又はページの粗プログラミングを実行するステップと、不揮発性メモリセルのワード又はページの微細プログラミングを実行するステップと、不揮発性メモリセルのワード又はページ内の任意の高速ビットを識別して、それらのビットが、通常（非高速及び非低速）ビットとは異なるシーケンスを使用してプログラムされるようにするステップと、を含む。
【選択図】図２０Ｂ
【解決手段】ページ又はワード基準の双方向チューニングアルゴリズムは、不揮発性メモリセルのワード又はページを消去するステップと、不揮発性メモリセルのワード又はページのソフトプログラミングを実行するステップと、不揮発性メモリセルのワード又はページの粗プログラミングを実行するステップと、不揮発性メモリセルのワード又はページの微細プログラミングを実行するステップと、不揮発性メモリセルのワード又はページ内の任意の高速ビットを識別して、それらのビットが、通常（非高速及び非低速）ビットとは異なるシーケンスを使用してプログラムされるようにするステップと、を含む。
【選択図】図２０Ｂ
【特許請求の範囲】
【請求項1】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲートイネーブルトランジスタであって、それぞれの消去ゲートイネーブルトランジスタは、不揮発性メモリセルのワードの消去ゲート端子に結合されている、複数の消去ゲートイネーブルトランジスタと、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲートイネーブルトランジスタであって、それぞれの消去ゲートイネーブルトランジスタは、不揮発性メモリセルのワードの消去ゲート端子に結合されている、複数の消去ゲートイネーブルトランジスタと、を備える、アナログニューラルメモリシステム。
【請求項2】
複数の消去ゲート線であって、それぞれの消去ゲート線は、消去ゲートイネーブルトランジスタに結合されている、複数の消去ゲート線を更に備え、
不揮発性メモリセルのワードは、前記消去ゲートイネーブルトランジスタをオンにすることによって同時に消去され得る、請求項１に記載のシステム。
不揮発性メモリセルのワードは、前記消去ゲートイネーブルトランジスタをオンにすることによって同時に消去され得る、請求項１に記載のシステム。
【請求項3】
第１の行のワード及び前記第１の行に隣接する第２の行のワードは、１つのソース線を共有する、請求項１に記載のシステム。
【請求項4】
それぞれのワードは、１つのセルを含む、請求項１に記載のシステム。
【請求項5】
それぞれのワードは、２つ以上のセルを含む、請求項１に記載のシステム。
【請求項6】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲートイネーブルトランジスタであって、それぞれの消去ゲートイネーブルトランジスタは、不揮発性メモリセルのページの消去ゲート端子に結合されており、前記ページは、不揮発性メモリセルの２つのワードを隣接する行に含む、複数の消去ゲートイネーブルトランジスタと、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲートイネーブルトランジスタであって、それぞれの消去ゲートイネーブルトランジスタは、不揮発性メモリセルのページの消去ゲート端子に結合されており、前記ページは、不揮発性メモリセルの２つのワードを隣接する行に含む、複数の消去ゲートイネーブルトランジスタと、を備える、アナログニューラルメモリシステム。
【請求項7】
複数の消去ゲート線であって、それぞれの消去ゲート線は、消去ゲートイネーブルトランジスタに結合されている、複数の消去ゲート線を更に備え、
不揮発性メモリセルのワードは、前記消去ゲートイネーブルトランジスタをオンにすることによって同時に消去され得る、請求項６に記載のシステム。
不揮発性メモリセルのワードは、前記消去ゲートイネーブルトランジスタをオンにすることによって同時に消去され得る、請求項６に記載のシステム。
【請求項8】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲート線であって、それぞれの消去ゲート線は、不揮発性メモリセルのページの消去ゲート端子に結合されており、前記ページは、不揮発性メモリセルの２つのワードを隣接する行に含む、複数の消去ゲート線と、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
複数の消去ゲート線であって、それぞれの消去ゲート線は、不揮発性メモリセルのページの消去ゲート端子に結合されており、前記ページは、不揮発性メモリセルの２つのワードを隣接する行に含む、複数の消去ゲート線と、を備える、アナログニューラルメモリシステム。
【請求項9】
ワードを形成する不揮発性メモリセルは、前記複数の消去ゲート線のうちの対応する１つに結合された消去ゲートイネーブルトランジスタをオンにすることによって、同時にプログラム又は消去され得る、請求項８に記載のシステム。
【請求項10】
前記消去ゲート線は、制御ゲート線に直交する、請求項８に記載のシステム。
【請求項11】
不揮発性メモリセルのワード又はページに対してチューニングを実行する方法であって、前記方法は、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページのプログラミングを実行するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページ内の任意の高速ビットを識別するステップと、を含む、方法。
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページのプログラミングを実行するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページ内の任意の高速ビットを識別するステップと、を含む、方法。
【請求項12】
前記識別するステップは、前記ワード又は前記ページ内のそれぞれのセルのプログラミング速度を監視するステップを含む、請求項１１に記載の方法。
【請求項13】
前記識別するステップは、前記ワード又は前記ページ内のそれぞれのセルのプログラミング中に、電流の経時変化を監視するステップを含む、請求項１１に記載の方法。
【請求項14】
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページを消去するステップを更に含む、請求項１１に記載の方法。
【請求項15】
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページのソフトプログラミングを実行するステップを更に含む、請求項１１に記載の方法。
【請求項16】
前記プログラミングを実行するステップは、前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページの粗プログラミングを含む、請求項１１に記載の方法。
【請求項17】
前記プログラミングを実行するステップは、前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページの微細プログラミングを含む、請求項１６に記載の方法。
【請求項18】
微細プログラミングを実行する前記ステップの後に、前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページの超微細プログラミングを実行するステップを更に含む、請求項１７に記載の方法。
【請求項19】
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページを消去するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページにおいて高速ビットをプログラム及び検証するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページにおいて非高速ビットをプログラム及び検証するステップと、を更に含み、
前記高速ビットの前記プログラミング及び前記非高速ビットの前記プログラミングは、異なるプログラミングシーケンスを利用する、請求項１１に記載の方法。
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページにおいて高速ビットをプログラム及び検証するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページにおいて非高速ビットをプログラム及び検証するステップと、を更に含み、
前記高速ビットの前記プログラミング及び前記非高速ビットの前記プログラミングは、異なるプログラミングシーケンスを利用する、請求項１１に記載の方法。
【請求項20】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
第１の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の電圧をランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせるステップと、を含む、方法。
第１の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の電圧をランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせるステップと、を含む、方法。
【請求項21】
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の前記電圧をランプダウンさせるステップと、
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項２０に記載の方法。
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項２０に記載の方法。
【請求項22】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項２０に記載の方法。
【請求項23】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
第１の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の制御ゲート電圧を中間電圧までランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子のソース線電圧をランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の消去ゲート電圧をランプアップさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記制御ゲート電圧をランプアップさせるステップと、を含む、方法。
第１の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の制御ゲート電圧を中間電圧までランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子のソース線電圧をランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の消去ゲート電圧をランプアップさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記制御ゲート電圧をランプアップさせるステップと、を含む、方法。
【請求項24】
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記制御ゲート電圧を中間電圧までランプダウンさせるステップと、
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の前記消去ゲート電圧をランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記ソース線電圧をランプダウンさせるステップと、
前記第６の期間後の第７の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記制御ゲート電圧をランプダウンさせるステップと、を更に含む、請求項２３に記載の方法。
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の前記消去ゲート電圧をランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記ソース線電圧をランプダウンさせるステップと、
前記第６の期間後の第７の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記制御ゲート電圧をランプダウンさせるステップと、を更に含む、請求項２３に記載の方法。
【請求項25】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項２３に記載の方法。
【請求項26】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
第１の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の電圧を第１の中間電圧までランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧を第２の中間電圧までランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせ、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧を更にランプアップさせ、前記不揮発性メモリセルの前記ワードの前記制御ゲート端子の前記電圧を第３の中間電圧まで更にランプアップさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記電圧をランプアップさせるステップと、を含む、方法。
第１の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の電圧を第１の中間電圧までランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧を第２の中間電圧までランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせ、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧を更にランプアップさせ、前記不揮発性メモリセルの前記ワードの前記制御ゲート端子の前記電圧を第３の中間電圧まで更にランプアップさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記電圧をランプアップさせるステップと、を含む、方法。
【請求項27】
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記電圧を前記第３の中間電圧までランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧を前記第２の中間電圧までランプダウンさせるステップと、
前記第６の期間後の第７の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記電圧を前記第１の中間電圧までランプダウンさせるステップと、
前記第７の期間後の第８の期間中に、前記不揮発性メモリセルのワードの消去ゲート端子の前記電圧をランプダウンさせるステップと、
前記第７の期間後の前記第８の期間中に、前記不揮発性メモリセルのワードのソース線端子の前記電圧をランプダウンさせるステップと、
前記第８の期間後の第９の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項２６に記載の方法。
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧を前記第２の中間電圧までランプダウンさせるステップと、
前記第６の期間後の第７の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の前記電圧を前記第１の中間電圧までランプダウンさせるステップと、
前記第７の期間後の第８の期間中に、前記不揮発性メモリセルのワードの消去ゲート端子の前記電圧をランプダウンさせるステップと、
前記第７の期間後の前記第８の期間中に、前記不揮発性メモリセルのワードのソース線端子の前記電圧をランプダウンさせるステップと、
前記第８の期間後の第９の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項２６に記載の方法。
【請求項28】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項２６に記載の方法。
【請求項29】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
第１の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせ、前記不揮発性メモリセルのワードの制御ゲート端子の電圧をランプアップさせるステップと、を含む、方法。
第１の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせ、前記不揮発性メモリセルのワードの制御ゲート端子の電圧をランプアップさせるステップと、を含む、方法。
【請求項30】
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の前記電圧をランプダウンさせ、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプダウンさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項２９に記載の方法。
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項２９に記載の方法。
【請求項31】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項２９に記載の方法。
【請求項32】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
複数のランプステップによって、ある期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の電圧をランプアップさせるステップを含む、方法。
複数のランプステップによって、ある期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の電圧をランプアップさせるステップを含む、方法。
【請求項33】
前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップを更に含む、請求項３２に記載の方法。
【請求項34】
前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせるステップを更に含む、請求項３２に記載の方法。
【請求項35】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項３２に記載の方法。
【請求項36】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
消去ゲートデコード信号を提供するための消去ゲートデコーダと、２つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
消去ゲートデコード信号を提供するための消去ゲートデコーダと、２つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
【請求項37】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
消去ゲートデコード信号を提供するための消去ゲートデコーダと、４つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
消去ゲートデコード信号を提供するための消去ゲートデコーダと、４つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
【請求項38】
高電圧ラッチを更に備える、請求項３７に記載のシステム。
【請求項39】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
２つの消去ゲートデコード信号を提供するための消去ゲートデコーダと、８つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
２つの消去ゲートデコード信号を提供するための消去ゲートデコーダと、８つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
【請求項40】
高電圧ラッチ回路を更に備える、請求項３９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０２０年３月２２日に出願された「Ｐｒｅｃｉｓｉｏｎ Ｔｕｎｉｎｇ ｏｆ ａ Ｐａｇｅ ｏｒ Ｗｏｒｄ ｏｆ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ａｎｄ Ａｓｓｏｃｉａｔｅｄ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｃｉｒｃｕｉｔｓ ｆｏｒ ａｎ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ ａｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国仮特許出願第６２／９９３，００８号、及び、２０２０年９月１７日に出願された「Ｐｒｅｃｉｓｉｏｎ Ｔｕｎｉｎｇ ｏｆ ａ Ｐａｇｅ ｏｒ Ｗｏｒｄ ｏｆ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ａｎｄ Ａｓｓｏｃｉａｔｅｄ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｃｉｒｃｕｉｔｓ ｆｏｒ ａｎ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ ａｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国特許出願第１７／０２４，４１０号の優先権を主張する。
本出願は、２０２０年３月２２日に出願された「Ｐｒｅｃｉｓｉｏｎ Ｔｕｎｉｎｇ ｏｆ ａ Ｐａｇｅ ｏｒ Ｗｏｒｄ ｏｆ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ａｎｄ Ａｓｓｏｃｉａｔｅｄ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｃｉｒｃｕｉｔｓ ｆｏｒ ａｎ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ ａｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国仮特許出願第６２／９９３，００８号、及び、２０２０年９月１７日に出願された「Ｐｒｅｃｉｓｉｏｎ Ｔｕｎｉｎｇ ｏｆ ａ Ｐａｇｅ ｏｒ Ｗｏｒｄ ｏｆ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ａｎｄ Ａｓｓｏｃｉａｔｅｄ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｃｉｒｃｕｉｔｓ ｆｏｒ ａｎ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ ａｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国特許出願第１７／０２４，４１０号の優先権を主張する。
【0002】
（発明の分野）
アナログニューラルメモリ内の不揮発性メモリセルのページ又はワードの精密チューニングを実行するための多数の実施形態が開示される。精密チューニングプロセス中に使用される高電圧回路及びプログラミングシーケンスも開示される。
アナログニューラルメモリ内の不揮発性メモリセルのページ又はワードの精密チューニングを実行するための多数の実施形態が開示される。精密チューニングプロセス中に使用される高電圧回路及びプログラミングシーケンスも開示される。
【背景技術】
【0003】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【0004】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、人工ニューラルネットワークは入力に適応し、学習可能になる。典型的には、人工ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
【0005】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用人工ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【0006】
出願人は以前に、参照により組み込まれる米国特許公開２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。本明細書で使用される場合、ニューロモーフィックという用語は、神経システムのモデルを実装する回路を意味する。アナログニューロモーフィックメモリは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲート上の多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で配置されるメモリセルのアレイは、ベクトル行列乗算（ＶＭＭ）アレイと称され得る。
【0007】
ここで、ＶＭＭで使用され得る異なる不揮発性メモリセルの例について論じる。
＜＜不揮発性メモリセル＞＞
＜＜不揮発性メモリセル＞＞
【0008】
様々なタイプの既知の不揮発性メモリセルが、ＶＭＭアレイで使用され得る。例えば、参照により本明細書に組み込まれる米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
【0009】
ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。
【0010】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４（ソース線端子）に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、励起される（発熱する）。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
【0011】
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を印加する（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。
【0012】
表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１１０の端子に印加され得る典型的な電圧範囲を示す。
表１：図２のフラッシュメモリセル２１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
表１：図２のフラッシュメモリセル２１０の動作
【表1】
【0013】
図３は、制御ゲート（control gate、ＣＧ）端子２８を追加した、図２のメモリセル２１０と同様のメモリセル３１０を示す。制御ゲート端子２８は、プログラミング中に高電圧（例えば、１０Ｖ）、消去中に低又は負電圧（例えば、０ｖ／－８Ｖ）、読み出し中に低又は中程度電圧（例えば、０ｖ／２．５Ｖ）でバイアスされる。他の端子は、図２の端子と同様にバイアスされる。
【0014】
図４は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を備える、４ゲートメモリセル４１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
【0015】
表２は、読み出し、消去、及びプログラム動作を実行するためのメモリセル４１０の端子に印加され得る典型的な電圧範囲を示す。
表２：図４のフラッシュメモリセル４１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
表２：図４のフラッシュメモリセル４１０の動作
【表2】
【0016】
図５は、メモリセル５１０が消去ゲート（erase gate、ＥＧ）端子を含まないことを除いて、図４のメモリセル４１０と同様のメモリセル５１０を示す。消去は、基板１８を高電圧にバイアスし、制御ゲートＣＧ端子２８を低電圧又は負電圧にバイアスすることによって行われる。代替的に、ワード線端子２２を正電圧にバイアスし、制御ゲート端子２８を負電圧にバイアスすることによって、消去が行われる。プログラミング及び読み出しは、図４のものと同様である。
【0017】
図６は、別の種類のフラッシュメモリセルである、３ゲートメモリセル６１０を示す。メモリセル６１０は、メモリセル６１０が別個の制御ゲート端子を有しないことを除いて、図４のメモリセル４１０と同一である。（消去ゲート端子の使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図４のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線端子に印加されなければならない。
【0018】
表３は、読み出し、消去、及びプログラム動作を実行するためのメモリセル６１０の端子に印加され得る典型的な電圧範囲を示す。
表３：図６のフラッシュメモリセル６１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
表３：図６のフラッシュメモリセル６１０の動作
【表3】
【0019】
図７は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル７１０を示す。メモリセル７１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート端子２２（ワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。プログラミングは、チャネル１８から、ドレイン領域１６の隣のチャネル領域内の浮遊ゲート２０へのホット電子注入を使用して実行され、消去は、浮遊ゲート２０から基板１２へのファウラーノルドハイム電子トンネリングを使用して実行される。読み出し動作は、メモリセル２１０について前述したものと同様の方法で動作する。
【0020】
【0021】
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。任意選択的に、メモリセル２１０、３１０、４１０、５１０、６１０、又は７１０の行及び列を含むアレイでは、ソース線は、メモリセルの１行又はメモリセルの隣接する２行に結合され得る。すなわち、ソース線端子は、メモリセルの隣接する行によって共有され得る。
【0022】
図８は、ツインスプリットゲートメモリセル８１０を示す。メモリセル８１０は、基板１２の上方に配設され、基板１２から絶縁された浮遊ゲート（ＦＧ）２０と、浮遊ゲート２０の上方に配設され、浮遊ゲート２０から絶縁された制御ゲート２８（ＣＧ）と、浮遊ゲート２０及び制御ゲート２８に隣接して配設され、浮遊ゲート２０及び制御ゲート２８から絶縁された、かつ基板１２の上方に配設され、基板１２から絶縁された消去ゲート３０（ＥＧ）であって、消去ゲート３０は、制御ゲートＣＧの上隅部がＴ字形の消去ゲートの内側隅部に面して消去効率を向上させるように、Ｔ字形で形成される、消去ゲート３０（ＥＧ）と、（ビット線コンタクト２４（ＢＬ）がドレイン拡散領域１６（ＤＲ）に接続されている）浮遊ゲート２０に隣接した基板内のドレイン領域１６（ＤＲ）と、を含む。メモリセルは、メモリセル対（左側のＡ及び右側のＢ）として形成され、共通消去ゲート３０を共有する。このセル設計は、少なくとも、消去ゲートＥＧの下のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、それぞれのメモリセルのチャネル領域を欠く点で、図２～図７を参照して上述されるメモリセルとは異なる。代わりに、単一の連続チャネル領域１８が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１６Ａから他方のメモリセルのドレイン領域１６Ｂまで延在する）。一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート２８を十分な電圧まで上昇させて、それらの間にある浮遊ゲート２０への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢ ２８Ｂからの電圧結合によってＦＧＢ ２０Ｂの電圧を上昇させて、ＦＧＢ ２０Ｂ下のチャネル領域を起動させる）。消去は、浮遊ゲート２０から消去ゲート３０へのファウラーノルドハイム（Fowler Nordheim）電子トンネリングを使用して実行される。プログラミングは、チャネル１８から浮遊ゲート２０へのホット電子注入を使用して実行され、これは、表５にプログラム１として示されている。代替的に、プログラミングは、消去ゲート３０から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、これは、表５にプログラム２として示されている。代替的に、プログラミングは、チャネル１８から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、この場合、条件は、消去ゲート３０が低い正電圧でバイアスされている間に、基板１２は低電圧又は負電圧でバイアスされることを除いて、プログラム２と同様である。
【0023】
表５は、読み出し、消去、及びプログラム動作を実行するためのメモリセル８１０の端子に印加され得る典型的な電圧範囲を示す。この表では、セルＡ（端子ＥＧ、ＣＧＡ、及びＢＬＡを有する）は、それぞれの行における読み出し、プログラム、又は消去動作のために選択されるものとする。
表５：図８のフラッシュメモリセル８１０の動作
表５：図８のフラッシュメモリセル８１０の動作
【表5】
【0024】
上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、２つの修正が行われる。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しできるように線を構成する。第２に、メモリセルの連続（アナログ）プログラミングを提供する。
【0025】
具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲート上の電荷）を、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの異常が最小で、連続的に変えることができる。別の実施形態では、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの異常が最小で、連続的に変えることができる。これはつまり、セル記憶がアナログであるか、又は多数の不連続値（１６個又は６４個の異なる値など）のうちの１つを最低限記憶することができることを意味し、これにより、メモリアレイ内の全てのセルが非常に精確に、かつ個々にチューニング可能となり、また、メモリアレイが、記憶、及びニューラルネットワークのシナプシスの重みへの微細チューニング調整に対して、理想的なものになる。
【0026】
本明細書に記載される方法及び手段は、限定することなく、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュメモリ、ＮＡＮＤフラッシュ、３Ｄフラッシュ、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子メモリ）などの他の不揮発性メモリ技術に適用することができる。本明細書に記載される方法及び手段は、限定することなく、ＳＲＡＭ、ＤＲＡＭ、及び他の揮発性シナプスセルなどのニューラルネットワークに使用される揮発性メモリ技術に適用することができる。
＜＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞＞
＜＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞＞
【0027】
図９は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に示す。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実装することも可能である。
【0028】
Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタ（カーネル）でスキャンし、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと称される）は、シナプスＣＢ１に提供され、そこで、これらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、特徴マップＣ１の層の１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、Ｃ１の異なる特徴マップを生成する。
【0029】
本例では、層Ｃ１において、各々３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、２次元アレイであり、したがってこの例では、層Ｃ１は、２次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な２次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するために使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、長方形エッジ又は特定の特徴のアスペクト比などを識別することができる。
【0030】
層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング関数の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存性を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、各々１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラス（分類）を決定する。この出力は、例えば、元の画像の内容の同定又は分類を示すことができる。
【0031】
シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部を使用して実装される。
【0032】
図１０は、その目的のために使用可能なシステムのブロック図である。ＶＭＭシステム３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図６のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭシステム３２は、行及び列に配置された不揮発性メモリセルを備えるＶＭＭアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を備え、それらのデコーダは、不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３３への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、ＶＭＭアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、ＶＭＭアレイ３３の出力をデコードすることができる。
【0033】
ＶＭＭアレイ３３は、２つの目的を果たす。第１に、ＶＭＭシステム３２によって使用される重みを記憶する。第２に、ＶＭＭアレイ３３は、効果的に、入力に、ＶＭＭアレイ３３に記憶された重みを乗算し、それらを出力線（ソース線又はビット線）ごとに合計して出力を生成し、これは、次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、ＶＭＭアレイ３３は、別個の乗算及び加算の論理回路の必要性をなくし、また、その場でのメモリ計算により電力効率も良い。フィルタ（カーネル）の重みは、単一又は複数のＶＭＭアレイ３３にわたって１つ若しくは複数のビット線（列）又は１つ若しくは複数の行にわたってマッピングされる。
【0034】
ＶＭＭアレイ３３の出力は、ＶＭＭアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動加算器（加算演算増幅器又は加算電流ミラーなど）３８に供給される。差動加算器３８は、正の重み入力及び負の重み入力両方の総和を実行して単一の値を出力するように配置される。
【0035】
差動加算器３８の合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数回路３９は、シグモイド関数、ｔａｎｈ関数、ＲｅＬＵ関数、又は任意の他の非線形関数を提供し得る。活性化関数回路３９の整流された出力値は、次の層（例えば図９のＣ１）の特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、ＶＭＭアレイ３３は、複数のシナプス（それは、ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受信する）を構成し、加算器３８及び活性化関数回路３９は、複数のニューロンを構成する。
【0036】
図１０のＶＭＭシステム３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、デジタルタイミングパルス（この場合、パルスを適切な入力アナログレベルに変換するためにパルス－アナログ変換器ＰＡＣが必要とされ得る）又はデジタルビット（この場合、デジタルビットを適切な入力アナログレベルに変換するためにＤＡＣが提供される）であり得、出力は、アナログレベル（例えば、電流、電圧、又は電荷）、バイナリレベル、デジタルパルス、又はデジタルビットであり得る（この場合、出力アナログレベルをデジタルビットに変換するために出力ＡＤＣが提供される）。
【0037】
図１１は、図中でＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭシステム３２の多数の層の使用を示すブロック図である。図１１に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭシステム３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭシステム３２ａの行列乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭシステム３２ａへのマッピングされたアナログ入力に変換するように、アナログ－アナログ（Ａ／Ａ）変換器によって行うこともできる。入力変換はまた、外部デジタル入力を入力ＶＭＭシステム３２ａへのマッピングされたデジタルパルス（複数可）に変換するように、デジタル－デジタルパルス（Ｄ／Ｐ）変換器によって行うこともできる。
【0038】
入力ＶＭＭシステム３２ａによって生成された出力は、次に、次のＶＭＭシステム（隠しレベル１）３２ｂへの入力として提供され、次に、次のＶＭＭシステムが、さらに次のＶＭＭシステム（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭシステム３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅはそれぞれ、対応の不揮発性メモリアレイを備える、スタンドアローンの物理的システムとすることができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。各ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ、及び３２ｅはまた、そのアレイ又はニューロンの様々な部分に対して時間多重化され得る。図１１に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの全結合層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全に接続された層を含み得ることを理解するであろう。
＜＜ＶＭＭアレイ＞＞
＜＜ＶＭＭアレイ＞＞
【0039】
図１２は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１２００を示す。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０１と、不揮発性基準メモリセルの基準アレイ１２０２（アレイの頂部に位置する）と、を含む。代替的に、別の基準アレイが底部に位置することができる。
【0040】
ＶＭＭアレイ１２００では、制御ゲート線１２０３などの制御ゲート線が垂直方向に延びており（したがって、行方向の基準アレイ１２０２が、制御ゲート線１２０３に直交する）、消去ゲート線１２０４などの消去ゲート線が水平方向に延びている。ここで、ＶＭＭアレイ１２００への入力は、制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３）に提供され、ＶＭＭアレイ１２００の出力は、ソース線（ＳＬ０、ＳＬ１）に現れる。一実施形態では、偶数行のみが使用され、別の実施形態では、奇数行のみが使用される。各ソース線（それぞれＳＬ０、ＳＬ１）に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0041】
ニューラルネットワークについて本明細書に記載されているように、ＶＭＭアレイ１２００の不揮発性メモリセルは、サブスレッショルド領域で動作するように構成されることが好ましい。
【0042】
本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のように弱い反転でバイアスされる：
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルの（実効又は等価）スレッショルド電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量であり、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルの（実効又は等価）スレッショルド電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量であり、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
【0043】
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合、Ｖｇは以下のとおりである：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
【0044】
ベクトル行列乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｗａ／ｗｐ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗａ＝メモリアレイのそれぞれのメモリセルのＷである。Ｖｔｈｐは、基準メモリセル（又は周辺メモリセル若しくはトランジスタ）の（等価又は実効）スレッショルド電圧であり、Ｖｔｈａは、アレイメモリセルの（等価又は実効）スレッショルド電圧である。
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｗａ／ｗｐ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗａ＝メモリアレイのそれぞれのメモリセルのＷである。Ｖｔｈｐは、基準メモリセル（又は周辺メモリセル若しくはトランジスタ）の（等価又は実効）スレッショルド電圧であり、Ｖｔｈａは、アレイメモリセルの（等価又は実効）スレッショルド電圧である。
【0045】
ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。
【0046】
代替的に、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは、（Ｖｇｓ－Ｖｔｈ）に比例する。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは、（Ｖｇｓ－Ｖｔｈ）に比例する。
【0047】
ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。
【0048】
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。
【0049】
代替的に、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝１／２*ベータ*（Ｖｇｓ－Ｖｔｈ）2；ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗα（Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する。
Ｉｄｓ＝１／２*ベータ*（Ｖｇｓ－Ｖｔｈ）2；ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗα（Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する。
【0050】
ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
【0051】
代替的に、本明細書に記載されるＶＭＭアレイのメモリセルは、ニューラルネットワークのそれぞれの層又は多層に対して全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用され得る。
【0052】
図１３は、図２に示されるメモリセル２１０に特に適したニューロンＶＭＭアレイ１３００を示し、入力層と次の層との間のシナプスとして利用される。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、第１の不揮発性基準メモリセルの基準アレイ１３０１と、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を含む。アレイの列方向に配置された基準アレイ１３０１及び１３０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力が流入する状態で、マルチプレクサ１３１４（一部のみ示す）を通してダイオード接続される。基準セルは、目標基準レベルにチューニング（例えば、プログラム）される。目標基準レベルは、基準ミニアレイ行列（図示せず）によって、又はバンドギャップベースの基準回路から提供される。
【0053】
メモリアレイ１３０３は、２つの目的を果たす。第１に、ＶＭＭアレイ１３００により使用される重みを、それぞれのメモリセルに記憶する。第２に、メモリアレイ１３０３は、メモリセルアレイ１３０３に記憶された重みによって、入力（すなわち、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、これを基準アレイ１３０１及び１３０２が入力電圧に変換して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に供給する）を有効に乗算して、次いで、全ての結果（メモリセル電流）を加算して、それぞれのビット線（ＢＬ０～ＢＬＮ）の出力を生成し、この出力は次の層への入力又は最後の層への入力となる。メモリアレイ１３０３が乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性はなくなり、また、電力効率も良い。ここで、電圧入力はワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に提供され、出力は、読み出し（推論）動作中にそれぞれのビット線ＢＬ０～ＢＬＮに現れる。各々のビット線ＢＬ０～ＢＬＮに配置された電流は、その特定のビット線に接続された全ての不揮発性メモリセルからの電流の合計関数を実行する。
【0054】
表６は、ＶＭＭアレイ１３００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示し、ＦＬＴは、浮遊、すなわち電圧が印加されないことを示す。行は、読み出し、消去、及びプログラムの動作を示す。
表６：図１３のＶＭＭアレイ１３００の動作
表６：図１３のＶＭＭアレイ１３００の動作
【表6】
【0055】
図１４は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１４００を示す。ＶＭＭアレイ１４００は、不揮発性メモリセルのメモリアレイ１４０３と、第１の不揮発性基準メモリセルの基準アレイ１４０１と、第２の不揮発性基準メモリセルの基準アレイ１４０２と、を含む。基準アレイ１４０１及び１４０２は、ＶＭＭアレイ１４００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１４００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１３００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ２、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0056】
表７は、ＶＭＭアレイ１４００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表７：図１４のＶＭＭアレイ１４００の動作
表７：図１４のＶＭＭアレイ１４００の動作
【表7】
【0057】
図１５は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１５００を示す。ＶＭＭアレイ１５００は、不揮発性メモリセルのメモリアレイ１５０３と、第１の不揮発性基準メモリセルの基準アレイ１５０１と、第２の不揮発性基準メモリセルの基準アレイ１５０２と、を含む。基準アレイ１５０１及び１５０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力がＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３を通って流入する状態で、マルチプレクサ１５１２（一部のみ示す）を通してダイオード接続される。マルチプレクサ１５１２は、読み出し動作中に第１及び第２の不揮発性基準メモリセルのそれぞれのビット線（ＢＬＲ０など）の一定電圧を確実にするために、対応のマルチプレクサ１５０５及びカスコーディングトランジスタ１５０４をそれぞれ含む。基準セルは、目標基準レベルにチューニングされる。
【0058】
メモリアレイ１５０３は、２つの目的を果たす。第１に、それはＶＭＭアレイ１５００によって使用される重みを記憶する。第２に、メモリアレイ１５０３は、入力（端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、基準アレイ１５０１及び１５０２がこれらの電流入力を入力電圧に変換して、制御ゲート（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に供給する）にメモリセルアレイに記憶された重みを掛けて、次いで、全ての結果（セル電流）を加算して出力を生成し、この出力はＢＬ０～ＢＬＮに現れ、次の層への入力又は最後の層への入力となる。メモリアレイが乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性がなくなり、また、電力効率も良い。ここで、入力は制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に提供され、出力は、読み出し動作中にビット線（ＢＬ０～ＢＬＮ）に現れる。各ビット線に加えられる電流は、その特定のビット線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0059】
ＶＭＭアレイ１５００は、メモリアレイ１５０３内の不揮発性メモリセルの一方向チューニングを実装する。すなわち、各不揮発性メモリセルは消去され、次いで、浮遊ゲート上の所望の電荷に達するまで部分的にプログラムされる。これは、例えば、以下に記載される精密プログラミング技術を使用して実行することができる。過度に多くの電荷が浮遊ゲートに加えられる場合（その場合は誤った値がセルに記憶される）、セルは消去されなければならず、一連の部分的なプログラミング動作をやり直さなければならない。示されるように、同じ消去ゲート（ＥＧ０又はＥＧ１など）を共有する２つの行は、一緒に消去される必要があり（ページ消去として知られる）、その後、各セルは、浮遊ゲート上の所望の電荷に達するまで部分的にプログラムされる。
【0060】
表８は、ＶＭＭアレイ１５００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表８：図１５のＶＭＭアレイ１５００の動作
表８：図１５のＶＭＭアレイ１５００の動作
【表8】
【0061】
図１６は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１６００を示す。ＶＭＭアレイ１６００は、不揮発性メモリセルのメモリアレイ１６０３と、基準アレイ１６０１又は第１の不揮発性基準メモリセルと、第２の不揮発性基準メモリセルの基準アレイ１６０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１６００は、ＶＭＭアレイ１６００が双方向チューニングを実装することを除いてＶＭＭアレイ１６００と同様であり、それぞれの個々のセルは、個別の垂直なＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去され得る。示されるように、基準アレイ１６０１及び１６０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３内の入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１６１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
【0062】
表９は、ＶＭＭアレイ１６００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表９：図１６のＶＭＭアレイ１６００の動作
表９：図１６のＶＭＭアレイ１６００の動作
【表9】
【0063】
ＶＭＭアレイへの入力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビットであり得、出力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビット（この場合、出力アナログレベルの電流又は電圧をデジタルビットに変換するために出力ＡＤＣが必要とされる）であり得る。
【0064】
ＶＭＭアレイ内のそれぞれのメモリセルに関して、それぞれの重みＷは、単一のメモリセルによって、又は差分セルによって、又は２つのブレンドメモリセル（２つ以上のセルの平均）によって実装され得る。差分セルの場合では、重みｗを差分重み（ｗ＝ｗ＋ － ｗ－）として実装するために、２つのメモリセルが必要とされる。２つのブレンドメモリセルの場合は、２つのセルの平均として重みｗを実装するために２つのメモリセルが必要とされる。
【0065】
適切な重みをセルに記憶するのに適切な荷電量が浮遊ゲートにあることを確実にするため、不揮発性メモリセルを正確かつ精密にプログラム及び消去することは不可欠である。
【0066】
必要とされるのは、ワード又はページ基準の精密なチューニングを可能にするＶＭＭシステムであり、ワードは、典型的には、それぞれ複数の論理ビットを記憶する８～６４個のメモリセル（すなわち、それぞれ例えば３～８ビットを記憶するマルチレベルセル）を含み、ページは、それぞれ複数の論理ビットを記憶する６４個のメモリセルを含む。更に必要とされるのは、必要な電圧を生成するための高電圧回路である。更に必要とされるのは、消去ゲート異常及び制御ゲート異常などの望ましくない影響の発生を最小限に抑えるために改善されたプログラミングシーケンスである。
【発明の概要】
【0067】
アナログニューラルメモリ内の不揮発性メモリセルのページ又はワードの精密チューニングを実行するための多数の実施形態が開示される。精密チューニングプロセス中に不揮発性メモリセルの端子に印加される高電圧を生成するために使用される高電圧回路も開示される。精密チューニング中の異常の発生を最小限に抑えるために、端子に電圧を印加するためのプログラミングシーケンスも開示される。
【0068】
一実施形態では、アナログニューラルメモリシステムは、行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含むアレイと、複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、複数の消去ゲートイネーブルトランジスタであって、それぞれの消去ゲートイネーブルトランジスタは、不揮発性メモリセルのワードの消去ゲート端子に結合されている、複数の消去ゲートイネーブルトランジスタと、を含む。
【0069】
別の実施形態では、アナログニューラルメモリシステムは、行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含むアレイと、複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、複数の消去ゲートイネーブルトランジスタであって、それぞれの消去ゲートイネーブルトランジスタは、不揮発性メモリセルのページの消去ゲート端子に結合されており、ページは、隣接する行に不揮発性メモリセルの２つのワードを含む、複数の消去ゲートイネーブルトランジスタと、を含む。
【0070】
別の実施形態では、アナログニューラルメモリシステムは、行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含むアレイと、複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、複数の消去ゲート線であって、それぞれの消去ゲート線は、不揮発性メモリセルのページの消去ゲート端子に結合されており、ページは、隣接する行に不揮発性メモリセルの２つのワードを含む、複数の消去ゲート線と、を含む。
【0071】
別の実施形態では、不揮発性メモリセルのワード又はページでチューニングを実行する方法であって、方法は、不揮発性メモリセルのワード又はページを消去するステップと、不揮発性メモリセルのワード又はページのソフトプログラミングを実行するステップと、不揮発性メモリセルのワード又はページの粗プログラミングを実行するステップと、不揮発性メモリセルのワード又はページの微細プログラミングを実行するステップと、不揮発性メモリセルのワード又はページ内の任意の高速ビットを識別して、それらのビットが、通常（非高速及び非低速）ビットとは異なるシーケンスを使用してプログラムされ得るようにするステップと、を含む。
【0072】
別の実施形態では、行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、方法は、第１の期間中に、不揮発性メモリセルのワードの制御ゲート端子の電圧をランプアップさせるステップと、第１の期間後の第２の期間中に、不揮発性メモリセルのワードのソース線端子の電圧をランプアップさせるステップと、第２の期間後の第３の期間中に、不揮発性メモリセルのワードの消去ゲート線端子の電圧をランプアップさせるステップと、を含む。
【0073】
別の実施形態では、行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、方法は、第１の期間中に、不揮発性メモリセルのワードの制御ゲート端子の電圧を中間電圧までランプアップさせるステップと、第１の期間後の第２の期間中に、不揮発性メモリセルのワードのソース線端子の電圧をランプアップさせるステップと、第２の期間後の第３の期間中に、不揮発性メモリセルのワードの消去ゲート線端子の電圧をランプアップさせるステップと、第３の期間後の第４の期間中に、不揮発性メモリセルのワードの制御ゲート端子の電圧を更にランプアップさせるステップと、を含む。
【0074】
別の実施形態では、行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、方法は、第１の期間中に、不揮発性メモリセルのワードの制御ゲート端子の電圧を第１の中間電圧までランプアップさせるステップと、第１の期間後の第２の期間中に、不揮発性メモリセルのワードのソース線端子の電圧を第２の中間電圧までランプアップさせるステップと、第２の期間後の第３の期間中に、不揮発性メモリセルのワードの消去ゲート線端子の電圧をランプアップさせ、不揮発性メモリセルのワードのソース線端子の電圧を更にランプアップさせ、不揮発性メモリセルのワードの制御ゲート端子の電圧を第３の中間電圧まで更にランプアップさせるステップと、第３の期間後の第４の期間中に、不揮発性メモリセルのワードの制御ゲート端子の電圧を更にランプアップさせるステップと、を含む。
【0075】
別の実施形態では、行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、方法は、第１の期間中に、不揮発性メモリセルのワードのソース線端子の電圧をランプアップさせるステップと、第１の期間後の第２の期間中に、不揮発性メモリセルのワードの消去ゲート線端子の電圧をランプアップさせ、不揮発性メモリセルのワードの制御ゲート端子の電圧をランプアップさせるステップと、を含む。
【0076】
別の実施形態では、アナログニューラルメモリシステムは、行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含むアレイと、複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、回路デコーダブロックであって、消去ゲートデコード信号を提供するための消去ゲートデコーダ、２つの制御ゲート信号を提供するための制御ゲートデコーダ、及びソース線デコード信号を提供するソース線デコーダを含む、回路デコーダブロックと、を含む。
【0077】
別の実施形態では、アナログニューラルメモリシステムは、行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含むアレイと、複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、回路デコーダブロックであって、消去ゲートデコード信号を提供するための消去ゲートデコーダ、４つの制御ゲート信号を提供するための制御ゲートデコーダ、及びソース線デコード信号を提供するソース線デコーダを含む、回路デコーダブロックと、を含む。
【0078】
別の実施形態では、アナログニューラルメモリシステムは、行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含むアレイと、複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、回路デコーダブロックであって、２つの消去ゲートデコード信号を提供するための消去ゲートデコーダ、８つの制御ゲート信号を提供するための制御ゲートデコーダ、及びソース線デコード信号を提供するソース線デコーダを含む、回路デコーダブロックと、を含む。
【0079】
【0080】
【0081】
【0082】
【0083】
【0084】
【0085】
【0086】
【0087】
【0088】
【0089】
【0090】
【0091】
【0092】
【0093】
【0094】
【0095】
【0096】
【0097】
【0098】
【0099】
【0100】
【0101】
【0102】
【0103】
【0104】
【0105】
【0106】
【0107】
【0108】
【0109】
【0110】
【0111】
【0112】
【0113】
【0114】
【0115】
【図面の簡単な説明】
【0116】
【図1】先行技術の人工ニューラルネットワークを示す。
【図2】先行技術のスプリットゲートフラッシュメモリセルを示す。
【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図4】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図5】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図6】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図7】先行技術の積層ゲートフラッシュメモリセルを示す。
【図8】先行技術のツインスプリットゲートメモリセルを示す。
【図9】１つ以上のＶＭＭアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを示す。
【図10】ＶＭＭアレイ及び他の回路を備えるＶＭＭシステムを示す。
【図11】１つ以上のＶＭＭシステムを利用する例示的な人工ニューラルネットワークを示す。
【図12】ＶＭＭアレイの一実施形態を示す。
【図13】ＶＭＭアレイの別の実施形態を示す。
【図14】ＶＭＭアレイの別の実施形態を示す。
【図15】ＶＭＭアレイの別の実施形態を示す。
【図16】ＶＭＭアレイの別の実施形態を示す。
【図17】ページ基準の消去能力を有するＶＭＭアレイの一実施形態を示す。
【図18】ワード基準の消去能力を有するＶＭＭアレイの一実施形態を示す。
【図19】ワード基準の消去能力を有するＶＭＭアレイの別の実施形態を示す。
【図20A】ページ又はワード基準の双方向チューニングアルゴリズムを示す。
【図20B】ページ又はワード基準の双方向チューニングアルゴリズムを示す。
【図21A】高速ビットアルゴリズムを示す。
【図21B】低速ビットアルゴリズムを示す。
【図22】ＶＭＭシステムを示す。
【図23】高電圧生成ブロックを示す。
【図24】高電圧最大回路を示す。
【図25】別の高電圧生成ブロックを示す。
【図26】別の高電圧生成ブロックを示す。
【図27A】ランプダウン回路の実施形態を示す。
【図27B】ランプダウン回路の実施形態を示す。
【図28】ランプアップ回路を示す。
【図29A】高電圧デコード回路の実施形態を示す。
【図29B】高電圧デコード回路の実施形態を示す。
【図29C】高電圧デコード回路の実施形態を示す。
【図30A】高電圧デコード回路の実施形態を示す。
【図30B】高電圧デコード回路の実施形態を示す。
【図30C】高電圧デコード回路の実施形態を示す。
【図30D】高電圧デコード回路の実施形態を示す。
【図31】プログラムシーケンスを示す。
【図32】別のプログラムシーケンスを示す。
【図33】別のプログラムシーケンスを示す。
【図34】別のプログラムシーケンスを示す。
【図35】消去シーケンスを示す。
【図36A】高電圧デコード回路の実施形態を示す。
【図36B】高電圧デコード回路の実施形態を示す。
【図36C】高電圧デコード回路の実施形態を示す。
【図37】高電圧ラッチ回路を示す。
【発明を実施するための形態】
【0117】
本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。
＜＜ページ又はワード基準のチューニングによる改善されたＶＭＭシステム＞＞
＜＜ページ又はワード基準のチューニングによる改善されたＶＭＭシステム＞＞
【0118】
図１７は、ＶＭＭアレイ１７００を示す。ＶＭＭアレイ１７００は、不揮発性メモリセルのページの双方向チューニングを実装する。ここで、例示的なページ１７０１は、それぞれが異なる行にある２つのワードを含む。ワードは、複数のメモリセル、例えば、８～６４個を含む。特別なワードは、１つのセルのみ又は数個のセルを含み得る。隣接する行の対は、ＳＬ０又はＳＬ１などのソース線を共有する。ページ１７０１内の全てのセルは、例示的なページセット１７０１内の全てのセルの消去ゲート端子ＥＧＷへの電圧の提供を制御する、消去ゲートイネーブルトランジスタ１７０２によって制御される共通の消去ゲート線を共有する。ここで、ページ１７０１内の全てのセルは、同時に消去され得る。その後、ページ１７０１内のセルは、プログラム動作及び消去動作を介して双方向にチューニングされ得、ページ１７０１内のいくつかのセルは、プログラム動作を介して単方向にチューニングされ得る。プログラム動作は、図２０及び図２１を参照して以下に記載される精密プログラミング技術を含み得る。浮遊ゲートに電子電荷がかかりすぎる（誤った電流値、すなわち、意図された電流値よりも低い電流値がセルに記憶される原因となる）場合、セルは消去される必要があり、部分的なプログラミング動作のシーケンスをやり直す必要がある。
【0119】
図１８は、ＶＭＭアレイ１８００を示す。ＶＭＭアレイ１８００は、不揮発性メモリセルのワードの双方向チューニングを実装する。ここで、例示的なワード１８０１は、１行に複数のセルを含む。ワード１８０１内の全てのセルは、ワード１８０１内の全てのセルの消去ゲート端子への電圧の提供を制御する、消去ゲートイネーブルトランジスタ１８０２によって制御される共通の消去ゲート線を共有する。ここで、ワード１８０１内の全てのセルは、同時に消去され得る。その後、ワード１８０１内のセルは、プログラム動作及び消去動作を介して双方向にチューニングされ得る。プログラム動作は、以下に記載される精密プログラミング技術を含み得る。浮遊ゲートに電子電荷がかかりすぎる（その結果、誤った電流値、すなわち、意図された電流値よりも低い電流値がセルに記憶される）場合、セルは消去される必要があり、部分的なプログラミング動作のシーケンスをやり直す必要がある。
【0120】
図１９は、ＶＭＭアレイ１９００を示す。ＶＭＭアレイ１９００は、不揮発性メモリセルのワードの双方向チューニングを実装する。ここで、例示的なワード１９０１は、セルの２つの半ワードを含む。それぞれの半ワードは、消去ゲートを共有する行に属する。ワード１９０１内の全てのセルは、消去ゲート端子ＥＧＷに接続された共通の消去ゲート線を共有する。ＶＭＭアレイ１８００及び１７００とは異なり、消去ゲートイネーブルトランジスタは存在しない。ここで、ワード１９０１内の全てのセルは、同時に消去され得る。その後、ワード１９０１内のセルは、プログラム動作及び消去動作を介して双方向にチューニングされ得る。プログラム動作は、以下に記載される精密プログラミング技術を含み得る。浮遊ゲートに電子電荷がかかりすぎる（その結果、誤った電流値、すなわち、意図された電流値よりも低い電流値がセルに記憶される）場合、セルは消去される必要があり、部分的なプログラミング動作のシーケンスをやり直す必要がある。
【0121】
図１７、図１８、及び図１９には示されていないが、参照により本明細書に組み込まれる、２０２０年２月２６日に出願された「Ｕｌｔｒａ－Ｐｒｅｃｉｓｅ Ｔｕｎｉｎｇ ｏｆ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｉｎ Ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国仮特許出願第６２／９８１，７５７号に記載されているように、ソース線プルダウンビット線、チューニングビット線（超微細プログラミングに使用される）、ダミービット線、及び冗長ビット線が使用され得る。
【0122】
【0123】
第１に、ワード又はページが消去される（ステップ２００１）。第２に、深層プログラミングが未使用のセルに対して実行される（ステップ２００２）。深層プログラミングは、読み取り動作中にわずかなセル電流を有する状態（又は目標レベル）、例えば、＜ｐＡ範囲などにセルをプログラムするために使用される。第３に、粗プログラミングが、ワード又はページ内のセルに対して実行される（ステップ２００３）。粗プログラミングは、粗目標レベルに、例えば、大きい（粗）増分電圧及び／又はプログラム電流及び／又はプログラムタイミングを用いて目標の５０～５００％以内にセルをプログラムするために使用される。第４に、微細プログラミングが、ワード又はページ内のセルに対して実行される（ステップ２００４）。微細プログラミングは、微細目標レベルに、例えば、小さい（微細）増分プログラム電圧及び／又はプログラム電流及び／又はプログラムタイミングを用いて目標の＋／－５～３０％以内にセルをプログラムするために使用される。第５に、超微細プログラミングが、ワード又はページ内のセルに対して任意選択的に実行される（ステップ２００５）。超微細プログラミングは、精密な非常に小さい増分電圧及び／又はプログラム電流及び／又はプログラムタイミングを用いて最終目標レベルにセルをプログラムするために使用される。粗／微細／超微細プログラミングの最終目標レベル内で達成されるパーセンテージは、プログラム量子化ノイズ（増分の大きさ）、妨害ノイズ、様々な結合ノイズ、ＦＧ－ＦＧ結合ノイズなどのノイズを最小限に抑えるために、増分レベル及び／又はプログラムタイミングの大きさに対してトレードオフされる。
【0124】
図２０Ｂは、図１７～図１９のＶＭＭアレイ１７００、１８００、又は１９００に適用され得るページ／ワードのチューニングアルゴリズム２０５０を示す。ページ／ワードのチューニングアルゴリズム２０５０は、ページ／ワードのチューニングアルゴリズム２０５０が、高速ビット又は低速ビットを処理するためのステップを更に含むことを除いて、図２０Ａのページ／ワードのチューニングアルゴリズム２０００と同様である。ステップ２００１～２００５は、図２０Ａと同様に生じる。ステップ２００６又は代替的にステップ２００３では、ワード又はページが任意の高速ビット又は低速ビットを含むかどうかの決定が行われる（ステップ２００６）。高速ビットは、所望のレベルに到達するために必要なプログラミング期間が通常ビットよりも短いビットであり、低速ビットは、所望のレベルに到達するために必要なプログラミング期間が通常ビットよりも長いビットである。高速ビットは、デルタＩｒ／デルタｔｐｒｏｇ（電流の経時変化、例えばＫ個の連続パルスにわたる電流変化）＞所定のＲ係数、例えばＫ＝２パルスを測定するなどして、セルのプログラム速度（プログラムスピード）を監視することによって検出され得る。低速ビットは、プログラム速度デルタＩｒ／デルタｔｐｒｏｇ＜所定のＲ係数を監視することによって検出され得る。いいえの場合、アルゴリズムは停止する。はいの場合、高速ビットセル又は低速ビットセルが識別され、フラグ付けされる。その後、そのワード又はページの任意のプログラミングは、図２１Ａ及び図２１Ｂを参照して以下で論じられるように、高速ビットアルゴリズム又は低速ビットアルゴリズムを利用することになる。
【0125】
出願人は、参照により本明細書に組み込まれる、２０２０年２月２６日に出願された「Ｕｌｔｒａ－Ｐｒｅｃｉｓｅ Ｔｕｎｉｎｇ ｏｆ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国仮特許出願第６２／９８１，７５７号で、粗プログラミング、微細プログラミング、及び超微細プログラミングを実行するための様々な技術を以前に開示している。
【0126】
図２１Ａは、高速ビットアルゴリズム２１００を示す。これは、ワード又はページが、高速ビットとしても知られる１つ以上の高速ビットセルを含むと決定された場合に実行される。第１に、ワード又はページが消去されるか、又は部分的に消去される（ステップ２１０１）。第２に、高速ビットがプログラムされ、検証される（ステップ２１０２）。これは、例えば、デフォルト（又は一定）より小さい電圧増分、及び／又はデフォルトより小さいプログラム電流、及び／又はデフォルトより小さいタイミングを用いて行われる。次に、通常ビット、すなわち、高速ビット又は低速ビットとしてフラグ付けされていない全てのビットがプログラムされ、検証される（ステップ２１０３）。これは、例えば、粗／微細／超微細電圧増分及び／又はプログラム電流及び／又はタイミングのデフォルト設定で行われる。
【0127】
図２１Ｂは、低速ビットアルゴリズム２１５０を示す。これは、ワード又はページが、１つ以上の低速ビットセルを含むと決定された場合に実行される。第１に、ワード又はページが消去されるか、又は部分的に消去される（ステップ２１５１）。第２に、低速ビットセルがプログラムされ、検証される（ステップ２１５２）。これは、例えば、デフォルトよりも大きい電圧増分、及び／又はデフォルトよりも大きいプログラム電流、及び／又はデフォルトよりも大きいタイミングを用いて行われる。次に、通常ビット、すなわち、低速ビット又は高速ビットとしてフラグ付けされていない全てのビットがプログラムされ、検証される（ステップ２１５３）。これは、例えば、粗／微細／超微細電圧増分及び／又はプログラム電流及び／又はタイミングのデフォルト設定で行われる。
【0128】
一実施形態では、低速ビットセルが、同じページ／ワードにおける他のセルへの妨害を回避するために最初にチューニングされ、次いで、高速ビットセルがチューニングされ、次いで、通常ビットセルがチューニングされる。
【0129】
一実施形態では、低速ビットセルが（同じページ／ワードにおける他のセルへの妨害を回避するために）最初にチューニングされ、次いで、通常ビットセルがチューニングされ、次いで、高速ビットセルがチューニングされる。
【0130】
図２２は、ＶＭＭシステム２２００のブロック図を示す。ＶＭＭシステム２２００は、ＶＭＭアレイ２２０１、行デコーダ２２０２、高電圧デコーダ２２０３、列デコーダ２２０４、ビット線ドライバ２２０５、入力回路２２０６、出力回路２２０７、制御論理２２０８、及びバイアス生成器２２０９を備える。ＶＭＭシステム２２００は、チャージポンプ２２１１、チャージポンプ調節器２２１２、及び高電圧レベル生成器２２１３を含む、高電圧生成ブロック２２１０を更に備える。ＶＭＭシステム２２００は、（プログラム／消去、又は別名重みチューニング）アルゴリズムコントローラ２２１４、アナログ回路２２１５、制御論理２２１６、及び試験制御論理２２１７を更に備える。以下に記載されるシステム及び方法は、ＶＭＭシステム２２００に実装され得る。
【0131】
入力回路２２０６は、ＤＡＣ（デジタル－アナログ変換器）、ＤＰＣ（デジタル－パルス変換器）、ＡＡＣ（電流－電圧変換器などのアナログ－アナログ変換器）、ＰＡＣ（パルス－アナログレベル変換器）、又は任意の他のタイプの変換器などの回路を含み得る。入力回路２２０６は、正規化、線形若しくは非線形アップ／ダウンスケーリング関数、又は算術関数を実装し得る。入力回路２２０６は、入力のための温度補償関数を実装し得る。入力回路２２０６は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路２２０７は、ＡＤＣ（ニューロンアナログ出力をデジタルビットに変換するための、アナログ－デジタル変換器）、ＡＡＣ（電流－電圧変換器などのアナログ変換器）、ＡＰＣ（アナログ－パルス変換器）、又は任意の他のタイプの変換器などの回路を含み得る。出力回路２２０７は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路２２０７は、ニューロン出力の統計的正規化、正則化、アップ／ダウンスケーリング関数、統計的丸め、又は算術関数（例えば、加算、減算、除算、乗算、シフト、ログ）を実装し得る。出力回路２２０７は、アレイの電力消費をほぼ一定に保つために、又はＩＶの傾斜をほぼ同じに保つことになどによってアレイ（ニューロン）出力の精度を高めるために、ニューロン出力又はアレイ出力（ビット線出力など）のための温度補償関数を実装し得る。
【0132】
図２３は、図２２の高電圧生成ブロック２２１０の一実施形態である高電圧生成ブロック２３００を示す。高電圧生成ブロック２３００は、チャージポンプ２２１１及びチャージポンプ調節器２２１２を含み、これらは、様々な高電圧を生成し、ここではＥＮ＿ＣＰとして標示されたイネーブル信号によって制御される。チャージポンプ２２１１及びチャージポンプ調節器２２１２は、ゲート高電圧発生器２３０１、消去ゲート高電圧発生器２３０２、及びソース線高電圧発生器２３０３を制御するために必要な高電圧を提供し、これらはそれぞれ、ＥＮ＿ＣＧＧＥＮ、ＥＮ＿ＥＧＧＥＮ、及びＥＮ＿ＳＬＧＥＮと標示されたイネーブル信号によって制御され、ＶＭＭアレイ内のプログラム動作、消去動作、又は読み取り動作中に必要に応じてそれぞれ、制御ゲート線、消去ゲート線、及びソース線に高電圧信号を提供する。
【0133】
図２４は、第１の高電圧ＨＶ１と第２の高電圧ＨＶ２との間で最も高い電圧を識別し、最高電圧を出力する高電圧電源を供給するために使用される高電圧最大回路を示す。比較器２４０１は、ＨＶ１ｄｉｖ及びＨＶ２ｄｉｖを受信し、これらはそれぞれＨＶ１及びＨＶ２のレベルシフトされ、分割された（すなわち、低電圧）バージョンである。比較器２４０１は、ＨＶ１がＨＶ２より高い場合、線ＣＯＭＰＯで高信号を出力し、ＨＶ１がＨＶ２より低い場合、線ＣＯＭＰＯで低信号を出力する。線ＣＯＭＰＯでの比較器２４０１の出力は、高電圧レベルシフタ２４０２及び高電圧レベルシフタ２４０３に提供される。比較器２４０１の出力が低い場合、高電圧レベルシフタ２４０２は、線２４０２Ｂで低信号を出力し、高電圧レベルシフタ２４０３は、線２４０３Ａで低信号を出力する。比較器２４０１の出力が高い場合、高電圧レベルシフタ２４０２は、線２４０２Ａで低信号を出力し、高電圧レベルシフタ２４０３は、線２４０３Ｂで低信号を出力する。ＰＭＯＳトランジスタ２４０４、２４０５、２４０６、及び２４０７は、図示されるように、それらのゲートが線２４０２Ａ、２４０２Ｂ、２４０３Ａ、及び２４０３Ｂのうちの対応する１つに結合されるように構成されている。高電圧レベルシフタ２４０２が線２４０２Ｂで低信号を出力し、高電圧レベルシフタ２４０３が線２４０３Ａで低信号を出力する場合、高電圧出力２４０８は、ＨＶ２に相当し、ＰＭＯＳトランジスタ２４０６、２４０７全体の電圧降下は少なくなる。高電圧レベルシフタ２４０２が線２４０２Ａで低信号を出力し、高電圧レベルシフタ２４０３が線２４０３Ｂで低信号を出力する場合、高電圧出力２４０８は、ＨＶ１に相当し、ＰＭＯＳトランジスタ２４０４、２４０５全体の電圧降下は少なくなる。
【0134】
図２５は、高電圧生成ブロック２４１２の別の実施形態である高電圧生成ブロック２５００を示す。ここで、高電圧生成ブロック２５００は、信号ＥＮ＿ＣＰによって有効にされるチャージポンプ及び調節器２５０１と、高電圧増分基準生成器２５０３と、高電圧バッファ演算増幅器２５０２と、を含む。チャージポンプ調節器２５０３の出力の電圧は、高電圧オペアンプＨＶＯＰＡの入力に供給されるチャージポンプ２５０１によって出力される出力電圧ＨＶＳＵＰの部分をトリミングすることによって、高電圧増分基準発生器２５０３内のＭＯＳトランジスタのゲートに送信される信号に基づいて制御され得る。
【0135】
図２６は、高電圧生成ブロック２４１２の別の実施形態である高電圧生成ブロック２６００を示す。高電圧生成ブロック２６００は、入力ＶＩＮ（低電圧信号）を受信し、出力としてＨＶ出力（高電圧信号）を生成し、演算増幅器２６０３、可変抵抗器２６０１、及び可変抵抗器２６０２を含み、ここで、演算増幅器２６０１の利得は、可変抵抗器２６０１及び／又は可変抵抗器２６０２の値に依存する。したがって、高電圧増分値は、可変抵抗器２６０１及び／又は抵抗器２６０２の値によって制御される。
【0136】
図２７Ａは、図示のように構成された、クランプＰＭＯＳトランジスタ２７０１、イネーブルＮＭＯＳトランジスタ２７０２、及び電流バイアスＮＭＯＳトランジスタ２７０３を含む、ランプダウン制御回路２７００を示す。ランプダウン回路２７００は、ＰＭＯＳトランジスタ２７０１のソースでランプダウンされる電圧ＨＶを受信し、ＰＭＯＳトランジスタ２７０１のドレインに出力信号ＶＨＶ＿ＤＥＴを生成し、この出力信号は、ＨＶのピーク値を有し、イネーブルＮＭＯＳトランジスタ２７０２のゲートに供給される信号ＥＮＲＭＰの低から高への変化に応答して、接地に向かってランプダウンすることになる。出力信号ＶＨＶ＿ＤＥＴは、ＥＮＲＭＰが高に等しいときに、電流バイアスＮＭＯＳトランジスタ２７０３によって制御される電流によって、ＨＶ値からＶｃａｓ＋Ｖｔ ＰＨ値までランプダウンされる。
【0137】
図２７Ｂは、カスコーディングＮＭＯＳトランジスタ２７５１、シャントＮＭＯＳトランジスタ２７５３（ランプ電流を提供する）、イネーブルＮＭＯＳトランジスタ２５７２、電流源２７５４、及びコンデンサ２７５５を含む、別のランプダウン制御回路２７５０を示す。ＨＶノードのランプダウン速度は、Ｉ／Ｃ（＝Ｉ又は基準電流源２７５４／コンデンサ２７５５の静電容量）によって制御される。
【0138】
図２８は、図示のように構成されたＮＭＯＳカスコーディングトランジスタ２８０１、イネーブルＮＭＯＳトランジスタ２８０２、電流シャントＮＭＯＳトランジスタ２８０３、電流源２８０５、及びコンデンサ２８０４を含む、ランプアップ回路２８００を示す。ランプアップ回路２８００は、ＮＭＯＳトランジスタ２８０３を通る電流を短絡することによって、Ｉ／Ｃ（＝Ｉ基準電流源２８０５／コンデンサ２８０４の静電容量）の比でＨＶノードのランピング速度を制御する。ＨＶノードのランプ速度は、コンデンサ２８０４を通して注入された電流が電流源２８０５に等しくなるようなものである。
【0139】
図２９Ａ、図２９Ｂ、及び図２９Ｃは、図２に示される種類のメモリセルで使用するのに適切である、ワード線デコーダ回路２９０１、ソース線デコーダ回路２９０４、及び高電圧レベルシフタ２９０８を含む、ＶＭＭ高電圧デコード回路を示す。
【0140】
図２９Ａでは、ワード線デコーダ回路２９０１は、図示のように構成された、ＰＭＯＳ選択トランジスタ２９０２（信号ＨＶＯ＿Ｂによって制御される）及びＮＭＯＳ選択解除トランジスタ２９０３（信号ＨＶＯ＿Ｂによって制御される）を含む。ＨＶＳＵＰは、チャージポンプ及び調節器から供給されるような高電圧供給である。ＷＬＳＵＰは、ＨＶＯ＿Ｂがイネーブルにされたときに、ワード線ＷＬに電圧供給をもたらす。
【0141】
図２９Ｂでは、ソース線デコーダ回路２９０４は、図示のように構成された、ＮＭＯＳ監視トランジスタ２９０５（信号ＨＶＯによって制御される）、駆動トランジスタ２９０６（信号ＨＶＯによって制御される）、及び選択解除トランジスタ２９０７（信号ＨＶＯ＿Ｂによって制御される）を含む。信号ＨＶＯが高い場合、線ＳＬＳＵＰに現れる電圧は、線ＳＬを通り、監視線ＳＬ＿ＭＯＮに現れる。信号ＨＶＯ＿Ｂが高い場合、線ＳＬはプルダウンされる。
【0142】
図２９Ｃでは、高電圧レベルシフタ２９０８は、イネーブル信号ＥＮを受信し、ＨＶＳＵＰ、例えば１２Ｖと、ＨＶＳＵＰ＿ＬＯＷ供給、例えば０Ｖ（ＨＶＳＵＰが、例えば中間レベル約５Ｖに等しい場合）又は２．５Ｖ（ＨＶＳＵＰが、例えば１２Ｖである場合）との間の高電圧信号ＨＶＯ及びその相補ＨＶＯ＿Ｂを出力する。例えば、ＨＶＯは５Ｖであり得、かつＨＶＯ＿Ｂは０Ｖであり得るか、又はＨＶＯは１２Ｖであり得、かつＨＶＯ＿Ｂは２．５Ｖであり得る。
【0143】
図３０Ａ～図３０Ｄは、図３に示される種類のメモリセルで使用するのに適切である、消去ゲートデコーダ回路３００１、制御ゲートデコーダ回路３００４、ソース線デコーダ回路３００７、及び高電圧レベルシフタ３０１１を含む、ＶＭＭ高電圧デコード回路を示す。
【0144】
【0145】
【0146】
【0147】
【0148】
図３１は、制御ゲート電圧ＣＧが第１の期間中にランプアップし、次いで、ソース線電圧ＳＬが第２の期間中にランプアップし、次いで消去ゲート電圧ＥＧが第３の期間中にランプアップするプログラムシーケンス３１００を示す。３つの全電圧は、第４の期間中にそのピーク値で定常に達し、次いでランピングシーケンスが反転し、消去ゲート電圧ＥＧは第５の期間中にランプダウンし、ソース線電圧ＳＬは第６の期間中にランプダウンし、制御ゲート電圧ＣＧは第７の期間中にランプダウンする。プログラムシーケンス３１００は、消去ゲート異常の発生を最小限に抑える。
【0149】
図３２は、制御ゲート電圧ＣＧが第１の期間中に中間値までランプアップし、次いでソース線電圧ＳＬが第２の期間中にそのピーク値までランプアップし、次いで消去ゲート電圧ＥＧが第３の期間中にそのピーク値までランプアップし、次いで制御ゲート電圧ＣＧが第４の期間中にそのピーク値までランプアップする、プログラムシーケンス３２００を示す。３つの全電圧は第５の期間中にそのピーク値で定常に達し、次いで制御ゲート電圧ＣＧは第６の期間中に中間値までランプダウンし、消去ゲート電圧ＥＧは第７の期間中にランプダウンし、ソース線電圧ＳＬは第８の期間中にランプダウンし、制御ゲート電圧ＣＧは第９の期間中に接地までランプダウンする。
【0150】
図３３は、最初に制御ゲート電圧ＣＧが第１の期間中に第１の中間地までランプアップし、次いで、ソース線電圧ＳＬが第２の期間中に第２の中間値までランプアップする、プログラムシーケンス３３００を示す。次いで、第３の期間中に、制御ゲート電圧ＣＧは第３の中間値までランプアップし、同時にソース線電圧ＳＬはそのピーク電圧までランプアップし、消去ゲート電圧ＥＧはそのピーク電圧までランプアップする。最後に、第４の期間中に、制御ゲート電圧ＣＧは、そのピーク電圧までランプアップする。次いで、３つの全電圧は、第５の期間中にそれらのピーク値で定常に達する。次いで、第６の期間中に、制御ゲート電圧ＣＧは第３の中間値までランプダウンし、次いで第７の期間中に、ソース線電圧ＳＬは第２の中間値までランプダウンし、次いで第８の期間中に、制御ゲート電圧ＣＧは第１の中間値までランプダウンし、次いで第９の期間中に、消去ゲート電圧ＥＧは接地までランプダウンし、次いで第１０の期間中に、ソース線電圧ＳＬは接地までランプダウンし、次いで第１１の期間中に、制御ゲート電圧ＣＧは接地までランプダウンする。
【0151】
図３４は、ソース線電圧ＳＬが第１の期間中にピーク値までランプアップし、次いで、第２の期間中に、制御ゲート線電圧ＣＧがそのピーク値までランプアップし、同時に消去ゲート電圧ＥＧがそのピーク値までランプアップする、プログラムシーケンス３４００を示す。次いで、第３の期間中に、３つの全電圧はそれらのピーク値で定常に達する。次いで、制御ゲート線電圧ＣＧは第４の期間中にランプダウンし、同時に消去ゲート電圧ＥＧがランプダウンし、次いで、第５の期間中に、ソース線電圧ＳＬがランプダウンする。プログラムシーケンス３４００は、制御ゲート異常の発生を最小限に抑える。
【0152】
図３５は、抑止制御ゲート線又は抑止ソース線（動作中に選択されていないセルに適用されるＣＧ－ｉｎｈ又はＳＬ－ｉｎｈ）が第１の期間中にランプアップし、次いで、消去ゲート電圧ＥＧが第２の期間中にランプアップする、消去シーケンス３５００を示す。次いで、全ての電圧は、第３の期間中にそれらのピーク値で定常に達する。次いで、消去ゲート電圧ＥＧは第４の期間中にランプダウンし、次いで、抑止制御ゲート線又は抑止ソース線（ＣＧ－ｉｎｈ又はＳＬ－ｉｎｈ）は第５の期間中にランプダウンする。このシーケンスは、例えば、図１２、図１４、図１６、図１９などの双方向チューニングに適したアレイに好適である。
【0153】
図３６Ａ、図３６Ｂ、及び図３６Ｃは、図３０のデコードサブ回路ブロック３００１（ＥＧデコーダ）、３００４（ＣＧデコーダ）、３００７（ＳＬデコーダ）を利用する高電圧デコーダ３６００を示す。サブ回路ブロックの異なる配置は、異なる構成及び最適化に合わせて最適化するように、図示のとおりに行われる。
【0154】
図３６Ａは、回路デコーダブロック３６０２を含む回路デコーダブロック３６０１を示す。回路デコーダブロック３６０２は、１つのＥＧデコード信号を提供するＥＧデコーダ、２つのＣＧデコード信号を提供するＣＧデコーダ、及び１つのＳＬデコード信号を提供するＳＬデコーダを含む。
【0155】
図３６Ｂは、回路デコーダブロック３６１２を含む回路デコーダブロック３６１１を示す。回路デコーダブロック３６１２は、１つのＥＧデコード信号を提供するＥＧデコーダ、４つのＣＧデコード信号を提供するＣＧデコーダ、及び１つのＳＬデコード信号を提供するＳＬデコーダを含む。
【0156】
図３６Ｃは、回路デコーダブロック３６２２を含む回路デコーダブロック３６２１を示す。回路デコーダブロック３６２２は、２つのＥＧデコード信号を提供するＥＧデコーダ、８つのＣＧデコード信号を提供するＣＧデコーダ、及び１つのＳＬデコード信号を提供するＳＬデコーダを含む。
【0157】
図３７は、高電圧ラッチ回路３７００を示す。高電圧ラッチ回路３７００は、ＰＭＯＳトランジスタ３７１１及び３７１２と、ＮＭＯＳトランジスタ３７１３及び３７１４と、イネーブルトランジスタ３７１５及び３７１６と、によって形成されるクロス結合高電圧トランジスタインバータを含む。イネーブル信号ＥＮＢ３７０６及びＥＮ３７０５は、ＶＨＶＳＵＰ３７０１が中間電圧（例えば、約１．８～５Ｖ）にあるときに論理信号（例えば、０Ｖ／Ｖｄｄ）であり、ＶＨＶＳＵＰ３７０１が中間ＨＶ電圧より大きい電圧（例えば、＞５Ｖ）であるとき、並びにＶＨＶＳＵＰ＿ＬＯＷ３７０２が１．８Ｖなどの中間レベルにあるときに、別の中間電圧（例えば、両方の信号ＥＮ３７０５＝ＥＮＢ３７０６＝Ｖｄｄ＝１．８Ｖ）にある。出力ＨＶＯＵＴ３７０４及び相補信号ＨＶＯＵＴＢ３７０３が生成される。
【0158】
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板の上に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【図21A】
【図21B】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27A】
【図27B】
【図28】
【図29A】
【図29B】
【図29C】
【図30A】
【図30B】
【図30C】
【図30D】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36A】
【図36B】
【図36C】
【図37】
【手続補正書】
【提出日】2024-10-15
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
不揮発性メモリセルのワード又はページに対してチューニングを実行する方法であって、前記方法は、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページのプログラミングを実行するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページ内の任意の高速ビットを識別するステップと、を含む、方法。
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページのプログラミングを実行するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページ内の任意の高速ビットを識別するステップと、を含む、方法。
【請求項2】
前記識別するステップは、前記ワード又は前記ページ内のそれぞれのセルのプログラミング速度を監視するステップを含む、請求項１に記載の方法。
【請求項3】
前記識別するステップは、前記ワード又は前記ページ内のそれぞれのセルのプログラミング中に、電流の経時変化を監視するステップを含む、請求項１に記載の方法。
【請求項4】
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページを消去するステップを更に含む、請求項１に記載の方法。
【請求項5】
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページのソフトプログラミングを実行するステップを更に含む、請求項１に記載の方法。
【請求項6】
前記プログラミングを実行するステップは、前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページの粗プログラミングを含む、請求項１に記載の方法。
【請求項7】
前記プログラミングを実行するステップは、前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページの微細プログラミングを含む、請求項６に記載の方法。
【請求項8】
微細プログラミングを実行する前記ステップの後に、前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページの超微細プログラミングを実行するステップを更に含む、請求項７に記載の方法。
【請求項9】
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページを消去するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページにおいて高速ビットをプログラム及び検証するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページにおいて非高速ビットをプログラム及び検証するステップと、を更に含み、
前記高速ビットの前記プログラミング及び前記非高速ビットの前記プログラミングは、異なるプログラミングシーケンスを利用する、請求項１に記載の方法。
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページにおいて高速ビットをプログラム及び検証するステップと、
前記不揮発性メモリセルのワード又は前記不揮発性メモリセルのページにおいて非高速ビットをプログラム及び検証するステップと、を更に含み、
前記高速ビットの前記プログラミング及び前記非高速ビットの前記プログラミングは、異なるプログラミングシーケンスを利用する、請求項１に記載の方法。
【請求項10】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
第１の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の電圧をランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせるステップと、を含む、方法。
第１の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の電圧をランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせるステップと、を含む、方法。
【請求項11】
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の前記電圧をランプダウンさせるステップと、
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項１０に記載の方法。
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項１０に記載の方法。
【請求項12】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項１０に記載の方法。
【請求項13】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
第１の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の制御ゲート電圧を中間電圧までランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子のソース線電圧をランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の消去ゲート電圧をランプアップさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記制御ゲート電圧をランプアップさせるステップと、を含む、方法。
第１の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の制御ゲート電圧を中間電圧までランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子のソース線電圧をランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の消去ゲート電圧をランプアップさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記制御ゲート電圧をランプアップさせるステップと、を含む、方法。
【請求項14】
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記制御ゲート電圧を中間電圧までランプダウンさせるステップと、
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の前記消去ゲート電圧をランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記ソース線電圧をランプダウンさせるステップと、
前記第６の期間後の第７の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記制御ゲート電圧をランプダウンさせるステップと、を更に含む、請求項１３に記載の方法。
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の前記消去ゲート電圧をランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記ソース線電圧をランプダウンさせるステップと、
前記第６の期間後の第７の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記制御ゲート電圧をランプダウンさせるステップと、を更に含む、請求項１３に記載の方法。
【請求項15】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項１３に記載の方法。
【請求項16】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
第１の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の電圧を第１の中間電圧までランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧を第２の中間電圧までランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせ、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧を更にランプアップさせ、前記不揮発性メモリセルの前記ワードの前記制御ゲート端子の前記電圧を第３の中間電圧まで更にランプアップさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプアップさせるステップと、を含む、方法。
第１の期間中に、前記不揮発性メモリセルのワードの制御ゲート端子の電圧を第１の中間電圧までランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧を第２の中間電圧までランプアップさせるステップと、
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせ、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧を更にランプアップさせ、前記不揮発性メモリセルの前記ワードの前記制御ゲート端子の前記電圧を第３の中間電圧まで更にランプアップさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプアップさせるステップと、を含む、方法。
【請求項17】
前記第４の期間後の第５の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧を前記第３の中間電圧までランプダウンさせるステップと、
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧を前記第２の中間電圧までランプダウンさせるステップと、
前記第６の期間後の第７の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧を前記第１の中間電圧までランプダウンさせるステップと、
前記第７の期間後の第８の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート端子の前記電圧をランプダウンさせるステップと、
前記第７の期間後の前記第８の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、
前記第８の期間後の第９の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項１６に記載の方法。
前記第５の期間後の第６の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧を前記第２の中間電圧までランプダウンさせるステップと、
前記第６の期間後の第７の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧を前記第１の中間電圧までランプダウンさせるステップと、
前記第７の期間後の第８の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート端子の前記電圧をランプダウンさせるステップと、
前記第７の期間後の前記第８の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、
前記第８の期間後の第９の期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項１６に記載の方法。
【請求項18】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項１６に記載の方法。
【請求項19】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
第１の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせ、前記不揮発性メモリセルのワードの前記制御ゲート端子の電圧をランプアップさせるステップと、を含む、方法。
第１の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップと、
前記第１の期間後の第２の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせ、前記不揮発性メモリセルのワードの前記制御ゲート端子の電圧をランプアップさせるステップと、を含む、方法。
【請求項20】
前記第２の期間後の第３の期間中に、前記不揮発性メモリセルのワードの前記消去ゲート線端子の前記電圧をランプダウンさせ、前記不揮発性メモリセルのワードの前記制御ゲート端子の前記電圧をランプダウンさせるステップと、
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項１９に記載の方法。
前記第３の期間後の第４の期間中に、前記不揮発性メモリセルのワードの前記ソース線端子の前記電圧をランプダウンさせるステップと、を更に含む、請求項１９に記載の方法。
【請求項21】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項１９に記載の方法。
【請求項22】
行及び列に配置された不揮発性メモリセルのアレイ内の不揮発性メモリセルのワードをプログラムする方法であって、それぞれの不揮発性メモリセルは、制御ゲート端子、ソース線端子、及び消去ゲート端子を含み、前記方法は、
複数のランプステップによって、ある期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の電圧をランプアップさせるステップを含む、方法。
複数のランプステップによって、ある期間中に、前記不揮発性メモリセルのワードの前記制御ゲート端子の電圧をランプアップさせるステップを含む、方法。
【請求項23】
前記不揮発性メモリセルのワードの前記ソース線端子の電圧をランプアップさせるステップを更に含む、請求項２２に記載の方法。
【請求項24】
前記不揮発性メモリセルのワードの前記消去ゲート線端子の電圧をランプアップさせるステップを更に含む、請求項２２に記載の方法。
【請求項25】
前記不揮発性メモリセルのアレイは、アナログニューラルメモリを形成する、請求項２２に記載の方法。
【請求項26】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
消去ゲートデコード信号を提供するための消去ゲートデコーダと、２つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
消去ゲートデコード信号を提供するための消去ゲートデコーダと、２つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
【請求項27】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
消去ゲートデコード信号を提供するための消去ゲートデコーダと、４つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
消去ゲートデコード信号を提供するための消去ゲートデコーダと、４つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
【請求項28】
高電圧ラッチを更に備える、請求項２７に記載のシステム。
【請求項29】
アナログニューラルメモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
２つの消去ゲートデコード信号を提供するための消去ゲートデコーダと、８つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
行及び列に配置された不揮発性メモリセルのアレイであって、それぞれの不揮発性メモリセルは、ワード線端子、ビット線端子、及び消去ゲート端子を含む、不揮発性メモリセルのアレイと、
複数のワード線であって、それぞれのワード線は、不揮発性メモリセルの行のワード線端子に結合されている、複数のワード線と、
複数のビット線であって、それぞれのビット線は、不揮発性メモリセルの列のビット線端子に結合されている、複数のビット線と、
２つの消去ゲートデコード信号を提供するための消去ゲートデコーダと、８つの制御ゲート信号を提供するための制御ゲートデコーダと、ソース線デコード信号を提供するソース線デコーダと、を含む、回路デコーダブロックと、を備える、アナログニューラルメモリシステム。
【請求項30】
高電圧ラッチ回路を更に備える、請求項２９に記載のシステム。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【0019】
図７は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル７１０を示す。メモリセル７１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート端子２２（ワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。プログラミングは、チャネル領域１８から、ドレイン領域１６の隣のチャネル領域内の浮遊ゲート２０へのホット電子注入を使用して実行され、消去は、浮遊ゲート２０から基板１２へのファウラーノルドハイム電子トンネリングを使用して実行される。読み出し動作は、メモリセル２１０について前述したものと同様の方法で動作する。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【0022】
図８は、ツインスプリットゲートメモリセル８１０を示す。メモリセル８１０は、基板１２の上方に配設され、基板１２から絶縁された浮遊ゲート（ＦＧ）２０と、浮遊ゲート２０の上方に配設され、浮遊ゲート２０から絶縁された制御ゲート２８（ＣＧ）と、浮遊ゲート２０及び制御ゲート２８に隣接して配設され、浮遊ゲート２０及び制御ゲート２８から絶縁された、かつ基板１２の上方に配設され、基板１２から絶縁された消去ゲート３０（ＥＧ）であって、消去ゲート３０は、浮遊ゲートＦＧＡ、ＦＧＢ上隅部がＴ字形の消去ゲートの内側隅部に面して消去効率を向上させるように、Ｔ字形で形成される、消去ゲート３０（ＥＧ）と、（ビット線コンタクト２４（ＢＬ）がドレイン領域１６（ＤＲ）に接続されている）浮遊ゲート２０に隣接した基板内のドレイン領域１６（ＤＲ）と、を含む。メモリセルは、メモリセル対（左側のＡ及び右側のＢ）として形成され、共通消去ゲート３０を共有する。このセル設計は、少なくとも、消去ゲートＥＧの下のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、それぞれのメモリセルのチャネル領域を欠く点で、図２～図７を参照して上述されるメモリセルとは異なる。代わりに、単一の連続チャネル領域１８が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１６Ａから他方のメモリセルのドレイン領域１６Ｂまで延在する）。一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート２８を十分な電圧まで上昇させて、それらの間にある浮遊ゲート２０への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢ ２８Ｂからの電圧結合によってＦＧＢ ２０Ｂの電圧を上昇させて、ＦＧＢ ２０Ｂ下のチャネル領域を起動させる）。消去は、浮遊ゲート２０から消去ゲート３０へのファウラーノルドハイム（Fowler Nordheim）電子トンネリングを使用して実行される。プログラミングは、チャネル１８から浮遊ゲート２０へのホット電子注入を使用して実行され、これは、表５にプログラム１として示されている。代替的に、プログラミングは、消去ゲート３０から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、これは、表５にプログラム２として示されている。代替的に、プログラミングは、チャネル１８から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、この場合、条件は、消去ゲート３０が低い正電圧でバイアスされている間に、基板１２は低電圧又は負電圧でバイアスされることを除いて、プログラム２と同様である。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【0032】
図１０は、その目的のために使用可能なシステムのブロック図である。ＶＭＭシステム３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図９のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭシステム３２は、行及び列に配置された不揮発性メモリセルを備えるＶＭＭアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を備え、それらのデコーダは、不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３３への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、ＶＭＭアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、ＶＭＭアレイ３３の出力をデコードすることができる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【0061】
図１６は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１６００を示す。ＶＭＭアレイ１６００は、不揮発性メモリセルのメモリアレイ１６０３と、第１の不揮発性基準メモリセルの基準アレイ１６０１と、第２の不揮発性基準メモリセルの基準アレイ１６０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１６００は、ＶＭＭアレイ１６００が双方向チューニングを実装することを除いてＶＭＭアレイ１６００と同様であり、それぞれの個々のセルは、個別の垂直なＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去され得る。示されるように、基準アレイ１６０１及び１６０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３内の入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１６１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【0134】
図２５は、高電圧生成ブロック２４１２の別の実施形態である高電圧生成ブロック２５００を示す。ここで、高電圧生成ブロック２５００は、信号ＥＮ＿ＣＰによって有効にされるチャージポンプ及び調節器２５０１と、高電圧増分基準生成器２５０３と、高電圧バッファ演算増幅器２５０２と、を含む。チャージポンプ調節器２５０１の出力の電圧は、高電圧オペアンプＨＶＯＰＡの入力に供給されるチャージポンプ２５０１によって出力される出力電圧ＨＶＳＵＰの部分をトリミングすることによって、高電圧増分基準発生器２５０３内のＭＯＳトランジスタのゲートに送信される信号に基づいて制御され得る。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【0136】
図２７Ａは、図示のように構成された、クランプＰＭＯＳトランジスタ２７０１、イネーブルＮＭＯＳトランジスタ２７０２、及び電流バイアスＮＭＯＳトランジスタ２７０３を含む、ランプダウン回路２７００を示す。ランプダウン回路２７００は、ＰＭＯＳトランジスタ２７０１のソースでランプダウンされる電圧ＨＶを受信し、ＰＭＯＳトランジスタ２７０１のドレインに出力信号ＶＨＶ＿ＤＥＴを生成し、この出力信号は、ＨＶのピーク値を有し、イネーブルＮＭＯＳトランジスタ２７０２のゲートに供給される信号ＥＮＲＭＰの低から高への変化に応答して、接地に向かってランプダウンすることになる。出力信号ＶＨＶ＿ＤＥＴは、ＥＮＲＭＰが高に等しいときに、電流バイアスＮＭＯＳトランジスタ２７０３によって制御される電流によって、ＨＶ値からＶｃａｓ＋Ｖｔ ＰＨ値までランプダウンされる。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【0137】
図２７Ｂは、カスコーディングＮＭＯＳトランジスタ２７５１、シャントＮＭＯＳトランジスタ２７５３（ランプ電流を提供する）、イネーブルＮＭＯＳトランジスタ２５７２、電流源２７５４、及びコンデンサ２７５５を含む、別のランプダウン回路２７５０を示す。ＨＶノードのランプダウン速度は、Ｉ／Ｃ（＝基準電流源２７５４のＩ／コンデンサ２７５５の静電容量）によって制御される。
【外国語明細書】