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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025011470
(43)【公開日】2025-01-24
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10D 30/66 20250101AFI20250117BHJP
H10D 62/10 20250101ALI20250117BHJP
【ＦＩ】
H01L29/78 652P
H01L29/78 652Q
H01L29/78 653C
H01L29/06 301V
H01L29/06 301F
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023113605
(22)【出願日】2023-07-11
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】前川 径一
(57)【要約】
【課題】半導体装置の耐圧を安定化させる。
【解決手段】複数のトレンチＴＲ１の内部には、フィールドプレート電極ＦＰおよびゲート電極ＧＥが形成されている。外周トレンチＴＲ２は、平面視において複数のトレンチＴＲ１を囲んでいる。外周トレンチＴＲ２の内部には、フィールドプレート電極ＦＰ（引き出し部ＦＰａ）が形成されている。外周トレンチＴＲ２は、Ｙ方向に延在する延在部ＴＲ２ａと、Ｘ方向に延在する延在部ＴＲ２ｂと、平面視でＹ方向および方向と異なる方向に延在し、且つ、延在部ＴＲ２ａと延在部ＴＲ２ｂとを繋ぐコーナー部ＴＲ２ｃと、を有する。Ｙ方向において、延在部ＴＲ２ａに最も近い最近接トレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間隔Ｌ２は、他のトレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間隔Ｌ３よりも長い。
【選択図】図５
【解決手段】複数のトレンチＴＲ１の内部には、フィールドプレート電極ＦＰおよびゲート電極ＧＥが形成されている。外周トレンチＴＲ２は、平面視において複数のトレンチＴＲ１を囲んでいる。外周トレンチＴＲ２の内部には、フィールドプレート電極ＦＰ（引き出し部ＦＰａ）が形成されている。外周トレンチＴＲ２は、Ｙ方向に延在する延在部ＴＲ２ａと、Ｘ方向に延在する延在部ＴＲ２ｂと、平面視でＹ方向および方向と異なる方向に延在し、且つ、延在部ＴＲ２ａと延在部ＴＲ２ｂとを繋ぐコーナー部ＴＲ２ｃと、を有する。Ｙ方向において、延在部ＴＲ２ａに最も近い最近接トレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間隔Ｌ２は、他のトレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間隔Ｌ３よりも長い。
【選択図】図５
【特許請求の範囲】
【請求項1】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、
前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、
前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、
前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、
を備え、
前記外周トレンチは、
前記第１方向に延在する第１延在部と、
前記第２方向に延在する第２延在部と、
平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、
を有し、
前記複数のトレンチは、
前記第２方向において前記第１延在部に最も近い第１トレンチと、
前記第２方向において前記第１トレンチの次に前記第１延在部に近い第２トレンチと、
を有し、
前記第１トレンチは、前記第１方向において前記第２延在部の近くに位置する第１端部を有し、
前記第２トレンチは、前記第１方向において前記第２延在部の近くに位置する第２端部を有し、
前記第１方向において、前記第１端部と前記第２延在部との間隔は、前記第２端部と前記第２延在部との間隔よりも長い、半導体装置。
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、
前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、
前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、
前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、
を備え、
前記外周トレンチは、
前記第１方向に延在する第１延在部と、
前記第２方向に延在する第２延在部と、
平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、
を有し、
前記複数のトレンチは、
前記第２方向において前記第１延在部に最も近い第１トレンチと、
前記第２方向において前記第１トレンチの次に前記第１延在部に近い第２トレンチと、
を有し、
前記第１トレンチは、前記第１方向において前記第２延在部の近くに位置する第１端部を有し、
前記第２トレンチは、前記第１方向において前記第２延在部の近くに位置する第２端部を有し、
前記第１方向において、前記第１端部と前記第２延在部との間隔は、前記第２端部と前記第２延在部との間隔よりも長い、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記複数の第１ゲート電極には、ゲート電位が供給され、
前記複数の第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給される、半導体装置。
前記複数の第１ゲート電極には、ゲート電位が供給され、
前記複数の第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給される、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記コーナー部は、平面視で前記第１方向および前記第２方向から４５度の角度で傾斜した方向に延在している、半導体装置。
前記コーナー部は、平面視で前記第１方向および前記第２方向から４５度の角度で傾斜した方向に延在している、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第１端部と前記第２延在部との間に位置する前記半導体基板には、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、第３トレンチが形成され、
前記第３トレンチの内部には、前記半導体基板から電気的に絶縁されたフローティングゲート電極が形成されている、半導体装置。
前記第１端部と前記第２延在部との間に位置する前記半導体基板には、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、第３トレンチが形成され、
前記第３トレンチの内部には、前記半導体基板から電気的に絶縁されたフローティングゲート電極が形成されている、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第１方向において、前記第３トレンチと前記第２延在部との間隔、および、前記第３トレンチと前記第１端部との間隔は、前記第２端部と前記第２延在部との前記間隔よりも短く、
前記第２方向において、前記第３トレンチと前記第１延在部との間隔、および、前記第３トレンチと前記第２トレンチとの間隔は、前記第１トレンチと前記第１延在部との間隔、および、前記第１トレンチと前記第２トレンチとの間隔よりも短い、半導体装置。
前記第１方向において、前記第３トレンチと前記第２延在部との間隔、および、前記第３トレンチと前記第１端部との間隔は、前記第２端部と前記第２延在部との前記間隔よりも短く、
前記第２方向において、前記第３トレンチと前記第１延在部との間隔、および、前記第３トレンチと前記第２トレンチとの間隔は、前記第１トレンチと前記第１延在部との間隔、および、前記第１トレンチと前記第２トレンチとの間隔よりも短い、半導体装置。
【請求項6】
請求項４に記載の半導体装置において、
前記複数の第１ゲート電極には、ゲート電位が供給され、
前記複数の第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給され、
前記フローティングゲート電極は、電気的にフローティング状態である、半導体装置。
前記複数の第１ゲート電極には、ゲート電位が供給され、
前記複数の第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給され、
前記フローティングゲート電極は、電気的にフローティング状態である、半導体装置。
【請求項7】
請求項４に記載の半導体装置において、
前記コーナー部は、平面視で前記第１方向および前記第２方向から４５度の角度で傾斜した方向に延在している、半導体装置。
前記コーナー部は、平面視で前記第１方向および前記第２方向から４５度の角度で傾斜した方向に延在している、半導体装置。
【請求項8】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、
前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、
前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、
前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、
を備え、
前記外周トレンチは、
前記第１方向に延在する第１延在部と、
前記第２方向に延在する第２延在部と、
平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、
を有し、
前記複数のトレンチは、
前記第２方向において前記第１延在部に最も近い第１トレンチと、
前記第２方向において前記第１トレンチの次に前記第１延在部に近い第２トレンチと、
を有し、
前記第１トレンチは、前記第１方向において前記第２延在部の近くに位置する第１端部を有し、
前記第２トレンチは、前記第１方向において前記第２延在部の近くに位置する第２端部を有し、
前記第１端部の形状は、前記第２端部の形状と異なっている、半導体装置。
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、
前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、
前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、
前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、
を備え、
前記外周トレンチは、
前記第１方向に延在する第１延在部と、
前記第２方向に延在する第２延在部と、
平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、
を有し、
前記複数のトレンチは、
前記第２方向において前記第１延在部に最も近い第１トレンチと、
前記第２方向において前記第１トレンチの次に前記第１延在部に近い第２トレンチと、
を有し、
前記第１トレンチは、前記第１方向において前記第２延在部の近くに位置する第１端部を有し、
前記第２トレンチは、前記第１方向において前記第２延在部の近くに位置する第２端部を有し、
前記第１端部の形状は、前記第２端部の形状と異なっている、半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記第１端部の形状は、前記コーナー部から離れる方向へ向かって後退している、半導体装置。
前記第１端部の形状は、前記コーナー部から離れる方向へ向かって後退している、半導体装置。
【請求項10】
請求項８に記載の半導体装置において、
前記第１端部の前記第２方向における幅は、前記第１端部以外の前記第１トレンチの前記第２方向における幅よりも狭く、且つ、前記第２延在部に近づくに連れて連続的に狭くなっている、半導体装置。
前記第１端部の前記第２方向における幅は、前記第１端部以外の前記第１トレンチの前記第２方向における幅よりも狭く、且つ、前記第２延在部に近づくに連れて連続的に狭くなっている、半導体装置。
【請求項11】
請求項８に記載の半導体装置において、
前記複数の第１ゲート電極には、ゲート電位が供給され、
前記複数の第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給される、半導体装置。
前記複数の第１ゲート電極には、ゲート電位が供給され、
前記複数の第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給される、半導体装置。
【請求項12】
請求項８に記載の半導体装置において、
前記コーナー部は、平面視で前記第１方向および前記第２方向から４５度の角度で傾斜した方向に延在している、半導体装置。
前記コーナー部は、平面視で前記第１方向および前記第２方向から４５度の角度で傾斜した方向に延在している、半導体装置。
【請求項13】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、
前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、
前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、
前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、
前記複数のトレンチと前記外周トレンチとの間に位置する前記半導体基板に形成され、且つ、前記第１導電型と反対の第２導電型である第１不純物領域と、
を備え、
前記外周トレンチは、
前記第１方向に延在する第１延在部と、
前記第２方向に延在する第２延在部と、
平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、
を有し、
前記複数のトレンチは、前記第２方向において前記第１延在部に最も近い第１トレンチを有し、
前記コーナー部と前記第１トレンチとの間に位置する前記半導体基板には、第２不純物領域が形成され、
前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高い、半導体装置。
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、
前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、
前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、
前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、
前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、
前記複数のトレンチと前記外周トレンチとの間に位置する前記半導体基板に形成され、且つ、前記第１導電型と反対の第２導電型である第１不純物領域と、
を備え、
前記外周トレンチは、
前記第１方向に延在する第１延在部と、
前記第２方向に延在する第２延在部と、
平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、
を有し、
前記複数のトレンチは、前記第２方向において前記第１延在部に最も近い第１トレンチを有し、
前記コーナー部と前記第１トレンチとの間に位置する前記半導体基板には、第２不純物領域が形成され、
前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高い、半導体装置。
【請求項14】
請求項１３に記載の半導体装置において、
前記半導体基板の前記上面からの前記第２不純物領域の深さは、前記半導体基板の前記上面からの前記第１不純物領域の深さよりも深い、半導体装置。
前記半導体基板の前記上面からの前記第２不純物領域の深さは、前記半導体基板の前記上面からの前記第１不純物領域の深さよりも深い、半導体装置。
【請求項15】
請求項１３に記載の半導体装置において、
前記複数のトレンチは、前記第２方向において前記第１トレンチの次に前記第１延在部に近い第２トレンチを更に有し、
前記第１トレンチは、前記第１方向において前記第２延在部の近くに位置する第１端部を有し、
前記第２トレンチは、前記第１方向において前記第２延在部の近くに位置する第２端部を有し、
前記第１方向において、前記第１端部と前記第２延在部との間隔は、前記第２端部と前記第２延在部との間隔と同じである、半導体装置。
前記複数のトレンチは、前記第２方向において前記第１トレンチの次に前記第１延在部に近い第２トレンチを更に有し、
前記第１トレンチは、前記第１方向において前記第２延在部の近くに位置する第１端部を有し、
前記第２トレンチは、前記第１方向において前記第２延在部の近くに位置する第２端部を有し、
前記第１方向において、前記第１端部と前記第２延在部との間隔は、前記第２端部と前記第２延在部との間隔と同じである、半導体装置。
【請求項16】
請求項１３に記載の半導体装置において、
前記複数の第１ゲート電極には、ゲート電位が供給され、
前記複数の第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給され、
前記第１不純物領域および前記第２不純物領域は、電気的にフローティング状態である、半導体装置。
前記複数の第１ゲート電極には、ゲート電位が供給され、
前記複数の第１フィールドプレート電極および前記第２フィールドプレート電極には、ソース電位が供給され、
前記第１不純物領域および前記第２不純物領域は、電気的にフローティング状態である、半導体装置。
【請求項17】
請求項１３に記載の半導体装置において、
前記コーナー部は、平面視で前記第１方向および前記第２方向から４５度の角度で傾斜した方向に延在している、半導体装置。
前記コーナー部は、平面視で前記第１方向および前記第２方向から４５度の角度で傾斜した方向に延在している、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、トレンチの内部にゲート電極およびフィールドプレート電極を備えた半導体装置に関する。
【背景技術】
【0002】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート構造が適用されている。トレンチゲート構造の一種として、トレンチの下部にフィールドプレート電極を形成し、トレンチの上部にゲート電極を形成したスプリットゲート構造が開発されている。フィールドプレート電極には、ソース電極からソース電位が供給される。このフィールドプレート電極によってドリフト領域に空乏層を広げることで、ドリフト領域を高濃度化することが可能となり、ドリフト領域の低抵抗化が可能となる。
【0003】
また、半導体装置の外周には、耐圧の向上を図るための構造が施されている。例えば特許文献１には、複数のＭＯＳＦＥＴが形成されるセル領域を囲むように、外周トレンチが形成されている。外周トレンチの内部にもフィールドプレート電極が形成される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－８２７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
セル領域を囲むように、外周トレンチは、平面視でＸ方向およびＹ方向に延在している。しかし、Ｘ方向及びＹ方向にそれぞれ独立した外周トレンチの平面部に比べて、Ｘ方向の外周トレンチとＹ方向の外周トレンチとが交差するコーナー部では、Ｘ方向及びＹ方向の双方から延びる空乏層と、セル領域内のトレンチの端部から延びる空乏層とが、局所的に重なり易くなる。そのため、チャージバランスに偏りが生じ、部分空乏化または電界集中などの現象が発生し易い。すなわち、コーナー部付近で、耐圧の低下が起こり易いという問題がある。
【0006】
本願の主な目的は、Ｘ方向の外周トレンチとＹ方向の外周トレンチとが交差するコーナー部の周囲において、空乏層の重なりを減らすことで、外周トレンチの周囲の耐圧を向上させ、半導体装置の耐圧を安定化させることにある。
【0007】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、を備える。前記外周トレンチは、前記第１方向に延在する第１延在部と、前記第２方向に延在する第２延在部と、平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、を有する。前記複数のトレンチは、前記第２方向において前記第１延在部に最も近い第１トレンチと、前記第２方向において前記第１トレンチの次に前記第１延在部に近い第２トレンチと、を有する。前記第１トレンチは、前記第１方向において前記第２延在部の近くに位置する第１端部を有する。前記第２トレンチは、前記第１方向において前記第２延在部の近くに位置する第２端部を有する。前記第１方向において、前記第１端部と前記第２延在部との間隔は、前記第２端部と前記第２延在部との間隔よりも長い。
【0010】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、を備える。前記外周トレンチは、前記第１方向に延在する第１延在部と、前記第２方向に延在する第２延在部と、平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、を有する。前記複数のトレンチは、前記第２方向において前記第１延在部に最も近い第１トレンチと、前記第２方向において前記第１トレンチの次に前記第１延在部に近い第２トレンチと、を有する。前記第１トレンチは、前記第１方向において前記第２延在部の近くに位置する第１端部を有する。前記第２トレンチは、前記第１方向において前記第２延在部の近くに位置する第２端部を有する。前記第１端部の形状は、前記第２端部の形状と異なっている。
【0011】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、平面視において第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において互いに隣接する複数のトレンチと、前記複数のトレンチの内部にそれぞれ形成され、且つ、前記半導体基板から電気的に絶縁された複数の第１フィールドプレート電極と、前記複数の第１フィールドプレート電極の上方にそれぞれ形成され、且つ、前記半導体基板および前記複数の第１フィールドプレート電極からそれぞれ電気的に絶縁された複数の第１ゲート電極と、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に形成され、且つ、平面視において前記複数のトレンチを囲むように、前記第１方向および前記第２方向に延在する外周トレンチと、前記外周トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２フィールドプレート電極と、前記複数のトレンチと前記外周トレンチとの間に位置する前記半導体基板に形成され、且つ、前記第１導電型と反対の第２導電型である第１不純物領域と、を備える。前記外周トレンチは、前記第１方向に延在する第１延在部と、前記第２方向に延在する第２延在部と、平面視で前記第１方向および前記第２方向とは異なる方向に延在し、且つ、前記第１延在部と前記第２延在部とを互いに繋ぐコーナー部と、を有する。前記複数のトレンチは、前記第２方向において前記第１延在部に最も近い第１トレンチを有する。前記コーナー部と前記第１トレンチとの間に位置する前記半導体基板には、第２不純物領域が形成されている。前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高い。
【発明の効果】
【0012】
一実施の形態によれば、半導体装置の耐圧を安定化させることができる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す要部平面図である。
【図3】実施の形態１における半導体装置を示す要部平面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における外周トレンチのコーナー部の周囲を示す要部平面図である。
【図6】実施の形態１における外周トレンチのコーナー部の周囲に広がる空乏層を示す要部平面図である。
【図7】本願発明者による測定結果を示すグラフである。
【図8】実施の形態１における半導体装置の製造工程を示す断面図である。
【図17】実施の形態２における外周トレンチのコーナー部の周囲を示す要部平面図である。
【図18】実施の形態２における外周トレンチのコーナー部の周囲に広がる空乏層を示す要部平面図である。
【図19】実施の形態３における外周トレンチのコーナー部の周囲を示す要部平面図である。
【図20】実施の形態３における外周トレンチのコーナー部の周囲に広がる空乏層を示す要部平面図である。
【図21】実施の形態３における半導体装置を示す断面図である。
【図22】実施の形態４における外周トレンチのコーナー部の周囲を示す要部平面図である。
【図23】実施の形態４における外周トレンチのコーナー部の周囲に広がる空乏層を示す要部平面図である。
【図24】検討例における外周トレンチのコーナー部の周囲を示す要部平面図である。
【図25】検討例における外周トレンチのコーナー部の周囲に広がる空乏層を示す要部平面図である。
【発明を実施するための形態】
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0016】
（実施の形態１）
＜半導体装置の構造＞
以下に図１から図７を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。実施の形態１のＭＯＳＦＥＴは、トレンチＴＲ１の内部にゲート電極ＧＥおよびフィールドプレート電極ＦＰを備えたスプリットゲート構造を成している。
＜半導体装置の構造＞
以下に図１から図７を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。実施の形態１のＭＯＳＦＥＴは、トレンチＴＲ１の内部にゲート電極ＧＥおよびフィールドプレート電極ＦＰを備えたスプリットゲート構造を成している。
【0017】
図１は、半導体装置１００である半導体チップの平面図である。図２および図３は、図１に示される領域１Ａを拡大した要部平面図である。図３は、図２の下方の構造体を示し、主に、半導体基板ＳＵＢに形成されたトレンチゲート構造を示している。また、図２に破線で示される孔ＣＨ１、ＣＨ２、ＣＨ３の位置は、図３に示される孔ＣＨ１、ＣＨ２、ＣＨ３の位置と一致している。図４は、図２および図３に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。
【0018】
図５および図６は、図３に示される外周トレンチＴＲ２のコーナー部ＴＲ２ｃの周囲を拡大して示している。本願の主な特徴は、コーナー部ＴＲ２ｃの周囲の構造体にあるが、そのような特徴については、後で詳細に説明する。
【0019】
図１は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを有する。セル領域ＣＲには、複数のＭＯＳＦＥＴのような主要な半導体素子が形成される。外周領域ＯＲは、ゲート電極ＧＥにゲート配線ＧＷを接続させるため、および、ターミネーション領域として機能する外周トレンチＴＲ２を形成するため等に用いられる。
【0020】
図１および図２に示されるように、セル領域ＣＲの大部分は、ソース電極ＳＥで覆われている。平面視において、ゲート配線ＧＷは、平面視においてソース電極ＳＥを囲んでいる。また、ここでは図示していないが、ソース電極ＳＥおよびゲート配線ＧＷは、ポリイミド膜のような保護膜で覆われている。上記保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥおよびゲート配線ＧＷが、ソースパッドＳＰおよびゲートパッドＧＰになる。ソースパッドＳＰ上およびゲートパッドＧＰ上に、外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップ、リードフレームまたは配線基板などに電気的に接続される。なお、外部接続用部材は、例えば、アルミニウム、金または銅からなるワイヤであるか、銅板からなるクリップなどである。
【0021】
図３に示されるように、セル領域ＣＲの半導体基板ＳＵＢには、複数のトレンチＴＲ１が形成されている。複数のトレンチＴＲ１は、ストライプ状に形成され、それぞれＹ方向に延在し、Ｘ方向において互いに隣接している。
【0022】
図４に示されるように、トレンチＴＲ１の内部において、トレンチＴＲ１の下部にはフィールドプレート電極ＦＰが形成され、トレンチＴＲ１の上部にはゲート電極ＧＥが形成されている。フィールドプレート電極ＦＰおよびゲート電極ＧＥは、トレンチＴＲ１に沿って、Ｙ方向に延在している。
【0023】
また、フィールドプレート電極ＦＰの一部は、引き出し部ＦＰａを成している。引き出し部ＦＰａを構成するフィールドプレート電極ＦＰは、トレンチＴＲ１の内部において、トレンチＴＲ１の下部だけでなく、トレンチＴＲ１の上部にも形成されている。
【0024】
図３に示されるように、外周領域ＯＲの半導体基板ＳＵＢには、外周トレンチＴＲ２が形成されている。Ｘ方向において、複数のトレンチＴＲ１および外周トレンチＴＲ２は、同一ピッチで配置されている。また、外周トレンチＴＲ２の幅は、トレンチＴＲ１と同様である。外周トレンチＴＲ２は、平面視において複数のトレンチＴＲ１を囲むように、Ｙ方向およびＸ方向に延在している。外周トレンチＴＲ２は、Ｙ方向に延在する箇所と、Ｘ方向に延在する箇所とが交差する箇所に、コーナー部ＴＲ２ｃを有する。外周トレンチＴＲ２の内部には、フィールドプレート電極ＦＰ（引き出し部ＦＰａ）が形成されている。
【0025】
なお、ここでは、２つの外周トレンチＴＲ２を例示しているが、外周トレンチＴＲ２の数は、１つでもよいし、３つ以上であってもよい。
【0026】
セル領域ＣＲおよび外周領域ＯＲの各々の引き出し部ＦＰａ上には、孔ＣＨ３が形成されている。引き出し部ＦＰａは、孔ＣＨ３を介してソース電極ＳＥに電気的に接続される。外周領域ＯＲにおいて、ゲート電極ＧＥ上には、孔ＣＨ２が形成されている。ゲート電極ＧＥは、孔ＣＨ２を介してゲート配線ＧＷに電気的に接続される。
【0027】
以下に図４を用いて、半導体装置１００の断面構造について説明する。
【0028】
なお、図２および図３に示されるＣ－Ｃ線に沿った断面図は、トレンチの符号ＴＲ２が異なるという点以外、Ｂ－Ｂ線に沿った断面図とほぼ同じである。従って、以下ではＢ－Ｂ線に沿った断面図の説明を、Ｃ－Ｃ線に沿った断面図の説明と兼ねる。
【0029】
図４に示されるように、半導体装置１００は、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のシリコンからなる。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。実施の形態１では、ｎ型の半導体基板ＳＵＢ自体が、ドリフト領域ＮＶを構成している。なお、半導体基板ＳＵＢは、ｎ型のシリコン基板と、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層との積層体であってもよい。その場合、低濃度のｎ型の半導体層がドリフト領域ＮＶを構成し、高濃度のｎ型のシリコン基板がドレイン領域ＮＤを構成する。
【0030】
半導体基板ＳＵＢの下部には、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面ＢＳ上には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。ドレイン領域ＮＤおよびドレイン電極ＤＥは、セル領域ＣＲおよび外周領域ＯＲに渡って形成されている。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電位が供給される。
【0031】
半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達する複数のトレンチＴＲ１が形成されている。各トレンチＴＲ１の深さは、例えば５μｍ以上且つ１０μｍ以下である。トレンチＴＲ１の内部において、トレンチＴＲ１の下部には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成されている。また、トレンチＴＲ１の内部において、フィールドプレート電極ＦＰの上方には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。フィールドプレート電極ＦＰおよびゲート電極ＧＥは、それぞれ、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。
【0032】
絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。ゲート絶縁膜ＧＩは、絶縁膜ＩＦ１上のトレンチＴＲ１の内部に形成されている。絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰを覆うように、絶縁膜ＩＦ２が形成されている。また、ゲート電極ＧＥは、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰと半導体基板ＳＵＢとの間にも、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を介して形成されている。
【0033】
絶縁膜ＩＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとゲート電極ＧＥとの間に形成されている。これらの絶縁膜によって、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、互いに電気的に絶縁されている。
【0034】
絶縁膜ＩＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。絶縁膜ＩＦ１の厚さは、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さよりも厚い。トレンチＴＲ１の内部において、絶縁膜ＩＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。また、トレンチＴＲ１の内部において、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さは、例えば５０ｎｍ以上且つ１００ｎｍ以下である。なお、これらの厚さは、Ｘ方向における厚さである。
【0035】
半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達するｐ型のボディ領域ＰＢが形成されている。半導体基板ＳＵＢの上面ＴＳからのボディ領域ＰＢの深さは、半導体基板ＳＵＢの上面ＴＳからのトレンチＴＲ１の深さよりも浅い。ボディ領域ＰＢ内には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
【0036】
半導体基板ＳＵＢの上面ＴＳ上には、トレンチＴＲ１を覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬの厚さは、例えば７００ｎｍ以上且つ９００ｎｍ以下である。
【0037】
層間絶縁膜ＩＬには、孔ＣＨ１が形成されている。孔ＣＨ１は、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢに達する。孔ＣＨ１の底部において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。高濃度拡散領域ＰＲは、主に、ソース電極ＳＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
【0038】
層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨ１を介してソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらの不純物領域にソース電位を供給する。
【0039】
図４のＢ－Ｂ断面に示されるように、フィールドプレート電極ＦＰの一部は、フィールドプレート電極ＦＰの引き出し部ＦＰａを成している。引き出し部ＦＰａに接している絶縁膜ＩＦ１の上面の位置は、引き出し部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置よりも高くなっている。引き出し部ＦＰａの側面には、絶縁膜ＩＦ２が形成されている。また、引き出し部ＦＰａが形成されているトレンチＴＲ１に接する半導体基板ＳＵＢには、ボディ領域ＰＢが形成されているが、このボディ領域ＰＢ内には、ソース領域ＮＳは、形成されていない。
【0040】
図４のＢ－Ｂ断面に示されるように、層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通し、且つ、引き出し部ＦＰａに達する孔ＣＨ３が形成されている。ソース電極ＳＥは、孔ＣＨ３を介して引き出し部ＦＰａに電気的に接続され、フィールドプレート電極ＦＰにソース電位を供給する。
【0041】
ここでは図示していないが、層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通し、且つ、ゲート電極ＧＥに達する孔ＣＨ２が形成されている。ゲート配線ＧＷは、孔ＣＨ２を介してゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
【0042】
ソース電極ＳＥは、孔ＣＨ１および孔ＣＨ３の内部にも埋め込まれている。ゲート配線ＧＷは、孔ＣＨ２の内部にも埋め込まれている。ソース電極ＳＥおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えばチタンタングステン膜であり、上記導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。
【0043】
なお、ソース電極ＳＥおよびゲート配線ＧＷは、孔ＣＨ１、ＣＨ２、ＣＨ３の内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、配線層は、上記バリアメタル膜および上記導電性膜によって構成される。プラグ層は、例えば、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜との積層膜によって構成される。
【0044】
【0045】
図５に示されるように、外周トレンチＴＲ２は、Ｙ方向に延在する延在部ＴＲ２ａと、Ｘ方向に延在する延在部ＴＲ２ｂと、延在部ＴＲ２ａと延在部ＴＲ２ｂとを互いに繋ぐコーナー部ＴＲ２ｃと、を有する。コーナー部ＴＲ２ｃは、平面視でＹ方向およびＸ方向と異なる方向に延在し、例えばＹ方向およびＸ方向から４５度の角度で傾斜した方向に延在している。
【0046】
このようなコーナー部ＴＲ２ｃが設けられていない場合、延在部ＴＲ２ａと延在部ＴＲ２ｂとが直角に繋がることになる。そうすると、直角箇所において、絶縁膜ＩＦ１の厚さにバラつきが発生し易くなり、フィールドプレート電極ＦＰの埋め込み不良が発生し易くなる。また、直角箇所からトレンチＴＲ１までの距離が長いので、直角箇所から広がる空乏層が、延在部ＴＲ２ａに最も近いトレンチＴＲ１からの空乏層に届き難い。このように空乏層が広がっていない箇所は、部分的な耐圧低下の要因になる。従って、それらの不具合を発生し難くするために、外周トレンチＴＲ２には、コーナー部ＴＲ２ｃが設けられていることが好ましい。
【0047】
なお、以降の説明で、図５および図６のようなコーナー部ＴＲ２ｃの周囲を説明する際には、Ｘ方向において延在部ＴＲ２ａに最も近いトレンチＴＲ１を「最近接トレンチＴＲ１」とし、最近接トレンチＴＲ１以外のトレンチＴＲ１を「他のトレンチＴＲ１」として説明する。ここでは、他のトレンチＴＲ１として、Ｘ方向において延在部ＴＲ２ａと反対側で最近接トレンチＴＲ１に隣接するトレンチＴＲ１を例示する。すなわち、他のトレンチＴＲ１として、Ｘ方向において最近接トレンチＴＲ１の次に延在部ＴＲ２ａに近いトレンチＴＲ１を例示する。
【0048】
また、図６のような空乏層を説明する際には、トレンチＴＲ１の内部のフィールドプレート電極ＦＰからドリフト領域ＮＶに広がる空乏層を「トレンチＴＲ１からの空乏層」とし、外周トレンチＴＲ２の内部のフィールドプレート電極ＦＰからドリフト領域ＮＶに広がる空乏層を「外周トレンチＴＲ２からの空乏層」として説明する場合もある。
【0049】
図５に示されるように、複数のトレンチＴＲ１は、それぞれ、Ｙ方向において延在部ＴＲ２ｂの近くに位置する端部１０を有している。しかし、Ｙ方向において、最近接トレンチＴＲ１の端部１０の位置は、他のトレンチＴＲ１の端部１０の位置から距離Ｌ１だけ後退している。言い換えれば、Ｙ方向において、最近接トレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間の距離（間隔）Ｌ２は、他のトレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間の距離（間隔）Ｌ３よりも長い。更に言い換えれば、Ｙ方向において、最近接トレンチＴＲ１の端部１０は、他のトレンチＴＲ１の端部１０よりも延在部ＴＲ２ｂから遠ざけられている。
【0050】
【0051】
図２４に示されるように、検討例では、Ｙ方向において、最近接トレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間の距離Ｌ３は、他のトレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間の距離Ｌ３と同じである。この際、図２５に示されるように、トレンチＴＲ１および外周トレンチＴＲ２から、それぞれ空乏層が広がるが、コーナー部ＴＲ２ｃおよびその周辺からの空乏層と、最近接トレンチＴＲ１からの空乏層とが広い範囲で重なる「過多領域」が存在している。
【0052】
ここで、スプリットゲート構造のＭＯＳＦＥＴでは、アバランシェ降伏時にトレンチＴＲ１および外周トレンチＴＲ２の各々の底部付近でインパクトイオン化が起こり、その際に発生したホットホールが、絶縁膜ＩＦ１に注入されることが知られている。アバランシェ降伏を繰り返し、このようなホットホール注入が絶縁膜ＩＦ１に蓄積されていくと、セル領域のチャージバランスが変化し、耐圧が不安定化するという問題がある。
【0053】
空乏層が届かない箇所は、部分的な耐圧低下の要因になる。そのような箇所の発生を防ぐために、トレンチＴＲ１からの空乏層と、外周トレンチＴＲ２からの空乏層とは、ある程度重なっていることが好ましい。しかし、図２５のような「過多領域」では、電界集中によりインパクトイオン化が低電界から起こり易く、多くのホットホールが絶縁膜ＩＦ１に注入されてしまうという問題がある。
【0054】
実施の形態１では、このような「過多領域」の発生を抑制するために、図５に示されるように、距離Ｌ２を距離Ｌ３よりも長くしている。図６に示されるように、コーナー部ＴＲ２ｃおよびその周辺からの空乏層と、最近接トレンチＴＲ１からの空乏層との重なりが低減するので、インパクトイオン化が緩和され、ホットホールが絶縁膜ＩＦ１に注入される量を抑制できる。すなわち、実施の形態１によれば、外周トレンチＴＲ２の周囲の耐圧を向上させることができ、半導体装置１００の耐圧を安定化させることができる。
【0055】
図７は、ドレイン電流Ｉｄとドレイン電圧Ｖｄとの関係を示し、検討例および実施の形態１について何度か降伏動作を行った後に、本願発明者が測定した結果を示すグラフである。図７に示されるように、検討例では、ドレイン電圧Ｖｄが低い状態でドレイン電流Ｉｄが流れ始めていることが判る。すなわち、検討例では、局所的に低耐圧となる領域がセル内に存在していることが判る。一方で、実施の形態１では、そのような問題が抑制できていることが判る。
【0056】
【0057】
まず、図８に示されるように、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを用意する。上述のように、半導体基板ＳＵＢは、ｎ型のシリコン基板と、エピタキシャル成長法によって上記シリコン基板上に形成されたｎ型の半導体層との積層体であってもよい。
【0058】
次に、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達するように、半導体基板ＳＵＢにトレンチＴＲ１を形成する。トレンチＴＲ１を形成するためには、まず、半導体基板ＳＵＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜を形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記酸化シリコン膜をパターニングすることで、ハードマスクＨＭを形成する。次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、半導体基板ＳＵＢにトレンチＴＲ１を形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
【0059】
次に、図９に示されるように、トレンチＴＲ１の内部および半導体基板ＳＵＢの上面ＴＳ上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば熱酸化処理によって形成された酸化シリコン膜である。なお、絶縁膜ＩＦ１は、熱酸化処理によって形成された第１酸化シリコン膜と、上記第１酸化シリコン膜上に、ＣＶＤ法によって形成された第２酸化シリコン膜との積層膜であってもよい。
【0060】
次に、トレンチＴＲ１の内部を埋め込むように、例えばＣＶＤ法によって、絶縁膜ＩＦ１上に導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。トレンチＴＲ１の内部に導電性膜ＣＦ１を良好に埋め込むために、導電性膜ＣＦ１の成膜を、複数回（例えば、第１多結晶シリコン膜の成膜と、第２多結晶シリコン膜の成膜との２回）に分けて行ってもよい。
【0061】
次に、図１０に示されるように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理によって、トレンチＴＲ１の外部に位置する導電性膜ＣＦ１を除去する。これにより、トレンチＴＲ１の内部に残された導電性膜ＣＦ１をフィールドプレート電極ＦＰとして形成する。
【0062】
次に、図１１に示されるように、フィールドプレート電極ＦＰの一部が引き出し部ＦＰａとして残されるように、フィールドプレート電極ＦＰの他部を選択的に除去する。
【0063】
具体的には、まず、Ｂ－Ｂ断面に示されるように、引き出し部ＦＰａとなるフィールドプレート電極ＦＰの一部を選択的に覆うレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして、例えばＳＦ６ガスを用いたエッチング処理を行うことで、引き出し部ＦＰａにならないフィールドプレート電極ＦＰの一部を除去する。すなわち、Ａ－Ａ断面に示されるように、引き出し部ＦＰａにならないフィールドプレート電極ＦＰの他部を、トレンチＴＲ１の底部に向かって選択的に後退させる。後退させなかったフィールドプレート電極ＦＰの一部が引き出し部ＦＰａとなる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0064】
次に、図１２に示されるように、絶縁膜ＩＦ１に対してフッ酸を含む溶液を用いた等方性エッチング処理を行う。これにより、半導体基板ＳＵＢの上面ＴＳ上に位置する絶縁膜ＩＦ１を除去すると共に、断面視においてトレンチＴＲ１の内部に位置する絶縁膜ＩＦ１の上面の位置がフィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲ１の内部に位置する絶縁膜ＩＦ１をトレンチＴＲ１の底部に向かって後退させる。
【0065】
この時点で、引き出し部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、引き出し部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。また、Ｂ－Ｂ断面に示されるように、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を除去したことで、引き出し部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも高くなっている。
【0066】
次に、図１３に示されるように、熱酸化処理を行うことで、絶縁膜ＩＦ１上に位置するトレンチＴＲ１の内部にゲート絶縁膜ＧＩを形成すると共に、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰを覆うように絶縁膜ＩＦ２を形成する。
【0067】
次に、トレンチＴＲ１の内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＩ上および絶縁膜ＩＦ２上に、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、例えばｎ型の多結晶シリコン膜である。
【0068】
次に、図１４に示されるように、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。これにより、導電性膜ＣＦ２の厚さが薄くなり、導電性膜ＣＦ２の上面が平坦化される。次に、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲ１の外部に位置する導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上において、トレンチＴＲ１の内部に残された導電性膜ＣＦ２をゲート電極ＧＥとして形成する。
【0069】
なお、トレンチＴＲ１の外部の導電性膜ＣＦ２を完全に除去するために、異方性エッチング処理はオーバーエッチングで行われる。そのため、Ａ－Ａ断面に示されるように、ゲート電極ＧＥの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも若干低くなる。また、この異方性エッチング処理によって、引き出し部ＦＰａに接している絶縁膜ＩＦ２上に形成されていた導電性膜ＣＦ２は、除去される。
【0070】
次に、図１５に示されるように、フォトリソグラフィ技術およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、セル領域ＣＲの半導体基板ＳＵＢに、ｐ型のボディ領域ＰＢを選択的に形成する。
【0071】
次に、フォトリソグラフィ技術およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、セル領域ＣＲのボディ領域ＰＢ内に、ｎ型のソース領域ＮＳを選択的に形成する。なお、引き出し部ＦＰａに隣接するボディ領域ＰＢ内には、ソース領域ＮＳを形成しない。その後、半導体基板ＳＵＢに対して熱処理を施すことで、ソース領域ＮＳおよびボディ領域ＰＢに含まれる不純物を拡散させる。
【0072】
次に、図１６に示されるように、まず、トレンチＴＲ１を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上に、層間絶縁膜ＩＬを形成する。
【0073】
次に、層間絶縁膜ＩＬに、孔ＣＨ１、ＣＨ２、ＣＨ３を形成する。まず、層間絶縁膜ＩＬ上に、ソース領域ＮＳが形成されている半導体基板ＳＵＢを開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢの内部に達する孔ＣＨ１を形成する。次に、イオン注入法によって、孔ＣＨ１の底部におけるボディ領域ＰＢに、例えばホウ素（Ｂ）を導入することで、ｐ型の高濃度拡散領域ＰＲを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
【0074】
次に、層間絶縁膜ＩＬ上に、引き出し部ＦＰａ上およびゲート電極ＧＥ上を開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬを貫通し、且つ、引き出し部ＦＰａに達する孔ＣＨ３を形成する。ここでは図示していないが、孔ＣＨ３を形成する工程で、層間絶縁膜ＩＬを貫通し、且つ、ゲート電極ＧＥに達する孔ＣＨ２も形成される。その後、アッシング処理によって上記レジストパターンを除去する。
【0075】
なお、孔ＣＨ１の形成と、孔ＣＨ２および孔ＣＨ３の形成とは、何れが先であっても構わない。
【0076】
次に、孔ＣＨ１、ＣＨ３の内部を埋め込むように、層間絶縁膜ＩＬ上にソース電極ＳＥを形成し、孔ＣＨ２の内部を埋め込むように、層間絶縁膜ＩＬ上にゲート配線ＧＷを形成する。
【0077】
具体的には、まず、孔ＣＨ１、ＣＨ２、ＣＨ３の内部および層間絶縁膜ＩＬ上に、スパッタリング法によって、第１バリアメタル膜を形成する。上記第１バリアメタル膜は、例えばチタンタングステン膜からなる。次に、上記第１バリアメタル膜上に、スパッタリング法によって第１導電性膜を形成する。上記第１導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。次に、上記第１バリアメタル膜および上記第１導電性膜をパターニングすることで、ソース電極ＳＥおよびゲート配線ＧＷを形成する。
【0078】
次に、ここでは図示はしないが、ソース電極ＳＥ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。上記保護膜の一部に開口部を形成することで、ソース電極ＳＥおよびゲート配線ＧＷのうち、ソースパッドＳＰおよびゲートパッドＧＰになる領域を露出させる。
【0079】
その後、以下の製造工程を経て、図４に示される構造体が得られる。まず、必要に応じて半導体基板ＳＵＢの下面ＢＳを研磨する。次に、半導体基板ＳＵＢの下面ＢＳに、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。なお、半導体基板ＳＵＢがｎ型のシリコン基板とｎ型の半導体層との積層体で構成されている場合、高濃度のｎ型のシリコン基板がドレイン領域ＮＤを成すので、上述のイオン注入によるドレイン領域ＮＤの形成を省略できる。次に、半導体基板ＳＵＢの下面ＢＳ上に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
【0080】
（実施の形態２）
以下に図１７および図１８を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１７および図１８を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0081】
実施の形態１では、図２５に示される「過多領域」の発生を抑制するために、Ｙ方向において、最近接トレンチＴＲ１の端部１０を、他のトレンチＴＲ１の端部１０よりも延在部ＴＲ２ｂから遠ざけていた。
【0082】
実施の形態２では、図１７に示されるように、最近接トレンチＴＲ１の端部１０の形状が、他のトレンチＴＲ１の端部１０の形状と異なっている。例えば、最近接トレンチＴＲ１の端部１０の形状は、コーナー部ＴＲ２ｃから離れる方向へ向かって後退している。言い換えれば、最近接トレンチＴＲ１の端部１０のＸ方向における幅は、端部１０以外の最近接トレンチＴＲ１のＸ方向における幅よりも狭く、且つ、延在部ＴＲ２ｂに近づくに連れて連続的に狭くなっている。
【0083】
このような最近接トレンチＴＲ１の端部１０の形状を変更するためには、図８のハードマスクＨＭのパターンを変更することで実現できる。
【0084】
実施の形態２でも実施の形態１と同様に、「過多領域」の発生を抑制でき、外周トレンチＴＲ２の周囲の耐圧を向上させることができる。従って、半導体装置１００の耐圧を安定化させることができる。
【0085】
また、実施の形態２の図１８と、実施の形態１の図６とを比較すると、実施の形態２の方が、各トレンチＴＲ１、ＴＲ２から広がる空乏層の重なりの均一性が高い。従って、実施の形態２では、実施の形態１よりも、外周トレンチＴＲ２の周囲の耐圧を安定化させ易いという利点がある。
【0086】
一方で、最近接トレンチＴＲ１の端部１０を細くし過ぎると、絶縁膜ＩＦ１およびフィールドプレート電極ＦＰを端部１０の内部に良好に埋め込むことが、難くなる。従って、絶縁膜ＩＦ１およびフィールドプレート電極ＦＰの埋め込み性という観点では、実施の形態２よりも実施の形態１の方が優れている。
【0087】
（実施の形態３）
以下に図１９から図２１を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。また、図２１は、図１９のＤ－Ｄ線に沿った断面図である。
以下に図１９から図２１を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。また、図２１は、図１９のＤ－Ｄ線に沿った断面図である。
【0088】
実施の形態３では、図１９に示されるように、最近接トレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間の距離と、他のトレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間の距離とは、同じ距離Ｌ３である。しかし、図１９および図２１に示されるように、コーナー部ＴＲ２ｃと最近接トレンチＴＲ１との間に位置する半導体基板ＳＵＢに、ｐ型の不純物領域であるフローティング領域ＰＦが形成されている。
【0089】
フローティング領域ＰＦの不純物濃度は、ｐ型のボディ領域ＰＢの不純物濃度よりも高い。また、半導体基板ＳＵＢの上面ＴＳからのフローティング領域ＰＦの深さは、半導体基板ＳＵＢの上面ＴＳからのｐ型のボディ領域ＰＢの深さよりも深い。フローティング領域ＰＦは、ボディ領域ＰＢから物理的に分離しており、ソース電極ＳＥに電気的に接続されておらず、電気的にフローティング状態である。
【0090】
このようなフローティング領域ＰＦを形成するためには、追加のイオン注入工程を行う。図１５のボディ領域ＰＢの製造工程の前後において、フォトリソグラフィ技術およびイオン注入法を用いて、コーナー部ＴＲ２ｃと最近接トレンチＴＲ１との間に位置する半導体基板ＳＵＢに、ホウ素（Ｂ）のような不純物を選択的に注入する。これにより、フローティング領域ＰＦが形成される。
【0091】
図２０に示されるように、このようなフローティング領域ＰＦを設けることで、コーナー部ＴＲ２ｃおよびその周辺からの空乏層の広がりと、最近接トレンチＴＲ１の端部１０からの空乏層の広がりとが抑制される。従って、実施の形態３でも実施の形態１と同様に、「過多領域」の発生を抑制でき、外周トレンチＴＲ２の周囲の耐圧を向上させることができる。従って、半導体装置１００の耐圧を安定化させることができる。
【0092】
（実施の形態４）
以下に図２２および図２３を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図２２および図２３を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0093】
図２２に示されるように、実施の形態４の最近接トレンチＴＲ１の端部１０は、他のトレンチＴＲ１の端部１０よりも延在部ＴＲ２ｂから更に遠ざけられている。そして、最近接トレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間に位置する半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達するように、トレンチＴＲ３が形成されている。トレンチＴＲ３は、トレンチＴＲ１および外周トレンチＴＲ２の製造工程時に形成されるが、トレンチＴＲ１および外周トレンチＴＲ２に連通しておらず、独立したトレンチとして形成される。
【0094】
トレンチＴＲ３の内部には、フローティングゲート電極ＦＧが形成されている。フローティングゲート電極ＦＧは、半導体基板ＳＵＢから電気的に絶縁され、電気的にフローティング状態である。フローティングゲート電極ＦＧは、コーナー部ＴＲ２ｃの周囲の電界を緩和する目的で形成されている。
【0095】
トレンチＴＲ３の内部の構造は、セル領域ＣＲのトレンチＴＲ１の内部と同様に、絶縁膜ＩＦ１、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ２、フィールドプレート電極ＦＰおよびゲート電極ＧＥから構成されていてもよい。その場合、フィールドプレート電極ＦＰおよびゲート電極ＧＥは、それぞれフローティングゲート電極ＦＧになり、トレンチＴＲ３の内部に２つのフローティングゲート電極ＦＧが存在することになる。
【0096】
また、トレンチＴＲ３の内部の構造は、外周領域ＯＲの外周トレンチＴＲ２の内部と同様に、絶縁膜ＩＦ１およびフィールドプレート電極ＦＰ（引き出し部ＦＰａ）から構成されていてもよい。その場合、フィールドプレート電極ＦＰ（引き出し部ＦＰａ）がフローティングゲート電極ＦＧになる。
【0097】
しかし、単にトレンチＴＲ３およびフローティングゲート電極ＦＧを設けただけでは、最近接トレンチＴＲ１、他のトレンチＴＲ１または外周トレンチＴＲ２からの空乏層のうち、何れも届かない箇所が存在してしまう場合がある。
【0098】
従って、図２３に示されるように、最近接トレンチＴＲ１、他のトレンチＴＲ１または外周トレンチＴＲ２からの空乏層の全てが、平面視においてフローティングゲート電極ＦＧに重なるように、トレンチＴＲ３の形状が調整されていることが好ましい。従って、必要に応じて、トレンチＴＲ３の形状を最近接トレンチＴＲ１、他のトレンチＴＲ１または外周トレンチＴＲ２に近づける。
【0099】
例えば、図２２に示されるように、Ｙ方向において、トレンチＴＲ３と延在部ＴＲ２ｂとの間の距離（間隔）Ｌ４、および、トレンチＴＲ３と最近接トレンチＴＲ１の端部１０との間の距離（間隔）Ｌ６は、他のトレンチＴＲ１の端部１０と延在部ＴＲ２ｂとの間の距離（間隔）Ｌ５よりも短くなっている。また、Ｘ方向において、トレンチＴＲ３と延在部ＴＲ２ａとの間の距離（間隔）Ｌ７、および、トレンチＴＲ３と他のトレンチＴＲ１との間の距離（間隔）Ｌ８は、最近接トレンチＴＲ１と延在部ＴＲ２ａとの間の距離（間隔）Ｌ９、および、最近接トレンチＴＲ１と他のトレンチＴＲ１との間の距離（間隔）Ｌ１０よりも短くなっている。
【0100】
実施の形態４でも実施の形態１と同様に、「過多領域」の発生を抑制でき、外周トレンチＴＲ２の周囲の耐圧を向上させることができる。従って、半導体装置１００の耐圧を安定化させることができる。
【0101】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0102】
１００ 半導体装置
１０ 端部
１Ａ 領域
ＢＳ 半導体基板の下面
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１、ＣＨ２、ＣＨ３ 孔
ＤＥ ドレイン電極
ＦＧ フローティングゲート電極
ＦＰ フィールドプレート電極
ＦＰａ フィールドプレート電極の引き出し部
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＰＢ ボディ領域
ＰＦ ｐ型のフローティング領域
ＰＲ 高濃度拡散領域
ＲＰ１ レジストパターン
ＳＥ ソース電極
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＴＲ１ トレンチ
ＴＲ２ 外周トレンチ
ＴＲ２ａ Ｙ方向の延在部
ＴＲ２ｂ Ｘ方向の延在部
ＴＲ２ｃ コーナー部
ＴＲ３ トレンチ
ＴＳ 半導体基板の上面
１０ 端部
１Ａ 領域
ＢＳ 半導体基板の下面
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１、ＣＨ２、ＣＨ３ 孔
ＤＥ ドレイン電極
ＦＧ フローティングゲート電極
ＦＰ フィールドプレート電極
ＦＰａ フィールドプレート電極の引き出し部
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＰＢ ボディ領域
ＰＦ ｐ型のフローティング領域
ＰＲ 高濃度拡散領域
ＲＰ１ レジストパターン
ＳＥ ソース電極
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＴＲ１ トレンチ
ＴＲ２ 外周トレンチ
ＴＲ２ａ Ｙ方向の延在部
ＴＲ２ｂ Ｘ方向の延在部
ＴＲ２ｃ コーナー部
ＴＲ３ トレンチ
ＴＳ 半導体基板の上面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】