知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025012071
(43)【公開日】2025-01-24
(54)【発明の名称】メモリシステムおよびメモリシステムの制御方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20250117BHJP
G06F 12/02 20060101ALI20250117BHJP
G06F 3/06 20060101ALI20250117BHJP
G06F 13/14 20060101ALI20250117BHJP
G06F 11/10 20060101ALI20250117BHJP
G06F 3/08 20060101ALI20250117BHJP
【ＦＩ】
G06F12/00 560A
G06F12/02 570A
G06F12/00 597U
G06F3/06 301K
G06F3/06 306K
G06F13/14 320H
G06F11/10 648
G06F3/08 H
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023114619
(22)【出願日】2023-07-12
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】菅野 伸一
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160AA06
5B160AB26
(57)【要約】
【課題】誤読み出しによって間違ったデータがホストに送信されることを防止できるメモリシステムを実現する。
【解決手段】コントローラは、複数の物理アドレスに対応する複数のフラグを管理する。リードコマンドをホストから受信したことに応じ、コントローラは、リードコマンドによって指定された論理アドレスにマッピングされている物理アドレスを第１の管理テーブルから取得し、取得した物理アドレスに基づいて、不揮発性メモリからデータを読み出す。コントローラは、取得した物理アドレスに対応するフラグの現在の状態が、有効データを示す第１の値に設定されているか、無効データを示す第２の値に設定されているかに基づいて、読み出したデータをホストに送信するか否かを決定する。
【選択図】図１
【解決手段】コントローラは、複数の物理アドレスに対応する複数のフラグを管理する。リードコマンドをホストから受信したことに応じ、コントローラは、リードコマンドによって指定された論理アドレスにマッピングされている物理アドレスを第１の管理テーブルから取得し、取得した物理アドレスに基づいて、不揮発性メモリからデータを読み出す。コントローラは、取得した物理アドレスに対応するフラグの現在の状態が、有効データを示す第１の値に設定されているか、無効データを示す第２の値に設定されているかに基づいて、読み出したデータをホストに送信するか否かを決定する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
前記ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理し、
前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理し、前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定され、
第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに第１の物理アドレスを割り当て、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータを書き込み、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定し、
前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記第１のフラグを前記第２の値に設定し、
前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得し、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータを読み出し、前記取得した物理アドレスに対応するフラグの現在の状態が前記第１の値に設定されているか、前記第２の値に設定されているかに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
メモリシステム。
不揮発性メモリと、
前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
前記ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理し、
前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理し、前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定され、
第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに第１の物理アドレスを割り当て、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータを書き込み、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定し、
前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記第１のフラグを前記第２の値に設定し、
前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得し、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータを読み出し、前記取得した物理アドレスに対応するフラグの現在の状態が前記第１の値に設定されているか、前記第２の値に設定されているかに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
メモリシステム。
【請求項2】
前記コントローラは、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の物理アドレスとを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと物理アドレスとを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスに対応する前記フラグの現在の状態が前記第１の値に設定されており、且つ、前記不揮発性メモリから読み出した前記物理アドレスが前記第１の管理テーブルから取得した前記物理アドレスに一致する、という条件を満たすか否かに基づいて、前記不揮発性メモリから読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項１に記載のメモリシステム。
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の物理アドレスとを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと物理アドレスとを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスに対応する前記フラグの現在の状態が前記第１の値に設定されており、且つ、前記不揮発性メモリから読み出した前記物理アドレスが前記第１の管理テーブルから取得した前記物理アドレスに一致する、という条件を満たすか否かに基づいて、前記不揮発性メモリから読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記第１の管理テーブルから取得した前記物理アドレスに対応する前記フラグを前記第２の管理テーブルから取得し、
前記取得したフラグの値が前記第１の値に設定されているか、前記第２の値に設定されているかを判定し、
前記判定の結果に基づいて、前記不揮発性メモリから読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項１に記載のメモリシステム。
前記第１の管理テーブルから取得した前記物理アドレスに対応する前記フラグを前記第２の管理テーブルから取得し、
前記取得したフラグの値が前記第１の値に設定されているか、前記第２の値に設定されているかを判定し、
前記判定の結果に基づいて、前記不揮発性メモリから読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項１に記載のメモリシステム。
【請求項4】
前記コントローラは、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の値を有するフラグとを含む情報の整合性をチェックするための第１の検査符号を、前記第１のデータと前記第１の値を有する前記フラグとを使用して生成し、
前記第１のデータと前記第１の検査符号とを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと検査符号とを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスに対応する前記フラグを前記第２の管理テーブルから取得し、
前記取得したフラグと前記読み出したデータとを含む情報の整合性をチェックするための第２の検査符号を、前記取得したフラグと前記読み出したデータとを使用して生成し、
前記第２の検査符号が前記読み出した検査符号と一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項１に記載のメモリシステム。
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の値を有するフラグとを含む情報の整合性をチェックするための第１の検査符号を、前記第１のデータと前記第１の値を有する前記フラグとを使用して生成し、
前記第１のデータと前記第１の検査符号とを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと検査符号とを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスに対応する前記フラグを前記第２の管理テーブルから取得し、
前記取得したフラグと前記読み出したデータとを含む情報の整合性をチェックするための第２の検査符号を、前記取得したフラグと前記読み出したデータとを使用して生成し、
前記第２の検査符号が前記読み出した検査符号と一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項１に記載のメモリシステム。
【請求項5】
前記コントローラは、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の値を有するフラグと前記第１の物理アドレスとを含む情報の整合性をチェックするための第１の検査符号を、前記第１のデータと前記第１の値を有する前記フラグと前記第１の物理アドレスとを使用して生成し、
前記第１のデータと前記第１の検査符号とを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリから前記データと検査符号とを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスに対応する前記フラグを前記第２の管理テーブルから取得し、
前記取得したフラグと前記第１の管理テーブルから取得した前記物理アドレスと前記読み出したデータとを含む情報の整合性をチェックするための第２の検査符号を、前記取得したフラグと前記第１の管理テーブルから取得した前記物理アドレスと前記読み出したデータとを使用して生成し、
前記第２の検査符号が前記読み出した検査符号と一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項１に記載のメモリシステム。
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の値を有するフラグと前記第１の物理アドレスとを含む情報の整合性をチェックするための第１の検査符号を、前記第１のデータと前記第１の値を有する前記フラグと前記第１の物理アドレスとを使用して生成し、
前記第１のデータと前記第１の検査符号とを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリから前記データと検査符号とを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスに対応する前記フラグを前記第２の管理テーブルから取得し、
前記取得したフラグと前記第１の管理テーブルから取得した前記物理アドレスと前記読み出したデータとを含む情報の整合性をチェックするための第２の検査符号を、前記取得したフラグと前記第１の管理テーブルから取得した前記物理アドレスと前記読み出したデータとを使用して生成し、
前記第２の検査符号が前記読み出した検査符号と一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項１に記載のメモリシステム。
【請求項6】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
前記ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理し、
第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに第１の物理アドレスを割り当て、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータと、前記第１の物理アドレスから直接的または間接的に決定される第１の付加情報とを共に書き込み、
前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得し、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータと付加情報とを共に読み出し、
前記読み出した付加情報が前記第１の管理テーブルから取得した前記物理アドレスから直接的または間接的に決定される付加情報に一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
メモリシステム。
不揮発性メモリと、
前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
前記ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理し、
第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに第１の物理アドレスを割り当て、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータと、前記第１の物理アドレスから直接的または間接的に決定される第１の付加情報とを共に書き込み、
前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得し、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータと付加情報とを共に読み出し、
前記読み出した付加情報が前記第１の管理テーブルから取得した前記物理アドレスから直接的または間接的に決定される付加情報に一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
メモリシステム。
【請求項7】
前記コントローラは、
前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理し、前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定され、
前記第１のデータと前記第１の付加情報とを共に前記第１の記憶位置に書き込んだことに応じ、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定し、
前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記第１のフラグを前記第２の値に設定し、
前記読み出した付加情報が、前記第１の管理テーブルから取得した前記物理アドレスから直接的または間接的に決定される前記付加情報に一致し、且つ、前記第１の管理テーブルから取得した前記物理アドレスに対応するフラグの現在の状態が前記第１の値に設定されている、という条件を満たすか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項６に記載のメモリシステム。
前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理し、前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定され、
前記第１のデータと前記第１の付加情報とを共に前記第１の記憶位置に書き込んだことに応じ、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定し、
前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記第１のフラグを前記第２の値に設定し、
前記読み出した付加情報が、前記第１の管理テーブルから取得した前記物理アドレスから直接的または間接的に決定される前記付加情報に一致し、且つ、前記第１の管理テーブルから取得した前記物理アドレスに対応するフラグの現在の状態が前記第１の値に設定されている、という条件を満たすか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項６に記載のメモリシステム。
【請求項8】
前記第１の付加情報および前記読み出した付加情報の各々は、物理アドレスであり、
前記コントローラは、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の物理アドレスとを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと物理アドレスとを共に読み出し、
前記読み出した物理アドレスが前記第１の管理テーブルから取得した前記物理アドレスに一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項６に記載のメモリシステム。
前記コントローラは、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の物理アドレスとを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと物理アドレスとを共に読み出し、
前記読み出した物理アドレスが前記第１の管理テーブルから取得した前記物理アドレスに一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項６に記載のメモリシステム。
【請求項9】
前記第１の付加情報および前記読み出した付加情報の各々は、検査符号であり、
前記コントローラは、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の物理アドレスとを含む情報の整合性をチェックするための第１の検査符号を、前記第１のデータと前記第１の物理アドレスとを使用して生成し、
前記第１のデータと前記第１の検査符号とを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと検査符号とを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスと前記読み出したデータとを含む情報の整合性をチェックするための第２の検査符号を、前記第１の管理テーブルから取得した前記物理アドレスと前記読み出したデータとを使用して生成し、
前記第２の検査符号が前記読み出した検査符号に一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項６に記載のメモリシステム。
前記コントローラは、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の物理アドレスとを含む情報の整合性をチェックするための第１の検査符号を、前記第１のデータと前記第１の物理アドレスとを使用して生成し、
前記第１のデータと前記第１の検査符号とを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと検査符号とを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスと前記読み出したデータとを含む情報の整合性をチェックするための第２の検査符号を、前記第１の管理テーブルから取得した前記物理アドレスと前記読み出したデータとを使用して生成し、
前記第２の検査符号が前記読み出した検査符号に一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項６に記載のメモリシステム。
【請求項10】
前記第１の付加情報および前記読み出した付加情報の各々は、物理アドレスであり、
前記コントローラは、
前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理し、前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定され、
前記第１のデータと前記第１の付加情報とを共に前記第１の記憶位置に書き込んだことに応じ、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定し、
前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記第１のフラグを前記第２の値に設定し、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の値を有するフラグと前記第１の物理アドレスとを含む情報の整合性をチェックするための第１の検査符号を、前記第１のデータと前記第１の値を有するフラグと前記第１の物理アドレスとを使用して生成し、
前記第１のデータと前記第１の検査符号とを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと検査符号とを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスに対応するフラグを前記第２の管理テーブルから取得し、
前記第１の管理テーブルから取得した前記物理アドレスと前記取得したフラグと前記読み出したデータとを含む情報の整合性をチェックするための第２の検査符号を、前記第１の管理テーブルから取得した前記物理アドレスと前記取得したフラグと前記読み出したデータとを使用して生成し、
前記第２の検査符号が前記読み出した検査符号に一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項６に記載のメモリシステム。
前記コントローラは、
前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理し、前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定され、
前記第１のデータと前記第１の付加情報とを共に前記第１の記憶位置に書き込んだことに応じ、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定し、
前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記第１のフラグを前記第２の値に設定し、
前記第１のデータを前記不揮発性メモリに書き込む際に、前記第１のデータと前記第１の値を有するフラグと前記第１の物理アドレスとを含む情報の整合性をチェックするための第１の検査符号を、前記第１のデータと前記第１の値を有するフラグと前記第１の物理アドレスとを使用して生成し、
前記第１のデータと前記第１の検査符号とを共に前記第１の記憶位置に書き込み、
前記不揮発性メモリから前記第１のデータを読み出す際に、前記第１の管理テーブルから取得した前記物理アドレスに基づいて、前記不揮発性メモリからデータと検査符号とを共に読み出し、
前記第１の管理テーブルから取得した前記物理アドレスに対応するフラグを前記第２の管理テーブルから取得し、
前記第１の管理テーブルから取得した前記物理アドレスと前記取得したフラグと前記読み出したデータとを含む情報の整合性をチェックするための第２の検査符号を、前記第１の管理テーブルから取得した前記物理アドレスと前記取得したフラグと前記読み出したデータとを使用して生成し、
前記第２の検査符号が前記読み出した検査符号に一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定するように構成されている、
請求項６に記載のメモリシステム。
【請求項11】
不揮発性メモリを含むメモリシステムを制御する制御方法であって、
ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理することと、
前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理することと、前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定され、
第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに第１の物理アドレスを割り当て、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータを書き込み、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定することと、
前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記第１のフラグを前記第２の値に設定することと、
前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得し、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータを読み出し、前記取得した物理アドレスに対応するフラグの現在の状態が前記第１の値に設定されているか、前記第２の値に設定されているかに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定することと、を具備する、
制御方法。
ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理することと、
前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理することと、前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定され、
第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに第１の物理アドレスを割り当て、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータを書き込み、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定することと、
前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記第１のフラグを前記第２の値に設定することと、
前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得し、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータを読み出し、前記取得した物理アドレスに対応するフラグの現在の状態が前記第１の値に設定されているか、前記第２の値に設定されているかに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定することと、を具備する、
制御方法。
【請求項12】
不揮発性メモリを含むメモリシステムを制御する制御方法であって、
ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理することと、
第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに第１の物理アドレスを割り当て、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータと前記第１の物理アドレスから直接的または間接的に決定される第１の付加情報とを共に書き込むことと、
前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得し、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータと付加情報とを共に読み出すことと、
前記読み出した付加情報が前記第１の管理テーブルから取得した前記物理アドレスから直接的または間接的に決定される付加情報に一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定することと、を具備する、
制御方法。
ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理することと、
第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに第１の物理アドレスを割り当て、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータと前記第１の物理アドレスから直接的または間接的に決定される第１の付加情報とを共に書き込むことと、
前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得し、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータと付加情報とを共に読み出すことと、
前記読み出した付加情報が前記第１の管理テーブルから取得した前記物理アドレスから直接的または間接的に決定される付加情報に一致するか否かに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定することと、を具備する、
制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステム、および、メモリシステムの制御方法に関する。
【背景技術】
【0002】
近年広く普及しているメモリシステムとして、例えば、不揮発性メモリと、この不揮発性メモリを制御するコントローラと、を備えるソリッドステートドライブ（ＳＳＤ）が知られている。
【0003】
メモリシステムは、通常、外部のホストと接続され、相互にデータの送受信が可能とされている。例えば、ＳＳＤでは、コントローラが、外部のホストから特定のコマンドを受信することにより、ホストから受信したデータを不揮発性メモリに書き込む処理や、不揮発性メモリに書き込まれたデータを読み出しホストに送信する処理などが実行される。
【0004】
ＳＳＤ等のメモリシステムにおけるデータ送受信においては、不揮発性メモリに書き込まれたデータを読み出してホストに送信する際、誤読み出しによって間違ったデータがホストに送信されることを防止できる技術が必要とされている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２０２０／０２０１７８５号明細書
【特許文献2】米国特許出願公開第２０２０／０２７８８８３号明細書
【特許文献3】米国特許出願公開第２０２０／０３７１８６１号明細書
【特許文献4】特許第５２２１６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一実施形態が解決しようとする課題は、誤読み出しによって間違ったデータがホストに送信されることを防止できるメモリシステムおよびメモリシステムの制御方法を提供することである。
【課題を解決するための手段】
【0007】
実施形態によれば、メモリシステムは、ホストに接続可能である。前記メモリシステムは、不揮発性メモリと、前記不揮発性メモリを制御するように構成されたコントローラと、を具備する。前記コントローラは、前記ホストが前記メモリシステムにアクセスするための複数の論理アドレスと前記不揮発性メモリの複数の物理アドレスとの間のマッピングを示すマッピング情報を、第１の管理テーブルを使用して管理する。前記コントローラは、前記複数の物理アドレスに対応付けられた複数のフラグを第２の管理テーブルを使用して管理する。前記複数のフラグには、前記物理アドレスに対応する前記不揮発性メモリの記憶位置に格納されているデータが、有効データであることを示す第１の値、または無効データであることを示す第２の値のいずれかが設定される。第１の論理アドレスを指定するライトコマンドを前記ホストから受信したことに応じ、前記コントローラは、前記第１の論理アドレスに第１の物理アドレスを割り当てる。前記コントローラは、前記第１の物理アドレスに対応する前記不揮発性メモリの第１の記憶位置に前記ライトコマンドに関連付けられた第１のデータを書き込む。前記コントローラは、前記第１の物理アドレスに対応する第１のフラグを前記第１の値に設定する。前記第１のデータの更新または削除によって前記第１のデータが無効データにされたことに応じ、前記コントローラは、前記第１のフラグを前記第２の値に設定する。前記第１の論理アドレスを指定するリードコマンドを前記ホストから受信したことに応じ、前記コントローラは、前記第１の論理アドレスに前記リードコマンド実行時にマッピングされている物理アドレスを前記第１の管理テーブルから取得する。前記コントローラは、前記取得した物理アドレスに基づいて、前記不揮発性メモリからデータを読み出す。前記コントローラは、前記取得した物理アドレスに対応するフラグの現在の状態が前記第１の値に設定されているか、前記第２の値に設定されているかに基づいて、前記読み出したデータを前記ホストに送信するか否かを決定する。
【図面の簡単な説明】
【0008】
【図1】実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のフラッシュダイとの関係を示す構成例を示すブロック図。
【図3】実施形態に係るメモリシステムにおいて使用されるスーパーブロックの構成例を示す図。
【図4】実施形態に係るメモリシステムにおいて使用されるバリッドフラグテーブルの構成例を示す図。
【図5】実施形態に係るメモリシステムにおける書き込みデータおよび読み出しデータの制御に関する構成例を示す図。
【図6】実施形態に係るメモリシステムの書き込み処理の流れを示す図。
【図7】実施形態に係るメモリシステムの無効化処理の流れを示す図。
【図8】実施形態に係るメモリシステムの読み出し処理の流れを示す図。
【図9】実施形態に係るメモリシステムのガベージコレクション処理の流れを示す図。
【図10】実施形態に係るメモリシステムの書き込みデータの第１の例を示す図。
【図11】実施形態に係るメモリシステムの読み出しデータの第１の例を示す図。
【図12】実施形態に係るメモリシステムの書き込み処理の手順の第１の例を示すフローチャート。
【図13】実施形態に係るメモリシステムの読み出し処理の手順の第１の例を示すフローチャート。
【図14】実施形態に係るメモリシステムの書き込みデータの第２の例を示す図。
【図15】実施形態に係るメモリシステムの読み出しデータの第２の例を示す図。
【図16】実施形態に係るメモリシステムの書き込み処理の手順の第２の例を示す図。
【図17】実施形態に係るメモリシステムの読み出し処理の手順の第２の例を示す図。
【図18】実施形態に係るメモリシステムの書き込みデータの第３の例を示す図。
【図19】実施形態に係るメモリシステムの読み出しデータの第３の例を示す図。
【図20】実施形態に係るメモリシステムの書き込み処理の手順の第３の例を示す図。
【図21】実施形態に係るメモリシステムの読み出し処理の手順の第３の例を示す図。
【図22】実施形態に係るメモリシステムの書き込みデータの第４の例を示す図。
【図23】実施形態に係るメモリシステムの読み出しデータの第４の例を示す図。
【図24】実施形態に係るメモリシステムの書き込み処理の手順の第４の例を示す図。
【図25】実施形態に係るメモリシステムの読み出し処理の手順の第４の例を示す図。
【発明を実施するための形態】
【0009】
以下、図面を参照して、実施形態を説明する。
【0010】
図１は、実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、メモリシステムとしてのＳＳＤ（ソリッドステートドライブ）３とを含む。
【0011】
ホスト２は、例えば、パーソナルコンピュータ、サーバコンピュータ、またはモバイルデバイスなどの情報処理装置である。ホスト２は、ＳＳＤ３に接続され、ＳＳＤ３にアクセス可能である。具体的には、ホスト２は、データを書き込むためのライトコマンドをＳＳＤ３に発行する。また、ホスト２は、データを読み出すためのリードコマンドをＳＳＤ３に発行する。
【0012】
ＳＳＤ３は、ストレージデバイスとも呼ばれ、内部の不揮発性メモリにデータを書き込むこと、及び、内部の不揮発性メモリからデータを読み出すことが可能である。
【0013】
ＳＳＤ３とホスト２との間の通信は、バス７を介して実行される。バス７は、ホスト２とＳＳＤ３とを接続する伝送路である。バス７は、例えば、ＰＣＩ ｅｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）バスである。ＰＣＩｅバスは、全二重（ｆｕｌｌ ｄｕｐｌｅｘ）伝送路である。全二重伝送路は、ホスト２からＳＳＤ３へデータおよび入出力（Ｉ／Ｏ）コマンドを送信する伝送路と、ＳＳＤ３からホスト２へデータおよび応答を送信する伝送路との双方を含む。Ｉ／Ｏコマンドは、ホスト２からＳＳＤ３に対して発行され、不揮発性メモリへのデータを書き込むためのライトコマンド、または不揮発性メモリからのデータの読み出しを行うためのリードコマンドを含む。
【0014】
ホスト２とＳＳＤ３とを接続する論理インターフェースには、例えば、ＮＶＭ ｅｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）規格が使用され得る。ＮＶＭｅ規格に準拠するインターフェースでは、少なくとも１つのサブミッションキュー（ＳＱ）と、このサブミッションキュー（ＳＱ）に関連付けられたコンプリーションキュー（ＣＱ）とを含む一対のキューを用いて、ホスト２とＳＳＤ３との間の通信が行われる。例えば、この一対のキューは、サブミッションキュー／コンプリーションキューペア（ＳＱ／ＣＱペア）と称される。
【0015】
次に、ホスト２の構成について説明する。
【0016】
ホスト２は、プロセッサ２１と、メモリ２２とを含み、プロセッサ２１と、メモリ２２とは、内部バス２０を介して相互接続される。
【0017】
プロセッサ２１は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ２１は、ＳＳＤ３、または、ホスト２に接続された他のストレージデバイスからメモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、例えば、オペレーティングシステム、ファイルシステム、アプリケーションプログラム、を含む。
【0018】
メモリ２２は、例えば揮発性のメモリである。メモリ２２は、メインメモリ、システムメモリ、またはホストメモリとも称される。メモリ２２は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。メモリ２２の記憶領域の一部は、ホストライトバッファとして使用される。ホストライトバッファは、ＳＳＤ３の不揮発性メモリに書き込むべきデータを一時的に記憶する記憶領域である。メモリ２２の記憶領域の他の一部は、ホストリードバッファとして使用される。ホストリードバッファは、ＳＳＤ３の不揮発性メモリから読み出され、ホストに送信（転送）すべきデータを一時的に記憶する記憶領域である。
【0019】
次に、ＳＳＤ３の内部構成について説明する。ここでは、ＳＳＤ３に含まれる不揮発性メモリがＮＡＮＤ型フラッシュメモリであることを想定するが、他のフラッシュメモリや、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭ、相変化メモリ等の他の不揮発性メモリであってもよい。
【0020】
ＳＳＤ３は、コントローラ４と、ＮＡＮＤ型フラッシュメモリ５と、を含む。 ＮＡＮＤ型フラッシュメモリ５は、２次元構造のフラッシュメモリであってもよいし、３次元構造のフラッシュメモリであってもよい。また、ＳＳＤ３は、ランダムアクセスメモリ、例えば、揮発性メモリであるダイナミックランダムアクセスメモリ（ＤＲＡＭ）６をさらに含んでいてもよい。
【0021】
コントローラ４は、メモリコントローラである。コントローラ４は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような制御回路である。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５およびＤＲＡＭ６の各々に電気的に接続されている。コントローラ４は、ホスト２から受信される様々なコマンドを処理する。コントローラ４は、ライトコマンドを受信すると、ＮＡＮＤ型フラッシュメモリ５にデータを書き込む処理を実行する。コントローラ４は、リードコマンドを受信すると、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す処理を実行する。さらに、コントローラ４は、トリムコマンドを受信すると、ＮＡＮＤ型フラッシュメモリ５に記憶されているデータを無効化する処理を実行する。トリムコマンドは、デアロケートコマンドまたはアンマップコマンドとも称される、ＳＳＤ３にデータの無効化を要求するコマンドである。無効化されたデータは、ホスト２によってアクセスされることがない、無効データと称される。一方、無効化される前の、ホスト２によってアクセスされる可能性があるデータは、有効データと称される。
【0022】
コントローラ４とＮＡＮＤ型フラッシュメモリ５とを接続する物理インターフェースには、例えば、Ｔｏｇｇｌｅインターフェース、またはオープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）が使用される。コントローラ４の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、またはこれら専用ハードウェアとプロセッサとの組み合わせにより実現され得る。
【0023】
ＮＡＮＤ型フラッシュメモリ５は、複数のダイを含み得る。ダイは、フラッシュダイ、メモリダイ、メモリチップ、フラッシュチップ等とも称される。以下の説明では、ダイをフラッシュダイと称する。図１においては、ＮＡＮＤ型フラッシュメモリ５が、３２個のフラッシュダイ＃０～＃３１を含む例が示されている。
【0024】
ＮＡＮＤ型フラッシュメモリ５に含まれる複数のフラッシュダイの各々は、複数のブロックから構成される。複数のブロックの各々は、データ消去動作の最小単位である。複数のブロックの各々は、メモリブロックまたは物理ブロックとも称される。複数のブロックの各々は、複数のページを含む。複数のページの各々は、データ書き込み動作およびデータ読み出し動作の単位である。ページは、同一のワード線に接続されたメモリセルの集合を含む。ページは、物理ページとも称される。
【0025】
ＤＲＡＭ６は、揮発性のメモリである。ＤＲＡＭ６の記憶領域の一部は、例えば、ＮＡＮＤ型フラッシュメモリ５に書き込まれるデータを一時的に格納するため、あるいはＮＡＮＤ型フラッシュメモリ５から読み出されたデータを一時的に格納するため、コントローラ４によって使用される。
【0026】
次に、コントローラ４の内部構成を説明する。コントローラ４は、例えば、ホストインターフェース（ホストＩ／Ｆ）４１と、スタティックＲＡＭ（ＳＲＡＭ）４２と、ＣＰＵ４３と、検査回路４４と、誤り訂正回路４５と、ＮＡＮＤインターフェース（ＮＡＮＤ Ｉ／Ｆ）４６と、ＤＲＡＭインターフェース（ＤＲＡＭ Ｉ／Ｆ）４７等の構成要素を含む。これらの構成要素同士は、内部バス４０を介して相互に接続される。
【0027】
ホストインターフェース４１は、ホスト２との通信を実行する通信インターフェース回路である。ホストインターフェース４１は、例えば、ＰＣＩｅコントローラによって実現されている。
【0028】
ＳＲＡＭ４２は、揮発性メモリである。ＳＲＡＭ４２の記憶領域は、例えば、ＣＰＵ４３の作業領域として使用される。また、ＳＲＡＭ４２の他の記憶領域は、ＮＡＮＤ型フラッシュメモリ５に書き込むべきデータを一時的に記憶する記憶領域として使用され得る。
【0029】
ＣＰＵ４３は、プロセッサである。ＣＰＵ４３は、ＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）をＳＲＡＭ４２にロードする。そして、ＣＰＵ４３は、このファームウェアを実行することによって様々な処理を行う。なお、ファームウェアは、ＤＲＡＭ６にロードされたものであってもよい。
【0030】
ＣＰＵ４３は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、ＮＡＮＤ型フラッシュメモリ５に記憶されたデータの管理と、ＮＡＮＤ型フラッシュメモリ５に含まれるブロックの管理とを行う。ＮＡＮＤ型フラッシュメモリ５に記憶されたデータの管理は、例えば、論理物理アドレス変換テーブル（Ｌ２Ｐテーブル）６１を使用したマッピング情報の管理を含む。Ｌ２Ｐテーブル６１は、複数の論理アドレスの各々と複数の物理アドレスの各々との間のマッピングを示すマッピング情報を保持するテーブルである。マッピング情報の詳細については、後述する。
【0031】
ＮＡＮＤ型フラッシュメモリ５に記憶されているデータのうち、論理アドレスにマッピングされている物理アドレスによって示される記憶位置に記憶されているデータは、有効データである。一方、どの論理アドレスにもマッピングされていない物理アドレスによって示される記憶位置に記憶されているデータは、無効データである。つまり、物理アドレスに対応する記憶位置にデータが記憶されていたとしても、その物理アドレスが論理アドレスとマッピングされていなければ無効データとなる。ＣＰＵ４３は、少なくとも一つの有効データを保持しているブロックをアクティブブロックとして管理する。一方、ＣＰＵ４３は、有効データを保持していないブロックをフリーブロックとして管理する。
【0032】
また、ＮＡＮＤ型フラッシュメモリ５の各ブロックに対する管理としては、不良ブロック（バッドブロック）管理、ウェアレベリング（ＷＬ）、及び、ガベージコレクション（ＧＣ）などが含まれる。
【0033】
検査回路４４は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータ（読み出しデータ）が正しいデータであるか否かを検査する回路である。検査回路４４において、例えば、読み出しデータが正しいデータであるか否かを検査する、つまり読み出しデータの整合性（ｉｎｔｅｇｒｉｔｙ）をチェックするために、検査符号が用いられてもよい。検査回路４４は、例えば、検査符号生成回路４４１と、検査符号検査回路４４２と、フラグ検査回路４４３と、ＰＢＡ検査回路４４４と、ＬＢＡ検査回路４４５とを含む。検査符号検査回路４４２、フラグ検査回路４４３、ＰＢＡ検査回路４４４、およびＬＢＡ検査回路４４５の一部又は全ては、データ検査回路４４ａとして動作し得る。
【0034】
検査符号生成回路４４１は、例えば、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータを使用して、検査符号を生成する。検査符号は、このデータが正しいデータであるか否かを検査する、つまり、データの整合性をチェックするための符号である。検査符号は、例えば、巡回冗長符号（ＣＲＣ）、または、ハッシュ値、である。検査符号生成回路４４１は、少なくともユーザデータを使用して、検査符号を生成する。ユーザデータは、ホスト２から受信されるライトコマンドに関連付けられたデータである。例えば、二つの同じデータからそれぞれ生成された二つの検査符号は、互いに一致した値となる。また、二つの異なるデータからそれぞれ生成された二つの検査符号は、互いに異なる値となる。そのため、二つの一致する値の検査符号をそれぞれ生成するために使用された二つのデータは、互いに同じデータであると判定される。また、互いに異なる二つの値の検査符号をそれぞれ生成するために使用された二つのデータは、互いに異なるデータであると判定される。
【0035】
このように、検査符号生成回路４４１は、ユーザデータの整合性をチェックするために検査符号を生成する。例えば、データ書き込み時、このユーザデータと、ユーザデータから生成された検査符号とは、一つのデータセットとしてＮＡＮＤ型フラッシュメモリ５における書き込み先の記憶位置に書き込まれる。また、例えば、検査符号生成回路４４１は、データ読み出し時、ＮＡＮＤ型フラッシュメモリ５のリード対象記憶位置からユーザデータと共に読み出された検査符号と比較されるべき検査符号を生成する。
【0036】
尚、検査符号生成回路４４１は、ユーザデータだけでなく、論理アドレス（例えば、論理ブロックアドレス（ＬＢＡ））、物理アドレス（例えば、物理ブロックアドレス（ＰＢＡ））、またはフラグをも使用して、検査符号を生成し得る。すなわち、検査符号生成回路４４１は、例えば、ＬＢＡ、ＰＢＡ、およびフラグの全てとユーザデータとを含む情報の整合性をチェックするための検査符号を、ＬＢＡ、ＰＢＡ、およびフラグの全てと、ユーザデータとを使用して生成し得る。あるいは、検査符号生成回路４４１は、例えば、ＬＢＡ、ＰＢＡ、およびフラグの任意の組み合わせとユーザデータとを含む情報の整合性をチェックするための検査符号を、ＬＢＡ、ＰＢＡ、およびフラグのこの任意の組み合わせと、ユーザデータとを使用して生成し得る。ここで、フラグは、ある物理アドレスによって示されるＮＡＮＤ型フラッシュメモリ５における一つの記憶位置に記憶されているデータが有効データまたは無効データのいずれであるかを示す１ビットの情報である。フラグの値は、データが有効データである場合、第１の値が設定され、データが無効データである場合、第２の値が設定される。
【0037】
データ検査回路４４ａは、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが検査符号生成回路４４１で生成した検査符号のデータと一致するかどうかを判定する。尚、ここでデータとは、検査符号生成回路４４１において、（１）ユーザデータ、及び／又は、（２）ＬＢＡ、ＰＢＡ、及び、フラグのいずれかの組合せ、により生成される検査符号のデータである。両者が一致する場合、同一のデータであると判定する。両者が一致しない場合、同一のデータではないと判定する。
【0038】
データ検査回路４４ａは、例えば、検査符号検査回路４４２、フラグ検査回路４４３、ＰＢＡ検査回路４４４、ＬＢＡ検査回路４４５の全ての回路、或いは、一部の回路を含み得る。
【0039】
以下、データ検査回路４４ａが備え得る、検査符号検査回路４４２、検査装置４４３、４４４、４４５の各々の動作について説明する。
【0040】
検査符号検査回路４４２は、二つの検査符号が一致しているか否かを検査する回路である。検査符号検査回路４４２は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータの検査符号と、検査符号生成回路４４１において生成された検査符号とを比較する。これら二つの検査符号が互いに一致する場合、検査符号検査回路４４２は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが同一のデータ、すなわち、正しいデータであると判定する。また、二つの検査符号が互いに一致しない場合、検査符号検査回路４４２は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが同一のデータでない、すなわち、間違ったデータであると判定する。
【0041】
フラグ検査回路４４３は、読み出し対象の論理アドレスに読み出し実行時にマッピングされている物理アドレスに対応するフラグの現在の状態が第１の値に設定されている状態であるか否かを判定する回路である。つまり、フラグ検査回路４４３は、ホスト２から受信されたリードコマンドによって指定される論理アドレスに読み出し実行時にマッピングされている物理アドレスに対応するフラグの値を参照し、このフラグの値が第１の値で保持し続けられているか否かを判定する。フラグの値が第１の値である場合、フラグ検査回路４４３は、ＮＡＮＤ型フラッシュメモリ５から読み出されたユーザデータが正しいデータであると判定する。一方、フラグの値が第１の値を保持していない場合、フラグ検査回路４４３は、ＮＡＮＤ型フラッシュメモリ５から読み出されたユーザデータが、間違ったデータであると判定する。
【0042】
ＰＢＡ検査回路４４４は、二つの物理アドレス（ＰＢＡ）が一致するか否かを検査する回路である。ＰＢＡ検査回路４４４は、例えば、ＮＡＮＤ型フラッシュメモリ５から読み出されたＰＢＡが、リードコマンドによって指定されたＬＢＡに読み出し実行時にマッピングされている最新のＰＢＡと一致するか否かを検査する。これら二つのＰＢＡが互いに一致する場合、ＰＢＡ検査回路４４４は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが正しいデータであると判定する。また、これら二つのＰＢＡが互いに一致しない場合、ＰＢＡ検査回路４４４は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが間違ったデータであると判定する。
【0043】
ＬＢＡ検査回路４４５は、二つの論理アドレス（ＬＢＡ）が一致するか否かを検査する回路である。ＬＢＡ検査回路４４５は、例えば、リードコマンドによって指定された最新のＬＢＡが、読み出しデータと共にＮＡＮＤ型フラッシュメモリ５から読み出されたＬＢＡと一致するか否かを検査する。これら二つのＬＢＡが互いに一致する場合、ＬＢＡ検査回路４４５は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが正しいデータであると判定する。また、これら二つのＬＢＡが互いに一致しない場合、ＬＢＡ検査回路４４５は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが間違ったデータであると判定する。
【0044】
本実施形態において実行される読み出し処理では、読み出されたデータが、ホスト２から受信したリードコマンドによって指定される論理アドレスに対応する以前のデータ（すなわち旧データ）だった場合、読み出されたデータは検査回路４４によって間違ったデータとして検出される。すなわち、たとえ読み出されたデータがリードコマンドによって指定される論理アドレスと同じ論理アドレスに対応するデータであったとしても、この読み出されたデータがこの論理アドレスに対応する最新のデータ（新データ）ではなく、以前のデータ（旧データ）であった場合には、この読み出されたデータは、間違ったデータとして検出される。
【0045】
ＮＡＮＤ型フラッシュメモリ５においては、ある論理アドレスについて、その論理アドレスに対応するデータの更新が行われた場合、以前のデータ（旧データ）が格納されている記憶位置ではなく、この記憶位置とは異なる別の記憶位置に更新データ（新データ）が書き込まれる。この結果、ＮＡＮＤ型フラッシュメモリ５においては、同じ論理アドレスに対応する複数世代のデータが存在し得る。したがって、もしＬ２Ｐテーブル６１内のデータ破損等によってマッピング情報の一部に誤りが生じた場合、ある論理アドレスに対応する以前のデータ（旧データ）がＮＡＮＤ型フラッシュメモリ５から誤って読み出されてしまう可能性がある。
【0046】
しかしながら、本実施形態によれば、ある論理アドレスに対応する更新データ（新データ）の書き込みによってこの論理アドレスに対応する以前のデータ（旧データ）が無効化された場合、以前のデータ（旧データ）が記憶されている記憶位置を示す物理アドレスに対応するフラグは、無効データを示す第２の値に設定される。コントローラ４は、ホスト２から受信されるリードコマンドによって指定される論理アドレス（読み出し対象の論理アドレス）にリードコマンド実行時にマッピングされている最新の物理アドレスをＬ２Ｐテーブル６１から取得し、この取得した物理アドレスに基づいて、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す。データを読み出す際には、取得した最新の物理アドレスに対応するフラグの現在の状態が、第１の値に設定されている状態が維持し続けられているか否かを判定する。これにより、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが正しいデータか、間違ったデータかのいずれであるかを判定できる。この判定結果に基づいて、コントローラ４は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータをホスト２に送信するか否かを決定する。この結果、読み出し対象の論理アドレスに対応する以前のデータ（旧データ）や、トリムコマンドによって既に無効化されたデータ等、誤読み出しによって間違ったデータがホスト２に送信されることを防止することができる。
【0047】
読み出し対象の論理アドレスに読み出し実行時にマッピングされている物理アドレスに対応するフラグの現在の状態が、第１の値に設定されている状態が維持し続けられているか否かを判定するための方法としては、以下に述べる、第１の方法と第２の方法とがある。
【0048】
第１の方法は、読み出し対象の論理アドレスに読み出し実行時にマッピングされている物理アドレスに対応するフラグ自体を参照し、フラグ検査回路４４３によって、このフラグの値が第１の値で維持し続けられているか否かを判定する方法である（論物マップフラグ値判定方法（“１／０”）。以下、単にフラグ値判定方法と呼ぶ場合もある。）。
【0049】
第２の方法は、ＮＡＮＤ型フラッシュメモリ５に書き込む際に、ユーザデータと共に書き込まれる検査符号を用い、ユーザデータと第１の値を有するフラグとを含む情報の整合性をチェックする方法である（検査符号判定方法（“一致／不一致”））。
【0050】
第２の方法によれば、読み出し対象の論理アドレスにリードコマンド実行時にマッピングされている物理アドレスによって示される記憶位置からユーザデータを読み出す際、ユーザデータと共に検査符号も読み出される。そして、読み出し対象の論理アドレスに読み出し実行時にマッピングされている物理アドレスに対応するフラグと、読み出されたユーザデータとを含む情報の整合性を検査するための新たな検査符号が、このフラグと、この読み出されたユーザデータとを使用して生成される。このフラグの値が第２の値に設定されている場合には、新たな検査符号は、読み出された検査符号と一致しない。したがって、新たな検査符号が読み出された検査符号と一致するか否かを判定することにより、読み出し対象の論理アドレスに読み出し実行時にマッピングされている物理アドレスに対応するフラグの現在の状態が、第１の値に維持し続けられているか否かを判定することができる。そのため、フラグ検査回路４４３によって、フラグ自体を参照して、値を判定することを必要としない。つまり、第２の方法の場合、検査回路４４は、フラグ検査回路４４３を含んでいなくてもよい。
【0051】
なお、上述したように、ある論理アドレスに対応する以前のデータ（旧データ）が格納されている記憶位置の物理アドレスと、この論理アドレスに対応する最新のデータ（新データ）が格納されている記憶位置の物理アドレスとは、互いに異なる。但し、たとえＬ２Ｐテーブル６１のマッピング情報の内容が正しかったとしても、ＮＡＮＤ型フラッシュメモリ５内のアドレスデコーダ等の誤動作等が発生した場合、この論理アドレスに対応する以前のデータ（旧データ）が格納されている記憶位置からデータが誤って読み出されてしまう可能性がある。この場合においても、誤読み出しによって間違ったデータがホスト２に送信されてしまう可能性がある。
【0052】
このようにＮＡＮＤ型フラッシュメモリ５内で生じた誤動作に起因する誤読み出しの場合についても、間違ったデータがホスト２に送信されることを防止することが必要である。そのために、コントローラ４は、ユーザデータを、このユーザデータが書き込まれるべき物理アドレスから直接的または間接的に決定される付加情報と共に、ＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。ユーザデータが書き込まれるべき物理アドレスから直接的または間接的に決定される付加情報としては、ユーザデータが書き込まれるべき物理アドレスそのものが使用され得る。あるいは、ユーザデータと物理アドレスとを含む情報から生成される検査符号が、この付加情報として使用されてもよい。
【0053】
リードコマンドによって指定された読み出し対象論理アドレスに対応するデータをＮＡＮＤ型フラッシュメモリ５から読み出す際、コントローラ４は、リード対象論理アドレスにリードコマンド実行時にマッピングされている最新の物理アドレス（リード対象物理アドレス）をＬ２Ｐテーブル６１から取得する。コントローラ４は、取得したリード対象物理アドレスに基づいて、ＮＡＮＤ型フラッシュメモリ５からユーザデータと付加情報とを共に読み出す。コントローラ４は、読み出した付加情報が、リード対象論理アドレスから直接的または間接的に決定される付加情報と一致するか否かを判定する。物理アドレスそのものが付加情報として使用されるケースにおいては、コントローラ４は、読み出した付加情報がリード対象物理アドレスと一致するか否かを判定する。一方、ユーザデータと物理アドレスとを含む情報の検査符号が付加情報として使用されるケースにおいては、コントローラ４は、まず、読み出したユーザデータとリード対象物理アドレスとを使用して検査符号を生成する。そして、コントローラ４は、読み出した付加情報が生成した検査符号と一致するか否かを判定する。
【0054】
このように、読み出した付加情報がリード対象物理アドレスから直接的または間接的に決定される付加情報と一致するか否かを判定することにより、ＮＡＮＤ型フラッシュメモリ５から読み出されたユーザデータがリード対象の物理アドレスから読み出された正しいデータであるか、リード対象の物理アドレスとは異なる別の物理アドレスから読み出された間違ったデータであるかを判定することができる。このように、コントローラ４は、ＮＡＮＤ型フラッシュメモリ５から読み出された付加情報が、リード対象物理アドレスから直接的または間接的に決定される付加情報と一致するか否かに基づいて、ＮＡＮＤ型フラッシュメモリ５から読み出されたユーザデータをホスト２に送信するか否かを決定する。この結果、読み出し対象の論理アドレスに対応する以前のデータのような間違ったデータがホスト２に送信されることを防止できる。
【0055】
前述したように、直接的または間接的な付加情報は、例えば、物理アドレス（ＰＢＡ）そのものであってもよい。この場合、コントローラ４は、ユーザデータを、このユーザデータが書き込まれるべきＰＢＡ（書き込み先ＰＢＡとも云う）と共に、ＮＡＮＤ型フラッシュメモリ５に書き込む。
【0056】
あるいは、前述したように、直接的または間接的な付加情報は、例えば、検査符号であってもよい。この場合、コントローラ４は、まず、ユーザデータと書き込み先ＰＢＡとを含む情報の整合性をチェックするための検査符号を生成し、そして、ユーザデータを、この生成した検査符号と共に、ＮＡＮＤ型フラッシュメモリ５に書き込む。
【0057】
付加情報がＰＢＡそのもの（ＰＢＡ付加情報）である場合、ＰＢＡ検査回路４４４が二つのＰＢＡを比較することによって、ＮＡＮＤ型フラッシュメモリ５から読み出されたユーザデータが正しいデータであるか否かを判定する。一方、付加情報が検査符号（検査符号付加情報）である場合、検査符号検査回路４４２が二つの検査符号を比較することによって、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが正しいデータであるか否かを判定する。従って、この場合、ＰＢＡ検査回路４４４がＰＢＡ自体を比較することを必要としないため、検査回路４４は、ＰＢＡ検査回路４４４を含んでいなくてもよい。
【0058】
誤り訂正回路４５は、ＮＡＮＤ型フラッシュメモリ５にデータが書き込まれる際に、エンコード処理を実行する。エンコード処理において、誤り訂正回路４５は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた際に、誤り訂正回路４５は、デコード処理を実行する。デコード処理において、誤り訂正回路４５は、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータに付加されたＥＣＣを使用して、このデータの誤り訂正を実行する。
【0059】
ＮＡＮＤインターフェース４６は、ＮＡＮＤ型フラッシュメモリ５を制御する回路である。ＮＡＮＤインターフェース４６は、ＮＡＮＤ型フラッシュメモリ５に含まれる複数のフラッシュダイに電気的に接続される。
【0060】
個々のフラッシュダイは、独立して動作可能である。このため、フラッシュダイは、並列動作可能な単位として機能する。ＮＡＮＤインターフェース４６は、例えば、ＮＡＮＤコントローラ４６１－０、４６１－１、…、４６１－７を含む。ＮＡＮＤコントローラ４６１－０、４６１－１、…、４６１－７は、チャンネルｃｈ０、ｃｈ１、…、ｃｈ７にそれぞれ接続される。ＮＡＮＤコントローラ４６１－０、４６１－１、…、４６１－７の各々は、対応するチャンネルを介して、１つまたは複数のフラッシュダイに接続される。図１においては、チャンネルｃｈ０、ｃｈ１、…、ｃｈ７の各々に４つのフラッシュダイが接続されている場合が例示されている。この場合、ＮＡＮＤコントローラ４６１－０は、チャンネルｃｈ０を介して、フラッシュダイ＃０、＃８、＃１６および＃２４に接続される。ＮＡＮＤコントローラ４６１－１は、チャンネルｃｈ１を介して、フラッシュダイ＃１、＃９、＃１７および＃２５に接続される。そして、ＮＡＮＤコントローラ４６１－７は、チャンネルｃｈ７を介して、フラッシュダイ＃７、＃１５、＃２３および＃３１に接続される。フラッシュダイ＃０、＃１、…、＃７は、コントローラ４によってバンクＢＮＫ０として扱われる。フラッシュダイ＃８、＃９、…、＃１５は、コントローラ４によってバンクＢＮＫ１として扱われる。フラッシュダイ＃１６、＃１７、…、＃２３は、コントローラ４によってバンクＢＮＫ２として扱われる。フラッシュダイ＃２４、＃２５、…、＃３１は、コントローラ４によってバンクＢＮＫ３として扱われる。バンクは、インターリーブ動作によって、複数のフラッシュダイを並列動作させる単位である。また、フラッシュダイ＃０～＃３１の各々は、図２に示されているように、複数のブロックＢＬＫ１～ＢＬＫｘ－１を含む。
【0061】
図１および図２に示されるＮＡＮＤ型フラッシュメモリ５の構成においては、コントローラ４は、８チャンネルと、バンクインタリーブ動作とによって、フラッシュダイ＃０～＃３１を並列にアクセスすることができる。このため、コントローラ４は、最大で３２個のフラッシュダイに対するデータの書き込みまたは読み出しを並列に実行することができる。
【0062】
なお、フラッシュダイ＃０～＃３１の各々は、複数のプレーンを有するマルチプレーン構成を有していてもよい。例えば、フラッシュダイ＃０～＃３１の各々が４プレーンを含む場合、コントローラ４は、最大で１２８個のプレーンに対するデータの書き込みまたは読み出しを並列に実行することができる。
【0063】
複数の書き込み先ブロックの各々は、一つのブロック（物理ブロック）であってもよいし、並列動作可能な複数の物理ブロックの集合を含むスーパーブロックであってもよい。
【0064】
一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１の各々が、４つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリダイ＃０～＃３１に対応する１２８個のプレーンから一つずつ選択される計１２８個の物理ブロックを含んでいてもよい。
【0065】
図３には、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリダイ＃０の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリダイ＃１の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリダイ＃２の物理ブロックＢＬＫ７、…、ＮＡＮＤ型フラッシュメモリダイ＃２４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリダイ＃２５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリダイ＃３１内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。
【0066】
スーパーブロック（ＳＢ）は、３２個の物理ブロックの各々に含まれるページの数と同数のスーパーページを含む。例えば、ＮＡＮＤ型フラッシュメモリダイ＃０の物理ブロックＢＬＫ２のＰａｇｅ０と、ＮＡＮＤ型フラッシュメモリダイ＃１の物理ブロックＢＬＫ３のＰａｇｅ０と、ＮＡＮＤ型フラッシュメモリダイ＃２の物理ブロックＢＬＫ７のＰａｇｅ０と、…、ＮＡＮＤ型フラッシュメモリダイ＃２４内の物理ブロックＢＬＫ４のＰａｇｅ０と、ＮＡＮＤ型フラッシュメモリダイ＃２５内の物理ブロックＢＬＫ６のＰａｇｅ０と、…、ＮＡＮＤ型フラッシュメモリダイ＃３１内の物理ブロックＢＬＫ３のＰａｇｅ０は、コントローラ４によってスーパーブロック（ＳＢ）内の３２個のスーパーページのうちの一つのスーパーページとして扱われてもよい。
【0067】
なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。
【0068】
図１の説明に戻る。ＤＲＡＭインターフェース４７は、ＤＲＡＭ６を制御する回路である。ＤＲＡＭインターフェース４７は、ＤＲＡＭ６にデータを格納する。また、ＤＲＡＭインターフェース４７は、ＤＲＡＭ６に格納されているデータを読み出す。
【0069】
次に、ＤＲＡＭ６の構成について説明する。
【0070】
ＤＲＡＭ６は、論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ－ｔｏ－ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）６１を記憶する記憶領域を含む。また、ＤＲＡＭ６は、バリッドフラグテーブル６２を記憶する記憶領域と、アクティブブロックリスト６３を記憶する記憶領域と、フリーブロックリスト６４を記憶する記憶領域と、をさらに含む。
【0071】
Ｌ２Ｐテーブル６１は、マッピング情報を格納するテーブルである。マッピング情報は、論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを所定の管理サイズの単位で示す情報である。論理アドレスは、ＳＳＤ３にアクセスするためにホスト２によって使用されるアドレスである。論理アドレスとしては、例えば、論理ブロックアドレス（ＬＢＡ）が使用される。物理アドレスは、ＮＡＮＤ型フラッシュメモリ５内の記憶位置を示すアドレスである。物理アドレスは、例えば、フラッシュダイアドレス、ブロックアドレス、ページアドレス、ページ内のオフセットアドレス、及び、これらの全部あるいは一部の任意の組み合わせ等によって表現され得る。
【0072】
バリッドフラグテーブル６２は、複数のフラグを管理するテーブルである。複数のフラグそれぞれは、ＳＳＤ３における複数の物理アドレスそれぞれと１対１の関係で対応する。複数のフラグの各々は、対応する物理アドレスによって示される記憶位置に格納されているデータが有効データまたは無効データのいずれであるかを示す。例えば、第１の物理アドレスに対応する第１のフラグは、ホスト２から受信されたライトコマンドに関連付けられたデータが、第１の物理アドレスによって示される第１の記憶位置に書き込まれたことに応じて、有効データを示す第１の値に設定される。そして、第１の記憶位置に記憶されているデータの更新または削除によって第１の記憶位置に記憶されているデータが無効データになったことに応じて、第１のフラグは、無効データに対応する第２の値に設定される。ここで、第１の記憶位置に記憶されているデータの更新は、このデータの論理アドレスに対応する更新データ（新データ）がＮＡＮＤ型フラッシュメモリ５に書き込まれたことを意味する。また、第１の記憶位置に記憶されているデータの削除は、トリムコマンドによってこのデータが無効化されたことを意味する。
【0073】
アクティブブロックリスト６３は、少なくとも有効データを保持するブロックであるアクティブブロックのリストを管理するテーブルである。
【0074】
フリーブロックリスト６４は、有効データを保持していないブロックであるフリーブロックのリストを管理するテーブルである。
【0075】
次に、ＣＰＵ４３の機能構成を説明する。ＣＰＵ４３は、ＦＴＬとして機能する構成要素に加え、リード処理部４３１、およびライト処理部４３２を含む。
【0076】
リード処理部４３１およびライト処理部４３２の各々の一部または全部は、コントローラ４の専用ハードウェアによって実現されてもよい。
【0077】
リード処理部４３１は、ホスト２から受信されるリードコマンドそれぞれを処理することによって、読み出し処理を実行する。読み出し処理は、Ｌ２Ｐテーブル６１を参照することによって、リードコマンドによって指定された論理アドレスを物理アドレスに変換する処理と、物理アドレスによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置からデータを読み出す処理と、読み出されたデータをホスト２のメモリ２２に転送する処理と、を含む。
【0078】
ライト処理部４３２は、ホスト２から受信されるライトコマンドそれぞれを処理することによって、書き込み処理を実行する。書き込み処理は、ホスト２のメモリ２２からＳＲＡＭ４２あるいはＤＲＡＭ６に書き込みデータをロード（転送）する処理と、ＳＲＡＭ４２あるいはＤＲＡＭ６にロードされた書き込みデータをＮＡＮＤ型フラッシュメモリ５内の記憶位置に書き込む処理と、Ｌ２Ｐテーブル６１を更新して、ライトコマンドによって指定された論理アドレスに、ライトデータが書き込まれた記憶位置を示す物理アドレスをマッピングする処理と、を含む。
【0079】
ライト処理部４３２は、フラッシュＰＢＡ割り当て部４３３を含む。
【0080】
フラッシュＰＢＡ割り当て部４３３は、ライトコマンドによって指定されたＬＢＡに、このライトコマンドに関連付けられたデータが書き込まれるべきＮＡＮＤ型フラッシュメモリ５の記憶位置を示すＰＢＡを割り当てる。ＬＢＡに割り当てられるＰＢＡは、更新データ（新データ）の書き込みに利用可能な記憶位置を示すＰＢＡである。
【0081】
次に、バリッドフラグテーブル６２について説明する。図４は、実施形態に係るメモリシステムにおいて使用されるバリッドフラグテーブル６２の構成例を示す図である。
【0082】
バリッドフラグテーブル６２は、複数のバリッドフラグテーブル領域６２－０、…、６２－ｎを含む。複数のバリッドフラグテーブル領域６２－１、…、６２－ｎの各々は、複数のブロックＢＬＫ１、…、ＢＬＫｎのうちの一つのブロックＢＬＫに対応する。
【0083】
例えば、バリッドフラグテーブル領域６２－１は、ブロックＢＬＫ１に対応する。バリッドフラグテーブル領域６２－１は、複数のフラグを含む。複数のフラグは、ビットマップデータとも称される。バリッドフラグテーブル領域６２－１に格納されているビットマップデータは、ブロックＢＬＫ１に含まれる複数の記憶位置をそれぞれ示す複数の物理アドレス（ＰＢＡ）の数と同数のビット（つまりフラグ）を含む。複数のフラグの各々は、このフラグに対応する物理アドレスによって示される記憶位置に記憶されているデータが有効であるか否かを示す。有効データが記憶されている記憶位置を示す物理アドレスに対応するフラグは、第１の値（例えば、“１”）に設定される。また、無効データが記憶されている記憶位置を示す物理アドレスに対応するフラグは、第２の値（例えば、“０”）に設定される。以下では、第１の値が“１”で、第２の値が“０”である場合を例として説明する。
【0084】
ブロックＢＬＫ１のページＰ０は、例えば、４つのＰＢＡ（ＰＢＡｘ、ＰＢＡ（ｘ＋１）、ＰＢＡ（ｘ＋２）、ＰＢＡ（ｘ＋３））によってそれぞれ示される４つの記憶位置を含む。これら４つの記憶位置には、データＤ０、データＤ１、データＤ２、およびデータＤ３が記憶されている。データＤ０、データＤ２、およびデータＤ３の各々が有効データであり、且つデータＤ１が無効データである場合、４つのＰＢＡ（ＰＢＡｘ、ＰＢＡ（ｘ＋１）、ＰＢＡ（ｘ＋２）、ＰＢＡ（ｘ＋３））に対応する４つのフラグ、つまり４ビットのビットマップデータは、“１０１１”を示す。
【0085】
ブロックＢＬＫ１のページＰ１は、４つのＰＢＡ（ＰＢＡ（ｘ＋４）、ＰＢＡ（ｘ＋５）、ＰＢＡ（ｘ＋６）、ＰＢＡ（ｘ＋７））によってそれぞれ示される４つの記憶位置を含む。これら４つの記憶位置には、データＤ４、データＤ５、データＤ６、およびデータＤ７が記憶されている。データＤ４、データＤ５、データＤ６、およびデータＤ７の各々が有効データである場合、４つのＰＢＡ（ＰＢＡ（ｘ＋４）、ＰＢＡ（ｘ＋５）、ＰＢＡ（ｘ＋６）、ＰＢＡ（ｘ＋７））に対応する４つのフラグ、つまり４ビットのビットマップデータは、“１１１１”を示す。
【0086】
ブロックＢＬＫ１のページＰ２は、４つのＰＢＡ（ＰＢＡ（ｘ＋８）、ＰＢＡ（ｘ＋９）、ＰＢＡ（ｘ＋１０）、ＰＢＡ（ｘ＋１１））によってそれぞれ示される４つの記憶位置を含む。これら４つの記憶位置には、データＤ８、データＤ９、データＤ１０、およびデータＤ１１が記憶されている。データＤ８およびデータＤ９の各々が有効データであり、且つデータＤ１０およびデータＤ１１の各々が無効データである場合、４つのＰＢＡ（ＰＢＡ（ｘ＋８）、ＰＢＡ（ｘ＋９）、ＰＢＡ（ｘ＋１０）、ＰＢＡ（ｘ＋１１））に対応する４つのフラグ、つまり４ビットのビットマップデータは、“１１００”を示す。
【0087】
図５は、実施形態に係るメモリシステムにおける書き込みデータおよび読み出しデータの制御に関する構成例を示す図である。
【0088】
メモリシステム３は、ＮＡＮＤ型フラッシュメモリ５へのデータ書き込み動作において、フラッシュＰＢＡ割り当て部４３３から出力された書き込み先ＰＢＡによって示される記憶位置に、データを書き込む。このデータは、誤り訂正回路４５によって出力されたデータ、つまり、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータと、ＥＣＣと、を含む符号語（ＥＣＣフレーム）である。ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータは、例えば、ユーザデータ、ＬＢＡ、および検査符号を含む。なお、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータには、ＰＢＡがさらに含まれていてもよい。ユーザデータは、ホスト２から受信されたライトコマンドに関連付けられたデータである。ＬＢＡは、ユーザデータが書き込まれるべき書き込み先ＬＢＡ、つまりライトコマンドによって指定されたＬＢＡ（要求ＬＢＡ）である。ＰＢＡは、ライトコマンドで指定された要求ＬＢＡに従ってフラッシュＰＢＡ割り当て部４３３から出力された書き込み先ＰＢＡである。
【0089】
メモリシステム３は、ＮＡＮＤ型フラッシュメモリ５からのデータ読み出し動作において、Ｌ２Ｐテーブル６１に記録された読み出し対象ＰＢＡによって示される記憶位置に格納されているデータ（例えば、ユーザデータ、ＬＢＡ、検査符号、ＥＣＣ）を読み出す。読み出されたデータは、誤り訂正回路４５に送られる。
【0090】
検査回路４４は、ＳＳＤ３がホスト２からライトコマンドを受信した場合、例えば、ライトコマンドに関連付けられたデータ、ライトコマンドによって指定された要求ＬＢＡ、書き込み先ＰＢＡ、および有効データを示す値を有するフラグを使用して、検査符号（例えばＣＲＣ）を生成する。そして、検査回路４４は、ライトコマンドに関連付けられたデータと、要求ＬＢＡと、生成されたＣＲＣとを誤り訂正回路４５に出力する。
【0091】
検査回路４１は検査符号生成回路４４１において、ＳＳＤ３がホスト２からリードコマンドを受信した場合、例えば、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータ、リードコマンドによって指定された要求ＬＢＡ（読み出し対象ＬＢＡ）、Ｌ２Ｐテーブル６１から取得される読み出し対象ＰＢＡ、および読み出し対象ＰＢＡに対応するフラグを使用して、検査符号を生成する。ここで、読み出し対象ＰＢＡは、読み出し対象ＬＢＡにリードコマンド実行時にマッピングされているＰＢＡである。そして、検査回路４４は、検査符号生成回路４４１において生成された検査符号と、ＮＡＮＤ型フラッシュメモリ５から読み出された検査符号と、を比較する。検査回路４４は、二つの検査符号の比較結果が、互いに一致した場合、読み出されたデータ（ユーザデータ）が正しいデータであると判定する。読み出されたデータはホストＩ／Ｆ４１を介してホスト２に送信される。一方、検査回路４４は、二つの検査符号の比較結果が互いに一致しなかった場合、読み出されたデータが間違ったデータであると判定する。この場合、エラーがホストＩ／Ｆ４１を介してホスト２に通知される。
【0092】
誤り訂正回路４５は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータのエンコード、あるいは読み出しデータのデコードを実行する。検査回路４４からデータ、ＬＢＡ、および検査符号を受信した誤り訂正回路４５は、データ、ＬＢＡ、および検査符号を使用して、ＥＣＣを生成する。そして、誤り訂正回路４５は、データ、ＬＢＡ、検査符号、およびＥＣＣをＮＡＮＤ型フラッシュメモリ５に出力する。
【0093】
ＮＡＮＤ型フラッシュメモリ５から読み出されるデータ、ＬＢＡ、検査符号、およびＥＣＣを受信した誤り訂正回路４５は、ＥＣＣを使用して、誤り訂正を実行する。誤り訂正が完了すると、誤り訂正回路４５は、データ、ＬＢＡ、および検査符号を検査回路４４に出力する。
【0094】
Ｌ２Ｐテーブル６１は、各ＬＢＡと、各ＬＢＡに対応する各ＰＢＡとの間のマッピングを管理する。ＳＳＤ３がホスト２からライトコマンド、またはトリムコマンドを受信した場合、コントローラ４は、Ｌ２Ｐテーブル６１から、受信されたコマンドによって指定された要求ＬＢＡに対応するＰＢＡ（最終ＰＢＡとも称する）を取得する。最終ＰＢＡは、ライトコマンドまたはトリムコマンドを受信した時点で、ライトコマンドまたはトリムコマンドによって指定されたＬＢＡにマッピングされているＰＢＡである。取得された最終ＰＢＡは、バリッドフラグテーブル６２に出力される。ＳＳＤ３がホスト２からリードコマンドを受信した場合、コントローラ４は、Ｌ２Ｐテーブル６１から、受信されたリードコマンドによって指定された要求ＬＢＡに対応するＰＢＡ（読み出し対象ＰＢＡ）を取得する。読み出し対象ＰＢＡは、ＮＡＮＤ型フラッシュメモリ５とバリッドフラグテーブル６２に出力される。また、書き込み処理、あるいはＧＣ処理においては、フラッシュＰＢＡ割り当て部４３３から出力される書き込み先ＰＢＡがライトコマンドによって指定されたＬＢＡにマッピングされるように、Ｌ２Ｐテーブル６１が更新される。
【0095】
バリッドフラグテーブル６２は、異なるＰＢＡにそれぞれ対応する複数のフラグを管理する。ＳＳＤ３がホスト２からライトコマンドを受信した場合、Ｌ２Ｐテーブル６１に記録されている最終ＰＢＡに対応するバリッドフラグテーブル６２のフラグは、第２の値に設定される。そして、フラッシュＰＢＡ割り当て部４３３から出力された書き込み先ＰＢＡに対応するフラグは、第１の値に設定される。また、ＳＳＤ３がホスト２からリードコマンドを受信した場合、コントローラ４は、Ｌ２Ｐテーブル６１に記録されている読み出し対象ＰＢＡに対応するフラグをバリッドフラグテーブル６２から取得し、取得したフラグを検査回路４４に出力する。またさらに、ＳＳＤ３がＧＣ処理を実行する場合、コントローラ４は、ＧＣコピー元ブロックの複数のＰＢＡから、第１の値に設定されているフラグにそれぞれ対応するＰＢＡを選択し、選択したＰＢＡの各々を、ＧＣコピー元ＰＢＡとしてフラッシュＰＢＡ割り当て部４３３に出力する。フラッシュＰＢＡ割り当て部４３３は、ＧＣコピー元ＰＢＡ毎に、ＧＣコピー先ＰＢＡを書き込み先ＰＢＡとして決定する。ＧＣコピー元ＰＢＡによって示される記憶位置に格納されている有効データが、ＧＣコピー先ＰＢＡによって示される記憶位置にコピーされると、ＧＣコピー元ＰＢＡに対応するフラグは、第２の値に設定され、ＧＣコピー先ＰＢＡに対応するフラグは、第１の値に設定される。
【0096】
次に、図５に示したメモリシステムの構成例における各種処理について、以下、説明する。より具体的には、メモリシステムの書込み処理、無効化処理、読み出し処理、及び、ガベージコレクション処理についてそれぞれ、図６、図７、図８、及び図９を用いて順番に説明する。
図６は、メモリシステムの書き込み処理の流れを説明するための図である。ＳＳＤ３のコントローラ４は、ホスト２からライトコマンドを受信したことに応じて、書き込み処理を開始する。
ここでは、一例として、第２の方法（検査符号判定方法）により検査を行い、且つ付加情報が検査符号（検査符号付加情報）である場合について、以下説明する。
図６は、メモリシステムの書き込み処理の流れを説明するための図である。ＳＳＤ３のコントローラ４は、ホスト２からライトコマンドを受信したことに応じて、書き込み処理を開始する。
ここでは、一例として、第２の方法（検査符号判定方法）により検査を行い、且つ付加情報が検査符号（検査符号付加情報）である場合について、以下説明する。
【0097】
（１）ホスト２から受信されたライトコマンドによって指定された書き込み先ＬＢＡは、Ｌ２Ｐテーブル６１、フラッシュＰＢＡ割り当て部４３３、および検査回路４４に出力される。
【0098】
（２）コントローラ４は、書き込み先ＬＢＡにライトコマンド実行時にマッピングされているＰＢＡを、最終ＰＢＡとして、Ｌ２Ｐテーブル６１から取得する。コントローラ４は、最終ＰＢＡに対応するバリッドフラグテーブル６２内のフラグを、第２の値に設定する。
【0099】
（３）コントローラ４のフラッシュＰＢＡ割り当て部４３３は、受信されたライトコマンドに関連付けられたデータが書き込まれるべき記憶位置を決定し、この記憶位置を示す書き込み先ＰＢＡを、書き込み先ＬＢＡに割り当てる。フラッシュＰＢＡ割り当て部４３３は、書き込み先ＰＢＡを、ＮＡＮＤ型フラッシュメモリ５、Ｌ２Ｐテーブル６１、およびバリッドフラグテーブル６２に出力する。
【0100】
（４）さらに、フラッシュＰＢＡ割り当て部４３３は、書き込み先ＰＢＡを検査回路４４に出力する。
【0101】
（５）検査回路４４は、受信されたライトコマンドに関連付けられたデータと、第１の値を有するフラグと、書き込み先ＬＢＡと、書き込み先ＰＢＡとを使用して、検査符号を生成する。このフラグは、特定の記憶位置に対応するフラグである必要はなく、単に第１の値を有するビットである。生成される検査符号は、例えば、ＣＲＣである。検査回路４４は、データと、生成された検査符号とを、誤り訂正回路４５に出力する。
【0102】
（６）誤り訂正回路４５は、データと、検査符号とを使用して、エラー訂正コード（ＥＣＣ）を生成する。そして、誤り訂正回路４５は、データと、検査符号と、ＥＣＣとを、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータ（ＥＣＣフレーム）として、ＮＡＮＤ型フラッシュメモリ５に出力する。ＮＡＮＤ型フラッシュメモリ５は、書き込み先ＰＢＡによって示される記憶位置に、ＥＣＣフレームを書き込む。
【0103】
（７）そして、コントローラ４は、書き込み先ＬＢＡに書き込み先ＰＢＡがマッピングされるように、Ｌ２Ｐテーブル６１のマッピング情報を更新する。また、コントローラ４は、書き込み先ＰＢＡに対応するバリッドフラグテーブル６２内のフラグを、第１の値に設定する。
【0104】
図７は、メモリシステムの無効化処理に関する構成例の部分に着目し、無効化処理の流れを説明するための図である。ＳＳＤ３のコントローラ４は、ホスト２からトリムコマンドを受信したことに応じて、無効化処理を開始する。
【0105】
（１）ホスト２から受信されたトリムコマンドによって指定された、無効化対象データに対応するＬＢＡは、Ｌ２Ｐテーブル６１に出力される。
【0106】
（２）コントローラ４は、無効化対象データに対応するＬＢＡにトリムコマンド実行時にマッピングされているＰＢＡを、最終ＰＢＡとして、Ｌ２Ｐテーブル６１から取得する。コントローラ４は、最終ＰＢＡに対応するバリッドフラグテーブル６２内のフラグを、第２の値に設定する。
図８は、メモリシステムの読み出し処理に関する構成例の部分に着目し、読み出し処理の流れを説明するための図である。ＳＳＤ３のコントローラ４は、ホスト２からリードコマンドを受信したことに応じて、読み出し処理を実行する。
図８は、メモリシステムの読み出し処理に関する構成例の部分に着目し、読み出し処理の流れを説明するための図である。ＳＳＤ３のコントローラ４は、ホスト２からリードコマンドを受信したことに応じて、読み出し処理を実行する。
【0107】
（１）リードコマンドによって指定された読み出し対象ＬＢＡは、Ｌ２Ｐテーブル６１、および検査回路４４に出力される。
【0108】
（２）コントローラ４は、読み出し対象ＬＢＡにリードコマンド実行時にマッピングされているＰＢＡを、読み出し対象ＰＢＡとして、Ｌ２Ｐテーブル６１から取得する。コントローラ４は、取得した読み出し対象ＰＢＡを、検査回路４４、およびバリッドフラグテーブル６２に出力する。
【0109】
（３）コントローラ４は、バリッドフラグテーブル６２から、読み出し対象ＰＢＡに対応するフラグを取得する。コントローラ４は、取得したフラグを検査回路４４に出力する。
【0110】
（４）コントローラ４は、読み出し対象ＰＢＡをＮＡＮＤ型フラッシュメモリ５に出力して、ＮＡＮＤ型フラッシュメモリ５にデータの読み出しを指示する。
【0111】
（５）ＮＡＮＤ型フラッシュメモリ５は、読み出し対象ＰＢＡによって示される記憶位置に記憶されているデータ（ＥＣＣフレーム）を読み出して、誤り訂正回路４５に出力する。
【0112】
（６）誤り訂正回路４５は、ＥＣＣフレームをデコードして、誤りが訂正されたデータ（ユーザデータと検査符号）を生成する。誤り訂正回路４５は、生成したデータと検査符号とを検査回路４４に出力する。
【0113】
（７）検査回路４４は、検査符号生成回路４４１において、誤り訂正回路４５から出力されたユーザデータと、バリッドフラグテーブル６２から取得したフラグと、読み出し対象ＬＢＡと、読み出し対象ＰＢＡとを使用して、検査符号を生成する。検査回路４４は、誤り訂正回路４５から出力された検査符号と、生成した検査符号とを比較する。二つの検査符号が互いに一致した場合、検査回路４４は、正しいユーザデータが読み出されたと判定し、読み出されたユーザデータをホスト２に送信する。二つの検査符号が互いに一致しなかった場合、検査回路４４は、間違ったデータが読み出されたと判定し、エラー処理を実行する。エラー処理では、コントローラ４は、読み出されたユーザデータをホスト２に送信せずに、例えば、エラーをホスト２に通知する。
【0114】
図９は、メモリシステムのガベージコレクション処理の流れを説明するための図である。ＳＳＤ３のコントローラ４は、ＳＳＤ３におけるフリーブロックの数が閾値を下回ったことに応じて、ＧＣ処理を開始する。ＧＣ処理が開始されると、アクティブブロックリスト６３によって管理されているブロックの集合から、任意のブロックがコピー元ブロックとして選択される。選択されるブロックは、例えば、格納しているデータのうちの有効データの割合が低いブロックである。
【0115】
（１）バリッドフラグテーブル６２は、コピー元ブロックに含まれる複数の記憶位置に対応する複数のＰＢＡのうち、対応するフラグが第１の値を示しているＰＢＡをＧＣコピー元ＰＢＡとして選択する。バリッドフラグテーブル６２は、選択したＰＢＡを、ＧＣコピー元ＰＢＡとしてフラッシュＰＢＡ割り当て部４３３に出力する。
【0116】
（２）コントローラ４は、ＧＣコピー元ＰＢＡを読み出し対象ＰＢＡとしてＮＡＮＤ型フラッシュメモリ５に出力して、ＮＡＮＤ型フラッシュメモリ５にデータの読み出しを指示する。
【0117】
（３）ＮＡＮＤ型フラッシュメモリ５は、読み出し対象ＰＢＡからデータ（ＥＣＣフレーム）を読み出して、誤り訂正回路４５に出力する。
【0118】
（４）誤り訂正回路４５は、ＥＣＣフレームをデコードして、誤りが訂正されたデータ（ユーザデータと検査符号）を生成する。誤り訂正回路４５は、生成したデータと検査符号とを検査回路４４に出力する。
【0119】
（５）フラッシュＰＢＡ割り当て部４３３は、ＧＣコピー元ＰＢＡから読み出されたデータが書き込まれるべき記憶位置を示す物理アドレスを、ＧＣコピー先ＰＢＡとして割り当てる。フラッシュＰＢＡ割り当て部４３３は、割り当てたＧＣコピー先ＰＢＡをＮＡＮＤ型フラッシュメモリ５に出力する。
【0120】
（６）フラッシュＰＢＡ割り当て部４３３は、割り当てたＧＣコピー先ＰＢＡを検査回路４４に出力する。
【0121】
（７）検査回路４４は、ＮＡＮＤ型フラッシュメモリ５のＧＣコピー元ＰＢＡから読み出されたデータ（ＧＣコピー対象データ）と、第１の値を有するフラグと、ＧＣ対象コピー対象ＬＢＡと、ＧＣコピー先ＰＢＡとを使用して、検査符号生成回路４４１において検査符号を生成する。検査回路４４は、ＧＣコピー対象データと、生成した検査符号とを誤り訂正回路４５に出力する。
【0122】
（８）誤り訂正回路４５は、ＧＣコピー対象データと、検査符号とを使用して、誤り訂正コード（ＥＣＣ）を生成する。そして、誤り訂正回路４５は、ＧＣコピー対象データと、検査符号と、ＥＣＣとを書き込みデータ（ＥＣＣフレーム）としてＮＡＮＤ型フラッシュメモリ５に出力する。ＮＡＮＤ型フラッシュメモリ５は、書き込みデータ（ＥＣＣフレーム）を、フラッシュＰＢＡ割り当て部４３３によって出力されたＧＣコピー先ＰＢＡによって示される記憶位置に書き込む。
【0123】
（９）そして、コントローラ４は、ＧＣコピー対象データに対応するＬＢＡにコピー動作実行時にマッピングされているＰＢＡを、最終ＰＢＡとして、Ｌ２Ｐテーブル６１から取得する。コントローラ４は、ＧＣコピー対象データに対応するＬＢＡにＧＣコピー先ＰＢＡがマッピングされるように、Ｌ２Ｐテーブル６１のマッピング情報を更新する。そして、コントローラ４は、ＧＣコピー先ＰＢＡに対応するバリッドフラグテーブル６２内のフラグを、第１の値に設定する。
【0124】
（１０）コントローラ４は、取得した最終ＰＢＡに対応するバリッドフラグテーブル６２内のフラグを、第２の値に設定する。
【0125】
以上のようにして、メモリシステムの書込み処理、無効化処理、読み出し処理、及び、ガベージコレクション処理が行われる。
【0126】
次に、本実施形態のメモリシステムにおける各種の検査方法について、以下、具体的な例を用いて説明する。
（第１の方法（論物マップフラグ判定方法（データ・ＰＢＡand/orＬＢＡ・フラグ））、及び、ＰＢＡ付加情報による検査）
まず、データと共にＮＡＮＤ型フラッシュメモリ５に記憶されている物理アドレスと、バリッドフラグテーブル６２で管理されているバリッドフラグの値とを使用して読み出しデータを検査する場合について説明する。つまり、フラグについて第１の方法（論物マップフラグ判定方法）を使用して検査し、且つ付加情報がＰＢＡそのもの（ＰＢＡ付加情報）であるケースについて説明する。
（第１の方法（論物マップフラグ判定方法（データ・ＰＢＡand/orＬＢＡ・フラグ））、及び、ＰＢＡ付加情報による検査）
まず、データと共にＮＡＮＤ型フラッシュメモリ５に記憶されている物理アドレスと、バリッドフラグテーブル６２で管理されているバリッドフラグの値とを使用して読み出しデータを検査する場合について説明する。つまり、フラグについて第１の方法（論物マップフラグ判定方法）を使用して検査し、且つ付加情報がＰＢＡそのもの（ＰＢＡ付加情報）であるケースについて説明する。
【0127】
まず、書き込みデータついて説明する。図１０は、実施形態に係るメモリシステムの書き込みデータの第１の例を示す図である。
【0128】
書き込み関連データは、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータに関連し、書き込み処理で使用されるデータである。書き込み関連データは、例えば、ユーザデータと、ＬＢＡと、ＰＢＡとを含む。ユーザデータは、ホスト２から受信されたライトコマンドに関連付けられたデータである。ＬＢＡは、このライトコマンドによって指定された要求ＬＢＡ（書き込み先ＬＢＡ）である。ＰＢＡは、フラッシュＰＢＡ割り当て部４３３によって書き込み先ＬＢＡに割り当てられた書き込み先ＰＢＡである。なお、書き込み関連データは、ユーザデータとＰＢＡとを含んでいれば十分であり、ＬＢＡを必ずしも含んでいなくてもよい。
【0129】
検査符号生成回路４４１は、少なくともユーザデータを使用して、検査符号を生成する。なお、検査符号生成回路４４１は、ユーザデータに加えて、ＬＢＡまたはＰＢＡのいずれか一方、またはＬＢＡおよびＰＢＡの両方を使用して検査符号を生成してもよい。
【0130】
誤り訂正回路４５は、ユーザデータと、ＬＢＡと、ＰＢＡと、検査符号とを含むデータセットを符号化して、ＥＣＣフレームを生成する。そして、ユーザデータと、ＬＢＡと、ＰＢＡと、検査符号と、ＥＣＣとを含むＥＣＣフレームが、ＮＡＮＤ型フラッシュメモリ５の同一ページに書き込まれる。
【0131】
【0132】
ＮＡＮＤ型フラッシュメモリ５から読み出されたデータは、ユーザデータと、ＬＢＡと、ＰＢＡと、検査符号と、ＥＣＣとを含む。誤り訂正回路４５は、デコード処理を実行することによって、読み出されたデータに対する誤り訂正を実行する。
【0133】
誤り訂正が完了すると、誤り訂正回路４５は、ユーザデータと、ＬＢＡと、ＰＢＡと、検査符号とを出力する。
【0134】
フラグ検査回路４４３は、リードコマンドによって指定されたＬＢＡに読み出し実行時にマッピングされているＰＢＡに対応するフラグの値が、第１の値に維持し続けられているか否かを検査する。フラグが第１の値である場合、フラグ検査回路４４３は、正しいデータが読み出されたと判定する。フラグが第２の値である場合、フラグ検査回路４４３は、Ｌ２Ｐテーブル６１のマッピング情報の一部の破損によって間違ったデータが読み出されたと判定する。
【0135】
ＰＢＡ検査回路４４４は、リードコマンドによって指定されたＬＢＡに読み出し実行時にマッピングされているＰＢＡが、誤り訂正回路４５によって出力されたＰＢＡと一致しているか否かを検査する。二つのＰＢＡが一致している場合、ＰＢＡ検査回路４４４は、正しいデータが読み出されたと判定する。二つのＰＢＡが一致していない場合、ＰＢＡ検査回路４４４は、ＮＡＮＤ型フラッシュメモリ５のアドレスデコーダの誤動作によって間違ったユーザデータが読み出されたと判定する。
【0136】
ＬＢＡ検査回路４４５は、ホスト２から受信されたリードコマンドによって指定されたＬＢＡが、誤り訂正回路４５によって出力されたＬＢＡと一致しているか否かを検査する。二つのＬＢＡが一致している場合、ＬＢＡ検査回路４４５は、正しいデータが読み出されたと判定する。二つのＬＢＡが一致していない場合、ＬＢＡ検査回路４４５は、Ｌ２Ｐテーブル６１のマッピング情報の一部の破損によって間違ったデータが読み出されたと判定する。
【0137】
検査符号生成回路４４１は、誤り訂正回路４５によって出力されたユーザデータを少なくとも使用して、検査符号を生成する。例えば、このデータの書き込みの際に、ユーザデータに加えＬＢＡまたはＰＢＡのいずれか一方または両方を使用して検査符号が生成されていた場合を想定する。この場合、検査符号生成回路４４１は、誤り訂正回路４５によって出力されたユーザデータに加え、リードコマンドによって指定されたＬＢＡまたはこのＬＢＡに読み出し実行時にマッピングされているＰＢＡの一方または両方を使用して、検査符号を生成する。
【0138】
検査符号検査回路４４２は、検査符号生成回路４４１によって生成された検査符号が、誤り訂正回路４５によって出力された検査符号と一致しているか否かを検査する。二つの検査符号が互いに一致していない場合、検査符号検査回路４４２は、間違ったデータが読み出されたと判定する。二つの検査符号が一致している場合、検査符号検査回路４４２は、正しいデータが読み出されたと判定する。
【0139】
検査符号検査回路４４２、フラグ検査回路４４３、ＰＢＡ検査回路４４４、およびＬＢＡ検査回路４４５のすべてが、正しいデータが読み出されたと判定した場合、コントローラ４は、読み出したデータをホスト２に送信する。
【0140】
検査符号検査回路４４２、フラグ検査回路４４３、ＰＢＡ検査回路４４４、およびＬＢＡ検査回路４４５のうちのいずれかが、間違ったデータが読み出されたと判定した場合、コントローラ４は、エラー処理を実行する。例えば、コントローラ４は、エラー処理として、エラーをホスト２に通知する。この場合、コントローラ４は、リードコマンドの完了を示す完了応答として、リードコマンドの処理が失敗したことを示す応答をホスト２に送信してもよい。
【0141】
また、ＰＢＡ検査回路４４４のみが間違ったユーザデータが読み出されたと判定した場合、コントローラ４は、エラー処理として、読み出し対象ＰＢＡによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置からデータを読み出す処理を再び実行してもよい。これは、ＰＢＡ検査回路４４４のみがエラーを検知する原因として、ＮＡＮＤ型フラッシュメモリ５内のアドレスデコーダの誤動作によって、読み出し対象ＰＢＡが示す記憶位置とは異なる記憶位置からデータが読み出される場合が想定されるためである。
【0142】
次いで、書き込み処理の手順について説明する。図１２は、実施形態に係るメモリシステムの書き込み処理の手順の第１の例を示すフローチャートである。
コントローラ４は、ＳＳＤ３がホスト２からライトコマンドを受信したことに応じて（ステップＳ１００１）、書き込み処理を開始する。
コントローラ４は、ＳＳＤ３がホスト２からライトコマンドを受信したことに応じて（ステップＳ１００１）、書き込み処理を開始する。
【0143】
コントローラ４は、Ｓ１００１で受信されたライトコマンドによって指定された書き込み先ＬＢＡに古いデータが関連付けられているか否かを判定する（ステップＳ１００２）。コントローラ４は、Ｌ２Ｐテーブル６１から、書き込み先ＬＢＡにＰＢＡがマッピングされている場合に、書き込み先ＬＢＡに古いデータが関連付けられていると判定する。
【0144】
書き込み先ＬＢＡに古いデータが関連付けられている場合（Ｓ１００２でＹｅｓ）、コントローラ４は、Ｌ２Ｐテーブル６１から、書き込み先ＬＢＡにマッピングされている最終ＰＢＡを取得する（ステップＳ１００３）。
【0145】
コントローラ４は、最終ＰＢＡに対応するバリッドフラグテーブル６２内のフラグをリセットする（ステップＳ１００４）。ステップＳ１００４では、バリッドフラグテーブル６２において、最終ＰＢＡに対応するフラグは、第２の値に設定される。
【0146】
書き込み先ＬＢＡに古いデータが関連付けられていない場合（Ｓ１００２でＮｏ）、コントローラ４は、Ｓ１００３、およびＳ１００４の処理をスキップする。
【0147】
コントローラ４は、書き込み先ＬＢＡに新しいＰＢＡを割り当てる（ステップＳ１００５）。割り当てられたＰＢＡは、ライトコマンドに関連付けられたデータが書き込まれるべき記憶位置を示す書き込み先ＰＢＡである。
【0148】
コントローラ４は、検査符号生成回路４４１において、Ｓ１００１で受信されたライトコマンドに関連付けられたデータと、書き込み先ＬＢＡとを使用して、検査符号を生成する（ステップＳ１００６）。この検査符号は、データと書き込み先ＬＢＡとを含む情報の整合性をチェックするための符号である。
【0149】
コントローラ４は、データと、書き込み先ＬＢＡと、書き込み先ＰＢＡと、検査符号とを符号化して、符号語（ＥＣＣフレーム）を生成する（ステップＳ１００７）。
【0150】
コントローラ４は、データと、書き込み先ＬＢＡと、書き込み先ＰＢＡと、検査符号と、ＥＣＣとを、書き込み先ＰＢＡによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置に書き込む（ステップＳ１００８）。
【0151】
コントローラ４は、バリッドフラグテーブル６２における、書き込み先ＰＢＡに対応するフラグをセットし（ステップＳ１００９）、書き込み処理を終了する。ステップＳ１００９では、コントローラ４は、書き込み先ＰＢＡに対応するフラグを第１の値に設定する。
【0152】
なお、図１２で示した書き込み処理では、データと、書き込み先ＬＢＡと、書き込み先ＰＢＡと、検査符号とをＮＡＮＤ型フラッシュメモリ５に書き込む場合を説明した。しかしながら、コントローラ４は、書き込み先ＬＢＡをＮＡＮＤ型フラッシュメモリ５に書き込まずに、データ、書き込み先ＰＢＡ、および検査符号だけをＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。これは、検査符号が、データと書き込み先ＬＢＡとを使用して生成されているためである。
【0153】
次いで、読み出し処理の手順について説明する。図１３は、実施形態に係るメモリシステムの読み出し処理の手順の第１の例を示すフローチャートである。
【0154】
コントローラ４は、ＳＳＤ３がホスト２からリードコマンドを受信したことに応じて（ステップＳ１１０１）、読み出し処理を開始する。
【0155】
コントローラ４は、Ｓ１１０１で受信したリードコマンドによって指定されたＬＢＡに対応するＰＢＡをＬ２Ｐテーブル６１から取得する（ステップＳ１１０２）。
【0156】
コントローラ４は、Ｓ１１０２で取得したＰＢＡに対応するフラグをバリッドフラグテーブル６２から取得する（ステップＳ１１０３）。
【0157】
コントローラ４は、Ｓ１１０２で取得したＰＢＡによって示される記憶位置に記憶されている読み出し対象データ（ここでは、ユーザデータ、ＬＢＡ、ＰＢＡ、および検査符号）を、ＮＡＮＤ型フラッシュメモリ５から読み出す（ステップＳ１１０４）。
【0158】
コントローラ４は、Ｓ１１０４で読み出した読み出し対象データに含まれるユーザデータと、Ｓ１１０１で受信したリードコマンドによって指定されたＬＢＡとを使用して、検査符号生成回路４４１において検査符号を生成する（ステップＳ１１０５）。
【0159】
コントローラ４は、Ｓ１１０５で生成した検査符号が、Ｓ１１０４で読み出された読み出し対象データに含まれている検査符号と一致するか否かを判定する（ステップＳ１１０６）。
【0160】
コントローラ４は、Ｓ１１０２でＬ２Ｐテーブル６１から取得したＰＢＡが、Ｓ１１０４で読み出された読み出し対象データに含まれているＰＢＡと一致するか否かを判定する（ステップＳ１１０７）。
【0161】
コントローラ４は、Ｓ１１０３で取得したフラグが有効を示す値にセットされているか否かを判定する（ステップＳ１１０８）。
【0162】
Ｓ１１０６、Ｓ１１０７、およびＳ１１０８の判定は、任意の順序で実行され得る。
【0163】
Ｓ１１０５で生成した検査符号がＳ１１０４で読み出された読み出し対象データに含まれている検査符号と一致し（Ｓ１１０６でＹｅｓ）、Ｓ１１０２でＬ２Ｐテーブル６１から取得したＰＢＡが、Ｓ１１０４で読み出された読み出し対象データに含まれているＰＢＡと一致し（Ｓ１１０７でＹｅｓ）、且つＳ１１０３で取得したフラグが有効を示す値にセットされている場合（Ｓ１１０８でＹｅｓ）、コントローラ４は、Ｓ１１０４で読み出した読み出し対象データに含まれるデータ（ユーザデータ）をホスト２に送信し（ステップＳ１１０９）、読み出し処理を終了する。
【0164】
Ｓ１１０５で生成した検査符号がＳ１１０４で読み出された読み出し対象データに含まれている検査符号と一致しない（Ｓ１１０６でＮｏ）、Ｓ１１０２でＬ２Ｐテーブル６１から取得したＰＢＡがＳ１１０４で読み出された読み出し対象データに含まれているＰＢＡと一致しない（Ｓ１１０７でＮｏ）、あるいはＳ１１０３で取得したフラグが無効を示す値にセットされている場合（Ｓ１１０８でＮｏ）、コントローラ４は、エラー処理を実行し（ステップＳ１１１０）、読み出し処理を終了する。
【0165】
以上の説明では、フラグ、ＰＢＡ、および検査符号の全てを検査する場合を説明したが、第１の方法（論物マップフラグ判定方法）およびＰＢＡ（ＰＢＡ付加情報）を使用した検査では、検査符号を使用した検査（Ｓ１１０６）は、省略されてもよい。つまり、第１の方法（論物マップフラグ判定方法）およびＰＢＡ（ＰＢＡ付加情報）を使用した検査では、コントローラ４は、Ｓ１１０３で取得したフラグが有効を示す値にセットされており、且つ、ＮＡＮＤ型フラッシュメモリ５から読み出したＰＢＡがＬ２Ｐテーブル６１から取得した最新のＰＢＡと一致する、という条件を満たすか否かに基づいて、ＮＡＮＤ型フラッシュメモリ５から読み出したデータをホスト２に送信するか否かを決定する。
【0166】
（第２の方法（検査符号判定方法（データ・フラグ・ＰＢＡ））、及び、検査符号付加情報による検査）
次に、データとフラグと物理アドレスとを少なくとも使用して検査符号を生成し、この検査符号を使用して読み出しデータを検査する場合について説明する。つまり、フラグについて第２の方法（検査符号判定方法）を使用して検査し、且つ付加情報が検査符号（検査符号付加情報）であるケースについて説明する。
次に、データとフラグと物理アドレスとを少なくとも使用して検査符号を生成し、この検査符号を使用して読み出しデータを検査する場合について説明する。つまり、フラグについて第２の方法（検査符号判定方法）を使用して検査し、且つ付加情報が検査符号（検査符号付加情報）であるケースについて説明する。
【0167】
まず、書き込みデータついて説明する。図１４は、実施形態に係るメモリシステムの書き込みデータの第２の例を示す図である。
【0168】
書き込み関連データは、ユーザデータと、ＬＢＡと、ＰＢＡと、フラグとを含む。ユーザデータは、ホスト２から受信されたライトコマンドに関連付けられたデータである。ＬＢＡは、このライトコマンドによって指定された要求ＬＢＡ（書き込み先ＬＢＡ）である。ＰＢＡは、フラッシュＰＢＡ割り当て部４３３によって書き込み先ＬＢＡに割り当てられた書き込み先ＰＢＡである。フラグは、有効データを示す第１の値を有するフラグ、つまり、例えば“１”を示す１ビットの情報である。
【0169】
ここで、検査符号生成回路４４１は、少なくともユーザデータ、ＰＢＡ、およびフラグを使用して、検査符号を生成する。また、検査符号生成回路４４１は、ユーザデータ、ＰＢＡ、およびフラグに加えて、ＬＢＡを使用して検査符号を生成してもよい。
【0170】
そして、誤り訂正回路４５は、ユーザデータと、ＬＢＡと、検査符号とを含むデータセットを符号化して、ＥＣＣフレームを生成する。そして、ユーザデータと、ＬＢＡと、検査符号と、ＥＣＣとを含むＥＣＣフレームが、ＮＡＮＤ型フラッシュメモリ５の同一ページに書き込まれる。
【0171】
【0172】
ＮＡＮＤ型フラッシュメモリ５から読み出されたデータは、ユーザデータと、ＬＢＡと、検査符号と、ＥＣＣとを含む。誤り訂正回路４５は、デコード処理を実行することによって、読み出されたデータに対する誤り訂正を実行する。
【0173】
誤り訂正が完了すると、誤り訂正回路４５は、ユーザデータと、ＬＢＡと、検査符号とを出力する。
【0174】
検査符号生成回路４４１は、誤り訂正回路４５によって出力されたユーザデータと、Ｌ２Ｐテーブル６１において読み出し対象ＬＢＡに対応付けられているＰＢＡと、バリッドフラグテーブル６２においてこのＰＢＡに対応付けられているフラグとを使用して、検査符号を生成する。また、このデータの書き込みの際にユーザデータ、ＰＢＡ、およびフラグの他にＬＢＡを使用して検査符号が生成されていた場合には、検査符号生成回路４４１は、ホスト２から受信されたリードコマンドによって指定された読み出し対象ＬＢＡをさらに使用して、検査符号を生成する。
【0175】
検査符号検査回路４４２は、検査符号生成回路４４１によって生成された検査符号が、誤り訂正回路４５によって出力された検査符号と一致しているか否かを検査する。二つの検査符号が互いに一致していない場合、検査符号検査回路４４２は、間違ったユーザデータが読み出されたと判定する。二つの検査符号が一致している場合、検査符号検査回路４４２は、正しいユーザデータが読み出されたと判定する。
【0176】
検査符号検査回路４４２が、正しいユーザデータが読み出されたと判定した場合、コントローラ４は、読み出したユーザデータをホスト２に送信する。
【0177】
検査符号検査回路４４２が、間違ったユーザデータが読み出されたと判定した場合、コントローラ４は、エラー処理を実行する。例えば、コントローラ４は、エラー処理として、エラーをホスト２に通知する。
【0178】
次いで、書き込み処理の手順について説明する。図１６は、実施形態に係るメモリシステムの書き込み処理の手順の第１の例を示すフローチャートである。
【0179】
コントローラ４は、ＳＳＤ３がホスト２からライトコマンドを受信したことに応じて（ステップＳ１２０１）、書き込み処理を開始する。
【0180】
コントローラ４は、Ｓ１２０１で受信したライトコマンドによって指定された書き込み先ＬＢＡに古いデータが関連付けられているか否かを判定する（ステップＳ１２０２）。コントローラ４は、Ｌ２Ｐテーブル６１において、書き込み先ＬＢＡにＰＢＡがマッピングされている場合に、書き込み先ＬＢＡに古いデータが関連付けられていると判定する。
【0181】
書き込み先ＬＢＡに古いデータが関連付けられている場合（Ｓ１２０２でＹｅｓ）、コントローラ４は、Ｌ２Ｐテーブル６１から、書き込み先ＬＢＡにマッピングされている最終ＰＢＡを取得する（ステップＳ１２０３）。
【0182】
コントローラ４は、最終ＰＢＡに対応するバリッドフラグテーブル６２内のフラグをリセットする（ステップＳ１２０４）。ステップＳ１２０４では、バリッドフラグテーブル６２において、最終ＰＢＡに対応するフラグは、第２の値に設定される。
【0183】
書き込み先ＬＢＡに古いデータが関連付けられていない場合（Ｓ１２０２でＮｏ）、コントローラ４は、Ｓ１００３、およびＳ１００４の処理をスキップする。
【0184】
コントローラ４は、書き込み先ＬＢＡに新しいＰＢＡを割り当てる（ステップＳ１２０５）。割り当てられたＰＢＡは、ライトコマンドに関連付けられたデータが書き込まれるべき記憶位置を示す書き込み先ＰＢＡである。
【0185】
コントローラ４は、Ｓ１２０１で受信されたライトコマンドに関連付けられたデータと、書き込み先ＬＢＡと、Ｓ１２０５で割り当てられたＰＢＡと、有効を示す値にセットされたフラグとを使用して、検査符号生成回路４４１において検査符号を生成する（ステップＳ１２０６）。この検査符号は、データと、書き込み先ＬＢＡと、ＰＢＡと、フラグとを含む情報の整合性をチェックするための符号である。
【0186】
コントローラ４は、データと、書き込み先ＬＢＡと、検査符号とを符号化して、符号語（ＥＣＣフレーム）を生成する（ステップＳ１２０７）。
【0187】
コントローラ４は、データと、書き込み先ＬＢＡと、検査符号と、ＥＣＣとを、書き込み先ＰＢＡによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置に書き込む（ステップＳ１２０８）。
【0188】
コントローラ４は、バリッドフラグテーブル６２における、書き込み先ＰＢＡに対応するフラグをセットし（ステップＳ１２０９）、書き込み処理を終了する。ステップＳ１２０９では、コントローラ４は、書き込み先ＰＢＡに対応するフラグを第１の値に設定する。
【0189】
なお、図１６で示した書き込み処理では、データと、書き込み先ＬＢＡと、検査符号とをＮＡＮＤ型フラッシュメモリ５に書き込む場合を説明したが、書き込み先ＬＢＡをＮＡＮＤ型フラッシュメモリ５に書き込まずに、データおよび検査符号だけをＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。
【0190】
次いで、読み出し処理の手順について説明する。図１７は、実施形態に係るメモリシステムの読み出し処理の手順の第２の例を示すフローチャートである。
【0191】
コントローラ４は、ＳＳＤ３がホスト２からリードコマンドを受信したことに応じて（ステップＳ１３０１）、読み出し処理を開始する。
【0192】
コントローラ４は、Ｓ１３０１で受信したリードコマンドによって指定されたＬＢＡに対応するＰＢＡをＬ２Ｐテーブル６１から取得する（ステップＳ１３０２）。
【0193】
コントローラ４は、Ｓ１３０２で取得したＰＢＡに対応するフラグをバリッドフラグテーブル６２から取得する（ステップＳ１３０３）。
【0194】
コントローラ４は、Ｓ１３０２で取得したＰＢＡによって示される記憶位置に記憶されている読み出し対象データ（ここでは、データ、ＬＢＡ、および検査符号）を、ＮＡＮＤ型フラッシュメモリ５から読み出す（ステップＳ１３０４）。
【0195】
コントローラ４は、Ｓ１３０４で読み出した読み出し対象データに含まれるデータと、Ｓ１３０１で受信したリードコマンドによって指定されたＬＢＡと、Ｓ１３０２で取得したＰＢＡと、Ｓ１３０３で取得したフラグとを使用して、検査符号生成回路４４１において検査符号を生成する（ステップＳ１３０５）。
【0196】
コントローラ４は、Ｓ１３０５で生成した検査符号が、Ｓ１３０４で読み出された読み出し対象データに含まれている検査符号と一致するか否かを判定する（ステップＳ１３０６）。
【0197】
Ｓ１３０５で生成した検査符号が、Ｓ１３０４で読み出された読み出し対象データに含まれている検査符号と一致する場合（Ｓ１３０６でＹｅｓ）、コントローラ４は、Ｓ１３０４で読み出した読み出し対象データに含まれるデータ（ユーザデータ）をホスト２に送信し（ステップＳ１３０７）、読み出し処理を終了する。
【0198】
Ｓ１３０５で生成した検査符号が、Ｓ１３０４で読み出された読み出し対象データに含まれている検査符号と一致しない場合（Ｓ１３０６でＮｏ）、コントローラ４は、エラー処理を実行し（ステップＳ１３０８）、読み出し処理を終了する。
（第１の方法（論物マップフラグ判定方法）、及び、検査符号付加情報による検査）
次に、データと物理アドレスとを使用して生成された検査符号と、バリッドフラグテーブル６２で管理されているフラグの値とを使用して読み出しデータを検査する場合について説明する。つまり、フラグについて第１の方法（論物マップフラグ判定方法）を使用して検査し、且つ付加情報が検査符号であるケースについて説明する。
（第１の方法（論物マップフラグ判定方法）、及び、検査符号付加情報による検査）
次に、データと物理アドレスとを使用して生成された検査符号と、バリッドフラグテーブル６２で管理されているフラグの値とを使用して読み出しデータを検査する場合について説明する。つまり、フラグについて第１の方法（論物マップフラグ判定方法）を使用して検査し、且つ付加情報が検査符号であるケースについて説明する。
【0199】
まず、書き込みデータついて説明する。図１８は、実施形態に係るメモリシステムの書き込みデータの第３の例を示す図である。
【0200】
書き込み関連データは、ユーザデータと、ＬＢＡと、ＰＢＡとを含む。ユーザデータは、ホスト２から受信されたライトコマンドに関連付けられたデータである。ＬＢＡは、このライトコマンドによって指定された要求ＬＢＡ（書き込み先ＬＢＡ）である。ＰＢＡは、フラッシュＰＢＡ割り当て部４３３によって書き込み先ＬＢＡに割り当てられた書き込み先ＰＢＡである。
【0201】
検査符号生成回路４４１は、少なくともユーザデータと書き込み先ＰＢＡとを使用して、検査符号を生成する。また、検査符号生成回路４４１は、ユーザデータと書き込み先ＰＢＡとに加えて、ＬＢＡをさらに使用して検査符号を生成してもよい。
【0202】
誤り訂正回路４５は、ユーザデータと、ＬＢＡと、検査符号とを含むデータセットを符号化して、ＥＣＣフレームを生成する。そして、ユーザデータと、ＬＢＡと、検査符号と、ＥＣＣとを含むＥＣＣフレームが、ＮＡＮＤ型フラッシュメモリ５の同一ページに書き込まれる。
【0203】
【0204】
ＮＡＮＤ型フラッシュメモリ５から読み出されたデータは、ユーザデータと、ＬＢＡと、検査符号と、ＥＣＣとを含む。誤り訂正回路４５は、デコード処理を実行することによって、読み出されたデータに対する誤り訂正を実行する。
【0205】
誤り訂正が完了すると、誤り訂正回路４５は、ユーザデータと、ＬＢＡと、検査符号とを出力する。
【0206】
検査符号生成回路４４１は、誤り訂正回路４５によって出力されたユーザデータと、ホスト２から受信されたリードコマンドによって指定された読み出し対象ＬＢＡに対応付けられているＰＢＡとを使用して、検査符号を生成する。また、このデータの書き込みの際にユーザデータおよびＰＢＡの他にＬＢＡが使用されていた場合には、検査符号生成回路４４１は、誤り訂正回路４５によって出力されたユーザデータと、ホスト２から受信されたリードコマンドによって指定されたＬＢＡに対応付けられているＰＢＡとの他に、ホスト２から受信されたリードコマンドによって指定されたＬＢＡを使用して、検査符号を生成する。
【0207】
検査符号検査回路４４２は、検査符号生成回路４４１によって生成された検査符号が、誤り訂正回路４５によって出力された検査符号と一致しているか否かを検査する。二つの検査符号が互いに一致していない場合、検査符号検査回路４４２は、間違ったユーザデータが読み出されたと判定する。二つの検査符号が一致している場合、検査符号検査回路４４２は、正しいユーザデータが読み出されたと判定する。
【0208】
フラグ検査回路４４３は、Ｌ２Ｐテーブル６１においてリードコマンドによって指定された読み出し対象ＬＢＡに対応付けられているＰＢＡに対応するフラグの値が、第１の値であるか否かを検査する。フラグが第１の値である場合、フラグ検査回路４４３は、正しいユーザデータが読み出されたと判定する。フラグが第２の値である場合、フラグ検査回路４４３は、間違ったユーザデータが読み出されたと判定する。
【0209】
検査符号検査回路４４２およびフラグ検査回路４４３が、正しいユーザデータが読み出されたと判定した場合、コントローラ４は、読み出したユーザデータをホスト２に送信する。
【0210】
検査符号検査回路４４２またはフラグ検査回路４４３が、間違ったユーザデータが読み出されたと判定した場合、コントローラ４は、エラー処理を実行する。例えば、コントローラ４は、エラー処理として、エラーをホスト２に通知する。
【0211】
また、検査符号検査回路４４２のみが間違ったユーザデータが読み出されたと判定した場合、コントローラ４は、エラー処理として、読み出し対象ＰＢＡよって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置からデータを読み出す処理を再び実行してもよい。これは、検査符号検査回路４４２のみがエラーを検知する原因として、ＮＡＮＤ型フラッシュメモリ５内のアドレスデコーダの誤動作によって、読み出し対象ＰＢＡが示す記憶位置とは異なる記憶位置からデータが読み出された場合が想定されるためである。
【0212】
次いで、書き込み処理の手順について説明する。図２０は、実施形態に係るメモリシステムの書き込み処理の手順の第３の例を示すフローチャートである。
【0213】
コントローラ４は、ＳＳＤ３がホスト２からライトコマンドを受信したことに応じて（ステップＳ１４０１）、書き込み処理を開始する。
【0214】
コントローラ４は、Ｓ１４０１で受信されたライトコマンドによって指定された書き込み先ＬＢＡに古いデータが関連付けられているか否かを判定する（ステップＳ１４０２）。コントローラ４は、Ｌ２Ｐテーブル６１において、書き込み先ＬＢＡにＰＢＡがマッピングされている場合に、書き込み先ＬＢＡに古いデータが関連付けられていると判定する。
【0215】
書き込み先ＬＢＡに古いデータが関連付けられている場合（Ｓ１４０２でＹｅｓ）、コントローラ４は、Ｌ２Ｐテーブル６１から、書き込み先ＬＢＡにマッピングされている最終ＰＢＡを取得する（ステップＳ１４０３）。
【0216】
コントローラ４は、最終ＰＢＡに対応するバリッドフラグテーブル６２内のフラグをリセットする（ステップＳ１４０４）。ステップＳ１４０４では、バリッドフラグテーブル６２において、最終ＰＢＡに対応するフラグは、第２の値に設定される。
【0217】
書き込み先ＬＢＡに古いデータが関連付けられていない場合（Ｓ１４０２でＮｏ）、コントローラ４は、Ｓ１４０３、およびＳ１４０４の処理をスキップする。
【0218】
コントローラ４は、書き込み先ＬＢＡに新しいＰＢＡを割り当てる（ステップＳ１４０５）。割り当てられたＰＢＡは、ライトコマンドに関連付けられたデータが書き込まれるべき記憶位置を示す書き込み先ＰＢＡである。
【0219】
コントローラ４は、Ｓ１４０１で受信されたライトコマンドに関連付けられたデータと、書き込み先ＬＢＡと、Ｓ１４０５で割り当てられた書き込み先ＰＢＡとを使用して、検査符号生成回路４４１において検査符号を生成する（ステップＳ１４０６）。この検査符号は、データと、書き込み先ＬＢＡと、書き込み先ＰＢＡとを含む情報の整合性をチェックするための符号である。
【0220】
コントローラ４は、データと、書き込み先ＬＢＡと、検査符号とを符号化して、符号語（ＥＣＣフレーム）を生成する（ステップＳ１４０７）。
【0221】
コントローラ４は、データと、書き込み先ＬＢＡと、検査符号と、ＥＣＣとを、書き込み先ＰＢＡによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置に書き込む（ステップＳ１４０８）。
【0222】
コントローラ４は、バリッドフラグテーブル６２における、書き込み先ＰＢＡに対応するフラグをセットし（ステップＳ１４０９）、書き込み処理を終了する。ステップＳ１４０９では、コントローラ４は、書き込み先ＰＢＡに対応するフラグを第１の値に設定する。
【0223】
なお、図２０で示した書き込み処理では、データと、書き込み先ＬＢＡと、検査符号とをＮＡＮＤ型フラッシュメモリ５に書き込む場合を説明したが、書き込み先ＬＢＡをＮＡＮＤ型フラッシュメモリ５に書き込まずに、データおよび検査符号だけをＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。これは、検査符号が、データと書き込み先ＬＢＡと書き込み先ＰＢＡとを使用して生成されているためである。
【0224】
次いで、読み出し処理の手順について説明する。図２１は、実施形態に係るメモリシステムの読み出し処理の手順の第３の例を示すフローチャートである。
【0225】
コントローラ４は、ＳＳＤ３がホスト２からリードコマンドを受信したことに応じて（ステップＳ１５０１）、読み出し処理を開始する。
【0226】
コントローラ４は、Ｓ１５０１で受信したリードコマンドによって指定されたＬＢＡに対応するＰＢＡをＬ２Ｐテーブル６１から取得する（ステップＳ１５０２）。
【0227】
コントローラ４は、Ｓ１５０２で取得したＰＢＡに対応するフラグをバリッドフラグテーブル６２から取得する（ステップＳ１５０３）。
【0228】
コントローラ４は、Ｓ１５０２で取得したＰＢＡによって示される記憶位置に記憶されている読み出し対象データ（ここでは、データ、ＬＢＡ、および検査符号）を、ＮＡＮＤ型フラッシュメモリ５から読み出す（ステップＳ１５０４）。
【0229】
コントローラ４は、Ｓ１５０４で読み出した読み出し対象データに含まれるユーザデータと、Ｓ１５０１で受信したリードコマンドによって指定されたＬＢＡと、Ｓ１５０２で取得したＰＢＡとを使用して、検査符号生成回路４４１において検査符号を生成する（ステップＳ１５０５）。
【0230】
コントローラ４は、Ｓ１５０５で生成した検査符号が、Ｓ１５０４で読み出された読み出し対象データに含まれている検査符号と一致するか否かを判定する（ステップＳ１５０６）。
【0231】
コントローラ４は、Ｓ１５０３で取得したフラグが有効を示す値にセットされているか否かを判定する（ステップＳ１５０７）。
【0232】
Ｓ１５０６、およびＳ１５０７の判定は、任意の順序で実行され得る。
【0233】
Ｓ１５０５で生成した検査符号がＳ１５０４で読み出された読み出し対象データに含まれている検査符号と一致し（Ｓ１５０６でＹｅｓ）、且つＳ１５０３で取得したフラグが有効を示す値にセットされている場合（Ｓ１５０７でＹｅｓ）、コントローラ４は、Ｓ１５０４で読み出した読み出し対象データに含まれるデータ（ユーザデータ）をホスト２に送信し（ステップＳ１５０８）、読み出し処理を終了する。
【0234】
また、Ｓ１５０５で生成した検査符号がＳ１５０４で読み出された読み出し対象データに含まれている検査符号と一致しない（Ｓ１５０６でＮｏ）、あるいはＳ１５０７で取得したフラグが無効を示す値にセットされている場合（Ｓ１５０７でＮｏ）、コントローラ４は、エラー処理を実行し（ステップＳ１５０９）、読み出し処理を終了する。
（第２の方法（検査符号判定方法)、及び、ＰＢＡ付加情報による検査）
次に、データと共にＮＡＮＤ型フラッシュメモリ５に記憶されている物理アドレスと、ユーザデータおよびバリッドフラグテーブル６２で管理されているフラグを使用して生成された検査符号と、を使用して読み出しデータを検査する場合について説明する。つまり、フラグについて第２の方法（検査符号判定方法)を使用して検査し、且つ付加情報がＰＢＡそのものであるケースについて説明する。
（第２の方法（検査符号判定方法)、及び、ＰＢＡ付加情報による検査）
次に、データと共にＮＡＮＤ型フラッシュメモリ５に記憶されている物理アドレスと、ユーザデータおよびバリッドフラグテーブル６２で管理されているフラグを使用して生成された検査符号と、を使用して読み出しデータを検査する場合について説明する。つまり、フラグについて第２の方法（検査符号判定方法)を使用して検査し、且つ付加情報がＰＢＡそのものであるケースについて説明する。
【0235】
まず、書き込みデータついて説明する。図２２は、実施形態に係るメモリシステムの書き込みデータの第４の例を示す図である。
【0236】
書き込み関連データは、ユーザデータと、ＬＢＡと、ＰＢＡと、フラグとを含む。ユーザデータは、ホスト２から受信されたライトコマンドに関連付けられたデータである。ＬＢＡは、このライトコマンドによって指定された要求ＬＢＡ（書き込み先ＬＢＡ）である。ＰＢＡは、フラッシュＰＢＡ割り当て部４３３によって書き込み先ＬＢＡに割り当てられた書き込み先ＰＢＡである。フラグは、有効データを示す第１の値を有するフラグ、つまり、例えば“１”を示す１ビットの情報である。なお、書き込み関連データは、ユーザデータとＰＢＡとフラグとを含んでいれば十分であり、ＬＢＡを必ずしも含んでいなくてもよい。
【0237】
検査符号生成回路４４１は、少なくともユーザデータ、およびフラグを使用して、検査符号を生成する。なお、検査符号生成回路４４１は、ユーザデータ、およびフラグに加えて、ＬＢＡを使用して検査符号を生成してもよい。
【0238】
誤り訂正回路４５は、ユーザデータと、ＬＢＡと、ＰＢＡと、検査符号とを含むデータセットを符号化して、ＥＣＣフレームを生成する。そして、ユーザデータと、ＬＢＡと、ＰＢＡと、検査符号と、ＥＣＣとを含むＥＣＣフレームが、ＮＡＮＤ型フラッシュメモリ５の同一ページに書き込まれる。
【0239】
【0240】
ＮＡＮＤ型フラッシュメモリ５から読み出されたデータは、ユーザデータと、ＬＢＡと、ＰＢＡと、検査符号と、ＥＣＣとを含む。誤り訂正回路４５は、デコード処理を実行することによって、読み出されたデータに対する誤り訂正を実行する。
【0241】
誤り訂正が完了すると、誤り訂正回路４５は、ユーザデータと、ＬＢＡと、ＰＢＡと、検査符号とを出力する。
【0242】
検査符号生成回路４４１は、誤り訂正回路４５によって出力されたユーザデータと、バリッドフラグテーブル６２において読み出し対象ＰＢＡに対応付けられているフラグとを少なくとも使用して、検査符号を生成する。また、このデータの書き込みの際にユーザデータおよびフラグの他にＬＢＡが使用されていた場合には、検査符号生成回路４４１は、ユーザデータおよびフラグの他に、ホスト２から受信されたリードコマンドによって指定された読み出し対象ＬＢＡをさらに使用して、検査符号を生成する。
【0243】
検査符号検査回路４４２は、検査符号生成回路４４１によって生成された検査符号が、誤り訂正回路４５によって出力された検査符号と一致しているか否かを検査する。二つの検査符号が一致していない場合、検査符号検査回路４４２は、間違ったユーザデータが読み出されたと判定する。二つの検査符号が一致している場合、検査符号検査回路４４２は、正しいユーザデータが読み出されたと判定する。
【0244】
ＰＢＡ検査回路４４４は、リードコマンドによって指定されたＬＢＡに読み出し実行時にマッピングされているＰＢＡが、誤り訂正回路４５によって出力されたＰＢＡと一致しているか否かを検査する。二つのＰＢＡが一致している場合、ＰＢＡ検査回路４４４は、正しいユーザデータが読み出されたと判定する。二つのＰＢＡが一致していない場合、ＰＢＡ検査回路４４４は、ＮＡＮＤ型フラッシュメモリ５のアドレスデコーダの誤動作によって間違ったユーザデータが読み出されたと判定する。
【0245】
検査符号検査回路４４２、およびＰＢＡ検査回路４４４が、正しいユーザデータが読み出されたと判定した場合、コントローラ４は、読み出したユーザデータをホスト２に送信する。
【0246】
検査符号検査回路４４２、またはＰＢＡ検査回路４４４が、間違ったユーザデータが読み出されたと判定した場合、コントローラ４は、エラー処理を実行する。例えば、コントローラ４は、エラー処理として、エラーをホスト２に通知する。この場合、コントローラ４は、リードコマンドの完了示す完了応答として、リードコマンドの処理が失敗したことを示す応答をホスト２に送信してもよい。
【0247】
また、ＰＢＡ検査回路４４４のみが間違ったユーザデータが読み出されたと判定した場合、コントローラ４は、エラー処理として、読み出し対象ＰＢＡよって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置からデータを読み出す処理を再び実行してもよい。これは、ＰＢＡ検査回路４４４のみがエラーを検知する原因として、ＮＡＮＤ型フラッシュメモリ５内のアドレスデコーダの誤動作によって、読み出し対象ＰＢＡが示す記憶位置とは異なる記憶位置からデータが読み出される場合が想定されるためである。
【0248】
次いで、書き込み処理の手順について説明する。図２４は、実施形態に係るメモリシステムの書き込み処理の手順の第４の例を示すフローチャートである。
【0249】
コントローラ４は、ＳＳＤ３がホスト２からライトコマンドを受信したことに応じて（ステップＳ１６０１）、書き込み処理を開始する。
【0250】
コントローラ４は、Ｓ１６０１で受信されたライトコマンドによって指定された書き込み先ＬＢＡに古いデータが関連付けられているか否かを判定する（ステップＳ１６０２）。コントローラ４は、Ｌ２Ｐテーブル６１から、書き込み先ＬＢＡにＰＢＡがマッピングされている場合に、書き込み先ＬＢＡに古いデータが関連付けられていると判定する。
【0251】
書き込み先ＬＢＡに古いデータが関連付けられている場合（Ｓ１６０２でＹｅｓ）、コントローラ４は、Ｌ２Ｐテーブル６１から、書き込み先ＬＢＡにマッピングされている最終ＰＢＡを取得する（ステップＳ１６０３）。
【0252】
コントローラ４は、最終ＰＢＡに対応するバリッドフラグテーブル６２内のフラグをリセットする（ステップＳ１６０４）。ステップＳ１６０４では、バリッドフラグテーブル６２において、最終ＰＢＡに対応するフラグは、第２の値に設定される。
【0253】
書き込み先ＬＢＡに古いデータが関連付けられていない場合（Ｓ１６０２でＮｏ）、コントローラ４は、Ｓ１６０３、およびＳ１６０４の処理をスキップする。
【0254】
コントローラ４は、書き込み先ＬＢＡに新しいＰＢＡを割り当てる（ステップＳ１６０５）。割り当てられたＰＢＡは、ライトコマンドに関連付けられたデータが書き込まれるべき記憶位置を示す書き込み先ＰＢＡである。
【0255】
コントローラ４は、Ｓ１６０１で受信されたライトコマンドに関連付けられたデータと、書き込み先ＬＢＡと、有効を示すフラグとを使用して、検査符号生成回路４４１において検査符号を生成する（ステップＳ１６０６）。この検査符号は、データと書き込み先ＬＢＡとフラグとを含む情報の整合性をチェックするための符号である。
【0256】
コントローラ４は、データと、書き込み先ＬＢＡと、書き込み先ＰＢＡと、検査符号とを符号化して、符号語（ＥＣＣフレーム）を生成する（ステップＳ１６０７）。
【0257】
コントローラ４は、データと、書き込み先ＬＢＡと、書き込み先ＰＢＡと、検査符号と、ＥＣＣとを、書き込み先ＰＢＡによって示されるＮＡＮＤ型フラッシュメモリ５内の記憶位置に書き込む（ステップＳ１６０８）。
【0258】
コントローラ４は、バリッドフラグテーブル６２における、書き込み先ＰＢＡに対応するフラグをセットし（ステップＳ１６０９）、書き込み処理を終了する。ステップＳ１６０９では、コントローラ４は、書き込み先ＰＢＡに対応するフラグを第１の値に設定する。
【0259】
なお、図２４で示した書き込み処理では、データと、書き込み先ＬＢＡと、書き込み先ＰＢＡと、検査符号とをＮＡＮＤ型フラッシュメモリ５に書き込む場合を説明したが、書き込み先ＬＢＡをＮＡＮＤ型フラッシュメモリ５に書き込まずに、データ、書き込み先ＰＢＡおよび検査符号だけをＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。これは、検査符号が、データと書き込み先ＬＢＡとフラグとを使用して生成されているためである。
【0260】
次いで、読み出し処理の手順について説明する。図２５は、実施形態に係るメモリシステムの読み出し処理の手順の第４の例を示すフローチャートである。
【0261】
コントローラ４は、ＳＳＤ３がホスト２からリードコマンドを受信したことに応じて（ステップＳ１７０１）、読み出し処理を開始する。
【0262】
コントローラ４は、Ｓ１７０１で受信したリードコマンドによって指定されたＬＢＡに対応するＰＢＡをＬ２Ｐテーブル６１から取得する（ステップＳ１７０２）。
【0263】
コントローラ４は、Ｓ１７０２で取得したＰＢＡに対応するフラグをバリッドフラグテーブル６２から取得する（ステップＳ１７０３）。
【0264】
コントローラ４は、Ｓ１７０２で取得したＰＢＡによって示される記憶位置に記憶されている読み出し対象データ（ここでは、データ、ＬＢＡ、ＰＢＡ、および検査符号）を、ＮＡＮＤ型フラッシュメモリ５から読み出す（ステップＳ１７０４）。
【0265】
コントローラ４は、Ｓ１７０４で読み出した読み出し対象データに含まれるユーザデータと、Ｓ１７０１で受信したリードコマンドによって指定されたＬＢＡと、Ｓ１７０３で取得したフラグとを使用して、検査符号生成回路４４１において検査符号を生成する（ステップＳ１７０５）。
【0266】
コントローラ４は、Ｓ１７０５で生成した検査符号が、Ｓ１７０４で読み出された読み出し対象データに含まれている検査符号と一致するか否かを判定する（ステップＳ１７０６）。
【0267】
コントローラ４は、Ｓ１７０２でＬ２Ｐテーブル６１から取得したＰＢＡが、Ｓ１７０４で読み出された読み出し対象データに含まれているＰＢＡと一致するか否かを判定する（ステップＳ１７０７）。
【0268】
コントローラ４は、Ｓ１７０３で取得したフラグが有効を示す値にセットされているか否かを判定する（ステップＳ１７０８）。
【0269】
Ｓ１７０６、およびＳ１７０７の判定は、任意の順序で実行され得る。
【0270】
Ｓ１７０５で生成した検査符号がＳ１７０４で読み出された読み出し対象データに含まれている検査符号と一致し（Ｓ１７０６でＹｅｓ）、且つＳ１７０２でＬ２Ｐテーブル６１から取得したＰＢＡがＳ１７０４で読み出された読み出し対象データに含まれているＰＢＡと一致する場合（Ｓ１７０７でＹｅｓ）、コントローラ４は、Ｓ１７０４で読み出した読み出し対象データに含まれるデータ（ユーザデータ）をホスト２に送信し（ステップＳ１７０８）、読み出し処理を終了する。
【0271】
Ｓ１７０５で生成した検査符号がＳ１７０４で読み出された読み出し対象データに含まれている検査符号と一致しない（Ｓ１７０６でＮｏ）、あるいはＳ１７０２でＬ２Ｐテーブル６１から取得したＰＢＡがＳ１７０４で読み出された読み出し対象データに含まれているＰＢＡと一致しない場合（Ｓ１７０７でＮｏ）、コントローラ４は、エラー処理を実行し（ステップＳ１７０９）、読み出し処理を終了する。
【0272】
以上説明したように、本実施形態によれば、コントローラ４は、リードコマンドをホスト２から受信したことに応じ、リードコマンドによって指定された論理アドレス（読み出し対象ＬＢＡ）にリードコマンド実行時にマッピングされている物理アドレス（ＰＢＡ）をＬ２Ｐテーブル６１から取得し、取得したＰＢＡに基づいて、ＮＡＮＤ型フラッシュメモリ５からデータ（ユーザデータ）を読み出す。そして、コントローラ４は、取得したＰＢＡに対応するフラグの現在の状態が第１の値に設定されている状態が維持し続けられているか否かに基づいて、読み出されたデータ（ユーザデータ）をホスト２に送信するか否かを決定する。すなわち、コントローラ４は、フラグを使用して、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが、読み出し対象ＬＢＡに対応する最新のデータである正しいデータ、または読み出し対象ＬＢＡに対応する最新のデータ以外のデータである間違ったデータであるかを検査することができる。これにより、たとえＬ２Ｐテーブル６１のマッピング情報の一部の破損によって間違ったデータがＮＡＮＤ型フラッシュメモリ５から読み出された場合であっても、この間違ったデータがホスト２に送信されることを防ぐことができる。
【0273】
具体的には、取得したＰＢＡに対応するフラグの現在の状態が第２の値に設定されている状態である場合、コントローラ４は、ホスト２にエラーを通知する。これにより、Ｌ２Ｐテーブル６１に誤りがあることによって同一ＬＢＡの過去のデータが読まれた場合に、コントローラ４は、ホスト２にエラーを通知することができる。
【0274】
また、コントローラ４は、物理アドレスから直接的または間接的に決定される付加情報を使用して、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが正しいデータであるか否かを検査することができる。
【0275】
ホスト２から受信されたリードコマンドが指定するＬＢＡに基づいて取得された付加情報と、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータに含まれる付加情報とが一致しない場合、コントローラ４は、エラー処理を実行する。この場合、ＮＡＮＤ型フラッシュメモリ５の不具合によって、リードコマンドに基づいて指定されたＰＢＡと、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータに基づいて決定されたＰＢＡとが不一致となったことが検出される。そのため、コントローラ４は、エラー処理として、再度ＮＡＮＤ型フラッシュメモリ５からデータを読み出すように、読み出し処理を実行してもよい。あるいは、コントローラ４は、エラー処理として、ホスト２にエラーを通知してもよい。
【0276】
なお、実際には、Ｌ２Ｐテーブル６１のマッピング情報の破損や、ＮＡＮＤ型フラッシュメモリ５の誤動作は、滅多に起こらない。このため、フラグだけを使用して、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが正しいデータである否かを検査する構成が利用されてよいし、付加情報だけを使用して、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが正しいデータである否かを検査する構成が利用されてよい。
【0277】
あるいは、コントローラ４は、フラグと付加情報との双方を使用して、ＮＡＮＤ型フラッシュメモリ５から読み出されたデータが正しいデータである否かを検査することもできる。
【0278】
コントローラ４は、フラグが有効であることを示し、且つ、ホスト２から受信されたリードコマンドが指定するＬＢＡに基づいて取得された付加情報と、ＮＡＮＤ型フラッシュメモリ５から読み出したデータに含まれる付加情報とが一致する、という条件を満たした場合に、読み出したデータをホスト２に送信する。一方、この条件を満たさなかった場合、コントローラ４は、読み出したデータをホスト２に送信しない。このように、コントローラ４は、フラグが有効であることを示し、且つ、ホスト２から受信されたリードコマンドが指定するＬＢＡに基づいて取得された付加情報と、ＮＡＮＤ型フラッシュメモリ５から読み出したデータに含まれる付加情報とが一致する、という条件が満たされたか否かに基づいて、ＮＡＮＤ型フラッシュメモリ５から読み出したデータをホスト２に送信するか否かを決定する。これにより、たとえＬ２Ｐテーブル６１のマッピング情報の破損またはＮＡＮＤ型フラッシュメモリ５の誤動作のいずれか一方又は双方が起きた場合であっても、コントローラ４は、誤読み出しによって間違ったデータがホスト２に送信されることを防ぐことができる。
【0279】
また、コントローラ４は、フラグまたは物理アドレスを使用して検査符号生成回路４４１において検査符号を生成し、生成した検査符号を使用して読み出しデータが正しいデータであることを検査することができる。
【0280】
この場合、ＳＳＤ３は、読み出しデータの検査の際に、検査符号の検査のみを実行すればよい。そのため、コントローラ４は、別途、フラグの検査、およびＰＢＡの検査を実行する必要がない。
【0281】
このことから、フラグおよび物理アドレスを使用して検査符号を生成する場合には、ＳＳＤ３は、読み出しデータの検査のために、特別なハードウェア回路（例えば、図１で示したフラグ検査回路４４３およびＰＢＡ検査回路４４４）を必要としない。また、物理アドレスをＮＡＮＤ型フラッシュメモリ５に書き込むことなく、ＮＡＮＤ型フラッシュメモリ５の誤動作に起因する誤読み出しの場合についても、間違ったデータの読み出しを検出できるので、ＮＡＮＤ型フラッシュメモリ５の物理記憶スペースをより有効に活用することが可能となる。
【0282】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0283】
１…情報処理システム
２…ホスト
３…ＳＳＤ
４…コントローラ
５…ＮＡＮＤ型フラッシュメモリ
６…ＤＲＡＭ
７…バス
２０…内部バス
２１…プロセッサ
２２…メモリ
４０…内部バス
４１…ホストインターフェース
４２…ＳＲＡＭ
４３…ＣＰＵ
４４…検査回路
４５…誤り訂正回路
４６…ＮＡＮＤインターフェース
４７…ＤＲＡＭインターフェース
６１…Ｌ２Ｐテーブル
６２…バリッドフラグテーブル
６３…アクティブブロックリスト
６４…フリーブロックリスト
４３１…リード処理部
４３２…ライト処理部
４３３…フラッシュＰＢＡ割り当て部
４４１…検査符号生成回路
４４２…検査符号検査回路
４４３…フラグ検査回路
４４４…ＰＢＡ検査回路
４４５…ＬＢＡ検査回路
２…ホスト
３…ＳＳＤ
４…コントローラ
５…ＮＡＮＤ型フラッシュメモリ
６…ＤＲＡＭ
７…バス
２０…内部バス
２１…プロセッサ
２２…メモリ
４０…内部バス
４１…ホストインターフェース
４２…ＳＲＡＭ
４３…ＣＰＵ
４４…検査回路
４５…誤り訂正回路
４６…ＮＡＮＤインターフェース
４７…ＤＲＡＭインターフェース
６１…Ｌ２Ｐテーブル
６２…バリッドフラグテーブル
６３…アクティブブロックリスト
６４…フリーブロックリスト
４３１…リード処理部
４３２…ライト処理部
４３３…フラッシュＰＢＡ割り当て部
４４１…検査符号生成回路
４４２…検査符号検査回路
４４３…フラグ検査回路
４４４…ＰＢＡ検査回路
４４５…ＬＢＡ検査回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】