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特開2025-128059半導体デバイス構造、および、当該半導体デバイス構造を形成する方法

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025128059

(43)【公開日】2025-09-02

(54)【発明の名称】半導体デバイス構造、および、当該半導体デバイス構造を形成する方法

(51)【国際特許分類】

H10D 30/01 20250101AFI20250826BHJP

H10D 30/62 20250101ALI20250826BHJP

H10D 30/60 20250101ALI20250826BHJP

H01L 21/3205 20060101ALI20250826BHJP

H01L 21/768 20060101ALI20250826BHJP

【ＦＩ】

H10D30/01 101P

H10D30/62

H10D30/60 S

H01L21/88 J

H01L21/90 D

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2025026522

(22)【出願日】2025-02-21

(31)【優先権主張番号】63/555,917

(32)【優先日】2024-02-21

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/562,298

(32)【優先日】2024-03-07

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】523478702

【氏名又は名称】日日新半導體架構股▲ふん▼有限公司

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人ＨＡＲＡＫＥＮＺＯＷＯＲＬＤＰＡＴＥＮＴ＆ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】盧超群

(72)【発明者】

【氏名】杜文仙

【テーマコード（参考）】

5F033

5F140

【Ｆターム（参考）】

5F033HH19

5F033HH33

5F033JJ04

5F033JJ19

5F033JJ33

5F033KK19

5F033KK33

5F033MM30

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5F140BB06

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5F140BG12

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5F140BJ17

5F140BJ27

5F140BJ29

5F140BK05

5F140BK09

5F140BK18

5F140CB04

5F140CC08

5F140CC13

(57)【要約】（修正有）

【課題】集積回路をさらに効果的に小型化し、かつ、性能を向上させる半導体デバイス構造を提供する。
【解決手段】半導体デバイス構造は、オリジナル半導体表面とアクティブ領域とを有している半導体基板と、アクティブ領域を包囲しているシャロートレンチアイソレーション（ＳＴＩ）領域２８４と、アクティブ領域に基づいて形成され、かつ、ダミーゲート構造２８０、第１導電領域３２９１、第２導電領域３２９２及び第１導電領域と第２導電領域との間のチャネル領域を備えるトランジスタと、トランジスタを越えて延在するアンダーグラウンド相互接続（ＵＧＩ）構造２８２と、ＵＧＩ構造２８２をトランジスタの第１導電領域３２９１に電気的に接続している接続プラグ３０７２と、を備える。第１導電領域３２９１は、エピタキシャル半導体材料を含んでいる。ＵＧＩ構造２８２は、オリジナル半導体表面の下方、かつ、ＳＴＩ領域２８４の内部に配置される。
【選択図】図２２

【特許請求の範囲】

【請求項1】

半導体デバイス構造であって、
オリジナル半導体表面とアクティブ領域とを有している半導体基板と、
前記アクティブ領域を包囲しているシャロートレンチアイソレーション（ＳＴＩ）領域と、
前記アクティブ領域に基づいて形成されているトランジスタと、
前記トランジスタを越えて延在している相互接続構造と、
接続プラグと、を備えており、
前記トランジスタは、
ゲート構造と、
第１導電領域と、
第２導電領域と、
前記第１導電領域と前記第２導電領域との間に位置しているチャネル領域と、を備えており、
前記第１導電領域は、エピタキシャル半導体材料を含んでおり、
前記相互接続構造は、前記オリジナル半導体表面の下方、かつ、前記ＳＴＩ領域の内部に配置されており、
前記接続プラグは、前記相互接続構造を、前記トランジスタの前記第１導電領域に電気的に接続しており、
前記接続プラグが前記アクティブ領域の内部に位置しており、かつ、前記第１導電領域の前記エピタキシャル半導体材料が前記接続プラグの上面に対して上方に位置している、
または、
前記接続プラグが前記ＳＴＩ領域の内部に位置しており、かつ、前記第１導電領域の前記エピタキシャル半導体材料が前記接続プラグの第１側壁に接続されている、
半導体デバイス構造。

【請求項2】

前記相互接続構造は、絶縁領域によって前記半導体基板から絶縁されており、
前記絶縁領域は、前記相互接続構造の第１側に位置している第１スペーサと、前記相互接続構造の第２側に位置している第２スペーサと、を備えており、
前記第１スペーサの材料は、前記第２スペーサの材料とは異なっている、
請求項１に記載の半導体デバイス構造。

【請求項3】

前記接続プラグの第２側壁は、前記相互接続構造の側壁に対して位置合わせされており、かつ、前記相互接続構造の前記側壁と接触している、
請求項１に記載の半導体デバイス構造。

【請求項4】

前記半導体デバイス構造は、前記アクティブ領域の内部にトレンチをさらに備えており、
前記接続プラグは、前記トレンチの内部に配置されており、
前記接続プラグは、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を含んでいる、
請求項３に記載の半導体デバイス構造。

【請求項5】

前記半導体デバイス構造は、前記ＳＴＩ領域の内部に薄形スロットをさらに備えており、
前記接続プラグは、前記薄形スロットの内部に配置されており、
前記接続プラグは、高ドープ半導体材料またはＴｉＮを含んでおり、
前記第１導電領域の前記エピタキシャル半導体材料は、前記接続プラグの前記上面の上方に位置しており、
前記接続プラグの前記第２側壁は、前記接続プラグの前記第１側壁とは反対側に位置している、
請求項３に記載の半導体デバイス構造。

【請求項6】

前記トランジスタは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、ＧＡＡトランジスタ、またはＣＦＥＴであり、
前記ＳＴＩ領域は、前記オリジナル半導体表面よりも低い位置に位置している上面を有している、
請求項１に記載の半導体デバイス構造。

【請求項7】

前記第１導電領域は、選択的にエピタキシャル成長した材料を含んでいる、
請求項６に記載の半導体デバイス構造。

【請求項8】

前記接続プラグは、前記アクティブ領域の内部に位置しており、
前記第１導電領域は、前記ゲート構造を覆っているスペーサ構造の真下に位置している前記アクティブ領域の垂直側壁から延在しているのみである、
請求項７に記載の半導体デバイス構造。

【請求項9】

前記接続プラグは、前記ＳＴＩ領域の内部に位置しており、
前記第１導電領域は、前記ゲート構造を覆っているスペーサ構造の真下に位置している前記アクティブ領域の垂直側壁から延在しており、かつ、前記ＳＴＩ領域の前記上面の近傍に位置している前記アクティブ領域の水平表面から延在している、
請求項７に記載の半導体デバイス構造。

【請求項10】

前記第１導電領域を覆っているメタルキャップ（Ｍ０）をさらに備えている、
請求項１に記載の半導体デバイス構造。

【請求項11】

半導体デバイス構造であって、
オリジナル半導体表面とアクティブ領域とを有している半導体基板と、
前記アクティブ領域を包囲しているシャロートレンチアイソレーション（ＳＴＩ）領域と、
前記アクティブ領域に基づいて形成されているトランジスタと、
前記トランジスタを越えて延在している相互接続構造と、
接続プラグと、
メタルキャップ（Ｍ０）と、を備えており、
前記トランジスタは、
ゲート構造と、
第１導電領域と、
第２導電領域と、
前記第１導電領域と前記第２導電領域との間に位置しているチャネル領域と、を備えており、
前記相互接続構造は、前記オリジナル半導体表面の下方、かつ、前記ＳＴＩ領域の内部に配置されており、
前記接続プラグは、前記相互接続構造を、前記トランジスタの前記第１導電領域に電気的に接続しており、
前記メタルキャップは、前記第１導電領域のエピタキシャル半導体材料、および、前記接続プラグを覆っている、
半導体デバイス構造。

【請求項12】

前記相互接続構造は、絶縁領域によって前記半導体基板から絶縁されており、
前記絶縁領域は、前記相互接続構造の第１側に位置している第１スペーサと、前記相互接続構造の第２側に位置している第２スペーサと、を備えており、
前記第１スペーサの材料は、前記第２スペーサの材料とは異なっている、
請求項１１に記載の半導体デバイス構造。

【請求項13】

前記接続プラグの側壁は、前記相互接続構造の側壁に対して位置合わせされており、かつ、前記相互接続構造の前記側壁と接触している、
請求項１１に記載の半導体デバイス構造。

【請求項14】

前記半導体デバイス構造は、前記アクティブ領域の内部にトレンチをさらに備えており、
前記接続プラグは、前記トレンチの内部に配置されており、
前記接続プラグは、タングステンを含んでいる、
請求項１３に記載の半導体デバイス構造。

【請求項15】

前記トランジスタは、ＦｉｎＦＥＴであり、
前記チャネル領域は、フィン構造を備えており、
前記ＳＴＩ領域は、前記オリジナル半導体表面よりも低い位置に位置している上面を有している、
請求項１１に記載の半導体デバイス構造。

【請求項16】

前記第１導電領域は、エピタキシャル半導体材料を含んでいる、
請求項１５に記載の半導体デバイス構造。

【請求項17】

前記接続プラグは、前記アクティブ領域の内部に位置しており、
前記第１導電領域は、前記ゲート構造を覆っているスペーサ構造の真下に位置している前記フィン構造の垂直側壁から延在しており、かつ、前記ＳＴＩ領域の前記上面の近傍に位置している前記アクティブ領域の水平表面から延在している、
請求項１６に記載の半導体デバイス構造。

【請求項18】

前記トランジスタは、ゲートオールアラウンド（ＧＡＡ）トランジスタであり、
前記チャネル領域は、複数のナノシートを備えており、
前記ＳＴＩ領域は、複数の前記ナノシート構造の上部よりも低い位置に位置している上面を有している、
請求項１１に記載の半導体デバイス構造。

【請求項19】

前記第１導電領域は、エピタキシャル半導体材料を含んでいる、
請求項１８に記載の半導体デバイス構造。

【請求項20】

前記接続プラグは、前記アクティブ領域の内部に位置しており、
前記第１導電領域は、前記ゲート構造を覆っているスペーサ構造の真下に位置している複数の前記ナノシートの両方の垂直側壁から延在しており、かつ、前記ＳＴＩ領域の前記上面の近傍に位置している前記アクティブ領域の水平表面から延在している、
請求項１９に記載の半導体デバイス構造。

【発明の詳細な説明】

【0001】

［背景］
＜技術分野＞
本開示は、半導体構造に関する。より詳細には、本開示は、半導体デバイス構造、および、当該半導体デバイス構造を形成する方法に関する。

【0002】

＜関連技術の説明＞
最先端の集積回路では、多くのトランジスタが、導電性を有している複数の相互接続部（例：メタルワイヤまたはポリシリコンワイヤ）によって接続されている。これにより、当該トランジスタのゲート領域とソース領域とドレイン領域（gate, source, and drain regions：ＧＳＤ）との間の信号伝送が促進される。導電性を有しているこれらの相互接続部の全ては、多数のコンタクトホールおよび接続プラグを介してＧＳＤに接続されている。このことは、特に、ムーアの法則（Moore's Law）を満たすべくデバイス寸法の微細化の要件を満たすようにダイス上の集積回路の寸法を大幅に縮小しなければならない場合には、面積の低減、消費電力の低減、ノイズの低減、および集積回路の性能の向上というチップ設計の目標に対して顕著な課題および困難性を生じさせる。面積のペナルティに関する例を挙げると、次の通りである。ソースまたはドレインの拡散領域のサイズは、導電性を有している相互接続部をソース領域またはドレイン領域に接続するために使用されるコンタクトホールのサイズよりも大きく設計されることを要する。この設計は、リソグラフィ装置の制約から生じる不可避的なフォトリソグラフィのミスアライメントを避けることを目的としている。フォトリソグラフィのミスアライメントは、コンタクトホールがソース領域またはドレイン領域の下方に位置しているエッジ（縁部）の外部に形成されてしまうことを引き起こす。このため、必然的にトランジスタの拡散面積が増加し、ダイ面積が増大する。ダイ面積の増大は、大きいキャパシタンスを生じさせる。当該キャパシタンスは、回路の交流性能に対して大きいペナルティをもたらす。その結果、消費電力が増加し、かつ、ノイズが増加する。信号の送信および受信に必要な最小限の表面積によってトランジスタを最初の相互接続（メタル）層に接続するために、より優れたセルフアライメントコンタクト構造および技術をどのように導入すべきであるかは、集積回路をさらに効果的に小型化し、かつ、当該集積回路の性能を向上させるための重要な課題である。

【0003】

さらに、シリコンチップのモノリシック集積能力は、ＧＳＩ（ギガスケール集積，Giga Scale Integration：ダイ上に数十億個を超えるトランジスタを集積）から、まもなくＴＳＩ（テラスケール集積，Tera Scale Integration：ダイ上に数兆個のトランジスタを集積）への成長に至り、チップ性能は著しく向上し続けている。このことに伴い、このような膨大な数のトランジスタを動作させるための消費電力は急激に増加している。このことは、不利益であることに、現在の限られた放熱能力（例えば、二酸化シリコンの熱伝導率は非常に低く、シリコンの熱伝導率はあまり高くない）に起因して、トランジスタのジャンクション温度（接合部の温度）を上昇させ、その結果としてチップ全体の温度を上昇させる。この材料およびデバイスの構造上の問題は、負の循環効果を引き起こす。すなわち、ダイ温度の上昇は、トランジスタの速度を低下させる。このことから、トランジスタの性能を加速させるためには、回路に供給される電力を増加させる設計が余儀なくされる。しかしながら、このメカニズムは、ダイ温度を著しく上昇させ、放熱問題は最終的に悪化する。実際のところ、チップ動作に関する温度上昇を生じさせるこのような放熱の不足は、より多くのデバイスをダイに集積することについての阻害要因を避けるために、チップ産業全体が解決すべき最も深刻な問題であると考慮されている。しかしながら、ＧＳＩチップの温度低減についての進展は、期待されているほど良好には改善されていない。実際のところ、テクノロジーノードの微細化が進むにつれてトランジスタの寸法は必然的にさらに小さくなり（例えば、最小フィーチャーサイズは、７ｎｍから５ｎｍへと微細化され、次いで３ｎｍへと微細化される。以降も同様である。）、トランジスタの総サイズに対する酸化膜の割合が大きくなり、デバイスジャンクション全体の放熱能力はさらに集約化される。例えば、チップの外側においてより高い位置に位置している放熱パッドによってチップ全体を覆う方法、または、パッケージ化されたチップの外側において液冷循環を使用する方法などの、多くの放熱方法が創作されている。しかしながら、いずれの方法も、非常に高価であり、非効率的であり、トランジスタのジャンクション温度を効果的に低下させることはできない。

【0004】

［概要］
本開示の実施形態は、半導体デバイス構造を提供している。半導体デバイス構造は、オリジナル半導体表面（元の半導体表面，本来の半導体表面）およびアクティブ領域（活性領域）を有している半導体基板と、アクティブ領域を包囲しているシャロートレンチアイソレーション（shallow trench isolation，ＳＴＩ）領域と、アクティブ領域に基づいて形成されているトランジスタと、を含んでいる。トランジスタは、ゲート構造と、第１導電領域と、第２導電領域と、第１導電領域と第２導電領域との間に位置しているチャネル領域と、を含んでいる。半導体デバイス構造は、トランジスタを越えて延在している相互接続構造と、相互接続構造をトランジスタの第１導電領域に電気的に接続している接続プラグと、を含んでいる。第１導電領域は、エピタキシャル半導体材料を含んでいる。相互接続構造は、オリジナル半導体表面の下方、かつ、ＳＴＩ領域の内部に位置している。接続プラグはアクティブ領域の内部に位置しており、かつ、第１導電領域のエピタキシャル半導体材料は接続プラグの上面に対して上方に位置している。あるいは、接続プラグはＳＴＩ領域の内部に位置しており、かつ、第１導電領域のエピタキシャル半導体材料は接続プラグの第１側壁に接続されている。

【0005】

本開示の一態様によれば、相互接続構造は、絶縁領域によって半導体基板から絶縁されている。絶縁領域は、相互接続構造の第１側に位置している第１スペーサと、相互接続構造の第２側に位置している第２スペーサと、を含んでいる。第１スペーサの材料は、第２スペーサの材料とは異なっている。

【0006】

本開示の一態様によれば、接続プラグの第２側壁は、相互接続部の側壁に対して位置合わせ（アライメント）されており、かつ、当該相互接続部の当該側壁と接触している。

【0007】

本開示の一態様によれば、半導体デバイス構造は、アクティブ領域の内部にトレンチを含んでいる。接続プラグは、トレンチの内部に位置している。接続プラグは、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を含んでいる。

【0008】

本開示の一態様によれば、半導体デバイス構造は、ＳＴＩ領域の内部に薄形スロット（thin slot）を含んでいる。接続プラグは、薄形スロットの内部に位置している。接続プラグは、高ドープ（高濃度にドープされた，highly doped）半導体材料またはＴｉＮを含んでいる。第１導電領域のエピタキシャル半導体材料は、接続プラグの上面に対して上方にさらに存在している。接続プラグの第２側壁は、接続プラグの第１側壁とは反対側に位置している。

【0009】

本開示の一態様によれば、トランジスタは、フィン電界効果トランジスタ（fin field-effect transistor，ＦｉｎＦＥＴ）、ＧＡＡトランジスタ、またはＣＦＥＴである。ＳＴＩ領域は、オリジナル半導体表面よりも低い位置に位置している上面を有している。

【0010】

本開示の一態様によれば、第１導電領域は、選択的にエピタキシャル成長した材料を含んでいる。

【0011】

本開示の一態様によれば、接続プラグは、アクティブ領域の内部に位置している。第１導電領域は、ゲート構造を覆っているスペーサ構造の真下に位置しているアクティブ領域の垂直側壁から延在しているのみである。

【0012】

本開示の一態様によれば、接続プラグは、ＳＴＩ領域の内部に位置している。第１導電領域は、ゲート構造を覆っているスペーサ構造の真下に位置しているアクティブ領域の垂直側壁から延在しているとともに、ＳＴＩ領域の上面の近傍に位置しているアクティブ領域の水平表面から延在している。

【0013】

本開示の一態様によれば、半導体デバイス構造は、第１導電領域を覆っているメタルキャップ（Ｍ０）を含んでいる。

【0014】

本開示の実施形態は、半導体デバイス構造を提供している。半導体デバイス構造は、オリジナル半導体表面およびアクティブ領域を有している半導体基板と、アクティブ領域を包囲しているシャロートレンチアイソレーション（ＳＴＩ）領域と、アクティブ領域に基づいて形成されているトランジスタと、を含んでいる。トランジスタは、ゲート構造と、第１導電領域と、第２導電領域と、第１導電領域と第２導電領域との間に位置しているチャネル領域と、を含んでいる。半導体デバイス構造は、トランジスタを越えて延在している相互接続構造を含んでいる。相互接続構造は、オリジナル半導体表面の下方、かつ、ＳＴＩ領域の内部に位置している。半導体デバイス構造は、相互接続構造をトランジスタの第１導電領域に電気的に接続している接続プラグを含んでいる。半導体デバイス構造は、メタルキャップ（Ｍ０）を含んでいる。メタルキャップは、第１導電領域と、接続プラグのエピタキシャル半導体材料と、を覆っている。

【0015】

【0016】

本開示の一態様によれば、接続プラグの側壁は、相互接続構造の側壁に対して位置合わせされており、かつ、当該相互接続構造の当該側壁と接触している。

【0017】

本開示の一態様によれば、半導体デバイス構造は、アクティブ領域の内部にトレンチを含んでいる。接続プラグは、トレンチの内部に配置されている。接続プラグは、タングステンを含んでいる。

【0018】

本開示の一態様によれば、トランジスタは、ＦｉｎＦＥＴである。チャネル領域は、フィン構造を含んでいる。ＳＴＩ領域は、オリジナル半導体表面よりも低い位置に位置している上面を有している。

【0019】

本開示の一態様によれば、第１導電領域は、エピタキシャル半導体材料を含んでいる。

【0020】

本開示の一態様によれば、接続プラグは、アクティブ領域の内部に位置している。第１導電領域は、ゲート構造を覆っているスペーサ構造の真下に位置しているフィン構造の垂直側壁から延在しているとともに、ＳＴＩ領域の上面の近傍に位置しているアクティブ領域の水平表面から延在している。

【0021】

本開示の一態様によれば、トランジスタは、ゲートオールアラウンド（gate-all-around，ＧＡＡ）トランジスタである、チャネル領域は、複数のナノシートを含んでいる。ＳＴＩ領域は、複数のナノシートの上面よりも低い位置に位置している上面を有している。

【0022】

本開示の一態様によれば、第１導電領域は、エピタキシャル半導体材料を含んでいる。

【0023】

本開示の一態様によれば、接続プラグは、アクティブ領域の内部に位置している。第１導電領域は、ゲート構造を覆っているスペーサ構造の真下に位置している複数のナノシートの垂直側壁から延在しているとともに、ＳＴＩ領域の上面の近傍に位置しているアクティブ領域の水平表面から延在している。

【0024】

本開示の実施形態は、半導体デバイス構造を形成する方法を提供している。当該方法は、オリジナル表面を有する半導体基板を準備することと、半導体基板に基づいてアクティブ領域を形成することと、アクティブ領域を包囲するＳＴＩ領域を形成することと、ＳＴＩ領域の内部に複数の非対称スペーサを形成することと、複数の非対称スペーサの間に相互接続構造を形成することと、を含んでいる。相互接続構造は、ＳＴＩ領域の内部、かつ、半導体基板のオリジナル表面の下方に位置している。当該方法は、相互接続層と接触する接続プラグを形成することを含んでいる。接続プラグは、活性領域の内部またはＳＴＩ領域の内部に位置している。当該方法は、活性領域に基づいてトランジスタの第１導電領域を形成することを含んでいる。第１導電領域は、接続プラグと接触している。

【0025】

本開示の一態様によれば、非対称スペーサは、第１スペーサと第２スペーサとを含んでいる。第１スペーサの材料は、第２スペーサの材料とは異なっている。

【0026】

本開示の一態様によれば、第１スペーサは、オキシ炭窒化シリコン（ＳｉＯＣＮ）または窒化物によって製作されている。第２スペーサは、二酸化シリコン（ＳｉＯ_２）によって製作されている。

【0027】

本開示の一態様によれば、接続プラグを形成するステップは、アクティブ領域の一部をエッチングすることによって当該アクティブ領域の内部にトレンチを形成して、第１スペーサを露出させることと、トレンチに基づいて、露出した第１スペーサを除去して、相互接続構造の側壁を露出させることと、トレンチの内部に導電材料を形成して、当該導電材料を相互接続構造の側壁に接触させることと、を含んでいる。

【0028】

本開示の一態様によれば、導電材料は、ＴｉＮおよびタングステンを含んでいる。

【0029】

本開示の一態様によれば、導電材料は、タングステンを含んでいる。

【0030】

本開示の一態様によれば、接続プラグを形成するステップは、第１スペーサの上面が露出するように、アクティブ領域の一部をエッチングして、ＳＴＩ領域の上面の近傍に位置している当該アクティブ領域の水平表面を露出させることと、露出した第１スペーサの上面に基づいて、当該第１スペーサを除去して薄型スロットを形成し、相互接続層の側壁を露出させることと、薄形スロットの内部に導電材料を形成して、当該導電材料を第１相互接続層の側壁に接触させることと、を含んでいる。

【0031】

本開示の一態様によれば、導電材料は、高ドープ半導体材料またはＴｉＮを含んでいる。

【0032】

本開示の一態様によれば、非対称スペーサを形成するステップは、アクティブ領域の側壁を覆う第１スペーサと、当該アクティブ領域に隣接している別のアクティブ領域の側壁を覆う一時的なスペーサ（仮のスペーサ，暫定的なスペーサ）と、を形成することを含んでいる。第１スペーサおよび一時的なスペーサは、ＳＴＩ領域の内部に位置している。第１スペーサと一時的なスペーサとは、同じ材料を含んでいる。そして、非対称スペーサを形成するステップは、ＳＴＩ領域の内部に犠牲層を形成し、第１スペーサおよび一時的なスペーサを覆うことと、犠牲層および一時的なスペーサを除去して、別の活性領域の側壁を露出させることと、別の活性領域の露出した側壁を覆う第２スペーサを形成することと、を含んでいる。

【0033】

本開示の一態様によれば、第２スペーサを形成するステップは、別のアクティブ領域の露出した側壁を酸化することを含んでいる。

【0034】

本開示の一態様によれば、犠牲層および一時的なスペーサを除去するステップは、パターニングされたフォトレジスタンス層を形成し、犠牲層および一時的なスペーサの一部を露出させることと、露出した犠牲層および一時的なスペーサを除去することと、を含んでいる。

【0035】

本開示の一態様によれば、上述の方法は、第１導電領域および接続プラグを覆うメタルキャップを形成することを含んでいる。

【0036】

本開示の上述の実施形態および他の実施形態は、（１つ以上の）非限定的な実施形態の以下の詳細な説明に関して、より良く理解されるであろう。以降の説明は、添付の図面を参照して行われる。

【0037】

［図面の簡単な説明］
図１Ａ～図９は、本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【0038】

図１０Ａ～図１７Ｃは、本開示の第２のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【0039】

図１８～図２２Ｃは、本開示の第１の接続についての実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。

【0040】

図２３～図２６は、本開示の第２の接続についての実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。

【0041】

図２７～図２８は、本開示の第３の接続についての実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。

【0042】

図２９～図３７Ａは、本開示の第４の接続についての実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。

【0043】

図３８～図４８Ａは、本開示の第５の接続についての実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。

【0044】

図４９～図５７Ａは、本開示の第６の接続についての実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。

【0045】

［詳細な説明］
以降、添付の図面を参照して様々な実施形態をより詳細に説明する。これらの図面は、限定的な目的ではなく、例示および説明を目的として提供されている。明確化のために、コンポーネント（構成要素）はスケール（縮尺）通りに描画されていない場合がある。さらに、一部のコンポーネントおよび／または参照数字は、一部の図面から省略されている場合がある。ある実施形態における要素および構成は、さらなる説明を伴うことなく、別の実施形態に有益に組み込むことが可能であると考慮されている。半導体デバイス構造を形成するための以下の方法において、記載されている複数の操作の間には、１つ以上の追加の操作が存在していてもよい。複数の操作の順序は、異なっていてもよい。図面では、同一／類似の要素を示すために、同一／類似の参照数字が使用されている。

【0046】

本明細書および添付の特許請求の範囲において使用されている、要素を説明するための「第１（first）」、「第２（second）」などの序数は、構造における特定の位置、配置順序、または製造順序を示唆しているわけでもないし、表しているわけでもない。序数は、同じ名称を有する複数の要素を明確に区別するためにのみ使用されている。本明細書および添付の特許請求の範囲において使用されている、「上の（on）」、「上に（above）」、「上方に（over）」、「上側（upper）」、「上部（top）」、「下に（below）」、「下方に（beneath）」、「下方（under）」、「下側（lower）」などの空間に関連する用語は、図面において例示されている、（１つ以上の）ある要素と（１つ以上の）別の要素との間の相対的な空間的な関係または位置的な関係を表すために使用されうる。これらの空間的な関係または位置的な関係は、別段の定めがない限り、直接的な関係であってもよいし、あるいは間接的な関係であってもよい。空間に関連する用語は、図面において描画されている向きに加えて、構造の異なる向きを包含するように意図されている。構造は、様々な角度によって反転または回転させられてよく、このことに応じて、本明細書において使用されている空間に関連する記載が解釈されてよい。

【0047】

さらに、本明細書および特許請求の範囲において使用されている「電気的に接続されている（electrically connected）」および「電気的に結合されている（electrically coupled）」という用語は、複数の素子を通過する電流、または、複数の素子間の動作関係を表す場合がある。動作関係とは、例えば、ある素子が別の素子を駆動するために使用されることを意味している場合がある。ただし、これらの２つの素子の間に電流が直接的に流れていなくともよい。

【0048】

本開示は、信号伝送または放熱の用途のために、半導体基板内のアンダーグラウンド相互接続（underground interconnection，ＵＧＩ）構造に着目している。信号伝送は、電力信号伝送とデータ信号伝送とを含んでいる。ＵＧＩ構造は、トランジスタを製造するモノリシックプロセスによって製造されうる。例えば、トランジスタは、フィン電界効果トランジスタ（fin field-effect transistor，ＦｉｎＦＥＴ）であってもよいし、ゲートオールアラウンド（gate-all-around，ＧＡＡ）トランジスタであってもよいし、相補型ＦＥＴ（Complementary FET，ＣＦＥＴ）であってもよいし、あるいはプレーナトランジスタであってもよい。アンダーグラウンド相互接続構造は、アンダーグラウンド相互接続ライン（underground interconnection line，UGI line）であってもよいし、あるいはアンダーグラウンド相互接続パッド（underground interconnection pad，UGI pad）であってもよい。

【0049】

［オリジナル半導体表面の下方におけるＵＧＩ構造の形成］

【0050】

＜第１のプロセスについての実施形態＞

【0051】

図１Ａ～図９は、本開示の第１の実施形態に係る、ＵＧＩ構造を製造するための例示的な方法を示す。

【0052】

図１Ａは、製造方法のあるステージ（段階）における構造の概略的な上面図を示す。図１Ｂは、図１Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１Ｃは、図１Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１Ａ～図１Ｃを参照すると、パッド－酸化物層１２０４およびパッド－窒化物層１２０６が、デポジションプロセス（堆積プロセス）によってアクティブ領域を定めるように形成されている。アクティブ領域の外側に位置している半導体基板１２０２の一部は、除去される。半導体基板１２０２は、シリコンなどの半導体材料を含んでいてもよいし、あるいは当該半導体材料によって製作されていてもよい。次いで、デポジションプロセスによって酸化物層が形成され、当該酸化物層に対してエッチバックプロセスが実行されることによって、シャロートレンチアイソレーション（ＳＴＩ）領域１２１４が形成される。ＳＴＩ領域１２１４は、アクティブ領域を包囲しうる。

【0053】

図２Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図２Ｂは、図２Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図２Ｃは、図２Ａに示される線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図２Ａ～図２Ｃを参照すると、熱酸化物層１２０５は、アクティブ領域の露出した側壁に沿って成長している。熱酸化物層１２０５は、アクティブ領域の露出した側壁を酸化させることによって形成されてもよい。熱酸化物層１２０５は、Ｚ方向に沿って約８９ｎｍ～２００ｎｍの長さを有しうる。熱酸化物層１２０５は、Ｙ方向に沿って約２．５ｎｍの厚さを有しうる。アクティブ領域のピッチに応じて、Ｙ方向に沿った異なるアクティブ領域における熱酸化物層１２０５間の距離は、約１３ｎｍとなりうる。熱酸化物層１２０５の上面は、Ｚ方向において、パッド酸化物層１２０４の上面およびパッド窒化物層１２０６の下面よりも下方に位置しうる。ＳＴＩ領域１２１４の一部が、露出していてもよい。あるいは、ＳＴＩ領域１２１４の底部が、熱酸化物層１２０５によって覆われていてもよい。このステージでは、アクティブ領域の左側に位置している熱酸化物層１２０５の一部が、一時的なスペーサであると考慮することができる。そして、このアクティブ領域の右側（左側とは反対側）に位置している、熱酸化物層１２０５の別の一部が、第２スペーサであると考慮することができる。

【0054】

図３Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図３Ｂは、図３Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図３Ｃは、図３Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図３Ａ～図３Ｃを参照すると、ＳＯＤ材料１２０７が、デポジションプロセスによって、複数のアクティブ領域の間の空間を充填している。化学機械的平坦化（chemical-mechanical planarization，ＣＭＰ）プロセスなどの平坦化プロセスを実行して、パッド窒化物層１２０６の上方のＳＯＤ材料１２０７の一部を除去することによって、ＳＯＤ材料１２０７の上面とパッド窒化物層１２０６の上面とを共平面にすることができる。ＳＯＤ材料１２０７は、犠牲層であると考慮することができる。ＳＯＤ材料１２０７は、図２Ａ～図２Ｃにおいて説明した第２スペーサおよび仮のスペーサを覆っていてもよい。

【0055】

図４Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図４Ｂは、図４Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図４Ｃは、図４Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図４Ａ～図４Ｃを参照すると、フォトレジスタンス層１３０６が形成されている。フォトレジスタンス層１３０６は、アクティブ領域の一部を覆い、かつ、ＳＯＤ材料１２０７の一部を露出させるようにパターニングされている。アクティブ領域の半分以上が、フォトレジスタンス層１３０６によって覆われていてよい。

【0056】

図５Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図５Ｂは、図５Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図５Ｃは、図５Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図５Ａ～図５Ｃを参照すると、フォトレジスタンス層１３０６によって覆われていないＳＯＤ材料１２０７の一部と、このＳＯＤ材料１２０７の一部によって覆われている熱酸化物層１２０５（すなわち、一時的なスペーサ）とが除去されることによって、狭いスロットが形成されている。狭いスロットは、残されたＳＯＤ材料１２０７とアクティブ領域との間に形成されている。狭いスロットは、Ｙ方向に沿って２ｎｍ～６ｎｍ（例：３ｎｍ）の幅を有しうる。フォトレジスタンス層１３０６によって覆われていないＳＯＤ材料１２０７の一部を除去し、その下の熱酸化物層１２０５を除去した後に、アクティブ領域の１つの側壁が、狭いスロットの内部において露出する。

【0057】

図６Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図６Ｂは、図６Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図６Ｃは、図６Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図６Ａ～図６Ｃを参照すると、フォトレジスタンス層１３０６が除去され、熱酸化物層１２０５とは異なる材料（例：ＳｉＯＣＮ）１２０９が、デポジションプロセスによって、狭いスロットの内部に形成されている。ＣＭＰプロセスなどの平坦化プロセスを実行し、パッド窒化物層１２０６およびＳＯＤ材料１２０７の上方のＳｉＯＣＮ材料１２０９の一部を除去することによって、ＳｉＯＣＮ材料１２０９の上面と、ＳＯＤ材料１２０７の上面と、パッド窒化物層１２０６の上面とを、共平面にすることができる。したがって、異なる材料を含んでいる非対称スペーサ（例：熱酸化物層１２０５およびＳｉＯＣＮ材料１２０９など）が、ＳＴＩ領域１２１４の内部に形成されている。別の視点から見た場合、当該非対称スペーサは、アクティブ領域の２つの側壁をそれぞれ覆っている。ＳｉＯＣＮ材料１２０９は、第１スペーサであると考慮することができる。非対称スペーサは、第１スペーサおよび第２スペーサを含みうる。

【0058】

図７Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図７Ｂは、図７Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図７Ｃは、図７Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図７Ａ～図７Ｃを参照すると、ＳＯＤ材料１２０７が除去され、熱酸化物層１２０５とＳｉＯＣＮ材料１２０９との間に空間が形成され、次いで、導電層（ＴｉＮ層１３０３およびタングステン層１３０５など）がデポジションプロセスによって空間内に順次形成され、次いで、エッチバックプロセスが実行されることによって、ＴｉＮ層１３０３の一部およびタングステン層１３０５の一部が除去される。エッチバックプロセスの後、残されたタングステン層１３０５は、アンダーグラウンド相互接続（ＵＧＩ）構造として定められうる。残されたＴｉＮ層１３０３は、バリア層として定められうる。ＴｉＮ層１３０３は、タングステン層１３０５と熱酸化物層１２０５との間に存在している。ＴｉＮ層１３０３は、タングステン層１３０５とＳｉＯＣＮ材料１２０９との間にも存在している。ＴｉＮ層１３０３は、タングステン層１３０５とＳＴＩ領域１２１４との間にも存在している。Ｚ方向に沿った、熱酸化物層１２０５の上面とタングステン層１３０５の上面との間の距離は、３９ｎｍ～１５０ｎｍでありうる。Ｚ方向に沿った、タングステン層１３０５の上面とＳＴＩ領域１２１４の上面との間の距離は、５０ｎｍ～１５０ｎｍでありうる。Ｚ方向に沿ったＳＴＩ領域１２１４の厚さは、２０ｎｍ～５０ｎｍでありうる。

【0059】

図８Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図８Ｂは、図８Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図８Ｃは、図８Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図８Ａ～図８Ｃを参照すると、タングステン層１３０５およびＴｉＮ層１３０３の上方には、ＳｉＮ層１３０７およびＨＤＰ（high density plasma，高密度プラズマ）酸化物層１３０９が順次形成されている。その結果、複数のアクティブ領域の間に位置しているＳＴＩ領域が完成する。このようにして、ＳＴＩ領域の内部のアンダーグラウンド配線構造が提供される。図９には、当該構造の３次元的な概略図が示されている。アクティブ領域の内部にトランジスタを形成する製造ステップは、図８Ａ～図８Ｃに示されているステージの後に実行されてよい。

【0060】

＜第２のプロセスについての実施形態＞

【0061】

図１０Ａ～図１７Ｃは、本開示の第２の実施形態に係る、ＳＴＩ領域の内部のアンダーグラウンド相互接続構造の製造方法を示す。

【0062】

図１０Ａは、製造方法のあるステージにおける構造の概略的な上面図を示し、図１０Ｂは、図１０Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１０Ｃは、図１０Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１０Ａ～図１０Ｃを参照すると、パッド－酸化物層２２０４およびパッド－窒化物層２２０６が、デポジションプロセスによって形成されることによって、アクティブ領域が定められる。アクティブ領域の外部に位置している半導体基板２２０２の一部は、除去される。半導体基板２２０２は、シリコンなどの半導体材料を含んでいてもよいし、あるいは当該半導体材料によって製造されていてもよい。次に、デポジションプロセスによって酸化物層が形成され、酸化物層に対してエッチバックプロセスが実行されることによって、シャロートレンチアイソレーション（ＳＴＩ）領域２２１４が形成される。ＳＴＩ領域２２１４は、アクティブ領域を包囲しうる。Ｙ方向に沿ったパッド窒化物層２２０６の幅は、１２ｎｍでありうる。Ｙ方向に沿って隣接している２つのアクティブ領域間の距離は、１８ｎｍでありうる。Ｚ方向に沿った、パッド酸化物層２２０４の下面とＳＴＩ領域２２１４の上面との間の距離は、１５０ｎｍ～２００ｎｍでありうる。

【0063】

図１１Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図１１Ｂは、図１１Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１１Ｃは、図１１Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１１Ａ～図１１Ｃを参照すると、ＳｉＯＣＮ材料２２０９は、デポジションプロセスによって、半導体基板２２０２の側壁と、パッド酸化物層２２０４の側壁と、パッド窒化物層２２０６の側壁と、パッド窒化物層２２０６の上面と、に沿って形成されている。Ｙ方向に沿ったＳｉＯＣＮ材料２２０９の厚さは、４ｎｍでありうる。Ｙ方向に沿ったＳｉＯＣＮ材料２２０９の複数の側壁間の距離Ｄ２３は、１０ｎｍでありうる。次いで、ＳＴＩ領域２２１４の一部が露出させられる。このステージでは、アクティブ領域の右側に位置しているＳｉＯＣＮ材料２２０９の一部が一時的なスペーサであると考慮することができる。そして、このアクティブ領域の左側（右側とは反対側）に位置しているＳｉＯＣＮ材料２２０９の別の一部が第１スペーサであると考慮することができる。

【0064】

図１２Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図１２Ｂは、図１２Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１２Ｃは、図１２Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１２Ａ～図１２Ｃを参照すると、ＳＯＤ材料２２０７が、デポジションプロセスによって、複数のアクティブ領域の間の空間を充填している。ＣＭＰプロセスなどの平坦化プロセスを実行して、パッド窒化物層２２０６の上方のＳＯＤ材料２２０７の一部を除去することによって、ＳＯＤ材料２２０７の上面とパッド窒化物層２２０６の上面とを共平面にすることができる。ＳＯＤ材料２２０７は、犠牲層であると考慮することができる。ＳＯＤ材料２２０７は、図１１Ａ～図１１Ｃにおいて述べた第１スペーサおよび一時的なスペーサを覆っていてもよい。

【0065】

図１３Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図１３Ｂは、図１３Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１３Ｃは、図１３Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１３Ａ～図１３Ｃを参照すると、フォトレジスタンス層２３０６が形成されている。フォトレジスタンス層２３０６は、アクティブ領域の一部を覆い、かつ、ＳＯＤ材料２２０７の一部およびＳｉＯＣＮ材料２２０９（すなわち、一時的なスペーサ）の一部を露出させるようにパターニングされている。例えば、アクティブ領域のうちの半分以上が、フォトレジスタンス層２３０６によって覆われていてもよい。

【0066】

図１４Ａは、製造方法のあるステージにおける構造の概略的な上面図を示し、図１４Ｂは、図１４Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１４Ｃは、図１４Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１４Ａ～図１４Ｃを参照すると、ＳｉＯＣＮ材料２２０９のうちフォトレジスタンス層２３０６（すなわち、一時的なスペーサ）によって覆われていない部分と、ＳＯＤ材料２２０７とが除去されており、かつ、フォトレジスタンス層２３０６が除去されている。残されたＳｉＯＣＮ材料２２０９とアクティブ領域との間に、スロット２２１０が形成されている。上述の除去の後、各アクティブ領域の１つの側壁は、スロット２２１０の内部において露出している。

【0067】

図１５Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図１５Ｂは、図１５Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１５Ｃは、図１５Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１５Ａ～図１５Ｃを参照すると、熱酸化物層２２０５は、アクティブ領域の露出した側壁に沿って、かつ、スロット２２１０の内部において成長している。熱酸化物層２２０５は、アクティブ領域の露出した側壁を酸化することによって形成されてもよい。Ｚ方向において、熱酸化物層２２０５の上面は、パッド酸化物層２２０４の上面およびパッド窒化物層２２０６の下面よりも低い位置に位置していてもよい。このように、ＳＴＩ領域２２１４の内部において、異なる材料（熱酸化物層２２０５およびＳｉＯＣＮ材料２２０９など）を含んでいる非対称スペーサが形成されている。別の視点から見た場合、当該非対称スペーサは、各アクティブ領域の２つの側壁を覆っている（または、各ＳＴＩ領域の２つの側壁を覆っている）。熱酸化物層２２０５は、第２スペーサであると考慮することができる。非対称スペーサは、第１スペーサおよび第２スペーサを含みうる。

【0068】

図１６Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図１６Ｂは、図１６Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示し、図１６Ｃは、図１６Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１６Ａ～図１６Ｃを参照すると、デポジションプロセスによって、ＴｉＮ層２３０３およびタングステン層２３０５がスロット２２１０の内部に順次形成され、次いで、エッチバックプロセスが実行され、ＴｉＮ層２３０３の一部およびタングステン層２３０５の一部が除去される。エッチバックプロセスの後に、フォトリソグラフプロセスが実行され、ＴｉＮ層２３０３とタングステン層２３０５とが、複数の残されたＴｉＮ層２３０３と残されたタングステン層２３０５とに分割される。残されたタングステン層２３０５は、アンダーグラウンド相互接続（ＵＧＩ）構造として定められうる。そして、残されたＴｉＮ層２３０３は、バリア層として定められうる。

【0069】

図１７Ａは、製造方法のあるステージにおける構造の概略的な上面図を示す。図１７Ｂは、図１７Ａに示されている線ＢＢ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１７Ｃは、図１７Ａに示されている線ＣＣ’に沿って図示される、当該ステージにおける当該構造の概略的な断面図を示す。図１７Ａ～図１７Ｃを参照すると、タングステン層２３０５およびＴｉＮ層２３０３の上方には、ＳｉＮ層２３０７およびＨＤＰ（high density plasma，高密度プラズマ）酸化物層２３０９が順次に形成されている。したがって、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を含んでいる構造が提供されている。アクティブ領域の内部にトランジスタを形成する製造ステップは、図１７Ａ～図１７Ｃに示されているステージの後に実行されてよい。

【0070】

図１Ａ～図１７Ｃに示されている方法によって、オリジナル半導体表面の下方、かつ、ＳＴＩ領域の内部に位置している、アンダーグラウンド相互接続構造（例：図８Ｃに示されているタングステン層１３０５、および、図１７Ｃに示されているタングステン層２３０５）が提供される。ＵＧＩ構造は、ＳＴＩ領域に沿って延在していてよい。ＵＧＩ構造は、半導体基板から絶縁されている。要求に応じて、一部のＵＧＩ構造は、トランジスタに電気的に接続されてもよい。ある実施形態では、ＵＧＩ構造は、トランジスタを収容するアクティブ領域の内部に位置している接続プラグを介して、セルフアライメント（自己整合）法またはセルフコンストラクション（自己構築法）によって、トランジスタのソース端子またはドレイン端子に電気的に接続されてもよい。アクティブ領域の側壁に沿って複数の非対称スペーサ（例：図８Ｃに示されている熱酸化物層１２０５およびＳｉＯＣＮ材料１２０９、ならびに、図１７Ｃに示されている熱酸化物層２２０５およびＳｉＯＣＮ材料２２０９）を形成すること、ならびに、複数の非対称スペーサの間、かつ、オリジナル半導体表面の下方にＵＧＩ構造を形成することは、本開示において重要である。半導体基板の内部に位置しているＵＧＩ構造は、半導体基板のアクティブ領域から遠ざかるように、他の予備的なＳＴＩ領域または大型のＳＴＩ領域まで延在しているＵＧＩメッシュを形成しうる。ＵＧＩメッシュは、中間側信号伝送ネットワーク（middle side signal delivery network）（「中間側信号ネットワーク」（Mid-side Signal Network））および／または放熱ネットワークとして理解されてもよい。チップまたは半導体基板の内部におけるＵＧＩメッシュの使用は、信号経路のために大きいスペースを有している大型のＳＴＩ領域に由来して、より大きいミスアライメント耐性をもたらしうる。ＵＧＩメッシュの使用は、バックサイド（裏側）ＴＳＶをＵＧＩメッシュに接続する経路を短縮化し、信号伝送におけるＩＲドロップを改善しうる。そして、ＵＧＩメッシュの使用は、放熱を強化しうるとともに、主にトランジスタによって形成されたＩＣにおける上述の欠点を改善しうる。

【0071】

［ＵＧＩ構造とフィン電界効果トランジスタとの電気的な接続］

【0072】

次の記載では、ＦｉｎＦＥＴを例として用いて、ＵＧＩ構造をトランジスタのソース端子またはドレイン端子に電気的に接続する方法について説明する。ＦｉｎＦＥＴのソース端子またはドレイン端子は、選択的エピタキシー成長プロセスによって形成されていてよい。本明細書において説明されている技術は、ＵＧＩ構造と、ＧＡＡトランジスタ、ＣＦＥＴ、またはプレーナ型トランジスタのソース／ドレイン端子（プレーナ型トランジスタのソース／ドレイン端子は、イオン注入プロセスによって形成されていてよい）と、の電気的接続にも適用可能である。

【0073】

＜第１の接続についての実施形態＞

【0074】

図１８～図２２Ｃは、本開示のこの実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。ある実施形態において、図１８～図２２Ｃを参照して例示されている製造ステップは、図１Ａ～図９を参照して例示されている製造ステップの後に実行されてもよいし、または、図１０Ａ～図１７Ｃを参照して例示されている製造ステップの後に実行されてもよい。

【0075】

図１８は、製造方法のあるステージにおける構造の３次元的な概略図を示す。図１８Ａは、図１８に示されている線ＡＡに沿って図示される、当該構造の概略的な断面図を示す。図１８Ｂは、図１８に示されている線ＢＢに沿って図示される、当該構造の概略的な断面図を示す。図１８Ｃは、図１８に示されている線ＣＣに沿って図示される、当該構造の概略的な断面図を示す。図１８～図１８Ｃを参照すると、非対称スペーサ２８３によって保護されているＵＧＩ構造２８２を含む構造を、ＳＴＩ領域２８４の内部に形成した後、標準的なファウンダリプロセス（構築プロセス）に基づいて、ダミーゲート構造２８０（あるいは、場合によっては実ゲート構造）、および、ダミーゲート構造２８０を覆うスペーサ構造２８１が形成される。次いで、スペーサ構造２８１の外側、かつ、ＳＴＩ領域２８４の上面２８４Ｕの上方に位置している、アクティブ領域（またはフィン構造）の一部が露出する（露出させられる）。ダミーゲート構造２８０は、Ｚ方向に沿って積層されている、キャップ窒化物層２８０４とキャップ酸化物層２８０１と半導体層２８０２と高ｋ誘電層（high-k dielectric layer）２８０３とを含んでいてよい。半導体層２８０２は、キャップ酸化物層２８０１と高ｋ誘電層２８０３との間に位置していてよい。キャップ酸化物層２８０１は、酸化物を含んでいてよい。半導体層２８０２は、多結晶シリコンなどの半導体材料を含んでいてよい。高ｋ誘電層２８０３は、高い誘電率を有している誘電材料を含んでいてよい。スペーサ構造２８１は、第１スペーサ材料２８１１と、第１スペーサ材料２８１１とは異なる第２スペーサ材料２８１２と、の複合体であってよい。ある実施形態において、第１スペーサ材料２８１１は酸化物であってよく、第２スペーサ材料２８１２は窒化物であってよい。スペーサ構造２８１は、ダミーゲート構造２８０の互いに反対側に位置している複数の側壁を覆っていてよい。ＵＧＩ構造２８２は、任意の導電材料であってよい（例：図８Ｃに示されているタングステン層１３０５、または、図１７Ｃに示されているタングステン層２３０５）。ＳＴＩ領域２８４は、図８Ｃに示されているＳＴＩ領域１２１４であってもよいし、または、図１７Ｃに示されているＳＴＩ領域２２１４であってもよい。非対称スペーサ２８３は、ＵＧＩ構造２８２における第１側を覆っている第１スペーサ２８３１と、ＵＧＩ構造２８２における第２側を覆っている第２スペーサ２８３２と、を含んでいる。ＵＧＩ構造２８２における第１側は、ＵＧＩ構造２８２における第２側とは反対側である。第１スペーサ２８３１の材料は、第２スペーサ２８３２の材料とは異なっている。第１スペーサ２８３１と第２スペーサ２８３２とは、Ｙ方向に沿って交互に配置されていてよい。第１スペーサ２８３１は、図８Ｃに示されているＳｉＯＣＮ材料１２０９であってもよいし、または、図１７Ｃに示されているＳｉＯＣＮ材料２２０９であってもよい。第２スペーサ２８３２は、図８Ｃに示されている熱酸化物層１２０５であってもよいし、または、図１７Ｃに示されている熱酸化物層２２０５であってもよい。

【0076】

次に、アクティブ領域の露出部分と、当該アクティブ領域の露出部分の下方（ＳＴＩ領域２８４の上面２８４Ｕの下方）に位置している、シリコンによって製作されている他のフィン構造と、がエッチングプロセスによって除去される。その結果、トレンチ２８５が形成され、上述の非対称スペーサ２８３が露出する。ダミーゲート構造２８０を覆っているスペーサ構造２８１の真下に位置している、結晶方位（１１０）を有しているアクティブ領域の垂直側壁も露出する。トレンチ２８５は、アクティブ領域の内部に位置している。

【0077】

図１９Ａ～図１９Ｃは、製造方法のあるステージにおける構造の概略的な断面図であり、当該構造を異なる角度において切断することによって得られる。図１８Ａの断面図と図１９Ａの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図１８Ｂの断面図と図１９Ｂの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図１８Ｃの断面図と図１９Ｃの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図１９Ａ～図１９Ｃを参照すると、熱酸化プロセスによって、トレンチ２８５の底部に熱酸化物層２９６が形成される。結晶方位（１１０）を有しているアクティブ領域の上述の垂直側壁も酸化させられる。次いで、トレンチ２８５によって露出させられた、複数の非対称スペーサ２８３のうちの１つである第１スペーサ２８３１が、エッチングプロセスによって除去され、ＵＧＩ構造２８２の側壁が露出させられる。第２スペーサ２８３２は、残されている（図１９Ｂに示されている通りである）。ある実施形態において、窒化物スペーサ（例：図８Ｃに示されているＴｉＮ層１３０３、または、図１７Ｃに示されているＴｉＮ層２３０３）が使用される場合、当該窒化物スペーサは、第１スペーサ２８３１とともに除去される。熱酸化物層２９６は、二酸化シリコン（ＳｉＯ_２）を含みうる。

【0078】

図２０Ａ～図２０Ｃは、製造方法のあるステージにおける構造の概略的な断面図であり、当該構造を異なる角度において切断することによって得られる。図１８Ａの断面図と図２０Ａの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図１８Ｂの断面図と図２０Ｂの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図１８Ｃの断面図と図２０Ｃの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図２０Ａ～図２０Ｃを参照すると、トレンチ２８５の内部には、原子層デポジションプロセスによって、ＴｉＮ膜３０７１および導電膜３０７２が形成されている。ＴｉＮ膜３０７１は、熱酸化物層２９６の上面および側壁に形成されうる。導電膜３０７２は、ＴｉＮ膜３０７１の上面および側壁に形成されうる。ＴｉＮ膜３０７１は、導電膜３０７２と熱酸化物層２９６との間に存在しうる。ＴｉＮ膜３０７１および導電膜３０７２は、ＵＧＩ構造２８２の露出した側壁を電気的に接続するための接続プラグ３０７を形成しうる。図２０Ｂに示されている通り、接続プラグ３０７は、ＵＧＩ構造２８２の露出した側壁に接触していてよい。導電膜３０７２は、タングステン（Ｗ）などの導電材料を含んでいてもよいし、あるいは、当該導電材料によって製作されていてもよい。接続プラグ３０７は、アクティブ領域の内部に形成されている。熱酸化物層２９６の一部は、接続プラグ３０７によって覆われている。その一方、図２０Ｃに示されている通り、熱酸化物層２９６の別の部分は露出している。

【0079】

図２１Ａ～図２１Ｃは、製造方法のあるステージにおける構造の概略的な断面図であり、当該構造を異なる角度において切断することによって得られる。図１８Ａの断面図と図２１Ａの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置で得られている。図１８Ｂの断面図と図２１Ｂの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置で得られる。図１８Ｃの断面図と図２１Ｃの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置で得られている。図２１Ａ～図２１Ｃを参照すると、熱酸化物層２９６の露出した部分が、エッチングプロセスによって除去され、結晶方位（１１０）を有しているアクティブ領域の垂直側壁の一部が露出させられる。

【0080】

図２２は、製造方法のあるステージにおける構造の３次元的な概略図を示す。図２２Ａは、図２２に示されている線ＡＡに沿って図示される、当該構造の概略的な断面図を示す。図２２Ｂは、図２２に示されている線ＢＢに沿って図示される、当該構造の概略的な断面図を示す。図２２Ｃは、図２２に示されている線ＣＣに沿って図示される、当該構造の概略的な断面図を示す。図２２～図２２Ｃを参照すると、結晶方位（１１０）を有しているアクティブ領域の垂直側壁の露出部分に基づいて、選択的エピタキシャル成長（selective epitaxy growth，ＳＥＧ）プロセスによって、第１軽ドープ（lightly doped，軽度にドープされた）領域３２８１と、第２軽ドープ領域３２８２と、第１導電領域（または、第１重ドープ（heavily doped，重度にドープされた）領域）３２９１と、第２導電領域（または、第２重ドープ領域）３２９２と、が形成される。アクティブ領域の垂直側壁の露出部分は、スペーサ構造２８１の真下に位置していてもよい。第１軽ドープ領域３２８１および第２軽ドープ領域３２８２は、アクティブ領域の垂直側壁の露出した部分上に、かつ、スペーサ構造２８１の下方に形成されていてよい。第１軽ドープ領域３２８１は、第１導電領域３２９１と接触しうる。第２軽ドープ領域３２８２は、第２導電領域３２９２と接触しうる。第１導電領域３２９１は、接続プラグ３０７に接続される（または、接続プラグ３０７と接触させられる）。次いで、接続プラグ３０７は、ＵＧＩ構造２８２に接続される。したがって、ＵＧＩ構造２８２は、接続プラグ３０７を介して、第１導電領域３２９１に電気的に接続される。第２導電領域３２９２は、接続プラグ３０７に接続される（または、接続プラグ３０７と接触させられる）。そして、接続プラグ３０７は、ＵＧＩ構造２８２に接続されている。したがって、ＵＧＩ構造２８２は、接続プラグ３０７を介して、第２導電領域３２９２に電気的に接続される。第１軽ドープ領域３２８１および第２軽ドープ領域３２８２は、ドープされた半導体材料（例：Ｎ型シリコン）を含んでいてよい。第１導電領域３２９１および第２導電領域３２９２も、ドープされた半導体材料（例：Ｎ型シリコン）を含んでいてよい。第１導電領域３２９１および第２導電領域３２９２は、高度にドープされていてよい。第１導電領域３２９１は、ＦｉｎＦＥＴのソースおよびドレインのうちの一方として機能させられうる。第２導電領域３２９２は、ＦｉｎＦＥＴのソースおよびドレインのうちの他方として機能させられうる。ある実施形態では、図２２に示されている構造を形成した後、従来のゲートラストプロセスを実行して、ダミーゲート構造２８０をＦｉｎＦＥＴのゲート構造に置き換えて、ＦｉｎＦＥＴの形成を完了させることもできる。ＦＩＮＦＥＴは、ドレインとソースとの間に定められるチャネル領域を含んでいてよい。

【0081】

＜第２の接続についての実施形態＞

【0082】

図２３～図２６は、本開示のこの実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。ある実施形態において、図２３～図２６を参照して例示されている製造ステップは、図１Ａ～図９を参照して例示されている製造ステップの後に実行されてもよいし、または、図１０Ａ～図１７Ｃを参照して図示されている製造ステップの後に実行されてよい。

【0083】

図２３は、本発明の製造方法のあるステージにおける構造の３次元的な概略図を示す。図２３Ａは、図２３に示されている線ＡＡに沿って図示される、当該構造の概略的な断面図を示す。図２３Ｂは、図２３に示されている線ＢＢに沿って図示される、当該構造の概略的な断面図を示す。図２３Ｃは、図２３に示されている線ＣＣに沿って図示される、当該構造の概略的な断面図を示す。図２３～図２３Ｃを参照すると、非対称スペーサ３３３によって保護されているＵＧＩ構造３３２を含む構造を、ＳＴＩ領域３３４の内部に形成した後に、標準的なファウンダリプロセスに基づいて、ダミーゲート構造３３０と、ダミーゲート構造３３０の側壁を覆うスペーサ構造３３１とが形成される。そして、スペーサ構造３３１の外側、かつ、ＳＴＩ領域３３４の上面３３４Ｕよりも上方に位置している、アクティブ領域（またはフィン構造）の一部が露出する。ダミーゲート構造３３０は、Ｚ方向に沿って積層されている、キャップ窒化物層３３０４とキャップ酸化物層３３０１と半導体層３３０２と高ｋ誘電層３３０３とを含んでいてよい。キャップ酸化物層３３０１は、酸化物を含んでいてよい。半導体層３３０２は、多結晶シリコンなどの半導体材料を含んでいてよい。高ｋ誘電層３３０３は、高い誘電率を有している誘電材料を含んでいてよい。スペーサ構造３３１は、図１８において説明されているスペーサ構造２８１と同じく、第１スペーサ材料３３１１と、第１スペーサ材料３３１１とは異なる第２スペーサ材料３３１２と、の複合体であってよい。したがって、スペーサ構造３３１の詳細については省略する。ＵＧＩ構造３３２は、図８Ｃまたは図１７Ｃに示されている、ＴｉＮ層を伴うタングステン層１３０５であってよい。ＳＴＩ領域３３４は、図８Ｃに示されているＳＴＩ領域１２１４であってもよいし、または、図１７Ｃに示されているＳＴＩ領域２２１４であってもよい。非対称スペーサ３３３は、図１８の非対称スペーサ２８３と同じく、ＵＧＩ構造３３２における第１側に位置している第１スペーサ３３３１と、ＵＧＩ構造３３２における第２側に位置している第２スペーサ３３３２と、を含んでいる。したがって、非対称スペーサ３３３の詳細については省略する。

【0084】

次に、ＳＴＩ領域３３４の上面３３４Ｕの上方に位置している上述の露出したアクティブ領域は、エッチングプロセスによって除去される。その結果、ＳＴＩ領域３３４の上面３３４Ｕの近傍に位置している、結晶方位（１００）を有しているアクティブ領域の水平表面が露出する。そして、ダミーゲート構造３３０を覆っているスペーサ構造３３１の真下に位置している、結晶方位（１１０）を有しているアクティブ領域の垂直側壁が露出する。第１スペーサ３３３１の上面も、露出する。結晶方位（１００）を有しているアクティブ領域の水平表面は、Ｚ方向において、ＳＴＩ領域３３４の上面３３４Ｕよりも低い位置に、かつ、ＵＧＩ構造３３２の上面よりも高い位置に、位置しうる。

【0085】

図２４Ａ～図２４Ｃは、製造方法のあるステージにおける構造を異なる角度において切断して得られた概略的な断面図である。図２３Ａの断面図と図２４Ａの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図２３Ｂの断面図と図２４Ｂの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図２３Ｃの断面図と図２４Ｃの断面図とは、ほぼ同じ角度、かつ、ほぼ同じ位置において得られている。図２４Ａ～図２４Ｃを参照すると、第１スペーサ３３３１の露出した上面に基づいて、スペーサ構造３３１の外部においてダミーゲート構造３３０を覆っている第１スペーサ３３３１が、エッチングプロセスによって除去される。その結果、薄形スロット３４５がＳＴＩ領域３３４の内部に形成され、ＵＧＩ構造３３２の側壁が露出する。第２スペーサ３３３２は、残されている（図２４Ｂを参照）。ある実施形態において、窒化物スペーサ（例：図８Ｃに示されているＴｉＮ層１３０３、または、図１７Ｃに示されているＴｉＮ層２３０３）が使用される場合、当該窒化物スペーサは、第１スペーサ３３３１とともに除去される。そして、薄形スロット３４５の内部において、フィン構造の一部が露出する。

【0086】

図２５は、製造方法のあるステージにおける構造の３次元的な概略図を示す。図２５Ａは、図２５に示されている線ＡＡに沿って図示される、当該構造の概略断的な面図を示す。図２５Ｂは、図２５に示されている線ＢＢに沿って図示される、当該構造の概略的な断面図を示す。図２５Ｃは、図２５に示されている線ＣＣに沿って図示される、当該構造の概略的な断面図を示す。図２５～図２５Ｃを参照すると、原子層デポジションプロセスによって、薄形スロット３４５の内部に接続プラグ３５９５が形成される。接続プラグ３５９５は、ＵＧＩ構造３３２の露出している側壁と接触しうる。接続プラグ３５９５は、アクティブ領域の側壁に沿って、ＳＴＩ領域３３４の内部に形成されうる。接続プラグ３５９５は、ＡＬＤ（atomic layer deposition，原子層デポジション）によって形成された、窒化チタンなどの導電材料を含んでいてよい。

【0087】

次に、結晶方位（１００）を有しているアクティブ領域の露出した水平表面、および、結晶方位（１１０）を有しているアクティブ領域の露出した垂直側壁に基づいて、選択的エピタキシャル成長（selective epitaxy growth，ＳＥＧ）プロセスによって、第１軽ドープ半導体領域３５８１と第２軽ドープ半導体領域３５８２と第１重ドープ半導体領域３５９１と第２重ドープ半導体領域３５９２とが形成される。第１軽ドープ半導体領域３５８１および第２軽ドープ半導体領域３５８２は、結晶方位（１００）を有しているアクティブ領域の露出した水平表面上に、および、結晶方位（１１０）を有しているアクティブ領域の露出した垂直側壁上に、形成されてよい。第１軽ドープ半導体領域３５８１および第２軽ドープ半導体領域３５８２は、当該水平表面および当該垂直側壁と接触していてもよい。第１重ドープ半導体領域３５９１は、第１軽ドープ半導体領域３５８１と接触していてよい。第２重ドープ半導体領域３５９２は、第２軽ドープ半導体領域３５８２と接触していてよい。ＵＧＩ構造３３２は、第１重ドープ半導体領域３５９１に電気的に接続される。別の例では、ＵＧＩ構造３３２は、第２重ドープ半導体領域３５９２に電気的に接続される。第１軽ドープ半導体領域３５８１および第２軽ドープ半導体領域３５８２は、ドープされた半導体材料（例：Ｎ型シリコン）を含んでいてよい。第１重ドープ半導体領域３５９１および第２重ドープ半導体領域３５９２は、重ドープ（重度にドープ）された半導体材料を含んでいてよい。ある実施形態では、図２５に示されている構造を形成した後に、従来のゲートラストプロセスを実行して、ダミーゲート構造３３０を、ＦｉｎＦＥＴを有しているゲート構造に置き換えて、ＦｉｎＦＥＴの形成を完了してもよい。ある実施形態では、図２６に示されている通り、キャップ窒化物層３３０４とキャップ酸化物層３３０１と半導体層３３０２と高ｋ誘電層３３０３とが除去され、ゲート誘電材料３６０１およびゲート導電材料３６０２によって置き換えられることによって、ＦｉｎＦＥＴのゲート構造が形成される。ＦＩＮＦＥＴは、ドレインとソースとの間に定められるチャネル領域を含みうる。

【0088】

＜第３の接続についての実施形態＞

【0089】

図２７～図２８は、本開示のこの実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。ある実施形態では、図２７～図２８を参照して例示されている製造ステップは、図２４Ａ～図２４Ｃを参照して例示されている製造ステップの後に実行されてよい。

【0090】

図２７は、製造方法のあるステージにおける構造の３次元的な概略図を示す。図２７Ａは、図２７に示されている線ＡＡに沿って図示される、当該構造の概略的な断面図を示し、図２７Ｂは、図２７に示されている線ＢＢに沿って図示される、当該構造の概略的な断面図を示し、図２７Ｃは、図２７に示されている線ＣＣに沿って図示される、当該構造の概略的な断面図を示す。

【0091】

次に、結晶方位（１００）を有しているアクティブ領域の露出した水平表面、および、結晶方位（１１０）を有しているアクティブ領域の露出した垂直側壁に基づいて、選択的エピタキシャル成長（ＳＥＧ）プロセスによって、第１軽ドープ半導体領域３５８１と第２軽ドープ半導体領域３５８２と第１重ドープ半導体領域３５９１と第２重ドープ半導体領域３５９２とが形成される。第１重ドープ半導体領域３５９１の形成時には、重ドープ半導体材料を用いてＳＥＧによって成長させた接続プラグ３７９５も、薄形スロット３４５の内部に形成されうる。

【0092】

第１重ドープ半導体領域３５９１と接続プラグ３７９５とは、互いに電気的に接続されている。したがって、ＵＧＩ構造３３２は、接続プラグ３７９５を介して、第１重ドープ半導体領域３５９１に電気的に接続されている。図２７に示されている構造の形成後、図２８に示されている、従来のゲートラストプロセスを実行して、ダミーゲート構造３３０をＦｉｎＦＥＴのゲート構造に置き換えることによって、ＦｉｎＦＥＴの形成が完了されうる。ＦｉｎＦＥＴの詳細については、図２６において説明されている。

【0093】

＜第４の接続についての実施形態＞

【0094】

図２９～図３７Ａは、本開示のこの実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。ある実施形態において、図２９～図３７Ａを参照して例示されている製造ステップは、図１Ａ～図９を参照して例示されている製造ステップの後に実行されてもよいし、または、図１０Ａ～図１７Ｃを参照して例示されている製造ステップの後に実行されてもよい。

【0095】

図２９は、製造方法のあるステージにおける構造の３次元的な概略図を示す。非対称スペーサ３９３によって保護されているＵＧＩ構造３９２を含む構造をＳＴＩ領域３９４の内部に形成した後に、標準的なファウンダリプロセスに基づいて、ダミーゲート構造３９０と、ダミーゲート構造３９０の側壁を覆うスペーサ構造３９１とが形成される。そして、スペーサ構造３９１の外部において、アクティブ領域（またはフィン構造）の一部が露出する。ダミーゲート構造３９０の構造は、ダミーゲート構造２８０の構造と同様であってもよいし、または、ダミーゲート構造３３０の構造と同様であってもよい。スペーサ構造３９１は、スペーサ構造２８１と同様であってもよいし、または、スペーサ構造３３１と同様であってもよい。ＵＧＩ構造３９２は、図８Ｃまたは図１７Ｃに示されている、ＴｉＮ層を伴うタングステン層１３０５であってよい。ＳＴＩ領域３９４は、図８Ｃに示されているＳＴＩ領域１２１４であってもよいし、または、図１７Ｃに示されているＳＴＩ領域２２１４であってもよい。非対称スペーサ３９３は、ＵＧＩ構造３９２における第１側に位置している第１スペーサ３９３１と、ＵＧＩ構造３９２における第２側に位置している第２スペーサ３９３２とを含んでいる。第１スペーサ３９３１は、図８Ｃに示されているＳｉＯＣＮ材料１２０９であってもよいし、または、図１７Ｃに示されているＳｉＯＣＮ材料２２０９であってもよい。第２スペーサ３９３２は、図８Ｃに示されている熱酸化物層１２０５であってもよいし、または、図１７Ｃに示されている熱酸化物層２２０５であってもよい。Ｘ方向におけるスペーサ構造３９１の厚さは、スペーサ構造２８１の厚さおよびスペーサ構造３３１の厚さよりも大きくともよい。Ｙ方向におけるスペーサ構造３９１の幅は、ＵＧＩ構造３９２の位置によって決定されうる。次に、図２９に示されている通り、ダミーゲート構造３９０およびスペーサ構造３９１によって覆われていないアクティブ領域が、部分的に除去される。

【0096】

図３０は、製造方法のあるステージにおける構造の３次元的な概略図を示す。リソグラフィパターニングフォトマスク４０５は、アクティブ領域の露出した部分のうちの第１部分を覆うように形成されている。アクティブ領域の露出した部分のうちの第２部分（当該第２部分は、リソグラフィパターニングフォトマスク４０５によって覆われておらず、かつ、ＳＴＩ領域３９４の上面３９４Ｕの下方に位置しており、かつ、シリコンによって製作されている）が、エッチングプロセスによって除去されることによって、アクティブ領域の内部にトレンチ４０６が形成される。この実施形態において、アクティブ領域の露出した部分のうち、第１部分と第２部分とは、Ｘ方向においてダミーゲート構造３９０の互いに反対側に位置しうる。非対称スペーサ３９３は、トレンチ４０６によって露出させられる。結晶方位（１１０）を有しているアクティブ領域の垂直側壁は、スペーサ構造３９１の下方に位置している。結晶方位（１００）を有しているアクティブ領域の水平表面は、トレンチ４０６によって露出させられる。

【0097】

図３１は、製造方法のあるステージにおける構造を示す３次元的な概略図を示す。トレンチ４０６の底部に（すなわち、結晶方位（１００）を有しているアクティブ領域の水平表面上に）、および、スペーサ構造３９１の真下に位置している、結晶方位（１１０）を有しているアクティブ領域の垂直側壁上に、熱酸化プロセスによって、熱酸化物層４１６が形成される。

【0098】

図３２は、製造方法のあるステージにおける構造の３次元的な概略図を示す。トレンチ４０６によって露出させられた複数の非対称スペーサ３９３のうちの１つである第１スペーサ３９３１がエッチングプロセスによって除去され、ＵＧＩ構造３９２の側壁が露出する。第２スペーサ３９３２は、残されている。ＵＧＩ構造３９２の側壁が露出した後、ＵＧＩ構造３９２の露出した当該側壁を接続するために、トレンチ４０６の内部に接続プラグ４２７が形成される。ある実施形態では、接続プラグ４２７は、ＴｉＮ膜と導電膜とを含みうる。当該導電膜は、タングステン（Ｗ）を含んでいてもよいし、タングステン（Ｗ）によって製作されていてもよい。この例では、ＵＧＩ構造３９２に対してセルフアライメントされている接続プラグ４２７は、アクティブ領域の内部に形成されている。

【0099】

図３３は、製造方法のあるステージにおける構造の３次元的な概略図を示す。結晶方位（１１０）を有しているアクティブ領域の垂直側壁を覆っている熱酸化物層４１６の一部が、エッチングプロセスによって除去される。そして、ＳＴＩ領域３９４の上面３９４Ｕの上方に位置しているアクティブ領域の垂直側壁の一部が、露出させられる。

【0100】

図３４は、製造方法のあるステージにおける構造の３次元的な概略図を示す。リソグラフィパターニングフォトマスク４０５は、除去されている。Ｘ方向におけるスペーサ構造３９１の厚さを減少させることによって、電気的な性能についての要求およびＵＧＩプロセスウィンドウに基づいて、スペーサ構造４４１が形成されてもよい。スペーサ構造４４１の外部において、フィン構造の余剰部４４８が露出させられている。別の実施形態では、スペーサ構造４４１は、スペーサ構造３９１を薄くすることによって形成されない。別の実施形態では、スペーサ構造３９１を除去し、次いで低ｋ誘電材料を使用して、スペーサ構造４４１が形成される。

【0101】

図３５は、製造方法のあるステージにおける構造の３次元的な概略図を示す。フィン構造の余剰部４４８（シリコンによって製作されていてよい）は、異方性エッチングプロセスによって除去されてよい。ＳＴＩ領域３９４の上面３９４Ｕの近傍に位置している、結晶方位（１００）を有しているアクティブ領域の水平表面と、スペーサ構造４４１の真下に位置している、結晶方位（１１０）を有しているアクティブ領域の垂直側壁と、が露出させられる。露出したアクティブ領域の垂直側壁は、スペーサ構造４４１の表面に対してわずかに陥凹していてもよい。

【0102】

図３６は、製造方法のあるステージにおける構造の３次元的な概略図を示す。結晶方位（１００）を有しているアクティブ領域の露出した水平表面、および、スペーサ構造４４１の真下に位置している、結晶方位（１１０）を有しているアクティブ領域の露出した垂直側壁に基づいて、第１軽ドープ領域４６８１と第２軽ドープ領域４６８２と第１導電領域（または、第１高ドープ半導体領域）４６９１と第２導電領域（または、第２高ドープ半導体領域）４６９２とが、選択的エピタキシャル成長（ＳＥＧ）プロセスによって形成され、ＦｉｎＦＥＴのソースおよびドレインの形成が完了する。したがって、ＵＧＩ構造３９２は、接続プラグ４２７を介して、第１導電領域４６９１に電気的に接続されている。

【0103】

図３７は、製造方法のあるステージにおける構造の３次元的な概略図を示す。図３７Ａは、図３７に示されている線ＡＡに沿って図示される、当該構造の概略的な断面図を示す。ダミーゲート構造３９０は、ＦｉｎＦＥＴの実ゲート構造（実際のゲート構造，real gate structure）４７０へと置き換えられている。例えば、ＦｉｎＦＥＴの実ゲート構造４７０は、高ｋメタルゲート（high-k metal gate，ＨＫＭＧ）構造であってよい。第１導電領域４６９１と接続プラグ４２７とをさらに接続するために、従来のメタルゼロ（metal zero，Ｍ０）層プロセスによって、第１導電領域４６９１を覆うメタルキャップ（Ｍ０）４７５が形成されてよい。これにより、接触抵抗を低減できる。このようにして、ＵＧＩ構造３９２に対する接続プラグ４２７を有している従来型のＦｉｎＦＥＴが完成する。ＦＩＮＦＥＴは、ドレインとソースとの間に定められたチャネル領域を含みうる。メタルキャップ４７５は、窒化チタン（ＴｉＮ）層と、当該窒化チタン層上に位置しているタングステン（Ｗ）層と、を含んでいてよい。

【0104】

＜第５の接続についての実施形態＞

【0105】

図３８～図４８Ａは、本開示の複数の実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続する方法を示す。ある実施形態において、図３８～図４８Ａを参照して例示されている製造ステップは、図１Ａ～図９を参照して例示されている製造ステップの後に実行されてもよいし、または、図１０Ａ～図１７Ｃを参照して例示されている製造ステップの後に実行されてよい。

【0106】

図３８は、製造方法のあるステージにおける構造の３次元的な概略図を示す。非対称スペーサ４８３によって保護されているＵＧＩ構造４８２を含む構造を、ＳＴＩ領域４８４の内部に形成した後、標準的なファウンダリプロセスに基づいて、ダミーゲート構造４８０と、ダミーゲート構造４８０の側壁を覆うスペーサ構造４８１とが形成される。そして、スペーサ構造４８１の外部において、アクティブ領域（またはフィン構造）の一部が部分的に除去される。ダミーゲート構造４８０の構造は、ダミーゲート構造２８０の構造と同様であってもよいし、または、ダミーゲート構造３３０の構造と同様であってもよい。スペーサ構造４８１の構造は、スペーサ構造２８１の構造と同様であってもよいし、または、スペーサ構造３３１の構造と同様であってもよい。ＵＧＩ構造４８２は、図８Ｃに示されているタングステン層１３０５であってもよいし、または、図１７Ｃに示されているタングステン層２３０５であってもよい。ＳＴＩ領域４８４は、図８Ｃに示されているＳＴＩ領域１２１４であってもよいし、または、図１７Ｃに示されているＳＴＩ領域２２１４であってもよい。非対称スペーサ４８３は、ＵＧＩ構造４８２における第１側に位置している第１スペーサ４８３１と、ＵＧＩ構造４８２における第２側に位置している第２スペーサ４８３２と、を含んでいる。ＳＴＩ領域４８４におけるダミーゲート構造４８０の底面４８０Ｂは、ＳＴＩ領域４８４の上面４８４Ｕよりも低い位置に位置している。

【0107】

図３９は、製造方法のあるステージにおける構造の３次元的な概略図を示す。リソグラフィパターニングフォトマスク４９５が、アクティブ領域の露出した部分のうちの第１部分を覆うように形成されている。アクティブ領域の露出した部分のうちの第２部分（当該第２部分は、リソグラフィパターニングフォトマスク４９５によって覆われておらず、ＳＴＩ領域４８４の上面４８４Ｕの下方に位置しており、かつ、シリコンによって製作されている）は、エッチングプロセスによってさらにエッチダウンされる。その結果、アクティブ領域の内部にトレンチ４９６が形成される。非対称スペーサ４８３は、トレンチ４９６によって露出させられる。結晶方位（１１０）を有しているアクティブ領域の垂直側壁、および、結晶方位（１００）を有しているアクティブ領域の水平表面は、トレンチ４９６によって露出させられる。

【0108】

図４０は、製造方法のあるステージにおける構造の３次元的な概略図を示す。熱酸化プロセスによって、トレンチ４９６の底面に（すなわち、結晶方位（１００）を有しているアクティブ領域の水平表面上に）、および、スペーサ構造４８１の真下に位置している、結晶方位（１１０）を有しているアクティブ領域の垂直側壁上に、熱酸化物層５０６が形成される。

【0109】

図４１は、製造方法のあるステージにおける構造の３次元的な概略図を示す。トレンチ４９６によって露出させられた複数の非対称スペーサ４８３のうちの１つである第１スペーサ４８３１がエッチングプロセスによって除去され、ＵＧＩ構造４８２の側壁が露出する。第２スペーサ４８３２は、残されている。ＵＧＩ構造４８２の側壁が露出した後、ＵＧＩ構造４８２の露出した当該側壁を接続するために、トレンチ４９６の内部に接続プラグ５１７が形成される。ある実施形態では、接続プラグ５１７は、ＴｉＮ膜と導電膜とを含みうる。導電膜は、タングステン（Ｗ）を含んでいてもよいし、または、タングステン（Ｗ）によって製作されていてもよい。

【0110】

図４２は、製造方法のあるステージにおける構造の３次元的な概略図である。結晶方位（１１０）を有しているアクティブ領域の垂直側壁を覆っている熱酸化物層５０６の一部が、エッチングプロセスによって除去される。その結果、ＳＴＩ領域４８４の上面４８４Ｕよりも上方に位置しているアクティブ領域の垂直側壁の一部が露出する。

【0111】

図４３は、製造方法のあるステージにおける構造の３次元的な概略図である。リソグラフィパターニングフォトマスク４９５が、除去される。図４３に示されている構造を形成するために、ダミーゲート構造４８０とは反対側に位置している複数のスペーサ構造４８１が除去されてよい。図４３に示されている構造では、ダミーゲート構造４８０の外部に位置しているフィン構造の余剰部５３８が露出している。そして、ＳＴＩ領域４８４の内部に、凹部５３９が形成されている。ダミーゲート構造４８０の側壁および余剰部５３８の側壁は、凹部５３９によって露出させられうる。凹部５３９は、ダミーゲート構造４８０とは反対側に位置しうる。別の実施形態では、電気的な性能についての要求およびＵＧＩプロセスウィンドウに基づいてチャネル領域の長さを再び定めるために、除去されたスペーサ構造４８１のＸ方向における厚さは、より薄いスペーサ構造を形成するように減少させられてもよい。

【0112】

図４４は、製造方法のあるステージにおける構造の３次元的な概略図を示す。デポジションプロセスおよびエッチバックプロセスによって、凹部５３９の内部に誘電素子５４９が形成されてもよい。誘電素子５４９の上面は、ＳＴＩ領域４８４の上面４８４Ｕに対して位置合わせされていてよい。誘電素子５４９の上面は、ＳＴＩ領域４８４の上面４８４Ｕと共平面であってもよい。

【0113】

図４５は、製造方法のあるステージにおける構造の３次元的な概略図を示す。電気的な性能についての要求およびＵＧＩプロセスウィンドウに基づいてチャネル領域の長さを再び定めるために、ダミーゲート構造４８０の互いに反対側に位置している複数の側壁上に、および、誘電素子５４９上に、スペーサ構造５５１が形成される。スペーサ構造５５１は、ダミーゲート構造４８０の互いに反対側に位置している複数の側壁を覆っていてよい。スペーサ構造５５１は、低ｋ誘電材料を含んでいてもよいし、または、低ｋ誘電材料によって製作されていてもよい。

【0114】

図４６は、製造方法のあるステージにおける構造の３次元的な概略図を示す。フィン構造の一部（当該一部は、シリコンによって製作されていてよく、かつ、スペーサ構造５５１によって覆われていない）は、異方性エッチングプロセスによって除去されてよい。その結果、ＳＴＩ領域４８４の上面４８４Ｕの近傍に位置している、結晶方位（１００）を有しているアクティブ領域の水平表面、および、スペーサ構造５５１の真下に位置している、結晶方位（１１０）を有しているアクティブ領域の垂直側壁が、露出させられる。

【0115】

図４７は、製造方法のあるステージにおける構造の３次元的な概略図を示す。選択的エピタキシー成長（ＳＥＧ）プロセスによって、結晶方位（１００）を有しているアクティブ領域の露出した水平表面、および、スペーサ構造５５１の真下に位置している、結晶方位（１１０）を有しているアクティブ領域の露出した垂直側壁に基づいて、第１軽ドープ領域５７８１と第２軽ドープ領域５７８２と第１導電領域（または、第１高ドープ半導体領域）５７９１と第２導電領域（または、第２高ドープ半導体領域）５７９２とが形成される。これにより、上述の通り、ＦｉｎＦＥＴのソースおよびドレインの形成が完了する。第１導電領域５７９１は、接続プラグ５１７に接続されている（または、接続プラグ５１７と接触している）。そして、接続プラグ５１７は、ＵＧＩ構造４８２に接続されている。したがって、ＵＧＩ構造４８２は、接続プラグ５１７を介して、第１導電領域５７９１に電気的に接続されている。

【0116】

図４８は、製造方法のあるステージにおける構造の３次元的な概略図を示す。図４８Ａは、図４８に示されている線ＡＡに沿って図示される、当該構造の概略的な断面図を示す。ダミーゲート構造４８０は、ＦｉｎＦＥＴの実ゲート構造５８０へと置き換えられている。例えば、ＦｉｎＦＥＴの実ゲート構造５８０は、高ｋメタルゲート（ＨＫＭＧ）であってよい。ＳＴＩ領域４８４におけるゲート構造５８０の底部５８０Ｂは、第１導電領域５７９１の底部および第２導電領域５７９２の底部よりも低い位置に位置している。第１導電領域５７９１と接続プラグ５１７とをさらに接続するために、従来のメタルゼロ（Ｍ０）層プロセスによって、第１導電領域５７９１を覆うメタルキャップ（Ｍ０）５８５が形成されてよい。これにより、接触抵抗を低減できる。このようにして、ＵＧＩ構造４８２に対する接続プラグ５１７を有している従来型のＦｉｎＦＥＴが完成する。

【0117】

＜第６の接続についての形態＞

【0118】

次の記載では、ＧＡＡトランジスタを例として用いて、ＵＧＩ構造をトランジスタのソース端子またはドレイン端子に電気的に接続する方法について説明する。ＧＡＡトランジスタのソース端子またはドレイン端子は、選択的エピタキシー成長プロセスによって形成されてよい。

【0119】

図４９～図５７Ａは、本開示の複数の実施形態に係る、アンダーグラウンド相互接続構造をトランジスタに電気的に接続するための方法を示す。ある実施形態において、図４９～図５７Ａを参照して例示されている製造ステップは、図１Ａ～図９を参照して図示される製造ステップの後に実行されてもよいし、または、図１０Ａ～図１７Ｃを参照して例示されている製造ステップの後に実行されてもよい。この実施形態における方法は、ＦｉｎＦＥＴトランジスタ（例：図２７～図３３）のスペーサ構造の真下に位置しているフィン構造の垂直側壁を露出させるのではなく、（図４９～図５５に示されている通り）ＧＡＡトランジスタのスペーサ構造の下方に位置している半導体ナノシートの垂直側壁を露出させることを含んでいるという点において、上述の各実施形態における方法とは異なっている。

【0120】

図４９は、製造方法のあるステージにおける構造の３次元的な概略図を示す。非対称スペーサ５９３によって保護されているＵＧＩ構造５９２を含む構造を、ＳＴＩ領域５９４の内部に形成した後、標準的なファウンダリプロセスに基づいて、ナノシートスタック（ナノシート積層体）５９５上のダミーゲート構造５９０と、ダミーゲート構造５９０の側壁を覆うスペーサ構造５９１と、が形成される。そして、スペーサ構造５９１の外部に位置しているアクティブ領域の一部が、部分的に除去される。ナノシートスタック５９５は、Ｚ方向に沿って交互に積層されている半導体ナノシート５９５１と犠牲ナノシート５９５２とを含んでいる。半導体ナノシート５９５１の材料は、犠牲ナノシート５９５２の材料と異なっていてもよい。半導体ナノシート５９５１は、シリコンなどの半導体材料を含んでいてもよいし、または、当該半導体材料によって製作されていてもよい。犠牲ナノシート５９５２は、シリコンゲルマニウム（ＳｉＧｅ）を含んでいてもよいし、または、ＳｉＧｅによって製作されていてもよい。ナノシートスタック５９５は、エピタキシャル成長プロセスによって形成されていてよい。図４９に示されている構造では、スペーサ構造５９１の下方に位置している半導体ナノシート５９５１の垂直側壁が露出している。半導体ナノシート５９５１の露出した垂直側壁は、結晶方位（１１０）を有していてよい。ダミーゲート構造５９０の構造は、ダミーゲート構造２８０の構造と同様であってもよいし、または、ダミーゲート構造３３０の構造と同様であってよい。スペーサ構造５９１は、ダミーゲート構造５９０の上面を覆っていなくともよい。スペーサ構造５９１の構造は、スペーサ構造２８１の構造と同様であってよいし、または、スペーサ構造３３１の構造と同様であってもよい。ＵＧＩ構造５９２は、図８Ｃに示されているＴｉＮ層を伴うタングステン層１３０５であってもよいし、または、図１７Ｃに示されているＴｉＮ層を伴うタングステン層２３０５であってもよい。ＳＴＩ領域５９４は、図８Ｃに示されているＳＴＩ領域１２１４であってもよいし、または、図１７Ｃに示されているＳＴＩ領域２２１４であってもよい。上述の通り、非対称スペーサ５９３は、ＵＧＩ構造５９２における第１側に位置している第１スペーサ５９３１と、ＵＧＩ構造５９２における第２側に位置している第２スペーサ５９３２と、を含んでいる。ナノシートスタック５９５とダミーゲート構造５９０とスペーサ構造５９１とは、ＳＴＩ領域５９４の上面５９４Ｕよりも上方に位置していてよい。

【0121】

図５０は、製造方法のあるステージにおける構造を示す３次元的な概略図である。リソグラフィパターニングフォトマスク６０５が、アクティブ領域の露出した部分のうちの第１部分を覆うように形成されている。アクティブ領域の露出した部分のうちの第２部分（当該第２部分は、リソグラフィパターニングフォトマスク６０５によって覆われておらず、ＳＴＩ領域５９４の上面５９４Ｕの下方に位置しており、かつ、シリコンによって製作されている）は、エッチングプロセスによってさらにエッチダウンされる。これにより、アクティブ領域の内部にトレンチ６０６が形成される。非対称スペーサ５９３は、トレンチ６０６によって露出させられる。スペーサ構造５９１の下方に位置している、結晶方位（１１０）を有しているアクティブ領域の垂直側壁が露出する。そして、結晶方位（１００）を有しているアクティブ領域の水平表面が、トレンチ６０６によって露出させられる。

【0122】

図５１は、製造方法のあるステージにおける構造の３次元的な概略図を示す。熱酸化プロセスによって、トレンチ６０６の底部に（すなわち、アクティブ領域の水平表面上に）、トレンチ６０６の側壁上に（すなわち、スペーサ構造５９１の真下に位置しているアクティブ領域の垂直側壁上に）、および、スペーサ構造５９１の真下に位置している半導体ナノシート５９５１の露出した垂直側壁上に、熱酸化物層６１６が形成される。

【0123】

図５２は、製造方法のあるステージにおける構造の３次元的な概略図を示す。トレンチ６０６によって露出されられた複数の非対称スペーサ５９３のうちの１つである第１スペーサ５９３１がエッチングプロセスによって除去され、ＵＧＩ構造５９２の側壁が露出する。第２スペーサ５９３２は、残されている。ＵＧＩ構造５９２の側壁が露出した後、ＵＧＩ構造５９２の露出した当該側壁を接続するために、トレンチ６０６の内部に接続プラグ６２７が形成される。

【0124】

図５３は、製造方法のあるステージにおける構造の３次元的な概略図を示す。スペーサ構造５９１の真下に位置している半導体ナノシート５９５１の垂直側壁を覆う熱酸化物層６１６の一部が、エッチングプロセスによって除去される。その結果、スペーサ構造５９１の真下に位置している、結晶方位（１１０）を有している半導体ナノシート５９５１の垂直側壁が露出する。

【0125】

図５４は、製造方法のあるステージにおける構造の３次元的な概略図を示す。リソグラフィパターニングフォトマスク６０５は、除去される。スペーサ構造５９１のＸ方向の厚さを減少させることによって、電気的な性能についての要求およびＵＧＩプロセスウィンドウに基づいて、スペーサ構造６４１が形成されてよい。したがって、スペーサ構造６４１の外部において、半導体ナノシート５９５１の余剰部６４８が露出させられる。このステージにおいて、複数の半導体ナノシート５９５１の間に位置している犠牲ナノシート５９５２を除去してもよい。別の実施形態では、スペーサ構造６４１は、スペーサ構造５９１を薄くすることによって形成されない。別の実施形態では、スペーサ構造５９１を除去し、次いで、低ｋ誘電材料を使用することによって、スペーサ構造６４１が形成される。

【0126】

図５５は、製造方法のあるステージにおける構造の３次元的な概略図である。異方性エッチングプロセスによって、半導体ナノシート５９５１の余剰部６４８が除去されてよい。したがって、ＳＴＩ領域５９４の上面５９４Ｕの近傍に位置している、結晶方位（１００）を有しているアクティブ領域の水平表面、および、スペーサ構造６４１の真下に位置している、結晶方位（１１０）を有している半導体ナノシート５９５１の垂直側壁が、露出させられる。露出した半導体ナノシート５９５１の垂直側壁は、スペーサ構造６４１の表面に対してわずかに陥凹していてもよい。

【0127】

図５６は、製造方法のあるステージにおける構造の３次元的な概略図である。結晶方位（１００）を有しているアクティブ領域の露出した水平表面、および、結晶方位（１１０）を有している半導体ナノシート５９５１の露出した垂直側壁に基づいて、上述の選択的エピタキシー成長（ＳＥＧ）プロセスによって、第１軽ドープ領域６６８１と第２軽ドープ領域６６８２と第１導電領域（または、第１高ドープ半導体領域）６６９１と第２導電領域（または、第２高ドープ半導体領域）６６９２とが形成される。このようにして、ＧＡＡトランジスタのソースおよびドレインの形成が完了する。第１軽ドープ領域６６８１および第２軽ドープ領域６６８２は、半導体ナノシート５９５１の露出した垂直側壁上に形成されてよい。第１軽ドープ領域６６８１および第２軽ドープ領域６６８２は、半導体ナノシート５９５１の露出した垂直側壁と接触していてもよい。第１導電領域６６９１は、第１軽ドープ領域６６８１の側壁上に形成されてよい。第２導電領域６６９２は、第２軽ドープ領域６６８２の側壁上に形成されてよい。第１導電領域は、接続プラグ６２７に接続されている（または、接続プラグ６２７と接触している）。接続プラグ６２７は、ＵＧＩ構造５９２に接続されている。したがって、ＵＧＩ構造５９２は、第１導電領域６６９１に電気的に接続されている。第１導電領域６６９１は、ＧＡＡトランジスタのソースおよびドレインのうちの一方として機能させられうる。第２導電領域６６９２は、ＧＡＡトランジスタのソースおよびドレインのうちの他方として機能させられうる。

【0128】

図５７は、製造方法のあるステージにおける構造の３次元的な概略図を示す。図５７Ａは、図５７に示されている線ＡＡに沿って図示される、当該構造の概略的な断面図を示す。ダミーゲート構造５９０は、ＧＡＡトランジスタのゲート構造６７０へと置き換えられている。例えば、ＧＡＡトランジスタのゲート構造６７０は、高ｋメタルゲート（ＨＫＭＧ）であってよい。第１導電領域６６９１と接続プラグ６２７とをさらに接続するために、従来のメタルゼロ（Ｍ０）層プロセスによって、第１導電領域６６９１を覆うメタルキャップ（Ｍ０）６７５が形成されてよい。これにより、接触抵抗を低減できる。このようにして、ＵＧＩ構造５９２に対する接続プラグ６２７を有している従来型のＧＡＡトランジスタが完成する。

【0129】

アンダーグラウンド相互接続構造および当該アンダーグラウンド相互接続構造を集積回路のトランジスタ（プレーナ型トランジスタ、ＦｉｎＦＥＴ、ＧＡＡトランジスタ、または相補型ＦＥＴ（complementary FET，ＣＦＥＴ）など）に接続する（アクティブ領域の内部に位置している、または、アクティブ領域の側壁に沿った）接続プラグによって、集積回路における中間側信号伝送ネットワークを実現できる。本開示に係るアンダーグラウンド相互接続構造および当該アンダーグラウンド相互接続構造の接続は、オリジナル半導体表面の上方に位置している従来のメタル層のためのレイアウトのスペースを解放でき、オリジナル半導体表面の上方に位置している従来のメタル層に関するレイアウトを単純化でき、かつ、信号伝送に関するＩＲ降下を低減できる。さらに、本開示に係る集積回路のトランジスタに対するアンダーグラウンド相互接続構造および当該アンダーグラウンド相互接続構造の接続に基づく半導体回路チップに対して、バックサイド信号伝送を効果的に実現できる。

【0130】

さらに、ＳＴＩ領域の内部に位置しているアンダーグラウンド相互接続構造が、ＳｉまたはＳｉＯ_２の熱伝導率よりも高い熱伝導率を有している放熱材料を含んでいる場合には、本開示に係るアンダーグラウンド相互接続構造および当該アンダーグラウンド相互接続構造の接続は、放熱ネットワークに適用されうる。特に、半導体基板の内部に位置しているアンダーグラウンド相互接続構造は、アクティブ領域から遠ざかるように、他のスペア領域（予備領域）または大型のＳＴＩ領域に向かうように延在している。他のスペア領域または大型のＳＴＩ領域の上方には、サーマルビアが配置されてもよい。あるいは、他のスペア領域または大型のＳＴＩ領域の下方には、貫通シリコンビアが配置されてもよい。

【0131】

上述の各構造および各方法は、例示のために提供されていることに留意されたい。本開示は、上述の通り開示されている構成および手順（手法）に限定されるべきではない。既知の要素についての異なる構成を有する他の実施形態が適用可能であり、例示されている構造は実際の用途における現実的なニーズに基づいて調整および変更されうる。当然ながら、各図における構成は、限定を目的としているのではなく、例示のみを目的として描画されていることに留意されたい。したがって、半導体構造における関連する要素および層、要素の形状または位置関係、ならびに手順の詳細は、実際の用途における現実的な要求および／または製造ステップに応じて調整または変更されうることは、当業者にとって既知である。

【0132】

本開示は、例示のために、（１つ以上の）例示的な実施形態の観点から説明されているが、本開示はこれらの例に限定されないと理解されるべきである。反対に、本開示は、様々な変更および類似の配置および手順をカバーすることを意図している。したがって、添付の特許請求の範囲は、上述の変更および類似の配置および手順の全てを包含するように、最も広く解釈されるべきである。

【図面の簡単な説明】

【0133】

【図1A】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図1B】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図1C】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図2A】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図2B】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図2C】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図3A】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図3B】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図3C】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。

【図4A】本開示の第１のプロセスについての実施形態に係る、ＳＴＩ領域の内部にアンダーグラウンド相互接続構造を形成する方法を示す。