特開 2025-13253 ＴＤＣを利用して量子暗号キー分配システムの時間ビンキュービットの状態を決定する方法及びこれを利用する量子暗号キー分配システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025013253

(43)【公開日】2025-01-24

(54)【発明の名称】ＴＤＣを利用して量子暗号キー分配システムの時間ビンキュービットの状態を決定する方法及びこれを利用する量子暗号キー分配システム

(51)【国際特許分類】

   H04L 9/12 20060101AFI20250117BHJP

   H04B 10/70 20130101ALI20250117BHJP

【ＦＩ】

H04L9/12

H04B10/70

【審査請求】有

【請求項の数】13

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024109978

(22)【出願日】2024-07-09

(31)【優先権主張番号】10-2023-0089585

(32)【優先日】2023-07-11

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2023-0112832

(32)【優先日】2023-08-28

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】522302367

【氏名又は名称】エスディーティー インコーポレイティド

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100123582

【弁理士】

【氏名又は名称】三橋 真二

(74)【代理人】

【識別番号】100112357

【弁理士】

【氏名又は名称】廣瀬 繁樹

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100153729

【弁理士】

【氏名又は名称】森本 有一

(74)【代理人】

【識別番号】100151459

【弁理士】

【氏名又は名称】中村 健一

(72)【発明者】

【氏名】ユン チウォン

(72)【発明者】

【氏名】パク ビョンクォン

【テーマコード（参考）】

5K102

【Ｆターム（参考）】

5K102AB11

5K102PC12

5K102PH02

5K102PH33

5K102PH49

5K102RB02

(57)【要約】

【課題】本発明は、時間ビンキュービットを含む量子信号を利用する量子暗号キー分配システムにおいて、時間ビンキュービットの状態を決定する新しい構造を時間ディジタル変換器（ｔｉｍｅ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ、ＴＤＣ）を導入して提供しようとする。
【解決手段】量子暗号キー分配システムを公開する。このシステムの受信装置は、量子信号を示す時間ビン符号化パルスを含むデータ信号を出力する第１単一光子感知器、及び所定の基準タイミング信号及び前記データ信号を受信するＴＤＣを含む。前記ＴＤＣは、前記基準タイミング信号に含まれた基準パルスの第１発生時点と、前記第１発生時点以後に発生した前記時間ビン符号化パルスの第２発生時点間の時間差に基づいて前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっている。
【選択図】図３

【特許請求の範囲】

【請求項1】

受信された量子信号の状態を伝送するためのデータライン（２４１）、
前記データラインに連結された第１単一光子感知器（２２１）、及び
所定の基準タイミング信号（Ｓｒｔ）及び前記第１単一光子感知器が出力するデータ信号（Ｓｄ）を受信するＴＤＣ（２５０）を含み、
前記ＴＤＣは、前記基準タイミング信号に含まれる基準パルスの発生時刻と前記データ信号に含まれる時間ビン符号化パルス間の発生時刻間の時間差を決定するようになっており、
前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっている、量子暗号キー分配システムの受信装置。

【請求項2】

削除

【請求項3】

前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっている第２制御部（２７０）をさらに含む、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項4】

前記基準タイミング信号は、前記量子暗号キー分配システムで生成するキュービットの発生周期と同じ周期を有するパルス列または前記キュービットの発生周期と同期化したパルス列信号である、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項5】

前記ＴＤＣは、
前記基準パルスの第１発生時点と、前記第１発生時点以後に発生した前記時間ビン符号化パルスの第２発生時点間の時間差を幅として有する入力パルスが入力される第１ディレイライン部（２０）、及び
前記第１ディレイライン部が出力するサーモメータコードを利用して前記発生時間差を決定する演算部（６０）を含む、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項6】

前記ＴＤＣは、前記サーモメータコードの要素の順序を変換して出力するコード変換部（３０）をさらに含み、
前記演算部は、前記コード変換部が出力した変換コードを利用して前記発生時間差を決定するようになっており、
前記変換コードは所定の基準に従って前記サーモメータコードの要素の順序を整列したものであり、
前記所定の基準は、前記入力パルスの出力ノードから前記第１ディレイライン部に含まれる複数のフリップフロップ（ＦＦ）のそれぞれの出力ノードまでのデータパスディレイである、請求項５に記載の量子暗号キー分配システムの受信装置。

【請求項7】

前記ＴＤＣは、ＦＰＧＡによって具現されたものであり、前記ＦＰＧＡは、前記第１ディレイライン部及び前記演算部を含むようにプログラムされている、請求項５に記載の量子暗号キー分配システムの受信装置。

【請求項8】

前記ＴＤＣは、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、及びＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のうちのいずれか１つのデバイスによって具現されたものであり、前記いずれか１つのデバイスは前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっている、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項9】

前記ＴＤＣは、前記入力パルスが入力される第２ディレイライン部をさらに含み、
前記コード変換部は、前記第１ディレイライン部が出力するサーモメータコードの要素と前記第２ディレイライン部が出力するサーモメータコードの要素を所定の第２基準に従って整列して併合して前記変換コードを生成するようになっており、
前記所定の第２基準は、前記入力パルスの出力ノードから前記第１ディレイライン部及び前記第２ディレイライン部に含まれる複数のフリップフロップのそれぞれの出力ノードまでのデータパスディレイである、請求項６に記載の量子暗号キー分配システムの受信装置。

【請求項10】

前記ＴＤＣは、前記量子暗号キー分配システムで生成するキュービットの発生周期より短い周期を有するクロック信号（ｃｌｋ）を利用するようになっており、
前記ＴＤＣは、
前記基準パルスの立ち上がりエッジ発生時点と前記時間ビン符号化パルスの立ち上がりエッジ発生時点間の時間差を幅として有する前記入力パルスを生成する入力信号生成部（１０）、及び
前記入力パルスの維持期間の間に発生した前記クロック信号のクロックパルスの数をカウントするクロックパルスカウント部（４０）をさらに含み、
前記演算部、前記発生したクロックパルスのうちの最初のクロックパルスの立ち上がりエッジ時点で前記コード変換部が出力した第１サーモメータコード（ＴＣ１）、前記発生したクロックパルスのうちの最後のクロックパルスの直後に発生したクロックパルスの立ち上がりエッジ時点で前記コード変換部が出力した第２サーモメータコード（ＴＣ２）、及び前記カウントされたクロックパルスの数を利用して前記発生時間差の値を決定するようになっている、請求項６に記載の量子暗号キー分配システムの受信装置。

【請求項11】

前記量子信号を受信するビームスプリッタ（２１０）をさらに含み、
前記データライン（２４１）は、前記ビームスプリッタに連結されている、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項12】

量子暗号キー分配システムに含まれたＦＰＧＡが、
第１単一光子感知器が出力するデータ信号（Ｓｄ）を受信する信号受信部、
所定の基準タイミング信号（Ｓｒｔ）に含まれる基準パルスの発生時刻と前記データ信号に含まれる時間ビン符号化パルス間の発生時刻間の時間差を決定するようになっている時間差決定部、及び
前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっているキュービット状態決定部を含むデジタル回路を構成するように、前記ＦＰＧＡをプログラムするようになっている構成データ（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｄａｔａ）を含む２進ファイル（ｂｉｎａｒｙ ｆｉｌｅ）が記録されている、電子装置で読み取り可能な不揮発性記録媒体。

【請求項13】

削除

【請求項14】

前記デジタル回路は、前記量子暗号キー分配システムで生成するキュービットの発生周期と同じ周期を有するパルス列を生成するパルス列生成部をさらに含み、
前記基準タイミング信号は前記パルス列である、請求項１２に記載の電子装置で読み取り可能な不揮発性記録媒体。

【請求項15】

前記デジタル回路は、
前記基準パルスの第１発生時点と、前記第１発生時点以後に発生した前記時間ビン符号化パルスの第２発生時点間の時間差を幅として有する入力パルスが入力される第１ディレイライン部（２０）、及び
前記第１ディレイライン部が出力するサーモメータコードを利用して前記発生時間差を決定する演算部（６０）をさらに含む、請求項１２に記載の電子装置で読み取り可能な不揮発性記録媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、量子暗号キー分配技術に関する。より詳細には、時間ビン（ｔｉｍｅ－ｂｉｎ）符号化方法を利用する量子暗号キー分配プロトコルを利用するシステムにおいて、ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を利用して時間ビンキュービットを測定する技術に関する。

【背景技術】

【0002】

量子暗号キー分配技術は、通信盗聴（傍受、ｍｏｎｉｔｏｒｉｎｇ）の危険性を解決するための技術として研究されている。量子暗号キー分配技術は、光子の量子力学的性質を利用して遠隔地の使用者間で暗号キーを分配し共有する技術である。使用者間で分配されている暗号キー情報を取得するために攻撃者（または盗聴者）が量子暗号キー分配過程に介入する場合、光子の量子力学的性質によって暗号キー情報が変質し得るということを利用して、前記攻撃者の存在が感知されることができる。

【0003】

ＢＢ８４、Ｂ９２及びＴ１２プロトコルなどのすべての量子暗号キー分配システムで量子状態を時間ビン形式に符号化することができる。時間ビン符号化方法を利用する量子キー分配プロトコルのうちのコヒーレント一方向（Ｃｏｈｅｒｅｎｔ Ｏｎｅ Ｗａｙ、ＣＯＷ）量子暗号キー分配プロトコルは、従来技術による代表的な量子暗号キー分配プロトコルである。このとき、暗号キーの送信者（Ａｌｉｃｅ）が一定の位相差を有する２つのパルスレーザを発生させ、前記２つのパルスは１つの情報単位として受信者（Ｂｏｂ）に伝送される。このとき、前記２つのパルスのうちの時間的に先行するパルスのみ生成された状態はビット情報「０」を示し、これとは異なり、後行するパルスのみ生成された状態はビット情報「１」を示す。そして、前記２つのパルスが両方とも生成された状態は囮状態を示し、前記囮状態は量子暗号キー分配システムを攻撃する攻撃者（盗聴者）（Ｅｖｅ）の存在を感知するために使用される。受信者（Ｂｏｂ）は、受信した状態を感知するためのデータラインと攻撃者の存在を感知するためのモニタリングラインを有することができる。受信者が受信する１つのパルスの一部は前記データラインに伝達されて暗号キーを生成するために使用され、他の一部は前記モニタリングラインに伝達されて攻撃者の存在を感知するために使用される。このとき、モニタリングラインは送信者（Ａｌｉｃｅ）がコヒーレントレーザパルスを生成するために使用される位相間隔（ρ）だけを遅延させる遅延干渉計及び信号の補強干渉及び相殺干渉を検出するための２つの光子検出器を含むことができる。攻撃者の攻撃がないと補強干渉が検出され、攻撃があると相殺干渉が検出されることができる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、時間ビンキュービットを含む量子信号を利用する量子暗号キー分配システムにおいて、時間ビンキュービットの状態を決定する新しい構造を時間ディジタル変換器（ｔｉｍｅ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ、ＴＤＣ）を導入して提供しようとする。

【課題を解決するための手段】

【0005】

本発明の一観点により、量子暗号キー分配システムの受信装置が提供されることができる。前記受信装置は、受信された量子信号の状態を伝送するためのデータライン２４１、前記データラインに連結された第１単一光子感知器２２１、及び所定の基準タイミング信号（Ｓｒｔ）及び前記第１単一光子感知器が出力するデータ信号（Ｓｄ）を受信するＴＤＣ２５０を含む。そして、前記ＴＤＣは、前記基準タイミング信号に含まれる基準パルスの発生時刻と前記データ信号に含まれる時間ビン符号化パルス間の発生時刻間の時間差を決定するようになっている。

【0006】

このとき、前記受信装置は、前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっていることができる。

【0007】

このとき、前記受信装置は、前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっている第２制御部２７０をさらに含むことができる。

【0008】

このとき、前記基準タイミング信号は、前記量子暗号キー分配システムで生成するキュービットの発生周期と同じ周期を有するパルス列または前記キュービットの発生周期と同期化したパルス列信号であり得る。

【0009】

このとき、前記ＴＤＣは、前記基準パルスの第１発生時点と、前記第１発生時点以後に発生した前記時間ビン符号化パルスの第２発生時点間の時間差を幅として有する入力パルスが入力される第１ディレイライン部２０、及び前記第１ディレイライン部が出力するサーモメータコードを利用して前記発生時間差を決定する演算部６０を含むことができる。

【0010】

このとき、前記ＴＤＣは、前記サーモメータコードの要素の順序を変換して出力するコード変換部３０をさらに含むことができる。そして、前記演算部は、前記コード変換部が出力した変換コードを利用して前記発生時間差を決定するようになっており、前記変換コードは所定の基準に従って前記サーモメータコードの要素の順序を整列したものであり、前記所定の基準は、前記入力パルスの出力ノードから前記第１ディレイライン部に含まれる複数のフリップフロップ（ＦＦ）のそれぞれの出力ノードまでのデータパスディレイであり得る。

【0011】

このとき、前記ＴＤＣは、ＦＰＧＡによって具現されたものであり、前記ＦＰＧＡは、前記第１ディレイライン部及び前記演算部を含むようにプログラムされていることができる。

【0012】

このとき、前記ＴＤＣは、ＦＰＧＡによって具現されたものであり、前記ＦＰＧＡは、前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようにプログラムされていることができる。

【0013】

このとき、前記ＴＤＣは、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、及びＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のうちのいずれか１つのデバイスによって具現されたものであり、前記いずれか１つのデバイスは前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっていることができる。

【0014】

このとき、前記ＴＤＣは、前記入力パルスが入力される第２ディレイライン部をさらに含むことができる。そして、前記コード変換部は、前記第１ディレイライン部が出力するサーモメータコードの要素と前記第２ディレイライン部が出力するサーモメータコードの要素を所定の第２基準に従って整列して併合して前記変換コードを生成するようになっていることができる。そして、前記所定の第２基準は、前記入力パルスの出力ノードから前記第１ディレイライン部及び前記第２ディレイライン部に含まれる複数のフリップフロップのそれぞれの出力ノードまでのデータパスディレイであり得る。

【0015】

このとき、前記ＴＤＣは、前記量子暗号キー分配システムで生成するキュービットの発生周期より短い周期を有するクロック信号（ｃｌｋ）を利用するようになっていることができる。そして、前記ＴＤＣは、前記基準パルスの立ち上がりエッジ発生時点と前記時間ビン符号化パルスの立ち上がりエッジ発生時点間の時間差を幅として有する前記入力パルスを生成する入力信号生成部１０、前記入力パルスの維持期間の間に発生した前記クロック信号のクロックパルスの数をカウントするクロックパルスカウント部４０、及び前記発生したクロックパルスのうちの最初のクロックパルスの立ち上がりエッジ時点で前記コード変換部が出力した第１サーモメータコード（ＴＣ１）、前記発生したクロックパルスのうちの最後のクロックパルスの直後に発生したクロックパルスの立ち上がりエッジ時点で前記コード変換部が出力した第２サーモメータコード（ＴＣ２）、及び前記カウントされたクロックパルスの数を利用して前記発生時間差の値を決定する前記演算部をさらに含むことができる。

【0016】

このとき、前記受信装置は、前記量子信号を受信するビームスプリッタ２１０をさらに含むことができる。そして、前記データライン２４１は、前記ビームスプリッタに連結されていることができる。

【0017】

本発明の他の観点により、時間ビンキュービットを含む量子信号を生成して送信する送信装置、及び前記量子信号を受信して前記量子信号の状態を決定する受信装置を含む量子暗号キー分配システムが提供されることができる。このとき、前記受信装置は、前記量子信号が入力されて前記量子信号を示す時間ビン符号化パルスを含むデータ信号（Ｓｄ）を出力する第１単一光子感知器２２１、及び所定の基準タイミング信号（Ｓｒｔ）及び前記データ信号（Ｓｄ）を受信するＴＤＣ２５０を含む。そして、前記ＴＤＣは、前記基準タイミング信号に含まれた基準パルスの第１発生時点と、前記第１発生時点以後に発生した前記時間ビン符号化パルスの第２発生時点間の時間差を決定するようになっている。

【0018】

このとき、前記ＴＤＣは、前記時間差を幅として有する入力パルスが入力される第１ディレイライン部２０、前記第１ディレイライン部が出力するサーモメータコードの要素の順序を変換して出力するコード変換部３０、及び前記コード変換部が出力した変換コードを利用して前記発生時間差を決定する演算部６０を含むことができる。

【0019】

このとき、前記変換コードは、所定の基準に従って前記サーモメータコードの要素の順序を整列したものであり、前記所定の基準は、前記入力パルスの出力ノードから前記第１ディレイライン部に含まれる複数のフリップフロップ（ＦＦ）のそれぞれの出力ノードまでのデータパスディレイであり得る。

【0020】

本発明の一態様により提供される時間ビンキュービット測定方法は、受信者２００のビームスプリッタ２１０に連結されており、受信された状態を感知するためのデータライン２４１に連結された第１単一光子感知器２２１が出力するデータ信号（Ｓｄ）の入力を受けるＴＤＣ２５０を利用してなされることができる。

【0021】

ＴＤＣ（時間ディジタル変換器、Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）は、２つのイベント間の時間間隔をデジタル出力に変換する装置または回路である。ＴＤＣは、回路内の二地点で信号到着または信号発信及び反射を例にあげることができる２つのイベント間の時間差を測定することによって作動する。一般的にカウンターを使用して２つのイベント間のクロック周期数を数える。次に、カウントを時間間隔を示すデジタル出力に変換する。リーディングエッジＴＤＣ、トレーリングエッジＴＤＣ、及び補間ＴＤＣのような様々な類型のＴＤＣがある。リーディングエッジＴＤＣは、開始信号のリーディングエッジ（立ち上がりエッジ）と中止信号（終了信号）のリーディングエッジとの間の時間を測定し、トレーリングエッジＴＤＣは、開始信号のトレーリングエッジ（立ち下がりエッジ）と中止信号のトレーリングエッジとの間の時間を測定する。インターポレイション（ｉｎｔｅｒｐｏｌａｔｉｏｎ）ＴＤＣは、補間技術を使用して２つのクロック周期間の時間間隔を推定してＴＤＣの分解能を増加させる。

【0022】

ＴＤＣは、ＡＳＩＣｓ（Ａｐｐｌｉｃａｔｉｏｎ－Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）、ＭＣＵｓ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒｓ）、ＰＳｏＣ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）、ＤＳＰｓ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒｓ）、ＦＰＡＡｓ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙｓ）、ＴＡＣｓ（Ｔｉｍｅ－ｔｏ－Ａｍｐｌｉｔｕｄｅ Ｃｏｎｖｅｒｔｅｒｓ）、ＴＦＣｓ（Ｔｉｍｅ－ｔｏ－Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｖｅｒｔｅｒｓ）、及びＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などを利用して具現されることができる。

【0023】

ＴＤＣを、ＦＰＧＡを使用して具現するとき、次のような問題があり得る。第１に、ＦＰＧＡに提供されるロジックセル、ルックアップテーブル（ＬＵＴ）及びルーティングチャネルを含む資源は制限的であるため、これによってＦＰＧＡで具現されたＴＤＣの分解能及び正確度が制限され得る。第２に、高いクロック周波数では、ジッタがＴＤＣ測定に誤差を導入し得る。ここで、ジッタとは、ノイズ、温度などの要因によってクロック信号のタイミングで発生する変動を意味する。第３に、電圧低下、温度変化及び製造工程の差などの要因によって、ＴＤＣは非線形的な動作を示すことがあり得、その結果、高分解能ではＴＤＣ測定に誤差が導入され得る。第４に、ＦＰＧＡは信号処理及びルーティングによって遅延が発生するが、この遅延は小さな時間間隔の場合、ＴＤＣ測定に誤差を導入し得る。

【0024】

ＦＰＧＡにおけるルーティングは、所望の論理回路を形成するためにプログラミング可能な論理要素（例えば、ルックアップテーブル、フリップフロップ及びマルチプレクサ）をチップに連結するプロセスを意味する。ルーティングは、信号がチップを介して伝播する方式を決定し、設計の全体的な性能に大きな影響を及ぼし得る。ＦＰＧＡルーティングで遅延を起こし得る主な要因のうちの１つは、論理要素を連結する相互連結ワイヤの静電容量である。論理要素の数とその間の距離が増加するに伴い、相互連結ワイヤの静電容量も増加する。このキャパシタンスは、電線を介する信号電波を遅延させ、設計遅延を全般的に増加させ得る。ＦＰＧＡルーティングで遅延を誘発し得るまた他の要因はルーティング混雑である。ＦＰＧＡのルーティングリソースが制限されて、連結しなければならない論理要素の数が多いと、ルーティング混雑が発生する。ルーティング混雑は、ロジック要素の間の距離を増加させてインターコネクトワイヤのキャパシタンスを増加させるので、遅延を誘発し得る。

【0025】

タップ付きディレイライン（ｔａｐｐｅｄ ｄｅｌａｙ ｌｉｎｅ）は、サーモメータコード（ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅ）を具現するために使用されるデジタル信号処理技術である。サーモメータコードでは、２進数の各ビットが別途の信号ラインに表示され、「ｏｎ」のビットに該当するラインは、２進数の値が示すことを示す。タップ付きディレイラインを使用してサーモメータコードを具現するために、各ビットを示す一連のディレイ要素が使用される。入力２進数は、一連のパルスに変換され、各パルスは２進数の１ビットを示す。このようなパルスは、それぞれのビット位置に応じて異なる量だけ遅延された後、タップ付きディレイラインに供給される。タップ付きディレイラインの出力で各出力信号ラインは、２進数のビットを示し、「ｏｎ」のラインは、２進数の値を示す。この技術は、デジタル－アナログ変換器（ＤＡＣ）でデジタル信号をアナログ信号に変換するために一般的に使用される。

【0026】

ＦＰＧＡでキャリーチェーンブロック（ｃａｒｒｙ ｃｈａｉｎ ｂｌｏｃｋ）は、高速算術演算、特に加算と減算を行うために使用されるハードウェアブロックである。デジタル回路で多重ビット数の数字の加算と減算は、キャリービットの計算が必要であり、高速作業でボトルネック現象が発生し得る。キャリーチェーンブロックはこのようなキャリービットの計算を効率的に処理し、より高速で効率的な算術演算が可能にする。キャリーチェーンブロックは、一般的にキャリーチェーンを形成するために特定の方式で相互連結された全体加算器回路の連続で構成される。各全体加算器回路は、出力の１つのビットとチェーンの次の段階に伝達されるキャリービットを計算する。このような全体加算器回路をチェーンに連結することによって、キャリービットが１つのクロックサイクルの間チェーンを介して伝播し、多重ビット数の数字の高速加算と減算が可能となる。キャリーチェーンブロックは、高速算術演算を提供することに加えて、キャリービットの計算が必要なカウンター及びディレイ遅延回路を具現するためにも使用することができる。

【0027】

タイミング報告書ツール（ｔｉｍｉｎｇ ｒｅｐｏｒｔ ｔｏｏｌ）は、ＦＰＧＡに具現されたデザインのタイミング性能を分析するために使用されるソフトウェアツールである。このツールは、デザインのタイミング特性に対する情報を提供する報告書を生成する。この報告書にはデータパスディレイ（ｄａｔａ ｐａｔｈ ｄｅｌａｙ）、クリティカルパス、設定時間及び保有時間、クロックスキュー及び最大動作周波数をはじめとするデザインのタイミング特性に対する情報が含まれる。前記データパスディレイは、データ信号がＦＰＧＡの論理要素を介して伝播するのにかかる時間である。

【0028】

マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ）、略して「ＭＵＸ」は複数の入力信号のうちの１つを選択して選択された入力を出力ラインにで伝達する電子回路である。マルチプレクサの入力－出力構造は、一般的に複数の入力ライン、選択ライン及び１つまたは複数の出力ラインで構成される。入力ラインの数はマルチプレクサが選択できる入力信号の数と一致し、選択ラインは選択された入力信号を決定する。例えば、４対１マルチプレクサは４つの入力ラインと１つの出力ライン、そして４つの入力信号のうちのどれを出力として伝送するかを決定する選択ラインがある。選択ラインは、選択された入力ラインを示す２進コードで制御されることができる。マルチプレクサは、デジタルシステムにおいて、データ及び制御信号を伝送するのに必要な電線の数を減らすためによく使用される。データセレクタ、メモリアドレスデコーダ及びバス割り当て回路のような機能を具現するために使用されることができる。

【0029】

本発明のまた他の観点により、ＦＰＧＡをプログラムするようになっている構成データ（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｄａｔａ）を含む２進ファイル（ｂｉｎａｒｙ ｆｉｌｅ）が記録されている、電子装置で読み取り可能な不揮発性記録媒体が提供されることができる。このとき、前記ＦＰＧＡは量子暗号キー分配システムに含まれたＦＰＧＡである。前記構成データは、前記ＦＰＧＡが第１単一光子感知器が出力するデータ信号（Ｓｄ）を受信する信号受信部、及び所定の基準タイミング信号（Ｓｒｔ）に含まれる基準パルスの発生時刻と前記データ信号に含まれる時間ビン符号化パルス間の発生時刻間の時間差を決定するようになっている時間差決定部を含むデジタル回路を構成するように、前記ＦＰＧＡをプログラムするようになっている。

【0030】

このとき、前記デジタル回路は、前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっているキュービット状態決定部をさらに含むことができる。

【0031】

このとき、前記デジタル回路は、前記量子暗号キー分配システムで生成するキュービットの発生周期と同じ周期を有するパルス列を生成するパルス列生成部をさらに含むことができる。このとき、前記基準タイミング信号は前記パルス列である。

【0032】

このとき、前記デジタル回路は、前記基準パルスの第１発生時点と、前記第１発生時点以後に発生した前記時間ビン符号化パルスの第２発生時点間の時間差を幅として有する入力パルスが入力される第１ディレイライン部２０、及び前記第１ディレイライン部が出力するサーモメータコードを利用して前記発生時間差を決定する演算部６０をさらに含むことができる。

【0033】

このとき、前記デジタル回路は、前記サーモメータコードの要素の順序を変換して出力するコード変換部３０をさらに含むことができる。そして、前記演算部は、前記コード変換部が出力した変換コードを利用して前記発生時間差を決定するようになっており、前記変換コードは所定の基準に従って前記サーモメータコードの要素の順序を整列したものであり、そして、前記所定の基準は、前記入力パルスの出力ノードから前記第１ディレイライン部に含まれる複数のフリップフロップ（ＦＦ）のそれぞれの出力ノードまでのデータパスディレイであり得る。

【0034】

このとき、前記デジタル回路は、前記入力パルスが入力される第２ディレイライン部をさらに含むことができる。前記コード変換部は、前記第１ディレイライン部が出力するサーモメータコードの要素と前記第２ディレイライン部が出力するサーモメータコードの要素を所定の第２基準に従って整列して併合して前記変換コードを生成するようになっていることができる。そして、前記所定の第２基準は、前記入力パルスの出力ノードから前記第１ディレイライン部及び前記第２ディレイライン部に含まれる複数のフリップフロップのそれぞれの出力ノードまでのデータパスディレイであり得る。

【0035】

このとき、前記デジタル回路は、前記量子暗号キー分配システムで生成するキュービットの発生周期より短い周期を有するクロック信号（ｃｌｋ）を利用するようになっていることができる。そして、前記デジタル回路は、前記基準パルスの立ち上がりエッジ発生時点と前記時間ビン符号化パルスの立ち上がりエッジ発生時点間の時間差を幅として有する前記入力パルスを生成する入力信号生成部、前記入力パルスの維持期間中に発生した、前記クロック信号のクロックパルスの数をカウントするクロックパルスカウント部、及び前記発生したクロックパルスのうちの最初のクロックパルスの立ち上がりエッジ時点に前記コード変換部が出力した第１サーモメータコード、前記発生したクロックパルスのうちの最後のクロックパルスの直後に発生したクロックパルスの立ち上がりエッジ時点に前記コード変換部が出力した第２サーモメータコード、及び前記カウントされたクロックパルスの数を利用して前記発生時間差の値を決定する前記演算部をさらに含むことができる。

【発明の効果】

【0036】

本発明によれば、時間ビンキュービットを含む量子信号を利用する量子暗号キー分配システムにおいて、時間ビンキュービットの状態を決定する新しい構造を時間ディジタル変換器（ＴＤＣ）を導入して提供することができる。

【0037】

本発明により提供された構造を有するＴＤＣは、１０Ｇｈｚより低い動作速度である数百Ｍｈｚで動作するＦＰＧＡによっても具現できるという効果がある。

【図面の簡単な説明】

【0038】

【図1】本発明の一実施例によって提供される量子暗号キー分配システムで利用する３つの量子状態を示す図である。

【図2】本発明の一実施例によって提供される量子暗号キー分配システムの構成を示す図である。

【図3】本発明の一実施例によって提供されるＴＤＣを含む量子暗号キー分配システムの受信装置の構成を示す図である。

【図4】本発明の一実施例によって提供されるＴＤＣに提供されるデータ信号及び基準タイミング信号の例を示す図である。

【図5】本発明の一実施例によるＴＤＣの構成図を示す図である。

【図6】本発明の一実施例によって第１ディレイライン部に入力される入力パルスを説明するための図である。

【図7】本発明の一実施例にとる第１ディレイライン部の構成を示す図である。

【図8】図７のバッファのインデックスを説明するための図である。

【図9】データパスディレイを説明するための表を示す図である。

【図10a】本発明の一実施例によって複数のディレイライン部を並列構成した図である。

【図10b】本発明の一実施例によって複数のディレイライン部を並列構成した図である。

【図11a】図１０ｂの第１ディレイライン部と第２ディレイライン部の構成を示した図である。

【図11b】本発明の一実施例によって２つのディレイライン部が利用される場合のコード変換部の動作を説明する図である。

【図12】本発明の一実施例によってコード変換部の適用有無によるディレイのグラフを示す図である。

【図13】本発明の一実施例によってコード変換部の適用有無によるフリップフロップ出力値の配列基準と図１２のタップ数の増加値について説明するための図である。

【図14】本発明の一実施例によって提供されるＦＰＧＡを含むＰＣＢボードの主要機能部を示すブロック図である。

【発明を実施するための形態】

【0039】

以下、本発明の実施例を添付した図面を参考して説明する。しかし、本発明は本明細書で説明する実施例に限定されず、様々な他の形態に具現されることができる。本明細書で使用されている用語は実施例の理解を助けるためのものであって、本発明の範囲を限定しようと意図されたものではない。また、以下で使用される単数の形態は語句がこれと明白に反対の意味を示さない限り、複数の形態も含む。

【0040】

本発明の一実施例によって提供される量子暗号キー分配システム１０００で使用するプロトコルは、時間ビン符号化方法に基づいたものである。

【0041】

１つのキュービットの一般的な形式は、数式１の通りである。

【数1】

【0042】

時間ビンキュービットは、初期（Ｅ）及び後期（Ｌ）に表示された２つのタイムモードから構成される。時間ビンキュービットは、|ψ_０＞＝|α＞_Ｅ|０＞_Ｌ及び|ψ_１＞＝|０＞_Ｅ|α＞_Ｌのような弱いコヒーレント状態αに近似化される。多くのＱＫＤ具現は、|ψ＞＝（|ψ_０＞+e^ｉΦ|ψ_１＞）／ｒｏｏｔ（２）（ただし、Φ∈｛０、π/２、π、３π/２｝）のような形式の４つのＢＢ８４状態を使用する。

【0043】

図１は本発明の一実施例によって提供される量子暗号キー分配システムで利用する３つの量子状態を示したものである。

【0044】

本発明の一実施例では、図１に示される符号化を有する３つの量子状態のみを使用する。

【0045】

ローキー（ｒａｗ ｋｅｙ）を生成するために使用されるＺ基底（Ｚ ｂａｓｉｓ）で送信者（Ａｌｉｃｅ）はビット０または１を状態|ψ_０＞または|ψ_１＞に符号化する。

【0046】

Ｘ基底（Ｘ ｂａｓｉｓ）は、盗聴者の情報を推定するために使用されることができる。この基底で、送信者（Ａｌｉｃｅ）は|ψ_＋＞＝（|ψ_０＞＋|ψ_１＞）/ｒｏｏｔ（２）を送る。

【0047】

Ｚ基底とＸ基底を選択する可能性は、それぞれｐ_Ｚ ^Ａ、ｐ_Ｘ ^Ａである。

【0048】

弱いコヒーレントパルスを使用するので、囮状態方法を使用することによって光子数分割攻撃（ｐｈｏｔｏｎ ｎｕｍｂｅｒ ｓｐｌｉｔｔｉｎｇ ａｔｔａｃｋ）を予防することができる。

【0049】

それぞれ信号及び囮と称する２つの互いに異なる平均光子数μ_１及びμ_２のみを使用して具現することができる。各キュービットの平均光子数μ＝|α|^２は、該当確率ｐ_１及びｐ_２でμ_１及びμ_２中から無作為に選択される。

【0050】

受信者（Ｂｏｂ）は、それぞれ確率ｐ_Ｚ ^Ｂ、ｐ_Ｘ ^Ｂを使用してＺ基底またはＸ基底でキュービットを測定する。Ｚ基底の測定は、受信者がビット値を復旧することができるようにする光子の到着時間の直接測定である。Ｘ基底で、２つの連続パルスの間のコヒーレンスは、不均衡干渉計（ｕｎｂａｌａｎｃｅｄ ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ）によって測定される。

【0051】

図２は、本発明の一実施例によって提供される量子暗号キー分配システム１０００の構成を示したものである。

【0052】

送信者（Ａｌｉｃｅ）１００は、パルスを送信する送信装置であって、レーザ１１０、フィルター１２０、ピエゾ電子光ファイバストレッチャ（Ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｆｉｂｅｒ ｓｔｒｅｔｃｈｅｒ）１３３、送信側第１ファラデーミラー１３１、送信側第２ファラデーミラー１３２、強度変調器（ＩＭ；Ｉｎｔｅｎｓｉｔｙ Ｍｏｄｕｌａｔｏｒ）１４０、ＲＦ増幅器１４１、ＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｏｒ）１４２、第１制御部１７０、分散補償光ファイバ（ＤＣＦ；Ｄｉｓｐｅｒｓｉｏｎ Ｃｏｍｐｅｎｓａｔｉｎｇ Ｆｉｂｅｒ）１５０、及び可変減衰器（ＶＡ；Ｖａｒｉａｂｌｅ Ａｔｔｅｎｕａｔｏｒ）１６０を含むことができる。

【0053】

例えば、レーザ１１０は、１５５０ｎｍの高速利得－スイッチド分配フィードバックレーザ（ｆａｓｔ ｇａｉｎ－ｓｗｉｔｃｈｅｄ ｄｉｓｔｒｉｂｕｔｅｄ ｆｅｅｄｂａｃｋ ｌａｓｅｒ）であり得、フィルター１２０は２７０ｐｍバンドパスフィルターであり得、第１制御部１７０は１０Ｇｈｚで動作するＦＰＧＡであり得るが、本発明はこれに限定されるものではない。

【0054】

本発明の一実施例に使用される受信者（Ｂｏｂ）２００は、パルスを受信する受信装置であって、ビームスプリッタ（ＢＳ；ＢｅａｍＳｐｌｉｔｔｅｒ）２１０、ビームスプリッタ２１０に連結されて受信された状態を感知するためのデータライン２４１、ビームスプリッタ２１０に連結されて攻撃者の存在を感知するためのモニタリングライン２４２、データライン２４１に連結された第１単一光子感知器（ＳＰＤ；Ｓｉｎｇｌｅ－Ｐｈｏｔｏｎ Ｄｅｔｅｃｔｏｒ）２２１、モニタリングライン２４２に連結された第２単一光子感知器２２２、受信側第１ファラデーミラー２３１、受信側第２ファラデーミラー２３２、及びＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）２５０、及び第２制御部２７０を含むことができる。

【0055】

第１単一光子感知器２２１と第２単一光子感知器２２２は、個別光子を感知する装置であって、単一光子検出器と称することもできる。前記単一光子感知器は、高感度で個別光子を感知することができるように設計され、雑音や背景光に簡単に反応することなく、単一光子の存在の有無を確実に区別できるようになっている。ＱＫＤでは、様々な種類の単一光子感知器が使用されることができる。単一光子感知器は、高電子光ダイオード（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅｓ、ＡＰＤｓ）、超伝導ナノワイヤ検出器（Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｎａｎｏｗｉｒｅ Ｄｅｔｅｃｔｏｒｓ、ＳＮＳＰＤｓ）、または単一光子アバランシェダイオード（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅｓ、ＳＰＡＤｓ）などであり得、これと異なる種類のデバイスでもあり得る。このような単一光子感知器は、それぞれ異なる原理に基づいており、１つの光子を感知できる共通の特性を有する。

【0056】

第２制御部２７０は、例えば１０Ｇｈｚの高速クロックで動作するＦＰＧＡであり得るが、本発明がこれに限定されるものではない。第２制御部２７０は、例えば１０Ｇｈｚよりも低いクロックで動作するＦＰＧＡであり得る。

【0057】

本発明の一実施例で使用される送信者１００で生成されたパルスは、量子チャネル３００を介して受信者２００に伝達されることができる。量子チャネル３００は、例えば単一モード光ファイバ（ＳＭＦ；Ｓｉｎｇｌｅ－Ｍｏｄｅ Ｆｉｂｅｒ）で構成されることができる。

【0058】

送信者（Ａｌｉｃｅ）と受信者（Ｂｏｂ）の装置は、それぞれ例えばｆ_Ｘ Ｇｈｚサンプリング速度のＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）によって制御されることができる。これらは、ｆ_Ｘ Ｇｈｚ ＳＦＰ（Ｓｍａｌｌ Ｆｏｒｍ－ｆａｃｔｏｒ Ｐｌｕｇｇａｂｌｅ）トランシーバー基盤の光サービスチャネルを介して同期化されることができる。量子チャネルは、減衰が約０.２ｄＢ／ｋｍの単一モード光ファイバ（ＳＭＦ）のスプールから構成されることができる。ここで、前記ｆ_Ｘは、例えば１０であるかそれより小さい数であり得る。

【0059】

送信者（Ａｌｉｃｅ）側では、レーザ１１０を使用して任意の位相を有するパルスを例えば２.５Ｇｈｚ速度で生成する。狭帯域フィルター（２７０ｐｍ）は、光パルスのスペクトルを制限して光ファイバリンクの色分散効果を制限する。また、このようなパルスは、チャープされるので、フィルタリングは持続時間を約３０ｐｓに短縮する。次に、パルスはアーム長さ（ａｒｍ ｌｅｎｇｔｈ）の差が２００ｐｓの不均衡マイケルソン干渉計（Ｍｉｃｈｅｌｓｏｎ ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ）を通過する。その効果は、各パルスを互いにコヒーレント状態を有する２つのパルスに分割するものである。一方のアームで光ファイバは、干渉計位相を調整するために使用される圧電シリンダーを包むことができる。

【0060】

図２に示す３つの状態を符号化するために、ただ１つの強度変調器（ＩＭ）１４０で具現することができる。

【0061】

符号化するキュービット状態及びパルス振幅は、第１制御部１７０によって無作為に選択されることができる。このために、第１制御部１７０は、擬似乱数生成器を使用することができる。第１制御部１７０からの高速出力は、適切な振幅を有する無線周波数（ＲＦ）パルスを生成する３ビットプログラミング可能なＤＡＣ（デジタル－アナログ変換器）１４２に連結される。ＤＡＣ１４２の出力は、ＲＦ増幅器１４１によって追加で増幅される。このようなパルスは、干渉計を出るパルスの強度を調節するニオブ酸リチウム（ＬｉＮｂＯ３）ＩＭ［ＩＸｂｌｕｅ］を駆動する。ＤＡＣを使用すると、独立的に調整可能な４つのレベルのみを生成することができる。これら４つのレベルは、最終減衰後の平均光子数μ_１、μ_２＝μ_１／２、μ_２／２及び０に該当する。したがってμ_２＝μ_１／２に制約される。この比率はほぼすべての距離で最適値に近い。

【0062】

ＤＣＦ（Ｄｉｓｐｅｒｓｉｏｎ Ｃｏｍｐｅｎｓａｔｉｎｇ Ｆｉｂｅｒ）１５０は、量子チャネルの色分散を事前補償する。このＤＣＦ１５０がないと、５０ｋｍ以後の受信者（Ｂｏｂ）側で２つの連続パルスの間の重畳が量子ビット誤り率（ＱＢＥＲ）を劇的に増加させる。ＤＣＦ１５０は、送信者（Ａｌｉｃｅ）が一部であるため、ＤＣＦ１５０によって量子チャネルの減衰が追加されない。

【0063】

最後に送信者（Ａｌｉｃｅ）の出力に配置された可変減衰期１６０は、出るパルスの所望の平均光子数を設定するために信号を減衰させる。

【0064】

受信者（Ｂｏｂ）２００側では、Ｚ基底とＸ基底との間の分割比率がｒ_Ｚ：ｒ_Ｘであるビームスプリッタ２１０を介して受動的に測定基底を選択する（ｒ_Ｚ＋ｒ_Ｘ＝１００）。前記分割比率は、各伝送距離に応じて最適化することができる。Ｚ基底において、状態は光子の到着時間を測定する第１単一光子感知器２２１に直接伝送される。測定結果は、|ψ_０＞または|ψ_１＞である。Ｘ基底においては、送信者（Ａｌｉｃｅ）側と同じ遅延を有する不均衡マイケルソン干渉計がある。この２番目の干渉計以後に、中央干渉（ｃｅｎｔｒａｌ ｉｎｔｅｒｆｅｒｉｎｇ）と２つの側面ピーク（ｓｉｄｅ ｐｅａｋｓ）の３つのパルスが観測される。干渉計遅延は、クロック周期の正確に半分であるため、隣接するキュービットの側面ピークが出力ポートで重なる。中央干渉時間ビンでの検出が状態|ψ－＞＝（|ψ_０＞－|ψ_１＞）／ｒｏｏｔ（２）に該当するように、送信者（Ａｌｉｃｅ）と受信者（Ｂｏｂ）の干渉計との間の位相差を固定することができる。|ψ＋＞＝（|ψ_０＞＋|ψ_１＞）／ｒｏｏｔ（２）状態に投影された光子は、２番目のポート、すなわち入力ポートを介して干渉計を出る。このようなイベントを感知しない。位相差は、Ｘ基底のＱＢＥＲを誤り信号として取るフィードバックループに一定に維持される。また、量子チャネルの長さ変動を補償するために、自動フィードバックループが検出器とＦＰＧＡとの間に配置された電気的遅延を持続的に調整する。ＦＰＧＡによるサンプリングが例えば１０Ｇｈｚで行われるため、|ψ_０＞及び|ψ_１＞に該当する検出ビン（ｄｅｔｅｃｔｉｏｎ ｂｉｎｓ）は、この時間追跡に使用できる「空き」時間ビン（ｅｍｐｔｙ ｔｉｍｅ ｂｉｎ）として分離する。

【0065】

図３は、本発明の一実施例によって提供されるＴＤＣを含む量子暗号キー分配システムの受信者（Ｂｏｂ）２００の構成を示したものである。

【0066】

受信者（Ｂｏｂ）２００は、ＴＤＣ２５０をさらに含むことができる。

【0067】

ＴＤＣ２５０は、Ｚ基底状態を測定するために利用される。

【0068】

ＴＤＣ２５０は、受信者２００のビームスプリッタ２１０に連結されており、受信された状態を感知するためのデータライン２４１に連結された第１単一光子感知器２２１が出力するデータ信号（Ｓｄ）が入力される。

【0069】

第１単一光子感知器２２１が出力するデータ信号（Ｓｄ）は、０または１の値を有するバイナリ信号であり得る。前記データ信号（Ｓｄ）の時間に応じる波形は、パルスが発生するパルス列の形態を有することができる。例えば、第１単一光子感知器２２１は、自身に単一光子が入力されてこれを検出した場合に、所定デュレーションを有するパルスを出力するデバイスであり得る。

【0070】

また、ＴＤＣ２５０は、クロック信号（ｃｌｋ）が入力されることができる。前記クロック信号は、前記ＴＤＣ２５０がカウントするクロックパルスの列であり得る。前記クロック信号（ｃｌｋ）は、図６に示したＴＤＣに使用されるクロックパルスであり得る。

【0071】

また、ＴＤＣ２５０は、所定の基準タイミング信号（Ｓｒｔ）が入力される。基準タイミング信号（Ｓｒｔ）は、第２制御部２７０が提供するものであり得る。

【0072】

送信者１００と受信者２００は、一連のキュービットの伝送周期に対する情報を共有することができる。また、受信者２００は、送信者１００が一連のキュービットの送信を開始する時点または時区間に関する情報を取得することができ、したがって受信者２００は伝送されるキュービットの受信のために準備することができる。そして、受信者２００は、単一光子が受信者２００に到達する時点と受信者２００が単一光子を検出する検出時点を同期化することができる。前述した技術のため具体的な構成は、この技術分野で既によく知られているものである。

【0073】

一実施例において、前記単一光子感知器は、前記単一光子感知器に入力されるイネーブル信号が特定のロジック状態（例えばロジカルハイ）のときにのみ動作するようになっていることができる。そして、前記イネーブル信号として前記基準タイミング信号（Ｓｒｔ）が提供されることができる。前記基準タイミング信号（Ｓｒｔ）に含まれた一連のパルスの発生周期は、送信者１００が発生させたキュービットの発生周期と一致することができる。

【0074】

また、ＴＤＣ２５０は、データ信号（Ｓｄ）に含まれるパルスの発生時点を示す値を含む信号であるデータタイミング信号を生成して第２制御部２７０に提供することができる。このとき、前記データタイミング信号は、ＴＤＣ２５０はデータ信号（Ｓｄ）に含まれるパルスの発生時点がこれに対応する前記基準タイミング信号（Ｓｒｔ）内の特定のパルスの発生時点との差値を示す値であり得る。

【0075】

図４は、本発明の一実施例によって提供されるＴＤＣに提供されるデータ信号及び基準タイミング信号の例を示す。

【0076】

基準タイミング信号（Ｓｒｔ）は、所定の周期を有するパルス列であり得る。前記パルス列のパルス周期（Ｔｑ）は、送信者（Ａｌｉｃｅ）１００が送信する単位情報の送信周期と同一であり得る。すなわち、前記パルス周期（Ｔｑ）は送信者１００が送信するキュービットの送信周期と同一であり得る。

【0077】

前記基準タイミング信号（Ｓｒｔ）のそれぞれのパルス、すなわちそれぞれの基準パルス（Ｐｒ１、Ｐｒ２、Ｐｒ３、...）は、後述する開始信号（Ｓ１）とみなされる。

【0078】

図４に提示したデータ信号（Ｓｄ）は、第１タイムビンキュービット（第１キュービット情報）（ＱＩ１）及び第２タイムビンキュービット（第２キュービット情報）（ＱＩ２）を含むものとして例示した。

【0079】

データ信号（Ｓｄ）に含まれるそれぞれのパルス、すなわちそれぞれの時間ビン符号化パルス（Ｐｔ１、Ｐｔ２、...）は、後述する終了信号（Ｓ２）とみなされる。

【0080】

図４の例において、第１タイムビンキュービット（ＱＩ１）は、初期時間ビン（Ｅ）と後期時間ビン（Ｌ）のうちの初期時間ビン（Ｅ）にのみ時間ビン符号化パルスが存在する状態（ψ_０＞＝|α＞_Ｅ|０＞_Ｌ）を示し、第２タイムビンキュービット（ＱＩ２）は、初期時間ビン（Ｅ）と後期時間ビン（Ｌ）のうちの後期時間ビン（Ｌ）にのみ時間ビン符号化パルスが存在する状態（|ψ_１＞＝|０＞_Ｅ|α＞_Ｌ）を示す。

【0081】

ＴＤＣ２５０は、基準タイミング信号（Ｓｒｔ）の基準パルス（Ｓ１）の立ち上がりエッジと、前記基準パルスの直後に発生するデータ信号の時間ビン符号化パルス（Ｓ２）の立ち上がりエッジの間の発生時間差（Ｔ）を測定する。このような測定は、基準タイミング信号（Ｓｒｔ）のすべての基準パルスに対して反復的に行われることができる。

【0082】

１つの基準パルス（Ｓ１）の幅と、１つの時間ビン符号化パルス（Ｓ２）の幅が互いに同一ならば、ＴＤＣ２５０は基準パルス（Ｓ１）の立ち下がりエッジと、時間ビン符号化パルス（Ｓ２）の立ち下がりエッジ間の発生時間差を測定するように変形されることもできる。

【0083】

前記発生時間差（Ｔ）は、実質的にＴ１またはＴ２であり得るが、Ｔ１の場合に測定された時間ビンキュービットはビット「０」を示す状態（|ψ_０＞）であり、Ｔ２の場合に測定された時間ビンキュービットはビット「１」を示す状態（|ψ_１＞）であり得る。

【0084】

受信者２００で使用する基準タイミング信号（Ｓｒｔ）のパルス発生時点が、単一光子感知器に入力される光子の到達時点と正確に同期化されたら、前記Ｔ１＝０であり得る。

【0085】

図４においてＴ１＜Ｔ２である。しかし、基準タイミング信号（Ｓｒｔ）とデータ信号（Ｓｄ）との間の相対的な位相の具体的な値によっては、Ｔ１＞Ｔ２でもあり得る。基準タイミング信号（Ｓｒｔ）とデータ信号（Ｓｄ）との間の相対的な位相は量子暗号キー分配システム１０００によって制御されることができる。

【0086】

前述した発生時間差（Ｔ）は、図３で説明したデータタイミング信号に含まれて第２制御部２７０に提供されることができる。

【0087】

以下、本発明の一実施例によって提供されるＴＤＣ２５０の動作原理を詳細に説明する。前記ＴＤＣ２５０は、ＦＰＧＡ１で具現されることができる。

【0088】

図５は、本発明の一実施例によるＴＤＣを具現するＦＰＧＡの構成図を示したものである。

【0089】

図３に示した第２制御部２７０がＦＰＧＡの場合に、前記ＴＤＣ２５０を具現するＦＰＧＡ１は前記第２制御部２７０であり得る。

【0090】

これとは異なって、図３に示した第２制御部２７０がＦＰＧＡではない場合、前記ＴＤＣ２５０は、第２制御部２７０とは別途に提供されるＦＰＧＡで具現されることができる。

【0091】

前記ＴＤＣ２５０は、例えば１０Ｇｈｚのクロックで動作する高速のＦＰＧＡではなく、例えば１００～３００Ｍｈｚのクロックで動作する相対的に低速のＦＰＧＡでも具現することができる。

【0092】

図６は、本発明の一実施例によって第１ディレイライン部に入力される入力パルスを説明するための図である。

【0093】

以下、図５及び図６を共に参照して説明する。

【0094】

ＦＰＧＡ１は、入力信号生成部１０、第１ディレイライン部２０、コード変換部３０、クロックパルスカウント部４０、優先エンコーダ部５０、及び演算部６０を含むことができる。

【0095】

具体的には、前述したＦＰＧＡ１の構成はＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）の構成であり得る。

【0096】

図５のように、入力信号生成部１０は、所定の与えられた開始信号（Ｓ１）の立ち上がりエッジ（Ｅ１）と所定の与えられた終了信号（Ｓ２）の立ち上がりエッジ（Ｅ２）間の発生時間差（Ｔ）を幅として有する入力パルス（Ｐ１）を生成することができる。入力信号生成部１０は、前記生成のために必要な論理ゲートで構成されることができる。

【0097】

第１ディレイライン部２０は、開始信号（Ｓ１）と終了信号（Ｓ２）の発生時間差（Ｔ）を幅として有する入力パルス（Ｐ１）が入力されることができる。そして、第１ディレイライン部２０は、サーモメータコード（Ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅ）（Ｏ１）を出力することができる。このとき、前記サーモメータコードは、第１ディレイライン部２０に含まれるフリップフロップ（ｆｌｉｐ ｆｌｏｐ）の出力値からなる、例えば８ｂｉｔの値として各フリップフロップの出力値を前記サーモメータコードの要素と称することができる。

【0098】

図７は、本発明の一実施例による第１ディレイライン部の構成を示したものである。

【0099】

図８は、図７のバッファのインデックスを説明するための図である。

【0100】

第１ディレイライン部２０は、複数のバッファ（遅延素子、ディレイ要素）（Ｂ）を含むディレイライン（Ｄ_Ｌ）と前記ディレイラインの各バッファ（Ｂ）の出力端子にタップされたＤ－フリップフロップ（ＦＦ）を含むことができる。

【0101】

複数のバッファは、カスケード（ｃａｓｃａｄｅ）遅延方式で連結されることができる。すなわち、複数のバッファは、入力パルス（Ｐ１）が流れる順序にしたがって配列されることができる。

【0102】

図７の入力パルス（Ｐ１）の波形（Ｓｉｇｎａｌ）は、各バッファ（Ｂ）の出力端子で所定のディレイを有して出力されることができる。すなわち、第１バッファ（Ｂ１）の出力値は、第１バッファ（Ｂ１）の出力端子で所定のディレイを有して出力され、第１バッファ（Ｂ１）の出力端子は、第２バッファ（Ｂ２）の入力端子に連結される。第１バッファ（Ｂ１）の出力値（例えば、「１」）は、また第１フリップフロップ（ＦＦ１）に入力されることができる。

【0103】

このとき、各バッファ（Ｂ）間に、またフリップフロップ（ＦＦ）を経てデータパスディレイが発生することができる。例えば、第１バッファ（Ｂ１）の入力値（「１」）が第２バッファ（Ｂ２）に伝達されるまでｄ１だけのディレイが発生することができ、第１バッファ（Ｂ１）の出力値（「１」）が第１フリップフロップ（ＦＦ１）に伝達されるまでｄ１１だけのディレイが発生することができる。同様に、以前のバッファから次のバッファにデータが伝達されるたびにディレイが発生し、任意のバッファから前記任意のバッファに連結されたフリップフロップにデータが伝達されるたびにディレイが発生することができる。

【0104】

図８は、本発明の一実施例によってバッファのインデックスを説明するための図である。

【0105】

図８の表の各フィールドは、バッファ名、インデックス、及びバッファの出力値を示す。

【0106】

各バッファには、各バッファの順序を定義するインデックスが割り当てられることができる。例えば、第１バッファ（Ｂ１）にはインデックス「１」が割り当てられ、第２バッファ（Ｂ２）にはインデックス「２」が割り当てられ、同様に第８バッファ（Ｂ８）にはインデックス「８」が割り当てられることができる。このように各バッファ（Ｂ）を入力パルス（Ｐ１）が流れる順序にしたがって配列して、その順序にしたがってインデックスを配列したときに、例えば１０００個のバッファには、それぞれの１～１０００のインデックスが割り当てられることができる。

【0107】

図９は、データパスディレイを説明するための表を示す。

【0108】

図５及び図９を参照すると、コード変換部３０は、第１ディレイライン部２０から出力された前記サーモメータコード（Ｏ１）（例えば、１１１０００００）の要素の順序（例えば、１、２、３、４、５、６、７、８）を変換して出力することができる。このとき、コード変換部３０が出力するコード（例えば、１１０１００００）（該当バッファのインデックスの順序は１、２、４、５、３、６、７、８）を「変換コード（ＣＯ１）」と称することができる。

【0109】

コード変換部３０が出力する変換コード（ＣＯ１）は、所定の基準に従って前記サーモメータコード（Ｏ１）の要素の順序を整列したものであり得る。このとき、前記所定の基準は、入力パルス（Ｐ１）の出力ノード（Ｎ１）から第１ディレイライン部２０に含まれる複数のフリップフロップ（ＦＦ）のそれぞれの出力ノード（Ｎ２）までの前記データパスディレイであり得る。図９を参照してこれについて詳細に説明する。

【0110】

表の各フィールドは、バッファインデックス番号、第１ディレイの値、第２ディレイの値、合計値（順位）を示すことができる。このとき、前記順位は、全体合計値に対する順位を示すことができる。このとき、前記順位は、合計値が最も小さいバッファが第１順位を有し、合計値が最も高いバッファが最後の順位を有することができる。または他の実施例でその逆も可能である。

【0111】

図７で前述したように、前記合計値は、入力パルス（Ｐ１）が出力されるノード（Ｎ１）から任意のフリップフロップ（例えば、ＦＦ４）までデータが伝達されるのにかかる時間を意味することができる。

【0112】

任意のバッファの入力値が前記任意のバッファに連続した他のバッファに伝達されるまでにかかる時間である第１ディレイと、前記任意のバッファの出力値が前記任意のバッファに連結されたフリップフロップの入力に伝達されるまでかかる時間である第２ディレイとが発生することができる。

【0113】

このとき、各バッファに対して第１ディレイの値及び第２ディレイの値を加えた値をデータパスディレイと称することができる。

【0114】

図７と図９を共に参照すると、各バッファのインデックスを順に羅列したとき、第１ディレイの値と第２ディレイの値の合計値の順位は、各バッファのインデックスの番号の順位と異なることがあり得る。例えば、第３バッファの場合、バッファ配列順位が３位であるため、インデックス番号は「３」であるが、合計値の順位は「５」であり得る。詳しく見ると、第３フリップフロップ（ＦＦ３）までデータが伝達されるためには、第１バッファ（Ｂ１）、第２バッファ（Ｂ２）、及び第３バッファ（Ｂ３）を経ることになる。このとき、第１バッファ（Ｂ１）、第２バッファ（Ｂ２）、第３バッファ（Ｂ３）を経るたびに所定のディレイ（ｄ１、d２、d３）が発生し、第３バッファ（Ｂ３）から出力されたデータが第３フリップフロップ（ＦＦ３）の出力値に出力されるまでのディレイ（ｄ１３）も発生し得る。すなわち、入力パルス（Ｐ１）の出力ノード（Ｎ１）から第３フリップフロップ（ＦＦ３）の出力ノード（Ｎ２、Ｎ２３）にデータが伝達されるまでのディレイは、ｄ１、ｄ２、ｄ３、及びｄ１３を合計した値であり得る。

【0115】

このように各フリップフロップ（ＦＦ３）の出力ノードにデータが伝達されるまでのディレイ（すなわち、合計値）が計算されることができる。

【0116】

例えば、本実施例において、第３フリップフロップ（ＦＦ３）に対するバッファインデックスが３であり、第４フリップフロップ（ＦＦ４）に対するバッファインデックスが４である。すなわち、第４フリップフロップ（ＦＦ３）は、第３フリップフロップ（ＦＦ４）よりも１つのバッファをさらに通過しなければならないが、それにもかかわらず、バッファインデックスが３である第３フリップフロップの出力ノードまでのディレイ合計値がより大きいこともある。

【0117】

コード変換部３０は、前記計算されたディレイ（合計値）を基準として（例えば、合計値が小さい順序から）前記サーモメータコード（Ｏ１）の要素の順序を変換することができる。

【0118】

コード変換部３０が出力した変換コード（ＣＯ１）は、優先エンコーダ部５０に提供されることができる。

【0119】

優先エンコーダ部５０は、長さが長いサーモメータコードをデジタルライズ（デジタル化）することができる。例えば、優先エンコーダ部５０は、５２００ビットのサーモメータコードを１３ビットのサーモメータコードに変換させることができる。例えば、図７で前述したバッファ（ディレイ素子）（Ｂ）及び前記バッファに連結されたフリップフロップ（ＦＦ）がそれぞれ５２００個ならば、５２００個の連続したバイナリナンバー列が出力されるが、これを１３ビットの２進数で表現可能である。

【0120】

すなわち、優先エンコーダ部５０は、コード変換部３０の時間に応じた出力値（ＣＯ１）として、５２００ビットの第１サーモメータコード（ＴＣ１）、及び第２サーモメータコード（ＴＣ２）を１３ビットの２進数で表現することができる。

【0121】

図６を参照すると、第１サーモメータコード（ＴＣ１）は、発生したクロックパルス（ＣＫ）のうちの入力パルス（Ｐ１）の立ち上がりエッジ（Ｅ１）発生以後最初に発生したクロックパルス（ＣＫ２）の立ち上がりエッジ（Ｅ４）時点で、入力パルス（Ｐ１）の立ち上がりエッジに関連してコード変換部３０が出力したコードであり得る。１３ビットで表現された第１サーモメータコード（ＴＣ１）は、演算部６０の入力として提供されることができる。

【0122】

そして、第２サーモメータコード（ＴＣ２）は、発生したクロックパルス（ＣＫ）のうちの入力パルス（Ｐ１）の立ち下がりエッジ（Ｅ２）発生以後最初に発生したクロックパルス（ＣＫ４）立ち上がりエッジ（Ｅ６）時点で、入力パルス（Ｐ１）の立ち下がりエッジ（Ｅ２）に関連してコード変換部３０が出力したコードであり得る。１３ビットで表現された第２サーモメータコード（ＴＣ２）は、演算部６０の入力として提供されることができる。

【0123】

このとき、第１サーモメータコード（ＴＣ１）の時区間及び第２サーモメータコード（ＴＣ２）の時区間は、クロックパルス（ＣＫ）の周期（Ｐｅｒｉｏｄ）より小さいことができる。

【0124】

また、図５及び図６を参照すると、クロックパルスカウント部４０は、入力信号生成部１０から入力パルス（Ｐ１）が入力されることができる。

【0125】

クロックパルスカウント部４０は、入力パルス（Ｐ１）の維持期間（Ｔ）の間に発生したクロックパルス（ＣＫ）の数をカウントすることができる。例えば、図６において、入力パルス（Ｐ１）がオン（ＯN）状態である期間に発生するクロックパルスの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）がエッジ（Ｅ４、Ｅ５）と同じ２つであるため、カウントされた値は２つであり得る。

【0126】

クロックパルスカウント部４０の出力値（Ｃｏａｒｓｅ ｃｏｕｎｔ）、すなわち前記カウントされた値は演算部６０に提供されることができる。

【0127】

図５及び図６を参照すると、演算部６０は、前記第１サーモメータコード（ＴＣ１）、前記第２サーモメータコード（ＴＣ２）、及び前記カウントされたクロックパルスの数を利用して前記発生時間差の値を決定することができる。例えば、前記発生時間差は、２＊Ｐｅｒｉｏｄ＋ＴＣ１－ＴＣ２であり得る。

【0128】

図１０ａ及び図１０ｂは、本発明の一実施例によって複数のディレイライン部を並列構成した図である。

【0129】

図１０ａのように、ディレイライン部２０は、２つ以上の並列に連結されることもできる。このとき、入力信号生成部１０から出力された入力パルス（Ｐ１）は、第１ディレイライン部２１、第２ディレイライン部２２、第３ディレイライン部２３、及び第４ディレイライン部２４にそれぞれ入力されることができる。そして、第１ディレイライン部２１、第２ディレイライン部２２、第３ディレイライン部２３、及び第４ディレイライン部２４から出力された第１サーモメータコード（Ｏ１）、第２サーモメータコード（Ｏ２）、第３サーモメータコード（Ｏ３）、及び第４サーモメータコード（Ｏ４）は、コード変換部３０に入力されることができる。

【0130】

図１０ｂのように、他の実施例で２つのディレイライン部２０が並列に連結されていると仮定することができる。

【0131】

例えば、入力信号生成部１０から出力された入力パルス（Ｐ１）は、入力信号生成部１０の出力端子と第１ディレイライン部２１の入力端子が互いに連結された第１経路（ｐａｔｈ１）そして入力信号生成部１０の出力端子と第２ディレイライン部２２の入力端子が互いに連結された第２経路（ｐａｔｈ２）に沿ってそれぞれ提供されることができる。

【0132】

このとき、入力信号生成部１０から出力された入力パルス（Ｐ１）が第１ディレイライン部２１の入力端子と第２ディレイライン部２２の入力端子に到達する時間は互いに異なり得る。これは、前記第１経路（ｐａｔｈ１）と前記第２経路（ｐａｔｈ）の長さの差による入力ディレイが存在するためである。図１０ａの実施例において、第１経路（ｐａｔｈ１）の長さが第２経路（ｐａｔｈ２）の長さよりも短いため、第１経路（ｐａｔｈ１）を介した入力パルス（ｐａｔｈ１）の入力時区間は第２経路（ｐａｔｈ２）を介した入力パルス（ｐａｔｈ２）の入力時区間よりも小さいことが分かる。

【0133】

図１１ａは、図１０ｂの第１ディレイライン部と第２ディレイライン部の構成を示した図であり、図１１ｂは、本発明の一実施例によって２つのディレイライン部が利用される場合のコード変換部の動作を説明するための図である。

【0134】

図１１ａでは、説明の便宜のために各ディレイライン部内のバッファとフリップフロップはそれぞれ４つずつ含むものとして示した。

【0135】

図１１ｂでは、表の各フィールドは、ディレイライン部の番号、バッファインデックスの番号、第１ディレイの値、第２ディレイの値、第１合計値（第１順位）、及び第１合計値（全体順位）を示すことができる。このとき、前記第１順位は、各ディレイライン部内のバッファのバッファインデックスに対する各合計値に対する順位を示すことができる。そして、前記全体順位は、第１ディレイライン部及び第２ディレイライン部のすべてのバッファのバッファインデックスに対する各合計値に対する順位を示すことができる。このとき、前記第１順位及び全体順位は、合計値が最も小さいバッファが１順位を有し、合計値が最も高いバッファが最後の順位を有することができる。または他の実施例ではその逆も可能である。合計値を求める方法は、図５で説明した通りであり得る。

【0136】

コード変換部３０は、第１ディレイライン部２１が出力するサーモメータコードの要素の合計値、及びバッファインデックス対を合計値が低い順に羅列した第１集合（例えば、｛（Ｄ１、１）、（Ｄ２、２）、（Ｄ３、３）、（Ｄ４、４）｝）の元素と第２ディレイライン部２２が出力するサーモメータコードの要素の合計値、及びインデックス対を合計値が低い順に羅列した第２集合（例えば、｛（Ｄ５、５）、（Ｄ６、６）、（Ｄ７、７）、（Ｄ８、８）｝）の元素を整列して併合して１つの変換コードを生成するようになっていることができる。

【0137】

すなわち、前記第１集合の各元素と前記第２集合の各元素とを合計値が低い順序を基準に整列させることができる。

【0138】

例えば、第１ディレイライン部２１でバッファインデックスの基準出力値は｛１、２、３、４｝であり、第２ディレイライン部２２でバッファインデックスの基準出力値は｛５、６、７、８｝であり得る。そして、図１０ｂ及び図１１ａの実施例において、ディレイ（ｄ１）がディレイ（ｄ５）よりも小さいこともある。したがって、整列した順序は（Ｄ１、１）、（Ｄ２、２）、（Ｄ５、５）、（Ｄ３、３）、（Ｄ６、６）、（Ｄ４、４）、（Ｄ７、７）、（Ｄ８、８）と同じであり得る。前記整列した順に各バッファインデックスに対するフリップフロップの出力値を整列することができる。例えば、整列した値（バッファインデックス）は、０（１）、０（２）、１（４）、１（６）、１（３）、１（５）、０（７）、０（８）であり得る。

【0139】

前述したように、複数のディレイライン部２０が使用される場合、配置によって少しずつ異なる入力ディレイを有することができる。以下に説明する図１２は、複数のディレイライン部が使用される場合、配置によるディレイを示す。

【0140】

図１２は、本発明の一実施例によってコード変換部の適用有無によるディレイのグラフを示す。

【0141】

図１３は、本発明の一実施例によってコード変換部の適用有無によるフリップフロップ出力値の配列基準と図１２のタップの数の増加値について説明するための図である。

【0142】

図１２ａは、コード変換部３０が適用されていない状態のタップの数に応じるディレイグラフを示す図であり、図１２ｂは、コード変換部３０が適用された状態のタップの数に応じるディレイグラフを示す。

【0143】

図１３の表のフィールドは整列前後、フリップフロップ出力値の配列基準、及び全体ディレイ合計値の配列順序を含む。

【0144】

以下、図１２及び図１３を共に参照して説明する。

【0145】

グラフ（ｇ１、ｇ２）の横軸は、タップの数（Ｎｕｍｂｅｒ ｏｆ ｔａｐｓ）を示す。図１１ｂを参照すると、１つのタップは１つのバッファ（遅延素子）（例えば、Ｂ１）及びそれに連結されたフリップフロップ（ＦＦ１）の対を意味することができる。例えば、バッファ及びそれに連結されたフリップフロップの対の数が総１０００個ならば、タップの総数は１０００個であり得る。

【0146】

グラフ（ｇ１、ｇ２）の縦軸は、ディレイ時間（ｎｓ）を示す。前記ディレイ時間は、図９で前述した各バッファにタップされたフリップフロップの出力ノードまでデータが伝達されるのにかかるディレイの合計値を意味することができる。

【0147】

図１１ａ～図１３を共に参照すると、グラフ（ｇ１）でタップの数の増加は、例えばバッファインデックスの増加を意味することができる。例えば、グラフ（ｇ１）の横軸でタップの数が４である場合、バッファインデックス４を意味することができる。このとき、グラフ（ｇ１）の縦軸であるディレイ値は、図１１ｂのようにＤ４（＝ｄ１＋ｄ２＋ｄ３＋ｄ４＋ｄ１４）であり得る。例えば、タップの数が５である場合、バッファインデックス５を意味することができる。このとき、グラフ（ｇ１）の縦軸であるディレイ値は、図１１ｂのようにＤ５（＝ｄ５＋ｄ１５）であり得る。このとき、図１３を参照すると、Ｄ４＞Ｄ５であり得る。ここで、各タップのフリップフロップで観察されるディレイが、タップのインデックス（例えば、インデックス４-＞インデックス５）が増加するのに伴って増加するのではなく、タップのインデックスが増加しても局所的に減少する場合も発生することが分かる。

【0148】

一方、グラフ（ｇ２）でタップの数の増加はバッファインデックスの増加を意味するのではなく、コード変換部３０によって各フリップフロップの出力値が整列された状態での整列順序による位置の増加を意味することができる。例えば、グラフ（ｇ２）の横軸でタップの数が４である場合、整列されたバッファインデックスの位置順は１、２、５、３であって、バッファインデックス３を意味することができる。そして、この場合のグラフ（ｇ２）の縦軸であるディレイ値は、Ｄ３（＝ｄ１＋ｄ２＋ｄ３＋ｄ１３）であり得る。例えば、タップの数が５である場合、整列されたバッファインデックスの位置順は１、２、５、３、６であって、バッファインデックス６を意味することができる。そして、この場合のディレイ値は、Ｄ６（＝ｄ５＋ｄ６＋ｄ１６）であり得る。このとき、図１３を参照すると、Ｄ３＜Ｄ６であり得る。

【0149】

すなわち、図１２ａのように、本発明のコード変換部３０が適用されない場合、タップの数の増加に伴うディレイに対するグラフ（ｇ１）が単調増加する性質をなさないことが分かる。一方、図１２ｂのように本発明のコード変換部３０が適用された場合、タップの数の増加に伴うディレイに対するグラフ（ｇ２）が減少のない増加現象をなすことが分かる。

【0150】

例えば、注文型半導体（特定用途向け集積回路）であるＡＳＩＣとは異なり、プログラミングによって直接設計が可能なＦＰＧＡは、プログラミングによってチップの機能を変えることができる。したがって、ＡＳＩＣとは異なり、ＦＰＧＡに含まれる各構成の機能が変わることができ（または構成の配置によって）タップの数が増加するたびにディレイが常に増加するのではなく、減少する場合もあるため、減少のない増加現象をなさないことがある。

【0151】

しかし、説明したように、グラフ（ｇ２）によってコード変換部３０は、第１ディレイライン部２０の単調増加する性質を補正できることを確認することができる。

【0152】

前述したように、複数のディレイライン部２０が使用される場合、コード変換部によってディレイの整列を提供することができる。その結果、ジッタによる誤差を補正し、時間解像度が高いＴＤＣを提供することができる。例えば、４つのディレイライン部を並列に構成して総９６００個のタップを有する場合、１つのタップ当たり０.８ｐｓの解像度を有するＴＤＣを提供することができる。

【0153】

図１４は、本発明の一実施例によって提供されるＦＰＧＡを含むＰＣＢボードの主要機能部を示すブロック図である。

【0154】

図３の受信者２００は、ＴＤＣ２５０及び第２制御部２７０を含む電子装置を含むことができる。このとき、ＴＤＣ２５０及び／または第２制御部２７０は、ＦＰＧＡ１で具現されたものであり得る。そして、ＦＰＧＡ１は、受信者２００に設置されたＰＣＢボード６００に実装されたものであり得る。

【0155】

ＰＣＢボード６００は、デジタル信号処理が可能な装置であって、ＦＰＧＡ１だけでなく、データインターフェース６０１、クロック生成部６０３、電源部６０４、及び図１４に示されていない他の機能部を含むことができる。

【0156】

データインターフェース６０１は、ＰＣＢボード６００とコンピューティング装置７００間のデータ交換を可能にする装置であって、ＵＳＢ、イーサネット、またはＵＡＲＴからなることができるが、これに限定されるものではない。

【0157】

クロック生成部６０３は、前記ＦＰＧＡ１がカウントするクロックパルスの列（ｔｒａｉｎ）を提供することができる。

【0158】

前記ＦＰＧＡ１が計算した、選択された２つの信号の時間差値はＦＰＧＡ１から出力され、データインターフェース６０１に提供されることができる。データインターフェース６０１は、前記２つの信号の時間差値をコンピューティング装置７００に提供することができる。

【0159】

電源部６０４は、ＰＣＢボード６００で使用される電源を供給する。

【0160】

コンピューティング装置７００は、データインターフェース７０１、ＣＰＵ７０２、及びメモリ７０３を含むことができる。メモリ７０３には、前記ＦＰＧＡ１をプログラムするようになっている構成データ（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｄａｔａ）を含む２進ファイル（ｂｉｎａｒｙ ｆｉｌｅ）が記録されていることができる。ＣＰＵ７０２は、前記２進ファイルをデータインターフェース７０１を介してデータインターフェース６０１に伝達するようにすることができる。

【0161】

前記２進ファイルは、ＦＰＧＡ１のＲＯＭ８０に保存されてＦＰＧＡ１によって利用されることができる。

【0162】

前記構成データは、前記ＦＰＧＡ１が所定のデジタル回路をその内部に構成するようになっていることができる。

【0163】

前記デジタル回路は、第１単一光子感知器が出力するデータ信号（Ｓｄ）を受信する信号受信部７１、所定の基準タイミング信号（Ｓｒｔ）に含まれる基準パルスの発生時刻と前記データ信号に含まれる時間ビン符号化パルス間の発生時刻間の時間差を決定するようになっている時間差決定部７２、前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっているキュービット状態決定部７３、前記量子暗号キー分配システムで生成するキュービットの発生周期と同じ周期を有するパルス列を生成するパルス列生成部７４を含むことができる。参照番号７１、７２、７３、７４が示す部（ｐａｒｔ）の名称は、説明の便宜のために前記のように提示されているが、その具体的な名前は他の名称に修正して提示されることもできる。

【0164】

このとき、前記基準タイミング信号は、前記パルス列であり得る。

【0165】

また、前記デジタル回路は、前述した入力信号生成部１０、第１ディレイライン部２１、第２ディレイライン部２２、コード変換部３０、クロックパルスカウント部４０、優先エンコーダ部５０、及び演算部６０をさらに含むことができる。

【0166】

図１４において、コンピューティング装置７００は、データインターフェース７０１、ＣＰＵ７０２、及びメモリ７０３を含むものとして提示したが、ＦＰＧＡ１に前記２進ファイルを提供することさえできるならば、図１４に示されたものとは異なる構成を有することもできる。

【0167】

前記ＦＰＧＡ１をプログラムするようになっている構成データ（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｄａｔａ）を含むファイルの名称は、前述した２進ファイルではなく他の名称を有することもできる。

【0168】

前記ＲＯＭ８０、前記ＲＯＭ８０を含むＦＰＧＡ１、及び前記メモリ７０３はすべてそれぞれの本発明の一実施例により提供される、電子装置で読み取り可能な不揮発性記録媒体であるものとみなすことができる。

【0169】

説明の便宜のために、図２～図４ではコヒーレント一方向（Ｃｏｈｅｒｅｎｔ Ｏｎｅ Ｗａｙ、ＣＯＷ）方式の例を挙げて説明した。しかし、本発明はこのような実施例に限定されず、時間ビン符号化を使用するＱＫＤならば、本発明が適用されることができる。

【0170】

前述した本発明の実施例を利用して、本発明の技術分野に属する者は本発明の本質的な特性から逸脱しない範囲内に様々な変更及び修正を容易に実施することができる。特許請求の範囲の各請求項の内容は、本明細書によって理解できる範囲内で引用関係がない他の請求項に結合されることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10a】

【図10b】

【図11a】

【図11b】

【図12】

【図13】

【図14】

【手続補正書】

【提出日】2024-08-28

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

受信された量子信号の状態を伝送するためのデータライン（２４１）、
前記データラインに連結された第１単一光子感知器（２２１）、及び
所定の基準タイミング信号（Ｓｒｔ）及び前記第１単一光子感知器が出力するデータ信号（Ｓｄ）を受信するＴＤＣ（２５０）を含み、
前記ＴＤＣは、前記基準タイミング信号に含まれる基準パルスの発生時刻と前記データ信号に含まれる時間ビン符号化パルス間の発生時刻間の時間差を決定するようになっており、
前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっている、量子暗号キー分配システムの受信装置。

【請求項2】

前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっている第２制御部（２７０）をさらに含む、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項3】

前記基準タイミング信号は、前記量子暗号キー分配システムで生成するキュービットの発生周期と同じ周期を有するパルス列または前記キュービットの発生周期と同期化したパルス列信号である、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項4】

前記ＴＤＣは、
前記基準パルスの第１発生時点と、前記第１発生時点以後に発生した前記時間ビン符号化パルスの第２発生時点間の時間差を幅として有する入力パルスが入力される第１ディレイライン部（２０）、及び
前記第１ディレイライン部が出力するサーモメータコードを利用して前記発生時間差を決定する演算部（６０）を含む、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項5】

前記ＴＤＣは、前記サーモメータコードの要素の順序を変換して出力するコード変換部（３０）をさらに含み、
前記演算部は、前記コード変換部が出力した変換コードを利用して前記発生時間差を決定するようになっており、
前記変換コードは所定の基準に従って前記サーモメータコードの要素の順序を整列したものであり、
前記所定の基準は、前記入力パルスの出力ノードから前記第１ディレイライン部に含まれる複数のフリップフロップ（ＦＦ）のそれぞれの出力ノードまでのデータパスディレイである、請求項４に記載の量子暗号キー分配システムの受信装置。

【請求項6】

前記ＴＤＣは、ＦＰＧＡによって具現されたものであり、前記ＦＰＧＡは、前記第１ディレイライン部及び前記演算部を含むようにプログラムされている、請求項４に記載の量子暗号キー分配システムの受信装置。

【請求項7】

前記ＴＤＣは、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、及びＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のうちのいずれか１つのデバイスによって具現されたものであり、前記いずれか１つのデバイスは前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっている、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項8】

前記ＴＤＣは、前記入力パルスが入力される第２ディレイライン部をさらに含み、
前記コード変換部は、前記第１ディレイライン部が出力するサーモメータコードの要素と前記第２ディレイライン部が出力するサーモメータコードの要素を所定の第２基準に従って整列して併合して前記変換コードを生成するようになっており、
前記所定の第２基準は、前記入力パルスの出力ノードから前記第１ディレイライン部及び前記第２ディレイライン部に含まれる複数のフリップフロップのそれぞれの出力ノードまでのデータパスディレイである、請求項５に記載の量子暗号キー分配システムの受信装置。

【請求項9】

前記ＴＤＣは、前記量子暗号キー分配システムで生成するキュービットの発生周期より短い周期を有するクロック信号（ｃｌｋ）を利用するようになっており、
前記ＴＤＣは、
前記基準パルスの立ち上がりエッジ発生時点と前記時間ビン符号化パルスの立ち上がりエッジ発生時点間の時間差を幅として有する前記入力パルスを生成する入力信号生成部（１０）、及び
前記入力パルスの維持期間の間に発生した前記クロック信号のクロックパルスの数をカウントするクロックパルスカウント部（４０）をさらに含み、
前記演算部、前記発生したクロックパルスのうちの最初のクロックパルスの立ち上がりエッジ時点で前記コード変換部が出力した第１サーモメータコード（ＴＣ１）、前記発生したクロックパルスのうちの最後のクロックパルスの直後に発生したクロックパルスの立ち上がりエッジ時点で前記コード変換部が出力した第２サーモメータコード（ＴＣ２）、及び前記カウントされたクロックパルスの数を利用して前記発生時間差の値を決定するようになっている、請求項５に記載の量子暗号キー分配システムの受信装置。

【請求項10】

前記量子信号を受信するビームスプリッタ（２１０）をさらに含み、
前記データライン（２４１）は、前記ビームスプリッタに連結されている、請求項１に記載の量子暗号キー分配システムの受信装置。

【請求項11】

量子暗号キー分配システムに含まれたＦＰＧＡが、
第１単一光子感知器が出力するデータ信号（Ｓｄ）を受信する信号受信部、
所定の基準タイミング信号（Ｓｒｔ）に含まれる基準パルスの発生時刻と前記データ信号に含まれる時間ビン符号化パルス間の発生時刻間の時間差を決定するようになっている時間差決定部、及び
前記時間差を利用して前記時間ビン符号化パルスが示す時間ビンキュービットの状態を決定するようになっているキュービット状態決定部を含むデジタル回路を構成するように、前記ＦＰＧＡをプログラムするようになっている構成データ（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｄａｔａ）を含む２進ファイル（ｂｉｎａｒｙ ｆｉｌｅ）が記録されている、電子装置で読み取り可能な不揮発性記録媒体。

【請求項12】

前記デジタル回路は、前記量子暗号キー分配システムで生成するキュービットの発生周期と同じ周期を有するパルス列を生成するパルス列生成部をさらに含み、
前記基準タイミング信号は前記パルス列である、請求項１１に記載の電子装置で読み取り可能な不揮発性記録媒体。

【請求項13】

前記デジタル回路は、
前記基準パルスの第１発生時点と、前記第１発生時点以後に発生した前記時間ビン符号化パルスの第２発生時点間の時間差を幅として有する入力パルスが入力される第１ディレイライン部（２０）、及び
前記第１ディレイライン部が出力するサーモメータコードを利用して前記発生時間差を決定する演算部（６０）をさらに含む、請求項１１に記載の電子装置で読み取り可能な不揮発性記録媒体。

【外国語明細書】