特開 2025-13682 スーパージャンクションＭＯＳＦＥＴ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025013682

(43)【公開日】2025-01-24

(54)【発明の名称】スーパージャンクションＭＯＳＦＥＴ

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250117BHJP

   H10D 30/01 20250101ALI20250117BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 658E

H01L29/78 658G

H01L29/78 653C

【審査請求】未請求

【請求項の数】2

【出願形態】ＯＬ

【公開請求】

(21)【出願番号】P 2024198085

(22)【出願日】2024-11-13

(71)【出願人】

【識別番号】519117101

【氏名又は名称】高見澤 彰一

(72)【発明者】

【氏名】高見澤 彰一

(57)【要約】

【課題】
シリコン基板に形成した開口幅が小さくアスペクト比が大きなトレンチを、開口部の閉塞を防ぎつつ、高速のエピタキシャル成長により埋め込む方法を提供する。
【解決手段】
高アスペクト比のトレンチが形成されたシリコン基板を選択エピタキシャル成長によりトレンチ開口部に閉塞が生じないように成長温度を950℃から1050℃の範囲に設定し、高濃度の塩化シランをシリコンソースとする反応ガスに塩化水素ガスをトレンチのアスペクト比に応じた量を添加して閉塞が生じない範囲で高速な成長速度でトレンチをエピタキシャル成長で埋め込む。
【選択図】 図１

【特許請求の範囲】

【請求項1】

スーパージャンクションＭＯＳＦＥＴ（ＳJＭＯＳＦＥＴ）において、p型ピラーの上下方向の側壁の形状が平坦で、上部から底部までその幅が一定である構造を有することを特徴とするＳJＭＯＳＦＥＴであって、このＳJＭＯＳＦＥＴは、トレンチフィル型の製造方法を用いて製造されるが、従来おこなわれてきたｎ/ｎ+型基板のｎ型エピタキシャル層にストライプ状のトレンチを形成しｐ型エピタキシャル成長でｐ型ピラーを形成するのではなく、p／ｎ／ｎ+構造のエピタキシャル基板を用い、ｐ型エピタキシャル層を貫通しｎ型エピタキシャル層の中央下部にトレンチの底部が位置するようにトレンチをＲＩＥ等により形成し、そのトレンチを、ボイドや結晶欠陥が生じない、また、ｐ型ピラーとのチャージインバランスが生じないｎ型ドーパント濃度のエピタキシャル成長で埋め込み、直方体に近い形状のｐ型、ｎ型のピラーが交互に配列されたスーパージャンクション(ＳＪ)構造が形成されていることを特徴とするスーパージャンクションＭＯＳＦＥＴ。

【請求項2】

ＳＪ構造を請求項１の製法により形成するにあたり、p型エピタキシャル層にストライプ状のトレンチを形成する工程において、トレンチの幅に対し、トレンチに挟まれるp型シリコン層にはボイドや結晶欠陥が生ずる心配がないので、その幅をトレンチの幅に対してトレンチ加工の精度、品質に問題がない範囲で狭くすることが可能であるので、その範囲でｐ型カラムの幅を狭くして、ＳＪ構造のｐｎカラムのセルピッチを小さくすることを特徴とするＳＪ構造の製造方法であって、ｎ型およびｐ型ピラーの寸法に対して計算から求められるチャージインバランスが生じないｎ型ピラーとｐ型ピラーの不純物濃度になるように、p／ｎ／ｎ+基板のp層とｎ層、及び、ｎ型トレンチ埋め込み層の不純物濃度をドーピングすることにより、素子のリーク電流を抑制し、目的とする耐圧を確保することを特徴とする請求項１に記載のＳＪ構造を特徴とするスーパージャンクションＭＯＳＦEＴ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スーパージャンクション構造を有する半導体装置に関する。

【背景技術】

【0002】

近年、ＳｉＣやＧａＮを用いたパワー半導体の実用化が進んできている。しかし、Ｓｉパワー半導体が３００ｍｍφ基板を用いて製造されるようになっていることもあり、コストパフォーマンスではＳｉ系に追いついてはいない。スーパージャンクションMＯＳＦＥＴ（Super Junction ＭＯＳＦEＴ：ＳＪＭＯＳ）では、３００ｍｍφ化でエピタキシャル成長工程のコストが約２分の１になり、マルチエピ法のエピ層を１２層前後に多層化し微細化を実現しオン抵抗やコスト低減がおこなわれている。Insulated Gate Bipolar Transistor（ＩＧＢＴ）では、ダイオードを組み込んでワンチップ化したＲＣ‐ＩＧＢＴ技術によりＩＧＢＴのモジュールのコスト低減が進んでいる。

【0003】

しかし、３００ｍｍφ化の大口径化は徐々に実現されているが、更なる微細化などによるＳｉパワー半導体素子の更なる性能向上を目指した開発活動は停滞している。その一例として、トレンチフィル型のＳＪＭＯＳの開発は極少数で行われているだけである。２００８年の後４、５年の間に、４，５社が新世代のＳＪＭＯＳ製品をトレンチフィル型の素子で販売した。しかし、その次の高性能世代のＳＪＭＯＳでは多くの会社は、再び、マルチエピ型の製品に戻されている。その後、インフィニオンがオン抵抗の極めて低いマルチエピ型のＳＪＭＯＳ(Ｃ７)を販売して以降、１０年近く、それを超える高性能のＳＪＭＯＳの製品は出てきていなかった。

【0004】

２００８年頃に大手パワー半導体メーカーが製品化したトレンチフィル型のシリコンのＳＪＭＯＳの製造技術は非特許文献１に沿ったトレンチ開口部の閉塞をＨＣＬによりエッチバックするＤＲＡＭのトレンチキャパシターの製法、或いは、ＬＰＣＶＤのトレンチ埋め込む手法を用いた技術に沿った製法のものであった。２００ｍｍφからスリップ対策で輻射加熱型枚葉エピタキシャル装置の生産性の低下をロードロック機構、高速成長によりカバーして製品製造に採用されている。トレンチ開口部で局所的に成長速度が大きくならないようにするために反応律速的な成長が望ましいとの考えは初期のトレンチフィルの特許で説明され、アウレニウスプロットなどにも触れられているが（特許文献１）、成長億度の低下に対する具体的な対応については特許文献２まで無かった。
トレンチフィルエピタキシャル成長技術は、装置メーカーのＡＭＡＴプロセス技術者ではなくデバイスメーカーの技術者が開発を行っていた。そのためか、シリコンエピタキシャル成長を低圧条件で行おうとした。枚葉装置では１０分の１気圧以下の低圧条件では気相均一反応やウォールデポの問題が生じ、ＬＰＣＶＤ のように平均自由工程を上げられず、開口部での閉塞や低成長速度の問題で生産性を上げることができなかった。成長面へのソースの輸送についての定量的検討はそれまでは装置メーカーが主におこなってきたが、装置メーカーの技術者がステップ形状をした成長面へ一様なエピタキシャル成長を行うための詳細な検討が行われることはなかった。このことが、トレンチフィルエピタキシャル技術の実用化は現実的でないとの認識が定着した背景ではないかと思われる。

【0005】

シリコン系パワー半導体ではコスト低減に有効な３００ｍｍφウエーハでの製造が拡大し、ＩＧＢＴとＭＯＳＦＥＴの製造のコスト低減は進んできている。ＩＧＢＴについてはＲＣ‐ＩＧＢＴ技術によるモジュール段階での省エネルギー化も進められている。オン抵抗の低減については、６００Ｖ級のスイッチング素子として用いられるスーパージャンクションＭＯＳＦＥＴの製造を３００ｍｍφ化してエピタキシャル工程コストが半減するので、マルチエピを１２層程度に多層化し微細化と低コスト化を実現している。ＧａＮ on Si基板を用いた素子が徐々に用いられるようになってきている。２００ｍｍφ化が一部で進められているが、電流量の大きな素子には対応が難しい面もあり、シリコンのスーパージャンクションの３００ｍｍφ化も進められ生産量も増えている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００１－１２７２８９号公報

【特許文献2】特許第７３０３９７１号公報

【非特許文献】

【0007】

【非特許文献1】Ｓ.Ｙａｍａｕｃｈｉ,ｅｔ.ａｌ,Ｐｒｏｃ.ＩＳＰＳＤ ２００１,ｐ３６３

【発明の概要】

【発明が解決しようとする課題】

【0008】

スーパージャンクションＭ Ｏ ＳＦ Ｅ Ｔ の製造法の開発が盛んに進められていた２００８年頃には、製造法の比較で、マルチエピ法に比べて、ディープトレンチ法は、１）微細化が容易である、２）工程数が少ない、３）低コストでの製造が可能である点がメリットと思われていた。
しかし、その後のディープトレンチ法の開発においては、ボイドの発生が生じないようにエピタキシャル成長でトレンチを埋め込むためには、エピタキシャル成長速度を極めて低速にする必要があると認識されるようになり、微細化についても、トレンチ開口部に閉塞が起こり易くマルチエピ法以上の微細化ができていない状況となっている。
従来からシリコンエピタキシャル成長のプロセス技術の開発、指導をしてきた装置メーカーのプロセス技術者の活動が無くなり、デバイスメーカーのエピタキシャル技術者が技術開発を行うようになったことが、ディープトレンチ法の微細化、生産性向上ができなかった背景にあると思われる。デバイスメーカーの大半ではシリコンソースにその供給設備導入や設備管理が容易なジクロロシランを用いてきた。このことは、高濃度なシリコンソースを用いにくくし、反応律速的なエピタキシャル成長の実施を難しくしている。その結果トレンチ開口部の狭いトレンチをボイドの発生を抑制し埋め込むことを難しくしている。特許文献１で微細で高アスペクト比のトレンチフィル法の実用化が可能になっているので、更に、オン抵抗の低減を進めることが求められる。

【0009】

それまでは拡散律速的条件でエピタキシャル成長がおこなわれ、反応ガス流を制御して平坦なエピタキシャル基板表面全体へのシリコンソースの供給量を一定にして高速成長でも２％以下の厚さバラツキを実現していた。微細トレンチ基板の実効表面積を誤解し、エピタキシャル成長でトレンチを埋め込むにあたり、どのようなエピタキシャル成長条件を用いるかについての原理的な考えも明確にできていなかったことが、トレンチ埋め込みエピタキシャル成長法で思うような結果が得られなかった理由であると思われる。トレンチ形状の基板表面に一様にエピタキシャル成長をするには反応律速的条件でのエピタキシャル成長が必要となる。反応律速的なエピタキシャル成長においては、基板の結晶方位、表面での吸着ソースの挙動を考慮した上で、シリコンソースの供給状況を考察する必要があるが、デバイスメーカーのエピタキシャル技術者にはシリコン単結晶の方位についての知識は十分ではなかったと言わざるを得ない。それらを総合的に検討することで比較的高速成長でもボイドの発生を回避できることが、特許文献文献１での結果で示されている。
ＧａＮ ｏｎ Ｓｉのスイッチング素子の実用化が進行しつつあるが、シリコン系のスーパージャンクションＭ Ｏ ＳＦ Ｅ Ｔにおいても、更にオン抵抗を低減し、低コスト化を進めることの可能性が無いとの安易に結論すべきではないと思われる。

【0010】

スーパージャンクションＭ Ｏ ＳＦ Ｅ Ｔについては低コスト化が重要な課題となってきたが、コスト構成ではエピタキシャル成長工程の比率が高く、そのコストは枚葉エピタキシャル装置を用いて低減することは易しくない。微細化つまりセルピッチを小さくすることによりオン抵抗を低減することが有効なコスト低減策となる。前記特許文献１では、セルピッチを小さくしてもトレンチを比較的高速でボイドの発生を抑制して埋め込むための技術が示されている。その技術を基本として、ＳＪＭＯＳのｐ型、ｎ型のカラムのピッチ（セルピッチ）を小さくしてＳｉデバイスの低コストでＧａＮ on Ｓｉに近いオン抵抗と更なる実現が望まれる。

【課題を解決するための手段】

【0011】

請求項１に記載の発明は、スーパージャンクションＭＯＳＦＥＴ（ＳJＭＯＳＦＥＴ）において、p型ピラーの上下方向の側壁の形状が平坦で、上部から底部までその幅が略一定である構造を有することを特徴とするＳJＭＯＳＦＥＴであって、このＳJＭＯＳＦＥＴは、トレンチフィル型の製造方法を用いて製造されるが、従来おこなわれてきたｎ/ｎ+型基板のｎ型エピタキシャル層にストライプ状のトレンチを形成しｐ型エピタキシャル成長でｐ型ピラーを形成するのではなく、p／ｎ／ｎ+構造のエピタキシャル基板を用い、ｐ型エピタキシャル層を貫通しｎ型エピタキシャル層の中にトレンチの底部が位置するようにトレンチをＲＩＥ等により形成し、そのトレンチを、ボイドや結晶欠陥が生じない、また、ｐ型ピラーとのチャージインバランスが生じないｎ型ドーパント濃度のエピタキシャル成長で埋め込み、直方体に近い形状のｐ型、ｎ型のピラーが交互に配列されたスーパージャンクション(ＳＪ)構造が形成されていることを特徴とするスーパージャンクションＭＯＳＦＥＴである。

【0012】

本方法ではマルチエピ法を用いないので、ピラーを微細化してもピラーの側面を平坦に形成することに大きな問題は生じない。また、ｐ型ｎ型ピラー形成のためにトレンチを形成する際にp／ｎ／ｎ+基板を用いてエピタキシャル基板のｐ型層をp型ピラーとするので、トレンチをｐ型エピタキシャル層の下部のｎ型層まで掘ることにより、ｐ型ピラーは底部迄トレンチの幅を一定にできる。ｎ型エピタキシャル成長で埋め込むトレンチの幅についてはボイドの発生が抑制でき、生産性が低下しない範囲に設定する。従来はドリフト電流を流すｎ型ピラーにボイドや結晶欠陥が存在するとリーク電流やホットスポットが発生し素子の特性や寿命が低下するので、ｎチャネルＭＯＳでは、ドリフ電流が流れるｎ型ピラー部は結晶欠陥がなく、不純物濃度とその面内分布を厳密に制御できるｎ/ｎ+基板のｎ型エピタキシャル層が用いられてきた。本法では、例えば、特許文献１の方法でトレンチ埋め込みエピタキシャル成長をおこなうことにより、ｎ型ピラー部をエピタキシャル成長により形成してもボイドの発生がなく、結晶欠陥もｎ/ｎ+基板のｎ層と同レベルとなる。 図７は特許文献１の方法でトレンチ埋め込んだ後のＳＪ構造の（１１０）劈開面の欠陥エッチング後のＳＥＭ写真の一例である。ｐｎピラーの結晶性に差がみられない。ｎ型埋め込み領域の抵抗率は正確に評価できないが、反応律速的エピタキシャル成長で埋め込むのでＳＩＭＳレベルでは略一定である。これまで説明した方法でｐ型ｎ型ピラーを直方体に近い微細な形状に形成できることが理解される。

【0013】

ｐ／ｎ+基板にn型トレンチを形成し埋め込みエピタキシャル成長でピラーを形成する製造方法の提案が稀にある。この場合、ｎ型トレンチの底部をｎ+型基板表面にどのように一致させるかについての問題について具体的な方策は示されていない。本方法ではｐ型ピラーの底部の位置をｐ型エピタキシャル層の底部に設定できるので、ｐ型ピラーの長さを高精度に制御できる。ディープトレンチ法で製造されたｐ型ピラーの形状は、図９に一部市販品の解析結果のイメージズを示したが、マルチエピ法と比較して先端部が細く、底部の形状も丸くなり易い。本製法においては、狭いｐ型ピラーの幅を表層部から底部にかけて一定な直方体の形状にでき、ｎ型とｐ型のピラー間のドーピング量の不均衡（チャージインバランス）を小さくできる。その結果、設計値に近い耐圧とオン抵抗特性を実現できるようになる。

【0014】

請求項２の発明は、ＳＪ構造を請求項１の製法により形成するにあたり、p型エピタキシャル層にストライプ状のトレンチを形成する工程において、トレンチの幅に対し、トレンチに挟まれるp型シリコン層にはボイドや結晶欠陥が生ずる心配がないので、その幅をトレンチの幅に対してトレンチ加工の精度、品質に問題がない範囲で狭くすることが可能であるので、その範囲でｐ型カラムの幅を狭くして、ＳＪ構造のｐｎカラムのセルピッチを小さくすることを特徴とするＳＪ構造の製造方法であって、ｎ型およびｐ型ピラーの寸法に対して計算から求められるチャージインバランスが生じないｎ型ピラーとｐ型ピラーの不純物濃度に、p／ｎ／ｎ+基板のp層、ｎ層及びトレンチ埋め込みｎ型エピタキシャル層の不純物濃度を狙ってドーピングすることにより素子のリーク電流を抑制し、目的とする耐圧確保することを特徴とする請求項１に記載のＳＪ構造を特徴とするスーパージャンクションＭＯＳＦEＴである。

【0015】

p型エピタキシャル層にストライプ状のトレンチを形成するにあたり、トレンチを形成する際残すトレンチとトレンチに挟まれるp型シリコン層の幅をトレンチの幅に対して小さくしても、トレンチを埋め込むエピタキシャル成長でボイドの発生を抑制する難しさは大きくは変わらないので、ＳＪ構造のｐｎカラムのセルピッチが３μm＋３μmの６μmの場合、ｐ型カラムを１．０μmとすることにより、セルピッチを４．０μmとすることができる。このことによりオン抵抗を最大３３％低減できることになる。埋め込むトレンチの幅は３μmであるので、ボイドの発生しない埋め込みエピタキシャル成長条件は変わらないので、オン抵抗低減分とチップサイズの低減だけコストの低減の可能性が期待されるようになる。

【発明の効果】

【0016】

トレンチフィル法によるＳＪＭＯＳの製造技術の検討では、微細化が実現されやすいことや工程が少ないことから、オン抵抗の小さい素子を低コストで製造できるとの見方があったが、微細で高アスペクト比のトレンチをエピタキシャル成長で埋め込む際にボイドが発生する問題からマルチエピ法の製造に及ばない状況が続いてきた。この問題を解決する有効な製法技術の一つが特許文献１で提案されているが、本法を用いることで、さらに微細で高アスペクト比のＳＪ構造の製造が可能になり、ＧａＮ ｏｎ Ｓｉを用いたスイッチング素子の特性に近いＳＪＭＯＳ素子を低コストで製造することが可能となる。

【図面の簡単な説明】

【0017】

【図1】本発明に係る代表的な半導体装置の二例の概略断面図である。

【図2】本方法によるスーパージャンクションＭＯＳＦEＴの基板製造工程の概略図である。（a）～（c）

【図3】本方法によるスーパージャンクションＭＯＳＦEＴのトレンチ加工からエピタキシャル成長によるトレンチ埋め込み工程の概略図である。（d）～（f）

【図4】本方法によるスーパージャンクションＭＯＳＦEＴのトレンチ埋め込みエピタキシャルオーバー成長層の研磨による除去工程の概略図である。（ｇ）～（ｈ）

【図5】プレーナー型のスーパージャンクションＭＯＳＦEＴのソース、ゲートの形成工程の概略図である。（p1）～（p2）

【図6】トレンチゲート型のスーパージャンクションＭＯＳＦEＴのソース、ゲートの形成工程の概略図である。（t1）～（t3）

【図7】特許文献１の製法によるSJ構造領域の（１１０）劈開面を欠陥エッチングしたSEM写真。

【図8】SJ構造のｐｎカラムピッチサイズとオン抵抗の理論式と各種方式のおよその実績値と本方法のシミュ―レーションの大まかな予測値

【図9】実施例と一部ディープトレンチ型市販品の断面形状のイメージ図

【発明を実施するための形態】

【0018】

本実施形態に係る半導体装置については、プレーナー型とトレンチゲート型のＳＪＭＯＳＦＥＴがある。初期の製造工程については同等であるので、最初に、プレーナー型のＳＪＭＯＳＦＥＴの製造方法について最後まで説明し、次に、トレンチゲート型のＳＪＭＯＳＦＥＴの製造方法について、プレーナー型の製造方法と異なる点について製造方法を説明する。

【0019】

図１には、プレーナー型とトレンチゲート型のＳＪＭＯＳＦＥＴの製品の断面形状の概略図を示した。図２以降では製造工程の概略のフローを示した。本実施形態では、最初にｐ／ｎ／ｎ+型エピタキシャル基板を最初に作成する。半導体装置は、スーパージャンクション構造を備えた縦形のＭＯＳＦＥＴである。半導体基板としては、ヒ素ドープ、或いは、リン、アンチモンドープでもよいが、ｎ＋型の単結晶シリコン鏡面基板１１上に、ｎ型のシリコンエピタキシャル層１２が設けられている。更に、ｎ型エピタキシャル層１２の上には第１層のｐ型エピタキシャル層１３が形成される。

【0020】

ｐ型エピタキシャル層の厚さはＳＪＭＯＳＦＥＴの耐圧を決めるp型ピラーの長さより若干厚く設定される。次に、p型エピタキシャル層状にトレンチの幅とトレンチ間の距を適切に設定し、酸化膜又はレジスト膜によりマスク膜１４を形成し、ＲＩＥ法、望ましくは深堀エッチングに用いられるボッシュ法により第２層のｎ型エピタキシャル層の下部までエッチングしてトレンチ１５を形成する。この時、ｐ型ピラーの下面は第１のｐ型エピタキシャル層の下面となり、トレンチエピタキシャル層と第２エピタキシャル層の不純物濃度が等しければトレンチ下部の断面形状は矩形となる。

【0021】

3次元実装で用いられるシリコン貫通電極（ＴＳＶ）の作成のための深堀エッチングに広く用いられるＲＩＥの一種であるボッシュ法は、パッシベーションモードとエッチングモードを交互に繰り返すことで側壁のエッチングを抑制することで、アスペクト比５０以上の深堀エッチングを垂直に、高速で行うことができる。但し、１０μｍ／ｍｉｎ程度のエッチング速度では、側壁に３０～８０ｎｍの凹凸を持つスキャロップが発生する。トレンチ埋め込みエピタキシャル成長開始前１０５０℃前後の水素雰囲気下でのプレアニールの条件を適切に設定することによりスキャロップの凹凸をある程度の平坦化はできる。

【0022】

トレンチエッチングが終了した後、レジストをマスクとした場合はそれを除去する。酸化膜をマスクとした場合は、除去する場合と残す場合があるが、以下では酸化膜を残して埋め込みエピタキシャル工程を行う場合について説明する。トレンチ埋め込みエピタキシャル成長の条件設定については、特許文献１に詳しく説明されている。その要点は、反応律速的なエピタキシャル成長が行われるように、トレンチが形成された基板の全成長面でエピタキシャル反応により単位時間に消費されるシリコンソースの量を、そこに供給されるシリコンソースの量が上回るように、供給ガスの流量、組成、反応温度と反応生成物のＨＣＬの添加量を調整して、ボイドの発生を抑制できる範囲での高速な成長速度でトレンチ埋め込みを行うことである。トレンチ幅３μm、アスペクト比２０以上のトレンチを比較的短時間でボイドの発生なし埋め込むことができる。

【0023】

トレンチが完全に埋め込まれるように若干過剰に成長をして、その領域を研磨で除去し、トレンチエッチングでマスクとして用いた酸化膜１７を研磨のストッパーやアライメントマークの再生に用いた後、ｐｎのピラーが繰り返されるＳＪ構造が表面に露出した状態（図４(ｈ）)にする。プレーナー型のＳＪＭＯＳＦＥＴ構造の素子を作成する方法の概要を図５にしめした。アライメント方法を工夫して、適切な位置に、ｐウエル２１、ゲート酸化膜２２、ゲート電極２３、ｎ+ソース２０、層間絶縁膜等を形成し、エピタキシャルｎ+基板をバックラップしたドレイン２５に電極を形成してプレーナー型のＳＪＭＯＳＦＥＴ構造の素子を作成するが、図面では基本構造の理解ができる範囲で層間絶縁膜や電極の一部省略して簡略化している。

【0024】

最近は、性能の優れたトレンチゲート構造のＭＯＳＦＥＴが用いられることが多くなっている。その構造のＭＯＳＦＥＴの作成を行う場合の製造工程の概要を図６の（T1）～（T3）に示した。エピタキシャル成長でp型ベース層３０を堆積する基板の工程（T1）が特異的である。電極と層間絶縁膜の多くは省略している。ｎ型低抵抗のソース領域３１とゲート酸化膜３２、ポリシリコンが主に用いられるゲート電極３３が形成される。この場合はＦＥＴ領域を電子は基板下面に向かい縦型に流れ初期のｎ+基板がバックラップで薄化されるがドレイン３４となる。

【0025】

本方法ではｎ型、ｐ型どちらのピラーの形成に対してもトレンチ埋め込みエピタキシャル成長を用いることができるが、ｐ型ピラー形成にトレンチ埋め込みエピタキシャル法を用いず、p型基板を用いてピラーを微細化して、そのアスペクト比を大きくする点に特徴がある。p型ピラーをトレンチ埋め込みエピタキシャル成長で形成しないので、ボイドの問題は生じない。ｎ型ピラーはボイドが発生しない範囲の幅でトレンチ埋め込みエピタキシャル成長で形成する。その分ｐｎピラーのセルピッチを小さくできるので、オン抵抗を小さくできる。ｐ型ピラーの幅を微細化したとき、形状を高精度に加工しないとｐ型、ｎ型のチャージバランスが悪くなる。しかし、ボッシュ法は幅が１μｍの幅より広いトレンチを高アスペクト比で形成できるので、１．５μｍ幅のｐ型ピラーを残す高精度な加工は問題なく行なうことが可能であるのでピラーの幅起因のチャージインバランスを５％以下にすることは十分可能である。

【0026】

多くの場合、電荷が流れるｎ型ピラーの幅をある程度広くしたＳＪ構造が用いられている。ｐ型、ｎ型のチャージバランスの低下により、耐圧の大幅な低下やオン抵抗が余り大きくならないように、不純物濃度を若干低下させることで、微細化の効果を殆ど低下させずに済む。本方法ではＳＪＭＯＳＦＥＴの耐圧を決めるp型ピラーの長さを設定する耐圧より若干長く設定される。次に、p型エピタキシャル層状にトレンチの幅とトレンチ間の距を適切に設定し、酸化膜又はレジスト膜によりマスク膜を形成し、ＲＩＥ法、望ましくは深堀エッチングに用いられるボッシュ法により第２層のｎ型エピタキシャル層の下部までエッチングしてトレンチを形成する。この時、ｐ型ピラーの下面は第１エピタキシャル層（ｐ型）の下面となり、トレンチエピタキシャル層と第２エピタキシャル層のｎ型不純物濃度が等しければトレンチ下部の断面形状は直方体となる。

【0027】

枚葉エピタキシャル装置では不純物濃度を土２．０％の範囲で制御できるので、チャージインバランスによる耐圧の低下やオン抵抗の顕著な増加は起こらない。今回の製造方法ではｐ型ピラーの幅を１．０μmとして、３．０μm幅のトレンチをｎ型エピタキシャル成長で埋め込む６００Ｖ級のＳＪＭＯＳのオン抵抗が理論値では６．５ｍΩｃｍ₋ｃｍ２となるが、実際のデバイスでどの程度のオン抵抗値が得られるかが問題となる。この実際のオン抵抗を推定するために、市販されているマルチエピ法１社とトレンチフィル法１社についてのＳＥＭＩのセミナーで報告されたチップ解析の２社のセルピッチの値から計算されるオン抵抗値と各々の会社が自社基準で公表しているオン抵抗値を図８のセルピッチとオン抵抗値の関係をプロットした。チャージインバランス等が同程度となるとした場合、本製法でセルピッチを４．０μmとした場合の理論値６．５ｍΩｃｍ₋ｃｍ２が実際どの程度のオン抵抗になるかを推定すると大きくとも７．２ｍΩｃｍ₋ｃｍ２程度になると推定された。マルチエピ法のセルピッチが５．５μｍ前後の市販のオン抵抗特性が最も優れたと言われてきたＳＪＭＯＳと比較しても３０％近くオン抵抗の小さな素子が得られることが想定される。特許文献１の３μm＋３μmピッチのＳＪＭＯＳ特性のシミュレーションの結果より勿論オン抵抗は小さくなる。
図９には、本方法セルピッチ４．０μmの推定素子断面構造と市販のディープトレンチ法セルピッチ７．9μmピッチの素子解析報告に基づいたイメージ図を示した。本製造方法ではｐ型ピラーの形状が矩形になりチャージインバランスを小さくし易いことも解る。

【0028】

コスト面の比較は製造設備等によっても変わるので、単純に比較をすることは難しいが、６００V級のＳＪＭＯＳの製造については、１２から１３層のエピタキシャル成長で微細化して１０ｍΩ-㎠程度の低オン抵抗化する必要がある。この条件では、ディープトレンチ法の方が枚葉装置でのエピ工程コストは低くなると見込まれる。何れも３００ｍｍφ化を行うことは可能であるので、本製造方法には低コスト化の可能性は十分あると推定される。本製法により微細化が容易に行われるようになり、ＧａＮ ｏｎ Ｓｉのオン抵抗にかなり近い特性が実現される可能性もあり、大口径化が容易であることを考慮すれば、コスト的に優位性は現状と変わらないと考えられる。

【符号の説明】

【0029】

１１ ｎ+型低抵抗シリコン鏡面基板、 １２ ｎ型エピタキシャル層(第２層)、
１３ ｐ型エピタキシャル層(第２層)、 １４ ＲＩＥ用マスク膜、
１５ ディープトレンチ、 １６ 埋め込みエピタキシャル層（ｎ型）、
１７ マスク酸化膜、 ２０ ｐウエル、 ２１ ｎ+ソース、
２２ ゲート酸化膜、 ２３ ゲート電極、 ２４ ソース電極、
２５ ｎ+ドレイン、 ２９ ゲート用トレンチ、 ３０ p型ベース層、
３１ ｎ+ソース、 ３２ ゲート酸化膜、 ３３ ゲート電極、
４１ 埋め込みエピタキシャル層（ｐ型）、 ４２、オーバーグロース層（ｐ型）
４３ ｎ型ピラー、44 ｎ型エピタキシャル層（ｎ/ｎ+）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【手続補正書】

【提出日】2024-11-29

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正の内容】

【0004】

２００８年頃に大手パワー半導体メーカーが製品化したトレンチフィル型のシリコンのＳＪＭＯＳの製造技術は非特許文献１に沿ったトレンチ開口部の閉塞をＨＣＬによりエッチバックするＤＲＡＭのトレンチキャパシターの製法、或いは、ＬＰＣＶＤのトレンチ埋め込む手法を用いた技術に沿った製法のものであった。２００ｍｍφからスリップ対策で輻射加熱型枚葉エピタキシャル装置の生産性の低下をロードロック機構、高速成長によりカバーして製品製造に採用されている。トレンチ開口部で局所的に成長速度が大きくならないようにするために反応律速的な成長が望ましいとの考えは初期のトレンチフィルの特許で説明され、アウレニウスプロットなどにも触れられているが（特許文献２）、成長速度の低下に対する具体的な対応については特許文献１まで無かった。
トレンチフィルエピタキシャル成長技術は、装置メーカーのＡＭＡＴプロセス技術者ではなくデバイスメーカーの技術者が開発を行っていた。そのためか、シリコンエピタキシャル成長を低圧条件で行おうとした。枚葉装置では１０分の１気圧以下の低圧条件では気相均一反応やウォールデポの問題が生じ、ＬＰＣＶＤのように平均自由工程を上げられず、開口部での閉塞や低成長速度の問題で生産性を上げることができなかった。成長面へのソースの輸送についての定量的検討はそれまでは装置メーカーが主におこなってきたが、装置メーカーの技術者がステップ形状をした成長面へ一様なエピタキシャル成長を行うための詳細な検討が行われることはなかった。このことが、トレンチフィルエピタキシャル技術の実用化は現実的でないとの認識が定着した背景ではないかと思われる。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正の内容】

【0006】

【特許文献1】特許第７３０３９７１号公報

【特許文献2】特開２００１－１２７２８９号公報

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正の内容】

【0009】

それまでは拡散律速的条件でエピタキシャル成長がおこなわれ、反応ガス流を制御して平坦なエピタキシャル基板表面全体へのシリコンソースの供給量を一定にして高速成長でも２％以下の厚さバラツキを実現していた。微細トレンチ基板の実効表面積を誤解し、エピタキシャル成長でトレンチを埋め込むにあたり、どのようなエピタキシャル成長条件を用いるかについての原理的な考えも明確にできていなかったことが、トレンチ埋め込みエピタキシャル成長法で思うような結果が得られなかった理由であると思われる。トレンチ形状の基板表面に一様にエピタキシャル成長をするには反応律速的条件でのエピタキシャル成長が必要となる。反応律速的なエピタキシャル成長においては、基板の結晶方位、表面での吸着ソースの挙動を考慮した上で、シリコンソースの供給状況を考察する必要があるが、デバイスメーカーのエピタキシャル技術者にはシリコン単結晶の方位についての知識は十分ではなかったと言わざるを得ない。それらを総合的に検討することで比較的高速成長でもボイドの発生を回避できることが、特許文献１での結果で示されている。
ＧａＮ ｏｎ Ｓｉのスイッチング素子の実用化が進行しつつあるが、シリコン系のスーパージャンクションＭＯＳＦＥＴにおいても、更にオン抵抗を低減し、低コスト化を進めることの可能性が無いとの安易に結論すべきではないと思われる。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正の内容】

【0010】

スーパージャンクションＭＯＳＦＥＴについては低コスト化が重要な課題となってきたが、コスト構成ではエピタキシャル成長工程の比率が高く、そのコストは枚葉エピタキシャル装置を用いて低減することは易しくない。微細化つまりセルピッチを小さくすることによりオン抵抗を低減することが有効なコスト低減策となる。前記特許文献１では、セルピッチを小さくしてもトレンチを比較的高速でボイドの発生を抑制して埋め込むための技術が示されている。その技術を基本として、ＳＪＭＯＳのｐ型、ｎ型のカラムのピッチ（セルピッチ）を小さくして、ＧａＮ ｏｎ Ｓｉに近いオン抵抗の低コストのデバイスをシリコンで実用化することが望まれる。