特開 2025-139797 積層セラミックコンデンサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025139797

(43)【公開日】2025-09-29

(54)【発明の名称】積層セラミックコンデンサ

(51)【国際特許分類】

   H01G 4/30 20060101AFI20250919BHJP

【ＦＩ】

H01G4/30 201K

H01G4/30 512

【審査請求】未請求

【請求項の数】2

【出願形態】ＯＬ

(21)【出願番号】P 2024038831

(22)【出願日】2024-03-13

(71)【出願人】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100145713

【弁理士】

【氏名又は名称】加藤 竜太

(74)【代理人】

【識別番号】100165157

【弁理士】

【氏名又は名称】芝 哲央

(72)【発明者】

【氏名】平井 健太

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC09

5E001AD05

5E001AE01

5E001AE02

5E001AE03

5E001AF06

5E001AH08

5E001AJ02

5E082AA01

5E082AB03

5E082BC33

5E082EE04

5E082EE23

5E082EE35

5E082FF05

5E082FG04

5E082FG16

5E082FG26

5E082GG10

5E082GG11

5E082GG12

5E082GG28

5E082JJ03

5E082JJ12

5E082JJ13

5E082JJ23

5E082MM22

5E082MM24

(57)【要約】

【課題】電歪クラックの発生を抑制し、信頼性の高い積層セラミックコンデンサを提供すること。
【解決手段】複数の内層誘電体層２０ｉ及び複数の内部電極層３０が積層する積層体と外部電極を備えた積層セラミックコンデンサであって、長さ方向Ｌ及び積層方向Ｔに平行な断面をみたとき、前記内層誘電体層２０ｉは、長さ方向Ｌの中央部に配置される中央領域と、長さ方向Ｌの端部に配置される端部領域と、含み、内層誘電体層２０ｉの積層方向Ｔの厚みをＴｄとしたとき、前記中央領域は、長さ方向Ｌの寸法をＴｄ／２とし積層方向Ｔの寸法をＴｄとする方形状の領域Ａ１と、前記領域Ａ１と隣接し、長さ方向Ｌの寸法をＴｄ／２とし積層方向Ｔの寸法をＴｄとする方形状の領域Ａ２と、を含み、前記領域Ａ１は、他の領域より空隙率が高く、前記領域Ａ１における空隙率Ｐ１と前記領域Ａ２における空隙率Ｐ２との差は、１％以上５％以下である、積層セラミックコンデンサ１。
【選択図】図５

【特許請求の範囲】

【請求項1】

積層方向に交互に積層される複数の内層誘電体層及び複数の内部電極層を含む内層部と、該内層部を前記積層方向から挟み込む外層部と、を含み、前記積層方向において相対する第１の主面及び第２の主面と、前記積層方向に直交する幅方向において相対する第１の側面及び第２の側面と、前記積層方向及び前記幅方向に直交する長さ方向において相対する第１の端面及び第２の端面と、を備える積層体と、
前記積層体の前記長さ方向の両端部に、少なくとも前記第１の端面及び前記第２の端面をそれぞれ覆うように配置され、前記内部電極層に接続される一対の外部電極と、
を備え、
前記長さ方向及び前記積層方向に平行な断面をみたとき、
前記内層誘電体層は、前記長さ方向の中央部に配置される中央領域と、前記長さ方向の端部に配置される端部領域と、含み、
前記内層誘電体層の前記積層方向の厚みをＴｄとすると、
前記中央領域は、長さ方向の寸法をＴｄ／２とし積層方向の寸法をＴｄとする方形状の領域Ａ１と、前記領域Ａ１と隣接し、長さ方向の寸法をＴｄ／２とし積層方向の寸法をＴｄとする方形状の領域Ａ２と、を含み、
前記領域Ａ１は、他の領域より空隙率が高く、
前記領域Ａ１における空隙率Ｐ１と前記領域Ａ２における空隙率Ｐ２との差は、１％以上５％以下である、積層セラミックコンデンサ。

【請求項2】

前記積層体の前記積層方向の高さをＴｓとしたとき、
前記領域Ａ１と前記領域Ａ２は、前記積層体の前記積層方向において中央に位置する高さＴｓ／１０の範囲に存在する、請求項１に記載の積層セラミックコンデンサ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックコンデンサに関する。

【背景技術】

【0002】

従来より、積層セラミックコンデンサは、誘電体層と内部電極層とが交互に積層され、さらに、その上面と下面に誘電体層が積層された積層体と、該積層体の両端面に形成された一対の外部電極とを備えている。

【0003】

そして、積層セラミックコンデンサは、一般に、チタン酸バリウムなどの誘電体セラミックからなるセラミックグリーンシートと未焼成の内部電極層とを交互に積層してグリーンチップを作製し、当該グリーンチップを焼成した後、得られた積層体の端面に外部電極を形成することにより製造される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１－２３７１３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、積層体を製造する過程において、グリーンチップを焼成すると、誘電体セラミックが収縮し、誘電体層内に空隙が発生する。また、チタン酸バリウムは高誘電率系セラミックのため、電圧印加時に電歪現象によって空隙の部分に応力がかかり易く、空隙が誘電体層内の特定の部分に集中していると、その部分から電歪クラックが発生し、誘電体層の絶縁抵抗が劣化することにより、積層セラミックコンデンサとしての信頼性が低下することとなる。

【0006】

本発明は、電歪クラックの発生を抑制し、信頼性の高い積層セラミックコンデンサを提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明者は、誘電体層内の空隙の分布を制御することにより、電歪クラックの発生率が低減することを見出し、本発明を完成するに至った。

【0008】

すなわち、本発明は、積層方向に交互に積層される複数の内層誘電体層及び複数の内部電極層を含む内層部と、該内層部を前記積層方向から挟み込む外層部と、を含み、前記積層方向において相対する第１の主面及び第２の主面と、前記積層方向に直交する幅方向において相対する第１の側面及び第２の側面と、前記積層方向及び前記幅方向に直交する長さ方向において相対する第１の端面及び第２の端面と、を備える積層体と、
前記積層体の前記長さ方向の両端部に、少なくとも前記第１の端面及び前記第２の端面をそれぞれ覆うように配置され、前記内部電極層に接続される一対の外部電極と、
を備え、
前記長さ方向及び前記積層方向に平行な断面をみたとき、
前記内層誘電体層は、前記長さ方向の中央部に配置される中央領域と、前記長さ方向の端部に配置される端部領域と、含み、
前記内層誘電体層の前記積層方向の厚みをＴｄとすると、
前記中央領域は、長さ方向の寸法をＴｄ／２とし積層方向の寸法をＴｄとする方形状の領域Ａ１と、前記領域Ａ１と隣接し、長さ方向の寸法をＴｄ／２とし積層方向の寸法をＴｄとする方形状の領域Ａ２と、を含み、
前記領域Ａ１は、他の領域より空隙率が高く、
前記領域Ａ１における空隙率Ｐ１と前記領域Ａ２における空隙率Ｐ２との差は、１％以上５％以下である、積層セラミックコンデンサである。

【発明の効果】

【0009】

本発明によれば、誘電体層内の空隙の分布を制御し、電歪クラックの発生を抑制した、信頼性の高い積層セラミックコンデンサを提供することが可能となる。

【図面の簡単な説明】

【0010】

【図1】積層セラミックコンデンサを示す斜視図である。

【図2】図１に示す積層セラミックコンデンサのII-II線断面図（ＬＴ断面）である。

【図3】図１に示す積層セラミックコンデンサのIII-III線断面図（ＷＴ断面）である。

【図4】図１に示す積層セラミックコンデンサの内層部の構造を示す模式図である。

【図5】誘電体層内の空隙の分布状態を示す模式図である。

【発明を実施するための形態】

【0011】

以下、本発明の積層セラミックコンデンサの実施形態について説明するが、本発明がこれに限定されることはない。また、図面は、発明の内容を説明するため、模式的に簡略化して描画している場合があり、描画された構成要素又は構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。

【0012】

（積層セラミックコンデンサ）
図１は、積層セラミックコンデンサを示す斜視図であり、図２は、図１に示す積層セラミックコンデンサのII-II線断面図であり、図３は、図１に示す積層セラミックコンデンサのIII-III線断面図である。図４は、図１に示す積層セラミックコンデンサの内層部の構造を示す模式図である。図１～図４に示す積層セラミックコンデンサ１は、積層体１０と外部電極４０とを備える。外部電極４０は、第１の外部電極４１と第２の外部電極４２とを含む。

【0013】

図１～図３には、ＸＹＺ直交座標系が示されている。Ｘ方向は積層セラミックコンデンサ１及び積層体１０の長さ方向Ｌであり、Ｙ方向は積層セラミックコンデンサ１及び積層体１０の幅方向Ｗであり、Ｚ方向は積層セラミックコンデンサ１及び積層体１０の積層方向Ｔである。これにより、図２に示す断面はＬＴ断面とも称され、図３に示す断面はＷＴ断面とも称される。
なお、長さ方向Ｌ、幅方向Ｗ及び積層方向Ｔは、必ずしも互いに直交する関係になるとは限らず、互いに交差する関係であってもよい。

【0014】

積層セラミックコンデンサのサイズは、長さ方向Ｌの寸法が０．２ｍｍ以上１０ｍｍ以下であり、幅方向Ｗの寸法が０．１ｍｍ以上１０ｍｍ以下、積層方向Ｔの寸法が０．１ｍｍ以上１０ｍｍ以下であることが好ましい。

【0015】

（積層体）
積層体１０は、略直方体形状であり、積層方向Ｔに相対する第１の主面ＴＳ１及び第２の主面ＴＳ２と、幅方向Ｗに相対する第１の側面ＷＳ１及び第２の側面ＷＳ２と、長さ方向Ｌに相対する第１の端面ＬＳ１及び第２の端面ＬＳ２とを有する。なお、各面の表面には凹凸が設けられ、あるいは、粗されていてもよい。

【0016】

積層体１０の角部及び稜線部には、丸みがつけられていると好ましい。角部は、積層体１０の３面が交わる部分であり、稜線部は、積層体１０の２面が交る部分である。

【0017】

図２及び図３に示すように、積層体１０は、積層方向Ｔに積層された複数の内層誘電体層２０ｉと複数の内部電極層３０とを有する。また、積層体１０は、積層方向Ｔにおいて、内層部１００と、内層部１００を挟み込むように配置された第１の外層部２０１及び第２の外層部２０２とを有する。

【0018】

内層部１００を構成する内層誘電体層２０ｉと外層部２００を構成する外層誘電体層２０ｏは、内層部１００と外層部２００が求める機能が異なることから成分組成が相違していても良い。例えば、内層誘電体層２０ｉは、高い誘電率が求められ、外層誘電体層２０ｏは、高い耐湿性、耐候性、及び強度が求められる。
このため、内層部１００を構成する誘電体層を内層誘電体層２０ｉとし、外層部２００を構成する誘電体層を外層誘電体層２０ｏとして説明するが、内層誘電体層２０ｉと外層誘電体層２０ｏを特に区別する必要がないときは、これらをまとめて誘電体層２０として説明する。

【0019】

（内層部）
図４は、内層部１００の構造を示す模式的に示している。内層部１００は、複数の内層誘電体層２０ｉと複数の内部電極層３０とを含む。内層部１００では、複数の内部電極層３０が内層誘電体層２０ｉを介して対向して配置されている。内層部１００は、静電容量を発生させ実質的にコンデンサとして機能する部分である。

【0020】

誘電体層２０の材料としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、又はＣａＺｒＯ_３等を主成分として含む誘電体セラミックを用いることができる。また、誘電体層２０の材料としては、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、又はＮｉ化合物等を副成分として添加されてもよい。

【0021】

内層誘電体層２０ｉの厚さは、特に限定されないが、例えば、０．２μｍ以上１５μｍ以下であると好ましい。内層誘電体層２０ｉの厚みを小さくすることにより、静電容量を向上させることができる。

【0022】

（外層部）
第１の外層部２０１は、積層体１０の第１の主面ＴＳ１側に配置されており、第２の外層部２０２は、積層体１０の第２の主面ＴＳ２側に配置されている。より具体的には、第１の外層部２０１は、複数の内部電極層３０のうち第１の主面ＴＳ１に最も近い内部電極層３０と第１の主面ＴＳ１との間に配置されており、第２の外層部２０２は、複数の内部電極層３０のうち第２の主面ＴＳ２に最も近い内部電極層３０と第２の主面ＴＳ２との間に配置されている。第１の外層部２０１及び第２の外層部２０２は、内部電極層３０を含まない。

【0023】

外層部２００は、絶縁性の材料によって形成される。第１の外層部２０１と第２の外層部２０２は、それぞれ、複数の外層誘電体層２０ｏで構成することができるが、単一の外層誘電体層２０ｏにより構成してもよい。また、外層誘電体層２０ｏは、内層誘電体層２０ｉと同種の誘電体材料で構成することができるが、求める機能により、内層誘電体層２０ｉとは異なる成分を含有してもよい。

【0024】

複数の内部電極層３０は、複数の第１の内部電極層３１及び複数の第２の内部電極層３２を含む。複数の第１の内部電極層３１及び複数の第２の内部電極層３２は、積層体１０の積層方向Ｔに交互に配置されている。

【0025】

第１の内部電極層３１は、第１の対向電極部３１１と第１の引出電極部３１２とを含み、第２の内部電極層３２は、第２の対向電極部３２１と第２の引出電極部３２２とを含む。

【0026】

第１の対向電極部３１１と第２の対向電極部３２１とは、積層体１０の積層方向Ｔにおいて内層誘電体層２０ｉを介して互いに対向している。第１の対向電極部３１１及び第２の対向電極部３２１の形状は、特に限定されず、例えば略矩形状であればよい。第１の対向電極部３１１と第２の対向電極部３２１とは、静電容量を発生させ実質的にコンデンサとして機能する部分である。

【0027】

第１の引出電極部３１２は、第１の対向電極部３１１から積層体１０の第１の端面ＬＳ１に向けて延在し、第１の端面ＬＳ１において露出している。第２の引出電極部３２２は、第２の対向電極部３２１から積層体１０の第２の端面ＬＳ２に向けて延在し、第２の端面ＬＳ２において露出している。第１の対向電極部３１１と第１の引出電極部３１２の幅方向Ｗの長さは同一でも良いが、異なっていても良い。また、これらの幅方向Ｗの長さは、露出される第１の端面ＬＳ１に向かって徐々に変化しても良い。第２の対向電極部３２１と第２の引出電極部３２２の幅方向Ｗの長さは同一でも良いが、異なっていても良い。また、これらの幅方向Ｗの長さは、露出される第２の端面ＬＳ２に向かって徐々に変化しても良い。

【0028】

これにより、第１の内部電極層３１は第１の外部電極４１に接続され、第１の内部電極層３１と、積層体１０の第２の端面ＬＳ２、すなわち第２の外部電極４２、との間には間隔を設けている。また、第２の内部電極層３２は第２の外部電極４２に接続され、第２の内部電極層３２と、積層体１０の第１の端面ＬＳ１、すなわち第１の外部電極４１、との間には間隔を設けている。

【0029】

第１の内部電極層３１及び第２の内部電極層３２は、金属Ｎｉを主成分として含む。また、第１の内部電極層３１及び第２の内部電極層３２は、例えば、Ｃｕ、Ａｇ、Ｐｄ、Ｓｎ又はＡｕ等の金属、又はＡｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金、から選ばれる少なくとも１つを主成分として含んでもよいし、主成分以外の成分として含んでもよい。更に、第１の内部電極層３１及び第２の内部電極層３２は、内層誘電体層２０ｉに含まれるセラミックと同一組成系の誘電体の粒子を主成分以外の成分として含んでいてもよい。なお、本明細書において、主成分の金属とは、最も重量％が高い金属成分をいう。

【0030】

第１の内部電極層３１及び第２の内部電極層３２の厚さは、特に限定されないが、例えば、０．２μｍ以上２．０μｍ以下であると好ましく、０．３μｍ以上０．３５μｍ以下であるとより好ましい。第１の内部電極層３１及び第２の内部電極層３２の枚数は、特に限定されない。

【0031】

なお、内層誘電体層２０ｉ及び内部電極層３０の厚さの測定方法としては、例えば研磨により露出させた積層体の幅方向中央近傍のＬＴ断面を走査型電子顕微鏡にて観察する方法が挙げられる。また、各値は、長さ方向の複数個所の測定値の平均値であってもよいし、更に積層方向の複数個所の測定値の平均値であってもよい。

【0032】

図３に示すように、積層体１０は、幅方向Ｗにおいて、内部電極層３０が対向する電極対向部Ｗ３０と、電極対向部Ｗ３０を挟み込むように配置された第１のサイドギャップ部ＷＧ１及び第２のサイドギャップ部ＷＧ２とを有する。第１のサイドギャップ部ＷＧ１は、電極対向部Ｗ３０と第１の側面ＷＳ１との間に位置し、第２のサイドギャップ部ＷＧ２は、電極対向部Ｗ３０と第２の側面ＷＳ２との間に位置する。より具体的には、第１のサイドギャップ部ＷＧ１は、内部電極層３０の第１の側面ＷＳ１側の端と第１の側面ＷＳ１との間に位置し、第２のサイドギャップ部ＷＧ２は、内部電極層３０の第２の側面ＷＳ２側の端と第２の側面ＷＳ２との間に位置する。第１のサイドギャップ部ＷＧ１及び第２のサイドギャップ部ＷＧ２は、内部電極層３０を含まず、誘電体層２０のみを含む。なお、第１のサイドギャップ部ＷＧ１及び第２のサイドギャップ部ＷＧ２は、Ｗギャップともいう。

【0033】

図２に示すように、積層体１０は、長さ方向Ｌにおいて、内部電極層３０の第１の内部電極層３１と第２の内部電極層３２とが対向する電極対向部Ｌ３０と、第１のエンドギャップ部ＬＧ１と、第２のエンドギャップ部ＬＧ２とを有する。第１のエンドギャップ部ＬＧ１は、電極対向部Ｌ３０と第１の端面ＬＳ１との間に位置し、第２のエンドギャップ部ＬＧ２は、電極対向部Ｌ３０と第２の端面ＬＳ２との間に位置する。より具体的には、第１のエンドギャップ部ＬＧ１は、第２の内部電極層３２の第１の端面ＬＳ１側の端と第１の端面ＬＳ１との間に位置し、第２のエンドギャップ部ＬＧ２は、第１の内部電極層３１の第２の端面ＬＳ２側の端と第２の端面ＬＳ２との間に位置する。第１のエンドギャップ部ＬＧ１は、第２の内部電極層３２を含まず、第１の内部電極層３１及び内層誘電体層２０ｉを含み、第２のエンドギャップ部ＬＧ２は、第１の内部電極層３１を含まず、第２の内部電極層３２及び内層誘電体層２０ｉを含む。第１のエンドギャップ部ＬＧ１は、第１の内部電極層３１の第１の端面ＬＳ１への引出電極部として機能する部分であり、第２のエンドギャップ部ＬＧ２は、第２の内部電極層３２の第２の端面ＬＳ２への引出電極部として機能する部分である。第１のエンドギャップ部ＬＧ１及び第２のエンドギャップ部ＬＧ２は、Ｌギャップともいう。

【0034】

なお、電極対向部Ｌ３０には、上述した第１の内部電極層３１の第１の対向電極部３１１及び第２の内部電極層３２の第２の対向電極部３２１が位置する。また、第１のエンドギャップ部ＬＧ１には、上述した第１の内部電極層３１の第１の引出電極部３１２が位置し、第２のエンドギャップ部ＬＧ２には、上述した第２の内部電極層３２の第２の引出電極部３２２が位置する。

【0035】

積層体１０の厚さの測定方法としては、例えば、研磨により露出させた積層体の幅方向中央近傍のＬＴ断面、又は、研磨により露出させた積層体の長さ方向中央近傍のＷＴ断面を走査型電子顕微鏡にて観察する方法が挙げられる。また、各値は、長さ方向又は幅方向の複数個所の測定値の平均値としてもよい。
同様に、積層体１０の長さの測定方法としては、例えば研磨により露出させた積層体の幅方向中央近傍のＬＴ断面を走査型電子顕微鏡にて観察する方法が挙げられる。また、各値は、積層方向の複数個所の測定値の平均値としてもよい。
同様に、積層体１０の幅の測定方法としては、例えば研磨により露出させた積層体の長さ方向中央近傍のＷＴ断面を走査型電子顕微鏡にて観察する方法が挙げられる。また、各値は、積層方向の複数個所の測定値の平均値としてもよい。

【0036】

（外部電極）
外部電極４０は、第１の外部電極４１と第２の外部電極４２とを含む。

【0037】

第１の外部電極４１は、積層体１０の第１の端面ＬＳ１に配置されており、第１の内部電極層３１に接続されている。第１の外部電極４１は、第１の端面ＬＳ１から、第１の主面ＴＳ１の一部及び第２の主面ＴＳ２の一部に延びていてもよい。また、第１の外部電極４１は、第１の端面ＬＳ１から、第１の側面ＷＳ１の一部及び第２の側面ＷＳ２の一部に延びていてもよい。

【0038】

第２の外部電極４２は、積層体１０の第２の端面ＬＳ２に配置されており、第２の内部電極層３２に接続されている。第２の外部電極４２は、第２の端面ＬＳ２から、第１の主面ＴＳ１の一部及び第２の主面ＴＳ２の一部に延びていてもよい。また、第２の外部電極４２は、第２の端面ＬＳ２から、第１の側面ＷＳ１の一部及び第２の側面ＷＳ２の一部に延びていてもよい。

【0039】

第１の外部電極４１は、第１の下地電極層４１５と第１のめっき層４１６とを有し、第２の外部電極４２は、第２の下地電極層４２５と第２のめっき層４２６とを有する。なお、第１の外部電極４１は第１のめっき層４１６のみから構成されていてもよいし、第２の外部電極４２は第２のめっき層４２６のみから構成されていてもよい。

【0040】

第１の下地電極層４１５及び第２の下地電極層４２５は、金属とガラスとを含む焼成層であってもよい。ガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、又はＬｉ等から選ばれる少なくとも１つを含むガラス成分が挙げられる。具体例として、ホウケイ酸ガラスを用いることができる。金属としては、Ｃｕを主成分として含む。また、金属としては、例えばＮｉ、Ａｇ、Ｐｄ、又はＡｕ等の金属、又はＡｇ－Ｐｄ合金等の合金、から選ばれる少なくとも１つを主成分として含んでもよいし、主成分以外の成分として含んでもよい。

【0041】

焼成層は、金属及びガラスを含む導電性ペーストをディップ法によって積層体に塗布して焼成した層である。なお、内部電極層の焼成後に焼成されてもよく、内部電極層と同時に焼成されてもよい。また、焼成層は、複数層であってもよい。

【0042】

或いは、第１の下地電極層４１５及び第２の下地電極層４２５は、導電性粒子と熱硬化性樹脂とを含む樹脂層であってもよい。樹脂層は、上述した焼成層上に形成されてもよいし、焼成層を形成せずに積層体に直接形成されてもよい。

【0043】

樹脂層は、導電性粒子と熱硬化性樹脂とを含む導電性ペーストを塗布法によって積層体に塗布して焼成した層である。なお、内部電極層の焼成後に焼成されてもよく、内部電極層と同時に焼成されてもよい。また、樹脂層は、複数層であってもよい。

【0044】

焼成層又は樹脂層としての第１の下地電極層４１５及び第２の下地電極層４２５の各々の一層あたりの厚さとしては、特に限定されず、２μｍ以上２２０μｍ以下であってもよい。

【0045】

或いは、第１の下地電極層４１５及び第２の下地電極層４２５は、スパッタ法又は蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の薄膜層であってもよい。

【0046】

第１のめっき層４１６は、第１の下地電極層４１５の少なくとも一部を覆い、第２のめっき層４２６は、第２の下地電極層４２５の少なくとも一部を覆う。第１のめっき層４１６及び第２のめっき層４２６としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、又はＡｕ等の金属、又はＡｇ－Ｐｄ合金等の合金から選ばれる少なくとも１つを含む。

【0047】

第１のめっき層４１６及び第２のめっき層４２６は、それぞれ複数層により形成されていてもよい。好ましくは、Ｎｉめっき及びＳｎめっきの２層構造である。Ｎｉめっき層は、下地電極層がセラミック電子部品を実装する際のはんだによって侵食されることを防止することができ、Ｓｎめっき層は、セラミック電子部品を実装する際のはんだの濡れ性を向上させ、容易に実装することができる。第１のめっき層４１６及び第２のめっき層４２６は、それぞれ、Ｃｕめっき、Ｎｉめっき及びＳｎめっきを積層するなどして３層構造とすることもできる。最外層をＡｕめっきとしてもよい。

【0048】

第１のめっき層４１６及び第２のめっき層４２６の各々の一層あたりの厚さとしては、特に限定されず、１μｍ以上１０μｍ以下であってもよい。

【0049】

（空隙率）
本発明に係る積層セラミックコンデンサ１について、長さ方向Ｌ及び積層方向Ｔに平行なＬＴ断面をみたとき、内層誘電体層２０ｉは、長さ方向Ｌの中央部に配置される中央領域と、長さ方向Ｌの端部に配置される端部領域と、を含む。ここで、中央領域は、電極対向部Ｌ３０を長さ方向Ｌに３等分した際の中央に位置する領域をいう。また、端部領域は、電極対向部Ｌ３０を長さ方向Ｌに３等分した際の中央領域を除く範囲に位置する領域をいう。

【0050】

そして、内層誘電体層２０ｉの積層方向Ｔの厚みをＴｄとすると、内層誘電体層２０ｉの中央領域においては、図５に示すように、長さ方向Ｌの寸法をＴｄ／２とし積層方向の寸法をＴｄとした方形状の領域Ａ１と、領域Ａ１と隣接し、長さ方向の寸法をＴｄ／２とし積層方向Ｔの寸法をＴｄとした方形状の領域Ａ２と、を備えており、領域Ａ１は、他の領域より空隙率が高く、領域Ａ１における空隙率Ｐ１と領域Ａ２における空隙率Ｐ２との差は、１％以上５％以下としている。

【0051】

内層誘電体層２０ｉ内において、空隙Ｐが多く存在する部分は、他の部分と比較して強度が低い。そのため、電歪応力の集中する箇所に空隙Ｐが多数存在すると、空隙を起点としてクラックが発生し易い。特に、空隙の分布状態により内層誘電体層２０ｉの内部において粗密差が大きい領域が存在すると、空隙が多い粗の領域に応力が集中する。
本発明に係る積層セラミックコンデンサは、図５に示すように、内層誘電体層２０ｉの中央領域において、長さ方向Ｌの寸法をＴｄ／２とし積層方向の寸法をＴｄとした方形状の領域Ａ１と、領域Ａ１と隣接し、長さ方向の寸法をＴｄ／２とし積層方向Ｔの寸法をＴｄとした方形状の領域Ａ２と、を備えるとともに、領域Ａ１における空隙率Ｐ１と、領域Ａ２における空隙率Ｐ２との差を１％以上５％以下にすることにより、空隙の疎密の差を低減し、電歪クラックの発生の低減を可能としている。
なお、空隙率Ｐ１と空隙率Ｐ２の差を１％以上５％以下とするが、１％未満であると製造条件により量産に適さない。また、５％を超えると、電歪クラック発生の抑制効果が低下する。

【0052】

図２に示すように、積層体１０の積層方向Ｔの高さをＴｓとしたとき、領域Ａ１と領域Ａ２は、積層体１０の積層方向Ｔにおいて中央に位置する高さＴｓ／１０の範囲に存在することが好ましい。

【0053】

積層セラミックコンデンサにおける電歪応力は、積層体１０の積層方向Ｔの中央の位置に集中し易い。このため、積層体１０の積層方向Ｔにおいて中央に位置する高さＴｓ／１０の範囲に存在する内層誘電体層２０ｉにおいて、空隙による疎密の差を低減することが、電歪クラックの発生を低減するために効果的である。
このため、積層体１０の積層方向Ｔの中央に位置し、高さＴｓ／１０の範囲に存在する内層誘電体層２０ｉにおいて、領域Ａ１の空隙率Ｐ１と領域Ａ２空隙率Ｐ２との差を１％以上５％以下とすることにより、より効率的に電歪クラックの発生を低減することができる。

【0054】

（空隙率の測定）
空隙率の測定としては、研磨により露出させた積層体１０の幅方向Ｗ中央におけるＬＴ断面を走査型電子顕微鏡（ＳＥＭ）にて観察する方法がある。
撮影したＳＥＭ画像を２値化処理することにより空隙Ｐを識別する。そして、ＳＥＭ画像における対象領域の面積と対象領域内の空隙Ｐの面積に基づき、下記の式（１）により空隙率を算出する。例えば、観察範囲は１０μｍ×１０μｍとし、その範囲内における対象領域を分析して、空隙率を算出する。
空隙率（％）＝（空隙の面積／対象領域の面積）×１００ ・・・（１）

【0055】

（積層セラミックコンデンサの製造）
次に、積層セラミックコンデンサの製造方法について一例を説明する。

【0056】

まず、誘電体層を形成するためのセラミックグリーンシートと内部電極用の導電性ペーストを準備する。内部電極用の導電性ペーストには、バインダ及び溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。内部電極用の導電ペーストは内部電極５３を形成する。

【0057】

次に、セラミックグリーンシート上に、たとえば、スクリーン印刷やグラビア印刷などにより、所定のパターンで内部電極用の導電性ペーストが印刷され、それにより内部電極パターンが形成される。

【0058】

次に、内部電極パターンが形成されていない外層用のセラミックグリーンシートが所定枚数積層され、その上に内部電極が形成されたセラミックグリーンシートが順次積層され、その上に外層用のセラミックグリーンシートが所定枚数積層されて、積層シートが作製される。セラミックグリーンシートは、積層セラミックコンデンサ１を構成する誘電体層２０を形成する。

【0059】

得られた積層シートを静水圧プレスなどの手段により積層方向にプレスすることによって、積層ブロックが作製される。次に、積層ブロックが所定のサイズにカットされ、積層チップが切り出される。このとき、バレル研磨などにより、積層チップの角部及び稜線部に丸みがつけられてもよい。

【0060】

さらに、積層チップを焼成することにより、積層体１０が作製される。このときの焼成温度は、誘電体や内部電極の材料にもよるが、９００℃以上１３００℃以下であることが好ましい。

【0061】

積層チップの焼成は、積層チップの中央から両端部に向けて順に圧力を掛けながら行う。積層チップに加える圧力、圧力を加える箇所の移動速度、焼成温度、及び焼成時間を調整することにより、誘電体層における空隙の分布を制御する。

【0062】

次に、ディップ法を用いて、積層体１０の第１の端面ＬＳ１を下地電極層用の電極材料である導電性ペーストに浸漬することによって、第１の端面ＬＳ１に第１の下地電極層４１５用の導電性ペーストを塗布する。同様に、ディップ法を用いて、積層体１０の第２の端面ＬＳ２を下地電極層用の電極材料である導電性ペーストに浸漬することによって、第２の端面ＬＳ２に第２の下地電極層４２５用の導電性ペーストを塗布する。その後、これらの導電性ペーストを焼成することにより、焼成層である第１の下地電極層４１５及び第２の下地電極層４２５が形成される。焼成温度は、６００℃以上９００℃以下であることが好ましい。

【0063】

なお、上述したように、導電性粒子と熱硬化性樹脂とを含む導電性ペーストを塗布法によって塗布して焼成することによって、樹脂層である第１の下地電極層４１５及び第２の下地電極層４２５を形成してもよいし、スパッタ法又は蒸着法等の薄膜形成法により、薄膜である第１の下地電極層４１５及び第２の下地電極層４２５を形成してもよい。

【0064】

その後、第１の下地電極層４１５の表面に第１のめっき層４１６を形成して第１の外部電極４１を形成し、第２の下地電極層４２５の表面に第２のめっき層４２６を形成して第２の外部電極４２を形成する。以上の工程により、積層セラミックコンデンサ１が得られる。

【実施例0065】

電歪試験(クラック検出評価)
積層セラミックコンデンサについて、電歪試験を実施した。
前述の製造方法に従って、空隙の分布が異なるように製造条件を調整したサンプルを、各実験水準のサンプルとして、ロット単位で製造した。各ロット内のサンプルは、同一の設計かつ同一の製造条件で製造されている。実験水準（チップサイズ５種類×４水準）ごとに、同一のロットから、空隙率測定用のサンプルｎ＝２０個、電歪試験用サンプルｎ＝１００個を取り出して準備した。空隙率測定においては測定結果の平均値を用いて評価した。

【0066】

積層セラミックコンデンサの電歪試験は、Ｂ．Ｄ．Ｖ．装置を使用し、昇圧速度を１００Ｖ／ｓｅｃとして、ＤＣ１５０Ｖまで昇圧することにより行った。
試料の評価は、超音波探傷装置を使用してクラックの有無を観察した。
具体的には、まず、試料である積層セラミックコンデンサの主面が上面を向くように整列させた。
次に、整列させた積層セラミックコンデンサの上面に対して、超音波探触子を用いて超音波を照射し、スキャンニングした。このときの超音波の反射波を観測し、底面波よりも早く返ってくる反射波を検出することにより、クラックの有無を確認した。
ここで、クラックが入っていることが確認されたものを電歪不良としてカウントし、同一ロットによるサンプル数ｎ＝１００を母数としてクラック発生率を算出した。

【0067】

判定の基準は、クラック発生率が１０％以下のものは〇（合格）、１０％を超えるものは×（不合格）とした。結果を表１に示す。

【0068】

【表1】

【0069】

表１に示すように、領域Ａ１における空隙率Ｐ１と、領域Ａ２における空隙率Ｐ２との差が１％以上５％以下であるときに、良好な結果であることを確認した。

【0070】

以上、本発明の実施形態について説明したが、本発明は実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の態様で実施することが可能である。

【符号の説明】

【0071】

１ 積層セラミックコンデンサ
１０ 積層体
２０ 誘電体層
３０ 内部電極層
３１ 第１の内部電極層
３１１ 第１の対向電極部
３１２ 第１の引出電極部
３２ 第２の内部電極層
３２１ 第２の対向電極部
３２２ 第２の引出電極部
４０ 外部電極
４１ 第１の外部電極
４１５ 第１の下地電極層
４１６ 第１のめっき層
４２ 第２の外部電極
４２５ 第２の下地電極層
４２６ 第２のめっき層
１００ 内層部
２００ 外層部
２０１ 第１の外層部
２０２ 第２の外層部
Ｐ 空隙
Ｌ３０ 電極対向部
ＬＧ１ 第１のエンドギャップ部
ＬＧ２ 第２のエンドギャップ部
Ｗ３０ 電極対向部
ＷＧ１ 第１のサイドギャップ部
ＷＧ２ 第２のサイドギャップ部
Ｌ 長さ方向
Ｔ 積層方向
Ｗ 幅方向
ＬＳ１ 第１の端面
ＬＳ２ 第２の端面
ＴＳ１ 第１の主面
ＴＳ２ 第２の主面
ＷＳ１ 第１の側面
ＷＳ２ 第２の側面

【図1】

【図2】

【図3】

【図4】

【図5】