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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025140218
(43)【公開日】2025-09-29
(54)【発明の名称】フィルタ回路
(51)【国際特許分類】
H03H 7/01 20060101AFI20250919BHJP
H01F 27/06 20060101ALI20250919BHJP
H01F 27/00 20060101ALI20250919BHJP
H01G 4/40 20060101ALI20250919BHJP
【ＦＩ】
H03H7/01 A
H03H7/01 Z
H01F27/06 103
H01F27/00 S
H01G4/40 321
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2024039447
(22)【出願日】2024-03-13
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】大前 佑貴
【テーマコード（参考）】
5E070
5E082
5J024
【Ｆターム（参考）】
5E070AA01
5E070AA05
5E070AA19
5E082DD07
5J024AA01
5J024AA10
5J024BA02
5J024CA01
5J024DA04
5J024DA29
5J024EA03
(57)【要約】
【課題】小型のフィルタ回路を提供する。
【解決手段】フィルタ回路は、入力端子と、出力端子と、信号経路と、信号経路に挿入されたインダクタと、入力経路に接続される第１キャパシタと、出力経路に接続される第２キャパシタと、第１キャパシタおよび第２キャパシタに接続され、基準電位に接続される第３キャパシタと、を含む。基板と、インダクタを含む素子と、素子の入力側に接続されている第１電極と、素子の出力側に接続されている第２電極と、浮き電極である第３電極と、基準電位に接続されている第４電極と、を備える。第１電極と第３電極とは、対向して第１キャパシタを形成する。第２電極と第３電極とは、対向して第２キャパシタを形成する。第３電極と第４電極とは、対向して第３キャパシタを形成する。
【選択図】図３
【解決手段】フィルタ回路は、入力端子と、出力端子と、信号経路と、信号経路に挿入されたインダクタと、入力経路に接続される第１キャパシタと、出力経路に接続される第２キャパシタと、第１キャパシタおよび第２キャパシタに接続され、基準電位に接続される第３キャパシタと、を含む。基板と、インダクタを含む素子と、素子の入力側に接続されている第１電極と、素子の出力側に接続されている第２電極と、浮き電極である第３電極と、基準電位に接続されている第４電極と、を備える。第１電極と第３電極とは、対向して第１キャパシタを形成する。第２電極と第３電極とは、対向して第２キャパシタを形成する。第３電極と第４電極とは、対向して第３キャパシタを形成する。
【選択図】図３
【特許請求の範囲】
【請求項1】
入力端子と、
出力端子と、
前記入力端子と前記出力端子とを結ぶ信号経路と、
前記信号経路に直列に挿入されるインダクタと、
前記入力端子と前記インダクタとを結ぶ入力経路に一方の電極が接続される第１キャパシタと、
前記出力端子と前記インダクタとを結ぶ出力経路に一方の電極が接続される第２キャパシタと、
前記第１キャパシタおよび前記第２キャパシタに一方の電極が接続され、基準電位に他方の電極が接続される第３キャパシタと、
を含み、
第１方向に厚みを有する基板と、
前記基板の主面および内部の少なくとも一方に設けられ、前記インダクタを含む素子と、
前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記入力端子側の端子と接続されている第１電極と、
前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記出力端子側の端子と接続されている第２電極と、
前記基板の内部に設けられ、浮き電極である第３電極と、
前記基板の主面と第１方向で対向する主面および内部の少なくとも一方に設けられ、基準電位に接続されている第４電極と、
を備え、
前記第１電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、
前記第２電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、
前記第３電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向し、
前記第１電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第１キャパシタの一方の電極であり、
前記第２電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第２キャパシタの一方の電極であり、
前記第３電極のうち、前記第１方向で前記第１電極に対向する部分は、前記第１キャパシタの他方の電極であり、
前記第３電極のうち、前記第１方向で前記第２電極に対向する部分は、前記第２キャパシタの他方の電極であり、
前記第３電極のうち、前記第１方向で前記第４電極に対向する部分は、前記第３キャパシタの一方の電極であり、
前記第４電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第３キャパシタの他方の電極である、フィルタ回路。
出力端子と、
前記入力端子と前記出力端子とを結ぶ信号経路と、
前記信号経路に直列に挿入されるインダクタと、
前記入力端子と前記インダクタとを結ぶ入力経路に一方の電極が接続される第１キャパシタと、
前記出力端子と前記インダクタとを結ぶ出力経路に一方の電極が接続される第２キャパシタと、
前記第１キャパシタおよび前記第２キャパシタに一方の電極が接続され、基準電位に他方の電極が接続される第３キャパシタと、
を含み、
第１方向に厚みを有する基板と、
前記基板の主面および内部の少なくとも一方に設けられ、前記インダクタを含む素子と、
前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記入力端子側の端子と接続されている第１電極と、
前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記出力端子側の端子と接続されている第２電極と、
前記基板の内部に設けられ、浮き電極である第３電極と、
前記基板の主面と第１方向で対向する主面および内部の少なくとも一方に設けられ、基準電位に接続されている第４電極と、
を備え、
前記第１電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、
前記第２電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、
前記第３電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向し、
前記第１電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第１キャパシタの一方の電極であり、
前記第２電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第２キャパシタの一方の電極であり、
前記第３電極のうち、前記第１方向で前記第１電極に対向する部分は、前記第１キャパシタの他方の電極であり、
前記第３電極のうち、前記第１方向で前記第２電極に対向する部分は、前記第２キャパシタの他方の電極であり、
前記第３電極のうち、前記第１方向で前記第４電極に対向する部分は、前記第３キャパシタの一方の電極であり、
前記第４電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第３キャパシタの他方の電極である、フィルタ回路。
【請求項2】
前記第１キャパシタの静電容量は、０．０３ｐＦ以上であり、
前記第２キャパシタの静電容量は、０．０３ｐＦ以上である、請求項１に記載のフィルタ回路。
前記第２キャパシタの静電容量は、０．０３ｐＦ以上である、請求項１に記載のフィルタ回路。
【請求項3】
前記第３電極は、前記第１方向で前記第１電極の少なくとも一部に対向する部分と、前記第１方向で前記第２電極の少なくとも一部に対向する部分とを接続している接続部を有する、請求項１に記載のフィルタ回路。
【請求項4】
前記接続部は、前記第１方向に平面視して、前記素子と重畳しない、請求項３に記載のフィルタ回路。
【請求項5】
前記入力経路に一方の電極が接続され、基準電位に他方の電極が接続されるキャパシタをさらに含み、
前記第１電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向する、請求項１に記載のフィルタ回路。
前記第１電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向する、請求項１に記載のフィルタ回路。
【請求項6】
前記出力経路に一方の電極が接続され、基準電位に他方の電極が接続されるキャパシタをさらに含み、
前記第２電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向する、請求項１に記載のフィルタ回路。
前記第２電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向する、請求項１に記載のフィルタ回路。
【請求項7】
前記第１電極は、前記第１方向に視て前記第１電極同士が重なる部分を有し、
前記第３電極の一部は、前記第１方向の両側で、前記第１電極同士が重なる部分の少なくとも一部と対向する、請求項１に記載のフィルタ回路。
前記第３電極の一部は、前記第１方向の両側で、前記第１電極同士が重なる部分の少なくとも一部と対向する、請求項１に記載のフィルタ回路。
【請求項8】
前記第２電極は、前記第１方向に視て前記第２電極同士が重なる部分を有し、
前記第３電極の一部は、前記第１方向の両側で、前記第２電極同士が重なる部分の少なくとも一部と対向する、請求項１に記載のフィルタ回路。
前記第３電極の一部は、前記第１方向の両側で、前記第２電極同士が重なる部分の少なくとも一部と対向する、請求項１に記載のフィルタ回路。
【請求項9】
前記第３電極は、前記第１方向に視て前記第３電極同士が重なる部分を有し、
前記第１電極および前記第２電極の少なくとも一方の一部は、前記第１方向の両側で、前記第３電極同士が重なる部分の少なくとも一部と対向する、請求項１に記載のフィルタ回路。
前記第１電極および前記第２電極の少なくとも一方の一部は、前記第１方向の両側で、前記第３電極同士が重なる部分の少なくとも一部と対向する、請求項１に記載のフィルタ回路。
【請求項10】
前記素子は、表面実装素子である、請求項１に記載のフィルタ回路。
【請求項11】
前記素子は、前記基板の主面および前記基板の内部の少なくとも一方に形成された導体パターンである、請求項１に記載のフィルタ回路。
【請求項12】
前記素子は、キャパシタをさらに含む、請求項１に記載のフィルタ回路。
【請求項13】
前記第１電極および前記第２電極の少なくとも一方は、別の素子を実装するための電極である、請求項１に記載のフィルタ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フィルタ回路に関する。
【背景技術】
【0002】
特許文献１には、特定の周波数を減衰させる共振回路が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００６－２６２３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、特許文献１に記載の共振装置では、キャパシタの容量を確保するため、電極を大きくする必要がある。
【0005】
本開示は、上記に鑑みてなされたものであって、より小型のフィルタ回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一態様に係るフィルタ回路は、入力端子と、出力端子と、前記入力端子と前記出力端子とを結ぶ信号経路と、前記信号経路に直列に挿入されるインダクタと、前記入力端子と前記インダクタとを結ぶ入力経路に一方の電極が接続される第１キャパシタと、前記出力端子と前記インダクタとを結ぶ出力経路に一方の電極が接続される第２キャパシタと、前記第１キャパシタおよび前記第２キャパシタに一方の電極が接続され、基準電位に他方の電極が接続される第３キャパシタと、を含み、第１方向に厚みを有する基板と、前記基板の主面および内部の少なくとも一方に設けられ、前記インダクタを含む素子と、前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記入力端子側の端子と接続されている第１電極と、前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記出力端子側の端子と接続されている第２電極と、前記基板の内部に設けられ、浮き電極である第３電極と、前記基板の主面と第１方向で対向する主面および内部の少なくとも一方に設けられ、基準電位に接続されている第４電極と、を備え、前記第１電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、前記第２電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、前記第３電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向し、前記第１電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第１キャパシタの一方の電極であり、前記第２電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第２キャパシタの一方の電極であり、前記第３電極のうち、前記第１方向で前記第１電極に対向する部分は、前記第１キャパシタの他方の電極であり、前記第３電極のうち、前記第１方向で前記第２電極に対向する部分は、前記第２キャパシタの他方の電極であり、前記第３電極のうち、前記第１方向で前記第４電極に対向する部分は、前記第３キャパシタの一方の電極であり、前記第４電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第３キャパシタの他方の電極である。
【発明の効果】
【0007】
本開示によれば、より小型のフィルタ回路を提供することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に、本発明の実施形態および変形例を説明する。なお、これらの実施形態および変形例により本発明が限定されるものではない。各実施形態および変形例は例示であり、異なる実施形態および変形例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。また、各実施形態および変形例において、第１実施形態と同様の構成、効果および作用については説明を省略する。
【0010】
（第１実施形態）
図１は、第１実施形態に係るフィルタ回路の主面を示す概略図である。図２は、第１実施形態に係るフィルタ回路の内部を示す概略図である。図３は、図１および図２のＩＩＩ－ＩＩＩ線に沿った断面図である。図１から図３に示すように、第１実施形態に係るフィルタ回路１は、基板２に形成される回路である。図１から図３に示すように、第１実施形態に係るフィルタ回路１は、基板２と、主線路３，４と、素子５と、第１電極１０と、第２電極２０と、第３電極３０と、第４電極４０とを備える。
図１は、第１実施形態に係るフィルタ回路の主面を示す概略図である。図２は、第１実施形態に係るフィルタ回路の内部を示す概略図である。図３は、図１および図２のＩＩＩ－ＩＩＩ線に沿った断面図である。図１から図３に示すように、第１実施形態に係るフィルタ回路１は、基板２に形成される回路である。図１から図３に示すように、第１実施形態に係るフィルタ回路１は、基板２と、主線路３，４と、素子５と、第１電極１０と、第２電極２０と、第３電極３０と、第４電極４０とを備える。
【0011】
基板２は、例えば低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）基板等のセラミック積層基板や、樹脂多層基板やフィルム基板等が例示される。基板２の基材は、誘電体である。基板２は、主面２ａを有する。以下の説明において、基板２の厚み方向をＺ方向、Ｚ方向に垂直な方向をＸ方向、Ｚ方向およびＸ方向に垂直な方向をＹ方向とする。ここで、Ｚ方向は第１方向の一例である。
【0012】
主線路３、４は、フィルタ回路１の信号経路である。主線路３は、フィルタ回路１の入力端子ＩＮと第１電極１０とを結ぶ線路の一部である。図１の例では、主線路３は、Ｘ方向の一方で図示しない入力端子ＩＮに接続され、Ｘ方向の他方で第１電極１０と接続される。主線路４は、フィルタ回路１の出力端子ＯＵＴと第２電極２０とを結ぶ線路の一部である。図１の例では、主線路４は、Ｘ方向の一方で第１電極１０と接続され、Ｘ方向の他方で図示しない出力端子ＯＵＴに接続される。
【0013】
素子５は、後述するインダクタＬ０を含む表面実装素子（ＳＭＤ：Surface Mount Device）である。素子５は、基板２の主面２ａに設けられている。素子５の一方の端子５ａは、第１電極１０を介して入力端子ＩＮと接続されている。素子５の他方の端子５ｂは、第２電極２０を介して出力端子ＯＵＴと接続されている。端子５ａ、５ｂは、低融点金属を含むソルダペーストなどの導電性の接合材である。ここで、低融点金属は、はんだと呼ばれ、例えばスズ合金である。
【0014】
第１電極１０は、入力端子ＩＮ側の素子５の端子５ａと接続されている電極である。第１実施形態では、第１電極１０は、基板２の主面２ａに設けられている。第１電極１０は、主線路３と接続されている。ここで、第１電極１０は、Ｚ方向に平面視した最小の長さが、主線路３の幅より大きい電極である。主線路３の幅とは、主線路３の延在方向と垂直な方向の長さの平均をいう。図１の例では、主線路３の幅とは、Ｙ方向を指す。また、第１電極１０の最小長さとは、第１電極１０の縁上の異なる２点間の最小距離をいう。図１の例では、第１電極１０の最小長さとは、Ｘ方向の長さを指す。図１の例では、第１電極１０は、Ｘ方向の一方側で主線路３に接続されているが、単なる一例であって、主線路３に接続されていればよい。また、第１電極１０の形状は、角が丸められた矩形であるが、これに限られず、円形等、他の形状であってもよい。
【0015】
第２電極２０は、出力端子ＯＵＴ側の素子５の端子５ｂと接続されている電極である。第１実施形態では、第２電極２０は、基板２の主面２ａに設けられている。したがって、第２電極２０は、主線路４と接続されている。ここで、第２電極２０は、Ｚ方向に平面視した最小の長さが、主線路４の幅より大きい電極である。主線路４の幅とは、主線路４の延在方向と垂直な方向の長さの平均をいう。図１の例では、主線路４の幅とは、Ｙ方向を指す。また、第２電極２０の最小長さとは、第２電極２０の縁上の異なる２点間の最小距離をいう。図１の例では、第２電極２０の最小長さとは、Ｘ方向の長さを指す。図１の例では、第２電極２０は、Ｘ方向の他方側で主線路４に接続されているが、単なる一例であって、主線路４に接続されていればよい。また、第２電極２０の形状は、角が丸められた矩形であるが、これに限られず、円形等、他の形状であってもよい。
【0016】
第３電極３０は、浮き電極である。本開示で浮き電極とは、高周波信号が伝達される線路、いわゆるＲＦ（Radio Frequency）ライン、や基準電位（グランドＧＮＤ）に直接接続されていない電極を指す。第１実施形態では、第３電極３０は、基板２の内部に設けられ、第１電極１０および第２電極２０とＺ方向で離隔するように設けられている。第１実施形態では、第３電極３０は、電極パッド３１，３２と、接続部３３とを備える。図２の例では、電極パッド３１，３２と接続部３３とは同一平面上に設けられている。第１実施形態では、電極パッド３２は、第２電極２０と同じ形状である。接続部３３は、電極パッド３１と電極パッド３２とを電気的に接続している部分である。第１実施形態では、接続部３３は、Ｚ方向に平面視して、素子５と重畳しないようにＹ方向に延在して設けられている。これにより、接続部３３と素子５との相互作用を抑制できる。図２の例では、接続部３３の幅は、電極パッド３１、３２のＺ方向に平面視した最小の長さより小さい電極である。接続部３３の幅とは、接続部３３の延在方向と垂直な方向の長さの平均をいう。図２の例では、接続部３３の幅とは、Ｙ方向を指す。また、電極パッド３１、３２の最小長さとは、電極パッド３１、３２の縁上の異なる２点間の最小距離をいう。図２の例では、電極パッド３１、３２の最小長さとは、Ｘ方向の長さを指す。
【0017】
第４電極４０は、基準電位、すなわち後述するグランドＧＮＤ、に接続されている電極である。図３の例では、第４電極４０は、基板２の他方の主面、すなわち主面２ａと反対側の主面（Ｚ方向で対向する主面）に設けられている。第１実施形態では、第４電極４０は、第３電極３０とＺ方向で離隔するように設けられている。
【0018】
図４は、第１実施形態に係るフィルタ回路を示す回路図である。図４に示すように、第１実施形態に係るフィルタ回路１は、入力端子ＩＮと、出力端子ＯＵＴと、インダクタＬ０と、第１キャパシタＣ１と、第２キャパシタＣ２と、第３キャパシタＣ３１、Ｃ３２とを含む。インダクタＬ０は、入力端子ＩＮと出力端子ＯＵＴとを結ぶ信号経路に直列に挿入される。第１キャパシタＣ１の一方の電極は、入力端子ＩＮとインダクタＬ０とを結ぶ入力経路上のノードＮ１に接続される。第１キャパシタＣ１の他方の電極は、第３キャパシタＣ３１の一方の電極に接続される。第２キャパシタＣ２の一方の電極は、出力端子ＯＵＴとインダクタＬ０とを結ぶ入力経路上のノードＮ２に接続される。第２キャパシタＣ２の他方の電極は、第３キャパシタＣ３２の一方の電極に接続される。ここで、第１キャパシタＣ１と第３キャパシタＣ３１とを結ぶ経路上のノードＮ３１と、第２キャパシタＣ２と第３キャパシタＣ３２とを結ぶ経路上のノードＮ３２とは、電気的に接続される。したがって、第１キャパシタＣ１と第２キャパシタＣ２とが直列に接続され、インダクタＬ０は、第１キャパシタＣ１および第２キャパシタＣ２と並列に接続される。これにより、第１キャパシタＣ１、第２キャパシタＣ２および第３キャパシタＣ３の静電容量とインダクタＬ０のインダクタンスを適宜調整することにより、並列共振回路により、所望の減衰極で信号を減衰させることができる。
【0019】
図５は、図１に係るフィルタ回路の等価回路を示す回路図である。第１実施形態では、ノードＮ３１とノードＮ３２が電気的に接続されるため、第１実施形態に係るフィルタ回路は、図５に係る回路と等価である。第１実施形態では、第３キャパシタＣ３は、第３キャパシタＣ３１、Ｃ３２の合成容量を有するキャパシタである。第３キャパシタＣ３の一方の電極は、第１キャパシタＣ１の他方の電極および第２キャパシタＣ２の他方の電極に接続されたノードＮ３に接続される。第３キャパシタＣ３の他方の電極は基準電位（グランドＧＮＤ）に接続される。
【0020】
ここで、第１キャパシタＣ１の静電容量および第２キャパシタＣ２の静電容量は、０．０３ｐＦ以上であることが好ましい。これにより、第１キャパシタＣ１および第２キャパシタＣ２の静電容量が共振特性に寄与するため、所望の減衰極で信号を減衰させることができる。
【0021】
第１実施形態では、第３電極３０は、Ｚ方向で第１電極１０の少なくとも一部に対向する部分を有する。本開示において、Ｚ方向で電極同士が対向するとは、２つの電極のＺ方向の間に導体がないことを指す。図２の例では、第３電極３０の電極パッド３１は、Ｚ方向で第１電極１０の全部と対向する。これにより、第１電極１０と電極パッド３１とで第１キャパシタＣ１が形成される。すなわち、第１電極１０は、ノードＮ１に相当し、第１電極１０の少なくとも一部は、第１キャパシタＣ１の一方の電極に相当する。また、第３電極３０の少なくとも一部は、第１キャパシタＣ１の他方の電極に相当する。図２の例では、第１電極１０は、第１キャパシタＣ１の一方の電極に相当し、第３電極３０の電極パッド３１は、第１キャパシタＣ１の他方の電極に相当する。
【0022】
第１実施形態では、第３電極３０は、Ｚ方向で第２電極２０の少なくとも一部に対向する部分を有する。図２の例では、第３電極３０の電極パッド３２は、Ｚ方向で第２電極２０の全部と対向する。これにより、第３電極３０と第２電極２０とが対向する部分同士で第１キャパシタＣ１が形成される。図２の例では、第２電極２０と電極パッド３２とで第２キャパシタＣ２が形成される。すなわち、第２電極２０はノードＮ２に相当し、第２電極２０の少なくとも一部は、第２キャパシタＣ２の一方の電極に相当する。また、第３電極３０の少なくとも一部は、第２キャパシタＣ２の他方の電極に相当する。図２の例では、第２電極２０は、第２キャパシタＣ２の一方の電極に相当し、第３電極３０の電極パッド３２は、第２キャパシタＣ２の他方の電極に相当する。
【0023】
第１実施形態では、第３電極３０は、Ｚ方向で第４電極４０の少なくとも一部に対向する部分を有する。図２の例では、電極パッド３１および電極パッド３２は、第４電極４０の一部と対向している。これにより、電極パッド３１と第４電極４０とで第３キャパシタＣ３１が形成され、電極パッド３２と第４電極４０とで第３キャパシタＣ３２が形成される。すなわち、第３電極３０の少なくとも一部は、第３キャパシタＣ３１、Ｃ３２の一方の電極に相当し、第４電極４０の少なくとも一部は、第３キャパシタＣ３１、Ｃ３２の他方の電極に相当する。図２の例では、第３電極３０の電極パッド３１は、第３キャパシタＣ３１の一方の電極に相当し、第３電極３０の電極パッド３２は、第３キャパシタＣ３２の一方の電極に相当する。
【0024】
以上説明したように、第１実施形態に係るフィルタ回路１は、入力端子ＩＮと、出力端子ＯＵＴと、入力端子ＩＮと出力端子ＯＵＴとを結ぶ信号経路と、信号経路に直列に挿入されるインダクタＬ０と、入力端子ＩＮとインダクタＬ０とを結ぶ入力経路に一方の電極が接続される第１キャパシタＣ１と、出力端子ＯＵＴとインダクタＬ０とを結ぶ出力経路に一方の電極が接続される第２キャパシタＣ２と、第１キャパシタＣ１および第２キャパシタＣ２に一方の電極が接続され、基準電位（グランドＧＮＤ）に他方の電極が接続される第３キャパシタＣ３と、を含む。第１方向（Ｚ方向）に厚みを有する基板２と、基板２の主面２ａおよび内部の少なくとも一方に設けられ、インダクタＬ０を含む素子５と、基板２の主面２ａおよび内部の少なくとも一方に設けられ、素子５の入力端子ＩＮ側の端子と接続されている第１電極１０と、基板２の主面２ａおよび内部の少なくとも一方に設けられ、素子５の出力端子ＯＵＴ側の端子と接続されている第２電極２０と、基板２の内部に設けられ、浮き電極である第３電極３０と、基板２の主面２ａと反対側の主面および内部の少なくとも一方に設けられ、基準電位に接続されている第４電極４０と、を備える。第１電極１０の少なくとも一部と第３電極３０の少なくとも一部とは、第１方向で対向する。第２電極２０の少なくとも一部と第３電極３０の少なくとも一部とは、第１方向で対向する。第３電極３０の少なくとも一部と第４電極４０の少なくとも一部とは、第１方向で対向する。第１電極１０のうち、第１方向で第３電極３０に対向する部分は、第１キャパシタＣ１の一方の電極である。第２電極２０のうち、第１方向で第３電極３０に対向する部分は、第２キャパシタＣ２の一方の電極である。第３電極３０のうち、第１方向で第１電極１０に対向する部分（電極パッド３１）は、第１キャパシタＣ１の他方の電極である。第３電極３０のうち、第１方向で第２電極２０に対向する部分（電極パッド３２）は、第２キャパシタＣ２の他方の電極である。第３電極３０のうち、第１方向で第４電極４０に対向する部分は、第３キャパシタＣ３の一方の電極である。第４電極４０のうち、第１方向で第３電極３０に対向する部分は、第３キャパシタＣ３の他方の電極である。
【0025】
これにより、基板２の両方の主面に電極を形成してキャパシタを形成する場合と比較して、電気容量を小さくすることなく電極の面積を小さくすることができるので、より小型のフィルタ回路１を提供できる。
【0026】
望ましい態様として、第１キャパシタＣ１の静電容量は、０．０３ｐＦ以上であり、第２キャパシタＣ２の静電容量は、０．０３ｐＦ以上である。これにより、第１キャパシタＣ１および第２キャパシタＣ２の静電容量が共振特性に寄与するため、所望の減衰極で信号を減衰させることができる。
【0027】
望ましい態様として、第３電極３０は、第１方向で第１電極１０の少なくとも一部に対向する部分（電極パッド３１）と、第１方向で第２電極２０の少なくとも一部に対向する部分（電極パッド３２）とを接続している接続部３３を有する。これにより、第１キャパシタＣ１および第２キャパシタＣ２の静電容量が共振特性に寄与するため、所望の減衰極で信号を減衰させることができる。
【0028】
望ましい態様として、接続部３３は、第１方向に平面視して、素子５と重畳しない。これにより、接続部３３と素子５との間に寄生容量が生じることを抑制できる。
【0029】
望ましい態様として、素子５は、表面実装素子である。これにより、インダクタＬ０のインダクタンスを大きくして第１キャパシタＣ１および第２キャパシタＣ２のキャパシタンスを小さくすることができるので、電極の面積をより小さくすることができ、より小型のフィルタ回路１を提供できる。
【0030】
（第１変形例）
図６は、第１変形例に係るフィルタ回路の内部を示す概略図である。図６に示すように、第１変形例に係るフィルタ回路１Ａでは、第３電極３０Ａは接続部３３を複数備える。図６の例では、第３電極３０Ａは接続部３３を２つ備える。一方の接続部３３は、素子５に対してＹ方向の一方側に設けられている。他方の接続部３３は、素子５に対してＹ方向の他方側に設けられている。このような構造にすることにより、電極パッド３１と電極パッド３２とを接続する配線（接続部３３）で発生する寄生インダクタンスを小さくでき、第１キャパシタＣ１と第２キャパシタＣ２とを接続する部分で発生する寄生インダクタンスによるフィルタ特性への影響を小さくすることができる。
図６は、第１変形例に係るフィルタ回路の内部を示す概略図である。図６に示すように、第１変形例に係るフィルタ回路１Ａでは、第３電極３０Ａは接続部３３を複数備える。図６の例では、第３電極３０Ａは接続部３３を２つ備える。一方の接続部３３は、素子５に対してＹ方向の一方側に設けられている。他方の接続部３３は、素子５に対してＹ方向の他方側に設けられている。このような構造にすることにより、電極パッド３１と電極パッド３２とを接続する配線（接続部３３）で発生する寄生インダクタンスを小さくでき、第１キャパシタＣ１と第２キャパシタＣ２とを接続する部分で発生する寄生インダクタンスによるフィルタ特性への影響を小さくすることができる。
【0031】
（第２変形例）
図７は、第２変形例に係るフィルタ回路の内部を示す概略図である。図７に示すように、第２変形例に係るフィルタ回路１Ｂでは、第３電極３０Ｂの接続部３３Ｂは、Ｚ方向に平面視して素子５と重畳する位置に設けられている。このような構造にすることにより、素子５と接続部３３Ｂの全部とが重なるため、素子５と接続部３３Ｂとの間で発生する寄生容量は素子５の実装位置がＹ方向に多少ずれたとしても変化がなく、素子５と接続部３３Ｂとの間で発生する寄生容量を見込んだ上でフィルタ設計をすることができる。
図７は、第２変形例に係るフィルタ回路の内部を示す概略図である。図７に示すように、第２変形例に係るフィルタ回路１Ｂでは、第３電極３０Ｂの接続部３３Ｂは、Ｚ方向に平面視して素子５と重畳する位置に設けられている。このような構造にすることにより、素子５と接続部３３Ｂの全部とが重なるため、素子５と接続部３３Ｂとの間で発生する寄生容量は素子５の実装位置がＹ方向に多少ずれたとしても変化がなく、素子５と接続部３３Ｂとの間で発生する寄生容量を見込んだ上でフィルタ設計をすることができる。
【0032】
（第３変形例）
図８は、第３変形例に係るフィルタ回路の内部を示す概略図である。図８に示すように、第３変形例に係るフィルタ回路１Ｃでは、第３電極３０Ｃの接続部３３Ｃは、幅が主線路３，４より広い。図８の例では、接続部３３ＣのＹ方向の長さは、電極パッド３１、３２の幅と等しく、接続部３３ＣのＹ方向の縁は、電極パッド３１、３２のＹ方向の縁を結んだ直線と重なる。すなわち、図８の例では、第３電極３０Ｃは、矩形状の電極である。
図８は、第３変形例に係るフィルタ回路の内部を示す概略図である。図８に示すように、第３変形例に係るフィルタ回路１Ｃでは、第３電極３０Ｃの接続部３３Ｃは、幅が主線路３，４より広い。図８の例では、接続部３３ＣのＹ方向の長さは、電極パッド３１、３２の幅と等しく、接続部３３ＣのＹ方向の縁は、電極パッド３１、３２のＹ方向の縁を結んだ直線と重なる。すなわち、図８の例では、第３電極３０Ｃは、矩形状の電極である。
【0033】
図９は、第３変形例に係るフィルタ回路の回路図である。図９に示すように、第３変形例に係るフィルタ回路１Ｃは、接続部３３Ｃと第４電極４０で形成される第３キャパシタＣ３３をさらに含む。第３キャパシタＣ３３の一方の端は、ノードＮ３１とノードＮ３２との間のノードＮ３３に接続され、第３キャパシタＣ３３の他方の端は、グランドＧＮＤに接続される。なお、第３変形例に係るフィルタ回路も、図５に係る回路と等価である。第３変形例では、図５に係る回路の第３キャパシタＣ３は、第３キャパシタＣ３１、Ｃ３２、Ｃ３３の合成容量を有するキャパシタに相当する。
【0034】
第３変形例では、接続部３３ＣのＹ方向の幅が大きいため、接続部３３Ｃと第４電極４０の一部との間で静電容量が生じる。これにより、接続部３３Ｃと第４電極４０の一部とで第３キャパシタＣ３が形成される。すなわち、接続部３３Ｃは、第３キャパシタＣ３３の一方の電極およびノードＮ３３に相当し、当該第４電極４０の部分は、第３キャパシタＣ３３の他方の電極に相当する。
【0035】
（第２実施形態）
図１０は、第２実施形態に係るフィルタ回路の内部を示す概略図である。図１１は、図１０のＸＩ－ＸＩ線に沿った断面図である。図１０および図１１に示すように、第２実施形態に係るフィルタ回路１Ｄは、第３電極３０Ｄが第１電極１０の一部および第２電極２０の一部のみと対向する点で第１実施形態と異なる。
図１０は、第２実施形態に係るフィルタ回路の内部を示す概略図である。図１１は、図１０のＸＩ－ＸＩ線に沿った断面図である。図１０および図１１に示すように、第２実施形態に係るフィルタ回路１Ｄは、第３電極３０Ｄが第１電極１０の一部および第２電極２０の一部のみと対向する点で第１実施形態と異なる。
【0036】
図１２は、第２実施形態に係るフィルタ回路を示す回路図である。第２実施形態に係るフィルタ回路１Ｄは、第４キャパシタＣ４と、第５キャパシタＣ５とをさらに有する。第４キャパシタＣ４の一方の端は、ノードＮ１と入力端子ＩＮとの間のノードＮ１２に接続され、第４キャパシタＣ４の他方の端は、グランドＧＮＤに接続される。第５キャパシタＣ５の一方の端は、ノードＮ２と出力端子ＯＵＴとの間のノードＮ２２に接続され、第５キャパシタＣ５の他方の端は、グランドＧＮＤに接続される。
【0037】
第２実施形態では、第３電極３０Ｄの電極パッド３１Ｄは、Ｚ方向で第１電極１０の一部と対向する。すなわち、第１電極１０は、第３電極３０Ｄの電極パッド３１に対向する部分と、第３電極３０Ｄの電極パッド３１に対向しない部分とを有する。図１１の例では、第３電極３０Ｄの電極パッド３１に対向しない第１電極１０の部分は、第４電極４０の一部と対向する。これにより、電極パッド３１に対向する第１電極１０の部分と第３電極３０Ｄの電極パッド３１とで第１キャパシタＣ１が形成される。また、第３電極３０Ｄの電極パッド３１に対向しない第１電極１０の部分と第４電極４０の一部とで静電容量が生じ、第４キャパシタＣ４が形成される。すなわち、第３電極３０Ｄの電極パッド３１に対向しない第１電極１０の部分は、第４キャパシタＣ４の一方の電極およびノードＮ１２に相当し、当該第４電極４０の一部は、第４キャパシタＣ４の他方の電極に相当する。
【0038】
第２実施形態では、第３電極３０Ｄの電極パッド３２Ｄは、Ｚ方向で第２電極２０の一部と対向する。すなわち、第２電極２０は、電極パッド３２に対向する部分と、第３電極３０Ｄの電極パッド３２に対向しない部分とを有する。図１１の例では、第３電極３０Ｄの電極パッド３２に対向しない第２電極２０の部分は、第４電極４０の一部と対向する。これにより、電極パッド３２に対向する第２電極２０の部分と電極パッド３２とで第２キャパシタＣ２が形成される。また、第３電極３０Ｄの電極パッド３２に対向しない第２電極２０の部分と第４電極４０の一部とで静電容量が生じ、第５キャパシタＣ５が形成される。すなわち、第３電極３０Ｄの電極パッド３２に対向しない第２電極２０の部分は、第５キャパシタＣ５の一方の電極およびノードＮ２２に相当し、当該第４電極４０の一部は、第５キャパシタＣ５の他方の電極に相当する。
【0039】
以上説明したように、第２実施形態に係るフィルタ回路１Ｄでは、第１電極１０および第２電極２０の少なくとも一方の少なくとも一部と第４電極４０の少なくとも一部とは、第１方向で対向する。これにより、第４キャパシタＣ４および第５キャパシタＣ５によって、フィルタ回路１Ｄの減衰極がブロードとなるため、減衰する帯域を広くすることができる。
【0040】
以上説明したように、第２実施形態に係るフィルタ回路１Ｄでは、入力経路に一方の電極が接続され、基準電位に他方の電極が接続されるキャパシタ（第４キャパシタＣ４）をさらに含む。第１電極１０の少なくとも一部と第４電極４０の少なくとも一部とは、第１方向で対向する。これにより、当該キャパシタ（第４キャパシタＣ４）によって、フィルタ回路１Ｄの減衰極がブロードとなるため、減衰する帯域を広くすることができる。
【0041】
また、第２実施形態に係るフィルタ回路１Ｄでは、出力経路に一方の電極が接続され、基準電位に他方の電極が接続されるキャパシタ（第５キャパシタＣ５）をさらに含む。第２電極２０の少なくとも一部と第４電極４０の少なくとも一部とは、第１方向で対向する。これにより、当該キャパシタ（第５キャパシタＣ５）によって、フィルタ回路１Ｄの減衰極がブロードとなるため、減衰する帯域を広くすることができる。
【0042】
（第３実施形態）
図１３は、第３実施形態に係るフィルタ回路の基板の主面を示す概略図である。図１４は、第３実施形態に係るフィルタ回路の基板の内部を示す概略図である。図１５は、第３実施形態に係るフィルタ回路の基板の内部を示す概略図である。図１６は、第３実施形態に係るフィルタ回路の基板の内部を示す概略図である。図１７は、図１３から図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図である。図１３から図１７に示すように、第３実施形態に係るフィルタ回路１Ｅは、第１電極１０Ｅ、第２電極２０Ｅおよび第３電極３０Ｅが交互に重なっている点で第１実施形態と異なる。
図１３は、第３実施形態に係るフィルタ回路の基板の主面を示す概略図である。図１４は、第３実施形態に係るフィルタ回路の基板の内部を示す概略図である。図１５は、第３実施形態に係るフィルタ回路の基板の内部を示す概略図である。図１６は、第３実施形態に係るフィルタ回路の基板の内部を示す概略図である。図１７は、図１３から図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図である。図１３から図１７に示すように、第３実施形態に係るフィルタ回路１Ｅは、第１電極１０Ｅ、第２電極２０Ｅおよび第３電極３０Ｅが交互に重なっている点で第１実施形態と異なる。
【0043】
第３実施形態では、第１電極１０Ｄは、Ｚ方向に視て第１電極１０Ｄ同士が重なる部分を有する。第１電極１０Ｄは、電極パッド１１、１４と、線路１２、１５と、ビア１３とを備える。電極パッド１１は、入力端子ＩＮ側の素子５の端子５ａと接続され、基板２の主面２ａに設けられている。図１３の例では、電極パッド１１は、第１実施形態に係る第１電極１０と同様の形状である。線路１２は、電極パッド１１に接続され、基板２の主面２ａに設けられている。図１３の例では、線路１２は、電極パッド１１からＸ方向に延在している。ビア１３は、線路１２に接続され、基板２の主面２ａから基板２の内部までＺ方向に延在している。線路１５は、ビア１３に接続され、基板２の内部に設けられている。図１５の例では、線路１５は、ビア１３からＸ方向に延在している。電極パッド１４は、線路１５に接続され、基板２の内部に設けられている。図１５の例では、電極パッド１４は、第１実施形態に係る第１電極１０と同様の形状であり、Ｚ方向に平面視して電極パッド１１と重なっている。これにより、電極パッド１１、１４は、Ｚ方向に視て第１電極１０Ｄ同士が重なる部分となる。
【0044】
第３実施形態では、第２電極２０Ｄは、Ｚ方向に視て第２電極２０Ｄ同士が重なる部分を有する。第２電極２０Ｄは、電極パッド２１、２４と、線路２２、２５と、ビア２３とを備える。電極パッド２１は、出力端子ＯＵＴ側の素子５の端子５ｂと接続され、基板２の主面２ａに設けられている。図１３の例では、電極パッド２１は、第２実施形態に係る第２電極２０と同様の形状である。すなわち、線路２２は、電極パッド２１に接続され、基板２の主面２ａに設けられている。図１３の例では、線路２２は、電極パッド２１からＸ方向に延在している。ビア２３は、線路２２に接続され、基板２の主面２ａから基板２の内部までＺ方向に延在している。線路２５は、ビア２３に接続され、基板２の内部に設けられている。図１５の例では、線路２５は、ビア２３からＸ方向に延在している。電極パッド２４は、線路２５に接続され、基板２の内部に設けられている。図１５の例では、電極パッド２４は、第１実施形態に係る第２電極２０と同様の形状であり、Ｚ方向に平面視して電極パッド２１と重なっている。これにより、電極パッド２１、２４は、Ｚ方向に視て第２電極２０Ｄ同士が重なる部分となる。
【0045】
第３実施形態では、第３電極３０Ｄは、Ｚ方向に視て第３電極３０Ｄ同士が重なる部分を有する。第３電極３０Ｄは、ビア３４、３５と、電極パッド３６、３７と、線路３８、３９とをさらに備える。ビア３４、３５は、接続部３３に接続され、基板２の内部をＺ方向に延在している。図１６の例では、ビア３４は電極パッド３１側に設けられ、ビア３５は電極パッド３２側に設けられている。線路３８、３９は、ビア３４、３５のそれぞれに接続され、ビア３４、３５からＸ方向に延在している。電極パッド３６、３７は、線路３８、３９のぞれぞれに接続され、基板２の内部に設けられている。図１６の例では、電極パッド３６、３７は、電極パッド３１、３２と同様の形状であり、Ｚ方向に平面視して電極パッド３１、３２のそれぞれと重なっている。これにより、電極パッド３１、３６および電極パッド３２、３７は、Ｚ方向に視て第３電極３０Ｄ同士が重なる部分となる。
【0046】
図１８は、第３実施形態に係るフィルタ回路を示す回路図である。図１８に示すように、第３実施形態に係るフィルタ回路１Ｅは、第１実施形態における第１キャパシタＣ１に相当する第１キャパシタＣ１１、Ｃ１２、Ｃ１３と、第１実施形態における第２キャパシタＣ２に相当する第２キャパシタＣ２１、Ｃ２２、Ｃ２３を有する。第１キャパシタＣ１１の一方の電極は、入力端子ＩＮとインダクタＬ０とを結ぶ入力経路上のノードＮ１１に接続される。第１キャパシタＣ１１の他方の電極は、第１キャパシタＣ１２の一方の電極に接続される。第１キャパシタＣ１２の他方の電極は、第１キャパシタＣ１３の一方の電極に接続される。第１キャパシタＣ１３の他方の電極は、第３キャパシタＣ３１の一方の電極に接続される。第２キャパシタＣ２１の一方の電極は、出力端子ＯＵＴとインダクタＬ０とを結ぶ入力経路上のノードＮ２１に接続される。第２キャパシタＣ２１の他方の電極は、第２キャパシタＣ２２の一方の電極に接続される。第２キャパシタＣ２２の他方の電極は、第２キャパシタＣ２３の一方の電極に接続される。第２キャパシタＣ２３の他方の電極は、第３キャパシタＣ３１の一方の電極に接続される。第１キャパシタＣ１１と第１キャパシタＣ１２とを結ぶ経路上のノードＮ３１と、第２キャパシタＣ２１と第２キャパシタＣ２２とを結ぶ経路上のノードＮ３２とは電気的に接続される。第１キャパシタＣ１３と第３キャパシタＣ３１とを結ぶ経路上のノードＮ３４と、第２キャパシタＣ２３と第３キャパシタＣ３２とを結ぶ経路上のノードＮ３５とは電気的に接続される。ノードＮ３１とノードＮ３２とを結ぶ経路上のノードＮ３３と、ノードＮ３４とノードＮ３５とを結ぶ経路上のノードＮ３６とは電気的に接続される。また、入力端子ＩＮとノードＮ１１と結ぶ経路上のノードＮ１２と、第１キャパシタＣ１２と第１キャパシタＣ１３と結ぶ経路上のノードＮ１３とは電気的に接続され、出力端子ＯＵＴとノードＮ２１と結ぶ経路上のノードＮ２２と、第２キャパシタＣ２２と第２キャパシタＣ２３と結ぶ経路上のノードＮ２３とは電気的に接続される。これにより、第２実施形態に係るフィルタ回路１Ｅを、図５に係る回路と等価である。第３実施形態では、図５に係る第１キャパシタＣ１は、第１キャパシタＣ１１、Ｃ１２、Ｃ１３の合成容量を有するキャパシタに相当し、図５に係る第２キャパシタＣ２は、第２キャパシタＣ２１、Ｃ２２、Ｃ２３の合成容量を有するキャパシタに相当する。
【0047】
第３実施形態では、第３電極３０Ｄの一部は、Ｚ方向の両側で、第１電極１０Ｄ同士が重なる部分の少なくとも一部と対向する。図１３から図１７の例では、第３電極３０Ｄの電極パッド３１は、Ｚ方向の両側で第１電極１０Ｄの電極パッド１１、１４と対向する。これにより、第１電極１０Ｄの電極パッド１１と第３電極３０Ｄの電極パッド３１とで第１キャパシタＣ１１が形成され、第１電極１０Ｄの電極パッド１４と第３電極３０Ｄの電極パッド３６とで第１キャパシタＣ１２が形成される。すなわち、第１電極１０Ｄの電極パッド１１は、第１キャパシタＣ１１の一方の電極に相当し、第１電極１０Ｄの電極パッド１４は、第１キャパシタＣ１２の他方の電極に相当し、第３電極３０Ｄの電極パッド３１は、第１キャパシタＣ１１の他方の電極および第１キャパシタＣ１２の一方の電極に相当する。
【0048】
第３実施形態では、第３電極３０Ｄの一部は、Ｚ方向の両側で、第２電極２０Ｄ同士が重なる部分の少なくとも一部と対向する。図１３から図１７の例では、第３電極３０Ｄの電極パッド３２は、Ｚ方向の両側で第２電極２０Ｄの電極パッド２１、２４と対向する。これにより、第２電極２０Ｄの電極パッド２１と第３電極３０Ｄの電極パッド３２とで第２キャパシタＣ２１が形成され、第２電極２０Ｄの電極パッド２４と第３電極３０Ｄの電極パッド３７とで第２キャパシタＣ２２が形成される。すなわち、第２電極２０Ｄの電極パッド２１は、第２キャパシタＣ２１の一方の電極に相当し、第２電極２０Ｄの電極パッド２４は、第２キャパシタＣ２２の他方の電極に相当し、第３電極３０Ｄの電極パッド３２は、第２キャパシタＣ２１の他方の電極および第２キャパシタＣ２２の一方の電極に相当する。
【0049】
第３実施形態では、第１電極１０Ｄおよび第２電極２０Ｄの少なくとも一方の一部は、Ｚ方向の両側で、第３電極３０Ｄ同士が重なる部分の少なくとも一部と対向する。図１３から図１７の例では、第１電極１０Ｄの電極パッド１４は、Ｚ方向の両側で第３電極３０Ｄの電極パッド３１、３６と対向する。また、第２電極２０Ｄの電極パッド２４は、Ｚ方向の両側で第３電極３０Ｄの電極パッド３２、３７と対向する。これにより、第１電極１０Ｄの電極パッド１４と第３電極３０Ｄの電極パッド３６とで第１キャパシタＣ１３が形成され、第２電極２０Ｄの電極パッド２４と第３電極３０Ｄの電極パッド３７とで第２キャパシタＣ２３が形成される。すなわち、第１電極１０Ｄの電極パッド１４は、第１キャパシタＣ１３の一方の電極に相当し、第２電極２０Ｄの電極パッド２４は、第２キャパシタＣ２３の一方の電極に相当し、第３電極３０Ｄの電極パッド３６は、第１キャパシタＣ１３の他方の電極に相当し、第３電極３０Ｄの電極パッド３７は、第２キャパシタＣ２３の他方の電極に相当する。
【0050】
図１３から図１７の例では、第３電極３０Ｄの電極パッド３６、３７は、Ｚ方向で第４電極４０Ｄの一部と対向する。これにより、第３電極３０Ｄの電極パッド３６、３７と第４電極４０Ｄの一部とで第３キャパシタＣ３１、Ｃ３２が形成される。すなわち、第３電極３０Ｄの電極パッド３６は、第３キャパシタＣ３１の一方の電極に相当し、第３電極３０Ｄの電極パッド３７は、第３キャパシタＣ３２の一方の電極に相当する。
【0051】
以上説明したように、第３実施形態に係るフィルタ回路１Ｅでは、第１電極１０は、第１方向に視て第１電極１０同士が重なる部分（電極パッド１１、１４）を有する。第３電極３０の一部（電極パッド３１）は、第１方向の両側で、第１電極１０同士が重なる部分の少なくとも一部と対向する。これにより、より少ないスペースでフィルタ回路１Ｅを実現できるので、より小型のフィルタ回路１Ｅを提供できる。
【0052】
また、第３実施形態に係るフィルタ回路１Ｅでは、第２電極２０は、第１方向に視て第２電極２０同士が重なる部分（電極パッド２１、２４）を有する。第３電極３０の一部（電極パッド３２）は、第１方向の両側で、第２電極２０同士が重なる部分の少なくとも一部と対向する。これにより、より少ないスペースでフィルタ回路１Ｅを実現できるので、より小型のフィルタ回路１Ｅを提供できる。
【0053】
また、第３実施形態に係るフィルタ回路１Ｅでは、第３電極３０は、第１方向に視て第３電極３０同士が重なる部分（電極パッド３１、３２、３６、３７）を有する。第１電極１０および第２電極２０の少なくとも一方の一部（電極パッド１４、２４）は、第１方向の両側で、第３電極３０同士が重なる部分の少なくとも一部と対向する。これにより、より少ないスペースでフィルタ回路１Ｅを実現できるので、より小型のフィルタ回路１Ｅを提供できる。
【0054】
（第４変形例）
図１９は、第４変形例に係るフィルタ回路の基板の主面を示す概略図である。図１９に示すように、第４変形例に係るフィルタ回路１Ｆでは、インダクタＬ０を含む素子６は、基板２の主面２ａおよび基板２の内部の少なくとも一方に形成された導体パターンである。図１９の例では、素子６は、線路６ａ、６ｃ、６ｅと、ビア６ｂ、６ｄとを有する。線路６ａは、第１電極１０から渦巻き状に延在しており、基板２の主面２ａに設けられている。ビア６ｂは、線路６ａに接続されて、基板２の主面２ａから基板２の内部までＺ方向に延在する。線路６ｃは、第２電極２０のＹ方向側でビア６ｂに接続されて、第２電極２０に向かってＹ方向に延在する。ここで、線路６ｃは、Ｚ方向に平面視して線路６ａと交差するように延在する。ビア６ｄは、第２電極２０のＹ方向側で線路６ｃに接続されて、基板２の内部から基板２の主面２ａまでＺ方向に延在する。線路６ｅは、ビア６ｄに接続されて、第２電極２０までＹ方向に延在する。なお、以上説明した素子６の形状は、単なる一例であってこれに限られず、十分なインダクタンスが得られる程度に長ければよい。
図１９は、第４変形例に係るフィルタ回路の基板の主面を示す概略図である。図１９に示すように、第４変形例に係るフィルタ回路１Ｆでは、インダクタＬ０を含む素子６は、基板２の主面２ａおよび基板２の内部の少なくとも一方に形成された導体パターンである。図１９の例では、素子６は、線路６ａ、６ｃ、６ｅと、ビア６ｂ、６ｄとを有する。線路６ａは、第１電極１０から渦巻き状に延在しており、基板２の主面２ａに設けられている。ビア６ｂは、線路６ａに接続されて、基板２の主面２ａから基板２の内部までＺ方向に延在する。線路６ｃは、第２電極２０のＹ方向側でビア６ｂに接続されて、第２電極２０に向かってＹ方向に延在する。ここで、線路６ｃは、Ｚ方向に平面視して線路６ａと交差するように延在する。ビア６ｄは、第２電極２０のＹ方向側で線路６ｃに接続されて、基板２の内部から基板２の主面２ａまでＺ方向に延在する。線路６ｅは、ビア６ｄに接続されて、第２電極２０までＹ方向に延在する。なお、以上説明した素子６の形状は、単なる一例であってこれに限られず、十分なインダクタンスが得られる程度に長ければよい。
【0055】
（第５変形例）
図２０は、第５変形例に係るフィルタ回路の基板の主面を示す概略図である。図２０に示すように、第５変形例に係るフィルタ回路１Ｇでは、インダクタＬ０を含む素子７は、基板２の主面２ａおよび基板２の内部の少なくとも一方に形成された導体パターンである。図２０の例では、素子７は、線路７ａ、７ｃ、７ｅと、ビア７ｂ、７ｄとを有する。線路７ａは、第１電極１０からＹ方向に延在しており、基板２の主面２ａに設けられている。ビア７ｂは、第１電極１０のＹ方向側で線路７ａに接続されて、基板２の主面２ａから基板２の内部までＺ方向に延在する。線路７ｃは、ビア７ｂに接続されて、渦巻き状に延在する。ビア７ｄは、線路７ｃに接続されて、基板２の内部から基板２の主面２ａまでＺ方向に延在する。線路７ｅは、ビア７ｄに接続されて、第２電極２０までＹ方向に延在する。ここで、線路７ｅは、Ｚ方向に平面視して線路７ａと交差するように延在する。なお、以上説明した素子７の形状は、単なる一例であってこれに限られず、十分なインダクタンスが得られる程度に長ければよい。
図２０は、第５変形例に係るフィルタ回路の基板の主面を示す概略図である。図２０に示すように、第５変形例に係るフィルタ回路１Ｇでは、インダクタＬ０を含む素子７は、基板２の主面２ａおよび基板２の内部の少なくとも一方に形成された導体パターンである。図２０の例では、素子７は、線路７ａ、７ｃ、７ｅと、ビア７ｂ、７ｄとを有する。線路７ａは、第１電極１０からＹ方向に延在しており、基板２の主面２ａに設けられている。ビア７ｂは、第１電極１０のＹ方向側で線路７ａに接続されて、基板２の主面２ａから基板２の内部までＺ方向に延在する。線路７ｃは、ビア７ｂに接続されて、渦巻き状に延在する。ビア７ｄは、線路７ｃに接続されて、基板２の内部から基板２の主面２ａまでＺ方向に延在する。線路７ｅは、ビア７ｄに接続されて、第２電極２０までＹ方向に延在する。ここで、線路７ｅは、Ｚ方向に平面視して線路７ａと交差するように延在する。なお、以上説明した素子７の形状は、単なる一例であってこれに限られず、十分なインダクタンスが得られる程度に長ければよい。
【0056】
上記で説明した第４変形例および第５変形例に係るフィルタ回路１Ｆ、１Ｇでは、素子６、７は、基板２の主面２ａおよび基板２の内部の少なくとも一方に形成された導体パターンである。これにより、フィルタ回路１Ｆ、１ＧをＬＴＣＣ基板等の内層に設けることができ、積層部品として他の基板と積層することができる。
【0057】
（第６変形例）
図２１は、第６変形例に係るフィルタ回路の基板の主面を示す概略図である。図２１に示すように、第５変形例に係るフィルタ回路１Ｈでは、インダクタＬ０を含む素子８は、インダクタＬ０に直列に接続されたキャパシタＣ０をさらに含む。この場合でも、所望の減衰極で信号を減衰させることができる。
図２１は、第６変形例に係るフィルタ回路の基板の主面を示す概略図である。図２１に示すように、第５変形例に係るフィルタ回路１Ｈでは、インダクタＬ０を含む素子８は、インダクタＬ０に直列に接続されたキャパシタＣ０をさらに含む。この場合でも、所望の減衰極で信号を減衰させることができる。
【0058】
（第７変形例）
図２２は、第７変形例に係るフィルタ回路の回路図である。図２３は、第７変形例に係るフィルタ回路の回路図である。図２２および図２３に示すように、第５変形例に係るフィルタ回路１Ｉでは、インダクタＬ０を含む素子５に代えて複数の素子９ａ、９ｂが設けられている。図２２および図２３の例では、インダクタＬ０１を含む素子９ａと、インダクタＬ０２を含む素子９ｂとが設けられている。この場合でも、所望の減衰極で信号を減衰させることができる。
図２２は、第７変形例に係るフィルタ回路の回路図である。図２３は、第７変形例に係るフィルタ回路の回路図である。図２２および図２３に示すように、第５変形例に係るフィルタ回路１Ｉでは、インダクタＬ０を含む素子５に代えて複数の素子９ａ、９ｂが設けられている。図２２および図２３の例では、インダクタＬ０１を含む素子９ａと、インダクタＬ０２を含む素子９ｂとが設けられている。この場合でも、所望の減衰極で信号を減衰させることができる。
【0059】
（第４実施形態）
図２４は、第４実施形態に係るフィルタ回路の基板の主面を示す概略図である。図２５は、第４実施形態に係るフィルタ回路の基板の内部を示す概略図である。図２６は、第４実施形態に係るフィルタ回路の回路図である。図２４から図２６に示すように、第４実施形態に係るフィルタ回路１Ｊは、第２電極２０Ｊが別の素子Ｓ１と接続されている点で第１実施形態と異なる。
図２４は、第４実施形態に係るフィルタ回路の基板の主面を示す概略図である。図２５は、第４実施形態に係るフィルタ回路の基板の内部を示す概略図である。図２６は、第４実施形態に係るフィルタ回路の回路図である。図２４から図２６に示すように、第４実施形態に係るフィルタ回路１Ｊは、第２電極２０Ｊが別の素子Ｓ１と接続されている点で第１実施形態と異なる。
【0060】
素子Ｓ１は、第４実施形態に係るフィルタ回路１Ｊの出力端子ＯＵＴに接続される素子Ｓ１である。素子Ｓ１は、例えば、インダクタＬＳを含む表面実装素子であり、基板２の主面２ａに設けられている。図２４の例では、素子Ｓ１は、素子５のＹ方向に設けられている。また、素子Ｓ１の一方の端子は第２電極２０Ｊに接続され、素子Ｓ１の他方の端子は主面２ａ上の電極Ｓ１ａに接続される。電極Ｓ１ａは、第２電極２０ＪのＹ方向に設けられ、図示しない他の素子と接続される。なお、素子Ｓ１および電極Ｓ１ａの大きさ、形状は単なる一例であり、図２４の例に限られない。
【0061】
第４実施形態では、第２電極２０Ｊは、別の素子Ｓ１を実装するための電極である。図２４の例では、第２電極２０ＪはＬ字状の電極であり、Ｙ方向に延在する第２電極２０Ｊの部分に出力端子ＯＵＴ側の素子５の端子が接続され、Ｘ方向に延在する第２電極２０Ｊの部分に別の素子Ｓ１の一方の端子が接続される。
【0062】
図２５の例では、第３電極３０Ｊの形状は、Ｚ方向に平面視してＵ字状である。より詳しくは、第３電極３０Ｊは、Ｚ方向に平面視して、第１電極１０と重畳する領域および第１電極１０と重畳する領域にわたって設けられ、素子５と重畳する領域が切り欠かれた矩形となっている。
【0063】
図２５の例では、第４電極４０は、基板２の主面２ａと反対側の主面の一部に設けられている。図２５の例では、第４電極４０は、素子５に対してＹ方向に設けられている矩形状の電極となっている。また、第４電極４０は、Ｚ方向に平面視して、第１電極１０と重畳せず、第２電極２０ＪのうちＸ方向に延在する部分のみと重畳している。
【0064】
図２６に示すように、第４実施形態に係るフィルタ回路１Ｊは、出力端子ＯＵＴにインダクタＬＳ１を含む素子Ｓ１を有する回路Ｃが接続される。回路Ｃは、入力端子ＩＮ（ＳＭＤ）と、出力端子ＯＵＴ（ＳＭＤ）と、インダクタＬＳと、キャパシタＣＳ１、ＣＳ２とを備える。インダクタＬＳは、入力端子ＩＮ（ＳＭＤ）と出力端子ＯＵＴ（ＳＭＤ）とを結ぶ信号経路に直列に挿入される。入力端子ＩＮ（ＳＭＤ）は、フィルタ回路１Ｊの出力端子ＯＵＴに接続される。キャパシタＣＳ１の一方の電極は、入力端子ＩＮ（ＳＭＤ）とインダクタＬ０とを結ぶ経路上のノードＮＳ１に接続される。キャパシタＣＳ１の他方の電極は、ノードＮ３に接続される。ここで、第２電極２０ＪのＹ方向に延在する部分は、フィルタ回路１Ｊの出力端子ＯＵＴに相当し、第２電極２０ＪのＸ方向に延在する部分は、後述する回路Ｃの入力端子ＩＮ（ＳＭＤ）に相当する。キャパシタＣＳ２の一方の電極は、出力端子ＯＵＴ（ＳＭＤ）とインダクタＬＳとを結ぶ経路上のノードＮＳ２に接続される。キャパシタＣＳ２の他方の電極は、基準電位（グランドＧＮＤ）に接続される。ここで、電極Ｓ１ａは、出力端子ＯＵＴ（ＳＭＤ）およびノードＮＳ２に相当する。なお、回路Ｃの構成は単なる一例であって、これに限られない。
【0065】
図２５の例では、第３電極３０ＪのＸ方向に延在する部分は、第４電極４０Ｊの一部と対向している。これにより、第３電極３０ＪのＸ方向に延在する部分と第４電極４０Ｊとで第３キャパシタＣ３が形成される。すなわち、第３電極３０ＪのＸ方向に延在する部分は、第３キャパシタＣ３の一方の電極に相当し、第３電極３０ＪにＺ方向で対向する第４電極４０の一部は、第３キャパシタＣ３の他方の電極に相当する。
【0066】
図２５の例では、第２電極２０ＪのＸ方向に延在する部分は、第３電極３０ＪのＸ方向に延在する部分と対向している。これにより、第２電極２０ＪのＸ方向に延在する部分と第３電極３０ＪのＸ方向に延在する部分とでキャパシタＣＳ１が形成される。すなわち、第２電極２０ＪのＸ方向に延在する部分は、キャパシタＣＳ１の一方の電極に相当し、第３電極３０ＪのＸ方向に延在する部分は、キャパシタＣＳ１の他方の電極に相当する。
【0067】
図２５の例では、電極Ｓ１ａは、第４電極４０Ｊの一部と対向している。これにより、電極Ｓ１ａと第４電極４０Ｊの一部とでキャパシタＣＳ２が形成される。すなわち、キャパシタＣＳ２の一方の電極に相当し、第４電極４０Ｊの一部は、キャパシタＣＳ２の他方の電極に相当する。
【0068】
なお、第４実施形態では、第２電極２０Ｊが他の素子Ｓ１と接続されることに限られず、第１電極が他の素子と接続されていてもよく、第１電極および第２電極の少なくとも一方が、別の素子を実装するための電極であればよい。
【0069】
以上説明したように、第４実施形態に係るフィルタ回路１Ｊでは、第１電極および第２電極の少なくとも一方（第２電極２０Ｊ）は、別の素子Ｓ１を実装するための電極である。これにより、第１電極および第２電極の少なくとも一方（第２電極２０Ｊ）は、第１キャパシタＣ１または第２キャパシタＣ２の電極板と素子Ｓ１の接続端子を兼ねることとなるので、より小型のモジュールを提供できる。
【0070】
なお、上記した実施形態は、本開示の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更／改良され得るとともに、本開示にはその等価物も含まれる。
【0071】
例えば、基板２にはフィルタ回路１および回路Ｃ以外の回路が設けられてもよい。
【0072】
例えば、主面２ａには、絶縁体からなる保護膜が設けられてもよい。保護膜の材料は、例えば、レジストとして用いられる誘電体である。
【0073】
本開示は、上述したように、または、上述に代えて、以下の構成をとることができる。
【0074】
（１）
入力端子と、
出力端子と、
前記入力端子と前記出力端子とを結ぶ信号経路と、
前記信号経路に直列に挿入されるインダクタと、
前記入力端子と前記インダクタとを結ぶ入力経路に一方の電極が接続される第１キャパシタと、
前記出力端子と前記インダクタとを結ぶ出力経路に一方の電極が接続される第２キャパシタと、
前記第１キャパシタおよび前記第２キャパシタに一方の電極が接続され、基準電位に他方の電極が接続される第３キャパシタと、
を含み、
第１方向に厚みを有する基板と、
前記基板の主面および内部の少なくとも一方に設けられ、前記インダクタを含む素子と、
前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記入力端子側の端子と接続されている第１電極と、
前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記出力端子側の端子と接続されている第２電極と、
前記基板の内部に設けられ、浮き電極である第３電極と、
前記基板の主面と第１方向で対向する主面および内部の少なくとも一方に設けられ、基準電位に接続されている第４電極と、
を備え、
前記第１電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、
前記第２電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、
前記第３電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向し、
前記第１電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第１キャパシタの一方の電極であり、
前記第２電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第２キャパシタの一方の電極であり、
前記第３電極のうち、前記第１方向で前記第１電極に対向する部分は、前記第１キャパシタの他方の電極であり、
前記第３電極のうち、前記第１方向で前記第２電極に対向する部分は、前記第２キャパシタの他方の電極であり、
前記第３電極のうち、前記第１方向で前記第４電極に対向する部分は、前記第３キャパシタの一方の電極であり、
前記第４電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第３キャパシタの他方の電極である、フィルタ回路。
（２）
前記第１キャパシタの静電容量は、０．０３ｐＦ以上であり、
前記第２キャパシタの静電容量は、０．０３ｐＦ以上である、（１）に記載のフィルタ回路。
（３）
前記第３電極は、前記第１方向で前記第１電極の少なくとも一部に対向する部分と、前記第１方向で前記第２電極の少なくとも一部に対向する部分とを接続している接続部を有する、（１）または（２）に記載のフィルタ回路。
（４）
前記接続部は、前記第１方向に平面視して、前記素子と重畳しない、（３）に記載のフィルタ回路。
（５）
前記入力経路に一方の電極が接続され、基準電位に他方の電極が接続されるキャパシタをさらに含み、
前記第１電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向する、（１）から（４）のいずれか１つに記載のフィルタ回路。
（６）
前記出力経路に一方の電極が接続され、基準電位に他方の電極が接続されるキャパシタをさらに含み、
前記第２電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向する、（１）から（５）のいずれか１つに記載のフィルタ回路。
（７）
前記第１電極は、前記第１方向に視て前記第１電極同士が重なる部分を有し、
前記第３電極の一部は、前記第１方向の両側で、前記第１電極同士が重なる部分の少なくとも一部と対向する、（１）から（６）のいずれか１つに記載のフィルタ回路。
（８）
前記第２電極は、前記第１方向に視て前記第２電極同士が重なる部分を有し、
前記第３電極の一部は、前記第１方向の両側で、前記第２電極同士が重なる部分の少なくとも一部と対向する、（１）から（７）のいずれか１つに記載のフィルタ回路。
（９）
前記第３電極は、前記第１方向に視て前記第３電極同士が重なる部分を有し、
前記第１電極および前記第２電極の少なくとも一方の一部は、前記第１方向の両側で、前記第３電極同士が重なる部分の少なくとも一部と対向する、（１）から（８）のいずれか１つに記載のフィルタ回路。
（１０）
前記素子は、表面実装素子である、（１）から（９）のいずれか１つに記載のフィルタ回路。
（１１）
前記素子は、前記基板の主面および前記基板の内部の少なくとも一方に形成された導体パターンである、（１）から（９）のいずれか１つに記載のフィルタ回路。
（１２）
前記素子は、キャパシタをさらに含む、（１）から（１１）のいずれか１つに記載のフィルタ回路。
（１３）
前記第１電極および前記第２電極の少なくとも一方は、別の素子を実装するための電極である、（１）から（１２）のいずれか１つに記載のフィルタ回路。
入力端子と、
出力端子と、
前記入力端子と前記出力端子とを結ぶ信号経路と、
前記信号経路に直列に挿入されるインダクタと、
前記入力端子と前記インダクタとを結ぶ入力経路に一方の電極が接続される第１キャパシタと、
前記出力端子と前記インダクタとを結ぶ出力経路に一方の電極が接続される第２キャパシタと、
前記第１キャパシタおよび前記第２キャパシタに一方の電極が接続され、基準電位に他方の電極が接続される第３キャパシタと、
を含み、
第１方向に厚みを有する基板と、
前記基板の主面および内部の少なくとも一方に設けられ、前記インダクタを含む素子と、
前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記入力端子側の端子と接続されている第１電極と、
前記基板の主面および内部の少なくとも一方に設けられ、前記素子の前記出力端子側の端子と接続されている第２電極と、
前記基板の内部に設けられ、浮き電極である第３電極と、
前記基板の主面と第１方向で対向する主面および内部の少なくとも一方に設けられ、基準電位に接続されている第４電極と、
を備え、
前記第１電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、
前記第２電極の少なくとも一部と前記第３電極の少なくとも一部とは、前記第１方向で対向し、
前記第３電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向し、
前記第１電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第１キャパシタの一方の電極であり、
前記第２電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第２キャパシタの一方の電極であり、
前記第３電極のうち、前記第１方向で前記第１電極に対向する部分は、前記第１キャパシタの他方の電極であり、
前記第３電極のうち、前記第１方向で前記第２電極に対向する部分は、前記第２キャパシタの他方の電極であり、
前記第３電極のうち、前記第１方向で前記第４電極に対向する部分は、前記第３キャパシタの一方の電極であり、
前記第４電極のうち、前記第１方向で前記第３電極に対向する部分は、前記第３キャパシタの他方の電極である、フィルタ回路。
（２）
前記第１キャパシタの静電容量は、０．０３ｐＦ以上であり、
前記第２キャパシタの静電容量は、０．０３ｐＦ以上である、（１）に記載のフィルタ回路。
（３）
前記第３電極は、前記第１方向で前記第１電極の少なくとも一部に対向する部分と、前記第１方向で前記第２電極の少なくとも一部に対向する部分とを接続している接続部を有する、（１）または（２）に記載のフィルタ回路。
（４）
前記接続部は、前記第１方向に平面視して、前記素子と重畳しない、（３）に記載のフィルタ回路。
（５）
前記入力経路に一方の電極が接続され、基準電位に他方の電極が接続されるキャパシタをさらに含み、
前記第１電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向する、（１）から（４）のいずれか１つに記載のフィルタ回路。
（６）
前記出力経路に一方の電極が接続され、基準電位に他方の電極が接続されるキャパシタをさらに含み、
前記第２電極の少なくとも一部と前記第４電極の少なくとも一部とは、前記第１方向で対向する、（１）から（５）のいずれか１つに記載のフィルタ回路。
（７）
前記第１電極は、前記第１方向に視て前記第１電極同士が重なる部分を有し、
前記第３電極の一部は、前記第１方向の両側で、前記第１電極同士が重なる部分の少なくとも一部と対向する、（１）から（６）のいずれか１つに記載のフィルタ回路。
（８）
前記第２電極は、前記第１方向に視て前記第２電極同士が重なる部分を有し、
前記第３電極の一部は、前記第１方向の両側で、前記第２電極同士が重なる部分の少なくとも一部と対向する、（１）から（７）のいずれか１つに記載のフィルタ回路。
（９）
前記第３電極は、前記第１方向に視て前記第３電極同士が重なる部分を有し、
前記第１電極および前記第２電極の少なくとも一方の一部は、前記第１方向の両側で、前記第３電極同士が重なる部分の少なくとも一部と対向する、（１）から（８）のいずれか１つに記載のフィルタ回路。
（１０）
前記素子は、表面実装素子である、（１）から（９）のいずれか１つに記載のフィルタ回路。
（１１）
前記素子は、前記基板の主面および前記基板の内部の少なくとも一方に形成された導体パターンである、（１）から（９）のいずれか１つに記載のフィルタ回路。
（１２）
前記素子は、キャパシタをさらに含む、（１）から（１１）のいずれか１つに記載のフィルタ回路。
（１３）
前記第１電極および前記第２電極の少なくとも一方は、別の素子を実装するための電極である、（１）から（１２）のいずれか１つに記載のフィルタ回路。
【0075】
本開示により、所望のフィルタ特性を得ることができるフィルタ回路を実現することができる。
【符号の説明】
【0076】
１ フィルタ回路
２ 基板
３，４ 主線路
５～８，９ａ，９ｂ 素子
１０ 第１電極
１１ 電極パッド
１２ 線路
１３ ビア
１４ 電極パッド
１５ 線路
２０ 第２電極
２１ 電極パッド
２２ 線路
２３ ビア
２４ 電極パッド
２５ 線路
３０ 第３電極
３１，３２，３６，３７ 電極パッド
３３ 接続部
３４，３５ ビア
３８，３９ 線路
４０ 第４電極
Ｃ０，ＣＳ１，ＣＳ２ キャパシタ
Ｃ１，Ｃ１１～Ｃ１３ 第１キャパシタ
Ｃ２，Ｃ２１～Ｃ２３ 第２キャパシタ
Ｃ３，Ｃ３１～Ｃ３３ 第３キャパシタ
Ｃ４ 第４キャパシタ
Ｃ５ 第５キャパシタ
Ｌ０，Ｌ０１，Ｌ０２，ＬＳ１ インダクタ
ＧＮＤ グランド
Ｓ１ 素子
２ 基板
３，４ 主線路
５～８，９ａ，９ｂ 素子
１０ 第１電極
１１ 電極パッド
１２ 線路
１３ ビア
１４ 電極パッド
１５ 線路
２０ 第２電極
２１ 電極パッド
２２ 線路
２３ ビア
２４ 電極パッド
２５ 線路
３０ 第３電極
３１，３２，３６，３７ 電極パッド
３３ 接続部
３４，３５ ビア
３８，３９ 線路
４０ 第４電極
Ｃ０，ＣＳ１，ＣＳ２ キャパシタ
Ｃ１，Ｃ１１～Ｃ１３ 第１キャパシタ
Ｃ２，Ｃ２１～Ｃ２３ 第２キャパシタ
Ｃ３，Ｃ３１～Ｃ３３ 第３キャパシタ
Ｃ４ 第４キャパシタ
Ｃ５ 第５キャパシタ
Ｌ０，Ｌ０１，Ｌ０２，ＬＳ１ インダクタ
ＧＮＤ グランド
Ｓ１ 素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】