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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025141854
(43)【公開日】2025-09-29
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H10D 30/47 20250101AFI20250919BHJP
H10D 30/83 20250101ALI20250919BHJP
H10D 30/87 20250101ALI20250919BHJP
【ＦＩ】
H10D30/47 201
H10D30/83
H10D30/87 R
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2025035652
(22)【出願日】2025-03-06
(31)【優先権主張番号】10-2024-0036462
(32)【優先日】2024-03-15
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 俊 溶
(72)【発明者】
【氏名】黄 仁 俊
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102FA06
5F102FA08
5F102GA14
5F102GA17
5F102GB01
5F102GC01
5F102GD01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GL07
5F102GM04
5F102GM08
5F102GQ01
5F102GR12
5F102GS01
5F102GT01
5F102GT02
5F102GT03
5F102GV05
(57)【要約】
【課題】安定した電気的特性を有し、信頼性を向上できる半導体素子を提供する。
【解決手段】メイントランジスタとメイントランジスタの一端と接続される周辺回路素子とメイントランジスタの他端と周辺回路素子との間に接続されるツェナーダイオードとを有し、メイントランジスタはメインチャンネル層とメインチャンネル層上のメインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層とバリア層上のメインゲート電極とバリア層とメインゲート電極との間に配置されるゲート半導体層とメインゲート電極のそれぞれの側面に配置されメインチャンネル層に接続されるメインソース電極及びメインドレイン電極とを含み、周辺回路素子はメインドレイン電極と接続され２次元電子ガスを有するドリフト領域を含むサブチャンネル層とサブチャンネル層上に配置される感知電極とを含み、ツェナーダイオードは感知電極とメインソース電極との間に接続される。
【選択図】図７
【解決手段】メイントランジスタとメイントランジスタの一端と接続される周辺回路素子とメイントランジスタの他端と周辺回路素子との間に接続されるツェナーダイオードとを有し、メイントランジスタはメインチャンネル層とメインチャンネル層上のメインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層とバリア層上のメインゲート電極とバリア層とメインゲート電極との間に配置されるゲート半導体層とメインゲート電極のそれぞれの側面に配置されメインチャンネル層に接続されるメインソース電極及びメインドレイン電極とを含み、周辺回路素子はメインドレイン電極と接続され２次元電子ガスを有するドリフト領域を含むサブチャンネル層とサブチャンネル層上に配置される感知電極とを含み、ツェナーダイオードは感知電極とメインソース電極との間に接続される。
【選択図】図７
【特許請求の範囲】
【請求項1】
メイントランジスタと、
前記メイントランジスタの一端と電気的に接続される周辺回路素子と、
前記メイントランジスタの他端と前記周辺回路素子との間に電気的に接続されるツェナーダイオードと、を有し、
前記メイントランジスタは、
メインチャンネル層と、
前記メインチャンネル層上の前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層上のメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、
前記メインゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記周辺回路素子は、
前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層上に配置される感知電極と、を含み、
前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする半導体素子。
前記メイントランジスタの一端と電気的に接続される周辺回路素子と、
前記メイントランジスタの他端と前記周辺回路素子との間に電気的に接続されるツェナーダイオードと、を有し、
前記メイントランジスタは、
メインチャンネル層と、
前記メインチャンネル層上の前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層上のメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、
前記メインゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記周辺回路素子は、
前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層上に配置される感知電極と、を含み、
前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする半導体素子。
【請求項2】
前記周辺回路素子は、前記サブチャンネル層に電気的に接続されるサブドレイン電極をさらに含み、
前記サブドレイン電極は、前記メインドレイン電極と同一層に配置されることを特徴とする請求項１に記載の半導体素子。
前記サブドレイン電極は、前記メインドレイン電極と同一層に配置されることを特徴とする請求項１に記載の半導体素子。
【請求項3】
前記周辺回路素子は、前記メインソース電極と電気的に接続され、前記サブチャンネル層と離隔されるサブソース電極をさらに含み、
前記サブソース電極は、前記メインソース電極と同一層に配置され、
前記サブチャンネル層は、前記メインチャンネル層と同一層に配置されることを特徴とする請求項２に記載の半導体素子。
前記サブソース電極は、前記メインソース電極と同一層に配置され、
前記サブチャンネル層は、前記メインチャンネル層と同一層に配置されることを特徴とする請求項２に記載の半導体素子。
【請求項4】
前記ツェナーダイオードのアノードは、前記メインソース電極に電気的に接続され、
前記ツェナーダイオードのカソードは、前記感知電極に電気的に接続されることを特徴とする請求項１に記載の半導体素子。
前記ツェナーダイオードのカソードは、前記感知電極に電気的に接続されることを特徴とする請求項１に記載の半導体素子。
【請求項5】
前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さいことを特徴とする請求項１に記載の半導体素子。
【請求項6】
前記周辺回路素子は、前記メインドレイン電極と前記感知電極との間に、前記サブチャンネル層の前記ドリフト領域の抵抗で構成された抵抗素子を含むことを特徴とする請求項１に記載の半導体素子。
【請求項7】
前記抵抗素子は、前記サブチャンネル層上に配置され、前記感知電極と前記メインドレイン電極との間に配置されるコンタクト電極をさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項8】
前記コンタクト電極は、前記感知電極と同一層に配置され、前記感知電極と同一物質を含むことを特徴とする請求項７に記載の半導体素子。
【請求項9】
前記周辺回路素子は、
前記サブチャンネル層に電気的に接続され、前記メインドレイン電極と同一層に配置されるサブドレイン電極と、
前記サブチャンネル層上に配置され、前記感知電極と前記サブドレイン電極との間に配置されるサブゲート電極と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
前記サブチャンネル層に電気的に接続され、前記メインドレイン電極と同一層に配置されるサブドレイン電極と、
前記サブチャンネル層上に配置され、前記感知電極と前記サブドレイン電極との間に配置されるサブゲート電極と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項10】
前記サブゲート電極は、前記メインゲート電極と同一層に配置され、前記メインゲート電極と同一物質を含むことを特徴とする請求項９に記載の半導体素子。
【請求項11】
前記周辺回路素子は、前記感知電極と電気的に接続される前記サブゲート電極を構成するダイオード素子を含み、
前記ツェナーダイオードの降伏電圧は、前記ダイオード素子の閾値電圧より小さいことを特徴とする請求項９に記載の半導体素子。
前記ツェナーダイオードの降伏電圧は、前記ダイオード素子の閾値電圧より小さいことを特徴とする請求項９に記載の半導体素子。
【請求項12】
前記バリア層は、前記サブチャンネル層上にさらに延長され、
前記バリア層は、前記サブチャンネル層と前記サブゲート電極との間に配置されることを特徴とする請求項９に記載の半導体素子。
前記バリア層は、前記サブチャンネル層と前記サブゲート電極との間に配置されることを特徴とする請求項９に記載の半導体素子。
【請求項13】
前記周辺回路素子は、前記バリア層と前記サブゲート電極との間に配置されるサブゲート半導体層をさらに含むことを特徴とする請求項１２に記載の半導体素子。
【請求項14】
前記周辺回路素子は、
前記バリア層を覆う保護層と、
前記保護層上に配置され、前記サブゲート電極と前記感知電極との間を接続する接続部と、をさらに含むことを特徴とする請求項１２に記載の半導体素子。
前記バリア層を覆う保護層と、
前記保護層上に配置され、前記サブゲート電極と前記感知電極との間を接続する接続部と、をさらに含むことを特徴とする請求項１２に記載の半導体素子。
【請求項15】
前記周辺回路素子と前記メイントランジスタとの間で前記サブチャンネル層上に配置され、前記バリア層内に延長される分離構造物をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項16】
メイントランジスタと、
前記メイントランジスタの一端と電気的に接続される抵抗素子と、
前記メイントランジスタの他端と前記抵抗素子との間に電気的に接続されるツェナーダイオードと、を有し、
前記メイントランジスタは、
メインチャンネル層と、
前記メインチャンネル層上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層上に配置されるゲート電極と、
前記バリア層と前記ゲート電極との間に配置されるゲート半導体層と、
前記ゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記抵抗素子は、
前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層の一側と電気的に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の他側と電気的に接続される感知電極と、を含み、
前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さく、
前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする半導体素子。
前記メイントランジスタの一端と電気的に接続される抵抗素子と、
前記メイントランジスタの他端と前記抵抗素子との間に電気的に接続されるツェナーダイオードと、を有し、
前記メイントランジスタは、
メインチャンネル層と、
前記メインチャンネル層上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層上に配置されるゲート電極と、
前記バリア層と前記ゲート電極との間に配置されるゲート半導体層と、
前記ゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記抵抗素子は、
前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層の一側と電気的に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の他側と電気的に接続される感知電極と、を含み、
前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さく、
前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする半導体素子。
【請求項17】
前記バリア層は、前記サブチャンネル層上にさらに延長され、
前記サブドレイン電極及び前記感知電極は、前記バリア層を貫通することを特徴とする請求項１６に記載の半導体素子。
前記サブドレイン電極及び前記感知電極は、前記バリア層を貫通することを特徴とする請求項１６に記載の半導体素子。
【請求項18】
メイントランジスタと、
前記メイントランジスタの一端と電気的に接続されるサブトランジスタ素子と、
前記メイントランジスタの他端と前記サブトランジスタ素子との間に電気的に接続されたツェナーダイオードと、を有し、
前記メイントランジスタは、
メインチャンネル層と、
前記メインチャンネル層上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層上に配置されるゲート電極と、
前記バリア層と前記ゲート電極との間に配置されるゲート半導体層と、
前記ゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に電気的に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層に電気的に接続される感知電極と、
前記サブチャンネル層上に配置され、前記サブドレイン電極と前記感知電極との間に配置されるサブゲート電極と、を含み、
前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする半導体素子。
前記メイントランジスタの一端と電気的に接続されるサブトランジスタ素子と、
前記メイントランジスタの他端と前記サブトランジスタ素子との間に電気的に接続されたツェナーダイオードと、を有し、
前記メイントランジスタは、
メインチャンネル層と、
前記メインチャンネル層上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層上に配置されるゲート電極と、
前記バリア層と前記ゲート電極との間に配置されるゲート半導体層と、
前記ゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に電気的に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層に電気的に接続される感知電極と、
前記サブチャンネル層上に配置され、前記サブドレイン電極と前記感知電極との間に配置されるサブゲート電極と、を含み、
前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする半導体素子。
【請求項19】
前記サブトランジスタ素子の閾値電圧は、前記ツェナーダイオードの降伏電圧より大きいことを特徴とする請求項１８に記載の半導体素子。
【請求項20】
前記バリア層は、前記サブチャンネル層上に延長され、
前記サブトランジスタは、
前記バリア層及び前記サブゲート電極を覆う保護層と、
前記保護層上に配置され、前記サブゲート電極と前記感知電極との間を電気的に接続される接続部と、をさらに含むことを特徴とする請求項１８に記載の半導体素子。
前記サブトランジスタは、
前記バリア層及び前記サブゲート電極を覆う保護層と、
前記保護層上に配置され、前記サブゲート電極と前記感知電極との間を電気的に接続される接続部と、をさらに含むことを特徴とする請求項１８に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に関し、特に、安定した電気的特性を有し、信頼性を向上できる半導体素子に関する。
【背景技術】
【0002】
電気自動車、鉄道、電気トラムなどの交通分野、太陽光発電、風力発電などの再生可能エネルギーシステム、モバイル機器などの様々な分野で使用される電力半導体素子の重要性はますます高まっている。
電力半導体素子は、高電圧や高電流を扱うために使用される半導体素子であり、大型電力システムや高出力電子機器で電力変換や制御などの機能を行う。
電力半導体素子は、高電圧や高電流を扱うために使用される半導体素子であり、大型電力システムや高出力電子機器で電力変換や制御などの機能を行う。
【0003】
パワー半導体素子は、高電力を処理する能力と耐久性を持ち、大量の電流を扱うことができ、高電圧に耐え得る。
例えば、パワー半導体素子は、数百ボルトから数千ボルトの電圧、数十アンペアから数千アンペアの電流を処理する。
パワー半導体素子は、電力損失を最小限に抑え、電気エネルギーの効率を向上させる。
また、パワー半導体素子は、高温などの環境でも安定して駆動する。
このようなパワー半導体素子は、素材によって区分され、例えば、ＳｉＣパワー半導体素子、ＧａＮパワー半導体素子がある。
例えば、パワー半導体素子は、数百ボルトから数千ボルトの電圧、数十アンペアから数千アンペアの電流を処理する。
パワー半導体素子は、電力損失を最小限に抑え、電気エネルギーの効率を向上させる。
また、パワー半導体素子は、高温などの環境でも安定して駆動する。
このようなパワー半導体素子は、素材によって区分され、例えば、ＳｉＣパワー半導体素子、ＧａＮパワー半導体素子がある。
【0004】
従来のシリコンウェハー（Ｓｉ ｗａｆｅｒ）に代わってＳｉＣ又はＧａＮを活用して電力半導体素子を製造することで、高温で不安定な特性を持つシリコンの欠点を補うことができる。
ＳｉＣパワー半導体素子は、高温に強く、電力損失が少なく、電気自動車、再生可能エネルギーシステムなどに適している。
ＧａＮパワー半導体素子は高コストが要求されるが、速度の面で効率的であり、モバイル機器の高速充電などに適している。
従って、パワー半導体素子の安定した電気的特性、及び信頼性の向上が課題となっている。
ＳｉＣパワー半導体素子は、高温に強く、電力損失が少なく、電気自動車、再生可能エネルギーシステムなどに適している。
ＧａＮパワー半導体素子は高コストが要求されるが、速度の面で効率的であり、モバイル機器の高速充電などに適している。
従って、パワー半導体素子の安定した電気的特性、及び信頼性の向上が課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体素子における課題に鑑みてなされたものであって、本発明の目的は、安定した電気的特性を有し、信頼性を向上できる半導体素子を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と電気的に接続される周辺回路素子と、前記メイントランジスタの他端と前記周辺回路素子との間に電気的に接続されるツェナーダイオードと、を有し、前記メイントランジスタは、メインチャンネル層と、前記メインチャンネル層上の前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層上のメインゲート電極と、前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、前記メインゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、前記周辺回路素子は、前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、前記サブチャンネル層上に配置される感知電極と、を含み、前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と電気的に接続される抵抗素子と、前記メイントランジスタの他端と前記抵抗素子との間に電気的に接続されるツェナーダイオードと、を有し、前記メイントランジスタは、メインチャンネル層と、前記メインチャンネル層上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層上に配置されるゲート電極と、前記バリア層と前記ゲート電極との間に配置されるゲート半導体層と、前記ゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、前記抵抗素子は、前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、前記サブチャンネル層の一側と電気的に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の他側と電気的に接続される感知電極と、を含み、前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さく、前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と電気的に接続されるサブトランジスタ素子と、前記メイントランジスタの他端と前記サブトランジスタ素子との間に電気的に接続されたツェナーダイオードと、を有し、前記メイントランジスタは、メインチャンネル層と、前記メインチャンネル層上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層上に配置されるゲート電極と、前記バリア層と前記ゲート電極との間に配置されるゲート半導体層と、前記ゲート電極のそれぞれの側面に配置され、前記メインチャンネル層に電気的に接続されるメインソース電極及びメインドレイン電極と、を含み、前記サブトランジスタは、前記メインドレイン電極と電気的に接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層と、前記サブチャンネル層に電気的に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層に電気的に接続される感知電極と、前記サブチャンネル層上に配置され、前記サブドレイン電極と前記感知電極との間に配置されるサブゲート電極と、を含み、前記ツェナーダイオードは、前記感知電極と前記メインソース電極との間に電気的に接続されることを特徴とする。
【発明の効果】
【0009】
本発明に係る半導体素子によれば、電気的分極特性が異なる半導体層を含み、相対的に大きい分極率を有する半導体層は、それと異種接合された他の半導体層に２次元電子ガスを誘発し、このような２次元電子ガスは、メインソース電極とメインドレイン電極との間のチャンネルとして利用することができ、このような２次元電子ガスの流れが継続又は中断することは、メインゲート電極に印加されるバイアス電圧によって制御することができ、これらにより、半導体素子の電気的特性及び信頼性を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による半導体素子の概略構成を示すブロック図である。
【図2】本発明の実施形態による半導体素子を示す回路図である。
【図4】本発明の実施形態による半導体素子の概略構成を示す図である。
【図9】本発明の実施形態による半導体素子の抵抗ユニットを示す回路図である。
【図13】本発明の実施形態による半導体素子を示す回路図である。
【図19】本発明の実施形態による半導体素子の周辺回路素子を示す平面図である。
【図20】本発明の実施形態による半導体素子を示す平面図である。
【図22】本発明の実施形態による半導体素子を示す回路図である。
【発明を実施するための形態】
【0011】
次に、本発明に係る半導体素子を実施するための形態の具体例を図面を参照しながら説明する。
【0012】
以下、添付の図面を参照して、本発明の様々な実施形態について、本発明が属する技術分野において通常の知識を有する者が容易に実施できるように詳細に説明する。
本発明は、様々な異なる形態で実施することができ、ここで説明する実施例に限定されない。
本発明を明確に説明するために、説明と関係ない部分は省略し、明細書全体を介して同一又は類似の構成要素については同一の参照符号を付けるようにする。
また、図で示した各構成の大きさ及び厚さは説明の便宜のために任意に示したので、本発明は必ずしも図示されたものに限定されない。
図面において、複数の層及び領域を明確に表現するために、厚さを拡大して示した。
そして、図面において、説明の便宜上、一部の層及び領域の厚さを誇張して示した。
また、層、膜、領域、板などの部分が他の部分「上」又は「の上」にある場合、これは他の部分の「直上」にある場合だけでなく、その途中に他の部分がある場合も含む。
逆に、ある部分が他の部分の「直上」にあると言うときは、真ん中に他の部分がないことを意味する。
また、基準となる部分「上」又は「の上」にあるというのは、基準となる部分の上又は下に位置することであり、必ずしも重力反対方向に向かって「上」又は「上に」位置することを意味するものではない。
また、明細書全体において、ある部分がある構成要素を「含む」とは、特に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
また、本明細書全体において、「平面上」とは、対象部分を上から見たときのことを意味し、「断面上」とは、対象部分を垂直に切断した断面を横から見たときのことを意味する。
本発明は、様々な異なる形態で実施することができ、ここで説明する実施例に限定されない。
本発明を明確に説明するために、説明と関係ない部分は省略し、明細書全体を介して同一又は類似の構成要素については同一の参照符号を付けるようにする。
また、図で示した各構成の大きさ及び厚さは説明の便宜のために任意に示したので、本発明は必ずしも図示されたものに限定されない。
図面において、複数の層及び領域を明確に表現するために、厚さを拡大して示した。
そして、図面において、説明の便宜上、一部の層及び領域の厚さを誇張して示した。
また、層、膜、領域、板などの部分が他の部分「上」又は「の上」にある場合、これは他の部分の「直上」にある場合だけでなく、その途中に他の部分がある場合も含む。
逆に、ある部分が他の部分の「直上」にあると言うときは、真ん中に他の部分がないことを意味する。
また、基準となる部分「上」又は「の上」にあるというのは、基準となる部分の上又は下に位置することであり、必ずしも重力反対方向に向かって「上」又は「上に」位置することを意味するものではない。
また、明細書全体において、ある部分がある構成要素を「含む」とは、特に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
また、本明細書全体において、「平面上」とは、対象部分を上から見たときのことを意味し、「断面上」とは、対象部分を垂直に切断した断面を横から見たときのことを意味する。
【0013】
図１に示すように、本発明の実施形態による半導体素子は、メイントランジスタ１００を含むメイン素子領域（ＭＡ）、周辺回路素子３００を含む周辺回路領域（ＰＡ）、ツェナーユニット４００、及び感知部５００を含む。
メイン素子領域（ＭＡ）内には、メイントランジスタ１００が配置される。
例えば、一実施形態による半導体素子のメイントランジスタ１００は、ノーマルオフ高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）であり得る。
ただし、これに限定されるものではなく、一実施形態による半導体素子のメイントランジスタ１００は、ノーマルオン高電子移動度トランジスタ又は他のタイプのトランジスタであってもよい。
即ち、一実施形態で、メイン素子領域（ＭＡ）は、メイントランジスタ１００が配置される領域を意味する。
メイン素子領域（ＭＡ）内には、メイントランジスタ１００が配置される。
例えば、一実施形態による半導体素子のメイントランジスタ１００は、ノーマルオフ高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）であり得る。
ただし、これに限定されるものではなく、一実施形態による半導体素子のメイントランジスタ１００は、ノーマルオン高電子移動度トランジスタ又は他のタイプのトランジスタであってもよい。
即ち、一実施形態で、メイン素子領域（ＭＡ）は、メイントランジスタ１００が配置される領域を意味する。
【0014】
周辺回路領域（ＰＡ）は、メイントランジスタ１００と電気的に接続される素子を含む。
例えば、一実施形態による半導体素子の周辺回路領域（ＰＡ）内にメイントランジスタ１００と電気的に接続される周辺回路素子３００が配置される。
一実施形態で、周辺回路素子３００の一端は、メイントランジスタ１００と電気的に接続され、周辺回路素子３００の他端は、ツェナーユニット４００及び感知部５００と接続される。
一例として、周辺回路領域（ＰＡ）に配置される周辺回路素子３００は、抵抗素子（図２の３１０）、ダイオード素子（図１３の３２０）、又はサブトランジスタ素子（図２２の３３０）を含む。
ただし、これに限定されるものではなく、他の例として、周辺回路素子３００は、キャパシタ又はインダクタなどの手動素子を含むか、ＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップなどの能動素子を含み得る。
また他の例として、周辺回路素子３００は、電流分配器（Ｃｕｒｒｅｎｔ Ｄｉｖｉｄｅｒ）、電圧分配器（Ｖｏｌｔａｇｅ Ｄｉｖｉｄｅｒ）、電圧クリッパ（Ｖｏｌｔａｇｅ Ｃｌｉｐｐｅｒ）、メイントランジスタ１００の保護素子などを含み得る。
一実施形態で、周辺回路領域（ＰＡ）は、周辺回路素子３００が配置される領域を意味する。
例えば、一実施形態による半導体素子の周辺回路領域（ＰＡ）内にメイントランジスタ１００と電気的に接続される周辺回路素子３００が配置される。
一実施形態で、周辺回路素子３００の一端は、メイントランジスタ１００と電気的に接続され、周辺回路素子３００の他端は、ツェナーユニット４００及び感知部５００と接続される。
一例として、周辺回路領域（ＰＡ）に配置される周辺回路素子３００は、抵抗素子（図２の３１０）、ダイオード素子（図１３の３２０）、又はサブトランジスタ素子（図２２の３３０）を含む。
ただし、これに限定されるものではなく、他の例として、周辺回路素子３００は、キャパシタ又はインダクタなどの手動素子を含むか、ＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップなどの能動素子を含み得る。
また他の例として、周辺回路素子３００は、電流分配器（Ｃｕｒｒｅｎｔ Ｄｉｖｉｄｅｒ）、電圧分配器（Ｖｏｌｔａｇｅ Ｄｉｖｉｄｅｒ）、電圧クリッパ（Ｖｏｌｔａｇｅ Ｃｌｉｐｐｅｒ）、メイントランジスタ１００の保護素子などを含み得る。
一実施形態で、周辺回路領域（ＰＡ）は、周辺回路素子３００が配置される領域を意味する。
【0015】
ツェナーユニット４００は、周辺回路素子３００とメイントランジスタ１００との間に電気的に接続される。
ツェナーユニット４００の一端は、周辺回路素子３００と電気的に接続され、ツェナーユニット４００の他端は、メイントランジスタ１００と電気的に接続される。
例えば、ツェナーユニット４００は、周辺回路素子３００とメイントランジスタ１００の他端（例えば、メイントランジスタ１００の第２電極（図２のＤ））との間を電気的に接続される。
ツェナーユニット４００は、周辺回路素子３００とともに構成され、ツェナーユニット４００の一端の電圧をクリッピング（Ｃｌｉｐｐｉｎｇ）する役割を果たす。
ツェナーユニット４００は、ツェナーユニット４００の一端の電圧が急激に増加することを防止する。
一例として、ツェナーユニット４００は、ツェナーダイオード（Ｚｅｎｅｒ ｄｉｏｄｅ）（図２の４１０）を含むが、これに限定されない。
ここで、ツェナーダイオードは、正方向電圧では一般的なダイオード素子と同じ特性を有して電流が流れるが、逆方向電圧では一般ダイオード素子より低い電圧（降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ））で逆方向電流が流れるように作られた素子を意味する。
これに関する説明は、図３を参照してさらに後述する。
ツェナーユニット４００の一端は、周辺回路素子３００と電気的に接続され、ツェナーユニット４００の他端は、メイントランジスタ１００と電気的に接続される。
例えば、ツェナーユニット４００は、周辺回路素子３００とメイントランジスタ１００の他端（例えば、メイントランジスタ１００の第２電極（図２のＤ））との間を電気的に接続される。
ツェナーユニット４００は、周辺回路素子３００とともに構成され、ツェナーユニット４００の一端の電圧をクリッピング（Ｃｌｉｐｐｉｎｇ）する役割を果たす。
ツェナーユニット４００は、ツェナーユニット４００の一端の電圧が急激に増加することを防止する。
一例として、ツェナーユニット４００は、ツェナーダイオード（Ｚｅｎｅｒ ｄｉｏｄｅ）（図２の４１０）を含むが、これに限定されない。
ここで、ツェナーダイオードは、正方向電圧では一般的なダイオード素子と同じ特性を有して電流が流れるが、逆方向電圧では一般ダイオード素子より低い電圧（降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ））で逆方向電流が流れるように作られた素子を意味する。
これに関する説明は、図３を参照してさらに後述する。
【0016】
感知部５００は、周辺回路素子３００及びツェナーユニット４００に電気的に接続される。
例えば、感知部５００は、周辺回路素子３００の他端及びツェナーユニット４００の一端に電気的に接続される。
感知部５００は、周辺回路素子３００の他端及び／又はツェナーユニット４００の一端の電圧を感知する。
感知部５００は、感知した電圧に基づいて、メイントランジスタ１００の一端での電圧の変化を検出するか、メイントランジスタ１００がターンオンする区間を算出することもできる。
例示的な実施形態で、感知部５００は、算出したメイントランジスタ１００の一端での電圧の変化又はターンオンする区間などに基づいて、追加的な動作を行う素子をさらに含む。
例えば、感知部５００は、周辺回路素子３００の他端及びツェナーユニット４００の一端に電気的に接続される。
感知部５００は、周辺回路素子３００の他端及び／又はツェナーユニット４００の一端の電圧を感知する。
感知部５００は、感知した電圧に基づいて、メイントランジスタ１００の一端での電圧の変化を検出するか、メイントランジスタ１００がターンオンする区間を算出することもできる。
例示的な実施形態で、感知部５００は、算出したメイントランジスタ１００の一端での電圧の変化又はターンオンする区間などに基づいて、追加的な動作を行う素子をさらに含む。
【0017】
例えば、感知部５００は、メイントランジスタ１００及び／又はこれを含む半導体素子を補償、保護する回路をさらに含む。
即ち、感知部５００は、メイントランジスタ１００の一端での電圧の変化を検出するか、メイントランジスタ１００がターンオンする区間を算出して、メイントランジスタ１００が予め設定された範囲内に動作するように補償、保護する。
ここで、補償回路は、メイントランジスタ１００が予め設定された範囲内に動作するように、メイントランジスタ１００の動作損失を補償する回路を意味する。
保護素子は、過電流（ｏｖｅｒ ｃｕｒｒｅｎｔ）保護素子、過電圧（ｏｖｅｒ ｖｏｌｔａｇｅ）保護素子、過熱（ｏｖｅｒ ｔｅｍｐｅｒａｔｕｒｅ）保護素子、断線保護素子、静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ－ｏｕｔｐｕｔ）レギュレーターなどのメイントランジスタ１００を含む半導体素子が破壊されることを防止する回路であり得る。
ただし、これに限定されるものではなく、感知部５００は、メイントランジスタ１００の動作を制御する所定の回路をさらに含むこともできる。
即ち、感知部５００は、メイントランジスタ１００の一端での電圧の変化を検出するか、メイントランジスタ１００がターンオンする区間を算出して、メイントランジスタ１００が予め設定された範囲内に動作するように補償、保護する。
ここで、補償回路は、メイントランジスタ１００が予め設定された範囲内に動作するように、メイントランジスタ１００の動作損失を補償する回路を意味する。
保護素子は、過電流（ｏｖｅｒ ｃｕｒｒｅｎｔ）保護素子、過電圧（ｏｖｅｒ ｖｏｌｔａｇｅ）保護素子、過熱（ｏｖｅｒ ｔｅｍｐｅｒａｔｕｒｅ）保護素子、断線保護素子、静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ－ｏｕｔｐｕｔ）レギュレーターなどのメイントランジスタ１００を含む半導体素子が破壊されることを防止する回路であり得る。
ただし、これに限定されるものではなく、感知部５００は、メイントランジスタ１００の動作を制御する所定の回路をさらに含むこともできる。
【0018】
以下、図２及び図３を参照して、本発明の実施形態による半導体素子の回路構造について説明する。
図２は、本発明の実施形態による半導体素子を示す回路図であり、図３は、図２の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示すタイミング図である。
以下、説明の便宜のために第２電源電圧（ＶＳ）がグラウンド電圧を有する場合について説明する。
図２は、本発明の実施形態による半導体素子を示す回路図であり、図３は、図２の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示すタイミング図である。
以下、説明の便宜のために第２電源電圧（ＶＳ）がグラウンド電圧を有する場合について説明する。
【0019】
図２を参照すると、本発明の実施形態による半導体素子は、メイントランジスタ１００、抵抗素子３１０、ツェナーダイオード４１０、及び感知部５００を含む。
一実施形態で、抵抗素子３１０は、図１の周辺回路素子３００に対応し、ツェナーダイオード４１０は、図１のツェナーユニット４００に対応する。
メイントランジスタ１００は、メインゲート電極（Ｇ）、第１電極（Ｄ）、及び第２電極（Ｓ）を含む。
メイントランジスタ１００は、メインゲート電極（Ｇ）に印加されるゲート信号に応じて、第１電極（Ｄ）と第２電極（Ｓ）との間にドレイン－ソース間電流を制御する。
一実施形態で、抵抗素子３１０は、図１の周辺回路素子３００に対応し、ツェナーダイオード４１０は、図１のツェナーユニット４００に対応する。
メイントランジスタ１００は、メインゲート電極（Ｇ）、第１電極（Ｄ）、及び第２電極（Ｓ）を含む。
メイントランジスタ１００は、メインゲート電極（Ｇ）に印加されるゲート信号に応じて、第１電極（Ｄ）と第２電極（Ｓ）との間にドレイン－ソース間電流を制御する。
【0020】
例えば、メイントランジスタ１００のメインゲート電極（Ｇ）にターンオン信号が印加される場合、電流が第１経路（Ｃ１）に沿って流れる。
ここで、第１経路（Ｃ１）は、電流がメイントランジスタ１００の第１電極（Ｄ）から第２電極（Ｓ）に流れる経路を意味する。
これにより、電流は、第１ノード（Ｎ１）からメイントランジスタ１００を介して第２ノード（Ｎ２）に流れる。
第１電極（Ｄ）には第１電源電圧（ＶＤ）が供給され、第２電極（Ｓ）には第２電源電圧（ＶＳ）が供給される。
第２電源電圧（ＶＳ）の大きさは、第１電源電圧（ＶＤ）の大きさより小さい。
ここで、第１経路（Ｃ１）は、電流がメイントランジスタ１００の第１電極（Ｄ）から第２電極（Ｓ）に流れる経路を意味する。
これにより、電流は、第１ノード（Ｎ１）からメイントランジスタ１００を介して第２ノード（Ｎ２）に流れる。
第１電極（Ｄ）には第１電源電圧（ＶＤ）が供給され、第２電極（Ｓ）には第２電源電圧（ＶＳ）が供給される。
第２電源電圧（ＶＳ）の大きさは、第１電源電圧（ＶＤ）の大きさより小さい。
【0021】
例えば、第２電源電圧（ＶＳ）は、グラウンド電圧である。
ここで、第１電極（Ｄ）は、一実施形態によるメイントランジスタ１００のメインドレイン電極（図４の１７５ｍ）を意味し、第２電極（Ｓ）は、一実施形態によるメイントランジスタ１００のメインソース電極（図４の１７３ｍ）を意味する。
また、第１電源電圧（ＶＤ）は、メイントランジスタ１００のメインドレイン電極（図４の１７５ｍ）に印加される電圧を意味する。
第２電源電圧（ＶＳ）は、メイントランジスタ１００のメインソース電極（図４の１７３ｍ）に印加される電圧を意味する。
ここで、第１電極（Ｄ）は、一実施形態によるメイントランジスタ１００のメインドレイン電極（図４の１７５ｍ）を意味し、第２電極（Ｓ）は、一実施形態によるメイントランジスタ１００のメインソース電極（図４の１７３ｍ）を意味する。
また、第１電源電圧（ＶＤ）は、メイントランジスタ１００のメインドレイン電極（図４の１７５ｍ）に印加される電圧を意味する。
第２電源電圧（ＶＳ）は、メイントランジスタ１００のメインソース電極（図４の１７３ｍ）に印加される電圧を意味する。
【0022】
抵抗素子３１０は、メイントランジスタ１００の第１電極（Ｄ）と電気的に接続される。
また、抵抗素子３１０は、ツェナーダイオード４１０及び感知部５００と電気的に接続される。
例えば、抵抗素子３１０の一端は、第１ノード（Ｎ１）を介してメイントランジスタ１００の一端と接続される。
例えば、抵抗素子３１０の一端は、第１ノード（Ｎ１）を介してメイントランジスタ１００の第１電極（Ｄ）と電気的に接続される。
即ち、一実施形態で、抵抗素子３１０の一端は、第１ノード（Ｎ１）を介してメイントランジスタ１００のメインドレイン電極（図４の１７５ｍ）と電気的に接続される。
また、抵抗素子３１０の一端は、第１ノード（Ｎ１）を介して第１電源電圧（ＶＤ）を有する第１電源に接続される。
これにより、抵抗素子３１０の一端に第１電源電圧（ＶＤ）が供給される。
また、抵抗素子３１０は、ツェナーダイオード４１０及び感知部５００と電気的に接続される。
例えば、抵抗素子３１０の一端は、第１ノード（Ｎ１）を介してメイントランジスタ１００の一端と接続される。
例えば、抵抗素子３１０の一端は、第１ノード（Ｎ１）を介してメイントランジスタ１００の第１電極（Ｄ）と電気的に接続される。
即ち、一実施形態で、抵抗素子３１０の一端は、第１ノード（Ｎ１）を介してメイントランジスタ１００のメインドレイン電極（図４の１７５ｍ）と電気的に接続される。
また、抵抗素子３１０の一端は、第１ノード（Ｎ１）を介して第１電源電圧（ＶＤ）を有する第１電源に接続される。
これにより、抵抗素子３１０の一端に第１電源電圧（ＶＤ）が供給される。
【0023】
抵抗素子３１０の他端は、第３ノード（Ｎ３）を介してツェナーダイオード４１０及び感知部５００と電気的に接続される。
一実施形態で、抵抗素子３１０は、サブドレイン電極（図４の１７５）ｓと感知電極（図４のＳＥ）との間のサブドリフト領域（図４のＤＴＲｓ）の抵抗に対応する。
また、第３ノード（Ｎ３）は、感知電極（図４のＳＥ）に対応する点であり得る。
これに関する説明は、図４～図７を参照して後述する。
一実施形態で、抵抗素子３１０は、サブドレイン電極（図４の１７５）ｓと感知電極（図４のＳＥ）との間のサブドリフト領域（図４のＤＴＲｓ）の抵抗に対応する。
また、第３ノード（Ｎ３）は、感知電極（図４のＳＥ）に対応する点であり得る。
これに関する説明は、図４～図７を参照して後述する。
【0024】
ツェナーダイオード４１０は、抵抗素子３１０とメイントランジスタ１００との間に電気的に接続される。
ツェナーダイオード４１０は、アノード４１２とカソード４１１を含む。
ツェナーダイオード４１０のカソード４１１は、第３ノード（Ｎ３）を介して抵抗素子３１０と電気的に接続され、ツェナーダイオード４１０のアノード４１２は、第２ノード（Ｎ２）を介してメイントランジスタ１００の第２電極（Ｓ）と電気的に接続される。
また、ツェナーダイオード４１０のアノード４１２は、第２ノード（Ｎ２）を介して第２電源電圧（ＶＳ）を供給する第２電源と電気的に接続される。
ツェナーダイオード４１０は、アノード４１２とカソード４１１を含む。
ツェナーダイオード４１０のカソード４１１は、第３ノード（Ｎ３）を介して抵抗素子３１０と電気的に接続され、ツェナーダイオード４１０のアノード４１２は、第２ノード（Ｎ２）を介してメイントランジスタ１００の第２電極（Ｓ）と電気的に接続される。
また、ツェナーダイオード４１０のアノード４１２は、第２ノード（Ｎ２）を介して第２電源電圧（ＶＳ）を供給する第２電源と電気的に接続される。
【0025】
一実施形態で、ツェナーダイオード４１０は、順方向電圧では一般的なダイオード素子と同じ特性を有し、電流が流れるが、逆方向電圧では降伏電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）（ＶＺｔｈ）以上でのみ逆方向電流が流れる。
この時、ツェナーダイオード４１０の両端にかかる電圧の大きさは、降伏電圧（ＶＺｔｈ）で一定である。
即ち、ツェナーダイオード４１０は、降伏電圧（ＶＺｔｈ）以下の逆方向電圧では電流が流れないが、降伏電圧（ＶＺｔｈ）以上の逆方向電圧では電流が流れる。
降伏電圧（ＶＺｔｈ）は、ツェナーダイオード４１０に逆方向電圧が印加される場合、ツェナーダイオード４１０に電流が流れる最小電圧として定義される。
ここで、順方向は、ツェナーダイオード４１０のアノード４１２からカソード４１１に向かう方向を意味し、逆方向は、ツェナーダイオード４１０のカソード４１１からアノード４１２に向かう方向を意味する。
このような特性により、ツェナーダイオード４１０は、第３ノード（Ｎ３）の感知電圧（Ｖａ）をクリッピング（Ｃｌｉｐｐｉｎｇ）する役割を果たす。
この時、ツェナーダイオード４１０の両端にかかる電圧の大きさは、降伏電圧（ＶＺｔｈ）で一定である。
即ち、ツェナーダイオード４１０は、降伏電圧（ＶＺｔｈ）以下の逆方向電圧では電流が流れないが、降伏電圧（ＶＺｔｈ）以上の逆方向電圧では電流が流れる。
降伏電圧（ＶＺｔｈ）は、ツェナーダイオード４１０に逆方向電圧が印加される場合、ツェナーダイオード４１０に電流が流れる最小電圧として定義される。
ここで、順方向は、ツェナーダイオード４１０のアノード４１２からカソード４１１に向かう方向を意味し、逆方向は、ツェナーダイオード４１０のカソード４１１からアノード４１２に向かう方向を意味する。
このような特性により、ツェナーダイオード４１０は、第３ノード（Ｎ３）の感知電圧（Ｖａ）をクリッピング（Ｃｌｉｐｐｉｎｇ）する役割を果たす。
【0026】
図３をさらに参照すると、例えば、第１電源電圧（ＶＤ）がツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より小さい場合（一例として、図３の第３区間（Ｔ３））、これはツェナーダイオード４１０に降伏電圧（ＶＺｔｈ）より小さい逆方向電圧が印加される場合であり、ツェナーダイオード４１０内に電流が流れない。
したがって、電流は、第２経路（Ｃ２）に沿って流れない可能性があり、第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさは、第１電源電圧（ＶＤ）の大きさと実質的に同じである可能性がある。
また、第１電源電圧（ＶＤ）がツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きい場合（一例として、図３の第１区間（Ｔ１）、第２区間（Ｔ２）など）、これはツェナーダイオード４１０に降伏電圧（ＶＺｔｈ）より大きい逆方向電圧が印加される場合であり、電流はツェナーダイオード４１０のカソード４１１からアノード４１２に流れる。
即ち、電流は、第２経路（Ｃ２）に沿って流れる。
即ち、電流は、第１ノード（Ｎ１）から抵抗素子３１０を介して第３ノード（Ｎ３）に流れ、ツェナーダイオード４１０を過ぎて第２ノード（Ｎ２）に流れる。
この時、第３ノード（Ｎ３）の感知電圧（Ｖａ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）と実質的に同じ大きさを有する。
したがって、電流は、第２経路（Ｃ２）に沿って流れない可能性があり、第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさは、第１電源電圧（ＶＤ）の大きさと実質的に同じである可能性がある。
また、第１電源電圧（ＶＤ）がツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きい場合（一例として、図３の第１区間（Ｔ１）、第２区間（Ｔ２）など）、これはツェナーダイオード４１０に降伏電圧（ＶＺｔｈ）より大きい逆方向電圧が印加される場合であり、電流はツェナーダイオード４１０のカソード４１１からアノード４１２に流れる。
即ち、電流は、第２経路（Ｃ２）に沿って流れる。
即ち、電流は、第１ノード（Ｎ１）から抵抗素子３１０を介して第３ノード（Ｎ３）に流れ、ツェナーダイオード４１０を過ぎて第２ノード（Ｎ２）に流れる。
この時、第３ノード（Ｎ３）の感知電圧（Ｖａ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）と実質的に同じ大きさを有する。
【0027】
再び図２を参照すると、感知部５００は、第３ノード（Ｎ３）に接続される。
感知部５００は、第３ノード（Ｎ３）を介して周辺回路素子３００の一端及びツェナーユニット４００のカソード４１１に電気的に接続される。
感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知する。
感知部５００は、感知電圧（Ｖａ）に基づいて、メイントランジスタ１００の一端での電圧の変化を検出する。
一例として、感知部５００は、感知電圧（Ｖａ）に基づいて、第１電源電圧（ＶＤ）の大きさが降伏電圧（ＶＺｔｈ）の大きさより小さい区間を検出する。
具体的には、図３に示すように、感知電圧（Ｖａ）は、第１区間（Ｔ１）、第２区間（Ｔ２）、第４区間（Ｔ４）、及び第５区間（Ｔ５）で降伏電圧（ＶＺｔｈ）と実質的に同じ大きさを有する。
これは第２経路（Ｃ２）に沿って電流が流れることを意味する。
感知部５００は、第３ノード（Ｎ３）を介して周辺回路素子３００の一端及びツェナーユニット４００のカソード４１１に電気的に接続される。
感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知する。
感知部５００は、感知電圧（Ｖａ）に基づいて、メイントランジスタ１００の一端での電圧の変化を検出する。
一例として、感知部５００は、感知電圧（Ｖａ）に基づいて、第１電源電圧（ＶＤ）の大きさが降伏電圧（ＶＺｔｈ）の大きさより小さい区間を検出する。
具体的には、図３に示すように、感知電圧（Ｖａ）は、第１区間（Ｔ１）、第２区間（Ｔ２）、第４区間（Ｔ４）、及び第５区間（Ｔ５）で降伏電圧（ＶＺｔｈ）と実質的に同じ大きさを有する。
これは第２経路（Ｃ２）に沿って電流が流れることを意味する。
【0028】
即ち、第１区間（Ｔ１）、第２区間（Ｔ２）、第４区間（Ｔ４）、及び第５区間（Ｔ５）において、第１電源電圧（ＶＤ）の大きさは、降伏電圧（ＶＺｔｈ）の大きさより大きい。
一方、感知電圧（Ｖａ）は、第３区間（Ｔ３）で降伏電圧（ＶＺｔｈ）より小さい大きさを有する。
これは第２経路（Ｃ２）に沿って電流が流れないことを意味する。
即ち、第３区間（Ｔ３）における第１電源電圧（ＶＤ）の大きさは、降伏電圧（ＶＺｔｈ）より小さい可能性がある。
即ち、第１電源電圧（ＶＤ）の大きさが降伏電圧（ＶＺｔｈ）より小さい区間で、感知電圧（Ｖａ）の大きさが減少する。
これにより、感知部５００は、感知電圧（Ｖａ）の大きさに基づいて、メイントランジスタ１００の第１電極（Ｄ）に印加される第１電源電圧（ＶＤ）の大きさが降伏電圧（ＶＺｔｈ）の大きさより小さい区間を検出する。
一方、感知電圧（Ｖａ）は、第３区間（Ｔ３）で降伏電圧（ＶＺｔｈ）より小さい大きさを有する。
これは第２経路（Ｃ２）に沿って電流が流れないことを意味する。
即ち、第３区間（Ｔ３）における第１電源電圧（ＶＤ）の大きさは、降伏電圧（ＶＺｔｈ）より小さい可能性がある。
即ち、第１電源電圧（ＶＤ）の大きさが降伏電圧（ＶＺｔｈ）より小さい区間で、感知電圧（Ｖａ）の大きさが減少する。
これにより、感知部５００は、感知電圧（Ｖａ）の大きさに基づいて、メイントランジスタ１００の第１電極（Ｄ）に印加される第１電源電圧（ＶＤ）の大きさが降伏電圧（ＶＺｔｈ）の大きさより小さい区間を検出する。
【0029】
他の例として、感知部５００は、感知電圧（Ｖａ）に基づいて、第１電源電圧（ＶＤ）の変化を検出し、メイントランジスタ１００がターンオンする区間を算出することもできる。
具体的にみると、ゲート電圧（ＶＧ）は、メイントランジスタ１００のメインゲート電極（Ｇ）に印加される。
メインゲート電極（Ｇ）にオン電圧（Ｖｏｎ）が印加される場合、メイントランジスタ１００がターンオンする。
この時、メイントランジスタ１００がターンオンすることにより、負荷効果（Ｌｏａｄ ｅｆｆｅｃｔ）等によって所定の間隔を置いて第１電源電圧（ＶＤ）の大きさが減少する。
したがって、前述のように、感知部５００は、感知電圧（Ｖａ）が減少する区間を感知し、第１電源電圧（ＶＤ）の大きさが減少する区間を算出することができ、これにより、メイントランジスタ１００がターンオンされる区間を算出することもできる。
具体的にみると、ゲート電圧（ＶＧ）は、メイントランジスタ１００のメインゲート電極（Ｇ）に印加される。
メインゲート電極（Ｇ）にオン電圧（Ｖｏｎ）が印加される場合、メイントランジスタ１００がターンオンする。
この時、メイントランジスタ１００がターンオンすることにより、負荷効果（Ｌｏａｄ ｅｆｆｅｃｔ）等によって所定の間隔を置いて第１電源電圧（ＶＤ）の大きさが減少する。
したがって、前述のように、感知部５００は、感知電圧（Ｖａ）が減少する区間を感知し、第１電源電圧（ＶＤ）の大きさが減少する区間を算出することができ、これにより、メイントランジスタ１００がターンオンされる区間を算出することもできる。
【0030】
以下、図４～図６を参照して、本発明の実施形態による半導体素子のメイントランジスタについて説明する。
図４は、本発明の実施形態による半導体素子を示す平面図であり、図５及び図６は、図４のＡ－Ａ’線に沿って切断した断面図である。
図５は、一実施形態による半導体素子がオフ（ｏｆｆ）状態の場合を示し、図６は、一実施形態による半導体素子がオン（ｏｎ）状態である場合を示す。
図４は、本発明の実施形態による半導体素子を示す平面図であり、図５及び図６は、図４のＡ－Ａ’線に沿って切断した断面図である。
図５は、一実施形態による半導体素子がオフ（ｏｆｆ）状態の場合を示し、図６は、一実施形態による半導体素子がオン（ｏｎ）状態である場合を示す。
【0031】
図４を参照すると、本発明の実施形態による半導体素子の周辺回路領域（ＰＡ）は、メイン素子領域（ＭＡ）と離隔して配置される。
例えば、周辺回路領域（ＰＡ）は、メイン素子領域（ＭＡ）と第２方向（Ｙ方向）に離隔して配置されるが、これに限定されない。
例えば、周辺回路領域（ＰＡ）は、メイン素子領域（ＭＡ）と第１方向（Ｘ方向）に離隔して配置されるか、メイン素子領域（ＭＡ）の側面を囲むこともできる。
その他の様々な変更が可能であることは言うまでもない。
一実施形態で、周辺回路領域（ＰＡ）とメイン素子領域（ＭＡ）との間に分離構造物１６０が配置されるが、これに限定されない。
一実施形態で、周辺回路領域（ＰＡ）は、メイン素子領域（ＭＡ）に隣接して配置することができる。
例えば、周辺回路領域（ＰＡ）は、メイン素子領域（ＭＡ）と第２方向（Ｙ方向）に離隔して配置されるが、これに限定されない。
例えば、周辺回路領域（ＰＡ）は、メイン素子領域（ＭＡ）と第１方向（Ｘ方向）に離隔して配置されるか、メイン素子領域（ＭＡ）の側面を囲むこともできる。
その他の様々な変更が可能であることは言うまでもない。
一実施形態で、周辺回路領域（ＰＡ）とメイン素子領域（ＭＡ）との間に分離構造物１６０が配置されるが、これに限定されない。
一実施形態で、周辺回路領域（ＰＡ）は、メイン素子領域（ＭＡ）に隣接して配置することができる。
【0032】
図５をさらに参照すると、本発明の実施形態による半導体素子のメイントランジスタ１００は、メインチャンネル層１３２ｍ、メインチャンネル層１３２ｍの上に配置されるバリア層１３６、バリア層１３６の上に配置されるメインゲート電極１５５、バリア層１３６とメインゲート電極１５５との間に配置されるゲート半導体層１５２、バリア層１３６の上に配置される保護層１４０、メインチャンネル層１３２ｍの上に互いに離隔して配置されるメインソース電極１７３ｍ及びメインドレイン電極１７５ｍを含む。
メインチャンネル層１３２ｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間にチャンネルを形成する層であって、メインチャンネル層１３２ｍの内部には２次元電子ガス（２ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ：２ＤＥＧ）１３４が配置される。
メインチャンネル層１３２ｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間にチャンネルを形成する層であって、メインチャンネル層１３２ｍの内部には２次元電子ガス（２ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ：２ＤＥＧ）１３４が配置される。
【0033】
２次元電子ガス１３４は、固体物理学で使用する電荷輸送モデルであり、２次元（例えば、ｘ－ｙ平面方向）上では自由に動くことができるが、他の一次元（例えば、ｚ方向）では動くことができず、２次元内に固く拘束されている電子の群を意味する。
即ち、２次元電子ガス１３４は、３次元空間内で２次元の紙のような形態で存在する。
このような２次元電子ガス１３４は、半導体異種接合構造で主に現れ、本発明の一実施形態による半導体素子では、メインチャンネル層１３２ｍとバリア層１３６との間の界面で発生する。
例えば、メインチャンネル層１３２ｍ内でバリア層１３６と隣接する部分に２次元電子ガス１３４が発生する。
即ち、２次元電子ガス１３４は、３次元空間内で２次元の紙のような形態で存在する。
このような２次元電子ガス１３４は、半導体異種接合構造で主に現れ、本発明の一実施形態による半導体素子では、メインチャンネル層１３２ｍとバリア層１３６との間の界面で発生する。
例えば、メインチャンネル層１３２ｍ内でバリア層１３６と隣接する部分に２次元電子ガス１３４が発生する。
【0034】
メインチャンネル層１３２ｍは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
メインチャンネル層１３２ｍは、単層又は多層で構成することができる。
メインチャンネル層１３２ｍは、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、メインチャンネル層１３２ｍは、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
メインチャンネル層１３２ｍは、不純物がドーピングされた層であってもよく、不純物がドーピングされない（ｕｎｄｏｐｅｄ）層であってもよい。
メインチャンネル層１３２ｍの厚さは、約数百ｎｍ以下であり得る。
メインチャンネル層１３２ｍは、単層又は多層で構成することができる。
メインチャンネル層１３２ｍは、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、メインチャンネル層１３２ｍは、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
メインチャンネル層１３２ｍは、不純物がドーピングされた層であってもよく、不純物がドーピングされない（ｕｎｄｏｐｅｄ）層であってもよい。
メインチャンネル層１３２ｍの厚さは、約数百ｎｍ以下であり得る。
【0035】
メインチャンネル層１３２ｍは、基板１１０の上に配置され、基板１１０とメインチャンネル層１３２ｍとの間には、シード層１２１、及びバッファー層１２０が配置される。
基板１１０、シード層１２１、及びバッファー層１２０は、メインチャンネル層１３２ｍを形成するために必要な層であり、場合により省略されてもよい。
例えば、ＧａＮからなる基板をメインチャンネル層１３２ｍとして使用する場合には、基板１１０、シード層１２１、及びバッファー層１２０の内の少なくとも一つが省略されてもよい。
基板１１０、シード層１２１、及びバッファー層１２０は、メインチャンネル層１３２ｍを形成するために必要な層であり、場合により省略されてもよい。
例えば、ＧａＮからなる基板をメインチャンネル層１３２ｍとして使用する場合には、基板１１０、シード層１２１、及びバッファー層１２０の内の少なくとも一つが省略されてもよい。
【0036】
ＧａＮからなる基板は、値段が比較的に高いことを考慮して、Ｓｉからなる基板１１０を使用してＧａＮを含むメインチャンネル層１３２ｍを成長させる。
この時、Ｓｉの格子構造とＧａＮの格子構造が異なるため、基板１１０の直上にメインチャンネル層１３２ｍを成長させることが容易ではない。
これにより、基板１１０の上にシード層１２１及びバッファー層１２０を先に成長させた後、バッファー層１２０の上にメインチャンネル層１３２ｍを成長させる。
また、基板１１０、シード層１２１、及びバッファー層１２０の内の少なくとも一つが製造工程で使用された後、半導体素子の最終構造では除去されてもよい。
この時、Ｓｉの格子構造とＧａＮの格子構造が異なるため、基板１１０の直上にメインチャンネル層１３２ｍを成長させることが容易ではない。
これにより、基板１１０の上にシード層１２１及びバッファー層１２０を先に成長させた後、バッファー層１２０の上にメインチャンネル層１３２ｍを成長させる。
また、基板１１０、シード層１２１、及びバッファー層１２０の内の少なくとも一つが製造工程で使用された後、半導体素子の最終構造では除去されてもよい。
【0037】
基板１１０は、半導体物質を含む。
例えば、基板１１０は、サファイア（ｓａｐｐｈｉｒｅ）、Ｓｉ、ＳｉＣ、ＡｌＮ、ＧａＮ、又はこれらの組み合わせを含み得る。
基板１１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であり得る。
ただし、基板１１０の材質はこれに限定されず、一般に使用されるすべての基板が適用することができる。
場合により、基板１１０は絶縁物質を含むこともできる。
例えば、半導体基板上にメインチャンネル層１３２ｍをはじめとする複数の層を先に形成した後、半導体基板を除去し、絶縁基板に置き換えることができる。
例えば、基板１１０は、サファイア（ｓａｐｐｈｉｒｅ）、Ｓｉ、ＳｉＣ、ＡｌＮ、ＧａＮ、又はこれらの組み合わせを含み得る。
基板１１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であり得る。
ただし、基板１１０の材質はこれに限定されず、一般に使用されるすべての基板が適用することができる。
場合により、基板１１０は絶縁物質を含むこともできる。
例えば、半導体基板上にメインチャンネル層１３２ｍをはじめとする複数の層を先に形成した後、半導体基板を除去し、絶縁基板に置き換えることができる。
【0038】
シード層１２１は、基板１１０の直上に配置される。
ただし、これに限定されるものではなく、基板１１０とシード層１２１との間に所定の他の層がさらに配置することもできる。
シード層１２１は、バッファー層１２０を成長させるためのシード役割を果たす層であり、バッファー層１２０のシードとなる結晶格子構造物で構成される。
バッファー層１２０は、シード層１２１の直上に配置される。
ただし、これに限定されるものではなく、シード層１２１とバッファー層１２０との間に所定の他の層がさらに配置することもできる。
シード層１２１は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
シード層１２１は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、シード層１２１は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
ただし、これに限定されるものではなく、基板１１０とシード層１２１との間に所定の他の層がさらに配置することもできる。
シード層１２１は、バッファー層１２０を成長させるためのシード役割を果たす層であり、バッファー層１２０のシードとなる結晶格子構造物で構成される。
バッファー層１２０は、シード層１２１の直上に配置される。
ただし、これに限定されるものではなく、シード層１２１とバッファー層１２０との間に所定の他の層がさらに配置することもできる。
シード層１２１は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
シード層１２１は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、シード層１２１は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
【0039】
バッファー層１２０は、シード層１２１の上に配置される。
バッファー層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間に配置される。
バッファー層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間の格子定数及び熱膨張係数の差を緩和したり、メインチャンネル層１３２ｍを介して漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が流れることを防止するための層である。
バッファー層１２０は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
バッファー層１２０は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、バッファー層１２０は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
バッファー層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間に配置される。
バッファー層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間の格子定数及び熱膨張係数の差を緩和したり、メインチャンネル層１３２ｍを介して漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が流れることを防止するための層である。
バッファー層１２０は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
バッファー層１２０は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、バッファー層１２０は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
【0040】
本発明の実施形態による半導体素子のバッファー層１２０は、シード層１２１の上に配置される超格子層１２４、及び超格子層１２４の上に配置される高抵抗層１２６を含む。
超格子層１２４、及び高抵抗層１２６は、基板１１０の上に順次配置される。
超格子層１２４は、シード層１２１の上に配置される。
超格子層１２４は、シード層１２１の直上に配置される。
ただし、これに限定されるものではなく、シード層１２１と超格子層１２４との間に所定の他の層をさらに配置することもできる。
超格子層１２４は、基板１１０とメインチャンネル層１３２ｍとの間の格子定数及び熱膨張係数の差を緩和し、これにより、基板１１０とメインチャンネル層１３２ｍとの間に発生される引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）及び圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を緩和し、一実施形態による半導体素子の最終構造で成長によって形成された全体層間の応力を緩和するための層である。
超格子層１２４、及び高抵抗層１２６は、基板１１０の上に順次配置される。
超格子層１２４は、シード層１２１の上に配置される。
超格子層１２４は、シード層１２１の直上に配置される。
ただし、これに限定されるものではなく、シード層１２１と超格子層１２４との間に所定の他の層をさらに配置することもできる。
超格子層１２４は、基板１１０とメインチャンネル層１３２ｍとの間の格子定数及び熱膨張係数の差を緩和し、これにより、基板１１０とメインチャンネル層１３２ｍとの間に発生される引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）及び圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を緩和し、一実施形態による半導体素子の最終構造で成長によって形成された全体層間の応力を緩和するための層である。
【0041】
超格子層１２４は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
超格子層１２４は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、超格子層１２４は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
一実施形態で、超格子層１２４は、異なる物質を含む層が交互に積層された多層で構成される。
例えば、超格子層１２４は、ＡｌＧａＮからなる層とＡｌＮからなる層が繰り返し積層された構造を有する。
即ち、ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＡｌＮが順次積層されて超格子層を形成する。
超格子層１２４を構成するＡｌＧａＮ層とＧａＮの数は、様々に変更することができ、超格子層１２４を構成する物質は、様々に変更することができる。
超格子層１２４は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、超格子層１２４は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
一実施形態で、超格子層１２４は、異なる物質を含む層が交互に積層された多層で構成される。
例えば、超格子層１２４は、ＡｌＧａＮからなる層とＡｌＮからなる層が繰り返し積層された構造を有する。
即ち、ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＡｌＮが順次積層されて超格子層を形成する。
超格子層１２４を構成するＡｌＧａＮ層とＧａＮの数は、様々に変更することができ、超格子層１２４を構成する物質は、様々に変更することができる。
【0042】
他の例として、超格子層１２４は、ＡｌＧａＮからなる層とＧａＮからなる層が繰り返し積層されている構造を有することもできる。
即ち、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮが順次積層されて超格子層を形成する。
例示的な実施形態で、超格子層１２４がＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含む場合、超格子層１２４は、電子の濃度が正孔の濃度より大きいｎ型半導体特性を有するが、これに限定されない。
即ち、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮが順次積層されて超格子層を形成する。
例示的な実施形態で、超格子層１２４がＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含む場合、超格子層１２４は、電子の濃度が正孔の濃度より大きいｎ型半導体特性を有するが、これに限定されない。
【0043】
高抵抗層１２６は、超格子層１２４の上に配置される。
高抵抗層１２６は、超格子層１２４の直上に配置される。
ただし、これに限定されるものではなく、超格子層１２４と高抵抗層１２６との間に所定の他の層をさらに配置することもできる。
高抵抗層１２６は、超格子層１２４とメインチャンネル層１３２ｍとの間に配置される。
高抵抗層１２６は、メインチャンネル層１３２ｍを介して漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が流れることを防止することにより、一実施形態による半導体素子が劣化することを防止するための層である。
高抵抗層１２６は、基板１１０とメインチャンネル層１３２ｍとの間が電気的に絶縁されるように伝導性が低い物質で構成される。
高抵抗層１２６は、超格子層１２４の直上に配置される。
ただし、これに限定されるものではなく、超格子層１２４と高抵抗層１２６との間に所定の他の層をさらに配置することもできる。
高抵抗層１２６は、超格子層１２４とメインチャンネル層１３２ｍとの間に配置される。
高抵抗層１２６は、メインチャンネル層１３２ｍを介して漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が流れることを防止することにより、一実施形態による半導体素子が劣化することを防止するための層である。
高抵抗層１２６は、基板１１０とメインチャンネル層１３２ｍとの間が電気的に絶縁されるように伝導性が低い物質で構成される。
【0044】
高抵抗層は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
高抵抗層１２６は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、高抵抗層１２６は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
高抵抗層１２６は、単層又は多層で構成することができる。
例示的な実施形態で、高抵抗層１２６が、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含む場合、高抵抗層１２６は、電子の濃度が正孔の濃度より大きいｎ型半導体特性を有するが、これに限定されない。
高抵抗層１２６は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、高抵抗層１２６は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
高抵抗層１２６は、単層又は多層で構成することができる。
例示的な実施形態で、高抵抗層１２６が、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含む場合、高抵抗層１２６は、電子の濃度が正孔の濃度より大きいｎ型半導体特性を有するが、これに限定されない。
【0045】
バリア層１３６は、メインチャンネル層１３２ｍの上に配置される。
バリア層１３６は、メインチャンネル層１３２ｍの直上に配置される。
ただし、これに限定されるものではなく、メインチャンネル層１３２ｍとバリア層１３６との間に所定の他の層をさらに配置することもできる。
メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間でバリア層１３６と重畳するメインチャンネル層１３２ｍの領域がメインドリフト（ｄｒｉｆｔ）領域（ＤＴＲｍ）となる。
メインドリフト領域（ＤＴＲｍ）は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に位置する。
メインドリフト領域（ＤＴＲｍ）は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電位差が発生する時に、キャリアが移動する領域を意味する。
一実施形態による半導体素子は、メインゲート電極１５５に電圧が印加されるか否か、及び／又はメインゲート電極１５５に印加される電圧の大きさによりオン／オフし、これにより、メインドリフト領域（ＤＴＲｍ）でキャリアの移動が行われるか又は遮断する。
バリア層１３６は、メインチャンネル層１３２ｍの直上に配置される。
ただし、これに限定されるものではなく、メインチャンネル層１３２ｍとバリア層１３６との間に所定の他の層をさらに配置することもできる。
メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間でバリア層１３６と重畳するメインチャンネル層１３２ｍの領域がメインドリフト（ｄｒｉｆｔ）領域（ＤＴＲｍ）となる。
メインドリフト領域（ＤＴＲｍ）は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に位置する。
メインドリフト領域（ＤＴＲｍ）は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電位差が発生する時に、キャリアが移動する領域を意味する。
一実施形態による半導体素子は、メインゲート電極１５５に電圧が印加されるか否か、及び／又はメインゲート電極１５５に印加される電圧の大きさによりオン／オフし、これにより、メインドリフト領域（ＤＴＲｍ）でキャリアの移動が行われるか又は遮断する。
【0046】
バリア層１３６は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
バリア層１３６は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
バリア層１３６は、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含み得る。
バリア層１３６のエネルギーバンドギャップは、Ａｌ及び／又はＩｎの組成比によって調節することができる。
バリア層１３６は、所定の不純物でドーピングされる。
この時、バリア層１３６にドーピングされる不純物は、正孔（ｈｏｌｅ）を提供することができるｐ型ドーパントであり得る。
例えば、バリア層１３６にドーピングされる不純物は、マグネシウム（Ｍｇ）であり得る。
バリア層１３６の不純物ドーピング濃度を上げたり下げたりすることによって、一実施形態による半導体素子の閾値電圧、オン抵抗などを調節することができる。
バリア層１３６は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
バリア層１３６は、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含み得る。
バリア層１３６のエネルギーバンドギャップは、Ａｌ及び／又はＩｎの組成比によって調節することができる。
バリア層１３６は、所定の不純物でドーピングされる。
この時、バリア層１３６にドーピングされる不純物は、正孔（ｈｏｌｅ）を提供することができるｐ型ドーパントであり得る。
例えば、バリア層１３６にドーピングされる不純物は、マグネシウム（Ｍｇ）であり得る。
バリア層１３６の不純物ドーピング濃度を上げたり下げたりすることによって、一実施形態による半導体素子の閾値電圧、オン抵抗などを調節することができる。
【0047】
バリア層１３６は、メインチャンネル層１３２ｍと異なる特性を有する半導体物質を含む。
バリア層１３６は、メインチャンネル層１３２ｍと分極特性、エネルギーバンドギャップ、又は格子定数の内の少なくとも一つが異なり得る。
例えば、バリア層１３６は、メインチャンネル層１３２ｍと異なるエネルギーバンドギャップを有する物質を含む。
この時、バリア層１３６は、メインチャンネル層１３２ｍより高いエネルギーバンドギャップを有し、メインチャンネル層１３２ｍより高い電気的分極率を有する。
このようなバリア層１３６によって、相対的に電気的分極率が低いメインチャンネル層１３２ｍに２次元電子ガス１３４が誘発され得る。
この点から、バリア層１３６は、チャンネル供給層又は２次元電子ガス供給層と呼ばれることもある。
２次元電子ガス１３４は、メインチャンネル層１３２ｍとバリア層１３６との間の界面下に位置するメインチャンネル層１３２ｍの部分内に形成され得る。
２次元電子ガス１３４は、非常に高い電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）を有する。
バリア層１３６は、メインチャンネル層１３２ｍと分極特性、エネルギーバンドギャップ、又は格子定数の内の少なくとも一つが異なり得る。
例えば、バリア層１３６は、メインチャンネル層１３２ｍと異なるエネルギーバンドギャップを有する物質を含む。
この時、バリア層１３６は、メインチャンネル層１３２ｍより高いエネルギーバンドギャップを有し、メインチャンネル層１３２ｍより高い電気的分極率を有する。
このようなバリア層１３６によって、相対的に電気的分極率が低いメインチャンネル層１３２ｍに２次元電子ガス１３４が誘発され得る。
この点から、バリア層１３６は、チャンネル供給層又は２次元電子ガス供給層と呼ばれることもある。
２次元電子ガス１３４は、メインチャンネル層１３２ｍとバリア層１３６との間の界面下に位置するメインチャンネル層１３２ｍの部分内に形成され得る。
２次元電子ガス１３４は、非常に高い電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）を有する。
【0048】
バリア層１３６は、単層又は多層で構成することができる。
バリア層１３６が多層からなる場合、多層を構成する各層の物質は、エネルギーバンドギャップが異なり得る。
この時、バリア層１３６を構成する複数の層は、メインチャンネル層１３２ｍに近いほどエネルギーバンドギャップが大きくなるように配置される。
バリア層１３６が多層からなる場合、多層を構成する各層の物質は、エネルギーバンドギャップが異なり得る。
この時、バリア層１３６を構成する複数の層は、メインチャンネル層１３２ｍに近いほどエネルギーバンドギャップが大きくなるように配置される。
【0049】
メインゲート電極１５５は、バリア層１３６の上に配置される。
メインゲート電極１５５は、バリア層１３６の一部領域と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
メインゲート電極１５５は、メインチャンネル層１３２ｍのメインドリフト領域（ＤＴＲｍ）の一部と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
メインゲート電極１５５は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
メインゲート電極１５５は、メインソース電極１７３ｍおよびメインドレイン電極１７５ｍと離隔する。
例えば、メインゲート電極１５５は、メインドレイン電極１７５ｍよりメインソース電極１７３ｍにさらに近く配置される。
即ち、メインゲート電極１５５とメインソース電極１７３ｍとの間の離隔距離がメインゲート電極１５５とメインドレイン電極１７５ｍとの間の離隔距離より小さいが、これに限定されない。
メインゲート電極１５５は、バリア層１３６の一部領域と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
メインゲート電極１５５は、メインチャンネル層１３２ｍのメインドリフト領域（ＤＴＲｍ）の一部と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
メインゲート電極１５５は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
メインゲート電極１５５は、メインソース電極１７３ｍおよびメインドレイン電極１７５ｍと離隔する。
例えば、メインゲート電極１５５は、メインドレイン電極１７５ｍよりメインソース電極１７３ｍにさらに近く配置される。
即ち、メインゲート電極１５５とメインソース電極１７３ｍとの間の離隔距離がメインゲート電極１５５とメインドレイン電極１７５ｍとの間の離隔距離より小さいが、これに限定されない。
【0050】
メインゲート電極１５５は、伝導性物質を含む。
例えば、メインゲート電極１５５は、金属、金属合金、導電性金属硝酸塩、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
例えば、メインゲート電極１５５は、チタン硝酸塩（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル硝酸塩（ＴａＮ）、チタンシリコン硝酸塩（ＴｉＳｉＮ）、タンタルシリコン硝酸塩（ＴａＳｉＮ）、タンタルチタン硝酸塩（ＴａＴｉＮ）、チタンアルミニウム硝酸塩（ＴｉＡｌＮ）、タンタルアルミニウム硝酸塩（ＴａＡｌＮ）、タングステン硝酸塩（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭化硝酸塩（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭化硝酸塩（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム硝酸塩（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン硝酸塩（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに限定されない。
メインゲート電極１５５は、単層又は多層で構成され得る。
例えば、メインゲート電極１５５は、金属、金属合金、導電性金属硝酸塩、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
例えば、メインゲート電極１５５は、チタン硝酸塩（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル硝酸塩（ＴａＮ）、チタンシリコン硝酸塩（ＴｉＳｉＮ）、タンタルシリコン硝酸塩（ＴａＳｉＮ）、タンタルチタン硝酸塩（ＴａＴｉＮ）、チタンアルミニウム硝酸塩（ＴｉＡｌＮ）、タンタルアルミニウム硝酸塩（ＴａＡｌＮ）、タングステン硝酸塩（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭化硝酸塩（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭化硝酸塩（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム硝酸塩（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン硝酸塩（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに限定されない。
メインゲート電極１５５は、単層又は多層で構成され得る。
【0051】
ゲート半導体層１５２は、バリア層１３６とメインゲート電極１５５との間に配置される。
即ち、バリア層１３６の上にゲート半導体層１５２が配置され、ゲート半導体層１５２の上にメインゲート電極１５５が配置される。
メインゲート電極１５５は、ゲート半導体層１５２にショットキー接触（Ｓｃｈｏｔｔｋｙ ｃｏｎｔａｃｔ）又はオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
ゲート半導体層１５２は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
この時、ゲート半導体層１５２は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に完全に重畳し、ゲート半導体層１５２は、上部面が全体的にメインゲート電極１５５によって覆われる。
即ち、ゲート半導体層１５２は、メインゲート電極１５５と実質的に同じ平面形状を有する。
ただし、これに限定されるものではなく、メインゲート電極１５５は、ゲート半導体層１５２を少なくとも一部を覆うように配置することもできる。
即ち、バリア層１３６の上にゲート半導体層１５２が配置され、ゲート半導体層１５２の上にメインゲート電極１５５が配置される。
メインゲート電極１５５は、ゲート半導体層１５２にショットキー接触（Ｓｃｈｏｔｔｋｙ ｃｏｎｔａｃｔ）又はオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
ゲート半導体層１５２は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
この時、ゲート半導体層１５２は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に完全に重畳し、ゲート半導体層１５２は、上部面が全体的にメインゲート電極１５５によって覆われる。
即ち、ゲート半導体層１５２は、メインゲート電極１５５と実質的に同じ平面形状を有する。
ただし、これに限定されるものではなく、メインゲート電極１５５は、ゲート半導体層１５２を少なくとも一部を覆うように配置することもできる。
【0052】
ゲート半導体層１５２は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
ゲート半導体層１５２は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと離隔する。
ゲート半導体層１５２は、メインドレイン電極１７５ｍよりメインソース電極１７３ｍにさらに近く配置される。
即ち、ゲート半導体層１５２とメインソース電極１７３ｍとの間の離隔距離がゲート半導体層１５２とメインドレイン電極１７５ｍとの間の離隔距離より小さいが、これに限定されない。
一実施形態で、ゲート半導体層１５２は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
例えば、ゲート半導体層１５２は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に完全に重畳する。
即ち、ゲート半導体層１５２の側面は、メインゲート電極１５５の側面と整列する。
ただし、これに限定されるものではなく、ゲート半導体層１５２は、メインゲート電極１５５と一部重畳することもできる。
ゲート半導体層１５２は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと離隔する。
ゲート半導体層１５２は、メインドレイン電極１７５ｍよりメインソース電極１７３ｍにさらに近く配置される。
即ち、ゲート半導体層１５２とメインソース電極１７３ｍとの間の離隔距離がゲート半導体層１５２とメインドレイン電極１７５ｍとの間の離隔距離より小さいが、これに限定されない。
一実施形態で、ゲート半導体層１５２は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
例えば、ゲート半導体層１５２は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に完全に重畳する。
即ち、ゲート半導体層１５２の側面は、メインゲート電極１５５の側面と整列する。
ただし、これに限定されるものではなく、ゲート半導体層１５２は、メインゲート電極１５５と一部重畳することもできる。
【0053】
ゲート半導体層１５２は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
ゲート半導体層１５２は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、ゲート半導体層１５２は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
ゲート半導体層１５２は、バリア層１３６と異なるエネルギーバンドギャップを有する物質を含む。
例えば、ゲート半導体層１５２は、ＧａＮを含み、バリア層１３６は、ＡｌＧａＮを含む。
ゲート半導体層１５２は、所定の不純物でドーピングされる。
この時、ゲート半導体層１５２にドーピングされる不純物は、正孔（ｈｏｌｅ）を提供できるｐ型ドーパントである。
例えば、ゲート半導体層１５２は、ｐ型不純物がドーピングされているＧａＮを含む。
即ち、ゲート半導体層１５２は、ｐ－ＧａＮ層で構成される。
ただし、これに限定されるものではなく、ゲート半導体層１５２がｐ－ＡｌＧａＮ層であってもよい。
ゲート半導体層１５２にドーピングされる不純物は、マグネシウム（Ｍｇ）であってもよい。
この時、ゲート半導体層１５２内にドーピングされた不純物（例えば、マグネシウム）と隣接する所定の元素が結合する場合、ゲート半導体層１５２内に正孔濃度が減少し、これにより、半導体素子の特性が劣化し得る。
ゲート半導体層１５２は、単層又は多層で構成され得る。
ゲート半導体層１５２は、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、ゲート半導体層１５２は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
ゲート半導体層１５２は、バリア層１３６と異なるエネルギーバンドギャップを有する物質を含む。
例えば、ゲート半導体層１５２は、ＧａＮを含み、バリア層１３６は、ＡｌＧａＮを含む。
ゲート半導体層１５２は、所定の不純物でドーピングされる。
この時、ゲート半導体層１５２にドーピングされる不純物は、正孔（ｈｏｌｅ）を提供できるｐ型ドーパントである。
例えば、ゲート半導体層１５２は、ｐ型不純物がドーピングされているＧａＮを含む。
即ち、ゲート半導体層１５２は、ｐ－ＧａＮ層で構成される。
ただし、これに限定されるものではなく、ゲート半導体層１５２がｐ－ＡｌＧａＮ層であってもよい。
ゲート半導体層１５２にドーピングされる不純物は、マグネシウム（Ｍｇ）であってもよい。
この時、ゲート半導体層１５２内にドーピングされた不純物（例えば、マグネシウム）と隣接する所定の元素が結合する場合、ゲート半導体層１５２内に正孔濃度が減少し、これにより、半導体素子の特性が劣化し得る。
ゲート半導体層１５２は、単層又は多層で構成され得る。
【0054】
ゲート半導体層１５２によって、メインチャンネル層１３２ｍ内に空乏（ｄｅｐｌｅｔｉｏｎ）領域（ＤＰＲ）が形成される。
空乏領域（ＤＰＲ）は、メインドリフト領域（ＤＴＲｍ）内に位置し、メインドリフト領域（ＤＴＲｍ）より狭い幅を有する。
バリア層１３６の上にバリア層１３６と異なるエネルギーバンドギャップを有するゲート半導体層１５２が配置されることにより、ゲート半導体層１５２と重畳するバリア層１３６の部分のエネルギーバンドの準位が高くなり得る。
これにより、ゲート半導体層１５２と重畳するメインチャンネル層１３２ｍの領域に空乏領域（ＤＰＲ）が形成される。
空乏領域（ＤＰＲ）は、メインチャンネル層１３２ｍのチャンネル経路の内の２次元電子ガス１３４が形成されないか、又は、残りの領域より低い電子濃度を有する領域である。
即ち、空乏領域（ＤＰＲ）は、メインドリフト領域（ＤＴＲｍ）内で２次元電子ガス１３４の流れを切れる領域を意味する。
空乏領域（ＤＰＲ）が発生することにより、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れず、チャンネル経路が遮断され得る。
これにより、一実施形態による半導体素子は、ノーマルオフ（ｎｏｒｍａｌｌｙ ｏｆｆ）特性を有する。
空乏領域（ＤＰＲ）は、メインドリフト領域（ＤＴＲｍ）内に位置し、メインドリフト領域（ＤＴＲｍ）より狭い幅を有する。
バリア層１３６の上にバリア層１３６と異なるエネルギーバンドギャップを有するゲート半導体層１５２が配置されることにより、ゲート半導体層１５２と重畳するバリア層１３６の部分のエネルギーバンドの準位が高くなり得る。
これにより、ゲート半導体層１５２と重畳するメインチャンネル層１３２ｍの領域に空乏領域（ＤＰＲ）が形成される。
空乏領域（ＤＰＲ）は、メインチャンネル層１３２ｍのチャンネル経路の内の２次元電子ガス１３４が形成されないか、又は、残りの領域より低い電子濃度を有する領域である。
即ち、空乏領域（ＤＰＲ）は、メインドリフト領域（ＤＴＲｍ）内で２次元電子ガス１３４の流れを切れる領域を意味する。
空乏領域（ＤＰＲ）が発生することにより、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れず、チャンネル経路が遮断され得る。
これにより、一実施形態による半導体素子は、ノーマルオフ（ｎｏｒｍａｌｌｙ ｏｆｆ）特性を有する。
【0055】
即ち、本発明の一実施形態による半導体素子は、ノーマルオフ高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である。
図５に示すように、メインゲート電極１５５に電圧が印加されないノーマル（ｎｏｒｍａｌ）状態では、空乏領域（ＤＰＲ）が存在し、一実施形態による半導体素子は、オフ（ｏｆｆ）状態である。
図６に示すように、メインゲート電極１５５に閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）以上の電圧が印加されると、空乏領域（ＤＰＲ）が無くなり、メインドリフト領域（ＤＴＲｍ）内で２次元電子ガス１３４が切れることなく、接続する。
即ち、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間のチャンネル経路全体に２次元電子ガス１３４が形成され、一実施形態による半導体素子は、オン（ｏｎ）状態になる。
まとめると、本発明の一実施形態による半導体素子は、電気的分極（ｐｏｌａｒｉｚａｔｉｏｎ）特性が異なる半導体層を含み、相対的に大きい分極率を有する半導体層は、それと異種接合された他の半導体層に２次元電子ガス１３４を誘発する。
このような２次元電子ガス１３４は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間のチャンネルとして利用することができ、このような２次元電子ガス１３４の流れが継続又は中断することは、メインゲート電極１５５に印加されるバイアス電圧によって制御することができる。
ゲートオフの状態で、２次元電子ガス１３４の流れが遮断され、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れない。
ゲートオンの状態で２次元電子ガス１３４の流れが続くことにより、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れる。
図５に示すように、メインゲート電極１５５に電圧が印加されないノーマル（ｎｏｒｍａｌ）状態では、空乏領域（ＤＰＲ）が存在し、一実施形態による半導体素子は、オフ（ｏｆｆ）状態である。
図６に示すように、メインゲート電極１５５に閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）以上の電圧が印加されると、空乏領域（ＤＰＲ）が無くなり、メインドリフト領域（ＤＴＲｍ）内で２次元電子ガス１３４が切れることなく、接続する。
即ち、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間のチャンネル経路全体に２次元電子ガス１３４が形成され、一実施形態による半導体素子は、オン（ｏｎ）状態になる。
まとめると、本発明の一実施形態による半導体素子は、電気的分極（ｐｏｌａｒｉｚａｔｉｏｎ）特性が異なる半導体層を含み、相対的に大きい分極率を有する半導体層は、それと異種接合された他の半導体層に２次元電子ガス１３４を誘発する。
このような２次元電子ガス１３４は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間のチャンネルとして利用することができ、このような２次元電子ガス１３４の流れが継続又は中断することは、メインゲート電極１５５に印加されるバイアス電圧によって制御することができる。
ゲートオフの状態で、２次元電子ガス１３４の流れが遮断され、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れない。
ゲートオンの状態で２次元電子ガス１３４の流れが続くことにより、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れる。
【0056】
上述で、本発明の一実施形態による半導体素子がノーマルオフ高電子移動度トランジスタである場合について説明したが、これに限定されない。
例えば、本発明の一実施形態による半導体素子は、ノーマルオン高電子移動度トランジスタであってもよい。
ノーマルオン高電子移動度トランジスタの場合、ゲート半導体層１５２を省略することができ、これにより、メインゲート電極１５５がバリア層１３６の直上に配置される。
即ち、メインゲート電極１５５がバリア層１３６と接する。
このような構造では、メインゲート電極１５５に電圧が印加されない状態で２次元電子ガス１３４がチャンネルとして利用されることができ、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流の流れが発生し得る。
また、メインゲート電極１５５にマイナス電圧が印加されると、メインゲート電極１５５の下部で２次元電子ガス１３４の流れが切れる空乏領域（ＤＰＲ）が発生し得る。
例えば、本発明の一実施形態による半導体素子は、ノーマルオン高電子移動度トランジスタであってもよい。
ノーマルオン高電子移動度トランジスタの場合、ゲート半導体層１５２を省略することができ、これにより、メインゲート電極１５５がバリア層１３６の直上に配置される。
即ち、メインゲート電極１５５がバリア層１３６と接する。
このような構造では、メインゲート電極１５５に電圧が印加されない状態で２次元電子ガス１３４がチャンネルとして利用されることができ、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流の流れが発生し得る。
また、メインゲート電極１５５にマイナス電圧が印加されると、メインゲート電極１５５の下部で２次元電子ガス１３４の流れが切れる空乏領域（ＤＰＲ）が発生し得る。
【0057】
先に説明したシード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２は、基板１１０の上に順次積層される。
一実施形態による半導体素子で、シード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２の内の少なくとも一つは省略することができる。
このようなシード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２は、同じ基盤の半導体物質で構成され得、各層の役割、半導体素子に要求される性能などを考慮して、各層の物質組成比が異なり得る。
一実施形態による半導体素子で、シード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２の内の少なくとも一つは省略することができる。
このようなシード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２は、同じ基盤の半導体物質で構成され得、各層の役割、半導体素子に要求される性能などを考慮して、各層の物質組成比が異なり得る。
【0058】
保護層１４０は、バリア層１３６及びメインゲート電極１５５の上に配置される。
保護層１４０は、メインゲート電極１５５の上部面と側面、及びゲート半導体層１５２の側面を覆う。
保護層１４０の下部面は、バリア層１３６及びメインゲート電極１５５と接する。
これにより、バリア層１３６、ゲート半導体層１５２、及びメインゲート電極１５５は、保護層１４０によって保護される。
ただし、これに限定されるものではなく、メインゲート電極１５５が保護層１４０を貫通してゲート半導体層１５２と接続され、保護層１４０がメインゲート電極１５５の上部面を覆わない場合もある。
又は、保護層１４０の下部面は、ゲート半導体層１５２と接することもできる。
保護層１４０は、絶縁物質を含み得る。
例えば、保護層１４０は、ＳｉＯ２やＡｌ２Ｏ３などの酸化物を含み得る。
他の例として、保護層１４０は、ＳｉＮのような硝酸塩やＳｉＯＮのような酸硝酸塩を含み得る。
図５及び図６では、保護層１４０が単層からなるものとして示したが、これに限定されず、保護層１４０は、異なる物質を含む多層で構成することもできる。
保護層１４０は、メインゲート電極１５５の上部面と側面、及びゲート半導体層１５２の側面を覆う。
保護層１４０の下部面は、バリア層１３６及びメインゲート電極１５５と接する。
これにより、バリア層１３６、ゲート半導体層１５２、及びメインゲート電極１５５は、保護層１４０によって保護される。
ただし、これに限定されるものではなく、メインゲート電極１５５が保護層１４０を貫通してゲート半導体層１５２と接続され、保護層１４０がメインゲート電極１５５の上部面を覆わない場合もある。
又は、保護層１４０の下部面は、ゲート半導体層１５２と接することもできる。
保護層１４０は、絶縁物質を含み得る。
例えば、保護層１４０は、ＳｉＯ２やＡｌ２Ｏ３などの酸化物を含み得る。
他の例として、保護層１４０は、ＳｉＮのような硝酸塩やＳｉＯＮのような酸硝酸塩を含み得る。
図５及び図６では、保護層１４０が単層からなるものとして示したが、これに限定されず、保護層１４０は、異なる物質を含む多層で構成することもできる。
【0059】
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上に配置される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍと直接的に接し、メインチャンネル層１３２ｍと電気的に接続される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、互いに離隔し、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間にメインゲート電極１５５及びゲート半導体層１５２が配置される。
メインゲート電極１５５及びゲート半導体層１５２は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍから離隔する。
例えば、メインソース電極１７３ｍは、メインゲート電極１５５の一側でメインチャンネル層１３２ｍと電気的に接続され、メインドレイン電極１７５ｍは、メインゲート電極１５５の他側でメインチャンネル層１３２ｍと電気的に接続される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍのメインドリフト領域（ＤＴＲｍ）の外側に配置される。
メインソース電極１７３ｍとメインチャンネル層１３２ｍとの間の境界面がメインドリフト領域（ＤＴＲｍ）の一側の端である。
同様に、メインドレイン電極１７５ｍとメインチャンネル層１３２ｍとの間の境界面がメインドリフト領域（ＤＴＲｍ）の他側の端である。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍと直接的に接し、メインチャンネル層１３２ｍと電気的に接続される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、互いに離隔し、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間にメインゲート電極１５５及びゲート半導体層１５２が配置される。
メインゲート電極１５５及びゲート半導体層１５２は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍから離隔する。
例えば、メインソース電極１７３ｍは、メインゲート電極１５５の一側でメインチャンネル層１３２ｍと電気的に接続され、メインドレイン電極１７５ｍは、メインゲート電極１５５の他側でメインチャンネル層１３２ｍと電気的に接続される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍのメインドリフト領域（ＤＴＲｍ）の外側に配置される。
メインソース電極１７３ｍとメインチャンネル層１３２ｍとの間の境界面がメインドリフト領域（ＤＴＲｍ）の一側の端である。
同様に、メインドレイン電極１７５ｍとメインチャンネル層１３２ｍとの間の境界面がメインドリフト領域（ＤＴＲｍ）の他側の端である。
【0060】
ただし、これに限定されず、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍがメインチャンネル層１３２ｍのメインドリフト領域（ＤＴＲｍ）の外側面に配置することができない場合もある。
即ち、メインチャンネル層１３２ｍが凹んでいない場合もあり、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍがメインチャンネル層１３２ｍの上部面の上に配置することもできる。
この場合、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの底面がメインチャンネル層１３２ｍの上部面と接する。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと接するメインチャンネル層１３２ｍの部分は、高濃度にドーピングされる。
この時、２次元電子ガス１３４を通過したキャリアが、高濃度にドーピングされているメインチャンネル層１３２ｍの部分、即ち、２次元電子ガス１３４の上部を通過してメインソース電極１７３ｍ及びメインドレイン電極１７５ｍに伝達される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍが２次元電子ガス１３４と水平方向に直接的に接触しないこともある。
ここで、水平方向は、メインチャンネル層１３２ｍ又はバリア層１３６の上部面に沿った方向を意味する。
即ち、メインチャンネル層１３２ｍが凹んでいない場合もあり、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍがメインチャンネル層１３２ｍの上部面の上に配置することもできる。
この場合、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの底面がメインチャンネル層１３２ｍの上部面と接する。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと接するメインチャンネル層１３２ｍの部分は、高濃度にドーピングされる。
この時、２次元電子ガス１３４を通過したキャリアが、高濃度にドーピングされているメインチャンネル層１３２ｍの部分、即ち、２次元電子ガス１３４の上部を通過してメインソース電極１７３ｍ及びメインドレイン電極１７５ｍに伝達される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍが２次元電子ガス１３４と水平方向に直接的に接触しないこともある。
ここで、水平方向は、メインチャンネル層１３２ｍ又はバリア層１３６の上部面に沿った方向を意味する。
【0061】
具体的には、保護層１４０及びバリア層１３６を貫通し、メインチャンネル層１３２ｍの上部面を凹むトレンチがメインゲート電極１５５の両側に互いに離隔するように配置される。
メインゲート電極１５５の両側に位置するトレンチ内にそれぞれメインソース電極１７３ｍ及びメインドレイン電極１７５ｍが配置される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、トレンチ内を埋めるように形成される。
トレンチ内で、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍ及びバリア層１３６と接する。
メインチャンネル層１３２ｍがトレンチの底面及び側壁をなし、バリア層１３６がトレンチの側壁をなす。
したがって、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上部面及び側面と接する。
また、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、バリア層１３６の側面と接する。
即ち、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍ及びバリア層１３６の側面を覆う。
メインゲート電極１５５の両側に位置するトレンチ内にそれぞれメインソース電極１７３ｍ及びメインドレイン電極１７５ｍが配置される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、トレンチ内を埋めるように形成される。
トレンチ内で、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍ及びバリア層１３６と接する。
メインチャンネル層１３２ｍがトレンチの底面及び側壁をなし、バリア層１３６がトレンチの側壁をなす。
したがって、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上部面及び側面と接する。
また、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、バリア層１３６の側面と接する。
即ち、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍ及びバリア層１３６の側面を覆う。
【0062】
一実施形態で、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、保護層１４０の側面の少なくとも一部を覆う。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、保護層１４０の側面を覆う。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの上部面は、保護層１４０の上部面より突出する。
また、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの内の少なくとも一つが保護層１４０の上部面の少なくとも一部を覆う。
ただし、これに限定されるものではなく、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、保護層１４０の側面の少なくとも一部を覆い、保護層１４０の側面の残りの一部を覆わない場合もある。
この場合、保護層１４０の残りの一部は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの上部面の上に配置することもできる。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、保護層１４０の側面を覆う。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの上部面は、保護層１４０の上部面より突出する。
また、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの内の少なくとも一つが保護層１４０の上部面の少なくとも一部を覆う。
ただし、これに限定されるものではなく、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、保護層１４０の側面の少なくとも一部を覆い、保護層１４０の側面の残りの一部を覆わない場合もある。
この場合、保護層１４０の残りの一部は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの上部面の上に配置することもできる。
【0063】
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、伝導性物質を含み得る。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、金属、金属合金、導電性金属硝酸塩、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、チタン硝酸塩（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル硝酸塩（ＴａＮ）、チタンシリコン硝酸塩（ＴｉＳｉＮ）、タンタルシリコン硝酸塩（ＴａＳｉＮ）、タンタルチタン硝酸塩（ＴａＴｉＮ）、チタンアルミニウム硝酸塩（ＴｉＡｌＮ）、タンタルアルミニウム硝酸塩（ＴａＡｌＮ）、タングステン硝酸塩（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭化硝酸塩（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭化硝酸塩（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム硝酸塩（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン硝酸塩（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに限定されない。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、金属、金属合金、導電性金属硝酸塩、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、チタン硝酸塩（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル硝酸塩（ＴａＮ）、チタンシリコン硝酸塩（ＴｉＳｉＮ）、タンタルシリコン硝酸塩（ＴａＳｉＮ）、タンタルチタン硝酸塩（ＴａＴｉＮ）、チタンアルミニウム硝酸塩（ＴｉＡｌＮ）、タンタルアルミニウム硝酸塩（ＴａＡｌＮ）、タングステン硝酸塩（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭化硝酸塩（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭化硝酸塩（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム硝酸塩（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン硝酸塩（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに限定されない。
【0064】
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、単層又は多層で構成配置され得る。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍにオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
メインチャンネル層１３２ｍ内でメインソース電極１７３ｍ及びメインドレイン電極１７５ｍと接触する領域は、他の領域に比べて相対的に高濃度にドーピングされる。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍにオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
メインチャンネル層１３２ｍ内でメインソース電極１７３ｍ及びメインドレイン電極１７５ｍと接触する領域は、他の領域に比べて相対的に高濃度にドーピングされる。
【0065】
図５及び図６では、本発明の一実施形態による半導体素子が一対のメインソース電極１７３ｍ及びメインドレイン電極１７５ｍを含むことを示したが、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの数はこれに限定されない。
例えば、メインソース電極１７３ｍは、メインチャンネル層１３２ｍの上に垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に順次積層された複数のソース電極を含み、メインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上に垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に順次積層された複数のドレイン電極を含むこともできる。
又は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍのそれぞれは、３層以上を含むこともできる。
例えば、メインソース電極１７３ｍは、メインチャンネル層１３２ｍの上に垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に順次積層された複数のソース電極を含み、メインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上に垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に順次積層された複数のドレイン電極を含むこともできる。
又は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍのそれぞれは、３層以上を含むこともできる。
【0066】
図に示していないが、本発明の一実施形態による半導体素子は、保護層１４０の少なくとも一部を覆うフィールド分散層をさらに含み得る。
フィールド分散層は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
フィールド分散層は、メインゲート電極１５５を覆う。
フィールド分散層は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
フィールド分散層は、メインソース電極１７３ｍと電気的に接続される。
例えば、フィールド分散層は、メインソース電極１７３ｍと接続される。
フィールド分散層は、メインソース電極１７３ｍと同一物質を含み得、メインソース電極１７３ｍと同一層に配置される。
フィールド分散層は、メインソース電極１７３ｍと同じ工程で同時に形成され得る。
即ち、フィールド分散層とメインソース電極１７３ｍとの間の境界は明確ではなく、フィールド分散層は、メインソース電極１７３ｍと一体になることができる。
ただし、これに限定されるものではなく、フィールド分散層がメインソース電極１７３ｍと分離された別途の構成要素であってもよい。
また、フィールド分散層がメインソース電極１７３ｍと異なる層に配置することもでき、異なる工程で形成することもできる。
フィールド分散層は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
フィールド分散層は、メインゲート電極１５５を覆う。
フィールド分散層は、メインゲート電極１５５と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
フィールド分散層は、メインソース電極１７３ｍと電気的に接続される。
例えば、フィールド分散層は、メインソース電極１７３ｍと接続される。
フィールド分散層は、メインソース電極１７３ｍと同一物質を含み得、メインソース電極１７３ｍと同一層に配置される。
フィールド分散層は、メインソース電極１７３ｍと同じ工程で同時に形成され得る。
即ち、フィールド分散層とメインソース電極１７３ｍとの間の境界は明確ではなく、フィールド分散層は、メインソース電極１７３ｍと一体になることができる。
ただし、これに限定されるものではなく、フィールド分散層がメインソース電極１７３ｍと分離された別途の構成要素であってもよい。
また、フィールド分散層がメインソース電極１７３ｍと異なる層に配置することもでき、異なる工程で形成することもできる。
【0067】
フィールド分散層は、メインゲート電極１５５の周辺に集中する電界を分散させる役割を果たす。
具体的には、ゲートオフの状態で、メインゲート電極１５５とメインソース電極１７３ｍとの間に位置するメインチャンネル層１３２ｍの部分と、メインゲート電極１５５とメインドレイン電極１７５ｍとの間に位置するメインチャンネル層１３２ｍの部分には、２次元電子ガス１３４が非常に高濃度を有して位置する。
この場合、メインゲート電極１５５又はゲート半導体層１５２に電界（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）が集中する。
一方、メインゲート電極１５５及びゲート半導体層１５２は、電界にぜい弱であり、電界が集中すると漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が増加し、メイントランジスタ１００の降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が減少する可能性がある。
この時、フィールド分散層によってメインゲート電極１５５又はゲート半導体層１５２の周辺に集中する電界が分散し、漏洩電流が減少し、降伏電圧（ＶＺｔｈ）が増加させることができる。
具体的には、ゲートオフの状態で、メインゲート電極１５５とメインソース電極１７３ｍとの間に位置するメインチャンネル層１３２ｍの部分と、メインゲート電極１５５とメインドレイン電極１７５ｍとの間に位置するメインチャンネル層１３２ｍの部分には、２次元電子ガス１３４が非常に高濃度を有して位置する。
この場合、メインゲート電極１５５又はゲート半導体層１５２に電界（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）が集中する。
一方、メインゲート電極１５５及びゲート半導体層１５２は、電界にぜい弱であり、電界が集中すると漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が増加し、メイントランジスタ１００の降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が減少する可能性がある。
この時、フィールド分散層によってメインゲート電極１５５又はゲート半導体層１５２の周辺に集中する電界が分散し、漏洩電流が減少し、降伏電圧（ＶＺｔｈ）が増加させることができる。
【0068】
以下、図７及び図８をさらに参照して、本発明の実施形態による半導体素子の周辺回路素子について説明する。
図７は、図４のＢ－Ｂ’線及びＣ－Ｃ’線に沿って切断した断面図であり、図８は、本発明の実施形態による半導体素子を示した図４のＢ－Ｂ’線及びＣ－Ｃ’線に対応する断面図である。
図４、図７、及び図８の実施形態による半導体素子の周辺回路素子３００は、図２の実施形態の抵抗素子３１０に対応する。
また、図４、図７、及び図８の実施形態による半導体素子のツェナーユニット４００は、図２の実施形態のツェナーダイオード４１０に対応する。
以下、本発明の実施形態による半導体素子の周辺回路素子３００が抵抗素子３１０であり、ツェナーユニット４００がツェナーダイオード４１０である場合について説明する。
図７は、図４のＢ－Ｂ’線及びＣ－Ｃ’線に沿って切断した断面図であり、図８は、本発明の実施形態による半導体素子を示した図４のＢ－Ｂ’線及びＣ－Ｃ’線に対応する断面図である。
図４、図７、及び図８の実施形態による半導体素子の周辺回路素子３００は、図２の実施形態の抵抗素子３１０に対応する。
また、図４、図７、及び図８の実施形態による半導体素子のツェナーユニット４００は、図２の実施形態のツェナーダイオード４１０に対応する。
以下、本発明の実施形態による半導体素子の周辺回路素子３００が抵抗素子３１０であり、ツェナーユニット４００がツェナーダイオード４１０である場合について説明する。
【0069】
図４及び図７を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、メインドレイン電極１７５ｍと接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層１３２ｓ、サブチャンネル層１３２ｓの上に配置されるバリア層１３６、サブチャンネル層１３２ｓの上に配置されるサブドレイン電極１７５ｓと感知電極（ＳＥ）及びサブチャンネル層１３２ｓと離隔されるサブソース電極１７３ｓを含む。
サブチャンネル層１３２ｓは、基板１１０の上に配置される。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓと感知電極（ＳＥ）との間にチャンネルを形成する層であり、サブチャンネル層１３２ｓ内部には、２次元電子ガス（２ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ：２ＤＥＧ）１３４が位置する。
２次元電子ガス１３４は、一実施形態による半導体素子では、サブチャンネル層１３２ｓとバリア層１３６との間の界面で発生する。
例えば、サブチャンネル層１３２ｓ内でバリア層１３６と隣接する部分に２次元電子ガス１３４が発生する。
サブチャンネル層１３２ｓは、基板１１０の上に配置される。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓと感知電極（ＳＥ）との間にチャンネルを形成する層であり、サブチャンネル層１３２ｓ内部には、２次元電子ガス（２ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ：２ＤＥＧ）１３４が位置する。
２次元電子ガス１３４は、一実施形態による半導体素子では、サブチャンネル層１３２ｓとバリア層１３６との間の界面で発生する。
例えば、サブチャンネル層１３２ｓ内でバリア層１３６と隣接する部分に２次元電子ガス１３４が発生する。
【0070】
一実施形態で、サブチャンネル層１３２ｓは、第１方向（Ｘ方向）に延長される複数の部分及び第２方向（Ｙ方向）に延長される複数の部分を含む。
例えば、図４に示すように、サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓの一側から第１方向（Ｘ方向）に延長される部分及び第２方向（Ｙ方向）に延長される部分が交互に配置される。
これは、単位面積でサブチャンネル層１３２ｓの長さを確保するための形状であり得る。
ただし、これは例示的なものであり、サブチャンネル層１３２ｓの延長方向は、これに限定されない。
一例として、サブチャンネル層１３２ｓは、メインチャンネル層１３２ｍの一側から一方向にのみ延長されるか、複数の折曲部を含むこともできる。
又は、サブチャンネル層１３２ｓは、第１方向（Ｘ方向）及び第２方向（Ｙ方向）と交差する対角線方向に延長される部分を含むこともできる。
例えば、図４に示すように、サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓの一側から第１方向（Ｘ方向）に延長される部分及び第２方向（Ｙ方向）に延長される部分が交互に配置される。
これは、単位面積でサブチャンネル層１３２ｓの長さを確保するための形状であり得る。
ただし、これは例示的なものであり、サブチャンネル層１３２ｓの延長方向は、これに限定されない。
一例として、サブチャンネル層１３２ｓは、メインチャンネル層１３２ｍの一側から一方向にのみ延長されるか、複数の折曲部を含むこともできる。
又は、サブチャンネル層１３２ｓは、第１方向（Ｘ方向）及び第２方向（Ｙ方向）と交差する対角線方向に延長される部分を含むこともできる。
【0071】
一実施形態で、サブチャンネル層１３２ｓは、所定の長さを有するように延長される。
ここで、サブチャンネル層１３２ｓの延長の長さは、サブチャンネル層１３２ｓが延長される長さの総合を意味する。
この時、サブチャンネル層１３２ｓの幅は、メインチャンネル層１３２ｍの幅より小さい。
ここで、サブチャンネル層１３２ｓの幅は、サブチャンネル層１３２ｓの延長方向に垂直方向に沿った幅を意味する。
メインチャンネル層１３２ｍの幅は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅を意味する。
このような範囲で、サブチャンネル層１３２ｓが一実施形態による抵抗素子３１０の役割を果たす。
一実施形態で、サブチャンネル層１３２ｓの一端は、サブドレイン電極１７５ｓと接する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓを介してメインドレイン電極１７５ｍと電気的に接続される。
ここで、サブチャンネル層１３２ｓの延長の長さは、サブチャンネル層１３２ｓが延長される長さの総合を意味する。
この時、サブチャンネル層１３２ｓの幅は、メインチャンネル層１３２ｍの幅より小さい。
ここで、サブチャンネル層１３２ｓの幅は、サブチャンネル層１３２ｓの延長方向に垂直方向に沿った幅を意味する。
メインチャンネル層１３２ｍの幅は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅を意味する。
このような範囲で、サブチャンネル層１３２ｓが一実施形態による抵抗素子３１０の役割を果たす。
一実施形態で、サブチャンネル層１３２ｓの一端は、サブドレイン電極１７５ｓと接する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓを介してメインドレイン電極１７５ｍと電気的に接続される。
【0072】
一実施形態で、サブチャンネル層１３２ｓは、メイントランジスタ１００のメインチャンネル層１３２ｍと同じ工程によって一体に形成される。
サブチャンネル層１３２ｓは、メインチャンネル層１３２ｍと同一層に配置される。
サブチャンネル層１３２ｓの下部面は、メインチャンネル層１３２ｍの下部面と同じレベルに位置し、サブチャンネル層１３２ｓの上部面は、メインチャンネル層１３２ｍの上部面と同じレベルに位置する。
即ち、サブチャンネル層１３２ｓの下部面は、メインチャンネル層１３２ｍの下部面と基板１１０の上部面から同じ距離に位置する。
また、サブチャンネル層１３２ｓの上部面は、メインチャンネル層１３２ｍの上部面と基板１１０の上部面から実質的に同じ距離に位置する。
サブチャンネル層１３２ｓの第３方向（Ｚ方向）に沿った厚さは、メインチャンネル層１３２ｍの第３方向（Ｚ方向）に沿った厚さと実質的に同じであり得るが、これに限定されない。
サブチャンネル層１３２ｓは、周辺回路領域（ＰＡ）に位置するメインチャンネル層１３２ｍ部分を意味する。
サブチャンネル層１３２ｓは、メインチャンネル層１３２ｍと同一層に配置される。
サブチャンネル層１３２ｓの下部面は、メインチャンネル層１３２ｍの下部面と同じレベルに位置し、サブチャンネル層１３２ｓの上部面は、メインチャンネル層１３２ｍの上部面と同じレベルに位置する。
即ち、サブチャンネル層１３２ｓの下部面は、メインチャンネル層１３２ｍの下部面と基板１１０の上部面から同じ距離に位置する。
また、サブチャンネル層１３２ｓの上部面は、メインチャンネル層１３２ｍの上部面と基板１１０の上部面から実質的に同じ距離に位置する。
サブチャンネル層１３２ｓの第３方向（Ｚ方向）に沿った厚さは、メインチャンネル層１３２ｍの第３方向（Ｚ方向）に沿った厚さと実質的に同じであり得るが、これに限定されない。
サブチャンネル層１３２ｓは、周辺回路領域（ＰＡ）に位置するメインチャンネル層１３２ｍ部分を意味する。
【0073】
一実施形態で、サブチャンネル層１３２ｓは、メイン素子領域（ＭＡ）に位置するメインチャンネル層１３２ｍと同一物質を含み得る。
一例として、サブチャンネル層１３２ｓは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
サブチャンネル層１３２ｓは、基板１１０の上に配置され、基板１１０とサブチャンネル層１３２ｓとの間には、シード層１２１、及びバッファー層１２０が配置される。
基板１１０、シード層１２１、及びバッファー層１２０は、サブチャンネル層１３２ｓを形成するために必要な層であり、場合により省略してもよい。
一実施形態で、周辺回路領域（ＰＡ）に位置する基板１１０、シード層１２１、及びバッファー層１２０は、それぞれメイン素子領域（ＭＡ）に位置する基板１１０、シード層１２１、及びバッファー層１２０と同じ工程によって一体に形成され得る。
一例として、サブチャンネル層１３２ｓは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む硝酸塩の中から選択された一つ以上の物質を含み得る。
サブチャンネル層１３２ｓは、基板１１０の上に配置され、基板１１０とサブチャンネル層１３２ｓとの間には、シード層１２１、及びバッファー層１２０が配置される。
基板１１０、シード層１２１、及びバッファー層１２０は、サブチャンネル層１３２ｓを形成するために必要な層であり、場合により省略してもよい。
一実施形態で、周辺回路領域（ＰＡ）に位置する基板１１０、シード層１２１、及びバッファー層１２０は、それぞれメイン素子領域（ＭＡ）に位置する基板１１０、シード層１２１、及びバッファー層１２０と同じ工程によって一体に形成され得る。
【0074】
バリア層１３６は、サブチャンネル層１３２ｓの上に配置される。
バリア層１３６は、サブチャンネル層１３２ｓの直上に配置される。
ただし、これに限定されるものではなく、サブチャンネル層１３２ｓとバリア層１３６との間に所定の他の層がさらに配置することもできる。
バリア層１３６と重畳するサブチャンネル層１３２ｓの領域は、ドリフト領域とする。
具体的には、バリア層１３６は、サブチャンネル層１３２ｓと分極特性、エネルギーバンドギャップ、又は格子定数の内の少なくとも一つが異なるため、バリア層１３６によって、相対的に電気的分極率が低いサブチャンネル層１３２ｓに２次元電子ガス１３４を誘発させる。
バリア層１３６は、サブチャンネル層１３２ｓの直上に配置される。
ただし、これに限定されるものではなく、サブチャンネル層１３２ｓとバリア層１３６との間に所定の他の層がさらに配置することもできる。
バリア層１３６と重畳するサブチャンネル層１３２ｓの領域は、ドリフト領域とする。
具体的には、バリア層１３６は、サブチャンネル層１３２ｓと分極特性、エネルギーバンドギャップ、又は格子定数の内の少なくとも一つが異なるため、バリア層１３６によって、相対的に電気的分極率が低いサブチャンネル層１３２ｓに２次元電子ガス１３４を誘発させる。
【0075】
一実施形態で、周辺回路領域（ＰＡ）で、サブチャンネル層１３２ｓは、感知電極（ＳＥ）とサブドレイン電極１７５ｓとの間にサブドリフト領域（ＤＴＲｓ）を含む。
即ち、サブドリフト領域（ＤＴＲｓ）は、サブドレイン電極１７５ｓと接するサブチャンネル層１３２ｓの一側から感知電極（ＳＥ）までのサブチャンネル層１３２ｓの領域を意味する。
サブドリフト領域（ＤＴＲｓ）は、感知電極（ＳＥ）とサブドレイン電極１７５ｓとの間にバリア層１３６と重畳するサブチャンネル層１３２ｓの領域を意味する。
例えば、サブドレイン電極１７５ｓとサブチャンネル層１３２ｓが接する境界がサブドリフト領域（ＤＴＲｓ）の一側の端であり得、感知電極（ＳＥ）とサブチャンネル層１３２ｓが接する境界がサブドリフト領域（ＤＴＲｓ）の他側の端であり得る。
即ち、サブドリフト領域（ＤＴＲｓ）は、周辺回路領域（ＰＡ）内でサブドレイン電極１７５ｓと接するサブチャンネル層１３２ｓの一側と感知電極（ＳＥ）との間にキャリアが移動する領域を意味する。
即ち、サブドリフト領域（ＤＴＲｓ）は、サブドレイン電極１７５ｓと接するサブチャンネル層１３２ｓの一側から感知電極（ＳＥ）までのサブチャンネル層１３２ｓの領域を意味する。
サブドリフト領域（ＤＴＲｓ）は、感知電極（ＳＥ）とサブドレイン電極１７５ｓとの間にバリア層１３６と重畳するサブチャンネル層１３２ｓの領域を意味する。
例えば、サブドレイン電極１７５ｓとサブチャンネル層１３２ｓが接する境界がサブドリフト領域（ＤＴＲｓ）の一側の端であり得、感知電極（ＳＥ）とサブチャンネル層１３２ｓが接する境界がサブドリフト領域（ＤＴＲｓ）の他側の端であり得る。
即ち、サブドリフト領域（ＤＴＲｓ）は、周辺回路領域（ＰＡ）内でサブドレイン電極１７５ｓと接するサブチャンネル層１３２ｓの一側と感知電極（ＳＥ）との間にキャリアが移動する領域を意味する。
【0076】
一実施形態で、サブドリフト領域（ＤＴＲｓ）は、第１方向（Ｘ方向）に延長される複数の部分及び第２方向（Ｙ方向）に延長される複数の部分を含む。
例えば、図４に示したサブチャンネル層１３２ｓのように、サブドリフト領域（ＤＴＲｓ）は、サブドレイン電極１７５ｓの一側から第１方向（Ｘ方向）に延長される部分及び第２方向（Ｙ方向）に延長される部分が交互に位置する。
これは、単位面積でサブドリフト領域（ＤＴＲｓ）の長さを確保するための形状である。
ただし、これは例示的なもので、サブドリフト領域（ＤＴＲｓ）の延長方向は、これに限定されない。
例えば、図４に示したサブチャンネル層１３２ｓのように、サブドリフト領域（ＤＴＲｓ）は、サブドレイン電極１７５ｓの一側から第１方向（Ｘ方向）に延長される部分及び第２方向（Ｙ方向）に延長される部分が交互に位置する。
これは、単位面積でサブドリフト領域（ＤＴＲｓ）の長さを確保するための形状である。
ただし、これは例示的なもので、サブドリフト領域（ＤＴＲｓ）の延長方向は、これに限定されない。
【0077】
サブドリフト領域（ＤＴＲｓ）は、抵抗成分を有する。
即ち、サブドリフト領域（ＤＴＲｓ）は、所定の抵抗値を有する抵抗素子（図２の３１０）として機能する。
即ち、サブドレイン電極１７５ｓから感知電極（ＳＥ）までのサブチャンネル層１３２ｓの領域は、所定の抵抗値を有する。
保護層１４０は、バリア層１３６の上に配置される。
保護層１４０の下部面は、バリア層１３６と接する。
一実施形態で、保護層１４０は、メイン素子領域（ＭＡ）の保護層１４０と同じ工程によって一体に形成され得る。
即ち、保護層１４０は、メイン素子領域（ＭＡ）のバリア層１３６と周辺回路領域（ＰＡ）のバリア層１３６の上に配置される。
即ち、サブドリフト領域（ＤＴＲｓ）は、所定の抵抗値を有する抵抗素子（図２の３１０）として機能する。
即ち、サブドレイン電極１７５ｓから感知電極（ＳＥ）までのサブチャンネル層１３２ｓの領域は、所定の抵抗値を有する。
保護層１４０は、バリア層１３６の上に配置される。
保護層１４０の下部面は、バリア層１３６と接する。
一実施形態で、保護層１４０は、メイン素子領域（ＭＡ）の保護層１４０と同じ工程によって一体に形成され得る。
即ち、保護層１４０は、メイン素子領域（ＭＡ）のバリア層１３６と周辺回路領域（ＰＡ）のバリア層１３６の上に配置される。
【0078】
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブチャンネル層１３２ｓの一側及び他側に配置される。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブチャンネル層１３２ｓと接し、サブチャンネル層１３２ｓと電気的に接続される。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブドリフト領域（ＤＴＲｓ）の外側に配置される。
サブドレイン電極１７５ｓとサブチャンネル層１３２ｓとの間の境界面は、サブドリフト領域（ＤＴＲｓ）の一側の端である。
同様に、感知電極（ＳＥ）とサブチャンネル層１３２ｓとの間の境界面が、サブドリフト領域（ＤＴＲｓ）の他側の端である。
サブドレイン電極１７５ｓは、メインドレイン電極１７５ｍの一端から第２方向（Ｙ方向）に延長される。
サブドレイン電極１７５ｓは、周辺回路領域（ＰＡ）に位置するドレイン電極１７５の部分を意味する。
感知電極（ＳＥ）は、ツェナーユニット４００及び感知部５００が接続する第３ノード（図２のＮ３）に対応する電極である。
これにより、感知電極（ＳＥ）を介して感知電圧（Ｖａ）がツェナーユニット４００及び感知部５００に伝達される。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブチャンネル層１３２ｓと接し、サブチャンネル層１３２ｓと電気的に接続される。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブドリフト領域（ＤＴＲｓ）の外側に配置される。
サブドレイン電極１７５ｓとサブチャンネル層１３２ｓとの間の境界面は、サブドリフト領域（ＤＴＲｓ）の一側の端である。
同様に、感知電極（ＳＥ）とサブチャンネル層１３２ｓとの間の境界面が、サブドリフト領域（ＤＴＲｓ）の他側の端である。
サブドレイン電極１７５ｓは、メインドレイン電極１７５ｍの一端から第２方向（Ｙ方向）に延長される。
サブドレイン電極１７５ｓは、周辺回路領域（ＰＡ）に位置するドレイン電極１７５の部分を意味する。
感知電極（ＳＥ）は、ツェナーユニット４００及び感知部５００が接続する第３ノード（図２のＮ３）に対応する電極である。
これにより、感知電極（ＳＥ）を介して感知電圧（Ｖａ）がツェナーユニット４００及び感知部５００に伝達される。
【0079】
一実施形態で、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブチャンネル層１３２ｓの少なくとも一部が凹んだ空間内に配置される。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、バリア層１３６を貫通してサブチャンネル層１３２ｓの側面と接する。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブドリフト領域（ＤＴＲｓ）と電気的に接続される。
ただし、これに限定されるものではなく、サブチャンネル層１３２ｓが凹んでなくてもよく、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）がサブチャンネル層１３２ｓの上部面の上に配置することもできる。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、保護層１４０の上部面の少なくとも一部を覆うが、これに限定されない。
また、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、保護層１４０の側面の少なくとも一部を覆う。
例えば、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、保護層１４０の側面を覆う。
サブドレイン電極１７５ｓの上部面及び感知電極（ＳＥ）の上部面は、保護層１４０の上部面より突出する。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、バリア層１３６を貫通してサブチャンネル層１３２ｓの側面と接する。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブドリフト領域（ＤＴＲｓ）と電気的に接続される。
ただし、これに限定されるものではなく、サブチャンネル層１３２ｓが凹んでなくてもよく、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）がサブチャンネル層１３２ｓの上部面の上に配置することもできる。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、保護層１４０の上部面の少なくとも一部を覆うが、これに限定されない。
また、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、保護層１４０の側面の少なくとも一部を覆う。
例えば、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、保護層１４０の側面を覆う。
サブドレイン電極１７５ｓの上部面及び感知電極（ＳＥ）の上部面は、保護層１４０の上部面より突出する。
【0080】
一実施形態で、感知電極（ＳＥ）の幅は、サブチャンネル層１３２ｓの幅と実質的に同じである。
例えば、図４に示すように、感知電極（ＳＥ）の第１方向（Ｘ方向）に沿った幅は、サブチャンネル層１３２ｓの第１方向（Ｘ方向）に沿った幅と実質的に同じである。
ただし、これに限定されるものではなく、例えば、感知電極（ＳＥ）の第１方向（Ｘ方向）に沿った幅は、サブチャンネル層１３２ｓの第１方向（Ｘ方向）に沿った幅より大きくてもよい。
この場合、感知電極（ＳＥ）は、分離構造物１６０と第３方向（Ｚ方向）に重畳することもできるが、これに限定されない。
他の例として、感知電極（ＳＥ）の第１方向（Ｘ方向）に沿った幅は、サブチャンネル層１３２ｓの第１方向（Ｘ方向）に沿った幅より小さくてもよい。
例えば、図４に示すように、感知電極（ＳＥ）の第１方向（Ｘ方向）に沿った幅は、サブチャンネル層１３２ｓの第１方向（Ｘ方向）に沿った幅と実質的に同じである。
ただし、これに限定されるものではなく、例えば、感知電極（ＳＥ）の第１方向（Ｘ方向）に沿った幅は、サブチャンネル層１３２ｓの第１方向（Ｘ方向）に沿った幅より大きくてもよい。
この場合、感知電極（ＳＥ）は、分離構造物１６０と第３方向（Ｚ方向）に重畳することもできるが、これに限定されない。
他の例として、感知電極（ＳＥ）の第１方向（Ｘ方向）に沿った幅は、サブチャンネル層１３２ｓの第１方向（Ｘ方向）に沿った幅より小さくてもよい。
【0081】
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、伝導性物質を含む。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、同一物質を含むむ。
また、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと同一物質を含む。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブドレイン電極１７５ｓ、サブソース電極１７３ｓ、メインソース電極１７３ｍ、及びメインドレイン電極１７５ｍと同じ工程によって形成される。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、同一物質を含むむ。
また、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと同一物質を含む。
サブドレイン電極１７５ｓ及び感知電極（ＳＥ）は、サブドレイン電極１７５ｓ、サブソース電極１７３ｓ、メインソース電極１７３ｍ、及びメインドレイン電極１７５ｍと同じ工程によって形成される。
【0082】
例えば、感知電極（ＳＥ）は、金属、金属合金、導電性金属硝酸塩、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
例えば、感知電極（ＳＥ）は、チタン硝酸塩（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル硝酸塩（ＴａＮ）、チタンシリコン硝酸塩（ＴｉＳｉＮ）、タンタルシリコン硝酸塩（ＴａＳｉＮ）、タンタルチタン硝酸塩（ＴａＴｉＮ）、チタンアルミニウム硝酸塩（ＴｉＡｌＮ）、タンタルアルミニウム硝酸塩（ＴａＡｌＮ）、タングステン硝酸塩（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭化硝酸塩（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭化硝酸塩（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム硝酸塩（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン硝酸塩（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに限定されない。
感知電極（ＳＥ）は、単層又は多層で構成され得る。
感知電極（ＳＥ）は、サブチャンネル層１３２ｓにオーミック接触（ｏｈｍｉｃｃｏｎｔａｃｔ）する。
サブチャンネル層１３２ｓ内で感知電極（ＳＥ）と接触する領域は、他の領域に比べて相対的に高濃度にドーピングされるが、これに限定されない。
例えば、感知電極（ＳＥ）は、チタン硝酸塩（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル硝酸塩（ＴａＮ）、チタンシリコン硝酸塩（ＴｉＳｉＮ）、タンタルシリコン硝酸塩（ＴａＳｉＮ）、タンタルチタン硝酸塩（ＴａＴｉＮ）、チタンアルミニウム硝酸塩（ＴｉＡｌＮ）、タンタルアルミニウム硝酸塩（ＴａＡｌＮ）、タングステン硝酸塩（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭化硝酸塩（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭化硝酸塩（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム硝酸塩（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン硝酸塩（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに限定されない。
感知電極（ＳＥ）は、単層又は多層で構成され得る。
感知電極（ＳＥ）は、サブチャンネル層１３２ｓにオーミック接触（ｏｈｍｉｃｃｏｎｔａｃｔ）する。
サブチャンネル層１３２ｓ内で感知電極（ＳＥ）と接触する領域は、他の領域に比べて相対的に高濃度にドーピングされるが、これに限定されない。
【0083】
サブソース電極１７３ｓは、サブチャンネル層１３２ｓの他側に配置される。
サブソース電極１７３ｓは、サブチャンネル層１３２ｓと離隔して配置される。
例えば、図４に示すように、サブソース電極１７３ｓは、サブチャンネル層１３２ｓと第１方向（Ｘ方向）に離隔して配置される。
サブソース電極１７３ｓは、サブチャンネル層１３２ｓと電気的に絶縁される。
一例として、サブソース電極１７３ｓとサブチャンネル層１３２ｓとの間は、分離構造物１６０によって互いに分離される。
サブソース電極１７３ｓは、メインソース電極１７３ｍの一端から第２方向（Ｙ方向）に延長される。
サブソース電極１７３ｓは、周辺回路領域（ＰＡ）に位置するソース電極１７３の部分を意味する。
一実施形態で、サブソース電極１７３ｓは、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）と同一物質を含む。
また、サブソース電極１７３ｓは、メインソース電極１７３ｍと同一物質を含む。
サブソース電極１７３ｓは、メインソース電極１７３ｍ、サブドレイン電極１７５ｓ、及び感知電極（ＳＥ）と同じ工程で一体に形成され得る。
サブソース電極１７３ｓは、サブチャンネル層１３２ｓと離隔して配置される。
例えば、図４に示すように、サブソース電極１７３ｓは、サブチャンネル層１３２ｓと第１方向（Ｘ方向）に離隔して配置される。
サブソース電極１７３ｓは、サブチャンネル層１３２ｓと電気的に絶縁される。
一例として、サブソース電極１７３ｓとサブチャンネル層１３２ｓとの間は、分離構造物１６０によって互いに分離される。
サブソース電極１７３ｓは、メインソース電極１７３ｍの一端から第２方向（Ｙ方向）に延長される。
サブソース電極１７３ｓは、周辺回路領域（ＰＡ）に位置するソース電極１７３の部分を意味する。
一実施形態で、サブソース電極１７３ｓは、サブドレイン電極１７５ｓ及び感知電極（ＳＥ）と同一物質を含む。
また、サブソース電極１７３ｓは、メインソース電極１７３ｍと同一物質を含む。
サブソース電極１７３ｓは、メインソース電極１７３ｍ、サブドレイン電極１７５ｓ、及び感知電極（ＳＥ）と同じ工程で一体に形成され得る。
【0084】
一実施形態で、周辺回路素子３００は、分離構造物１６０によりメイントランジスタ１００と分離される。
即ち、周辺回路素子３００とメイントランジスタ１００との間には、分離構造物が配置される。
分離構造物１６０は、バリア層１３６を貫通してサブチャンネル層１３２ｓの少なくとも一部を凹むようにするが、これに限定されない。
これにより、周辺回路素子３００のサブドリフト領域（ＤＴＲｓ）は、メイントランジスタ１００と電気的に絶縁される。
ただし、これに限定されるものではなく、他の例として、分離構造物１６０は、バリア層１３６及びサブチャンネル層１３２ｓを貫通することもできる。
また他の例として、サブチャンネル層１３２ｓ及び／又はメインチャンネル層１３２ｍの少なくとも一部を貫通するトレンチによって、周辺回路素子３００とメイントランジスタ１００を分離することもできる。
一実施形態で、分離構造物１６０は、感知電極（ＳＥ）と接する。
例えば、図７に示すように、分離構造物１６０は、感知電極（ＳＥ）の一側面と接する。
ただし、これに限定されるものではなく、他の例として、図８に示すように、感知電極（ＳＥ）の一側面と分離構造物１６０との間にバリア層１３６をさらに配置することもできる。
即ち、周辺回路素子３００とメイントランジスタ１００との間には、分離構造物が配置される。
分離構造物１６０は、バリア層１３６を貫通してサブチャンネル層１３２ｓの少なくとも一部を凹むようにするが、これに限定されない。
これにより、周辺回路素子３００のサブドリフト領域（ＤＴＲｓ）は、メイントランジスタ１００と電気的に絶縁される。
ただし、これに限定されるものではなく、他の例として、分離構造物１６０は、バリア層１３６及びサブチャンネル層１３２ｓを貫通することもできる。
また他の例として、サブチャンネル層１３２ｓ及び／又はメインチャンネル層１３２ｍの少なくとも一部を貫通するトレンチによって、周辺回路素子３００とメイントランジスタ１００を分離することもできる。
一実施形態で、分離構造物１６０は、感知電極（ＳＥ）と接する。
例えば、図７に示すように、分離構造物１６０は、感知電極（ＳＥ）の一側面と接する。
ただし、これに限定されるものではなく、他の例として、図８に示すように、感知電極（ＳＥ）の一側面と分離構造物１６０との間にバリア層１３６をさらに配置することもできる。
【0085】
一実施形態で、分離構造物１６０は、メインチャンネル層１３２及びサブチャンネル層１３２ｓの上にバリア層１３６を形成し、メイントランジスタ１００と周辺回路素子３００との間に配置されるバリア層１３６内にイオンインプラント工程を行って形成される。
例えば、バリア層１３６でイオンインプラント工程が行われた領域と第３方向（Ｚ方向）にオーバーラップされるサブチャンネル層１３２ｓの領域には、２次元電子ガスがないか、ほとんど形成されない場合がある。
この時、バリア層１３６のイオンインプラント領域とそれに対応するサブチャンネル層１３２ｓ領域が分離構造物１６０に相当する。
他の例として、サブチャンネル層１３２ｓにイオンインプラント工程を行い、分離構造物１６０を形成することもできる。
サブチャンネル層１３２ｓでイオンインプラントされた領域が分離構造物１６０に相当する。
イオンインプラント工程に使用される物質は、アルゴン（Ａｒ）イオンであり得る。
ただし、これに限定されるものではなく、分離構造物１６０は、メインチャンネル層１３２及びサブチャンネル層１３２ｓの上にバリア層１３６を形成し、バリア層１３６を貫通するトレンチを形成した後に、トレンチ内に絶縁物質を満たして形成することもできる。
例えば、バリア層１３６でイオンインプラント工程が行われた領域と第３方向（Ｚ方向）にオーバーラップされるサブチャンネル層１３２ｓの領域には、２次元電子ガスがないか、ほとんど形成されない場合がある。
この時、バリア層１３６のイオンインプラント領域とそれに対応するサブチャンネル層１３２ｓ領域が分離構造物１６０に相当する。
他の例として、サブチャンネル層１３２ｓにイオンインプラント工程を行い、分離構造物１６０を形成することもできる。
サブチャンネル層１３２ｓでイオンインプラントされた領域が分離構造物１６０に相当する。
イオンインプラント工程に使用される物質は、アルゴン（Ａｒ）イオンであり得る。
ただし、これに限定されるものではなく、分離構造物１６０は、メインチャンネル層１３２及びサブチャンネル層１３２ｓの上にバリア層１３６を形成し、バリア層１３６を貫通するトレンチを形成した後に、トレンチ内に絶縁物質を満たして形成することもできる。
【0086】
分離構造物１６０を構成する絶縁物質は、保護層１４０と同一物質を含む。
例えば、分離構造物１６０を構成する絶縁物質は、ＳｉＯ２やＡｌ２Ｏ３などの酸化物を含み得る。
他の例として、分離構造物１６０を構成する絶縁物質は、ＳｉＮのような硝酸塩やＳｉＯＮのような酸硝酸塩を含み得る。
ただし、これに限定されるものではなく、分離構造物１６０を構成する絶縁物質は、保護層１４０と異なる物質を含むこともできる。
この時、メインチャンネル層１３２及び／又はサブチャンネル層１３２ｓの少なくとも一部が共に凹んでいる。
例えば、分離構造物１６０を構成する絶縁物質は、ＳｉＯ２やＡｌ２Ｏ３などの酸化物を含み得る。
他の例として、分離構造物１６０を構成する絶縁物質は、ＳｉＮのような硝酸塩やＳｉＯＮのような酸硝酸塩を含み得る。
ただし、これに限定されるものではなく、分離構造物１６０を構成する絶縁物質は、保護層１４０と異なる物質を含むこともできる。
この時、メインチャンネル層１３２及び／又はサブチャンネル層１３２ｓの少なくとも一部が共に凹んでいる。
【0087】
本発明の実施形態による半導体素子は、ツェナーユニット４００及び感知部５００を含む。
ツェナーユニット４００及び感知部５００は、メイン素子領域（ＭＡ）及び周辺回路領域（ＰＡ）の外部に配置される。
ツェナーユニット４００及び感知部５００は、メイントランジスタ１００及び周辺回路素子３００と別途に形成され、メイン素子領域（ＭＡ）及び周辺回路領域（ＰＡ）の外部に配置されるが、これに限定されない。
例えば、ツェナーユニット４００は、メイントランジスタ１００及び周辺回路素子３００と同じ工程で一体に形成することもできる。
ツェナーユニット４００及び感知部５００は、メイン素子領域（ＭＡ）及び周辺回路領域（ＰＡ）の外部に配置される。
ツェナーユニット４００及び感知部５００は、メイントランジスタ１００及び周辺回路素子３００と別途に形成され、メイン素子領域（ＭＡ）及び周辺回路領域（ＰＡ）の外部に配置されるが、これに限定されない。
例えば、ツェナーユニット４００は、メイントランジスタ１００及び周辺回路素子３００と同じ工程で一体に形成することもできる。
【0088】
一実施形態で、ツェナーユニット４００は、ツェナーダイオード（図２の４１０）を含む。
ツェナーダイオード４１０は、Ｐ－Ｎ接合構造を有するダイオードを含む。
ツェナーダイオード４１０は、半導体物質を含む。
例えば、ツェナーダイオード４１０は、シリコン（Ｓｉ）を含むが、これに限定されるものではなく、サブチャンネル層１３２ｓと同一物質を含むこともできる。
以下、例として、ツェナーユニット４００がツェナーダイオード４１０を含む場合について説明する。
ツェナーダイオード４１０は、Ｐ－Ｎ接合構造を有するダイオードを含む。
ツェナーダイオード４１０は、半導体物質を含む。
例えば、ツェナーダイオード４１０は、シリコン（Ｓｉ）を含むが、これに限定されるものではなく、サブチャンネル層１３２ｓと同一物質を含むこともできる。
以下、例として、ツェナーユニット４００がツェナーダイオード４１０を含む場合について説明する。
【0089】
ツェナーダイオード４１０は、抵抗素子３１０とメイントランジスタ１００との間に電気的に接続される。
例えば、ツェナーダイオード４１０は、感知電極（ＳＥ）とサブソース電極１７３ｓとの間に電気的に接続される。
これにより、ツェナーダイオード４１０は、サブソース電極１７３ｓを介してメインソース電極１７３ｍと電気的に接続される。
一例として、ツェナーダイオード４１０のアノード（図２の４１１）は、サブソース電極１７３ｓを介してメインソース電極１７３ｍと電気的に接続され、ツェナーダイオード４１０のカソード（図２の４１１）は、感知電極（ＳＥ）と電気的に接続される。
感知部５００は、感知電極（ＳＥ）に電気的に接続される。
感知部５００は、感知電極（ＳＥ）の電圧を感知してメイントランジスタ１００の一端の電圧の変化を検出する。
一実施形態による半導体素子の周辺回路素子３００は、抵抗素子３１０を含み、ツェナーユニット４００は、ツェナーダイオード４１０を含む。
一実施形態による感知部５００は、ツェナーダイオード４１０によってクリッピングされた感知電極（ＳＥ）の電圧を感知し、これにより、メイントランジスタ１００の一端の電圧の変化を検出する。
例えば、ツェナーダイオード４１０は、感知電極（ＳＥ）とサブソース電極１７３ｓとの間に電気的に接続される。
これにより、ツェナーダイオード４１０は、サブソース電極１７３ｓを介してメインソース電極１７３ｍと電気的に接続される。
一例として、ツェナーダイオード４１０のアノード（図２の４１１）は、サブソース電極１７３ｓを介してメインソース電極１７３ｍと電気的に接続され、ツェナーダイオード４１０のカソード（図２の４１１）は、感知電極（ＳＥ）と電気的に接続される。
感知部５００は、感知電極（ＳＥ）に電気的に接続される。
感知部５００は、感知電極（ＳＥ）の電圧を感知してメイントランジスタ１００の一端の電圧の変化を検出する。
一実施形態による半導体素子の周辺回路素子３００は、抵抗素子３１０を含み、ツェナーユニット４００は、ツェナーダイオード４１０を含む。
一実施形態による感知部５００は、ツェナーダイオード４１０によってクリッピングされた感知電極（ＳＥ）の電圧を感知し、これにより、メイントランジスタ１００の一端の電圧の変化を検出する。
【0090】
以下、図９～図１２を参照して、本発明の実施形態による半導体素子の抵抗素子について説明する。
図９は、本発明の実施形態による半導体素子の抵抗ユニットを示す回路図であり、図１０は、図９の実施形態による半導体素子を示す平面図であり、図１１は、図１０のＤ－Ｄ’線に沿って切断した断面図であり、図１２は、本発明の実施形態による半導体素子の周辺回路素子を示す、図１０のＤ－Ｄ’線に対応する断面図である。
図９は、本発明の実施形態による半導体素子の抵抗ユニットを示す回路図であり、図１０は、図９の実施形態による半導体素子を示す平面図であり、図１１は、図１０のＤ－Ｄ’線に沿って切断した断面図であり、図１２は、本発明の実施形態による半導体素子の周辺回路素子を示す、図１０のＤ－Ｄ’線に対応する断面図である。
【0091】
図１０～図１２の実施形態による半導体素子の周辺回路素子３００は、図２の実施形態の抵抗素子３１０に対応する。
一実施形態による抵抗素子３１０は、図９の実施形態の複数の抵抗ユニット（３１０＿Ｕ）を含む。
以下、一実施形態による半導体素子の周辺回路素子３００が複数の抵抗ユニット（３１０＿Ｕ）を含む抵抗素子３１０である場合について説明する。
また、説明の便宜のため、図９では一つの抵抗ユニット（３１０＿Ｕ）を示した。
図９～図１２は、図１～図８に示した実施形態による半導体素子の様々な変形例を示している。
図９～図１２に示す実施形態は、図１～図８に示した実施形態と同じ部分が相当するので、これに対する説明は省略し、差異点を中心に説明する。
また、先の実施形態と同じ構成要素については、同一の図面符号を使用する。
一実施形態による抵抗素子３１０は、図９の実施形態の複数の抵抗ユニット（３１０＿Ｕ）を含む。
以下、一実施形態による半導体素子の周辺回路素子３００が複数の抵抗ユニット（３１０＿Ｕ）を含む抵抗素子３１０である場合について説明する。
また、説明の便宜のため、図９では一つの抵抗ユニット（３１０＿Ｕ）を示した。
図９～図１２は、図１～図８に示した実施形態による半導体素子の様々な変形例を示している。
図９～図１２に示す実施形態は、図１～図８に示した実施形態と同じ部分が相当するので、これに対する説明は省略し、差異点を中心に説明する。
また、先の実施形態と同じ構成要素については、同一の図面符号を使用する。
【0092】
まず、図９を参照すると、本発明の実施形態による半導体素子の抵抗素子３１０は、複数の抵抗ユニット（３１０＿Ｕ）を含む。
複数の抵抗ユニット（３１０＿Ｕ）のそれぞれは、サブドリフト領域（図１１のＤＴＲｓ＿Ｕ）の抵抗３１２、第１コンタクト抵抗３１１、及び第２コンタクト抵抗３１３を含む。
第１ノード（Ｎ１）と第３ノード（Ｎ３）との間で、サブドリフト領域（図１１のＤＴＲｓ＿Ｕ）の抵抗３１２、第１コンタクト抵抗３１１、及び第２コンタクト抵抗３１３は、直列に接続される。
一実施形態で、第１コンタクト抵抗３１１は、第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の第１コンタクト界面（ＣＩ１）の抵抗を意味し、第２コンタクト抵抗３１３は、第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の第２コンタクト界面（ＣＩ２）の抵抗を意味する。
複数の抵抗ユニット（３１０＿Ｕ）のそれぞれは、サブドリフト領域（図１１のＤＴＲｓ＿Ｕ）の抵抗３１２、第１コンタクト抵抗３１１、及び第２コンタクト抵抗３１３を含む。
第１ノード（Ｎ１）と第３ノード（Ｎ３）との間で、サブドリフト領域（図１１のＤＴＲｓ＿Ｕ）の抵抗３１２、第１コンタクト抵抗３１１、及び第２コンタクト抵抗３１３は、直列に接続される。
一実施形態で、第１コンタクト抵抗３１１は、第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の第１コンタクト界面（ＣＩ１）の抵抗を意味し、第２コンタクト抵抗３１３は、第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の第２コンタクト界面（ＣＩ２）の抵抗を意味する。
【0093】
一実施形態で、複数の抵抗ユニット（３１０＿Ｕ）のそれぞれの抵抗値は、温度に関係なく、一定の値を有する。
即ち、複数の抵抗ユニット（３１０＿Ｕ）のそれぞれの温度抵抗係数（ＴＣＲ）は、約“０”である。
ただし、これに限定されるものではなく、複数の抵抗ユニット（３１０＿Ｕ）のそれぞれの抵抗値は、温度が増加することによって増加するか減少し、複数の抵抗ユニット（３１０＿Ｕ）の抵抗値の総合が温度に関係なく、一定の値を有することもできる。
他の例として、複数の抵抗ユニット（３１０＿Ｕ）のそれぞれの抵抗値は、温度が増加することによって増加するか減少することもできる。
即ち、複数の抵抗ユニット（３１０＿Ｕ）のそれぞれの温度抵抗係数（ＴＣＲ）は、約“０”である。
ただし、これに限定されるものではなく、複数の抵抗ユニット（３１０＿Ｕ）のそれぞれの抵抗値は、温度が増加することによって増加するか減少し、複数の抵抗ユニット（３１０＿Ｕ）の抵抗値の総合が温度に関係なく、一定の値を有することもできる。
他の例として、複数の抵抗ユニット（３１０＿Ｕ）のそれぞれの抵抗値は、温度が増加することによって増加するか減少することもできる。
【0094】
続いて、図１０及び図１１をさらに参照すると、一実施形態による半導体素子の周辺回路素子３００は、複数の抵抗ユニット（３１０＿Ｕ）を含む。
複数の抵抗ユニット（３１０＿Ｕ）のそれぞれは、サブチャンネル層１３２ｓ、第１コンタクト電極（ＣＴ１）、及び第２コンタクト電極（ＣＴ２）を含む。
サブチャンネル層１３２ｓは、第１コンタクト電極（ＣＴ１）と第２コンタクト電極（ＣＴ２）との間に配置される。
サブチャンネル層１３２ｓは、第２方向（Ｙ方向）に延長されるが、これに限定されない。
一実施形態で、サブチャンネル層１３２ｓは、サブドリフト領域（ＤＴＲｓ＿Ｕ）を含む。
サブドリフト領域（ＤＴＲｓ＿Ｕ）は、所定の抵抗値を有する素子に機能する。
即ち、第１コンタクト電極（ＣＴ１）から第２コンタクト電極（ＣＴ２）までのサブチャンネル層１３２ｓの領域は、所定の抵抗値を有する。
複数の抵抗ユニット（３１０＿Ｕ）のそれぞれは、サブチャンネル層１３２ｓ、第１コンタクト電極（ＣＴ１）、及び第２コンタクト電極（ＣＴ２）を含む。
サブチャンネル層１３２ｓは、第１コンタクト電極（ＣＴ１）と第２コンタクト電極（ＣＴ２）との間に配置される。
サブチャンネル層１３２ｓは、第２方向（Ｙ方向）に延長されるが、これに限定されない。
一実施形態で、サブチャンネル層１３２ｓは、サブドリフト領域（ＤＴＲｓ＿Ｕ）を含む。
サブドリフト領域（ＤＴＲｓ＿Ｕ）は、所定の抵抗値を有する素子に機能する。
即ち、第１コンタクト電極（ＣＴ１）から第２コンタクト電極（ＣＴ２）までのサブチャンネル層１３２ｓの領域は、所定の抵抗値を有する。
【0095】
この時、サブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗（図９の３１２）は、温度により異なる値を有する。
例えば、サブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗（図９の３１２）は、温度が増加することによって大きくなる。
即ち、サブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗（図９の３１２）は、正の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
例えば、サブドリフト領域（ＤＴＲｓ＿Ｕ）の温度抵抗係数は、約５（Ω／μｍ℃）～約１５（Ω／μｍ℃）である。
これにより、サブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗（図９の３１２）は、温度が増加することによって大きくなる。
例えば、サブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗（図９の３１２）は、温度が増加することによって大きくなる。
即ち、サブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗（図９の３１２）は、正の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
例えば、サブドリフト領域（ＤＴＲｓ＿Ｕ）の温度抵抗係数は、約５（Ω／μｍ℃）～約１５（Ω／μｍ℃）である。
これにより、サブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗（図９の３１２）は、温度が増加することによって大きくなる。
【0096】
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、サブチャンネル層１３２ｓの両側に配置される。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、サブチャンネル層１３２ｓと接し、サブチャンネル層１３２ｓと電気的に接続される。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、サブドリフト領域（ＤＴＲｓ＿Ｕ）の外側に配置される。
第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の境界面は、サブドリフト領域（ＤＴＲｓ＿Ｕ）の一側端である。
同様に、第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の境界面がサブドリフト領域（ＤＴＲｓ＿Ｕ）の他側の端である。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、サブチャンネル層１３２ｓの少なくとも一部が凹んだ空間内に配置される。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、バリア層１３６を貫通してサブチャンネル層１３２ｓの側面と接する。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、サブチャンネル層１３２ｓと接し、サブチャンネル層１３２ｓと電気的に接続される。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、サブドリフト領域（ＤＴＲｓ＿Ｕ）の外側に配置される。
第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の境界面は、サブドリフト領域（ＤＴＲｓ＿Ｕ）の一側端である。
同様に、第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の境界面がサブドリフト領域（ＤＴＲｓ＿Ｕ）の他側の端である。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、サブチャンネル層１３２ｓの少なくとも一部が凹んだ空間内に配置される。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、バリア層１３６を貫通してサブチャンネル層１３２ｓの側面と接する。
【0097】
一実施形態で、第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、バリア層１３６と接する。
例えば、互いに向き合う第１コンタクト電極（ＣＴ１）の一側面及び第２コンタクト電極（ＣＴ２）の一側面は、バリア層１３６と接する。
また、第１コンタクト電極（ＣＴ１）の一側面と対向する他側面及び第２コンタクト電極（ＣＴ２）の一側面と対向する他側面は、分離構造物１６０と接するが、これに限定されない。
他の例として、図１２に示すように、第１コンタクト電極（ＣＴ１）の一側面と対向する他側面及び第２コンタクト電極（ＣＴ２）の一側面と対向する他側面は、バリア層１３６と接することもできる。
この場合、分離構造物１６０とコンタクト電極（ＣＴ１、ＣＴ２）との間にバリア層１３６がさらに配置される。
例えば、互いに向き合う第１コンタクト電極（ＣＴ１）の一側面及び第２コンタクト電極（ＣＴ２）の一側面は、バリア層１３６と接する。
また、第１コンタクト電極（ＣＴ１）の一側面と対向する他側面及び第２コンタクト電極（ＣＴ２）の一側面と対向する他側面は、分離構造物１６０と接するが、これに限定されない。
他の例として、図１２に示すように、第１コンタクト電極（ＣＴ１）の一側面と対向する他側面及び第２コンタクト電極（ＣＴ２）の一側面と対向する他側面は、バリア層１３６と接することもできる。
この場合、分離構造物１６０とコンタクト電極（ＣＴ１、ＣＴ２）との間にバリア層１３６がさらに配置される。
【0098】
一実施形態で、第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、サブチャンネル層１３２ｓにオーミック接触する。
この時、第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の第１コンタクト界面（ＣＩ１）及び第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の第２コンタクト界面（ＣＩ２）は、抵抗成分を有する。
具体的には、２次元電子ガス１３４を通過したキャリアがサブチャンネル層１３２ｓの少なくとも一部、即ち、２次元電子ガス１３４の上部を通過して感知電極（ＳＥ）に伝達される過程で、第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の第１コンタクト界面（ＣＩ１）及び第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の第２コンタクト界面（ＣＩ２）は、所定の抵抗値を有する。
以下、説明の便宜のため、第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の第１コンタクト界面（ＣＩ１）の抵抗は、第１コンタクト抵抗３１１に対応し、第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の第２コンタクト界面（ＣＩ２）の抵抗は、第２コンタクト抵抗３１３に対応する。
この時、第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の第１コンタクト界面（ＣＩ１）及び第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の第２コンタクト界面（ＣＩ２）は、抵抗成分を有する。
具体的には、２次元電子ガス１３４を通過したキャリアがサブチャンネル層１３２ｓの少なくとも一部、即ち、２次元電子ガス１３４の上部を通過して感知電極（ＳＥ）に伝達される過程で、第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の第１コンタクト界面（ＣＩ１）及び第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の第２コンタクト界面（ＣＩ２）は、所定の抵抗値を有する。
以下、説明の便宜のため、第１コンタクト電極（ＣＴ１）とサブチャンネル層１３２ｓとの間の第１コンタクト界面（ＣＩ１）の抵抗は、第１コンタクト抵抗３１１に対応し、第２コンタクト電極（ＣＴ２）とサブチャンネル層１３２ｓとの間の第２コンタクト界面（ＣＩ２）の抵抗は、第２コンタクト抵抗３１３に対応する。
【0099】
一実施形態で、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３は、温度により異なる値を有する。
例えば、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３は、温度が増加することに応じて減少する。
即ち、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３は、負の符号の温度抵抗係数（ＴＣＲ）を有する。
例えば、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３の温度抵抗係数（ＴＣＲ）は、約－２０（Ω／℃）～約－１０（Ω／℃）である。
一実施形態で、これにより、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３の温度抵抗係数（ＴＣＲ）は、サブドリフト領域（ＤＴＲｓ＿Ｕ）の温度抵抗係数より大きいが、これに限定されない。
例えば、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３は、温度が増加することに応じて減少する。
即ち、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３は、負の符号の温度抵抗係数（ＴＣＲ）を有する。
例えば、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３の温度抵抗係数（ＴＣＲ）は、約－２０（Ω／℃）～約－１０（Ω／℃）である。
一実施形態で、これにより、第１コンタクト抵抗３１１及び第２コンタクト抵抗３１３の温度抵抗係数（ＴＣＲ）は、サブドリフト領域（ＤＴＲｓ＿Ｕ）の温度抵抗係数より大きいが、これに限定されない。
【0100】
一実施形態で、第１コンタクト抵抗３１１、第２コンタクト抵抗３１３、及びサブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗３１２の合計は、温度に関係なく一定の値を有する。
この時、サブドリフト領域（ＤＴＲｓ＿Ｕ）の延長の長さは、１μｍ～１０μｍであり、好ましくは、３μｍ～４μｍである。
ただし、これに限定されるものではなく、第１コンタクト抵抗３１１、第２コンタクト抵抗３１３、及びサブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗３１２の合計は、温度が増加することによって増加するか減少し得る。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、感知電極（ＳＥ）と同じ工程で同時に形成される。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、感知電極（ＳＥ）と同一層に配置される。
また、第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、感知電極（ＳＥ）と同一物質を含む。
この時、サブドリフト領域（ＤＴＲｓ＿Ｕ）の延長の長さは、１μｍ～１０μｍであり、好ましくは、３μｍ～４μｍである。
ただし、これに限定されるものではなく、第１コンタクト抵抗３１１、第２コンタクト抵抗３１３、及びサブドリフト領域（ＤＴＲｓ＿Ｕ）の抵抗３１２の合計は、温度が増加することによって増加するか減少し得る。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、感知電極（ＳＥ）と同じ工程で同時に形成される。
第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、感知電極（ＳＥ）と同一層に配置される。
また、第１コンタクト電極（ＣＴ１）及び第２コンタクト電極（ＣＴ２）は、感知電極（ＳＥ）と同一物質を含む。
【0101】
以下、図１３～図２１を参照して、本発明の実施形態による半導体素子の周辺回路素子について説明する。
図１３は、本発明の実施形態による半導体素子を示す回路図であり、図１４は、図１３の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示したタイミング図面であり、図１５は、図１３の実施形態による半導体素子を示す平面図であり、図１６は、図１５のＥ－Ｅ’線に沿って切断した断面図であり、図１７及び図１８は、本発明の実施形態による半導体素子の周辺回路素子を示す、図１５のＥ－Ｅ’線に対応する断面図であり、図１９は、本発明の実施形態による半導体素子の周辺回路素子を示す平面図であり、図２０は、図１８のＦ－Ｆ’線に沿って切断した断面図であり、図２１は、本発明の実施形態による半導体素子を示す平面図である。
図１３～図２１の実施形態による半導体素子の周辺回路素子３００は、図１３の実施形態のダイオード素子３２０に対応する。
また、図１３～図２１の実施形態による半導体素子のツェナーユニット４００は、図１３の実施形態のツェナーダイオード４１０に対応する。
以下、本発明の実施形態による半導体素子の周辺回路素子３００がダイオード素子３２０を含み、ツェナーユニット４００がツェナーダイオード４１０を含む場合について説明する。
図１３は、本発明の実施形態による半導体素子を示す回路図であり、図１４は、図１３の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示したタイミング図面であり、図１５は、図１３の実施形態による半導体素子を示す平面図であり、図１６は、図１５のＥ－Ｅ’線に沿って切断した断面図であり、図１７及び図１８は、本発明の実施形態による半導体素子の周辺回路素子を示す、図１５のＥ－Ｅ’線に対応する断面図であり、図１９は、本発明の実施形態による半導体素子の周辺回路素子を示す平面図であり、図２０は、図１８のＦ－Ｆ’線に沿って切断した断面図であり、図２１は、本発明の実施形態による半導体素子を示す平面図である。
図１３～図２１の実施形態による半導体素子の周辺回路素子３００は、図１３の実施形態のダイオード素子３２０に対応する。
また、図１３～図２１の実施形態による半導体素子のツェナーユニット４００は、図１３の実施形態のツェナーダイオード４１０に対応する。
以下、本発明の実施形態による半導体素子の周辺回路素子３００がダイオード素子３２０を含み、ツェナーユニット４００がツェナーダイオード４１０を含む場合について説明する。
【0102】
図１３～図２１は、図１～図８に示した本発明の実施形態による半導体素子の様々な変形例を示している。
図１３～図２１に示した実施形態は、図１～図８に示した実施形態と同じ部分が相当するので、これに対する説明は省略し、差異点を中心に説明する。
また、先の実施形態と同じ構成要素については同一図面符号を使用する。
まず、図１３を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、ダイオード素子３２０を含む。
また、本発明の実施形態による半導体素子は、ダイオード素子３２０及びツェナーダイオード４１０と電気的に接続される感知抵抗素子４２０を含む。
図１３～図２１に示した実施形態は、図１～図８に示した実施形態と同じ部分が相当するので、これに対する説明は省略し、差異点を中心に説明する。
また、先の実施形態と同じ構成要素については同一図面符号を使用する。
まず、図１３を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、ダイオード素子３２０を含む。
また、本発明の実施形態による半導体素子は、ダイオード素子３２０及びツェナーダイオード４１０と電気的に接続される感知抵抗素子４２０を含む。
【0103】
ダイオード素子３２０は、メイントランジスタ１００の第１電極（Ｄ）と電気的に接続される。
また、ダイオード素子３２０は、ツェナーダイオード４１０及び感知部５００と電気的に接続される。
具体的にみると、ダイオード素子３２０のカソード３２１は、第１ノード（Ｎ１）を介してメイントランジスタ１００の一端と接続される。
例えば、ダイオード素子３２０のカソード３２１は、第１ノード（Ｎ１）を介してメイントランジスタ１００の第１電極（Ｄ）と電気的に接続される。
即ち、一実施形態で、ダイオード素子３２０のカソード３２１は、第１ノード（Ｎ１）を介してメイントランジスタ１００のメインドレイン電極（図１５の１７５ｍ）と電気的に接続される。
また、ダイオード素子３２０のカソード３２１は、第１ノード（Ｎ１）を介して第１電源電圧（ＶＤ）を有する第１電源に接続される。
これにより、ダイオード素子３２０のカソード３２１に第１電源電圧（ＶＤ）を供給される。
ダイオード素子３２０のアノード３２２は、第３ノード（Ｎ３）を介してツェナーダイオード４１０及び感知部５００と電気的に接続される。
一実施形態で、ダイオード素子３２０のカソード３２１は、サブドレイン電極（図１５の１７５ｓ）に対応し、ダイオード素子３２０のアノード３２２は、上部電極（図１５のＣＴ）に対応する。
また、第３ノード（Ｎ３）は、感知電極（図１５のＳＥ）に対応する点である。
また、ダイオード素子３２０は、ツェナーダイオード４１０及び感知部５００と電気的に接続される。
具体的にみると、ダイオード素子３２０のカソード３２１は、第１ノード（Ｎ１）を介してメイントランジスタ１００の一端と接続される。
例えば、ダイオード素子３２０のカソード３２１は、第１ノード（Ｎ１）を介してメイントランジスタ１００の第１電極（Ｄ）と電気的に接続される。
即ち、一実施形態で、ダイオード素子３２０のカソード３２１は、第１ノード（Ｎ１）を介してメイントランジスタ１００のメインドレイン電極（図１５の１７５ｍ）と電気的に接続される。
また、ダイオード素子３２０のカソード３２１は、第１ノード（Ｎ１）を介して第１電源電圧（ＶＤ）を有する第１電源に接続される。
これにより、ダイオード素子３２０のカソード３２１に第１電源電圧（ＶＤ）を供給される。
ダイオード素子３２０のアノード３２２は、第３ノード（Ｎ３）を介してツェナーダイオード４１０及び感知部５００と電気的に接続される。
一実施形態で、ダイオード素子３２０のカソード３２１は、サブドレイン電極（図１５の１７５ｓ）に対応し、ダイオード素子３２０のアノード３２２は、上部電極（図１５のＣＴ）に対応する。
また、第３ノード（Ｎ３）は、感知電極（図１５のＳＥ）に対応する点である。
【0104】
一実施形態で、ダイオード素子３２０は、閾値電圧（ＶＯｔｈ）より大きい順方向電圧では電流が流れるが、逆方向電圧では電流が流れない場合がある。
ここで、順方向は、ダイオード素子３２０のアノード３２２からカソード３２１に向かう方向を意味し、逆方向は、ダイオード素子３２０のカソード３２１からアノード３２２に向かう方向を意味する。
即ち、ダイオード素子３２０のアノード３２２に印加された電圧の大きさが、カソード３２１に印加された電圧の大きさと閾値電圧（ＶＯｔｈ）の大きさの合計より大きい場合、ダイオード素子３２０に電流が流れる。
ここで、順方向は、ダイオード素子３２０のアノード３２２からカソード３２１に向かう方向を意味し、逆方向は、ダイオード素子３２０のカソード３２１からアノード３２２に向かう方向を意味する。
即ち、ダイオード素子３２０のアノード３２２に印加された電圧の大きさが、カソード３２１に印加された電圧の大きさと閾値電圧（ＶＯｔｈ）の大きさの合計より大きい場合、ダイオード素子３２０に電流が流れる。
【0105】
一実施形態によれば、ダイオード素子３２０のアノード３２２に感知電圧（Ｖａ）が印加され、ダイオード素子３２０のカソード３２１に第１電源電圧（ＶＤ）を印加される。
したがって、感知電圧（Ｖａ）の大きさから閾値電圧（ＶＯｔｈ）の大きさを引いた値（Ｖａ－ＶＯｔｈ、以下、「基準値」と称す）が第１電源電圧（ＶＤ）より大きい場合（Ｖａ－ＶＯｔｈ＞ＶＤ）、電流が第３経路（Ｃ３）に沿って流れる。
また、基準値が第１電源電圧（ＶＤ）より小さい場合（Ｖａ－ＶＯｔｈ＜ＶＤ）、ダイオード素子３２０に電流が流れない場合がある。
この時、ダイオード素子３２０の閾値電圧（ＶＯｔｈ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きいが、これに限定されない。
例えば、ダイオード素子３２０の閾値電圧（ＶＯｔｈ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より小さい。
このような特性により、ダイオード素子３２０は、第３ノード（Ｎ３）の感知電圧（Ｖａ）をクリッピング（Ｃｌｉｐｐｉｎｇ）する役割を果たすことができる。
これに関する説明は、図１４を参照して説明する。
したがって、感知電圧（Ｖａ）の大きさから閾値電圧（ＶＯｔｈ）の大きさを引いた値（Ｖａ－ＶＯｔｈ、以下、「基準値」と称す）が第１電源電圧（ＶＤ）より大きい場合（Ｖａ－ＶＯｔｈ＞ＶＤ）、電流が第３経路（Ｃ３）に沿って流れる。
また、基準値が第１電源電圧（ＶＤ）より小さい場合（Ｖａ－ＶＯｔｈ＜ＶＤ）、ダイオード素子３２０に電流が流れない場合がある。
この時、ダイオード素子３２０の閾値電圧（ＶＯｔｈ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きいが、これに限定されない。
例えば、ダイオード素子３２０の閾値電圧（ＶＯｔｈ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より小さい。
このような特性により、ダイオード素子３２０は、第３ノード（Ｎ３）の感知電圧（Ｖａ）をクリッピング（Ｃｌｉｐｐｉｎｇ）する役割を果たすことができる。
これに関する説明は、図１４を参照して説明する。
【0106】
感知抵抗素子４２０は、ダイオード素子３２０と電気的に接続される。
感知抵抗素子４２０の一端は、第３ノード（Ｎ３）を介してダイオード素子３２０のアノード３２２と電気的に接続される。
また、感知抵抗素子４２０の一端は、第３ノード（Ｎ３）を介して感知部５００及びツェナーダイオード４１０のカソード４１１と電気的に接続される。
感知抵抗素子４２０の他端は、第３電源電圧（ＶＤＣ）を供給する第３電源と電気的に接続される。
第３電源電圧（ＶＤＣ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きい。
一実施形態で、感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知する。
感知部５００は、感知電圧（Ｖａ）に基づいてメイントランジスタ１００の一端での電圧の変化を検出する。
一例として、感知部５００は、感知電圧（Ｖａ）に基づいて、第１電源電圧（ＶＤ）の大きさが第３ノード（Ｎ３）の感知電圧（Ｖａ）とダイオード素子３２０の閾値電圧（ＶＯｔｈ）の差より小さい区間を検出する。
他の例として、感知部５００は、感知電圧（Ｖａ）に基づいて第１電源電圧（ＶＤ）の変化を検出し、メイントランジスタ１００がターンオンする区間を算出することもできる。
感知抵抗素子４２０の一端は、第３ノード（Ｎ３）を介してダイオード素子３２０のアノード３２２と電気的に接続される。
また、感知抵抗素子４２０の一端は、第３ノード（Ｎ３）を介して感知部５００及びツェナーダイオード４１０のカソード４１１と電気的に接続される。
感知抵抗素子４２０の他端は、第３電源電圧（ＶＤＣ）を供給する第３電源と電気的に接続される。
第３電源電圧（ＶＤＣ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きい。
一実施形態で、感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知する。
感知部５００は、感知電圧（Ｖａ）に基づいてメイントランジスタ１００の一端での電圧の変化を検出する。
一例として、感知部５００は、感知電圧（Ｖａ）に基づいて、第１電源電圧（ＶＤ）の大きさが第３ノード（Ｎ３）の感知電圧（Ｖａ）とダイオード素子３２０の閾値電圧（ＶＯｔｈ）の差より小さい区間を検出する。
他の例として、感知部５００は、感知電圧（Ｖａ）に基づいて第１電源電圧（ＶＤ）の変化を検出し、メイントランジスタ１００がターンオンする区間を算出することもできる。
【0107】
図１４をさらに参照してみると、第１区間（Ｔ１）及び第２区間（Ｔ２）で第１電源電圧（ＶＤ）の大きさは基準値（Ｖａ－ＶＯｔｈ）より大きい。
これはダイオード素子３２０に逆方向電圧が印加される場合であって、ダイオード素子３２０に電流が流れない場合がある。
即ち、電流は第３経路（Ｃ３）に沿って流れない場合がある。
一方、第３電源電圧（ＶＤＣ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きく、これにより、感知電圧（Ｖａ）の大きさは、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きい。
これは、ツェナーダイオード４１０に降伏電圧（ＶＺｔｈ）より大きい逆方向電圧が印加される場合であって、ツェナーダイオード４１０に電流が流れる。
即ち、電流は、第４経路（Ｃ４）に沿って流れる。
これにより、第１区間（Ｔ１）及び第２区間（Ｔ２）で、感知電圧（Ｖａ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）と実質的に同じである。
これはダイオード素子３２０に逆方向電圧が印加される場合であって、ダイオード素子３２０に電流が流れない場合がある。
即ち、電流は第３経路（Ｃ３）に沿って流れない場合がある。
一方、第３電源電圧（ＶＤＣ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きく、これにより、感知電圧（Ｖａ）の大きさは、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きい。
これは、ツェナーダイオード４１０に降伏電圧（ＶＺｔｈ）より大きい逆方向電圧が印加される場合であって、ツェナーダイオード４１０に電流が流れる。
即ち、電流は、第４経路（Ｃ４）に沿って流れる。
これにより、第１区間（Ｔ１）及び第２区間（Ｔ２）で、感知電圧（Ｖａ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）と実質的に同じである。
【0108】
また、第３区間（Ｔ３）で第１電源電圧（ＶＤ）の大きさは、基準値（Ｖａ－ＶＯｔｈ）より小さい。
これは、ダイオード素子３２０に順方向電圧が印加される場合であり、ダイオード素子３２０に電流が流れる。
即ち、電流は第３経路（Ｃ３）に沿って流れる。
即ち、電流は、第３電源電圧（ＶＤＣ）から感知抵抗素子４２０を介して第３ノード（Ｎ３）を通過し、ダイオード素子３２０を介して第１ノード（Ｎ１）を通過する。
これにより、感知抵抗素子４２０で電圧が降下し、感知電圧（Ｖａ）が減少する。
したがって、感知電圧（Ｖａ）が減少するにつれて、感知電圧（Ｖａ）の大きさは、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より小さくなる可能性がある。
これは、ツェナーダイオード４１０に降伏電圧（ＶＺｔｈ）より小さい逆方向電圧が印加される場合であり、ツェナーダイオード４１０に電流が流れない場合がある。
これにより、第３区間（Ｔ３）で、感知電圧（Ｖａ）は、第１電源電圧（ＶＤ）が変動するプロファイルと類似に変動する。
これは、ダイオード素子３２０に順方向電圧が印加される場合であり、ダイオード素子３２０に電流が流れる。
即ち、電流は第３経路（Ｃ３）に沿って流れる。
即ち、電流は、第３電源電圧（ＶＤＣ）から感知抵抗素子４２０を介して第３ノード（Ｎ３）を通過し、ダイオード素子３２０を介して第１ノード（Ｎ１）を通過する。
これにより、感知抵抗素子４２０で電圧が降下し、感知電圧（Ｖａ）が減少する。
したがって、感知電圧（Ｖａ）が減少するにつれて、感知電圧（Ｖａ）の大きさは、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より小さくなる可能性がある。
これは、ツェナーダイオード４１０に降伏電圧（ＶＺｔｈ）より小さい逆方向電圧が印加される場合であり、ツェナーダイオード４１０に電流が流れない場合がある。
これにより、第３区間（Ｔ３）で、感知電圧（Ｖａ）は、第１電源電圧（ＶＤ）が変動するプロファイルと類似に変動する。
【0109】
また、第４区間（Ｔ４）及び第５区間（Ｔ５）で第１電源電圧（ＶＤ）の大きさは、基準値（Ｖａ－ＶＯｔｈ）より大きい。
これは、ダイオード素子３２０に逆方向電圧が印加される場合であり、ダイオード素子３２０に電流が流れない場合がある。
また、ツェナーダイオード４１０に電流が流れる。
一方、第４区間（Ｔ４）の開始点は、ダイオード素子３２０がターンオフする点である。
即ち、電流が第３経路（Ｃ３）に沿って流れ、第１電源電圧（ＶＤ）が増加することにつれて、第４区間（Ｔ４）の開始点でダイオード素子３２０がターンオフする。
この時、ダイオード素子３２０の両端にピーク電圧（ＶＰ）が発生する可能性がある。
即ち、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される可能性がある。
ここで、ピーク電圧（ＶＰ）は、リンギング（ｒｉｎｇｉｎｇ）現象による過渡電圧を意味する。
これは、ダイオード素子３２０に逆方向電圧が印加される場合であり、ダイオード素子３２０に電流が流れない場合がある。
また、ツェナーダイオード４１０に電流が流れる。
一方、第４区間（Ｔ４）の開始点は、ダイオード素子３２０がターンオフする点である。
即ち、電流が第３経路（Ｃ３）に沿って流れ、第１電源電圧（ＶＤ）が増加することにつれて、第４区間（Ｔ４）の開始点でダイオード素子３２０がターンオフする。
この時、ダイオード素子３２０の両端にピーク電圧（ＶＰ）が発生する可能性がある。
即ち、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される可能性がある。
ここで、ピーク電圧（ＶＰ）は、リンギング（ｒｉｎｇｉｎｇ）現象による過渡電圧を意味する。
【0110】
一実施形態で、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される場合にも、ピーク電圧（ＶＰ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きいため、第３ノード（Ｎ３）の感知電圧（Ｖａ）は、ツェナーダイオード４１０によって一定の大きさ（例えば、降伏電圧（ＶＺｔｈ）の大きさ）に維持する。
まとめると、第１電源電圧（ＶＤ）の大きさと、第３ノード（Ｎ３）の感知電圧（Ｖａ）とダイオード素子３２０の閾値電圧（ＶＯｔｈ）との差の大小に応じて、第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさが変動する。
一実施形態による感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知し、予め設定された第１電源電圧（ＶＤ）の範囲を外れる場合を検出する。
即ち、一実施形態による感知部５００は、半導体素子のメイントランジスタ１００の一端に印加される電圧が所定の範囲を外れることを検出することができる。
まとめると、第１電源電圧（ＶＤ）の大きさと、第３ノード（Ｎ３）の感知電圧（Ｖａ）とダイオード素子３２０の閾値電圧（ＶＯｔｈ）との差の大小に応じて、第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさが変動する。
一実施形態による感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知し、予め設定された第１電源電圧（ＶＤ）の範囲を外れる場合を検出する。
即ち、一実施形態による感知部５００は、半導体素子のメイントランジスタ１００の一端に印加される電圧が所定の範囲を外れることを検出することができる。
【0111】
次に、図１５～図１９を参照して、本発明の実施形態による半導体素子の周辺回路素子３００を説明する。
本発明の実施形態による半導体素子の周辺回路素子３００は、図１３のダイオード素子３２０に対応する。
以下、本発明の実施形態による半導体素子の周辺回路素子３００がダイオード素子３２０である場合について説明する。
図１５～図１９を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、メインドレイン電極１７５ｍと接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層１３２ｓ、サブチャンネル層１３２ｓの上に配置されるバリア層１３６、バリア層１３６の上に配置されるサブゲート電極１８５、及びサブチャンネル層１３２ｓの上に互いに離隔されて配置される感知電極（ＳＥ）及びサブドレイン電極１７５ｓを含む。
本発明の実施形態による半導体素子の周辺回路素子３００は、図１３のダイオード素子３２０に対応する。
以下、本発明の実施形態による半導体素子の周辺回路素子３００がダイオード素子３２０である場合について説明する。
図１５～図１９を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、メインドレイン電極１７５ｍと接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層１３２ｓ、サブチャンネル層１３２ｓの上に配置されるバリア層１３６、バリア層１３６の上に配置されるサブゲート電極１８５、及びサブチャンネル層１３２ｓの上に互いに離隔されて配置される感知電極（ＳＥ）及びサブドレイン電極１７５ｓを含む。
【0112】
サブチャンネル層１３２ｓは、第１方向（Ｘ方向）に延長される。
例えば、図１５に示すように、サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓの一側から第１方向（Ｘ方向）に延長される。
ただし、これは例示的なものであり、サブチャンネル層１３２ｓは、第１方向（Ｘ方向）と交差する方向に延長される部分をさらに含んでもよく、複数の折曲部を含むこともできる。
一実施形態で、サブチャンネル層１３２ｓの一端は、サブドレイン電極１７５ｓと接する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓを介してメインドレイン電極１７５ｍと電気的に接続される。
例えば、図１５に示すように、サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓの一側から第１方向（Ｘ方向）に延長される。
ただし、これは例示的なものであり、サブチャンネル層１３２ｓは、第１方向（Ｘ方向）と交差する方向に延長される部分をさらに含んでもよく、複数の折曲部を含むこともできる。
一実施形態で、サブチャンネル層１３２ｓの一端は、サブドレイン電極１７５ｓと接する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓを介してメインドレイン電極１７５ｍと電気的に接続される。
【0113】
サブゲート電極１８５は、バリア層１３６の上に配置される。
サブゲート電極１８５は、バリア層１３６の一部領域と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
サブゲート電極１８５は、サブチャンネル層１３２ｓのサブドリフト領域（ＤＴＲｓ）の一部と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
サブゲート電極１８５は、感知電極（ＳＥ）とサブドレイン電極１７５ｓとの間に配置される。
サブゲート電極１８５は、感知電極（ＳＥ）及びサブドレイン電極１７５ｓと離隔する。
例えば、サブゲート電極１８５は、サブドレイン電極１７５ｓより感知電極（ＳＥ）にさらに近く配置される。
即ち、サブゲート電極１８５と感知電極（ＳＥ）との間の離隔距離が、サブゲート電極１８５とサブドレイン電極１７５ｓとの間の離隔距離より小さいが、これに限定されない。
サブゲート電極１８５は、バリア層１３６の一部領域と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
サブゲート電極１８５は、サブチャンネル層１３２ｓのサブドリフト領域（ＤＴＲｓ）の一部と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
サブゲート電極１８５は、感知電極（ＳＥ）とサブドレイン電極１７５ｓとの間に配置される。
サブゲート電極１８５は、感知電極（ＳＥ）及びサブドレイン電極１７５ｓと離隔する。
例えば、サブゲート電極１８５は、サブドレイン電極１７５ｓより感知電極（ＳＥ）にさらに近く配置される。
即ち、サブゲート電極１８５と感知電極（ＳＥ）との間の離隔距離が、サブゲート電極１８５とサブドレイン電極１７５ｓとの間の離隔距離より小さいが、これに限定されない。
【0114】
サブゲート電極１８５は、伝導性物質を含む。
サブゲート電極１８５は、メインゲート電極１５５と同一物質を含む。
一実施形態で、サブゲート電極１８５は、メインゲート電極１５５と同じ工程で同時に形成され得る。
サブゲート電極１８５は、メインゲート電極１５５と同一層に配置される。
即ち、サブゲート電極１８５は、サブゲート半導体層１８２の上に配置され、メインゲート電極１５５は、ゲート半導体層１５２の上に配置される。
この時、サブゲート電極１８５の下部面は、メインゲート電極１５５の下部面と実質的に同じレベルに位置する。
サブゲート電極１８５の第３方向（Ｚ方向）に沿った厚さは、メインゲート電極１５５の第３方向（Ｚ方向）に沿った厚さと実質的に同じである。
サブゲート電極１８５は、メインゲート電極１５５と同一物質を含む。
一実施形態で、サブゲート電極１８５は、メインゲート電極１５５と同じ工程で同時に形成され得る。
サブゲート電極１８５は、メインゲート電極１５５と同一層に配置される。
即ち、サブゲート電極１８５は、サブゲート半導体層１８２の上に配置され、メインゲート電極１５５は、ゲート半導体層１５２の上に配置される。
この時、サブゲート電極１８５の下部面は、メインゲート電極１５５の下部面と実質的に同じレベルに位置する。
サブゲート電極１８５の第３方向（Ｚ方向）に沿った厚さは、メインゲート電極１５５の第３方向（Ｚ方向）に沿った厚さと実質的に同じである。
【0115】
ただし、これに限定されるものではなく、サブゲート電極１８５は、メインゲート電極１５５と異なる層に配置することもできる。
例えば、図１７に示すように、サブゲート電極１８５は、バリア層１３６の上部面直上に配置される。
即ち、サブゲート電極１８５とバリア層１３６との間にサブゲート半導体層１８２を配置することができない場合もある。
サブゲート電極１８５は、バリア層１３６の上部面と接する。
他の例として、図１８に示すように、サブゲート電極１８５は、感知電極（ＳＥ）と同じ工程で一体に形成され得る。
サブゲート電極１８５は、感知電極（ＳＥ）と同一物質を含むが、これに限定されるものではなく、サブゲート電極１８５は、感知電極（ＳＥ）と異なる物質を含むこともできる。
この時、サブゲート電極１８５は、バリア層１３６の上部面直上に配置されるが、これに限定されるものではなく、バリア層１３６の上部面の上にサブゲート半導体層１８２をさらに配置し、サブゲート電極１８５がサブゲート半導体層１８２の上に配置することもできる。
例えば、図１７に示すように、サブゲート電極１８５は、バリア層１３６の上部面直上に配置される。
即ち、サブゲート電極１８５とバリア層１３６との間にサブゲート半導体層１８２を配置することができない場合もある。
サブゲート電極１８５は、バリア層１３６の上部面と接する。
他の例として、図１８に示すように、サブゲート電極１８５は、感知電極（ＳＥ）と同じ工程で一体に形成され得る。
サブゲート電極１８５は、感知電極（ＳＥ）と同一物質を含むが、これに限定されるものではなく、サブゲート電極１８５は、感知電極（ＳＥ）と異なる物質を含むこともできる。
この時、サブゲート電極１８５は、バリア層１３６の上部面直上に配置されるが、これに限定されるものではなく、バリア層１３６の上部面の上にサブゲート半導体層１８２をさらに配置し、サブゲート電極１８５がサブゲート半導体層１８２の上に配置することもできる。
【0116】
サブゲート半導体層１８２は、バリア層１３６とサブゲート電極１８５との間に配置される。
即ち、バリア層１３６の上にサブゲート半導体層１８２が配置され、サブゲート半導体層１８２の上にサブゲート電極１８５が配置される。
サブゲート電極１８５は、サブゲート半導体層１８２にショットキー接触（Ｓｃｈｏｔｔｋｙ ｃｏｎｔａｃｔ）又はオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
サブゲート半導体層１８２は、サブゲート電極１８５と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
即ち、バリア層１３６の上にサブゲート半導体層１８２が配置され、サブゲート半導体層１８２の上にサブゲート電極１８５が配置される。
サブゲート電極１８５は、サブゲート半導体層１８２にショットキー接触（Ｓｃｈｏｔｔｋｙ ｃｏｎｔａｃｔ）又はオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
サブゲート半導体層１８２は、サブゲート電極１８５と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
【0117】
また、一実施形態による半導体素子の周辺回路素子３００は、接続部（ＣＰ）及び貫通ビア１９０をさらに含む。
接続部（ＣＰ）は、感知電極（ＳＥ）の一側から第１方向に沿って延長される。
接続部（ＣＰ）は、保護層１４０の上に配置される。
接続部（ＣＰ）は、保護層１４０の上部面を覆う。
接続部（ＣＰ）は、サブゲート電極１８５の少なくとも一部を覆う。
接続部（ＣＰ）は、サブチャンネル層１３２ｓと第３方向（Ｚ方向）に重重畳するが、これに限定されない。
貫通ビア１９０は、保護層１４０を貫通してサブゲート電極１８５と接続される。
貫通ビア１９０は、接続部（ＣＰ）とサブゲート電極１８５との間を電気的に接続される。
一実施形態で、感知電極（ＳＥ）は、接続部（ＣＰ）及び貫通ビア１９０と一体に形成することができるが、これに限定されない。
例えば、感知電極（ＳＥ）は、接続部（ＣＰ）及び貫通ビア１９０と同じ工程で一体に形成することができる。
接続部（ＣＰ）は、感知電極（ＳＥ）の一側から第１方向に沿って延長される。
接続部（ＣＰ）は、保護層１４０の上に配置される。
接続部（ＣＰ）は、保護層１４０の上部面を覆う。
接続部（ＣＰ）は、サブゲート電極１８５の少なくとも一部を覆う。
接続部（ＣＰ）は、サブチャンネル層１３２ｓと第３方向（Ｚ方向）に重重畳するが、これに限定されない。
貫通ビア１９０は、保護層１４０を貫通してサブゲート電極１８５と接続される。
貫通ビア１９０は、接続部（ＣＰ）とサブゲート電極１８５との間を電気的に接続される。
一実施形態で、感知電極（ＳＥ）は、接続部（ＣＰ）及び貫通ビア１９０と一体に形成することができるが、これに限定されない。
例えば、感知電極（ＳＥ）は、接続部（ＣＰ）及び貫通ビア１９０と同じ工程で一体に形成することができる。
【0118】
一実施形態で、接続部（ＣＰ）は、様々な形状を有し得る。
例えば、図１６に示すように、接続部（ＣＰ）は、第１方向（Ｘ方向）に延長される。
他の例として、図１９に示すように、接続部（ＣＰ）は、第１方向（Ｘ方向）と交差する方向に延長される部分をさらに含むこともできる。
接続部（ＣＰ）は、感知電極（ＳＥ）と接する点で第２方向（Ｙ方向）に延長する部分と第１方向（Ｘ方向）に延長する部分、及び貫通ビア１９０と接する点で第２方向（Ｙ方向）に延長する部分を含み得る。
この時、接続部（ＣＰ）は、分離構造物１６０と第３方向（Ｚ方向）に重畳することもできる。
また他の例として、接続部（ＣＰ）は、複数の折曲部を含んだり、折れ曲がった形状を有することもできる。
例えば、図１６に示すように、接続部（ＣＰ）は、第１方向（Ｘ方向）に延長される。
他の例として、図１９に示すように、接続部（ＣＰ）は、第１方向（Ｘ方向）と交差する方向に延長される部分をさらに含むこともできる。
接続部（ＣＰ）は、感知電極（ＳＥ）と接する点で第２方向（Ｙ方向）に延長する部分と第１方向（Ｘ方向）に延長する部分、及び貫通ビア１９０と接する点で第２方向（Ｙ方向）に延長する部分を含み得る。
この時、接続部（ＣＰ）は、分離構造物１６０と第３方向（Ｚ方向）に重畳することもできる。
また他の例として、接続部（ＣＰ）は、複数の折曲部を含んだり、折れ曲がった形状を有することもできる。
【0119】
これにより、感知電極（ＳＥ）は、接続部（ＣＰ）及び貫通ビア１９０を介してサブゲート電極１８５と電気的に接続される。
したがって、一実施形態による半導体素子の周辺回路素子３００は、図１３のダイオード素子３２０として機能する。
具体的には、感知電極（ＳＥ）、サブゲート電極１８５、接続部（ＣＰ）、及び貫通ビア１９０を含む上部電極（ＣＴ）は、図１３のダイオード素子３２０のアノード３２２であり、サブドレイン電極１７５ｓは、図１３の実施形態のダイオード素子３２０のカソード３２１である。
したがって、一実施形態による半導体素子の周辺回路素子３００は、図１３のダイオード素子３２０として機能する。
具体的には、感知電極（ＳＥ）、サブゲート電極１８５、接続部（ＣＰ）、及び貫通ビア１９０を含む上部電極（ＣＴ）は、図１３のダイオード素子３２０のアノード３２２であり、サブドレイン電極１７５ｓは、図１３の実施形態のダイオード素子３２０のカソード３２１である。
【0120】
図２０及び図２１を参照すると、本発明の実施形態による半導体素子の感知抵抗素子４２０は、周辺回路領域（ＰＡ）内に配置される。
一実施形態による半導体素子の感知抵抗素子４２０は、チャンネルパターン４２５、第１電極４２１、及び第２電極４２２を含む。
チャンネルパターン４２５は、第１方向（Ｘ方向）に延長される。
例えば、チャンネルパターン４２５は、サブチャンネル層１３２ｓと同じ方向に延長されるが、これに限定されない。
チャンネルパターン４２５は、チャンネルパターン４２５に対する残りの説明は、サブチャンネル層１３２ｓに対する説明と実質的に同じであるため、省略する。
一実施形態で、バリア層１３６は、チャンネルパターン４２５の上に延長される。
これにより、バリア層１３６と重畳するチャンネルパターン４２５の領域は、ドリフト領域とする。
一実施形態による半導体素子の感知抵抗素子４２０は、チャンネルパターン４２５、第１電極４２１、及び第２電極４２２を含む。
チャンネルパターン４２５は、第１方向（Ｘ方向）に延長される。
例えば、チャンネルパターン４２５は、サブチャンネル層１３２ｓと同じ方向に延長されるが、これに限定されない。
チャンネルパターン４２５は、チャンネルパターン４２５に対する残りの説明は、サブチャンネル層１３２ｓに対する説明と実質的に同じであるため、省略する。
一実施形態で、バリア層１３６は、チャンネルパターン４２５の上に延長される。
これにより、バリア層１３６と重畳するチャンネルパターン４２５の領域は、ドリフト領域とする。
【0121】
チャンネルパターン４２５は、第１電極４２１と第２電極４２２との間に第１ドリフト領域４２８を含む。
即ち、第１ドリフト領域４２８は、第２電極４２２と接するチャンネルパターン４２５の一側から第１電極４２１までのチャンネルパターン４２５の領域を意味する。
第１ドリフト領域４２８は、第１電極（ＳＥ）と第２電極４２２との間にバリア層１３６と重畳するチャンネルパターン４２５の領域を意味する。
例えば、第２電極４２２とチャンネルパターン４２５が接する境界が第１ドリフト領域４２８の一側の端であり、第１電極４２１とチャンネルパターン４２５が接する境界が第１ドリフト領域４２８の他側の端である。
即ち、第１ドリフト領域４２８は、第２電極４２２と接するチャンネルパターン４２５の一側と第１電極４２１との間にキャリアが移動する領域を意味する。
この時、第１ドリフト領域４２８は、抵抗成分を有する。
即ち、第１ドリフト領域４２８は、所定の抵抗値を有する感知抵抗素子（図１３の４２０）として機能する。
即ち、第１電極４２１から第２電極４２２までのチャンネルパターン４２５の領域は、所定の抵抗値を有する。
即ち、第１ドリフト領域４２８は、第２電極４２２と接するチャンネルパターン４２５の一側から第１電極４２１までのチャンネルパターン４２５の領域を意味する。
第１ドリフト領域４２８は、第１電極（ＳＥ）と第２電極４２２との間にバリア層１３６と重畳するチャンネルパターン４２５の領域を意味する。
例えば、第２電極４２２とチャンネルパターン４２５が接する境界が第１ドリフト領域４２８の一側の端であり、第１電極４２１とチャンネルパターン４２５が接する境界が第１ドリフト領域４２８の他側の端である。
即ち、第１ドリフト領域４２８は、第２電極４２２と接するチャンネルパターン４２５の一側と第１電極４２１との間にキャリアが移動する領域を意味する。
この時、第１ドリフト領域４２８は、抵抗成分を有する。
即ち、第１ドリフト領域４２８は、所定の抵抗値を有する感知抵抗素子（図１３の４２０）として機能する。
即ち、第１電極４２１から第２電極４２２までのチャンネルパターン４２５の領域は、所定の抵抗値を有する。
【0122】
第１電極４２１及び第２電極４２２は、保護層１４０及びバリア層１３６を貫通し、チャンネルパターン４２５と接する。
一実施形態で、第１電極４２１は、感知電極（ＳＥ）と電気的に接続される。
第１電極４２１は、ツェナーユニット４００及び感知部５００と電気的に接続される。
第２電極４２２は、第３電源電圧（ＶＤＣ）を供給する第３電源と電気的に接続される。
第１電極４２１及び第２電極４２２は、感知電極（ＳＥ）と同じ工程で同時に形成することができるが、これに限定されない。
図２０及び図２１の実施形態では、感知抵抗素子４２０が一実施形態による周辺回路領域（ＰＡ）内に配置されるものとして説明したが、これに限定されない。
例えば、感知抵抗素子４２０は、ツェナーユニット４００内に配置することもできる。
又は、感知抵抗素子４２０は、感知部５００内に配置することもできる。
一実施形態で、第１電極４２１は、感知電極（ＳＥ）と電気的に接続される。
第１電極４２１は、ツェナーユニット４００及び感知部５００と電気的に接続される。
第２電極４２２は、第３電源電圧（ＶＤＣ）を供給する第３電源と電気的に接続される。
第１電極４２１及び第２電極４２２は、感知電極（ＳＥ）と同じ工程で同時に形成することができるが、これに限定されない。
図２０及び図２１の実施形態では、感知抵抗素子４２０が一実施形態による周辺回路領域（ＰＡ）内に配置されるものとして説明したが、これに限定されない。
例えば、感知抵抗素子４２０は、ツェナーユニット４００内に配置することもできる。
又は、感知抵抗素子４２０は、感知部５００内に配置することもできる。
【0123】
以下、図２２～図２５を参照して、本発明の実施形態による半導体素子の周辺回路素子について説明する。
図２２は、本発明の実施形態による半導体素子を示す回路図であり、図２３は、図２２の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示したタイミング図面であり、図２４は、図２２の実施形態による半導体素子を示す平面図であり、図２５は、図２４のＧ－Ｇ’線に沿って切断した断面図である。
図２２～図２５の実施形態による半導体素子の周辺回路素子３００は、図２２の実施形態のサブトランジスタ素子３３０に対応する。
また、図２２～図２５の実施形態による半導体素子のツェナーユニット４００は、図２２の実施形態のツェナーダイオード４１０に対応する。
以下、一実施形態による半導体素子の周辺回路素子３００がサブトランジスタ素子３３０を含み、ツェナーユニット４００がツェナーダイオード４１０を含む場合について説明する。
図２２は、本発明の実施形態による半導体素子を示す回路図であり、図２３は、図２２の実施形態による半導体素子のゲート電圧、第１電源電圧、及び感知電圧を示したタイミング図面であり、図２４は、図２２の実施形態による半導体素子を示す平面図であり、図２５は、図２４のＧ－Ｇ’線に沿って切断した断面図である。
図２２～図２５の実施形態による半導体素子の周辺回路素子３００は、図２２の実施形態のサブトランジスタ素子３３０に対応する。
また、図２２～図２５の実施形態による半導体素子のツェナーユニット４００は、図２２の実施形態のツェナーダイオード４１０に対応する。
以下、一実施形態による半導体素子の周辺回路素子３００がサブトランジスタ素子３３０を含み、ツェナーユニット４００がツェナーダイオード４１０を含む場合について説明する。
【0124】
図２２～図２５は、図１３～図２１に示したいくつかの実施形態による半導体素子の様々な変形例を示している。
図２２～図２５に示した実施形態は、図１３～図２１に示した実施形態と同じ部分が相当するので、これに対する説明は省略し、差異点を中心に説明する。
また、先の実施形態と同じ構成要素については同一図面符号を使用する。
まず、図２２を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、サブトランジスタ素子３３０を含む。
図２２～図２５に示した実施形態は、図１３～図２１に示した実施形態と同じ部分が相当するので、これに対する説明は省略し、差異点を中心に説明する。
また、先の実施形態と同じ構成要素については同一図面符号を使用する。
まず、図２２を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、サブトランジスタ素子３３０を含む。
【0125】
サブトランジスタ素子３３０は、メイントランジスタ１００の第１電極（Ｄ）と電気的に接続される。
また、サブトランジスタ素子３３０は、ツェナーダイオード４１０及び感知部５００と電気的に接続される。
サブトランジスタ素子３３０は、ゲート電極（Ｇ１）、第１電極、及び第２電極を含む。
サブトランジスタ素子３３０は、ゲート電極（Ｇ１）に印加される信号によって第１電極と第２電極との間にドレイン－ソース間の電流を制御する。
サブトランジスタ素子３３０のゲート電極（Ｇ１）にサブゲート電圧（ＶＧ１）を供給する。
サブトランジスタ素子３３０の第１電極は、第１ノード（Ｎ１）を介してメイントランジスタ１００の第１電極（Ｄ）と接続される。
また、サブトランジスタ素子３３０の第１電極は、第１ノード（Ｎ１）を介して第１電源電圧（ＶＤ）を有する第１電源に接続される。
これにより、サブトランジスタ素子３３０の第１電極に第１電源電圧（ＶＤ）を供給することができる。
また、サブトランジスタ素子３３０は、ツェナーダイオード４１０及び感知部５００と電気的に接続される。
サブトランジスタ素子３３０は、ゲート電極（Ｇ１）、第１電極、及び第２電極を含む。
サブトランジスタ素子３３０は、ゲート電極（Ｇ１）に印加される信号によって第１電極と第２電極との間にドレイン－ソース間の電流を制御する。
サブトランジスタ素子３３０のゲート電極（Ｇ１）にサブゲート電圧（ＶＧ１）を供給する。
サブトランジスタ素子３３０の第１電極は、第１ノード（Ｎ１）を介してメイントランジスタ１００の第１電極（Ｄ）と接続される。
また、サブトランジスタ素子３３０の第１電極は、第１ノード（Ｎ１）を介して第１電源電圧（ＶＤ）を有する第１電源に接続される。
これにより、サブトランジスタ素子３３０の第１電極に第１電源電圧（ＶＤ）を供給することができる。
【0126】
サブトランジスタ素子３３０の第２電極は、第３ノード（Ｎ３）を介してツェナーダイオード４１０及び感知部５００と電気的に接続される。
一実施形態で、サブトランジスタ素子３３０の第１電極は、サブドレイン電極（図２４の１７５ｓ）に対応し、サブトランジスタ素子３３０のゲート電極（Ｇ１）は、サブゲート電極（図２４の１８５）に対応する。
また、第３ノード（Ｎ３）は、感知電極（図２４のＳＥ）に対応する点であり得る。
一実施形態で、感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知する。
感知部５００は、感知電圧（Ｖａ）に基づいて、メイントランジスタ１００の一端での電圧の変化を検出する。
一例として、感知部５００は、感知電圧（Ｖａ）に基づいて、第１電源電圧（ＶＤ）の大きさがサブゲート電圧（ＶＧ１）とサブトランジスタ素子３３０の閾値電圧（Ｖｔｈ）の差より小さい区間を検出する。
一実施形態で、サブトランジスタ素子３３０の第１電極は、サブドレイン電極（図２４の１７５ｓ）に対応し、サブトランジスタ素子３３０のゲート電極（Ｇ１）は、サブゲート電極（図２４の１８５）に対応する。
また、第３ノード（Ｎ３）は、感知電極（図２４のＳＥ）に対応する点であり得る。
一実施形態で、感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知する。
感知部５００は、感知電圧（Ｖａ）に基づいて、メイントランジスタ１００の一端での電圧の変化を検出する。
一例として、感知部５００は、感知電圧（Ｖａ）に基づいて、第１電源電圧（ＶＤ）の大きさがサブゲート電圧（ＶＧ１）とサブトランジスタ素子３３０の閾値電圧（Ｖｔｈ）の差より小さい区間を検出する。
【0127】
図２３をさらに参照して見てみると、第１区間（Ｔ１）及び第２区間（Ｔ２）で第１電源電圧（ＶＤ）の大きさは、サブゲート電圧（ＶＧ１）とサブトランジスタ素子３３０の閾値電圧（Ｖｔｈ）の差より大きい場合がある。
これは、サブトランジスタ素子３３０がターンオフする場合であり、サブトランジスタ素子３３０に電流が流れない場合がある。
この時、第３ノード（Ｎ３）の感知電圧（Ｖａ）は、所定の大きさを有する。
また、第３区間（Ｔ３）で第１電源電圧（ＶＤ）の大きさは、サブゲート電圧（ＶＧ１）とサブトランジスタ素子３３０の閾値電圧（Ｖｔｈ）の差より小さい。
これは、サブトランジスタ素子３３０がターンオンする場合であり、サブトランジスタ素子３３０に電流が流れる。
この時、第３ノード（Ｎ３）の感知電圧（Ｖａ）がツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より小さい場合、電流がツェナーダイオード４１０に流れない場合がある。
これにより、第３区間（Ｔ３）で感知電圧（Ｖａ）は、第１電源電圧（ＶＤ）が変動するプロファイルと同様に変動することができる。
ただし、これに限定されるものではなく、第３ノード（Ｎ３）の感知電圧（Ｖａ）がツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きい場合もある。
この場合、電流は、第５経路（Ｃ５）に沿って流れ、これにより、第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさは、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）と実質的に同じである。
これは、サブトランジスタ素子３３０がターンオフする場合であり、サブトランジスタ素子３３０に電流が流れない場合がある。
この時、第３ノード（Ｎ３）の感知電圧（Ｖａ）は、所定の大きさを有する。
また、第３区間（Ｔ３）で第１電源電圧（ＶＤ）の大きさは、サブゲート電圧（ＶＧ１）とサブトランジスタ素子３３０の閾値電圧（Ｖｔｈ）の差より小さい。
これは、サブトランジスタ素子３３０がターンオンする場合であり、サブトランジスタ素子３３０に電流が流れる。
この時、第３ノード（Ｎ３）の感知電圧（Ｖａ）がツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より小さい場合、電流がツェナーダイオード４１０に流れない場合がある。
これにより、第３区間（Ｔ３）で感知電圧（Ｖａ）は、第１電源電圧（ＶＤ）が変動するプロファイルと同様に変動することができる。
ただし、これに限定されるものではなく、第３ノード（Ｎ３）の感知電圧（Ｖａ）がツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きい場合もある。
この場合、電流は、第５経路（Ｃ５）に沿って流れ、これにより、第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさは、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）と実質的に同じである。
【0128】
また、第４区間（Ｔ４）及び第５区間（Ｔ５）で、第１電源電圧（ＶＤ）の大きさは、サブゲート電圧（ＶＧ１）とサブトランジスタ素子３３０の閾値電圧（Ｖｔｈ）の差より大きい場合がある。
この時、サブトランジスタ素子３３０に電流が流れない場合がある。
一方、第４区間（Ｔ４）の開始点は、サブトランジスタ素子３３０がターンオフされる点である。
即ち、第１電源電圧（ＶＤ）が増加することにより、第４区間（Ｔ４）の開始点でサブトランジスタ素子３３０がターンオフする場合がある。
この時、サブトランジスタ素子３３０の両端に、ピーク電圧（ＶＰ）が発生する。
即ち、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される可能性がある。
ここで、ピーク電圧（ＶＰ）は、リンギング（ｒｉｎｇｉｎｇ）現象による過渡電圧を意味する。
一実施形態で、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される場合、ピーク電圧（ＶＰ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きいため、電流は、第５経路（Ｃ５）に沿ってツェナーダイオード４１０に流れ、第３ノード（Ｎ３）の感知電圧（Ｖａ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）と実質的に同じになる。
即ち、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される場合にも、ツェナーダイオード４１０によって第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさは一定に維持することができる。
この時、サブトランジスタ素子３３０に電流が流れない場合がある。
一方、第４区間（Ｔ４）の開始点は、サブトランジスタ素子３３０がターンオフされる点である。
即ち、第１電源電圧（ＶＤ）が増加することにより、第４区間（Ｔ４）の開始点でサブトランジスタ素子３３０がターンオフする場合がある。
この時、サブトランジスタ素子３３０の両端に、ピーク電圧（ＶＰ）が発生する。
即ち、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される可能性がある。
ここで、ピーク電圧（ＶＰ）は、リンギング（ｒｉｎｇｉｎｇ）現象による過渡電圧を意味する。
一実施形態で、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される場合、ピーク電圧（ＶＰ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）より大きいため、電流は、第５経路（Ｃ５）に沿ってツェナーダイオード４１０に流れ、第３ノード（Ｎ３）の感知電圧（Ｖａ）は、ツェナーダイオード４１０の降伏電圧（ＶＺｔｈ）と実質的に同じになる。
即ち、第３ノード（Ｎ３）にピーク電圧（ＶＰ）が供給される場合にも、ツェナーダイオード４１０によって第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさは一定に維持することができる。
【0129】
まとめると、第１電源電圧（ＶＤ）の大きさと、サブゲート電圧（ＶＧ１）とサブトランジスタ素子３３０の閾値電圧（Ｖｔｈ）の差の大小に応じて、第３ノード（Ｎ３）の感知電圧（Ｖａ）の大きさが変動する。
一実施形態による感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知し、予め設定された第１電源電圧（ＶＤ）の範囲を外れる場合を検出することができる。
即ち、本発明の一実施形態による感知部５００は、半導体素子のメイントランジスタ１００の一端に印加される電圧が所定の範囲を外れる場合を検出することができる。
一実施形態による感知部５００は、第３ノード（Ｎ３）の感知電圧（Ｖａ）を感知し、予め設定された第１電源電圧（ＶＤ）の範囲を外れる場合を検出することができる。
即ち、本発明の一実施形態による感知部５００は、半導体素子のメイントランジスタ１００の一端に印加される電圧が所定の範囲を外れる場合を検出することができる。
【0130】
その後、図２４及び図２５を参照して、本発明の実施形態による半導体素子の周辺回路素子３００を説明する。
本発明の実施形態による半導体素子の周辺回路素子３００は、図２２のサブトランジスタ素子３３０に対応する。
以下、本発明の実施形態による半導体素子の周辺回路素子３００がサブトランジスタ素子３３０である場合について説明する。
図２４及び図２５を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、インドレイン電極１７５ｍと接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層１３２ｓ、サブチャンネル層１３２ｓの上に配置されるバリア層１３６、バリア層１３６の上に配置されるサブゲート電極１８５、及びサブチャンネル層１３２ｓの上に互いに離隔されている感知電極（ＳＥ）及びサブドレイン電極１７５ｓを含む。
本発明の実施形態による半導体素子の周辺回路素子３００は、図２２のサブトランジスタ素子３３０に対応する。
以下、本発明の実施形態による半導体素子の周辺回路素子３００がサブトランジスタ素子３３０である場合について説明する。
図２４及び図２５を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、インドレイン電極１７５ｍと接続され、２次元電子ガスを有するドリフト領域を含むサブチャンネル層１３２ｓ、サブチャンネル層１３２ｓの上に配置されるバリア層１３６、バリア層１３６の上に配置されるサブゲート電極１８５、及びサブチャンネル層１３２ｓの上に互いに離隔されている感知電極（ＳＥ）及びサブドレイン電極１７５ｓを含む。
【0131】
サブチャンネル層１３２ｓは、第１方向（Ｘ方向）に延長される。
例えば、図２４に示すように、サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓの一側から第１方向（Ｘ方向）に延長される。
ただし、これは例示的なものであり、サブチャンネル層１３２ｓは、第１方向（Ｘ方向）と交差する方向に延長される部分をさらに含んだり、複数の折曲部を含むこともできる。
一実施形態で、サブチャンネル層１３２ｓの一端は、サブドレイン電極１７５ｓと接する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓを介してメインドレイン電極１７５ｍと電気的に接続される。
サブゲート電極１８５は、バリア層１３６の上に配置される。
サブゲート電極１８５は、サブトランジスタ素子（図２２の３３０）のゲート電極（図２２のＧ１）に対応する。
サブゲート半導体層１８２は、バリア層１３６とサブゲート電極１８５との間に配置される。
サブゲート電極１８５及びサブゲート半導体層１８２に対する説明は、図１３～図２１の実施形態のサブゲート電極１８５及びサブゲート半導体層１８２に対する説明と実質的に同じであるため、省略する。
一実施形態で、感知電極（ＳＥ）は、サブトランジスタ素子（図２２の３３０）の第２電極に対応し、サブドレイン電極１７５ｓは、サブトランジスタ素子（図２２の３３０）の第２電極に対応する。
例えば、図２４に示すように、サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓの一側から第１方向（Ｘ方向）に延長される。
ただし、これは例示的なものであり、サブチャンネル層１３２ｓは、第１方向（Ｘ方向）と交差する方向に延長される部分をさらに含んだり、複数の折曲部を含むこともできる。
一実施形態で、サブチャンネル層１３２ｓの一端は、サブドレイン電極１７５ｓと接する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓを介してメインドレイン電極１７５ｍと電気的に接続される。
サブゲート電極１８５は、バリア層１３６の上に配置される。
サブゲート電極１８５は、サブトランジスタ素子（図２２の３３０）のゲート電極（図２２のＧ１）に対応する。
サブゲート半導体層１８２は、バリア層１３６とサブゲート電極１８５との間に配置される。
サブゲート電極１８５及びサブゲート半導体層１８２に対する説明は、図１３～図２１の実施形態のサブゲート電極１８５及びサブゲート半導体層１８２に対する説明と実質的に同じであるため、省略する。
一実施形態で、感知電極（ＳＥ）は、サブトランジスタ素子（図２２の３３０）の第２電極に対応し、サブドレイン電極１７５ｓは、サブトランジスタ素子（図２２の３３０）の第２電極に対応する。
【0132】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0133】
１００ メイントランジスタ
１１０ 基板
１２０ バッファー層
１２１ シード層
１２４ 超格子層
１２６ 高抵抗層
１３２ チャンネル層
１３２ｍ メインチャンネル層
１３２ｓ サブチャンネル層
１３４ ２次元電子ガス
１３６ バリア層
１４０ 保護層
１５２ ゲート半導体層
１５５ メインゲート電極
１６０ 分離構造物
１７３ ソース電極
１７３ｍ メインソース電極
１７３ｓ サブソース電極
１７５ ドレイン電極
１７５ｍ メインドレイン電極
１７５ｓ サブドレイン電極
３００ 周辺回路素子
３１０ 抵抗素子
３２０ ダイオード素子
３３０ サブトランジスタ素子
４００ ツェナーユニット
４１０ ツェナーダイオード
４１１ カソード
４１２ アノード
５００ 感知部
１１０ 基板
１２０ バッファー層
１２１ シード層
１２４ 超格子層
１２６ 高抵抗層
１３２ チャンネル層
１３２ｍ メインチャンネル層
１３２ｓ サブチャンネル層
１３４ ２次元電子ガス
１３６ バリア層
１４０ 保護層
１５２ ゲート半導体層
１５５ メインゲート電極
１６０ 分離構造物
１７３ ソース電極
１７３ｍ メインソース電極
１７３ｓ サブソース電極
１７５ ドレイン電極
１７５ｍ メインドレイン電極
１７５ｓ サブドレイン電極
３００ 周辺回路素子
３１０ 抵抗素子
３２０ ダイオード素子
３３０ サブトランジスタ素子
４００ ツェナーユニット
４１０ ツェナーダイオード
４１１ カソード
４１２ アノード
５００ 感知部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
