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特開2025-141857デュアルチャネル構造を有する酸化物半導体メモリ素子およびその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025141857
(43)【公開日】2025-09-29
(54)【発明の名称】デュアルチャネル構造を有する酸化物半導体メモリ素子およびその製造方法
(51)【国際特許分類】
H10D 30/69 20250101AFI20250919BHJP
H10B 43/27 20230101ALI20250919BHJP
【ＦＩ】
H10D30/69
H10B43/27
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2025036036
(22)【出願日】2025-03-07
(31)【優先権主張番号】10-2024-0036431
(32)【優先日】2024-03-15
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2024-0119159
(32)【優先日】2024-09-03
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】514260642
【氏名又は名称】コリア アドバンスド インスティチュート オブ サイエンス アンド テクノロジィ
(74)【代理人】
【識別番号】110002664
【氏名又は名称】弁理士法人相原国際知財事務所
(72)【発明者】
【氏名】チョ， ビョン ジン
(72)【発明者】
【氏名】パク， ヨンクン
(72)【発明者】
【氏名】チョン， ジェジュン
(72)【発明者】
【氏名】カン， デヒョン
(72)【発明者】
【氏名】キム， スンフン
(72)【発明者】
【氏名】チュ， ジュン ホン
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP17
5F083EP76
5F083ER22
5F083GA10
5F083JA60
5F083KA01
5F101BA41
5F101BD16
5F101BD30
5F101BD34
(57)【要約】 （修正有）
【課題】優れたプログラム動作と消去動作を得るデュアルチャネル構造を有する酸化物半導体メモリ素子およびその製造方法を提供する。
【解決手段】酸化物半導体チャネル１００とポリシリコンチャネル１２０をともに用いたデュアルチャネル構造１００の上に、トンネル層２００、電荷トラップ層３００、遮断層４００及びゲート電極５００を設けた酸化物半導体メモリ素子により、酸化物半導体チャネルの高移動度特性を有するとともに消去（ｅｒａｓｅ）動作を実現する。
【選択図】図１
【解決手段】酸化物半導体チャネル１００とポリシリコンチャネル１２０をともに用いたデュアルチャネル構造１００の上に、トンネル層２００、電荷トラップ層３００、遮断層４００及びゲート電極５００を設けた酸化物半導体メモリ素子により、酸化物半導体チャネルの高移動度特性を有するとともに消去（ｅｒａｓｅ）動作を実現する。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数のチャネルを含むデュアルチャネルと、
前記デュアルチャネル上に位置するトンネル層と、
前記トンネル層上に位置し、注入される電荷を捕獲する電荷トラップ層と、
前記電荷トラップ層上に位置する遮断層と、
前記遮断層上に位置し、ゲートバイアス回路からオン電圧およびオフ電圧が印加されるゲート電極と、
を含む、デュアルチャネル構造を有する酸化物半導体メモリ素子。
前記デュアルチャネル上に位置するトンネル層と、
前記トンネル層上に位置し、注入される電荷を捕獲する電荷トラップ層と、
前記電荷トラップ層上に位置する遮断層と、
前記遮断層上に位置し、ゲートバイアス回路からオン電圧およびオフ電圧が印加されるゲート電極と、
を含む、デュアルチャネル構造を有する酸化物半導体メモリ素子。
【請求項2】
前記デュアルチャネルは、
酸化物半導体チャネルおよびポリシリコンチャネルを含むことを特徴とする、請求項１に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子。
酸化物半導体チャネルおよびポリシリコンチャネルを含むことを特徴とする、請求項１に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子。
【請求項3】
前記デュアルチャネルの前記ポリシリコンチャネルは、
前記酸化物半導体チャネルと前記トンネル層との間に形成されることを特徴とする、請求項２に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子。
前記酸化物半導体チャネルと前記トンネル層との間に形成されることを特徴とする、請求項２に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子。
【請求項4】
前記ポリシリコンチャネルは、
厚さが２ｎｍ以下１ｎｍ以上であることを特徴とする、請求項３に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子。
厚さが２ｎｍ以下１ｎｍ以上であることを特徴とする、請求項３に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子。
【請求項5】
前記酸化物半導体チャネルは、
インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことを特徴とする、請求項２に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子。
インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことを特徴とする、請求項２に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子。
【請求項6】
（ａ）ワードラインと絶縁膜を交互に積層するステップと、
（ｂ）前記積層されたワードラインと絶縁膜の中心部に円筒形のホールを形成し、前記ホールの内周面に遮断層を形成するステップと、
（ｃ）前記遮断層の内周面に電荷トラップ層を形成するステップと、
（ｄ）前記電荷トラップ層の内周面にトンネル層を形成するステップと、
（ｅ）前記トンネル層の内周面にポリシリコンチャネルを形成するステップと、
（ｆ）前記ポリシリコンチャネルの内周面に酸化物半導体チャネルを形成するステップと、
（ｇ）前記絶縁膜を除去し、前記ワードラインに沿って金属を蒸着してゲート電極を形成するステップと、
を含むことを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法。
（ｂ）前記積層されたワードラインと絶縁膜の中心部に円筒形のホールを形成し、前記ホールの内周面に遮断層を形成するステップと、
（ｃ）前記遮断層の内周面に電荷トラップ層を形成するステップと、
（ｄ）前記電荷トラップ層の内周面にトンネル層を形成するステップと、
（ｅ）前記トンネル層の内周面にポリシリコンチャネルを形成するステップと、
（ｆ）前記ポリシリコンチャネルの内周面に酸化物半導体チャネルを形成するステップと、
（ｇ）前記絶縁膜を除去し、前記ワードラインに沿って金属を蒸着してゲート電極を形成するステップと、
を含むことを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法。
【請求項7】
前記（ｅ）ステップは、
酸化工程および選択的ウェットエッチング工程（selective wet etch）を用いて、前記ポリシリコンチャネルを蒸着することを特徴とする、請求項６に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法。
酸化工程および選択的ウェットエッチング工程（selective wet etch）を用いて、前記ポリシリコンチャネルを蒸着することを特徴とする、請求項６に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法。
【請求項8】
前記ポリシリコンチャネルは、
厚さが２ｎｍ以下１ｎｍ以上であることを特徴とする、請求項７に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法。
厚さが２ｎｍ以下１ｎｍ以上であることを特徴とする、請求項７に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法。
【請求項9】
前記酸化物半導体チャネルは、
インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことを特徴とする、請求項６に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法。
インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことを特徴とする、請求項６に記載のデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デュアルチャネル構造を有する酸化物半導体メモリ素子およびその製造方法に関し、より詳細には、酸化物半導体チャネルとともにポリシリコンチャネルを含むデュアルチャネル構造を有する酸化物半導体メモリ素子およびその製造方法に関する。
【背景技術】
【0002】
現在、メモリ半導体は、第４次産業革命により爆発的に需要が増加している。ＩｏＴ（Internet－on－Things）機器の爆発的な増加に伴い、スマートフォンをはじめとするエッジデバイス（edge－device）におけるメモリ需要が増加しており、ディープラーニング（deep learning）が活用されるにつれ、扱わなければならないデータ量が爆発的に増加した。
【0003】
このような技術の流れに対応するために、不揮発性メモリ半導体は、高い集積度および優れたメモリ性能が求められており、３次元ＮＡＮＤフラッシュメモリは、素子の集積度の面で他の方式に比べて著しく優れるため、不揮発性メモリ市場の主流を占めている。
【0004】
３次元ＮＡＮＤフラッシュメモリは、単に不揮発性メモリの役割をするだけでなく、来るべきＡＩ時代のＣＩＭ（Computing－In－Memory）素子としても注目されている。ＣＩＭ素子は、ディープラーニングの核心演算であるＭＡＣ（Multiply And Accumulation）演算をメモリ段階で行う素子であり、ロジックとメモリとの間の頻繁なデータ転送が減るため、より効率的な動作を行うことができる。
【0005】
メモリが演算まで行う素子の最新トレンドでは、メモリの読み出し、書き込み、消去動作を可能な限り高速に行うことと、１つの素子に大量の情報（例えば、３bits／cell）を格納することがこれまで以上に必須である。
【0006】
一方、３次元ＮＡＮＤフラッシュメモリの性能改善のために、シリコンベースの半導体素子に代わる酸化物半導体に関する研究が広く行われている。材料の面では、インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、インジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）ベースの単一、二成分系、三成分系化合物に関する研究結果が報告されている。酸化物半導体は、水素化非晶質シリコンに比べて優れた移動度を示すという利点がある。
【0007】
ただし、酸化物半導体の場合、ポリシリコンチャネルよりも広いエネルギーバンドギャップ特性と特定の欠陥によるフェルミ準位固定現象が発生し、消去（erase）動作のためのホール電流生成を制約し得るという問題がある。すなわち、酸化物半導体の場合、優れたプログラム動作にもかかわらず、消去（erase）動作には制約があるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記のような問題を解決するためのものであり、本発明の目的は、酸化物半導体チャネルとポリシリコンチャネルをともに用いることで、酸化物半導体チャネルの高移動度特性を有するとともに消去（erase）動作を実現することにある。
【課題を解決するための手段】
【0009】
本発明の一態様によると、複数のチャネルを含むデュアルチャネルと、前記デュアルチャネル上に位置するトンネル層と、前記トンネル層上に位置し、注入される電荷を捕獲する電荷トラップ層と、前記電荷トラップ層上に位置する遮断層と、前記遮断層上に位置し、ゲートバイアス回路からオン電圧およびオフ電圧が印加されるゲート電極と、を含む、デュアルチャネル構造を有する酸化物半導体メモリ素子が開示される。
【0010】
実施形態によると、前記デュアルチャネルは、酸化物半導体チャネルおよびポリシリコンチャネルを含むことを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子が開示される。
【0011】
実施形態によると、前記デュアルチャネルの前記ポリシリコンチャネルは、前記酸化物半導体チャネルと前記トンネル層との間に形成されることを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子が開示される。
【0012】
実施形態によると、前記ポリシリコンチャネルは、厚さが２ｎｍ以下１ｎｍ以上であることを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子が開示される。
【0013】
実施形態によると、前記酸化物半導体チャネルは、インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子が開示される。
【0014】
本発明の他の態様によると、（ａ）ワードラインと絶縁膜を交互に積層するステップと、（ｂ）前記積層されたワードラインと絶縁膜の中心部に円筒形のホールを形成し、前記ホールの内周面に遮断層を形成するステップと、（ｃ）前記遮断層の内周面に電荷トラップ層を形成するステップと、（ｄ）前記電荷トラップ層の内周面にトンネル層を形成するステップと、（ｅ）前記トンネル層の内周面にポリシリコンチャネルを形成するステップと、（ｆ）前記ポリシリコンチャネルの内周面に酸化物半導体チャネルを形成するステップと、（ｇ）前記絶縁膜を除去し、前記ワードラインに沿って金属を蒸着してゲート電極を形成するステップと、を含むことを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法が開示される。
【0015】
実施形態によると、前記（ｅ）ステップは、酸化工程および選択的ウェットエッチング工程（selective wet etch）を用いて、前記ポリシリコンチャネルを蒸着することを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法が開示される。
【0016】
実施形態によると、前記ポリシリコンチャネルは、厚さが２ｎｍ以下１ｎｍ以上であることを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法が開示される。
【0017】
実施形態によると、前記酸化物半導体チャネルは、インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことを特徴とする、デュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法が開示される。
【発明の効果】
【0018】
本発明によると、酸化物半導体チャネルを用いて移動度特性を向上させることができる。
また、本発明によると、酸化物半導体チャネルとともにポリシリコンチャネルを含んで消去（erase）動作を実現することができる。
また、本発明によると、酸化物半導体チャネルとともにポリシリコンチャネルを含んで消去（erase）動作を実現することができる。
【0019】
また、本発明によると、２ｎｍ以下のポリシリコンチャネルを形成することで、メモリ素子が動作するオン状態で電子が酸化物半導体チャネルに分布することができる。
【0020】
また、本発明によると、酸化工程および選択的ウェットエッチング工程（selective wet etch）を用いてポリシリコンチャネルを蒸着することで、ポリシリコンチャネルの表面粗さが良好に蒸着されることができる。
【図面の簡単な説明】
【0021】
【図1】本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の構成を示す構成図である。
【図2】本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子のプログラム動作特性を示すグラフ図である。
【図3】本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の消去動作特性を示すグラフ図である。
【図4】本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子のプログラム動作および消去動作特性を示すグラフ図である。
【図5】本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の量子力学的効果を示すグラフ図である。
【図6】本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法を示すフローチャートである。
【発明を実施するための形態】
【0022】
前述した本発明の目的、特徴、および利点は、添付図面に関連する以下の実施形態を通じてより明確になる。以下の特定の構造的ないし機能的説明は、単に本発明の概念による実施形態を説明する目的で例示されたものであり、本発明の概念による実施形態は、様々な形態で実施されてもよく、本明細書または本出願に説明された実施形態に限定されるものと解釈されてはならない。本発明の概念による実施形態は、様々な変更を加えてもよく、様々な形態を有してもよいため、特定の実施形態を図面に例示し、本明細書または本出願に詳細に説明する。ただし、これは、本発明の概念による実施形態を特定の開示形態に限定しようとするものではなく、本発明の思想および技術範囲に含まれる全ての変更、等価物、または代替物を含むものと理解しなければならない。
第１および／または第２などの用語は、様々な構成要素を説明するために用いられてもよいが、前記構成要素は、前記用語に限定されない。前記用語は、1つの構成要素を他の構成要素と区別する目的でのみ、例えば、本発明の概念による権利範囲を逸脱することなく、第１構成要素を第２構成要素と命名してもよく、同様に、第２構成要素を第１構成要素と命名してもよい。ある構成要素が他の構成要素に連結または接続されていると言及された場合には、前記他の構成要素に直接連結または接続されていてもよいが、その間にまた他の構成要素が存在してもよいものと理解しなければならない。
一方、ある構成要素が他の構成要素に直接連結または直接接続されていると言及された場合には、その間にまた他の構成要素が存在しないものと理解しなければならない。構成要素間の関係を説明するための他の表現、すなわち、「～の間に」と「直接～の間に」、または「～に隣接する」と「～に直接隣接する」などの表現も同様に解釈されなければならない。本明細書で用いられる用語は、単に特定の実施形態を説明するために用いられるものであり、本発明を限定する意図はない。単数形の表現は、文脈上、明らかに他を意味しない限り、複数形の表現を含む。
本明細書において、「含む」または「有する」などの用語は、実施された特徴、数、ステップ、動作、構成要素、部分品、またはこれらの組み合わせが存在することを指定するものであり、1つまたは複数の他の特徴、数、ステップ、動作、構成要素、部分品、またはこれらの組み合わせの存在または付加の可能性を予め排除するものではないことを理解しなければならない。
特に定義しない限り、技術的または科学的な用語を含めてここで用いられる全ての用語は、本発明が属する技術分野における通常の知識を有する者により一般的に理解されるものと同一の意味を有する。一般的に用いられる辞書に定義されているような用語は、関連技術の文脈上の意味と一致する意味を有するものと解釈されなければならず、本明細書において明らかに定義しない限り、理想的または過度に形式的な意味に解釈されない。以下、添付図面を参照して、本発明の好ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同一の参照符号は、同一の部材を示す。
第１および／または第２などの用語は、様々な構成要素を説明するために用いられてもよいが、前記構成要素は、前記用語に限定されない。前記用語は、1つの構成要素を他の構成要素と区別する目的でのみ、例えば、本発明の概念による権利範囲を逸脱することなく、第１構成要素を第２構成要素と命名してもよく、同様に、第２構成要素を第１構成要素と命名してもよい。ある構成要素が他の構成要素に連結または接続されていると言及された場合には、前記他の構成要素に直接連結または接続されていてもよいが、その間にまた他の構成要素が存在してもよいものと理解しなければならない。
一方、ある構成要素が他の構成要素に直接連結または直接接続されていると言及された場合には、その間にまた他の構成要素が存在しないものと理解しなければならない。構成要素間の関係を説明するための他の表現、すなわち、「～の間に」と「直接～の間に」、または「～に隣接する」と「～に直接隣接する」などの表現も同様に解釈されなければならない。本明細書で用いられる用語は、単に特定の実施形態を説明するために用いられるものであり、本発明を限定する意図はない。単数形の表現は、文脈上、明らかに他を意味しない限り、複数形の表現を含む。
本明細書において、「含む」または「有する」などの用語は、実施された特徴、数、ステップ、動作、構成要素、部分品、またはこれらの組み合わせが存在することを指定するものであり、1つまたは複数の他の特徴、数、ステップ、動作、構成要素、部分品、またはこれらの組み合わせの存在または付加の可能性を予め排除するものではないことを理解しなければならない。
特に定義しない限り、技術的または科学的な用語を含めてここで用いられる全ての用語は、本発明が属する技術分野における通常の知識を有する者により一般的に理解されるものと同一の意味を有する。一般的に用いられる辞書に定義されているような用語は、関連技術の文脈上の意味と一致する意味を有するものと解釈されなければならず、本明細書において明らかに定義しない限り、理想的または過度に形式的な意味に解釈されない。以下、添付図面を参照して、本発明の好ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同一の参照符号は、同一の部材を示す。
【0023】
図１は、本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の構成を示す構成図である。
図１を参照すると、本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子は、ポリシリコンチャネル１２０および酸化物半導体チャネル１１０を含むデュアルチャネル１００と、デュアルチャネル１００上に位置するトンネル層２００と、トンネル層２００上に位置し、注入される電荷を捕獲する電荷トラップ層３００と、電荷トラップ層３００上に位置する遮断層４００と、遮断層４００上に位置し、ゲートバイアス回路からオン電圧およびオフ電圧が印加されるゲート電極５００と、を含むことができる。
図１を参照すると、本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子は、ポリシリコンチャネル１２０および酸化物半導体チャネル１１０を含むデュアルチャネル１００と、デュアルチャネル１００上に位置するトンネル層２００と、トンネル層２００上に位置し、注入される電荷を捕獲する電荷トラップ層３００と、電荷トラップ層３００上に位置する遮断層４００と、遮断層４００上に位置し、ゲートバイアス回路からオン電圧およびオフ電圧が印加されるゲート電極５００と、を含むことができる。
【0024】
デュアルチャネル１００は、ポリシリコンチャネル１２０および酸化物半導体チャネル１１０を含むことができる。酸化物半導体チャネル１１０は、インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことができる。
酸化物半導体チャネル１１０は、電子の移動度が高いという特性がある。デュアルチャネル１００は、酸化物半導体チャネル１１０とトンネル層２００との間にポリシリコンチャネル１２０を含むことができる。この際、ポリシリコンチャネル１２０の厚さ（Ｔ）は２ｎｍ以下１ｎｍ以上であってもよい。ポリシリコンチャネル１２０の厚さ（Ｔ）は、伝導経路、すなわち、電子が酸化物半導体チャネル１１０に形成されるためであり、ポリシリコンチャネル１２０の厚さ（Ｔ）を２ｎｍ以下に形成すると、量子力学的効果（Quantum mechanical effect）により伝導経路が酸化物半導体チャネル１１０に形成され、酸化物半導体チャネル１１０の電子移動度の改善効果をそのまま利用することができる。
酸化物半導体チャネル１１０は、電子の移動度が高いという特性がある。デュアルチャネル１００は、酸化物半導体チャネル１１０とトンネル層２００との間にポリシリコンチャネル１２０を含むことができる。この際、ポリシリコンチャネル１２０の厚さ（Ｔ）は２ｎｍ以下１ｎｍ以上であってもよい。ポリシリコンチャネル１２０の厚さ（Ｔ）は、伝導経路、すなわち、電子が酸化物半導体チャネル１１０に形成されるためであり、ポリシリコンチャネル１２０の厚さ（Ｔ）を２ｎｍ以下に形成すると、量子力学的効果（Quantum mechanical effect）により伝導経路が酸化物半導体チャネル１１０に形成され、酸化物半導体チャネル１１０の電子移動度の改善効果をそのまま利用することができる。
【0025】
【0026】
先ず、図２を参照すると、本発明に係るデュアルチャネル構造を有する酸化物半導体メモリ素子は、従来の酸化物半導体メモリ素子と同様に、正電圧（positive voltage）を印加するプログラム動作時に閾値電圧が正の値に改善されたことを確認することができる。
【0027】
一方、図３を参照すると、本発明に係るデュアルチャネル構造を有する酸化物半導体メモリ素子は、従来の酸化物半導体メモリ素子とは異なり、負電圧（negative voltage）を印加する消去動作時に閾値電圧が負（negative）の方向に移動することを確認することができる。従来の酸化物半導体メモリ素子の場合、ポリシリコンチャネルよりも広いエネルギーバンドギャップ特性と特定の欠陥によるフェルミ準位固定現象が発生し、消去（erase）動作のためのホール電流生成を制約し得るという問題がある。
本発明に係るデュアルチャネル構造を有する酸化物半導体メモリ素子は、酸化物半導体チャネル１１０にポリシリコンチャネル１２０を追加することで、従来の酸化物半導体メモリ素子の欠点を克服することができる。
本発明に係るデュアルチャネル構造を有する酸化物半導体メモリ素子は、酸化物半導体チャネル１１０にポリシリコンチャネル１２０を追加することで、従来の酸化物半導体メモリ素子の欠点を克服することができる。
【0028】
図４を参照すると、本発明に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の時間に応じたプログラムおよび消去動作の閾値電圧を示す。図４を参照すると、本発明に係るデュアルチャネル構造を有する酸化物半導体メモリ素子は、プログラム動作時に閾値電圧が正（positive）の方向に上昇し、消去動作時に閾値電圧が負（negative）の方向に下降する正常な動作を確認することができる。
【0029】
図５は、本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の量子力学的効果を示すグラフ図である。
図５を参照すると、電子数（＃ of electrons）が酸化物半導体チャネル１１０に最大に位置し、この際、ポリシリコンチャネル１２０の厚さ（Ｔ）は２ｎｍ以下であってもよい。すなわち、ポリシリコンチャネル１２０の厚さ（Ｔ）は、伝導経路が酸化物半導体チャネル１１０に形成されるためであり、ポリシリコンチャネル１２０の厚さ（Ｔ）を２ｎｍ以下に形成すると、量子力学的効果（Quantum mechanical effect）により伝導経路が酸化物半導体チャネル１１０に形成され、酸化物半導体チャネル１１０の電子移動度の改善効果をそのまま利用することができる。
図５を参照すると、電子数（＃ of electrons）が酸化物半導体チャネル１１０に最大に位置し、この際、ポリシリコンチャネル１２０の厚さ（Ｔ）は２ｎｍ以下であってもよい。すなわち、ポリシリコンチャネル１２０の厚さ（Ｔ）は、伝導経路が酸化物半導体チャネル１１０に形成されるためであり、ポリシリコンチャネル１２０の厚さ（Ｔ）を２ｎｍ以下に形成すると、量子力学的効果（Quantum mechanical effect）により伝導経路が酸化物半導体チャネル１１０に形成され、酸化物半導体チャネル１１０の電子移動度の改善効果をそのまま利用することができる。
【0030】
図６は、本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法を示すフローチャートである。
図６を参照すると、本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法は、ワードライン（Word Line、ＷＬ）と絶縁膜（Inter Layer Dielectric、ＩＬＤ）を交互に積層するステップ（Ｓ１００）と、積層されたワードライン（ＷＬ）と絶縁膜（ＩＬＤ）に円筒形のホールを形成し、ホールの内周面に遮断層４００を形成するステップ（Ｓ２００）と、遮断層４００の内周面に電荷トラップ層３００を形成するステップ（Ｓ３００）と、電荷トラップ層３００の内周面にトンネル層２００を形成するステップ（Ｓ４００）と、トンネル層２００の内周面にポリシリコンチャネル１２０を形成するステップ（Ｓ５００）と、ポリシリコンチャネル１２０の内周面に酸化物半導体チャネルを形成するステップ（Ｓ６００）と、絶縁膜（ＩＬＤ）を除去し、ワードライン（ＷＬ）に沿って金属を蒸着してゲート電極５００を形成するステップ（Ｓ７００）と、を含むことができる。
図６を参照すると、本発明の実施形態に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法は、ワードライン（Word Line、ＷＬ）と絶縁膜（Inter Layer Dielectric、ＩＬＤ）を交互に積層するステップ（Ｓ１００）と、積層されたワードライン（ＷＬ）と絶縁膜（ＩＬＤ）に円筒形のホールを形成し、ホールの内周面に遮断層４００を形成するステップ（Ｓ２００）と、遮断層４００の内周面に電荷トラップ層３００を形成するステップ（Ｓ３００）と、電荷トラップ層３００の内周面にトンネル層２００を形成するステップ（Ｓ４００）と、トンネル層２００の内周面にポリシリコンチャネル１２０を形成するステップ（Ｓ５００）と、ポリシリコンチャネル１２０の内周面に酸化物半導体チャネルを形成するステップ（Ｓ６００）と、絶縁膜（ＩＬＤ）を除去し、ワードライン（ＷＬ）に沿って金属を蒸着してゲート電極５００を形成するステップ（Ｓ７００）と、を含むことができる。
【0031】
ここで、ステップＳ１００～ステップＳ４００およびステップＳ７００は、一般的な３次元フラッシュメモリ素子工程に従うことができる。
ステップＳ５００において、本発明に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法は、酸化工程および選択的ウェットエッチング工程（selective wet etch）を用いて、ポリシリコンチャネル１２０を蒸着することができる。一般的なポリシリコンチャネルの蒸着方法である低圧化学気相蒸着（Low－Pressure Chemical Vapor Deposition、ＬＰＣＶＤ）方法は、２ｎｍ以下レベルのポリシリコンチャネル１２０を蒸着することが不可能であり、厚いポリシリコンチャネルを蒸着した後にドライエッチング工程により厚さを減らすことは、ポリシリコンチャネル１２０と酸化物半導体チャネル１１０の表面粗さ（roughness）を劣化させ、ストリング電流を改善することができない。そこで、本発明は、酸化工程および選択的ウェットエッチング工程により２ｎｍ以下の薄いポリシリコンチャネル１２０を蒸着し、ポリシリコンチャネル１２０と酸化物半導体チャネル１１０の表面粗さを所定のレベルに維持することができる。
ステップＳ５００において、本発明に係るデュアルチャネル構造を有する酸化物半導体メモリ素子の製造方法は、酸化工程および選択的ウェットエッチング工程（selective wet etch）を用いて、ポリシリコンチャネル１２０を蒸着することができる。一般的なポリシリコンチャネルの蒸着方法である低圧化学気相蒸着（Low－Pressure Chemical Vapor Deposition、ＬＰＣＶＤ）方法は、２ｎｍ以下レベルのポリシリコンチャネル１２０を蒸着することが不可能であり、厚いポリシリコンチャネルを蒸着した後にドライエッチング工程により厚さを減らすことは、ポリシリコンチャネル１２０と酸化物半導体チャネル１１０の表面粗さ（roughness）を劣化させ、ストリング電流を改善することができない。そこで、本発明は、酸化工程および選択的ウェットエッチング工程により２ｎｍ以下の薄いポリシリコンチャネル１２０を蒸着し、ポリシリコンチャネル１２０と酸化物半導体チャネル１１０の表面粗さを所定のレベルに維持することができる。
【0032】
ステップＳ６００において、酸化物半導体チャネル１１０は、インジウム酸化物（Ｉｎ２Ｏ３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ２Ｏ３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含んで蒸着されることができる。
【0033】
以上、本発明の好ましい実施形態について説明したが、本発明に開示された実施形態は、本発明の技術思想を限定するためのものではなく説明するためのものである。したがって、本発明の技術思想は、開示されたそれぞれの実施形態だけでなく、開示された実施形態の組み合わせを含み、さらに、このような実施形態により本発明の技術思想の範囲が限定されるものではない。
また、本発明が属する技術分野における通常の知識を有する者であれば、添付の特許請求の範囲の思想および範囲を逸脱することなく、本発明に対する様々な変更および修正が可能であり、このような全ての適切な変更および修正は、等価物として本発明の範囲に属するとみなされるべきである。
また、本発明が属する技術分野における通常の知識を有する者であれば、添付の特許請求の範囲の思想および範囲を逸脱することなく、本発明に対する様々な変更および修正が可能であり、このような全ての適切な変更および修正は、等価物として本発明の範囲に属するとみなされるべきである。
【符号の説明】
【0034】
１００：デュアルチャネル
１１０：酸化物半導体チャネル
１２０：ポリシリコンチャネル
２００：トンネル層
３００：電荷トラップ層
４００：遮断層
５００：ゲート電極
１１０：酸化物半導体チャネル
１２０：ポリシリコンチャネル
２００：トンネル層
３００：電荷トラップ層
４００：遮断層
５００：ゲート電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
