特開 2025-141858 強誘電体キャパシタを含む半導体メモリ素子およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025141858

(43)【公開日】2025-09-29

(54)【発明の名称】強誘電体キャパシタを含む半導体メモリ素子およびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20250919BHJP

   H10B 53/20 20230101ALI20250919BHJP

   H10D 30/69 20250101ALI20250919BHJP

【ＦＩ】

H10B43/27

H10B53/20

H10D30/69

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2025036037

(22)【出願日】2025-03-07

(31)【優先権主張番号】10-2024-0036386

(32)【優先日】2024-03-15

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2024-0122501

(32)【優先日】2024-09-09

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2024-0084144

(32)【優先日】2024-06-27

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2024-0162679

(32)【優先日】2024-11-15

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】514260642

【氏名又は名称】コリア アドバンスド インスティチュート オブ サイエンス アンド テクノロジィ

(74)【代理人】

【識別番号】110002664

【氏名又は名称】弁理士法人相原国際知財事務所

(72)【発明者】

【氏名】チョ， ビョン ジン

(72)【発明者】

【氏名】パク， ヨンクン

(72)【発明者】

【氏名】チョン， ジェジュン

(72)【発明者】

【氏名】チュ， ジュン ホン

(72)【発明者】

【氏名】キム， スンフン

(72)【発明者】

【氏名】カン， デヒョン

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP17

5F083EP22

5F083EP76

5F083ER21

5F083FR01

5F083GA06

5F083GA10

5F083GA30

5F083JA01

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA60

5F101BA46

5F101BA62

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

(57)【要約】      （修正有）

【課題】メモリウィンドウを確保することができ、チャネル構造体の裏面に強誘電体キャパシタを形成して閾値電圧を変化させることができる半導体メモリ素子およびその製造方法を提供する。
【解決手段】チャネル構造体３００内部の酸化物フィラーが形成される位置に強誘電体キャパシタ４００を追加し、強誘電体キャパシタをチャネル構造体と下部電極５００との間に形成してＩＬ（Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）に電子が捕獲されるのを防止することができる半導体メモリ素子であって、半導体メモリ素子のＩＬに電子が捕獲されないため、半導体メモリ素子の寿命を延ばすことができ、また、高いメモリウィンドウを確保することができ、データ保存特性を改善させることができる。
【選択図】図４

【特許請求の範囲】

【請求項1】

基板上に交互に繰り返し積層されたワードラインおよび絶縁体を含む積層構造体と、
前記積層構造体を貫通して前記基板に接続されるチャネル構造体と、
前記積層構造体と前記チャネル構造体との間に介在され、前記チャネル構造体と接触するトンネル層、前記積層構造体と接触する遮断層、および前記トンネル層と前記遮断層との間に介在された電荷トラップ層を含む垂直絶縁体と、
前記チャネル構造体の内側面に接続され、電極を形成する強誘電体キャパシタと、
を含み、
前記強誘電体キャパシタは、
強誘電体薄膜および金属コーティングを含むことを特徴とする、半導体メモリ素子。

【請求項2】

前記強誘電体キャパシタは、
前記強誘電体薄膜の一側が前記チャネル構造体と接続され、前記金属コーティングが前記強誘電体薄膜の他側と接続されてなることを特徴とする、請求項１に記載の半導体メモリ素子。

【請求項3】

前記強誘電体薄膜は、
ＨｆＯ_２（Hafnium Oxide）、ＨｆＯ_２にＡｌ、Ｚｒ、Ｌａ、Ｓｉ、Ｇｄ、Ｓｃ、Ｙ、Ｇｅ、Ｎのうち少なくとも１つ以上の元素を含む絶縁体薄膜、ＺｒＯ_２（Zirconium Oxide）、Ａｌ_２Ｏ_３（Aluminium Oxide）、ＢＳＴ（Barium Strontium Titanate）のうち少なくとも１つを含むことを特徴とする、請求項２に記載の半導体メモリ素子。

【請求項4】

前記金属コーティングは、
ＴｉＮ（Titanium Nitride）、ＴａＮ（Tantalum Nitride）、ＣｒＮ（Chromium Nitride）、ＺｒＮ（Zirconium Nitride）、ＡｌＮ（Aluminum Nitride）、Ｗ（Tungsten）、ＷＮ（Tungsten Nitride）、Ｍｏ（Molybdenum）、Ｍｏ_２Ｎ（Molybdenum Nitride）のうち少なくとも１つを含むことを特徴とする、請求項２に記載の半導体メモリ素子。

【請求項5】

前記強誘電体キャパシタは、
－５Ｖ以上、＋５Ｖ以下のバイアス電圧が印加されることを特徴とする、請求項１に記載の半導体メモリ素子。

【請求項6】

前記強誘電体薄膜は、
厚さが１０ｎｍ以下であることを特徴とする、請求項１に記載の半導体メモリ素子。

【請求項7】

電源の正極端および負極端と連結される半導体メモリ素子であって、
前記電源の正極端と連結され、電圧が印加される積層構造体と、
前記積層構造体の下面部に形成される垂直絶縁体と、
前記垂直絶縁体の下面部に形成され、基板に接続されるチャネル構造体と、
前記チャネル構造体の下面部に形成される強誘電体キャパシタと、
前記強誘電体キャパシタの下面部に形成され、前記電源の負極端と連結される下部電極と、
を含むことを特徴とする、半導体メモリ素子。

【請求項8】

前記強誘電体キャパシタは、
ＨｆＯ_２（Hafnium Oxide）ベースの強誘電体物質を含むことを特徴とする、請求項７に記載の半導体メモリ素子。

【請求項9】

前記ＨｆＯ_２（Hafnium Oxide）ベースの強誘電体物質は、
厚さが０ｎｍより大きく、３０ｎｍ以下であることを特徴とする、請求項８に記載の半導体メモリ素子。

【請求項10】

前記強誘電体キャパシタは、
ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＴｉＯ_３のうち少なくとも１つを含むペロブスカイト（Perovskite）ベースの強誘電体物質を含むことを特徴とする、請求項７に記載の半導体メモリ素子。

【請求項11】

前記ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＴｉＯ_３のうち少なくとも１つを含むペロブスカイト（Perovskite）ベースの強誘電体物質は、
厚さが０ｎｍより大きく、１００ｎｍ以下であることを特徴とする、請求項１０に記載の半導体メモリ素子。

【請求項12】

前記強誘電体キャパシタは、
α－Ｉｎ_２Ｓｅ_３、ＳｎＳのうち少なくとも１つを含む２次元物質を含むことを特徴とする、請求項７に記載の半導体メモリ素子。

【請求項13】

前記チャネル構造体は、
厚さが０ｎｍより大きく、１００ｎｍ以下であることを特徴とする、請求項７に記載の半導体メモリ素子。

【請求項14】

前記チャネル構造体と前記強誘電体キャパシタとの間に形成される第１薄膜と、
前記強誘電体キャパシタと前記下部電極との間に形成される第２薄膜と、をさらに含むことを特徴とする、請求項７に記載の半導体メモリ素子。

【請求項15】

（ａ）ワードラインと絶縁体を交互に積層して積層構造体を形成するステップと、
（ｂ）前記積層構造体に円筒形のホールを形成し、前記ホールの内周面に遮断層を形成するステップと、
（ｃ）前記遮断層の内周面に電荷トラップ層を形成するステップと、
（ｄ）前記電荷トラップ層の内周面にトンネル層を形成するステップと、
（ｅ）前記トンネル層の内周面にチャネル構造体を形成するステップと、
（ｆ）前記チャネル構造体の内周面に強誘電体キャパシタを形成するステップと、
（ｇ）前記絶縁体に含まれた薄膜層を除去し、前記ワードラインに沿って金属を蒸着してゲート電極を形成するステップと、
を含むことを特徴とする、半導体メモリ素子の製造方法。

【請求項16】

前記（ｆ）ステップは、
（ｆ－１）前記チャネル構造体の内周面に強誘電体薄膜を形成するステップと、
（ｆ－２）前記強誘電体薄膜の内周面に金属コーティングを形成するステップと、をさらに含むことを特徴とする、請求項１５に記載の半導体メモリ素子の製造方法。

【請求項17】

前記（ｆ－１）ステップにおいて、前記強誘電体薄膜は、
ＨｆＯ_２（Hafnium Oxide）、ＨｆＯ_２にＡｌ、Ｚｒ、Ｌａ、Ｓｉ、Ｇｄ、Ｓｃ、Ｙ、Ｇｅ、Ｎのうち少なくとも１つ以上の元素を含む絶縁体薄膜、ＺｒＯ_２（Zirconium Oxide）、Ａｌ_２Ｏ_３（Aluminium Oxide）、ＢＳＴ（Barium Strontium Titanate）のうち少なくとも１つを含むことを特徴とする、請求項１６に記載の半導体メモリ素子の製造方法。

【請求項18】

前記（ｆ－２）ステップにおいて、前記金属コーティングは、
ＴｉＮ（Titanium Nitride）、ＴａＮ（Tantalum Nitride）、ＣｒＮ（Chromium Nitride）、ＺｒＮ（Zirconium Nitride）、ＡｌＮ（Aluminum Nitride）、Ｗ（Tungsten）、ＷＮ（Tungsten Nitride）、Ｍｏ（Molybdenum）、Ｍｏ_２Ｎ（Molybdenum Nitride）のうち少なくとも１つを含むことを特徴とする、請求項１６に記載の半導体メモリ素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、強誘電体キャパシタを含む半導体メモリ素子およびその製造方法に関し、より詳細には、チャネル構造体内部の酸化物フィラーが形成される位置に強誘電体キャパシタを追加し、強誘電体キャパシタをチャネル構造体と下部電極との間に形成してＩＬ（Interface Layer）に電子が捕獲されるのを防止することができる半導体メモリ素子およびその製造方法に関する。

【背景技術】

【0002】

現在、メモリ半導体は、第４次産業革命により爆発的に需要が増加している。ＩｏＴ（Internet－on－Things）機器の爆発的な増加に伴い、スマートフォンをはじめとするエッジデバイス（edge－device）におけるメモリ需要が増加しており、ディープラーニング（deep learning）が活用されるにつれ、扱わなければならないデータ量が爆発的に増加した。

【0003】

このような技術の流れに対応するために、不揮発性メモリ半導体は、高い集積度および優れたメモリ性能が求められており、３次元ＮＡＮＤフラッシュメモリは、素子の集積度の面で他の方式に比べて著しく優れるため、不揮発性メモリ市場の主流を占めている。

【0004】

３次元ＮＡＮＤフラッシュメモリは、単に不揮発性メモリの役割をするだけでなく、来るべきＡＩ時代のＣＩＭ（Computing－In－Memory）素子としても注目されている。ＣＩＭ素子は、ディープラーニングの核心演算であるＭＡＣ（Multiply And Accumulation）演算をメモリ段階で行う素子であり、ロジックとメモリとの間の頻繁なデータ転送が減るため、より効率的な動作を行うことができる。

【0005】

メモリが演算まで行う素子の最新トレンドでは、メモリの読み出し、書き込み、消去動作を可能な限り高速に行うことと、１つの素子に大量の情報（例えば、３bits／cell）を格納することがこれまで以上に必須である。

【0006】

このような３次元ＮＡＮＤフラッシュメモリは、ｚ軸にセルを積層するとともに、ワードライン間の間隔を減らし、与えられた高さを減らすＺ－スケーリング方向に工程技術が発展してきた。Ｚ－スケーリングによる集積化は、セル間の間隔を減らすことでより多くの層数を確保するのに役立つが、短チャネル効果（short channel effect）を抑制するためにゲート制御力を増加させるには、セルの直径を減らすＸＹ－スケーリングが伴わなければならない。

【0007】

しかし、セルの直径を減らすには限界があり、セルの直径を減らす場合、メモリウィンドウおよびデータ保存性能などの劣化をもたらすという問題がある。

【0008】

一方、デュアルメカニズムメモリ素子は、強誘電体の残留分極と電荷捕獲層に捕獲された電荷が同一方向に閾値電圧の変化を起こし、従来の電荷捕獲型フラッシュメモリ素子に比べて２倍以上のメモリウィンドウを有する。これにより、ＱＬＣ（Quad Level Cell）の適用時に発生する信頼性劣化の問題を解決することができる。

【0009】

しかし、このような強誘電体を含む従来のＦｅＦＥＴメモリ素子は、積層構造体とチャネルとの間に強誘電体が形成されるが、強誘電体とチャネルとの間に形成されるＩＬ（Interface Layer）に電子が次第に捕獲され、寿命が短いという欠点がある。また、メモリウィンドウが３Ｖ未満と低いという欠点がある。

【発明の概要】

【発明が解決しようとする課題】

【0010】

本発明は、上記のような問題を解決するためのものであり、本発明の目的は、メモリセルに強誘電体キャパシタを追加し、ＸＹＺ－スケーリングに関係なく閾値電圧を下げて広いメモリウィンドウを確保し、半導体メモリに下部電極を構成し、強誘電体をチャネル構造体と下部電極との間に形成してＩＬ（Interface Layer）に電子が捕獲されるのを防止することにある。

【課題を解決するための手段】

【0011】

本発明の一態様によると、基板上に交互に繰り返し積層されたワードラインおよび絶縁体を含む積層構造体と、前記積層構造体を貫通して前記基板に接続されるチャネル構造体と、前記積層構造体と前記チャネル構造体との間に介在され、前記チャネル構造体と接触するトンネル層、前記積層構造体と接触する遮断層、および前記トンネル層と前記遮断層との間に介在された電荷トラップ層を含む垂直絶縁体と、前記チャネル構造体の内側面に接続され、電極を形成する強誘電体キャパシタと、を含み、前記強誘電体キャパシタは、強誘電体薄膜および金属コーティングを含むことを特徴とする、半導体メモリ素子が開示される。

【0012】

実施形態によると、前記強誘電体キャパシタは、前記強誘電体薄膜の一側が前記チャネル構造体と接続され、前記金属コーティングが前記強誘電体薄膜の他側と接続されてなることを特徴とする、半導体メモリ素子が開示される。

【0013】

実施形態によると、前記強誘電体薄膜は、ＨｆＯ_２（Hafnium Oxide）、ＨｆＯ_２にＡｌ、Ｚｒ、Ｌａ、Ｓｉ、Ｇｄ、Ｓｃ、Ｙ、Ｇｅ、Ｎのうち少なくとも１つ以上の元素を含む絶縁体薄膜、ＺｒＯ_２（Zirconium Oxide）、Ａｌ_２Ｏ_３（Aluminium Oxide）、ＢＳＴ（Barium Strontium Titanate）のうち少なくとも１つを含むことを特徴とする、半導体メモリ素子が開示される。

【0014】

実施形態によると、前記金属コーティングは、ＴｉＮ（Titanium Nitride）、ＴａＮ（Tantalum Nitride）、ＣｒＮ（Chromium Nitride）、ＺｒＮ（Zirconium Nitride）、ＡｌＮ（Aluminum Nitride）、Ｗ（Tungsten）、ＷＮ（Tungsten Nitride）、Ｍｏ（Molybdenum）、Ｍｏ_２Ｎ（Molybdenum Nitride）のうち少なくとも１つを含むことを特徴とする、半導体メモリ素子が開示される。

【0015】

実施形態によると、前記強誘電体キャパシタは、－５Ｖ以上、＋５Ｖ以下のバイアス電圧が印加されることを特徴とする、半導体メモリ素子が開示される。
実施形態によると、前記強誘電体薄膜は、厚さが１０ｎｍ以下であることを特徴とする、半導体メモリ素子が開示される。

【0016】

本発明の他の態様によると、電源の正極端および負極端と連結される半導体メモリ素子であって、前記電源の正極端と連結され、電圧が印加される積層構造体と、前記積層構造体の下面部に形成される垂直絶縁体と、前記垂直絶縁体の下面部に形成され、基板に接続されるチャネル構造体と、前記チャネル構造体の下面部に形成される強誘電体キャパシタと、前記強誘電体キャパシタの下面部に形成され、前記電源の負極端と連結される下部電極と、を含むことを特徴とする、半導体メモリ素子が開示される。

【0017】

実施形態によると、前記強誘電体キャパシタは、ＨｆＯ_２（Hafnium Oxide）ベースの強誘電体物質を含むことを特徴とする、半導体メモリ素子が開示される。

【0018】

実施形態によると、前記ＨｆＯ_２（Hafnium Oxide）ベースの強誘電体物質は、厚さが０ｎｍより大きく、３０ｎｍ以下であることを特徴とする、半導体メモリ素子が開示される。

【0019】

実施形態によると、前記強誘電体キャパシタは、ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＴｉＯ_３のうち少なくとも１つを含むペロブスカイト（Perovskite）ベースの強誘電体物質を含むことを特徴とする、半導体メモリ素子が開示される。

【0020】

実施形態によると、前記ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＴｉＯ_３のうち少なくとも１つを含むペロブスカイト（Perovskite）ベースの強誘電体物質は、厚さが０ｎｍより大きく、１００ｎｍ以下であることを特徴とする、半導体メモリ素子が開示される。

【0021】

実施形態によると、前記強誘電体キャパシタは、α－Ｉｎ_２Ｓｅ_３、ＳｎＳのうち少なくとも１つを含む２次元物質を含むことを特徴とする、半導体メモリ素子が開示される。
実施形態によると、前記チャネル構造体は、厚さが０ｎｍより大きく、１００ｎｍ以下であることを特徴とする、半導体メモリ素子が開示される。

【0022】

実施形態によると、前記チャネル構造体と前記強誘電体キャパシタとの間に形成される第１薄膜と、前記強誘電体キャパシタと前記下部電極との間に形成される第２薄膜と、をさらに含むことを特徴とする、半導体メモリ素子が開示される。

【0023】

本発明のまた他の態様によると、（ａ）ワードラインと絶縁体を交互に積層して積層構造体を形成するステップと、（ｂ）前記積層構造体に円筒形のホールを形成し、前記ホールの内周面に遮断層を形成するステップと、（ｃ）前記遮断層の内周面に電荷トラップ層を形成するステップと、（ｄ）前記電荷トラップ層の内周面にトンネル層を形成するステップと、（ｅ）前記トンネル層の内周面にチャネル構造体を形成するステップと、（ｆ）前記チャネル構造体の内周面に強誘電体キャパシタを形成するステップと、（ｇ）前記絶縁体に含まれた薄膜層を除去し、前記ワードラインに沿って金属を蒸着してゲート電極を形成するステップと、を含むことを特徴とする、半導体メモリ素子の製造方法が開示される。

【0024】

実施形態によると、前記（ｆ）ステップは、（ｆ－１）前記チャネル構造体の内周面に強誘電体薄膜を形成するステップと、（ｆ－２）前記強誘電体薄膜の内周面に金属コーティングを形成するステップと、をさらに含むことを特徴とする、半導体メモリ素子の製造方法が開示される。

【0025】

実施形態によると、前記（ｆ－１）ステップにおいて、前記強誘電体薄膜は、ＨｆＯ_２（Hafnium Oxide）、ＨｆＯ_２にＡｌ、Ｚｒ、Ｌａ、Ｓｉ、Ｇｄ、Ｓｃ、Ｙ、Ｇｅ、Ｎのうち少なくとも１つ以上の元素を含む絶縁体薄膜、ＺｒＯ_２（Zirconium Oxide）、Ａｌ_２Ｏ_３（Aluminium Oxide）、ＢＳＴ（Barium Strontium Titanate）のうち少なくとも１つを含むことを特徴とする、半導体メモリ素子の製造方法が開示される。

【0026】

実施形態によると、前記（ｆ－２）ステップにおいて、前記金属コーティングは、ＴｉＮ（Titanium Nitride）、ＴａＮ（Tantalum Nitride）、ＣｒＮ（Chromium Nitride）、ＺｒＮ（Zirconium Nitride）、ＡｌＮ（Aluminum Nitride）、Ｗ（Tungsten）、ＷＮ（Tungsten Nitride）、Ｍｏ（Molybdenum）、Ｍｏ_２Ｎ（Molybdenum Nitride）のうち少なくとも１つを含むことを特徴とする、半導体メモリ素子の製造方法が開示される。

【発明の効果】

【0027】

本発明によると、半導体メモリ素子のメモリウィンドウを確保することができる。
また、本発明によると、チャネル構造体の裏面に強誘電体キャパシタを形成して閾値電圧を変化させることができる。

【0028】

また、本発明によると、半導体メモリ素子のＩＬ（Interface Layer）に電子が捕獲されないため、半導体メモリ素子の寿命を延ばすことができる。
また、本発明によると、より高いメモリウィンドウを確保することができる。
また、本発明によると、データ保存特性を改善させることができる。

【図面の簡単な説明】

【0029】

【図1】本発明の実施形態に係る半導体メモリ素子の構成を示す斜視断面図である。

【図2】本発明の実施形態に係る半導体メモリ素子の構成を示す平面図である。

【図3】本発明の実施形態に係る半導体メモリ素子の製造順序を示すフローチャートである。

【図4】本発明の実施形態に係る半導体メモリ素子の構成を示す平面図である。

【図5】本発明の他の実施形態に係る半導体メモリ素子の構成を示す平面図である。

【図6】本発明の実施形態に係る半導体メモリ素子のチャネル構造体の厚さに応じた閾値電圧を示すグラフである。

【発明を実施するための形態】

【0030】

前述した本発明の目的、特徴、および利点は、添付図面に関連する以下の実施形態を通じてより明確になる。以下の特定の構造的ないし機能的説明は、単に本発明の概念による実施形態を説明する目的で例示されたものであり、本発明の概念による実施形態は、様々な形態で実施されてもよく、本明細書または本出願に説明された実施形態に限定されるものと解釈されてはならない。本発明の概念による実施形態は、様々な変更を加えてもよく、様々な形態を有してもよいため、特定の実施形態を図面に例示し、本明細書または本出願に詳細に説明する。ただし、これは、本発明の概念による実施形態を特定の開示形態に限定しようとするものではなく、本発明の思想および技術範囲に含まれる全ての変更、等価物、または代替物を含むものと理解しなければならない。
第１および／または第２などの用語は、様々な構成要素を説明するために用いられてもよいが、前記構成要素は、前記用語に限定されない。前記用語は、1つの構成要素を他の構成要素と区別する目的でのみ、例えば、本発明の概念による権利範囲を逸脱することなく、第１構成要素を第２構成要素と命名してもよく、同様に、第２構成要素を第１構成要素と命名してもよい。ある構成要素が他の構成要素に連結または接続されていると言及された場合には、前記他の構成要素に直接連結または接続されていてもよいが、その間にまた他の構成要素が存在してもよいものと理解しなければならない。
一方、ある構成要素が他の構成要素に直接連結または直接接続されていると言及された場合には、その間にまた他の構成要素が存在しないものと理解しなければならない。構成要素間の関係を説明するための他の表現、すなわち、「～の間に」と「直接～の間に」、または「～に隣接する」と「～に直接隣接する」などの表現も同様に解釈されなければならない。
本明細書で用いられる用語は、単に特定の実施形態を説明するために用いられるものであり、本発明を限定する意図はない。単数形の表現は、文脈上、明らかに他を意味しない限り、複数形の表現を含む。本明細書において、「含む」または「有する」などの用語は、実施された特徴、数、ステップ、動作、構成要素、部分品、またはこれらの組み合わせが存在することを指定するものであり、1つまたは複数の他の特徴、数、ステップ、動作、構成要素、部分品、またはこれらの組み合わせの存在または付加の可能性を予め排除するものではないことを理解しなければならない。
特に定義しない限り、技術的または科学的な用語を含めてここで用いられる全ての用語は、本発明が属する技術分野における通常の知識を有する者により一般的に理解されるものと同一の意味を有する。一般的に用いられる辞書に定義されているような用語は、関連技術の文脈上の意味と一致する意味を有するものと解釈されなければならず、本明細書において明らかに定義しない限り、理想的または過度に形式的な意味に解釈されない。以下、添付図面を参照して、本発明の好ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同一の参照符号は、同一の部材を示す。

【0031】

図１は、本発明の実施形態に係る半導体メモリ素子の構成を示す斜視断面図であり、図２は、本発明の実施形態に係る半導体メモリ素子の構成を示す平面図である。

【0032】

図１および図２を参照すると、本発明の実施形態に係る半導体メモリ素子は、ワードライン１１０および絶縁体１２０を含む積層構造体１００と、積層構造体１００を貫通して基板に接続されるチャネル構造体３００と、積層構造体１００とチャネル構造体３００との間に介在され、チャネル構造体３００と接触するトンネル層２１０、積層構造体１００と接触する遮断層２３０、およびトンネル層２１０と遮断層２３０との間に介在された電荷トラップ層２２０を含む垂直絶縁体２００と、チャネル構造体３００の内側面に接続され、電極を形成する強誘電体キャパシタ４００と、を含むことができる。

【0033】

積層構造体１００は、基板上にワードライン１１０と絶縁体１２０が交互に繰り返し積層されることができる。３次元半導体メモリのワードライン１１０は、積層構造体１００に複数の層にわたって繰り返し配置され、各層のメモリセルに個別にアクセスできるようにする。すなわち、ワードライン１１０は、垂直方向に積層構造体１００内の特定のセルへのアクセスを可能にすることができる。絶縁体１２０は、ワードライン１１０間に位置し、金属配線間の電気的干渉を防止することができる。絶縁体１２０は、ＳｉＯ_２、ＳｉＣＯＨなどの物質で構成されることができる。

【0034】

チャネル構造体３００は、ポリシリコンチャネルまたは酸化物半導体チャネルを含むことができる。酸化物半導体チャネルは、インジウム酸化物（Ｉｎ_２Ｏ_３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ_２Ｏ_３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことができる。酸化物半導体チャネルは、電子の移動度が高いという特性がある。

【0035】

垂直絶縁体２００は、遮断層２３０、電荷トラップ層２２０、およびトンネル層２１０を含むことができる。遮断層２３０は、電荷トラップメモリ素子の遮断層（Blocking Layer）部分に該当する。

【0036】

電荷トラップ層２２０は、前記遮断層２３０上に位置し、積層構造体１００から注入される電荷を捕獲するように設けられ、これは、積層構造体１００に負のゲート電圧が形成されるとき、トンネル層２１０を通過した電荷が前記遮断層２３０によりチャネル構造体３００に移動することができず、電荷トラップ層２２０上で捕獲されることになる。

【0037】

このような電荷トラップ層２２０は、代表的にシリコンナイトライド（silicon nitride：Ｓｉ_３Ｎ_４）であることが好ましく、この他にも、アルミニウムオキサイド（aluminium oxide）、ジルコニウムオキサイド（zirconium oxide）、ハフニウムオキサイド（hafnium oxide）、ランタンオキサイド（lanthanum oxide）、およびニオブオキサイド（niobium oxide）のいずれか１つまたはこれらの組み合わせからなることができる。

【0038】

トンネル層２１０は、前述したように、積層構造体１００に負のゲート電圧が印加されると、積層構造体１００の電荷がトンネル層２１０を経由して電荷トラップ層２２０に移動するように設けられる。

【0039】

このようなトンネル層２１０は、電荷のトンネリングによるエネルギー障壁層として提供され、シリコンオキサイド（ＳｉＯ_２）のような酸化膜からなることが好ましい。

【0040】

また、トンネル層２１０の形成工程は、熱酸化工程またはラジカル酸化工程により行われることが好ましく、トンネル層２１０の厚さは、前述したように、遮断層の厚さより小さく、電荷トラップ層２２０の厚さと等しいまたは小さく形成されることが好ましく、トンネル層２１０の厚さは、一例として５ｎｍ～１０ｎｍであることが好ましい。

【0041】

一方、積層構造体１００は、前記遮断層２３０の上部に位置し、ゲートバイアス回路からのオン電圧およびオフ電圧が印加されるが、本発明は、前述したように、負のゲート電圧がオン電圧に該当し、負のゲート電圧が印加されるとき、積層構造体１００の電荷が前記遮断層２３０を経由して電荷トラップ層２２０に移動することになる。

【0042】

このような積層構造体１００としてＴｉＮ、ＴａＮ、およびＷＮのような導電性ナイトライド（Nitride）を含むことが好ましい。
この他にも、導電性オキシナイトライド（一例として、ＴｉＯＮなど）またはこれらの組み合わせ（例えば、ＴｉＳｉＮ、ＴｉＡｌＯＮなど）を含んでもよく、不純物が高濃度にドープされたポリシリコンを含んでもよい。

【0043】

もちろん、上記のような窒化物の形態ではなく、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、銀（Ａｇ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、シリコン（Ｓｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、またはこれらの合金のような導電性を有する金属を含むことができ、これらの材料は例示的なものであり、本発明はこれに限定されない。

【0044】

一方、チャネル構造体３００の中心部には、一般的に酸化物フィラーが形成され、本発明に係る半導体メモリ素子は、この酸化物フィラーが位置するところに強誘電体キャパシタ４００を含むことができる。強誘電体キャパシタ４００は、チャネル構造体３００の内側面に接続され、電極を形成することができる。強誘電体キャパシタ４００は、強誘電体薄膜４１０および金属コーティング４２０を含むことができる。強誘電体薄膜４１０は、強誘電体であるＨｆＯ_２（Hafnium Oxide）、ＨｆＯ_２にＡｌ、Ｚｒ、Ｌａ、Ｓｉ、Ｇｄ、Ｓｃ、Ｙ、Ｇｅ、Ｎのうち少なくとも１つ以上の元素を含む絶縁体薄膜、ＺｒＯ_２（Zirconium Oxide）、Ａｌ_２Ｏ_３（Aluminium Oxide）、ＢＳＴ（Barium Strontium Titanate）のうち少なくとも１つを含むことができる。

【0045】

金属コーティング４２０は、ＴｉＮ（Titanium Nitride）、ＴａＮ（Tantalum Nitride）、ＣｒＮ（Chromium Nitride）、ＺｒＮ（Zirconium Nitride）、ＡｌＮ（Aluminum Nitride）、Ｗ（Tungsten）、ＷＮ（Tungsten Nitride）、Ｍｏ（Molybdenum）、Ｍｏ_２Ｎ（Molybdenum Nitride）のうち少なくとも１つを含むことができる。強誘電体薄膜４１０は、電場が加えられると内部に電気的分極が発生し、電場がなくなっても分極が残るという特徴がある。

【0046】

この際、強誘電体キャパシタ４００には、－５Ｖ以上、＋５Ｖ以下のバイアス電圧が印加されることができる。強誘電体キャパシタ４００がチャネル構造体３００の裏面に形成され、ボディ効果（body effect）により閾値電圧を変化させることができる。すなわち、強誘電体キャパシタ４００により閾値電圧を変化させ、半導体メモリ素子のメモリウィンドウを確保することができる。この際、ボディ効果により閾値電圧が変化する程度を示すボディ効果係数（body effect coefficient）は、ゲート誘電膜の厚さに比例することができる。

【0047】

また、強誘電体キャパシタ４００は、電極が接地状態（＝０Ｖ）を維持した状態である場合、一般的なフラッシュメモリ動作を取ることができる。この場合、チャネル構造体２００に反転層（Inversion Layer）が形成されていない間には、チャネル構造体２００側のポテンシャル上昇により、強誘電体キャパシタ４００側に電界が瞬間的に形成されることができる。すなわち、強誘電体内の分極スイッチングおよび通常のフラッシュメモリで用いられる電荷捕獲メカニズムの両方を用いることができる。

【0048】

図３は、本発明の実施形態に係る半導体メモリ素子の製造順序を示すフローチャートである。
図３を参照すると、本発明の実施形態に係る半導体メモリ素子の製造方法は、ワードライン１１０と絶縁体１２０を交互に積層して積層構造体１００を形成するステップ（Ｓ１００）と、遮断層４００を形成するステップ（Ｓ２００）と、電荷トラップ層５００を形成するステップ（Ｓ３００）と、トンネル層３００を形成するステップ（Ｓ４００）と、チャネル構造体２００を形成するステップ（Ｓ５００）と、強誘電体キャパシタを形成するステップ（Ｓ６００）と、ゲート電極を形成するステップ（Ｓ７００）と、を含むことができる。

【0049】

ステップＳ１００では、ワードライン１１０と絶縁体１２０を交互に積層して積層構造体１００を形成することができる。半導体メモリのワードライン１１０は、積層構造体１００に複数の層にわたって繰り返し配置され、各層のメモリセルに個別にアクセスできるようにする。すなわち、ワードライン１１０は、垂直方向に積層構造体１００内の特定のセルへのアクセスを可能にすることができる。絶縁体１２０は、ワードライン１１０間に位置し、金属配線間の電気的干渉を防止することができる。絶縁体１２０は、ＳｉＯ_２、ＳｉＣＯＨなどの物質で構成されることができる。

【0050】

ステップＳ２００～ステップＳ５００は、一般的な半導体メモリ素子工程に従うことができる。ステップＳ５００において、チャネル構造体２００は、ポリシリコンチャネルまたは酸化物半導体チャネルのいずれか１つを含むことができる。

【0051】

ステップＳ６００では、チャネル構造体３００の内周面に強誘電体キャパシタ４００を形成することができる。この際、チャネル構造体３００の内周面に強誘電体薄膜４１０を形成するステップ（Ｓ６１０）と、強誘電体薄膜４１０の内周面に金属コーティング４２０を形成するステップ（Ｓ６２０）と、を含むことができる。強誘電体薄膜４１０は、ＨｆＯ_２（Hafnium Oxide）、ＨｆＯ_２にＡｌ、Ｚｒ、Ｌａ、Ｓｉ、Ｇｄ、Ｓｃ、Ｙ、Ｇｅ、Ｎのうち少なくとも１つ以上の元素を含む絶縁体薄膜、ＺｒＯ_２（Zirconium Oxide）、Ａｌ_２Ｏ_３（Aluminium Oxide）、ＢＳＴ（Barium Strontium Titanate）のうち少なくとも１つを含むことができる。

【0052】

金属コーティング４２０は、ＴｉＮ（Titanium Nitride）、ＴａＮ（Tantalum Nitride）、ＣｒＮ（Chromium Nitride）、ＺｒＮ（Zirconium Nitride）、ＡｌＮ（Aluminum Nitride）、Ｗ（Tungsten）、ＷＮ（Tungsten Nitride）、Ｍｏ（Molybdenum）、Ｍｏ_２Ｎ（Molybdenum Nitride）のうち少なくとも１つを含むことができる。

【0053】

ステップＳ７００では、絶縁体１２０に含まれたＳｉＮなどの薄膜層を除去し、ワードライン１１０に沿って金属を蒸着してゲート電極を形成することができる。

【0054】

図４～図５は、本発明の実施形態に係る半導体メモリ素子の一部を切断して示す平面図である。
図４を参照すると、本発明の実施形態に係る半導体メモリ素子は、積層構造体１００、垂直絶縁体２００、チャネル構造体３００、強誘電体キャパシタ４００、および下部電極５００を含むことができる。半導体メモリ素子は、電源の正極端および負極端と連結されることができる。

【0055】

積層構造体１００は、電源の正極端と連結され、電圧が印加されることができる。積層構造体１００には、プログラム電圧（Ｖ_ＰＧＭ）と消去電圧（Ｖ_ＥＲＳ）が印加されることができる。

【0056】

垂直絶縁体２００は、積層構造体１００の下面部に形成されることができる。垂直絶縁体２００は、遮断層２３０、電荷トラップ層２２０、およびトンネル層２１０を含むことができる。垂直絶縁体２００は、遮断層２３０、電荷トラップ層２２０、およびトンネル層２１０が順次積層されることで形成することができる。垂直絶縁体２００に含まれる遮断層２３０、電荷トラップ層２２０、およびトンネル層２１０は、一般的な半導体メモリ素子で用いられる遮断層、電荷トラップ層、およびトンネル層と同様であってもよい。

【0057】

チャネル構造体３００は、垂直絶縁体２００の下面部に形成され、基板に接続されることができる。チャネル構造体３００は、単結晶シリコン、ポリシリコン、または酸化物半導体を含む全般的な半導体物質で構成されることができる。酸化物半導体チャネルは、インジウム酸化物（Ｉｎ_２Ｏ_３）、亜鉛酸化物（ＺｎＯ）、ガリウム酸化物（Ｇａ_２Ｏ_３）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、およびインジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）のうち少なくとも１つを含むことができる。この際、チャネル構造体３００は、閾値電圧を高めるために、厚さが０ｎｍより大きく、１００ｎｍ以下であってもよい。

【0058】

強誘電体キャパシタ４００は、従来の半導体メモリ素子とは異なり、チャネル構造体３００の下面部に形成されることができる。強誘電体キャパシタ４００は、ＨｆＯ_２（Hafnium Oxide）ベースの強誘電体物質、ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＴｉＯ_３のうち少なくとも１つを含むペロブスカイト（Perovskite）ベースの強誘電体物質、α－Ｉｎ_２Ｓｅ_３、ＳｎＳのうち少なくとも１つを含む２次元物質を含むことができる。
この際、強誘電性を確保するために、強誘電体キャパシタ４００は、ＨｆＯ_２（Hafnium Oxide）ベースの強誘電体物質で構成される場合、厚さが０ｎｍより大きく、３０ｎｍ以下であってもよい。また、強誘電体キャパシタ４００がＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＴｉＯ_３のうち少なくとも１つを含むペロブスカイト（Perovskite）ベースの強誘電体物質である場合、厚さが０ｎｍより大きく、１００ｎｍ以下であってもよい。本発明に係る半導体メモリ素子は、強誘電体キャパシタ４００がチャネル構造体３００の下面部に形成され、ＩＬ（Interface Layer）に電子が捕獲されるのを防止することができる。

【0059】

下部電極５００は、強誘電体キャパシタ４００の下面部に形成され、電源の負極端と連結されることができる。従来の強誘電体キャパシタがチャネル構造体と積層構造体との間に形成される場合には、プログラム時に反転層（Inversion Layer）の電子がＩＬ（Interface Layer）に捕獲され、寿命が短くなる。本発明の半導体メモリ素子構造は、ＩＬ（Interface Layer）がチャネル構造体３００と強誘電体キャパシタ４００との間に位置するため、プログラム時の電子捕獲の問題が発生しない。また、消去動作時にも、チャネル構造体３００のホールの移動方向がＩＬ（Interface Layer）が位置する側の反対方向であるため、ホールの捕獲も発生しない。

【0060】

図５は、本発明の他の実施形態に係る半導体メモリ素子の構成を示す平面図である。
図５を参照すると、本発明の他の実施形態に係る半導体メモリ素子は、積層構造体１００、垂直絶縁体２００、チャネル構造体３００、強誘電体キャパシタ４００、および下部電極５００を含むことができる。半導体メモリ素子は、電源の正極端および負極端と連結されることができる。また、本発明の他の実施形態に係る半導体メモリ素子は、第１薄膜６００_１および第２薄膜６００_２を含むことができる。

【0061】

第１薄膜６００_１は、チャネル構造体３００と強誘電体キャパシタ４００との間に形成され、第２薄膜６００_２は、強誘電体キャパシタ４００と下部電極５００との間に形成されることができる。本発明に係る半導体メモリ素子は、第１薄膜６００_１および第２薄膜６００_２が形成されることで、電子を捕獲し、より多くのメモリウィンドウを確保することができる。

【0062】

図６は、本発明の実施形態に係る半導体メモリ素子のチャネル構造体の厚さに応じた閾値電圧を示すグラフである。
図６を参照すると、本発明の実施形態に係る半導体メモリ素子のチャネル構造体３００の厚さが薄くなるほど、閾値電圧の効率が高くなることを確認することができる。

【0063】

特に、チャネル構造体３００の厚さが１００ｎｍ以下から閾値電圧の変化が次第に大きくなり始めることを確認することができる。チャネル構造体３００の厚さが十分に薄いほど、Ｆｕｌｌｙ－ｄｅｐｌｅｔｅｄ状態となり、閾値電圧が大きくなるという効果がある。

【0064】

以上、本発明の好ましい実施形態について説明したが、本発明に開示された実施形態は、本発明の技術思想を限定するためのものではなく説明するためのものである。したがって、本発明の技術思想は、開示されたそれぞれの実施形態だけでなく、開示された実施形態の組み合わせを含み、さらに、このような実施形態により本発明の技術思想の範囲が限定されるものではない。また、本発明が属する技術分野における通常の知識を有する者であれば、添付の特許請求の範囲の思想および範囲を逸脱することなく、本発明に対する様々な変更および修正が可能であり、このような全ての適切な変更および修正は、等価物として本発明の範囲に属するとみなされるべきである。

【符号の説明】

【0065】

１００：積層構造体
１１０：ワードライン
１２０：絶縁体
２００：垂直絶縁体
２１０：トンネル層
２２０：電荷トラップ層
２３０：遮断層
３００：チャネル構造体
４００：強誘電体キャパシタ
４１０：強誘電体薄膜
４２０：金属コーティング
５００：下部電極
６００_１：第１薄膜
６００_２：第２薄膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】