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特開2025-143203キャパシタ構造物を含む半導体装置及びこれを含むデータ記憶システム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025143203
(43)【公開日】2025-10-01
(54)【発明の名称】キャパシタ構造物を含む半導体装置及びこれを含むデータ記憶システム
(51)【国際特許分類】
H10B 43/27 20230101AFI20250924BHJP
H10B 41/27 20230101ALI20250924BHJP
H10B 43/35 20230101ALI20250924BHJP
H10B 43/40 20230101ALI20250924BHJP
H10B 41/35 20230101ALI20250924BHJP
H10B 41/40 20230101ALI20250924BHJP
H10D 30/01 20250101ALI20250924BHJP
H10D 1/68 20250101ALI20250924BHJP
【ＦＩ】
H10B43/27
H10B41/27
H10B43/35
H10B43/40
H10B41/35
H10B41/40
H10D30/01 501
H10D1/68
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2025025492
(22)【出願日】2025-02-20
(31)【優先権主張番号】10-2024-0037165
(32)【優先日】2024-03-18
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110004381
【氏名又は名称】弁理士法人ＩＴＯＨ
(72)【発明者】
【氏名】李 泰坤
(72)【発明者】
【氏名】李 強仁
(72)【発明者】
【氏名】河 智恩
(72)【発明者】
【氏名】姜 敏圭
【テーマコード（参考）】
5F038
5F083
5F101
【Ｆターム（参考）】
5F038AC05
5F038AC10
5F038EZ20
5F083EP02
5F083EP17
5F083EP22
5F083EP32
5F083EP76
5F083GA10
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083JA56
5F083PR03
5F083PR25
5F101BA01
5F101BA41
5F101BB02
5F101BD16
5F101BD22
5F101BD23
5F101BD30
5F101BD34
5F101BE07
5F101BH13
(57)【要約】 （修正有）
【課題】集積度及び信頼性が向上したキャパシタ構造物を含む半導体装置及びこれを含むデータ記憶システムを提供する。
【解決手段】半導体装置は、基板２０１、基板上の回路素子、回路素子と電気的に連結される下部配線構造物及び下部配線構造物と離隔するキャパシタ構造物２００を含む周辺回路構造物と、周辺回路構造物上に配置されるプレート層、プレート層上でプレート層の上面に垂直方向Ｚに沿って互いに離隔して積層され、順次積層されるゲート電極及びゲート電極を貫通し、垂直方向に沿って延びるチャネル構造物を含むメモリセル構造物を含み、絶縁層ＩＬ１を含むキャパシタ構造物は、基板の上面に平行な第１方向Ｘに相互離隔し、垂直方向及び第１方向と交差する第２方向Ｙに延びる第１電極ＭＣ１ａ、ＭＬ１ａを含む第１電極構造物２１０及び第１電極と交互に配置され、第２方向に延びる第２電極ＭＣ１ｂ、ＭＬ１ｂを含む第２電極構造物２２０を含む。
【選択図】図３
【解決手段】半導体装置は、基板２０１、基板上の回路素子、回路素子と電気的に連結される下部配線構造物及び下部配線構造物と離隔するキャパシタ構造物２００を含む周辺回路構造物と、周辺回路構造物上に配置されるプレート層、プレート層上でプレート層の上面に垂直方向Ｚに沿って互いに離隔して積層され、順次積層されるゲート電極及びゲート電極を貫通し、垂直方向に沿って延びるチャネル構造物を含むメモリセル構造物を含み、絶縁層ＩＬ１を含むキャパシタ構造物は、基板の上面に平行な第１方向Ｘに相互離隔し、垂直方向及び第１方向と交差する第２方向Ｙに延びる第１電極ＭＣ１ａ、ＭＬ１ａを含む第１電極構造物２１０及び第１電極と交互に配置され、第２方向に延びる第２電極ＭＣ１ｂ、ＭＬ１ｂを含む第２電極構造物２２０を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
基板、前記基板上の回路素子、前記回路素子と電気的に連結される下部配線構造物、及び前記下部配線構造物と離隔するキャパシタ構造物を含む第１半導体構造物と、
前記第１半導体構造物上に配置されるプレート層、前記プレート層上で前記プレート層の上面に垂直方向に沿って互いに離隔して積層され、順次積層されるゲート電極、及び前記ゲート電極を貫通し、前記垂直方向に沿って延びるチャネル構造物を含む第２半導体構造物を含み、
前記キャパシタ構造物は、
前記基板の上面に平行な第１方向に相互離隔し、前記垂直方向、及び前記第１方向と交差する第２方向に延びる第１電極を含む第１電極構造物、及び
前記第１電極と交互に配置され、前記第２方向に延びる第２電極を含む第２電極構造物を含み、
前記第１電極及び前記第２電極のそれぞれは、第１側面を有する第１ウォールパターン（ｗａｌｌ ｐａｔｔｅｒｎ）、及び前記第１ウォールパターン上で前記第１側面から延びる第２側面を有する第２ウォールパターンを含み、
前記第１及び第２電極の前記第１側面及び前記第２側面の境界における側面プロファイルは、非線形に変化する、半導体装置。
前記第１半導体構造物上に配置されるプレート層、前記プレート層上で前記プレート層の上面に垂直方向に沿って互いに離隔して積層され、順次積層されるゲート電極、及び前記ゲート電極を貫通し、前記垂直方向に沿って延びるチャネル構造物を含む第２半導体構造物を含み、
前記キャパシタ構造物は、
前記基板の上面に平行な第１方向に相互離隔し、前記垂直方向、及び前記第１方向と交差する第２方向に延びる第１電極を含む第１電極構造物、及び
前記第１電極と交互に配置され、前記第２方向に延びる第２電極を含む第２電極構造物を含み、
前記第１電極及び前記第２電極のそれぞれは、第１側面を有する第１ウォールパターン（ｗａｌｌ ｐａｔｔｅｒｎ）、及び前記第１ウォールパターン上で前記第１側面から延びる第２側面を有する第２ウォールパターンを含み、
前記第１及び第２電極の前記第１側面及び前記第２側面の境界における側面プロファイルは、非線形に変化する、半導体装置。
【請求項2】
前記第１側面は、前記垂直方向に上部に向かうにつれて前記第１方向への幅が広くなる線形形状を有し、
前記第２側面は、前記第１側面から延びて曲面形状を有する、請求項１に記載の半導体装置。
前記第２側面は、前記第１側面から延びて曲面形状を有する、請求項１に記載の半導体装置。
【請求項3】
前記キャパシタ構造物は、前記第１ウォールパターンの底面、前記第１ウォールパターンの前記第１側面及び前記第２ウォールパターンの前記第２側面を覆うバリア導電膜をさらに含む、請求項１に記載の半導体装置。
【請求項4】
前記第１電極構造物は、前記第１電極を連結し、前記第１方向に延びる第１連結部をさらに含み、
前記第２電極構造物は、前記第１連結部と前記第２方向に離隔し、前記第２電極を連結し、前記第１方向に延びる第２連結部をさらに含む、請求項１に記載の半導体装置。
前記第２電極構造物は、前記第１連結部と前記第２方向に離隔し、前記第２電極を連結し、前記第１方向に延びる第２連結部をさらに含む、請求項１に記載の半導体装置。
【請求項5】
前記第１連結部の上面及び前記第２連結部の上面は、前記第２ウォールパターンの上面と同じレベルに配置される、請求項４に記載の半導体装置。
【請求項6】
前記第１連結部の下面及び前記第２連結部の下面は、前記第１ウォールパターンの下面よりも高いレベルに配置される、請求項４に記載の半導体装置。
【請求項7】
前記キャパシタ構造物は、
前記基板及び前記第１電極構造物の間に配置され、前記第１電極と重なる第１下部電極及び前記第１下部電極を連結し、前記第１方向に延びる第１下部連結部を含む第１下部電極構造物と、
前記基板及び前記第２電極構造物の間に配置され、前記第２電極と重なる第２下部電極及び前記第２下部電極を連結し、前記第１方向に延びる第２下部連結部を含む第２下部電極構造物を含み、
前記第１下部連結部は、前記第２連結部と重なり、
前記第２下部連結部は、前記第１連結部と重なる、請求項４に記載の半導体装置。
前記基板及び前記第１電極構造物の間に配置され、前記第１電極と重なる第１下部電極及び前記第１下部電極を連結し、前記第１方向に延びる第１下部連結部を含む第１下部電極構造物と、
前記基板及び前記第２電極構造物の間に配置され、前記第２電極と重なる第２下部電極及び前記第２下部電極を連結し、前記第１方向に延びる第２下部連結部を含む第２下部電極構造物を含み、
前記第１下部連結部は、前記第２連結部と重なり、
前記第２下部連結部は、前記第１連結部と重なる、請求項４に記載の半導体装置。
【請求項8】
前記キャパシタ構造物は、
前記第１電極構造物上に配置され、前記第１電極と重なる第１上部電極及び前記第１上部電極を連結し、前記第１方向に延びる第１上部連結部を含む第１上部電極構造物と、
前記第２電極構造物上に配置され、前記第２電極と重なる第２上部電極及び前記第２上部電極を連結し、前記第１方向に延びる第２上部連結部を含む第２上部電極構造物を含み、
前記第１上部連結部は、前記第２連結部と重なり、
前記第２上部連結部は、前記第１連結部と重なる、請求項４に記載の半導体装置。
前記第１電極構造物上に配置され、前記第１電極と重なる第１上部電極及び前記第１上部電極を連結し、前記第１方向に延びる第１上部連結部を含む第１上部電極構造物と、
前記第２電極構造物上に配置され、前記第２電極と重なる第２上部電極及び前記第２上部電極を連結し、前記第１方向に延びる第２上部連結部を含む第２上部電極構造物を含み、
前記第１上部連結部は、前記第２連結部と重なり、
前記第２上部連結部は、前記第１連結部と重なる、請求項４に記載の半導体装置。
【請求項9】
前記第１上部電極構造物の前記垂直方向への高さは、前記第１電極構造物の前記垂直方向への高さよりも大きい、請求項８に記載の半導体装置。
【請求項10】
前記第１上部電極及び前記第２上部電極のそれぞれは、第３側面を有する第３ウォールパターン、前記第３ウォールパターン上で前記第３ウォールパターンから延び、第４側面を有する第４ウォールパターンを含み、
前記第３側面及び前記第４側面の境界における側面プロファイルは、非線形に変化する、請求項８に記載の半導体装置。
前記第３側面及び前記第４側面の境界における側面プロファイルは、非線形に変化する、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、キャパシタを含むキャパシタ構造物を含む半導体装置及びこれを含むデータ記憶システムに関するものである。
【背景技術】
【0002】
データ記憶を必要とするデータ記憶システムにおいて、高容量のデータを記憶することができる半導体装置が求められている。これにより、半導体装置のデータ記憶容量を増加させることができる方案が研究されている。また、高集積化された半導体装置が求められている。例えば、半導体装置の集積度を増加させるための方法のうち一つとして、メモリセル及び周辺回路領域を上下に配置した半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする技術的課題は、集積度及び信頼性が向上したキャパシタ構造物を含む半導体装置及びこれを含むデータ記憶システムを提供することである。
【0004】
但し、本発明の目的は上述した目的に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で多様に拡張することができる。
【課題を解決するための手段】
【0005】
本発明の実施形態に係る半導体装置は、基板、上記基板上の回路素子、上記回路素子と電気的に連結される下部配線構造物、及び上記下部配線構造物と離隔するキャパシタ構造物を含む第１半導体構造物と、上記第１半導体構造物上に配置されるプレート層、上記プレート層上で上記プレート層の上面に垂直方向に沿って互いに離隔して積層され、順次積層されるゲート電極、及び上記ゲート電極を貫通し、上記垂直方向に沿って延びるチャネル構造物を含む第２半導体構造物を含み、上記キャパシタ構造物は、上記基板の上面に平行な第１方向に相互離隔し、上記垂直方向及び上記第１方向と交差する第２方向に延びる第１電極を含む第１電極構造物及び上記第１電極と交互に配置され、上記第２方向に延びる第２電極を含む第２電極構造物を含み、上記第１電極及び上記第２電極のそれぞれは、第１側面を有する第１ウォールパターン（ｗａｌｌ ｐａｔｔｅｒｎ）、及び上記第１ウォールパターン上で上記第１側面から延びる第２側面を有する第２ウォールパターンを含み、上記第１側面及び上記第２側面の境界における側面プロファイルは、非線形に変わり得る。
【0006】
本発明の実施形態に係る半導体装置は、基板上に配置され、上記基板の上面に平行な第１方向に相互離隔し、上記第１方向と交差する第２方向に延びる第１下部電極及び上記第１下部電極を連結し、上記第１方向に延びる第１下部連結部を含む第１下部電極構造物と、上記第１下部電極と交互に配置され、上記第２方向に延びる第２下部電極及び上記第２下部電極を連結し、上記第１方向に延びる第２下部連結部を含む第２下部電極構造物と、上記第１下部電極構造物と上記第２下部電極構造物との間に配置される第１絶縁層と、上記第１下部電極上に配置される第１中間電極及び上記第１中間電極を連結し、上記第１方向に延び、上記第２下部連結部と垂直方向に重なる第１中間連結部を含む第１中間電極構造物と、上記第２下部電極上に配置される第２中間電極及び上記第２中間電極を連結し、上記第１方向に延び、上記第１下部連結部と上記垂直方向に重なる第２中間連結部を含む第２中間電極構造物と、上記第１中間電極構造物と上記第２中間電極構造物との間に配置される第２絶縁層を含み、上記第１中間電極及び上記第２中間電極のそれぞれは、第１側面ＭＣＳを有する第１ウォールパターン及び上記第１ウォールパターン上で上記第１側面から延びる第２側面を有する第２ウォールパターンを含み、上記第１側面及び上記第２側面の境界における側面プロファイルは、非線形に変わり得る。
【0007】
本発明の実施形態に係るデータ記憶システムは、基板上の回路素子、メモリセル、キャパシタ構造物、及び入出力パッドを含む半導体記憶装置と、上記入出力パッドを介して上記半導体記憶装置と電気的に連結され、上記半導体記憶装置を制御するコントローラを含み、上記キャパシタ構造物は、上記基板の上面に平行な第１方向に相互離隔し、上記第１方向と交差する第２方向に延びる第１電極及び上記第１電極を連結し、上記第１方向に延びる第１連結部を含む第１電極構造物と、上記第１電極と交互に配置され、上記第２方向に延びる第２電極及び上記第２電極を連結し、上記第１方向に延びる第２連結部を含む第２電極構造物と、上記第１電極構造物及び上記第２電極構造物の間に配置される絶縁層を含み、上記第１電極及び上記第２電極のそれぞれは、第１側面を有する第１ウォールパターン、及び上記第１ウォールパターン上で上記第１側面から延びる第２側面を有する第２ウォールパターンを含み、上記第１連結部の下面及び上記第２連結部の下面は、上記第１ウォールパターンの下面よりも高いレベルに配置されることができる。
【発明の効果】
【0008】
本発明の実施形態に係る半導体装置及びこれを含むデータ記憶システムは、キャパシタ構造物及び上記キャパシタ構造物と同じレベルに配置される下部配線構造物を含むことができる。上記キャパシタ構造物の第１電極及び第２電極のそれぞれは、第１側面を有する第１ウォールパターンと上記第１側面から延びる第２ウォールパターンを含み、上記下部配線構造物は、周辺コンタクトプラグ及び上記周辺コンタクトプラグから延びるライン形状を有する周辺配線を含むことができる。これにより、上記キャパシタ構造物の第１電極及び第２電極の線幅粗さ（ＬＷＲ、ｌｉｎｅ ｗｉｄｔｈ ｒｏｕｇｈｎｅｓｓ）を改善し、上記下部配線構造物の周辺配線の配線整列度を改善して信頼性が改善された半導体装置及びこれを含むデータ記憶システムを提供することができる。
【0009】
但し、本発明の効果は上述した効果に限定されるものではなく、本発明の思想及び領域から逸脱しない範囲で多様に拡張することができる。
【図面の簡単な説明】
【0010】
【図1a】本発明の実施形態に係る半導体装置の概略的なブロック図である。
【図1b】実施形態に係る半導体装置の電圧発生器に含まれるチャージポンプ回路を示す回路図である。
【図1c】実施形態に係る半導体装置の概略的な斜視図である。
【図2a】半導体装置のキャパシタ構造物の一実施形態を示す概略的な斜視図である。
【図4a】半導体装置の下部配線構造物の一実施形態を示す斜視図である。
【図6a】半導体装置のキャパシタ構造物の他の一実施形態を示す斜視図である。
【図8a】半導体装置の下部配線構造物の他の一実施形態を示す斜視図である。
【図10】本発明の実施形態に係る半導体装置の断面図である。
【図11a】半導体装置の製造方法の一実施形態を示す図面である。
【図11b】半導体装置の製造方法の一実施形態を示す図面である。
【図11c】半導体装置の製造方法の一実施形態を示す図面である。
【図11d】半導体装置の製造方法の一実施形態を示す図面である。
【図11e】半導体装置の製造方法の一実施形態を示す図面である。
【図11f】半導体装置の製造方法の一実施形態を示す図面である。
【図11g】半導体装置の製造方法の一実施形態を示す図面である。
【図12】本発明の実施形態に係る半導体装置を含むデータ記憶システムを概略的に示した図面である。
【発明を実施するための形態】
【0011】
以下、添付の図面を参照して、本発明の好ましい実施形態をより詳細に説明する。図面上の同一の構成要素については同一の参照符号を用い、同一の構成要素について重複する説明は省略する。
【0012】
図１ａは、本発明の実施形態に係る半導体装置の概略的なブロック図である。
【0013】
図１ａを参照すると、半導体装置１０はメモリセルアレイ２０及び周辺回路３０を含むことができる。半導体装置１０は、メモリ装置であることができ、例えば、フラッシュメモリなどの不揮発性メモリまたはＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などの揮発性メモリであることができる。
【0014】
メモリセルアレイ２０は、複数のメモリセルを含むことができる。上記複数のメモリセルは、複数のワードラインＷＬを介してローデコーダ３３と連結されることができ、ビットラインＢＬを介して読み取り／書き込み回路３５と連結されることができる。一例示において、同じ行に沿って配列される複数のメモリセルは同じワードラインＷＬに連結され、同じ列に沿って配列される複数のメモリセルは同じビットラインＢＬに連結されることができる。一部実施形態において、複数のメモリブロックを含み、各メモリブロックは複数のメモリセルを含むことができる。
【0015】
周辺回路３０は、半導体装置１０の外部からアドレスＡＤＤＲ、コマンドＣＭＤ、及び制御信号ＣＴＲＬを受信することができ、半導体装置１０の外部の装置とデータＤＡＴＡを送受信することができる。周辺回路３０は、ローデコーダ３３、読み取り／書き込み回路３５、制御ロジック３７、及び動作に必要な様々な電圧を生成する電圧発生器３８を含むことができる。実施形態によって、周辺回路３０は、入出力回路、メモリセルアレイ２０から読み出されたデータＤＡＴＡの誤りを訂正するための誤り訂正回路など、様々なサブ回路をさらに含むことができる。
【0016】
制御ロジック３７は、ローデコーダ３３、電圧発生器３８、及び上記入出力回路に連結されることができる。制御ロジック３７は、半導体装置１０の全体的な動作を制御することができる。制御ロジック３７は、制御信号ＣＴＲＬに応答して半導体装置１０内で用いられる各種内部制御信号を生成することができる。例えば、制御ロジック３７は、プログラム（ｐｒｏｇｒａｍ）動作または消去（ｅｒａｓｅ）動作などのメモリ動作を実行する際に、ワードラインＷＬ及びビットラインＢＬに提供される電圧レベルを調節することができる。
【0017】
ローデコーダ３３は、アドレスＡＤＤＲに応答して複数のメモリセルのうち一部を選択することができ、少なくとも１つのワードラインＷＬを選択することができる。ローデコーダ３３は、選択されたワードラインＷＬにメモリ動作を実行するための電圧を伝達することができる。
【0018】
読み取り／書き込み回路３５は、ビットラインＢＬを介してメモリセルアレイ２０に連結されることができる。読み取り／書き込み回路３５は、書き込みドライバ（ｗｒｉｔｅｒ ｄｒｉｖｅｒ）またはセンスアンプ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を含むことができる。具体的には、プログラム動作時に、読み取り／書き込み回路３５は書き込みドライバとして動作して、メモリセルアレイ２０に記憶しようとするデータＤＡＴＡによる電圧をビットラインＢＬに印加することができる。一方、読み取り動作時に、読み取り／書き込み回路３５はセンスアンプとして動作してメモリセルアレイ２０に記憶されたデータＤＡＴＡを感知することができる。
【0019】
電圧発生器３８は、コントローラ５２、オシレーター５４、及びチャージポンプ５６を含むことができる。
【0020】
チャージポンプは、複数のチャージポンプを含み、複数のチャージポンプのそれぞれは、少なくとも１つのスイッチ素子と少なくとも１つのポンピングキャパシタを含むことができる。チャージポンプ５６は、メモリセルアレイのワードラインＷＬに動作電圧を印加するために、ローデコーダ３３を介して電流を提供することができる。
【0021】
コントローラ５２は、オシレーター５４の動作を制御することができる。例えば、コントローラ５２は、半導体装置１０のＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）情報及び供給される必要がある電源電圧のターゲットレベルのうち少なくとも１つに基づいて、上記複数のチャージポンプのうち１つの選択チャージポンプを決定することができる。コントローラ５２は、選択チャージポンプを除いた残りのチャージポンプを非活性化させることができる。
【0022】
オシレーター５４は、クロック信号ＣＬＫを出力することができる。オシレーター５４は、コントローラ５２からの制御信号ＶＧＣに応答して動作することができる。例えば、オシレーター５４は、コントローラ５２が伝送する制御信号ＶＧＣに応答して、上記複数のチャージポンプのうち少なくとも一部のチャージポンプにクロック信号ＣＬＫを出力することができる。
【0023】
図１ｂは、実施形態に係る半導体装置の電圧発生器に含まれるチャージポンプ回路を示す回路図である。
【0024】
図１ｂを参照すると、チャージポンプ回路５６ａは、複数のダイオードＤＩと複数のポンピングキャパシタＣＡＰ１及び出力キャパシタＣＡＰ２などを含むことができる。複数のダイオードＤＩは、互いに直列に連結され、複数のダイオードＤＩ間のノードに複数のポンピングキャパシタＣＡＰ１が連結されることができる。一番目のダイオードは所定のレベルを有する電源電圧ＶＣＣが入力され、最後のダイオードは出力ノードに出力電流ＩＯＵＴを出すことができる。
【0025】
複数のポンピングキャパシタＣＡＰ１のそれぞれは、クロック信号ＣＬＫまたはインバータによってクロック信号ＣＬＫと反対位相を有するように位相変換された相補クロック信号ＣＬＫＢによって充電または放電されることができる。例えば、奇数番目のポンピングキャパシタＣＡＰ１は、クロック信号ＣＬＫによって充電または放電され、偶数番目のポンピングキャパシタＣＡＰ１は、相補クロック信号ＣＬＫＢによって充電または放電されることができる。
【0026】
図１ｃは、実施形態に係る半導体装置の概略的な斜視図である。
【0027】
図１ｃを参照すると、半導体装置１０は、第１半導体構造物である周辺回路構造物ＰＥＲＩ及び第２半導体構造物であるメモリセル構造物ＣＥＬＬを含むことができる。メモリセル構造物ＣＥＬＬは、周辺回路構造物ＰＥＲＩ上に配置されることができる。メモリセル構造物ＣＥＬＬは、図１ａのメモリセルアレイ２０が配置され、周辺回路構造物ＰＥＲＩは、図１ａの周辺回路３０が配置される領域であることができる。一部実施形態において、これとは反対にメモリセル構造物ＣＥＬＬが周辺回路構造物ＰＥＲＩの下に配置されることもできる。
【0028】
メモリセル構造物ＣＥＬＬは、第１領域Ｒ１及び第２領域Ｒ２を含むことができる。
【0029】
メモリセル構造物ＣＥＬＬの第１領域Ｒ１は、メモリセルアレイ２０が配置される領域であることができる。メモリセル構造物ＣＥＬＬの第２領域Ｒ２は、上記メモリセルアレイ２０のメモリセルを周辺回路３０と電気的に連結するための領域に該当することができる。第２領域Ｒ２は、少なくとも一方向、例えば第１方向（Ｘ方向）において第１領域Ｒ１の少なくとも一端に配置されることができる。
【0030】
図１ａ及び図１ｂのチャージポンプ回路５６、５６ａを成す複数個のポンピングキャパシタＣＡＰ１は、周辺回路構造物ＰＥＲＩに配置されることができる。例えば、複数個のポンピングキャパシタＣＡＰ１は、周辺回路構造物ＰＥＲＩでメモリセル構造物ＣＥＬＬの第２領域Ｒ２の下に配置されることができるが、これに限定されるものではない。他の一例示において、複数個のポンピングキャパシタＣＡＰ１は、周辺回路構造物ＰＥＲＩでメモリセル構造物ＣＥＬＬの第１領域Ｒ１の下に配置されることができる。
【0031】
図２ａは、半導体装置のキャパシタ構造物の一実施形態を示す概略的な斜視図であり、図２ｂは、図２ａのキャパシタ構造物の第１及び第２下部電極構造物の一実施形態を示す平面図であり、図２ｃは、図２ａのキャパシタ構造物の第１及び第２電極構造物の一実施形態を示す平面図であり、図３は、図２ｂ及び図２ｃのキャパシタ構造物のＩ－Ｉ’線に沿った一実施形態を示す断面図である。
【0032】
図２ａ～図３を参照すると、キャパシタ構造物２００は、第１及び第２下部電極構造物２１０Ｂ、２２０Ｂ、上記第１及び第２下部電極構造物２１０Ｂ、２２０Ｂ上に配置される第１及び第２電極構造物２１０、２２０、第１及び第２下部電極構造物２１０Ｂ、２２０Ｂの間に配置される第１絶縁層ＩＬ０、並びに第１及び第２電極構造物２１０、２２０の間に配置される第２絶縁層ＩＬ１を含むことができる。
【0033】
【0034】
第１及び第２下部電極構造物２１０Ｂ、２２０Ｂは、基板２０１上に配置されることができる。第１下部電極構造物２１０Ｂ及び第２下部電極構造物２２０Ｂは、互いに異なる電位を有することができる。
【0035】
第１下部電極構造物２１０Ｂは、第１下部電極ＭＬ０ａ、及び第１下部電極ＭＬ０ａを連結し、第１方向（Ｘ方向）に延びる第１下部連結部ＢＣＰ１を含むことができる。第１下部電極ＭＬ０ａは、第１下部連結部ＢＣＰ１から第２方向（Ｙ方向）に突出して延びるライン形状を有することができる。第１下部電極ＭＬ０ａは、第１下部連結部ＢＣＰ１から分岐する第１フィンガ部ＦＰ１を構成することができる。
【0036】
第２下部電極構造物２２０Ｂは、第２下部電極ＭＬ０ｂ、及び第２下部電極ＭＬ０ｂを連結し、第１方向（Ｘ方向）に延びる第２下部連結部ＢＣＰ２を含むことができる。第２下部電極ＭＬ０ｂは、第２下部連結部ＢＣＰ２から第２方向（Ｙ方向）に突出して延びるライン形状を有することができる。第２下部電極ＭＬ０ｂは、第２下部連結部ＢＣＰ２から分岐する第２フィンガ部ＦＰ２を構成することができる。
【0037】
第２下部電極ＭＬ０ｂは、第１下部電極ＭＬ０ａと交互に配置されることができる。第２下部連結部ＢＣＰ２は、第２方向（Ｙ方向）に第１下部連結部ＢＣＰ１と離隔することができる。一例示において、第１下部電極ＭＬ０ａと第１絶縁層ＩＬ０との間、及び第２下部電極ＭＬ０ｂと第１絶縁層ＩＬ０との間にバリア導電膜ＭＢ０が配置されることができる。例えば、バリア導電膜ＭＢ０は、第１下部電極ＭＬ０ａの側面及び底面に延び、第２下部電極ＭＬ０ｂの側面及び底面に延びて配置されることができる。
【0038】
第１下部電極ＭＬ０ａ、第２下部電極ＭＬ０ｂ、及び第１下部電極ＭＬ０ａと第２下部電極ＭＬ０ｂとの間に配置される第１絶縁層ＩＬ０は、１つのキャパシタを成すことができる。第１下部電極ＭＬ０ａ、第２下部電極ＭＬ０ｂ、及び第１絶縁層ＩＬ０によるキャパシタは、静電容量Ｃ０を有することができる。
【0039】
第１及び第２電極構造物２１０、２２０は、第１及び第２下部電極構造物２１０Ｂ、２２０Ｂ上に配置されることができる。第１電極構造物２１０及び第２電極構造物２２０は、互いに異なる電位を有することができる。本明細書では、第１電極構造物２１０は第１中間電極構造物と称されることができ、第２電極構造物２２０は第２中間電極構造物と称されることができる。
【0040】
第１電極構造物２１０は、第１電極ＭＣ１ａ、ＭＬ１ａ、及び上記第１電極ＭＣ１ａ、ＭＬ１ａを連結し、第１方向（Ｘ方向）に延びる第１連結部ＣＰ１を含むことができる。第１電極ＭＣ１ａ、ＭＬ１ａは、第１連結部ＣＰ１から第２方向（Ｙ方向）に突出して延びるライン形状を有することができる。第１電極ＭＣ１ａ、ＭＬ１ａは、第１連結部ＣＰ１から分岐する第１フィンガ部ＦＰ１を構成することができる。一例示において、第１電極ＭＣ１ａ、ＭＬ１ａは、第１下部電極構造物２１０Ｂの第１下部電極ＭＬ０ａと垂直方向（Ｚ方向）に重なることができる。第１連結部ＣＰ１は、第２下部電極構造物２２０Ｂの第２下部連結部ＢＣＰ２と垂直方向（Ｚ方向）に重なることができる。
【0041】
第２電極構造物２２０は、第２電極ＭＣ１ｂ、ＭＬ１ｂ、及び上記第２電極ＭＣ１ｂ、ＭＬ１ｂを連結し、第１方向（Ｘ方向）に延びる第２連結部ＣＰ２を含むことができる。第２電極ＭＣ１ｂ、ＭＬ１ｂは、第２連結部ＣＰ２から第２方向（Ｙ方向）に突出して延びるライン形状を有することができる。第２電極ＭＣ１ｂ、ＭＬ１ｂは、第２連結部ＣＰ２から分岐する第２フィンガ部ＦＰ２を構成することができる。第２電極ＭＣ１ｂ、ＭＬ１ｂは、第２下部電極構造物２２０Ｂの第２下部電極ＭＬ０ｂと垂直方向（Ｚ方向）に重なることができる。第２連結部ＣＰ２は、第１下部電極構造物２１０Ｂの第１下部連結部ＢＣＰ１と垂直方向（Ｚ方向）に重なることができる。
【0042】
第２電極ＭＣ１ｂ、ＭＬ１ｂは、第１方向（Ｘ方向）に第１電極ＭＣ１ａ、ＭＬ１ａと交互に配置されることができる。第２連結部ＣＰ２は、第１連結部ＣＰ１と第２方向（Ｙ方向）に離隔することができる。第１電極ＭＣ１ａ、ＭＬ１ａ及び第２電極ＭＣ１ｂ、ＭＬ１ｂは導電性物質を含むことができる。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属を含むことができるが、これに制限されるものではない。
【0043】
第１電極ＭＣ１ａ、ＭＬ１ａ及び第２電極ＭＣ１ｂ、ＭＬ１ｂのそれぞれは、第１ウォールパターンＭＣ１ａ、ＭＣ１ｂ、及び第１ウォールパターンＭＣ１ａ、ＭＣ１ｂから延びる第２ウォールパターンＭＬ１ａ、ＭＬ１ｂを含むことができる。一例示において、第１ウォールパターンＭＣ１ａ、ＭＣ１ｂは、第１下部電極ＭＬ０ａ上に配置される第１－１ウォールパターンＭＣ１ａ及び第２下部電極ＭＬ０ｂ上に配置される第１－２ウォールパターンＭＣ１ｂを含むことができる。
【0044】
第１ウォールパターンＭＣ１ａ、ＭＣ１ｂは第１側面ＭＣＳを含み、第２ウォールパターンＭＬ１ａ、ＭＬ１ｂは第１側面ＭＣＳから延びる第２側面ＭＬＳを含むことができる。第１ウォールパターンＭＣ１ａ、ＭＣ１ｂは、垂直方向（Ｚ方向）に向かうにつれて線形に広がる第１方向（Ｘ方向）への幅を有することができる。第１側面ＭＣＳは線形形状を有することができる。第２ウォールパターンＭＬ１ａ、ＭＬ１ｂは、第１側面ＭＣＳから延びる第２側面ＭＬＳを有し、垂直方向（Ｚ方向）に向かうにつれて非線形に広がる第１方向（Ｘ方向）への幅を有することができる。第２側面ＭＬＳは、曲面形状を有することができる。一例示において、第１側面ＭＣＳ及び第２側面ＭＬＳの境界地点Ｐ１で側面プロファイルは非線形に変わり得る。
【0045】
第１ウォールパターンＭＣ１ａ、ＭＣ１ｂ及び第２ウォールパターンＭＬ１ａ、ＭＬ１ｂのそれぞれは、第２方向（Ｙ方向）に延びるライン形状を有し、デュアルダマシン工程により形成されることができる。
【0046】
第１ウォールパターンＭＣ１ａ、ＭＣ１ｂの底面、第１側面ＭＣＳ、及び第２ウォールパターンＭＬ１ａ、ＭＬ１ｂの第２側面ＭＬＳは、第１バリア導電膜ＭＢａ、ＭＢｂによって覆われることができる。第１－１バリア導電膜ＭＢａは、第１－１ウォールパターンＭＣ１ａの底面、第１－１ウォールパターンＭＣ１ａの第１側面ＭＣＳ、第２－１ウォールパターンＭＬ１ａの第２側面ＭＬＳに沿って延びることができる。第１－２バリア導電膜ＭＢｂは、第１－２ウォールパターンＭＣ１ｂの底面、第１－２ウォールパターンＭＣ１ｂの第１側面ＭＣＳ、及び第２－２ウォールパターンＭＬ１ｂの第２側面ＭＬＳに沿って延びることができる。
【0047】
第１ウォールパターンＭＣ１ａ、ＭＣ１ｂは、第２ウォールパターンＭＬ１ａ、ＭＬ１ｂと共に一体に形成されることができる。
【0048】
絶縁層ＩＬ０、ＩＬ１は、絶縁物質を含む絶縁層であることができ、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。
【0049】
バリア導電膜ＭＢ０、ＭＢａ、ＭＢｂは、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、タングステン炭窒化物（ＷＣＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、バナジウム（Ｖ）、バナジウム窒化物（ＶＮ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、及びこれらの組み合わせのうち少なくとも１つを含むことができるが、これに制限されるものではない。
【0050】
第１－１ウォールパターンＭＣ１ａ、第１－２ウォールパターンＭＣ１ｂ、及び第２絶縁層ＩＬ１によって形成されたキャパシタは、第１静電容量Ｃ１を有することができる。第２－１ウォールパターンＭＬ１ａ、第２－２ウォールパターンＭＬ１ｂ、及び第２絶縁層ＩＬ１によって形成されたキャパシタは、第２静電容量Ｃ２を有することができる。第２静電容量Ｃ２は、第１静電容量Ｃ１よりも大きいことができる。
【0051】
第１連結部ＣＰ１及び第２連結部ＣＰ２の垂直方向（Ｚ方向）への高さは、第１電極ＭＣ１ａ、ＭＬ１ａ及び第２電極ＭＣ１ｂ、ＭＬ１ｂの垂直方向（Ｚ方向）への高さよりも小さいことができる。一例示において、第１連結部ＣＰ１の下面及び第２連結部ＣＰ２の下面は、第１ウォールパターンＭＣ１ａ、ＭＣ１ｂの下面よりも高いレベルに配置されることができる。第１連結部ＣＰ１の下面及び第２連結部ＣＰ２の下面が第１ウォールパターンＭＣ１ａ、ＭＣ１ｂの第１側面ＭＣＳ及び第２ウォールパターンＭＬ１ａ、ＭＬ１ｂの第２側面ＭＬＳが接する境界地点Ｐ１よりも高いレベルに配置されたものと示したが、これに限定されず、第１連結部ＣＰ１の下面及び第２連結部ＣＰ２の下面は、上記境界地点Ｐ１と同じレベルに配置及び／または形成されることができる。
【0052】
実施形態に係る半導体装置は、第１電極ＭＣ１ａ、ＭＬ１ａ及び第２電極ＭＣ１ｂ、ＭＬ１ｂを含むキャパシタ構造物２００を含み、上記第１電極ＭＣ１ａ、ＭＬ１ａ及び第２電極ＭＣ１ｂ、ＭＬ１ｂのそれぞれは、第１ウォールパターンＭＣ１ａ、ＭＣ１ｂ及び上記第１ウォールパターンＭＣ１ａ、ＭＣ１Ｂ上の第２ウォールパターンＭＬ１ａ、ＭＬ１ｂを含むことができる。上記第１ウォールパターンＭＣ１ａ、ＭＣ１ｂ及び第２ウォールパターンＭＬ１ａ、ＭＬ１ｂは、デュアルダマシン工程によって形成されることによって第１電極ＭＣ１ａ、ＭＬ１ａ及び第２電極ＭＣ１ｂ、ＭＬ１ｂの線幅粗さ（ＬＷＲ、ｌｉｎｅ ｗｉｄｔｈ ｒｏｕｇｈｎｅｓｓ）が改善されることができる。
【0053】
図４ａは、半導体装置の下部配線構造物の一実施形態を示す斜視図であり、図４ｂは、図４ａの下部配線構造物の一実施形態を示す平面図であり、図５は、図４ｂの下部配線構造物のＩＩ－ＩＩ’線に沿った一実施形態を示す断面図である。
【0054】
図４ａ、図４ｂ、及び図５を参照すると、下部配線構造物２５０は、図１ｃを参照して上述した周辺回路構造物ＰＥＲＩでメモリセル構造物ＣＥＬＬの第１領域Ｒ１の下に配置されることができる。下部配線構造物２５０は、周辺回路構造物ＰＥＲＩでメモリセル構造物ＣＥＬＬの第２領域Ｒ２の下に配置されたキャパシタ構造物２００と第１方向（Ｘ方向）に離隔することができる。
【0055】
下部配線構造物２５０は、第１配線構造物２５０Ａ及び第２配線構造物２５０Ｂを含むことができる。第１配線構造物２５０Ａは、第２配線構造物２５０Ｂと第１方向（Ｘ方向）に交互に配置されることができる。
【0056】
第１配線構造物２５０Ａは、第２方向（Ｙ方向）に延びる第１下部配線２５１、上記第１下部配線２５１上に配置される第１周辺コンタクトプラグ２５３、及び上記第１周辺コンタクトプラグ２５３上に配置され、第２方向（Ｙ方向）に延びる第１周辺配線２５５を含むことができる。
【0057】
第２配線構造物２５０Ｂは、第２方向（Ｙ方向）に延びる第２下部配線２５２、上記第２下部配線２５２上に配置される第２周辺コンタクトプラグ２５４ａ、２５４ｂ、及び上記第２周辺コンタクトプラグ２５４ａ、２５４ｂ上に配置され、第２方向（Ｙ方向）に延びる第２周辺配線２５６を含むことができる。
【0058】
第２下部配線２５２は、第１下部配線２５１と同じレベルに配置されることができる。第１下部配線２５１の底面、側面、及び第２下部配線２５２の底面及び側面は、バリア導電膜ＢＬａによって覆われることができる。
【0059】
第１周辺コンタクトプラグ２５３は、第２周辺コンタクトプラグ２５４ａ、２５４ｂと同じレベルに配置されることができる。
【0060】
第１及び第２下部配線２５１、２５２は、第２方向（Ｙ方向）に延びるライン形状を有することができる。第１周辺コンタクトプラグ２５３及び第２周辺コンタクトプラグ２５４ａ、２５４ｂは、コンタクト構造物として円柱形状を有することができる。第１周辺コンタクトプラグ２５３及び第２周辺コンタクトプラグ２５４ａ、２５４ｂはビアホール形状を有することができる。第１周辺配線２５５及び第２周辺配線２５６は、第２方向（Ｙ方向）に延びるライン形状を有することができる。
【0061】
第１周辺コンタクトプラグ２５３は、第１下部配線２５１と第１周辺配線２５５との間で第１下部配線２５１上の中央領域に配置されることができる。但し、これに限定されず、第１周辺コンタクトプラグ２５３は、同じレベルに配置される第２周辺コンタクトプラグ２５４ａ、２５４ｂと交差するように配置されることができる。一例示において、第２周辺コンタクトプラグ２５４ａ、２５４ｂは、第２下部配線２５２上で第２方向（Ｙ方向）に離隔する第２－１コンタクトプラグ２５４ａ及び第２－２コンタクトプラグ２５４ｂを含むことができる。
【0062】
第１及び第２周辺配線２５５、２５６の垂直方向（Ｚ方向）への高さは、第１及び第２下部配線２５１、２５２の垂直方向（Ｚ方向）への高さよりも高いことができる。
【0063】
第１周辺コンタクトプラグ２５３は、垂直方向（Ｚ方向）に向かうにつれて幅が線形に増加することができる。第１周辺コンタクトプラグ２５３は第３側面ＣＳを有し、上記第３側面ＣＳは円柱の側面形状を有することができる。
【0064】
第１周辺配線２５５は、第１周辺コンタクトプラグ２５３の上面から延び、上記第１周辺コンタクトプラグ２５３の第３側面ＣＳから延びる第４側面ＬＳを有することができる。一例示において、第２周辺コンタクトプラグ２５４ａ、２５４ｂは、第１周辺コンタクトプラグ２５３と同様に、第３側面ＣＳを有することができ、第２周辺配線２５６は第２周辺コンタクトプラグ２５４ａ、２５４ｂの上面と接触し、第２周辺コンタクトプラグ２５４ａ、２５４ｂの第３側面ＣＳから延びる第４側面ＬＳを有することができる。
【0065】
第１周辺コンタクトプラグ２５３の第３側面ＣＳ及び第１周辺配線２５５の第４側面ＬＳが接する境界地点Ｐ２における側面プロファイルは非線形に変わり得る。第２周辺コンタクトプラグ２５４の第３側面ＣＳ及び第２周辺配線２５６の第４側面ＬＳが接する境界地点Ｐ２でも同様に、側面プロファイルは非線形に変わり得る。
【0066】
第１周辺コンタクトプラグ２５３及び第１周辺配線２５５は、デュアルダマシン工程によって提供及び／または形成されることができる。第２周辺コンタクトプラグ２５４ａ、２５４ｂ及び第２周辺配線２５６もデュアルダマシン工程によって提供及び／または形成されることができる。
【0067】
第１周辺配線２５５の上面及び第２周辺配線２５６の上面は、図３の第２ウォールパターンＭＬ１ａ、ＭＬ１ｂの上面と同じレベルに配置されることができる。一例示において、第１周辺配線２５５の上面及び第２周辺配線２５６の上面から第３側面ＣＳ及び第４側面ＬＳが接する境界地点Ｐ２までの深さは、図３の第２ウォールパターンＭＬ１ａ、ＭＬ１ｂの上面から第１側面ＭＣＳ及び第２側面ＭＬＳが接する境界地点Ｐ１までの深さよりも小さいことができる。
【0068】
実施形態に係る半導体装置は、キャパシタ構造物と第１方向（Ｘ方向）に離隔する下部配線構造物２５０を含み、上記下部配線構造物２５０は周辺コンタクトプラグ２５３、２５４ａ、２５４ｂ及び上記周辺コンタクトプラグ２５３、２５４ａ、２５４ｂ上の第１及び第２周辺配線２５５、２５６を含み、第１周辺コンタクトプラグ２５３と第１周辺配線２５５及び第２周辺コンタクトプラグ２５４ａ、２５４ｂと第２周辺配線２５６は、デュアルダマシン工程によって形成されることができる。これにより、第１及び第２周辺配線２５５、２５６の整列不良（ミスアライメント）を最小化して信頼性が改善された下部配線構造物２５０を提供することができる。
【0069】
図６ａは、半導体装置のキャパシタ構造物の他の一実施形態を示す斜視図であり、図６ｂは、図６ａのキャパシタ構造物の第１及び第２上部電極構造物の一実施形態を示す平面図であり、図７は、図６ｂのキャパシタ構造物のＩＩＩ－ＩＩＩ’線に沿った一実施形態を示す断面図である。
【0070】
【0071】
図６ａ～図７を参照すると、キャパシタ構造物２００’は、第１及び第２下部電極構造物２１０Ｂ、２２０Ｂ、上記第１及び第２下部電極構造物２１０Ｂ、２２０Ｂ上に配置される第１及び第２中間電極構造物２１０Ｌ、２２０Ｌ、上記第１及び第２中間電極構造物２１０Ｌ、２２０Ｌ上に配置される第１及び第２上部電極構造物２１０Ｕ、２２０Ｕ、第１及び第２下部電極構造物２１０Ｂ、２２０Ｂの間に配置される第１絶縁層ＩＬ０、並びに第１及び第２中間電極構造物２１０Ｌ、２２０Ｌの間に配置される第２絶縁層ＩＬ１、並びに第１及び第２上部電極構造物２１０Ｕ、２２０Ｕの間に配置される第３絶縁層ＩＬ２を含むことができる。
【0072】
第１及び第２下部電極構造物２１０Ｂ、２２０Ｂは、図２ｂのキャパシタ構造物２００の第１及び第２下部電極構造物２１０Ｂ、２２０Ｂに対応することができる。第１及び第２中間電極構造物２１０Ｌ、２２０Ｌは、図２ｃのキャパシタ構造物２００の第１及び第２電極構造物２１０、２２０に対応することができる。
【0073】
第１及び第２上部電極構造物２１０Ｕ、２２０Ｕは、第１及び第２中間電極構造物２１０Ｌ、２２０Ｌ上に配置されることができる。第１上部電極構造物２１０Ｕ及び第２上部電極構造物２２０Ｕは互いに異なる電位を有することができる。
【0074】
第１上部電極構造物２１０Ｕは、第１上部電極ＭＣ２ａ、ＭＬ２ａ、及び第１上部電極ＭＣ２ａ、ＭＬ２ａを連結し、第１方向（Ｘ方向）に延びる第１上部連結部ＵＣＰ１を含むことができる。第１上部電極ＭＣ２ａ、ＭＬ２ａは、第１上部連結部ＵＣＰ１から第２方向（Ｙ方向）に突出して延びるライン形状を有することができる。第１上部電極ＭＣ２ａ、ＭＬ２ａは、第１上部連結部ＵＣＰ１から分岐する第１フィンガ部ＦＰ１を構成することができる。一例示において、第１上部電極ＭＣ２ａ、ＭＬ２ａは、第１中間電極構造物２１０Ｌの第１電極ＭＣ１ａ、ＭＬ１ａ及び第１下部電極構造物２１０Ｂの第１下部電極ＭＬ０ａと垂直方向（Ｚ方向）に重なることができる。第１上部連結部ＵＣＰ１は、第２中間電極構造物２２０Ｌの第２連結部ＣＰ２及び第１下部電極構造物２１０Ｂの第１下部連結部ＢＣＰ１と垂直方向（Ｚ方向）に重なることができる。
【0075】
第２上部電極構造物２２０Ｕは、第２上部電極ＭＣ２ｂ、ＭＬ２ｂ、及び第２上部電極ＭＣ２ｂ、ＭＬ２ｂを連結し、第１方向（Ｘ方向）に延びる第２上部連結部ＵＣＰ２を含むことができる。第２上部電極ＭＣ２ｂ、ＭＬ２ｂは、第２上部連結部ＵＣＰ２から第２方向（Ｙ方向）に突出して延びるライン形状を有することができる。第２上部電極ＭＣ２ｂ、ＭＬ２ｂは、第２上部連結部ＵＣＰ２から分岐する第２フィンガ部ＦＰ２を構成することができる。一例示において、第２上部電極ＭＣ２ｂ、ＭＬ２ｂは、第２中間電極構造物２２０Ｌの第２電極ＭＣ１ｂ、ＭＬ１ｂ及び第２下部電極構造物２２０Ｂの第２下部電極ＭＬ０ｂと垂直方向（Ｚ方向）に重なることができる。第２上部連結部ＵＣＰ２は、第１中間電極構造物２１０Ｌの第１連結部ＣＰ１及び第２下部電極構造物２２０Ｂの第２下部連結部ＢＣＰ２と垂直方向（Ｚ方向）に重なることができる。
【0076】
第１上部電極ＭＣ２ａ、ＭＬ２ａ及び第２上部電極ＭＣ２ｂ、ＭＬ２ｂは、第１方向（Ｘ方向）に交互に配置されることができる。第１上部連結部ＵＣＰ１は、第２上部連結部ＵＣＰ２と第２方向（Ｙ方向）に離隔することができる。第１上部電極ＭＣ２ａ、ＭＬ２ａ及び第２上部電極ＭＣ２ｂ、ＭＬ２ｂは、導電性物質を含むことができる。
【0077】
第１上部電極ＭＣ２ａ、ＭＬ２ａ及び第２上部電極ＭＣ２ｂ、ＭＬ２ｂのそれぞれは、第３ウォールパターンＭＣ２ａ、ＭＣ２ｂ及び上記第３ウォールパターンＭＣ２ａ、ＭＣ２ｂから延びる第４ウォールパターンＭＬ２ａ、ＭＬ２ｂを含むことができる。一例示において、第３ウォールパターンＭＣ２ａ、ＭＣ２ｂは第２ウォールパターンＭＬ１ａ、ＭＬ１ｂ上に接触することができる。第３ウォールパターンＭＣ２ａ、ＭＣ２ｂは、第２－１ウォールパターンＭＬ１ａ上に配置される第３－１ウォールパターンＭＣ２ａ及び第２－２ウォールパターンＭＬ１ｂ上に配置される第３－２ウォールパターンＭＣ２ｂを含むことができる。
【0078】
第１ウォールパターンＭＣ１ａ、ＭＣ１ｂは第１－１側面ＭＣＳ１を含み、第２ウォールパターンＭＬ１ａ、ＭＬ１ｂは第１－１側面ＭＣＳ１から延びる第２－１側面ＭＬＳ１を含むことができる。
【0079】
第３ウォールパターンＭＣ２ａ、ＭＣ２ｂは第１－２側面ＭＣＳ２を含み、第４ウォールパターンＭＬ２ａ、ＭＬ２ｂは第１－２側面ＭＣＳ２から延びる第２－２側面ＭＬＳ２を含むことができる。
【0080】
第１ウォールパターンＭＣ１ａ、ＭＣ１ｂ及び第３ウォールパターンＭＣ２ａ、ＭＣ２ｂは、垂直方向（Ｚ方向）に向かうにつれて第１方向（Ｘ方向）に線形に広がる幅を有することができる。第１－１側面ＭＣＳ１及び第１－２側面ＭＣＳ２は線形形状を有することができる。第２ウォールパターンＭＬ１ａ、ＭＬ１ｂ及び第４ウォールパターンＭＬ２ａ、ＭＬ２ｂは、垂直方向（Ｚ方向）に向かうにつれて第１方向（Ｘ方向）に非線形に広がる幅を有することができる。第２－１側面ＭＬＳ１及び第２－２側面ＭＬＳ２は、曲面形状を有することができる。
【0081】
第１－１側面ＭＣＳ１及び第２－１側面ＭＬＳ１の境界地点Ｐ１及び第１－２側面ＭＣＳ２及び第２－２側面ＭＬＳ２の境界地点Ｐ１’における側面プロファイルは非線形に変わり得る。
【0082】
第３ウォールパターンＭＣ２ａ、ＭＣ２ｂの垂直方向（Ｚ方向）への高さは、第１ウォールパターンＭＣ１ａ、ＭＣ１ｂの垂直方向（Ｚ方向）への高さよりも大きいことができる。但し、これに限定されるものではなく、第３ウォールパターンＭＣ２ａ、ＭＣ２ｂの垂直方向（Ｚ方向）への高さは、第１ウォールパターンＭＣ１ａ、ＭＣ１ｂの垂直方向（Ｚ方向）への高さと実質的に同一であることができる。
【0083】
第４ウォールパターンＭＬ２ａ、ＭＬ２ｂの垂直方向（Ｚ方向）への高さは、第２ウォールパターンＭＬ１ａ、ＭＬ１ｂの垂直方向（Ｚ方向）への高さよりも大きいことができる。一例示において、第２ウォールパターンＭＬ１ａ、ＭＬ１ｂの上面における第１方向（Ｘ方向）への幅は、第４ウォールパターンＭＬ２ａ、ＭＬ２ｂの上面における第１方向（Ｘ方向）への幅と実質的に同じであり得る。
【0084】
第３ウォールパターンＭＣ２ａ、ＭＣ２ｂ及び第４ウォールパターンＭＬ２ａ、ＭＬ２ｂのそれぞれは、第２方向（Ｙ方向）に延びるライン形状を有し、デュアルダマシン工程によって形成されることができる。
【0085】
第３ウォールパターンＭＣ２ａ、ＭＣ２ｂの底面、第３ウォールパターンＭＣ２ａ、ＭＣ２ｂの第１－２側面ＭＣＳ２及び第４ウォールパターンＭＬ２ａ、ＭＬ２ｂの第２－２側面ＭＬＳ２は、第２バリア導電膜ＭＢ２ａ、ＭＢ２ｂによって覆われることができる。一例示において、第２－１バリア導電膜ＭＢ２ａは、第３－１ウォールパターンＭＣ２ａの底面、第３－１ウォールパターンＭＣ２ａの第１－２側面ＭＣＳ２及び第４－１ウォールパターンＭＬ２ａの第２－２側面ＭＬＳ２に沿って延びることができる。一例示において、第２－２バリア導電膜ＭＢ２ｂは、第３－２ウォールパターンＭＣ２ｂの底面、第３－２ウォールパターンＭＣ２ｂの第１－２側面ＭＣＳ２及び第４－２ウォールパターンＭＬ２ｂの第２－２側面ＭＬＳ２に沿って延びることができる。一例示において、第２バリア導電膜ＭＢ２ａ、ＭＢ２ｂは、第１バリア導電膜ＭＢａ、ＭＢｂと同じ物質を含むことができる。
【0086】
第３－１ウォールパターンＭＣ２ａ、第３－２ウォールパターンＭＣ２ｂ、及び第３絶縁層ＩＬ２によって形成されたキャパシタは、第３静電容量Ｃ３を有することができる。第４－１ウォールパターンＭＬ２ａ、第４－２ウォールパターンＭＬ２ｂ、及び第３絶縁層ＩＬ２によって形成されたキャパシタは、第４静電容量Ｃ４を有することができる。第４静電容量Ｃ４は、第３静電容量Ｃ３よりも大きいことができる。
【0087】
図８ａは、半導体装置の下部配線構造物の他の一実施形態を示す斜視図であり、図８ｂは、図８ａの下部配線構造物の一実施形態を示す平面図であり、図９は、図８ｂの下部配線構造物のＩＶ－ＩＶ’線に沿った一実施形態を示す断面図である。
【0088】
図８ａ、図８ｂ、及び図９を参照すると、下部配線構造物２５０’は、図１ｃを参照して周辺回路構造物ＰＥＲＩでメモリセル構造物ＣＥＬＬの第１領域Ｒ１の下に配置されることができる。下部配線構造物２５０’は、構造物ＰＥＲＩでメモリセル構造物ＣＥＬＬの第２領域Ｒ２の下に配置されたキャパシタ構造物２００’と第１方向（Ｘ方向）に離隔することができる。
【0089】
下部配線構造物２５０’は、第１配線構造物２５０Ａ’及び第２配線構造物２５０Ｂ’を含むことができる。第１配線構造物２５０Ａ’は、第２配線構造物２５０Ｂ’と第１方向（Ｘ方向）に交互に配置されることができる。
【0090】
第１配線構造物２５０Ａ’は、第２方向（Ｙ方向）に延びる第１下部配線２５１、上記第１下部配線２５１上に配置される第１周辺コンタクトプラグ２５３、上記第１周辺コンタクトプラグ２５３上に配置され、第２方向（Ｙ方向）に延びる第１周辺配線２５５、第１周辺配線２５５上の第３周辺コンタクトプラグ２５７ａ、２５７ｂ、及び第３周辺コンタクトプラグ２５７ａ、２５７ｂ上に配置され、第２方向（Ｙ方向）に延びる第３周辺配線２５９を含むことができる。
【0091】
第１配線構造物２５０Ａ’は、図４ａの第１配線構造物２５０Ａに第３周辺コンタクトプラグ２５７ａ、２５７ｂ及び第３周辺配線２５９が付加した配線構造物であることができる。
【0092】
第２配線構造物２５０Ｂ’は、第２方向（Ｙ方向）に延びる第２下部配線２５２、上記第２下部配線２５２上に配置される第２周辺コンタクトプラグ２５４ａ、２５４ｂ、上記第２周辺コンタクトプラグ２５４ａ、２５４ｂ上に配置され、第２方向（Ｙ方向）に延びる第２周辺配線２５６、第２周辺配線２５６上の第４周辺コンタクトプラグ２５８、及び第４周辺コンタクトプラグ２５８上の第４周辺配線２６０を含むことができる。
【0093】
第２配線構造物２５０Ｂ’は、図４ａの第２配線構造物２５０Ｂに第４周辺コンタクトプラグ２５８及び第４周辺配線２６０が付加した配線構造物であることができる。
【0094】
第１配線構造物２５０Ａ’の第３周辺コンタクトプラグ２５７ａ、２５７ｂは、第２配線構造物２５０Ｂ’の第４周辺コンタクトプラグ２５８と同じレベルに配置されることができる。第３周辺配線２５９及び第４周辺配線２６０は、同じレベルに配置されることができる。
【0095】
第３周辺コンタクトプラグ２５７ａ、２５７ｂ及び第４周辺コンタクトプラグ２５８は、コンタクト構造物として円柱形状を有することができる。第３周辺コンタクトプラグ２５７ａ、２５７ｂ及び第４周辺コンタクトプラグ２５８はビアホール形状を有することができる。第３周辺配線２５９及び第４周辺配線２６０は、第２方向（Ｙ方向）に延びるライン形状を有することができる。
【0096】
第３周辺コンタクトプラグ２５７ａ、２５７ｂ及び第３周辺配線２５９は、デュアルダマシン工程によって提供及び／または形成されることができる。第４周辺コンタクトプラグ２５８及び第４周辺配線２６０もまた、上記デュアルダマシン工程によって提供及び／または形成されることができる。
【0097】
第３周辺コンタクトプラグ２５７ａ、２５７ｂは、第１周辺配線２５５と第３周辺配線２５９との間で第１周辺配線２５５上で第２方向（Ｙ方向）に離隔する第３－１周辺コンタクトプラグ２５７ａ及び第３－２周辺コンタクトプラグ２５７ｂを含むことができる。第４周辺コンタクトプラグ２５８は、第２周辺配線２５６と第４周辺配線２６０との間で第２周辺配線２５６の中央領域に配置されることができる。但し、これに限定されず、第４周辺コンタクトプラグ２５８は、同じレベルに配置される第３周辺コンタクトプラグ２５７ａ、２５７ｂと交差するように配置されることができる。
【0098】
第３及び第４周辺配線２５９、２６０の垂直方向（Ｚ方向）への高さは、第１及び第２周辺配線２５５、２５６の垂直方向（Ｚ方向）への高さよりも高いことができる。
【0099】
第１周辺コンタクトプラグ２５３は、垂直方向（Ｚ方向）に向かうにつれて幅が線形に増加することができる。第１周辺コンタクトプラグ２５３は第３－１側面ＣＳ１を有し、上記第３－１側面ＣＳ１は円柱の側面形状を有することができる。
【0100】
第１周辺配線２５５は、第１周辺コンタクトプラグ２５３の上面と接触し、上記第１周辺コンタクトプラグ２５３の第３－１側面ＣＳ１から延びる第４－１側面ＬＳ１を有することができる。
【0101】
第４周辺コンタクトプラグ２５８は、垂直方向（Ｚ方向）に向かうにつれて幅が線形に増加することができる。第４周辺コンタクトプラグ２５８は第３－２側面ＣＳ２を有し、上記第３－２側面ＣＳ２は円柱の側面形状を有することができる。第３周辺コンタクトプラグ２５７ａ、２５７ｂは、第４周辺コンタクトプラグ２５８と同様に第３－２側面ＣＳ２を有することができる。
【0102】
第４周辺配線２６０は、第４周辺コンタクトプラグ２５８の上面から延び、上記第４周辺コンタクトプラグ２５８の第３－２側面ＣＳ２から延びる第４－２側面ＬＳ２を有することができる。
【0103】
第１周辺コンタクトプラグ２５３の第３－１側面ＣＳ１及び第１周辺配線２５５の第４－１側面ＬＳ１が接する境界地点Ｐ２及び第３周辺コンタクトプラグ２５７ａ、２５７ｂの第３－２側面ＣＳ２及び第３周辺配線２５９の第４－２側面ＬＳ２が接する境界地点Ｐ２’における側面プロファイルは非線形に変わり得る。
【0104】
第３周辺配線２５９の上面及び第４周辺配線２６０の上面は、図７の第４ウォールパターンＭＬ２ａ、ＭＬ２ｂの上面と同じレベルに配置されることができる。一例示において、第３周辺配線２５９の上面及び第４周辺配線２６０の上面から第３－２側面ＣＳ２及び第４－２側面ＬＳ２が接する境界地点Ｐ２’までの深さは、図７の第４ウォールパターンＭＬ２ａ、ＭＬ２ｂの上面から第１－２側面ＭＣＳ２及び第２－２側面ＭＬＳ２が接する境界地点Ｐ１’までの深さよりも小さいことができる。
【0105】
図１０は、本発明の実施形態に係る半導体装置の断面図である。
【0106】
図１０を参照すると、半導体装置１０は、基板２０１を含む周辺回路構造物ＰＥＲＩ及びプレート層１０１を含むメモリセル構造物ＣＥＬＬを含むことができる。
【0107】
周辺回路構造物ＰＥＲＩは、基板２０１、基板２０１内の不純物領域２０５及び素子分離領域２０９、基板２０１上に配置された回路素子２２１、周辺領域絶縁層２９０、下部配線構造物２５０を含むことができる。
【0108】
基板２０１は、第１方向（Ｘ方向）と第２方向（Ｙ方向）に延びる上面を有することができる。基板２０１には、素子分離領域２０９によって活性領域が定義されることができる。上記活性領域の一部には、不純物を含む不純物領域２０５が配置されることができる。基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体を含むことができる。基板２０１はバルクウェハまたはエピタキシャル層として提供されることもできる。例えば、基板２０１はバルクシリコンまたはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）であり得る。
【0109】
回路素子２２１は、プレーナ（ｐｌａｎａｒ）トランジスタを含むことができる。各回路素子２２１は、回路ゲート誘電層２２２、スペーサ層２２４、及び回路ゲート電極２２５を含むことができる。回路ゲート電極２２５の両側において、基板２０１内にソース／ドレイン領域として不純物領域２０５が配置されることができる。
【0110】
絶縁層ＩＬは、基板２０１上で回路素子２２１上に配置されることができる。周辺領域絶縁層２９０は、互いに異なる工程段階で形成された複数の絶縁層を含むことができる。絶縁層ＩＬは、絶縁性物質からなることができる。
【0111】
下部配線構造物２５０は、回路素子２２１及び不純物領域２０５と電気的に連結されることができる。下部配線構造物２５０は、下部配線（例：図４ａの第１下部配線２５１）、周辺配線（例：図４ａの第１周辺配線２５５）、及び上記下部配線と上記周辺配線との間のコンタクトプラグ（例：図４ａの第１周辺コンタクトプラグ２５３）で構成されることができる。上記下部配線及び上記周辺配線はライン状を有し、上記コンタクトプラグは、ビアホール形状を有することができる。上記下部配線構造物２５０によって回路素子２２１に電気信号が印加されることができる。図示していない領域で、回路ゲート電極２２５にも下部配線構造物２５０が連結されることができる。
【0112】
キャパシタ構造物２００は、下部配線構造物２５０と第１方向（Ｘ方向）に離隔して周辺回路構造物ＰＥＲＩの第２領域Ｒ２上に配置されることができる。キャパシタ構造物２００は、基板２０１の素子分離領域２０９上に配置されることができる。上記キャパシタ構造物２００は、下部配線構造物２５０の下部配線、周辺配線、及び上記下部配線と上記周辺配線との間に配置される周辺コンタクトプラグと同じ工程で形成される下部電極、第１ウォールパターン、及び上記第１ウォールパターンから延びる第２ウォールパターンを含む第１及び第２電極を含むことができる。
【0113】
メモリセル構造物ＣＥＬＬは、第１及び第２領域Ｒ１、Ｒ２を有し、ソース構造物ＳＳ、ソース構造物ＳＳ上に積層されたゲート電極１３０、ゲート電極１３０と交互に積層される層間絶縁層１４０、ゲート電極１３０の積層構造物を貫通するように配置されるチャネル構造物ＣＨ、及びゲート電極１３０と連結され、垂直方向に延びるコンタクトプラグ１７０を含むことができる。メモリセル構造物ＣＥＬＬは、ゲート電極１３０の下に配置される水平絶縁層１１３、プレート層１０１を貫通するように配置される基板絶縁層１２１、コンタクトプラグ１７０上のスタッド１８５、及びゲート電極１３０を覆うセル領域絶縁層１９０をさらに含むことができる。
【0114】
メモリセル構造物ＣＥＬＬにおいて、第１領域Ｒ１はゲート電極１３０が垂直方向に積層され、メモリセルを成すか、またはコンタクトプラグ１７０と連結される領域であることができる。第２領域Ｒ２は、プレート層１０１の外側領域であることができる。
【0115】
ソース構造物ＳＳは、順次積層されたプレート層１０１、第１水平導電層１０２、及び第２水平導電層１０４を含むことができる。プレート層１０１はプレートの形態を有し、半導体装置１００の共通ソースラインの少なくとも一部として機能することができる。プレート層１０１は導電性物質を含むことができ、例えば、半導体物質を含むことができる。プレート層１０１は不純物をさらに含むことができる。プレート層１０１は、多結晶シリコン層などの多結晶半導体層またはエピタキシャル層として提供されることができる。
【0116】
第１及び第２水平導電層１０２、１０４は、チャネル構造物ＣＨが配置された領域において、プレート層１０１の上面上に順次積層されて配置されることができる。第１水平導電層１０２は、半導体装置１００の共通ソースラインの一部として機能することができ、例えば、プレート層１０１と共に共通ソースラインとして機能することができる。第１水平導電層１０２は、チャネル構造物ＣＨ内のチャネル層と直接連結されることができる。第１及び第２水平導電層１０２、１０４は半導体物質を含むことができ、例えば多結晶シリコンを含むことができる。
【0117】
水平絶縁層１１３は、第１水平導電層１０２と同じレベルでプレート層１０１上に配置されることができる。水平絶縁層１１３は、プレート層１０１上に交互に積層された第１及び第２水平絶縁層１１１、１１２を含むことができる。水平絶縁層１１３は、半導体装置１００の製造工程において一部が第１水平導電層１０２と置換（ｒｅｐｌａｃｅｍｅｎｔ）された後に残存する層であることができる。水平絶縁層１１３は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。第１水平絶縁層１１１と第２水平絶縁層１１２は、互いに異なる絶縁物質を含むことができる。
【0118】
基板絶縁層１２１は、プレート層１０１、水平絶縁層１１３、及び第２水平導電層１０４を貫通するように配置されることができる。基板絶縁層１２１は、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。
【0119】
ゲート電極１３０は、プレート層１０１上に垂直方向に離隔して積層されて、層間絶縁層１４０と共に積層構造物を成すことができる。上記積層構造物は、垂直方向に積層された下部及び上部積層構造物を含むことができる。ゲート電極１３０は、ストリング選択トランジスタを成す第１上部ゲート電極１３０Ｕ１、１３０Ｕ２、複数のメモリセルを成すメモリゲート電極１３０Ｍ、及び接地選択トランジスタを成す第２下部ゲート電極１３０Ｌ１、１３０Ｌ２を含むことができる。半導体装置１００の容量に応じてメモリセルを成すメモリゲート電極１３０Ｍの個数が決定されることができる。
【0120】
ゲート電極１３０は、第１領域Ｒ１上に垂直方向に互いに離隔して積層され、ｘ方向に沿って互いに異なる長さに延びて階段形態の段差構造を成すことができる。段差構造により、ゲート電極１３０は、下部のゲート電極１３０が上部のゲート電極１３０よりも長く延びて、層間絶縁層１４０から上部に露出するコンタクト領域１３０Ｐをそれぞれ有することができる。ゲート電極１３０は、端部領域であるコンタクト領域１３０Ｐでコンタクトプラグ１７０とそれぞれ連結されることができる。
【0121】
ゲート電極１３０は、金属物質、例えばタングステン（Ｗ）を含むことができる。実施形態によって、ゲート電極１３０は多結晶シリコンまたは金属シリサイド物質を含むことができる。ゲート電極１３０は、全体が同じ物質を含むことができる。例示的な実施形態において、ゲート電極１３０は拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができ、例えば、上記拡散防止膜はタングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはこれらの組み合わせを含むことができる。
【0122】
層間絶縁層１４０は、ゲート電極１３０の間に配置されることができる。層間絶縁層１４０もゲート電極１３０と同様に、プレート層１０１の上面に、垂直方向に互いに離隔しｘ方向に延びるように配置されることができる。層間絶縁層１４０は、シリコン酸化物またはシリコン窒化物などの絶縁性物質を含むことができる。
【0123】
チャネル構造物ＣＨは、ゲート電極１３０を貫通して垂直方向（Ｚ方向）に延び、プレート層１０１と連結されることができる。チャネル構造物ＣＨは、それぞれ１つのメモリセルストリングを成し、プレート層１０１上に行と列を成しながら互いに離隔して配置されることができる。チャネル構造物ＣＨは、Ｘ－Ｙ平面において、格子縞を形成するように配置されるか、一方向に千鳥状に配置されることができる。チャネル構造物ＣＨは柱状を有し、プレート層１０１に近いほど狭くなる傾斜した側面を有することができる。
【0124】
チャネル構造物ＣＨは、垂直方向に積層された下部及び上部チャネル構造物ＣＨ１、ＣＨ２を含むことができる。チャネル構造物ＣＨは、下部チャネル構造物ＣＨ１と上部チャネル構造物ＣＨ２が連結された形態を有することができ、連結領域において幅の差による折り曲げ部を有することができる。但し、実施形態によって、垂直方向（Ｚ方向）に沿って積層されるチャネル構造物の個数は多様に変更されることができる。チャネル構造物ＣＨのそれぞれは、チャネルホール内に配置されたチャネル層、ゲート誘電層、チャネル埋め込み絶縁層、及び上端のチャネルパッドを含むことができる。
【0125】
コンタクトプラグ１７０は、ゲート電極１３０のコンタクト領域１３０Ｐと連結されることができる。コンタクトプラグ１７０は、セル領域絶縁層１９０の少なくとも一部を貫通し、上部に露出したゲート電極１３０のコンタクト領域１３０Ｐのそれぞれと連結されることができる。コンタクトプラグ１７０は、コンタクト領域１３０Ｐの下でゲート電極１３０を貫通し、第２水平導電層１０４、水平絶縁層１１３、及びプレート層１０１を貫通して、周辺回路構造物ＰＥＲＩ内の下部配線構造物２５０と連結されることができる。
【0126】
コンタクトプラグ１７０は、コンタクト絶縁層１６０によってコンタクト領域１３０Ｐの下のゲート電極１３０と離隔することができる。コンタクトプラグ１７０は、基板絶縁層１２１によってプレート層１０１、水平絶縁層１１３、及び第２水平導電層１０４と離隔することができる。
【0127】
コンタクトプラグ１７０のそれぞれは、コンタクト領域１３０Ｐにおいて水平に拡張した形態を有することができる。コンタクトプラグ１７０は、垂直方向（Ｚ方向）に沿って延びる垂直延在部１７０Ｖ及び垂直延在部１７０Ｖから水平方向に延びてゲート電極１３０と接触する水平延在部１７０Ｈを含むことができる。水平延在部１７０Ｈは、垂直延在部１７０Ｖの周囲に沿って配置され、ゲート電極１３０によって全体側面が囲まれることができる。コンタクトプラグ１７０は、コンタクト絶縁層１６０によって、コンタクト領域１３０Ｐの下のゲート電極１３０、すなわち電気的に連結されないゲート電極１３０と離隔することができる。
【0128】
コンタクトプラグ１７０は、導電性物質、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びこれらの合金のうち少なくとも１つを含むことができる。一部実施形態において、コンタクトプラグ１７０は、側面及び底面に沿って延びるバリア層を含んだり、内部にエアギャップを有したりすることもできる。
【0129】
コンタクト絶縁層１６０は、コンタクト領域１３０Ｐの下でコンタクトプラグ１７０の各側面を囲むように配置されることができる。コンタクト絶縁層１６０は、コンタクトプラグ１７０のそれぞれの周囲で、垂直方向（Ｚ方向）に沿って互いに離隔して配置されることができる。コンタクト絶縁層１６０は、ゲート電極１３０とそれぞれ実質的に同じレベルに配置されることができる。コンタクト絶縁層１６０は絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。
【0130】
スタッド１８５は、メモリセル構造物ＣＥＬＬ内のメモリセルと電気的に連結されるセル配線構造物を構成することができる。スタッド１８５はチャネル構造物ＣＨ及びコンタクトプラグ１７０と連結され、チャネル構造物ＣＨ及びゲート電極１３０と電気的に連結されることができる。スタッド１８５は金属を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
【0131】
セル領域絶縁層１９０は、ゲート電極１３０の積層構造物及びコンタクトプラグ１７０などを覆うように配置されることができる。セル領域絶縁層１９０は、絶縁性物質からなることができ、複数の絶縁層からなることもできる。
【0132】
貫通プラグ１６４及びキャパシタコンタクト１６５は、プレート層１０１の外側領域であるメモリセル領域ＣＥＬＬの第２領域Ｒ２に配置され、セル領域絶縁層１９０を貫通して周辺回路領域ＰＥＲＩに延びることができる。貫通プラグ１６４及びキャパシタコンタクト１６５は、メモリセル領域ＣＥＬＬのスタッド１８５と周辺回路領域ＰＥＲＩの下部配線構造物２５０と連結するように配置されることができる。貫通プラグ１６４及びキャパシタコンタクト１６５は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属物質を含むことができる。貫通プラグ１６４及びキャパシタコンタクト１６５は、コンタクトプラグ１７０と同じ工程段階で形成されて、同じ物質を含むことができ、同じ内部構造を有することができる。
【0133】
キャパシタ構造物２００は、第２領域Ｒ２で配置され、周辺回路領域ＰＥＲＩとメモリセル領域ＣＥＬＬにわたって配置されることができる。キャパシタ構造物２００は電荷を貯蔵する機能を実行することができる。キャパシタ構造物２００は、第１電極構造物２１０、第２電極構造物２２０、及び絶縁層ＩＬを含むことができる。キャパシタ構造物２００は、素子分離領域２０９上に配置され、上記素子分離領域２０９と垂直方向に重なることができる。
【0134】
図１１ａ～図１１ｇは、半導体素子の製造方法の一実施形態を示す図面である。図１１ａ～図１１ｇを参照して、図１０の周辺回路構造物ＰＥＲＩの下部配線構造物２５０及びキャパシタ構造物２００の製造工程を説明する。
【0135】
図１１ａを参照すると、基板２０１上の第１絶縁層ＩＬ０、第１領域Ｒ１上の第１及び第２下部配線２５１、２５２、第２領域Ｒ２上の第１及び第２下部電極ＭＬ０ａ、ＭＬ０ｂ、第１絶縁層ＩＬ０上の第２絶縁層ＩＬ１、第２絶縁層ＩＬ１上の導電性ライナー３０１、及び導電性ライナー３０１上の第１層間絶縁膜３０２を順次形成することができる。
【0136】
第１絶縁層ＩＬ０は基板２０１上に形成されることができる。第１及び第２下部配線２５１、２５２並びに第１及び第２下部電極ＭＬ０ａ、ＭＬ０ｂは、第１絶縁層ＩＬ０の上面に埋め込まれることができる。
【0137】
第１領域Ｒ１上の第１及び第２下部配線２５１、２５２並びに第２領域Ｒ２上の第１及び第２下部電極ＭＬ０ａ、ＭＬ０ｂは同じレベルで形成されることができる。第１及び第２下部配線２５１、２５２並びに第１及び第２下部電極ＭＬ０ａ、ＭＬ０ｂは、ダマシン工程によって形成されることができる。第１及び第２下部配線２５１、２５２と第１絶縁層ＩＬ０との間にバリア導電膜ＢＬａが形成されることができる。第１及び第２下部電極ＭＬ０ａ、ＭＬ０ｂと第１絶縁層ＩＬ０との間にバリア導電膜ＭＢ０が形成されることができる。
【0138】
第１絶縁層ＩＬ０上に第２絶縁層ＩＬ１、導電性ライナー３０１及び第１層間絶縁膜３０２が順次形成されることができる。
【0139】
導電性ライナー３０１は導電性物質を含むことができる。例えば、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、タングステン炭窒化物（ＷＣＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、バナジウム（Ｖ）、バナジウム窒化物（ＶＮ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、及びこれらの組み合わせのうち少なくとも１つを含むことができるが、これに制限されるものではない。
【0140】
第１層間絶縁膜３０２は、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）、及びこれらの組み合わせのうち少なくとも１つを含むことができるが、これに制限されるものではない。
【0141】
図１１ｂを参照すると、導電性ライナー３０１及び第１層間絶縁膜３０２をエッチングして第１領域Ｒ１から第２絶縁層ＩＬ１を露出させる第１トレンチＲＴ１ａ及び第２領域Ｒ２から第２絶縁層ＩＬ１を露出させる第２トレンチＲＴ２ａを形成することができる。
【0142】
第１トレンチＲＴ１ａは、第１及び第２下部配線２５１、２５２と垂直方向（Ｚ方向）に重なることができる。第２トレンチＲＴ２ａは、第１及び第２下部電極ＭＬ０ａ、ＭＬｂ０と垂直方向（Ｚ方向）に重なることができる。
【0143】
図１１ｃを参照すると、第１層間絶縁膜３０２上に順次的にハードマスク３０３及び第２層間絶縁膜３０４を形成することができる。ハードマスク３０３は、第１層間絶縁膜３０２を覆い、第１トレンチＲＴ１ａ及び第２トレンチＲＴ２ａを満たすことができる。上記ハードマスク３０３は、ＳＯＨ（ｓｐｉｎ－ｏｎ ｈａｒｄｍａｓｋ）を含むことができるが、これに限定されるものではない。ハードマスク３０３上に第２層間絶縁膜３０４が形成されることができる。一例示において、第２層間絶縁膜３０４は、第１層間絶縁膜３０２と同じ物質を含むことができるが、これに限定されず、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）及びこれらの組み合わせのうち少なくとも１つを含むことができる。
【0144】
図１１ｄを参照すると、第２層間絶縁膜３０４、ハードマスク３０３、第１層間絶縁膜３０２、及び導電性ライナー３０１を順次的にエッチングして、第１領域Ｒ１で第１開口部ＲＴ１ｂ及び第２領域Ｒ２で第２開口部ＲＴ２ｂを形成することができる。
【0145】
第１開口部ＲＴ１ｂは、第２層間絶縁膜３０４、ハードマスク３０３、第１層間絶縁膜３０２、及び導電性ライナー３０１を貫通して第１及び第２下部配線２５１、２５２と重なる第２絶縁層ＩＬ１の一領域を露出させることができる。
【0146】
第２開口部ＲＴ２ｂは、第２層間絶縁膜３０４、ハードマスク３０３、第１層間絶縁膜３０２、及び導電性ライナー３０１を貫通して第１及び第２下部電極ＭＬ０ａ、ＭＬｂ０と重なる第２絶縁層ＩＬ１の一領域を露出させることができる。
【0147】
図１１ｅを参照すると、第２絶縁層ＩＬ１を貫通して第１下部配線２５１を露出させるビアホールＶＰａ並びに第１及び第２下部電極ＭＬ０ａ、ＭＬ０ｂを露出させ、第２絶縁層ＩＬ１を貫通する第３開口部ＷＰａを形成することができる。第３開口部ＷＰａは、第１及び第２開口部ＲＴ１ｂ、ＲＴ２ｂを介してエッチングされて形成されることができる。ビアホールＶＰａは円柱形状であることができ、第３開口部ＷＰａは第２方向（Ｙ方向）に延びて第１及び第２下部電極ＭＬ０ａ、ＭＬｂ０を露出させるトレンチ形状であることができる。一例示において、ビアホールＶＰａの第１方向（Ｘ方向）への幅Ｗａは、第３開口部ＷＰａの第１方向（Ｘ方向）への幅Ｗｂよりも小さいことができる。第２層間絶縁膜３０４、ハードマスク３０３及び第１層間絶縁膜３０２の残りの部分は、エッチング後に除去されることができる。
【0148】
図１１ｆを参照すると、導電性ライナー３０１をエッチングマスクとして用いて第２絶縁層ＩＬ１内に第３トレンチＶＰｂ、第４トレンチＶＰｃ及び第５トレンチＷＰｂを形成することができる。
【0149】
第３トレンチＶＰｂは、ビアホールＶＰａと重なるため、第３トレンチＶＰｂはビアホールＶＰａと一体を成すことができる。第３トレンチＶＰｂは、ビアホールＶＰａ上に形成されて、ビアホールＶＰａの線形的側面から延びる曲げられた側面を有することができる。第３トレンチＶＰｂは、導電性ライナー３０１の上面から第３方向（Ｚ方向）に沿って上記曲げられた側面の下面までの第１高さＨ１を有することができる。
【0150】
第４トレンチＶＰｃは、第２下部配線２５２と重なる領域として構成され、図示されていない領域でビアホール（又は貫通プラグ）を介して第２下部配線２５２と連結されることができる。第４トレンチＶＰｃの垂直方向（Ｚ方向）への深さは、第３トレンチＶＰｂの垂直方向（Ｚ方向）への深さよりも小さいことができる。
【0151】
第５トレンチＷＰｂは、第３開口部ＷＰａと重なるため、第５トレンチＷＰｂは第３開口部ＷＰａと一体を成すことができる。第５トレンチＷＰｂは、第３開口部ＷＰａ上に形成されて、第３開口部ＷＰａの線形的側面から延びる曲げられた側面を有することができる。第５トレンチＷＰｂは、導電性ライナー３０１の上面から第３方向（Ｚ方向）に沿って上記曲げられた側面の第２高さＨ２を有することができる。上記第５トレンチＷＰｂの第２高さＨ２は、第３トレンチＶＰｂの第１高さＨ１よりも大きいことができる。第５トレンチＷＰｂは、第３トレンチＶＰｂよりも導電性ライナー３０１の上面からさらに深い深さまでエッチングされて形成されることができる。
【0152】
図１１ｇを参照すると、第３トレンチＶＰｂ内に第１周辺コンタクトプラグ２５３及び第１周辺配線２５５を形成し、第４トレンチＶＰｃ内に第２周辺配線２５６を形成し、第５トレンチＷＰｂ内に第１ウォールパターンＭＣ１ａ、ＭＣ１ｂ及び第２ウォールパターンＭＬ１ａ、ＭＬ１ｂを形成することができる。
【0153】
第１ウォールパターンＭＣ１ａ、ＭＣ１ｂ及び第２ウォールパターンＭＬ１ａ、ＭＬ１ｂを形成する前に、第５トレンチＷＰｂの底面及び側面に沿ってコンフォーマルにバリア導電膜ＭＢａ、ＭＢｂを形成することができる。
【0154】
第１周辺コンタクトプラグ２５３及び第１周辺配線２５５を形成する前に、第３トレンチＶＰｂの底面及び側面に沿ってバリア導電膜ＢＬｂを形成することができる。第２周辺配線２５６を形成する前に、第４トレンチＶＰｃの底面及び側面に沿って導電膜を形成することができる。
【0155】
実施形態に係る半導体装置の製造方法は、キャパシタ構造物２００の第１電極構造物２１０及び第２電極構造物２２０を下部配線構造物２５０と同じ工程で形成し、上記第１電極構造物２１０及び第２電極構造物２２０を構成する第１ウォールパターンＭＣ１ａ、ＭＣ１ｂ及び第２ウォールパターンＭＬ１ａ、ＭＬ１ｂを周辺コンタクトプラグ２５３及び周辺配線２５５と共にデュアルダマシン工程によって形成することができる。これにより、キャパシタ構造物２００と下部配線構造物２５０との間の離隔距離を最小化して、集積度が向上した半導体装置を提供することができる。
【0156】
図１２は、本発明の実施形態に係る半導体装置を含むデータ記憶システムを概略的に示した図面である。
【0157】
図１２を参照すると、データ記憶システム１０００は、半導体装置１１００及び半導体装置１１００と電気的に連結されるコントローラ１２００を含むことができる。データ記憶システム１０００は、１つまたは複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であることができる。例えば、データ記憶システム１０００は、１つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置または通信装置であることができる。
【0158】
半導体装置１１００は、不揮発性メモリ装置であることができ、例えば、図１ａ～図１ｃを参照して上述したＮＡＮＤフラッシュメモリ装置であることができる。半導体装置１１００は、第１構造物１１００Ｆ及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含むことができる。例示的な実施形態において、第１構造物１１００Ｆは第２構造物１１００Ｓの隣に配置されることもできる。第１構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物であることができる。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物であることができる。
【0159】
第２構造物１１００Ｓにおいて、各メモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むことができる。下部トランジスタＬＴ１、ＬＴ２の個数と上部トランジスタＵＴ１、ＵＴ２の個数は、実施形態によって多様に変形されることができる。
【0160】
例示的な実施形態において、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含むことができ、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２は、それぞれ下部トランジスタＬＴ１、ＬＴ２のゲート電極であることができる。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極であることができ、ゲート上部ラインＵＬ１、ＵＬ２はそれぞれ上部トランジスタＵＴ１、ＵＴ２のゲート電極であることができる。
【0161】
例示的な実施形態において、下部トランジスタＬＴ１、ＬＴ２は、直列に連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含むことができる。上部トランジスタＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含むことができる。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ２のうち少なくとも一つは、ゲート誘起ドレインリーク（ＧＩＤＬ）現象を用いてメモリセルトランジスタＭＣＴに記憶されたデータを削除する消去動作に用いられることができる。
【0162】
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、並びに第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第２構造物１１００Ｓまで延びる第１連結配線１１１５を介して第１構造物１１００Ｆ内でデコーダ回路１１１０と電気的に連結されることができる。ビットラインＢＬは、第２構造物１１００Ｓまで延びる第２連結配線１１２５を介して第１構造物１１００Ｆ内でページバッファ１１２０と電気的に連結されることができる。
【0163】
第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴのうち少なくとも１つの選択メモリセルトランジスタに対する制御動作を実行することができる。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御されることができる。半導体装置１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介してコントローラ１２００と通信することができる。入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延びる入出力連結配線１１３５を介してロジック回路１１３０と電気的に連結されることができる。
【0164】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインタフェース１２３０を含むことができる。実施形態によって、データ記憶システム１０００は複数の半導体装置１１００を含むことができ、この場合、コントローラ１２００は複数の半導体装置１１００を制御することができる。
【0165】
プロセッサ１２１０は、コントローラ１２００を含むデータ記憶システム１０００全体の動作を制御することができる。プロセッサ１２１０は、所定のファームウェアに従って動作することができ、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するコントローラインタフェース１２２１を含むことができる。コントローラインタフェース１２２１を介して、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み取ろうとするデータなどが伝送されることができる。ホストインタフェース１２３０は、データ記憶システム１０００と外部ホストとの間の通信機能を提供することができる。ホストインタフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御することができる。
【0166】
以上、本発明の実施形態を参照して説明したが、当該技術分野における熟練した当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明の多様な修正及び変更が可能であるということを理解することができる。
【符号の説明】
【0167】
ＣＥＬＬ 第１半導体構造物 ２１０ 第１電極構造物
ＰＥＲＩ 第２半導体構造物 ２２０ 第２電極構造物
２０１ 基板
ＭＣ１ａ、ＭＣ１ｂ 第１ウォールパターン
２００ キャパシタ構造物
ＭＬ１ａ、ＭＬ１ｂ 第２ウォールパターン
２５０ 下部配線構造物
１０１ プレート層
１３０ ゲート電極
ＣＨ チャネル構造物
ＰＥＲＩ 第２半導体構造物 ２２０ 第２電極構造物
２０１ 基板
ＭＣ１ａ、ＭＣ１ｂ 第１ウォールパターン
２００ キャパシタ構造物
ＭＬ１ａ、ＭＬ１ｂ 第２ウォールパターン
２５０ 下部配線構造物
１０１ プレート層
１３０ ゲート電極
ＣＨ チャネル構造物
【図1a】
【図1b】
【図1c】
【図2a】
【図2b】
【図2c】
【図3】
【図4a】
【図4b】
【図5】
【図6a】
【図6b】
【図7】
【図8a】
【図8b】
【図9】
【図10】
【図11a】
【図11b】
【図11c】
【図11d】
【図11e】
【図11f】
【図11g】
【図12】