特開 2025-14421 トランジスタ駆動装置、インバータ装置、トランジスタ駆動方法、トランジスタ駆動プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025014421

(43)【公開日】2025-01-30

(54)【発明の名称】トランジスタ駆動装置、インバータ装置、トランジスタ駆動方法、トランジスタ駆動プログラム

(51)【国際特許分類】

   H02M 1/08 20060101AFI20250123BHJP

   H02M 7/48 20070101ALI20250123BHJP

【ＦＩ】

H02M1/08 C

H02M1/08 A

H02M7/48 M

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023116953

(22)【出願日】2023-07-18

(71)【出願人】

【識別番号】000002107

【氏名又は名称】住友重機械工業株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100116274

【弁理士】

【氏名又は名称】富所 輝観夫

(72)【発明者】

【氏名】木内 康太

【テーマコード（参考）】

5H740

5H770

【Ｆターム（参考）】

5H740BA11

5H740BA12

5H740BB05

5H740BB09

5H740BB10

5H740BC01

5H740BC02

5H740HH05

5H740JA01

5H740JB01

5H740KK01

5H740MM01

5H770AA05

5H770BA01

5H770CA02

5H770DA03

5H770DA41

5H770EA01

5H770GA02

5H770GA03

5H770GA04

5H770GA07

5H770LA01X

(57)【要約】

【課題】ドライバがトランジスタに対して印加する制御信号におけるサージやノイズを効果的に抑制できるトランジスタ駆動装置等を提供する。
【解決手段】トランジスタ駆動装置３０は、入力される駆動パルス（ＰＷＭ信号）に応じて、トランジスタの制御端子に印加される制御信号（スイッチングパルス）を生成するドライバ１３５と、ドライバ１３５に電力を供給するドライバ電源回路４０であって、駆動パルス（ＰＷＭ信号）の立ち上がり期間において、ドライバ１３５に供給する電圧を一時的に低下させるドライバ電源回路４０と、を備える。駆動パルス（ＰＷＭ信号）は、ドライバ電源回路４０にも入力され、ドライバ電源回路４０は、入力される駆動パルス（ＰＷＭ信号）に基づくタイミングで、ドライバ１３５に供給する電圧を一時的に低下させる。
【選択図】図４

【特許請求の範囲】

【請求項1】

入力される駆動パルスに応じて、トランジスタの制御端子に印加される制御信号を生成するドライバと、
前記ドライバに電力を供給するドライバ電源回路であって、前記駆動パルスの立ち上がり期間において、前記ドライバに供給する電圧を一時的に低下させるドライバ電源回路と、
を備えるトランジスタ駆動装置。

【請求項2】

前記駆動パルスは、前記ドライバ電源回路にも入力され、
前記ドライバ電源回路は、入力される前記駆動パルスに基づくタイミングで、前記ドライバに供給する電圧を一時的に低下させる、
請求項１に記載のトランジスタ駆動装置。

【請求項3】

前記ドライバ電源回路は、入力される前記駆動パルスに対して所定の電圧低下遅延を付加する遅延回路を備え、当該電圧低下遅延が付加されたタイミングで、前記ドライバに供給する電圧を一時的に低下させる、請求項２に記載のトランジスタ駆動装置。

【請求項4】

前記ドライバ電源回路は、入力される前記駆動パルスに基づくタイミングで、所定の電圧低下期間の電圧低下パルスを生成する電圧低下パルス生成回路を備え、当該電圧低下期間に亘って前記ドライバに供給する電圧を低下させる、請求項２に記載のトランジスタ駆動装置。

【請求項5】

前記ドライバ電源回路は、前記ドライバに供給する電圧の低下量が所定の電圧低下限界に到達すると、当該電圧低下処理を停止する、請求項２から４のいずれかに記載のトランジスタ駆動装置。

【請求項6】

制御端子に印加される制御信号に応じたスイッチング動作によって直流を交流に変換するトランジスタと、
入力される駆動パルスに応じて、前記制御信号を生成するドライバと、
前記ドライバに電力を供給するドライバ電源回路であって、前記駆動パルスの立ち上がり期間において、前記ドライバに供給する電圧を一時的に低下させるドライバ電源回路と、
を備えるインバータ装置。

【請求項7】

ドライバによって、入力される駆動パルスに応じて、トランジスタの制御端子に印加される制御信号を生成することと、
前記ドライバに電力を供給するドライバ電源回路によって、前記駆動パルスの立ち上がり期間において、前記ドライバに供給する電圧を一時的に低下させることと、
を実行するトランジスタ駆動方法。

【請求項8】

ドライバによって、入力される駆動パルスに応じて、トランジスタの制御端子に印加される制御信号を生成することと、
前記ドライバに電力を供給するドライバ電源回路によって、前記駆動パルスの立ち上がり期間において、前記ドライバに供給する電圧を一時的に低下させることと、
をコンピュータに実行させるトランジスタ駆動プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、トランジスタ駆動装置等に関する。

【背景技術】

【0002】

特許文献１には、直流を交流に変換するインバータ装置が開示されている。インバータ装置は、ゲートやベース等の制御端子に印加される制御信号に応じたスイッチング動作によって交流を出力する典型的には複数のトランジスタを備える。トランジスタの前段に設けられるドライバは、ＰＷＭ（パルス幅変調：Pulse Width Modulation）等に基づく駆動パルスに応じて、トランジスタの制御端子に印加する制御信号（スイッチング信号）を生成する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－１７１１００号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＰＷＭ信号等に含まれる各駆動パルスは急峻に立ち上がるため、それに応じてドライバが生成する制御信号に、瞬間的なサージやノイズが発生する恐れがある。

【0005】

本開示はこうした状況に鑑みてなされたものであり、ドライバがトランジスタに対して印加する制御信号におけるサージやノイズを効果的に抑制できるトランジスタ駆動装置等を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本開示のある態様のトランジスタ駆動装置は、入力される駆動パルスに応じて、トランジスタの制御端子に印加される制御信号を生成するドライバと、ドライバに電力を供給するドライバ電源回路であって、駆動パルスの立ち上がり期間において、ドライバに供給する電圧を一時的に低下させるドライバ電源回路と、を備える。

【0007】

本態様によれば、ドライバに入力される駆動パルスの立ち上がり期間において、当該ドライバに供給される電圧が一時的に低下するため、ドライバがトランジスタに対して出力する制御信号におけるサージやノイズが効果的に抑制される。

【0008】

本開示の別の態様は、インバータ装置である。この装置は、制御端子に印加される制御信号に応じたスイッチング動作によって直流を交流に変換するトランジスタと、入力される駆動パルスに応じて、制御信号を生成するドライバと、ドライバに電力を供給するドライバ電源回路であって、駆動パルスの立ち上がり期間において、ドライバに供給する電圧を一時的に低下させるドライバ電源回路と、を備える。

【0009】

本開示の更に別の態様は、トランジスタ駆動方法である。この方法は、ドライバによって、入力される駆動パルスに応じて、トランジスタの制御端子に印加される制御信号を生成することと、ドライバに電力を供給するドライバ電源回路によって、駆動パルスの立ち上がり期間において、ドライバに供給する電圧を一時的に低下させることと、を実行する。

【0010】

なお、以上の構成要素の任意の組合せや、これらの表現を方法、装置、システム、記録媒体、コンピュータプログラム等に変換したものも、本開示に包含される。

【発明の効果】

【0011】

本開示によれば、ドライバがトランジスタに対して印加する制御信号におけるサージやノイズを効果的に抑制できる。

【図面の簡単な説明】

【0012】

【図1】モータに多相の交流を供給するインバータ装置を模式的に示す。

【図2】ドライバに入力される駆動パルスと、当該ドライバがトランジスタの制御端子に対して出力する制御信号を模式的に示す。

【図3】抵抗の大きさに応じたドライバの出力を模式的に示す。

【図4】トランジスタ駆動装置の構成例を模式的に示す。

【図5】ドライバ電源回路の具体的な構成例を示す。

【図6】駆動パルス、電圧低下パルス、ドライバ電圧の例を示す。

【図7】駆動パルス、電圧低下パルス、ドライバ電圧の例を示す。

【図8】駆動回路の動作を模式的に示す表である。

【図9】本実施形態の効果を模式的に示す。

【発明を実施するための形態】

【0013】

以下では、図面を参照しながら、本開示を実施するための形態（以下では実施形態とも表される）について詳細に記述する。記述および／または図面においては、同一または同等の構成要素、部材、処理等に同一の符号を付して重複する記述を省略する。図示される各部の縮尺や形状は、記述の簡易化のために便宜的に設定されており、特に言及がない限り限定的に解釈されるものではない。実施形態は例示であり、本開示の範囲を何ら限定するものではない。実施形態において提示される全ての特徴やそれらの組合せは、必ずしも本開示の本質的なものであるとは限らない。実施形態は、便宜的に、それを実現する機能毎および／または機能群毎の構成要素に分解されて提示される。但し、実施形態における一つの構成要素が、実際には別体としての複数の構成要素の組合せによって実現されてもよいし、実施形態における複数の構成要素が、実際には一体としての一つの構成要素によって実現されてもよい。

【0014】

図１は、モータ２０に多相の交流を供給する本実施形態に係るインバータ装置１０を模式的に示す。インバータ装置１０は、商用電源等から供給されるＲ相、Ｓ相、Ｔ相の３相の交流を整流して直流（脈流）に変換するコンバータ１１と、コンバータ１１で変換された直流を平滑して波形を整えるコンデンサ１２と、コンデンサ１２で平滑された直流を交流に変換するインバータ１３を備える。

【0015】

コンバータ１１は、商用電源等から供給される３相（Ｒ，Ｓ，Ｔ）の交流を一定の方向（図の下から上に向かう方向）に整流するダイオード１１１～１１６を備える。ダイオード１１１はＲ相の交流電圧が正の時に電流を流し、ダイオード１１２はＲ相の交流電圧が負の時に電流を流し、ダイオード１１３はＳ相の交流電圧が正の時に電流を流し、ダイオード１１４はＳ相の交流電圧が負の時に電流を流し、ダイオード１１５はＴ相の交流電圧が正の時に電流を流し、ダイオード１１６はＴ相の交流電圧が負の時に電流を流す。これらのブリッジ状に接続されたダイオード１１１～１１６によって、コンバータ１１の出力端子間には、方向が一定で大きさが変動する脈流が現われる。コンデンサ１２は、コンバータ１１で得られた脈流を平滑した直流をインバータ１３に供給する。

【0016】

以下では、コンバータ１１およびコンデンサ１２を経て、インバータ１３の高電位入力端子１３１と低電位入力端子１３２の間に入力される直流電圧をＶ_ＤＣと表す。高電位入力端子１３１が接続される高電位ラインの電位をＶ_ｄｄ、低電位入力端子１３２が接続される低電位ラインの電位をＶ_ｓｓとすれば、Ｖ_ＤＣ＝Ｖ_ｄｄ－Ｖ_ｓｓである。

【0017】

インバータ１３は、直流の高電位Ｖ_ｄｄを供給する高電位ラインと直流の低電位Ｖ_ｓｓを供給する低電位ラインの間に並列に接続されるＵ相、Ｖ相、Ｗ相の３相のトランジスタ対のスイッチング動作によって３相の交流を出力する。換言すれば、インバータ１３は、高電位入力端子１３１と低電位入力端子１３２の間で入力される直流電圧Ｖ_ＤＣに基づいて３相の交流を生成する。具体的には、直流電圧Ｖ_ＤＣに基づいてＵ相の交流を生成するＵ相インバータ１３Ｕと、直流電圧Ｖ_ＤＣに基づいてＶ相の交流を生成するＶ相インバータ１３Ｖと、直流電圧Ｖ_ＤＣに基づいてＷ相の交流を生成するＷ相インバータ１３Ｗが並列に設けられる。各相のインバータ１３Ｕ、１３Ｖ、１３Ｗの構成は共通であるため、以下では適宜インバータ１３と総称されてまとめて説明される。

【0018】

インバータ１３は、高い直流電源電位Ｖ_ｄｄが入力される高電位入力端子１３１と、低い直流電源電位Ｖ_ｓｓが入力される低電位入力端子１３２と、高電位入力端子１３１が接続される高電位ラインと低電位入力端子１３２が接続される低電位ラインの間に設けられてＶ_ｄｄとＶ_ｓｓの間で変動する交流電圧を出力する交流出力端子１３３を備える。高電位ラインと交流出力端子１３３の間には高電位側トランジスタ１３４Ｈが接続され、低電位ラインと交流出力端子１３３の間には低電位側トランジスタ１３４Ｌが接続される。

【0019】

高電位側トランジスタ１３４Ｈは、その制御端子に接続されるドライバとしての高電位側ドライバ１３５Ｈから供給されるパルス（制御信号）に応じて、電流経路の導通状態を切り替えるスイッチング動作を行う。低電位側トランジスタ１３４Ｌは、その制御端子に接続されるドライバとしての低電位側ドライバ１３５Ｌから供給されるパルス（制御信号）に応じて、電流経路の導通状態を切り替えるスイッチング動作を行う。以下では、高電位側トランジスタ１３４Ｈおよび低電位側トランジスタ１３４Ｌが、適宜トランジスタ１３４またはトランジスタ対１３４と総称され、高電位側ドライバ１３５Ｈおよび低電位側ドライバ１３５Ｌが、適宜ドライバ１３５またはドライバ対１３５と総称される。また、以下の説明においては「高電位側」を意味する「Ｈ」および「低電位側」を意味する「Ｌ」が適宜省略されるが、図面では必要に応じて「Ｈ」および「Ｌ」が符号の末尾に付されている。

【0020】

図示の例におけるトランジスタ１３４は、制御端子としてのゲート３１と、高電位ライン側に接続される高電位側端子としてのコレクタ３２と、低電位ライン側に接続される低電位側端子としてのエミッタ３３を備える絶縁ゲートバイポーラトランジスタ（IGBT：Insulated Gate Bipolar Transistor）である。但し、トランジスタ１３４は、制御端子としてのゲートと、高電位側端子としてのドレインと、低電位側端子としてのソースを備える電界効果トランジスタ（FET：Field Effect Transistor）でもよいし、制御端子としてのベースと、高電位側端子としてのコレクタと、低電位側端子としてのエミッタを備えるバイポーラトランジスタでもよい。

【0021】

高電位側トランジスタ１３４Ｈにおいて、ゲート３１Ｈは高電位側ドライバ１３５Ｈに接続され、コレクタ３２Ｈは高電位入力端子１３１または高電位ラインに接続され、エミッタ３３Ｈは交流出力端子１３３および低電位側トランジスタ１３４Ｌのコレクタ３２Ｌに接続される。低電位側トランジスタ１３４Ｌにおいて、ゲート３１Ｌは低電位側ドライバ１３５Ｌに接続され、コレクタ３２Ｌは交流出力端子１３３および高電位側トランジスタ１３４Ｈのエミッタ３３Ｈに接続され、エミッタ３３Ｌは低電位入力端子１３２または低電位ラインに接続される。以上の構成において、高電位側トランジスタ１３４Ｈのエミッタ３３Ｈと低電位側トランジスタ１３４Ｌのコレクタ３２Ｌの接続点が交流出力端子１３３を形成する。

【0022】

各トランジスタ１３４において、コレクタ３２とエミッタ３３の間の電流経路またはチャネルは、各ドライバ１３５からゲート３１に印加されるパルス（制御信号）に応じて導通状態が切り替わる。この電流経路またはチャネルと並列に、保護ダイオード要素としての保護ダイオード３４が設けられる。保護ダイオード３４は、トランジスタ１３４と別体のディスクリートな素子でもよいし、トランジスタ１３４を製造する半導体製造プロセスにおいて、当該トランジスタ１３４と一体的またはモノリシックに形成されるものでもよい。保護ダイオード３４は、低電位ライン側から高電位ライン側に向かう方向のみに電流を流すように設けられる。

【0023】

集積回路（IC：Integrated Circuit）として構成されてもよいドライバ１３５は、トランジスタ１３４のゲート３１にスイッチング動作のための制御信号としてのスイッチングパルスを供給する。例えば、ドライバ１３５は、ＰＷＭによってデューティ比が制御されたパルスをトランジスタ１３４のゲート３１に印加する。トランジスタ１３４は、パルスの有無に応じてオン状態とオフ状態の間でスイッチング動作を行う。具体的には、パルスがゲート３１に印加されている間はトランジスタ１３４がオン状態となり、コレクタ３２とエミッタ３３の間のチャネルが導通状態となる。また、パルスがゲート３１に印加されていない間はトランジスタ１３４がオフ状態となり、コレクタ３２とエミッタ３３の間のチャネルが非導通状態となる。

【0024】

各相のドライバ１３５は、不図示の制御部による制御の下で、高電位側トランジスタ１３４Ｈおよび低電位側トランジスタ１３４Ｌからなるトランジスタ対の導通状態を相補的に切り替えるスイッチング制御を行うことで、直流を各相の交流に変換する。ここで「相補的に切り替える」とは、各相のトランジスタ対が同時にオン状態にならないように制御することを意味する。換言すれば、各相における一方のトランジスタがオン状態の時は、当該各相における他方のトランジスタがオフ状態に制御されることを意味する。但し、各相のトランジスタ対が同時にオフ状態になることは許容される。Ｕ相について具体的には、高電位側トランジスタ１３４Ｈがオン状態の時は低電位側トランジスタ１３４Ｌがオフ状態に制御され、低電位側トランジスタ１３４Ｌがオン状態の時は高電位側トランジスタ１３４Ｈがオフ状態に制御される。このため、高電位側トランジスタ１３４Ｈがオン状態の時はＵ相交流出力端子１３３Ｕに高電位Ｖ_ｄｄが現われ、低電位側トランジスタ１３４Ｌがオン状態の時はＵ相交流出力端子１３３Ｕに低電位Ｖ_ｓｓが現われる。このようなスイッチング制御を周期的に繰り返すことで、Ｕ相交流出力端子１３３Ｕには高電位Ｖ_ｄｄと低電位Ｖ_ｓｓが交互に現われるＵ相交流が生成される。

【0025】

以上のようにインバータ１３で生成された３相の交流は、回転動力を発生させるモータ２０に供給される。モータ２０は、例えば、Ｕ相、Ｖ相、Ｗ相の３相のコイル２０Ｕ、２０Ｖ、２０Ｗを備える３相ブラシレスモータである。Ｕ相コイル２０ＵにはＵ相インバータ１３Ｕの交流出力端子１３３ＵからのＵ相電流が流れ、Ｖ相コイル２０ＶにはＶ相インバータ１３Ｖの交流出力端子１３３ＶからのＶ相電流が流れ、Ｗ相コイル２０ＷにはＷ相インバータ１３Ｗの交流出力端子１３３ＷからのＷ相電流が流れる。各相のインバータ１３Ｕ、１３Ｖ、１３Ｗは、モータ２０のホール素子Ｈ１、Ｈ２、Ｈ３が検知した回転子の回転位置に基づき、互いに位相が異なる３相の交流を各相のコイル２０Ｕ、２０Ｖ、２０Ｗに印加することで回転磁界を発生させる。この回転磁界によって回転する回転子から所望の回転動力が得られる。なお、モータ２０は、交流によって駆動される他のタイプのモータでもよい。また、モータ２０の相の数は３に限られず任意の自然数でよい。同様に、コンバータ１１に入力される交流の相の数も３に限られず任意の自然数でよい。

【0026】

図２は、Ｕ相インバータ１３Ｕにおける高電位側トランジスタ１３４Ｈに対するドライバ１３５を例として、当該ドライバ１３５に入力される駆動パルスと、当該ドライバ１３５がトランジスタ１３４の制御端子に対して出力する制御信号を模式的に示す。図示の例における駆動パルスは、ＰＷＭによってデューティ比が制御されたＰＷＭ信号である。ドライバ１３５は、このＰＷＭ信号（駆動パルス）に応じて、制御信号としてのスイッチングパルスを生成する。例えば、ドライバ１３５は、ＰＷＭ信号に含まれる各駆動パルスに基づく幅のスイッチングパルスを生成する。このように、ＰＷＭ信号としての駆動パルスに基づいて生成されるスイッチングパルス自体が、幅またはデューティ比が制御されたＰＷＭ信号を構成してもよい。

【0027】

ドライバ１３５とトランジスタ１３４の間には、スイッチングパルス（制御信号）が通るゲート抵抗等の抵抗１３６が設けられてもよい。図３は、抵抗１３６の大きさに応じたドライバ１３５の出力（または、トランジスタ１３４の入力）を模式的に示す。図３における一番上に模式的に示されるように、ドライバ１３５の入力である駆動パルスは垂直に立ち上がるものとする。

【0028】

抵抗１３６が小さい場合（ゲート抵抗：小）、駆動パルスの急峻な立ち上がりに応じて、制御信号に瞬間的なサージまたはオーバーシュートが発生しうる。このようなサージやオーバーシュートは、それを受けるトランジスタ１３４に過大な負荷をかけることで、トランジスタ１３４の低寿命化を招く恐れがある。また、瞬間的なサージやオーバーシュートは、トランジスタ１３４のスイッチング動作に対するノイズでもあり、エミッション（不要な電磁ノイズの放出）の増加にも繋がりうる。

【0029】

抵抗１３６を大きくすることで（ゲート抵抗：大）、制御信号における瞬間的なサージやノイズを抑制することも可能である。しかし、この場合は制御信号の立ち上がりが遅くなる（波形がなまる）ため、トランジスタ１３４のスイッチング動作の効率を悪化させうる。

【0030】

以上のように、抵抗１３６の大きさに関しては、トレードオフまたは一長一短がある。換言すれば、抵抗１３６だけでは、制御信号における瞬間的なサージやノイズの抑制（抵抗１３６が小さい場合）と、制御信号の急峻な立ち上がり（抵抗１３６が大きい場合）を両立させることが難しい。

【0031】

このような課題を解決するために、本実施形態では、図４に模式的に示されるような構成のトランジスタ駆動装置３０が提案される。トランジスタ駆動装置３０は、入力される駆動パルスに応じて、トランジスタ１３４の制御端子に印加される制御信号を生成する前述のドライバ１３５と、当該ドライバ１３５に電力を供給するドライバ電源回路４０と、を備える。具体例については後述するように、ドライバ電源回路４０は、駆動パルスの立ち上がり期間において、ドライバ１３５に供給する電圧を一時的に低下させる。このように、ドライバ電源回路４０が駆動パルスに同期した電圧低下処理を実行できるように、駆動パルスはドライバ電源回路４０にも入力される。

【0032】

図５は、ドライバ電源回路４０の具体的な構成例を示す。なお、以下で説明するドライバ電源回路４０の少なくとも一部の作用および／または効果が実現される限り、ドライバ電源回路４０は図示の例と異なる態様で構成されてもよい。図示におけるドライバ電源回路４０は、遅延回路４１と、電圧低下パルス生成回路４２と、電圧低下限界生成部４３と、比較回路４４と、駆動回路４５と、一対のトランジスタ４６Ｈ、４６Ｌと、を備える。これらの構成要素および／または機能ブロックは、アナログ回路および／またはアナログ部品として実現されてもよいし、コンピュータおよび／またはプロセッサの演算処理装置、メモリ、入力装置、出力装置、コンピュータおよび／またはプロセッサに接続される周辺機器等のハードウェア資源と、それらを用いて実行されるソフトウェアの協働によってデジタル的に実現されてもよい。

【0033】

詳細については後述するが、図６および図７は、ドライバ電源回路４０の入力である駆動パルス（ＰＷＭ信号）、図５の「Ａ点」（遅延回路４１／電圧低下パルス生成回路４２と駆動回路４５の間の点）における電圧低下パルス、ドライバ電源回路４０の出力であるドライバ電圧Ｖoutの例を示す。

【0034】

遅延回路４１は、入力される駆動パルス（ＰＷＭ信号）に対して、所定の電圧低下遅延を付加する。電圧低下パルス生成回路４２は、入力される駆動パルス（ＰＷＭ信号）に基づくタイミングで、所定の電圧低下期間の電圧低下パルスを生成する。模式的に図示されるように、遅延回路４１および電圧低下パルス生成回路４２は、実質的に一つの回路として構成されてもよい。

【0035】

図６および図７に示されるように、図５の「Ａ点」には、遅延回路４１によってＰＷＭ信号（駆動パルス）に対して所定の電圧低下遅延Ｄが付加され、電圧低下パルス生成回路４２によって生成された所定の電圧低下期間Ｗの電圧低下パルスが現れる。換言すれば、ＰＷＭ信号（駆動パルス）の立ち上がり時から電圧低下遅延Ｄが経過した後に、電圧低下幅Ｗの電圧低下パルスが生成される。ここで、遅延回路４１による電圧低下遅延Ｄおよび／または電圧低下パルス生成回路４２による電圧低下期間Ｗ（電圧低下幅Ｗ）は、任意に設定可能である。すなわち、遅延回路４１／電圧低下パルス生成回路４２は、ＰＷＭ信号（駆動パルス）から任意の時間（電圧低下遅延Ｄ）だけ遅延した、任意の幅（電圧低下期間Ｗ）の電圧低下パルスを生成できる。

【0036】

電圧低下限界生成部４３は、ドライバ電源回路４０がドライバ１３５に供給する電圧（ドライバ電圧Ｖout）を一時的に低下させる際の任意の限界（下限）である電圧低下限界Ｖrefを、電源電位（VCC）に基づいて生成する。

【0037】

比較回路４４は、電圧低下限界生成部４３によって生成された任意の電圧低下限界Ｖrefを、ドライバ電源回路４０の出力であるドライバ電圧Ｖoutと比較する。詳細については図７に関して後述するが、ドライバ１３５に供給される電力であるドライバ電圧Ｖoutが電圧低下限界Ｖrefまで低下すると、ドライバ電源回路４０は一時的な電圧低下処理を停止する。

【0038】

駆動回路４５は、遅延回路４１／電圧低下パルス生成回路４２によって生成された「Ａ点」における電圧低下パルスと、比較回路４４におけるドライバ電圧Ｖoutと電圧低下限界Ｖrefの比較結果に応じて、後段の一対のトランジスタ４６Ｈ、４６Ｌに対する駆動信号を生成する。

【0039】

プッシュプル構成の一対のトランジスタ４６Ｈ、４６Ｌは、駆動回路４５からの駆動信号に応じて、一方がオン状態に制御され、他方がオフ状態に制御される。図示の例では、ＮＰＮ型の高電位側（または、ソース側）トランジスタ４６ＨとＰＮＰ型の低電位側（または、シンク側）トランジスタ４６Ｌが、電源電位（VCC）等の高電位とグラウンド等の低電位の間で直列に接続されている。高電位側トランジスタ４６Ｈと低電位側トランジスタ４６Ｌの接続点が、ドライバ電源回路４０がドライバ電圧Ｖoutを出力する電圧出力端子を構成する。各トランジスタ４６Ｈ、４６Ｌの制御端子としてのベースには、駆動回路４５からの同じ駆動信号が印加されるが、トランジスタのタイプ（型）が異なるためにオン状態とオフ状態が反対になる。

【0040】

高電位側トランジスタ４６Ｈがオン状態で、低電位側トランジスタ４６Ｌがオフ状態の時は、電源電位（VCC）等の高電位がドライバ電圧Ｖoutとなる。一方、低電位側トランジスタ４６Ｌがオン状態で、高電位側トランジスタ４６Ｈがオフ状態の時は、ドライバ電圧Ｖoutが電源電位（VCC）等の高電位から低下する。なお、原則として、両方のトランジスタ４６Ｈ、４６Ｌが同時にオン状態となることはないため、高電位と低電位の間で貫通電流が発生するリスクも低い。

【0041】

以上のような構成のドライバ電源回路４０において、駆動回路４５は、図８に模式的に示される表に則って、高電位側トランジスタ４６Ｈ（Q1）および低電位側トランジスタ４６Ｌ（Q2）の一方をオン状態とし、他方をオフ状態とする駆動信号を生成する。

【0042】

遅延回路４１／電圧低下パルス生成回路４２によって生成された「Ａ点」における電圧低下パルスのレベルが「Low」（低）の場合、ドライバ電圧Ｖoutと電圧低下限界Ｖrefの大小関係によらず、高電位側トランジスタ４６Ｈ（Q1）がオン状態に制御され、低電位側トランジスタ４６Ｌ（Q2）がオフ状態に制御される。この場合のドライバ電圧Ｖoutは、電源電位（VCC）等の高電位になる。

【0043】

遅延回路４１／電圧低下パルス生成回路４２によって生成された「Ａ点」における電圧低下パルスのレベルが「High」（高）の場合であって、ドライバ電圧Ｖoutが電圧低下限界Ｖrefより大きい場合、低電位側トランジスタ４６Ｌ（Q2）がオン状態に制御され、高電位側トランジスタ４６Ｈ（Q1）がオフ状態に制御される。この場合のドライバ電圧Ｖoutは、電源電位（VCC）等の高電位から低下する。

【0044】

遅延回路４１／電圧低下パルス生成回路４２によって生成された「Ａ点」における電圧低下パルスのレベルが「High」（高）の場合であって、ドライバ電圧Ｖoutが電圧低下限界Ｖref以下の場合、高電位側トランジスタ４６Ｈ（Q1）がオン状態に制御され、低電位側トランジスタ４６Ｌ（Q2）がオフ状態に制御される。この場合のドライバ電圧Ｖoutは、電圧低下限界Ｖrefから電源電位（VCC）等の高電位まで上昇する。

【0045】

図６および図７の例は、電圧低下パルス生成回路４２が生成する電圧低下パルスにおける電圧低下期間Ｗ（電圧低下幅Ｗ）が異なる場合を示す。図６では電圧低下期間Ｗが比較的短く、図７では電圧低下期間Ｗが比較的長い。

【0046】

図６の例では、遅延回路４１／電圧低下パルス生成回路４２が、ＰＷＭ信号（駆動パルス）の立ち上がり時から電圧低下遅延Ｄだけ遅延したタイミングで、電圧低下期間Ｗの幅の電圧低下パルスを立ち上げる（Ａ点）。この電圧低下期間Ｗでは、低電位側トランジスタ４６Ｌ（Q2）がオン状態となるため、ドライバ電圧Ｖoutが電源電位（VCC）から一時的に低下する。

【0047】

電圧低下期間Ｗが比較的短い図６の例では、ドライバ電圧Ｖoutが電圧低下限界Ｖrefまで低下しないため、電圧低下期間Ｗに亘って低電位側トランジスタ４６Ｌ（Q2）がオン状態に維持される。そして、この電圧低下期間Ｗが終了すると高電位側トランジスタ４６Ｈ（Q1）がオン状態に切り替えられて、一時的に低下したドライバ電圧Ｖoutが電源電位（VCC）まで再上昇する。

【0048】

図７の例でも、遅延回路４１／電圧低下パルス生成回路４２が、ＰＷＭ信号（駆動パルス）の立ち上がり時から電圧低下遅延Ｄだけ遅延したタイミングで、電圧低下期間Ｗの幅の電圧低下パルスを立ち上げる（Ａ点）。この電圧低下期間Ｗでは、低電位側トランジスタ４６Ｌ（Q2）がオン状態となるため、ドライバ電圧Ｖoutが電源電位（VCC）から一時的に低下する。

【0049】

電圧低下期間Ｗが比較的長い図７の例では、ドライバ電圧Ｖoutが電圧低下限界Ｖrefまで低下するため、図８の表に則って、駆動回路４５が高電位側トランジスタ４６Ｈ（Q1）をオン状態に切り替える。このように、図７の例では、電圧低下期間Ｗの終了を待たずに、電圧低下処理が強制的に停止される。このため、ドライバ電圧Ｖoutが下限の電圧低下限界Ｖrefを超えて低下しすぎる事態を効果的に防止できる。電圧低下処理の強制停止後、電圧低下限界Ｖrefまで低下したドライバ電圧Ｖoutは電源電位（VCC）まで再上昇する。なお、この再上昇の際に、低電位側トランジスタ４６Ｌ（Q2）をオン状態に切り替えるための条件「Vout > Vref」が形式上満たされるが、少なくとも現在の電圧低下期間Ｗが終了するまでの間は、低電位側トランジスタ４６Ｌ（Q2）がオフ状態に維持されるものとする。

【0050】

以上のように、本実施形態では、ドライバ電源回路４０が、入力される駆動パルス（ＰＷＭ信号）に同期したタイミングで、当該駆動パルスの立ち上がり期間（例えば、駆動パルスの少なくとも前半）において、ドライバ１３５に供給するドライバ電圧Ｖoutを一時的に低下させる。

【0051】

図９は、本実施形態の効果を模式的に示す。図９（Ａ）は、図４に示されるように、ドライバ１３５およびドライバ電源回路４０の両方に並列に入力されるＰＷＭ信号等の駆動パルス（ドライバ入力）の立ち上がり期間を模式的に示す。図９（Ｂ）は、図６および図７において例示されたドライバ電圧Ｖoutを模式的に示す。前述のように、ドライバ電圧Ｖoutは、駆動パルスの立ち上がり期間において一時的に低下する。

【0052】

図９（Ｂ）におけるドライバ電圧Ｖoutは、ｔ１、ｔ２、ｔ３の三つの期間に分けられる。第１期間ｔ１は、図９（Ａ）における駆動パルスの立ち上がり時から、ドライバ電圧Ｖoutが低下を開始するまでの遅延である。この遅延は、前述の遅延回路４１による電圧低下遅延Ｄに相当する。第２期間ｔ２は、図６および図７において例示されたように、オン状態の低電位側トランジスタ４６Ｌによって、ドライバ電圧Ｖoutが一時的に低下する期間である。第３期間ｔ３は、図６および図７において例示されたように、オン状態に切り替えられた高電位側トランジスタ４６Ｈによって、ドライバ電圧Ｖoutが再上昇する期間である。

【0053】

第１期間ｔ１、第２期間ｔ２、第３期間ｔ３の長さは、互いに独立に設定可能である。これらは、互いに同じでもよいし、互いに異なっていてもよい。例えば、第３期間ｔ３は、ドライバ出力に生じうるリンギング等を抑制するために、第２期間ｔ２より長く設定されてもよい。

【0054】

図９（Ｃ）は、図９（Ｂ）のようにドライバ電圧Ｖoutが一時的に低下する場合（すなわち、ドライバ電源回路４０が可変電源を構成する場合）に、ドライバ１３５が出力するスイッチングパルスとしての制御信号（ドライバ出力）を模式的に示す。図示されるように、ドライバ出力は、ドライバ電圧Ｖoutが低下する前の第１期間ｔ１においては、通常通りに急峻に上昇する。ドライバ電圧Ｖoutが低下する第２期間ｔ２では、ドライバ出力の上昇速度（傾き）が小さくなる（サージが抑制される）。ドライバ電圧Ｖoutが再上昇する第３期間ｔ３では、ドライバ出力が緩やかに下降して目標値に落ち着く。

【0055】

図９（Ｄ）は、図９（Ｃ）の比較例として、ドライバ電圧Ｖoutが一定の場合（すなわち、ドライバ電源回路４０が固定電源を構成する場合）に、ドライバ１３５が出力するスイッチングパルスとしての制御信号（ドライバ出力）を模式的に示す。これは、図３における「ゲート抵抗：小」の場合と同じである。すなわち、図９（Ａ）における駆動パルスの急峻な立ち上がりに応じて、ドライバ出力に瞬間的なサージまたはオーバーシュートが発生している。

【0056】

これに対して、図９（Ｃ）では、ドライバ１３５に入力される駆動パルスの立ち上がり期間（図９（Ａ））において、当該ドライバ１３５に供給される電圧が一時的に低下するため（図９（Ｂ））、ドライバ１３５がトランジスタ１３４に対して出力する制御信号におけるサージやノイズが効果的に抑制または低減される。また、図３における「ゲート抵抗：大」の場合と比べて、ドライバ出力（制御信号）の立ち上がりが速くなる（波形のなまりが低減される）ため、トランジスタ１３４のスイッチング動作の効率を高められる。このことは、特に、高速動作や高応答性が求められるモータ駆動装置（例えば、本実施形態におけるインバータ装置１０）にとって有利である。

【0057】

以上、本開示を実施形態に基づいて説明した。例示としての実施形態における各構成要素や各処理の組合せには様々な変形例が可能であり、そのような変形例が本開示の範囲に含まれることは当業者にとって自明である。

【0058】

以上の実施形態では、本開示の適用対象としてインバータ装置１０が例示されたが、本開示は、任意のトランジスタを駆動するためのドライバを備える任意の装置に適用可能である。

【0059】

なお、実施形態で説明した各装置や各方法の構成、作用、機能は、ハードウェア資源またはソフトウェア資源によって、あるいは、ハードウェア資源とソフトウェア資源の協働によって実現できる。ハードウェア資源としては、例えば、プロセッサ、ＲＯＭ、ＲＡＭ、各種の集積回路を利用できる。ソフトウェア資源としては、例えば、オペレーティングシステム、アプリケーション等のプログラムを利用できる。

【符号の説明】

【0060】

１０ インバータ装置、１３ インバータ、２０ モータ、３０ トランジスタ駆動装置、４０ ドライバ電源回路、４１ 遅延回路、４２ 電圧低下パルス生成回路、４３ 電圧低下限界生成部、４４ 比較回路、４５ 駆動回路、１３４ トランジスタ、１３５ ドライバ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】