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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025014428
(43)【公開日】2025-01-30
(54)【発明の名称】集積回路および電源回路
(51)【国際特許分類】
H02M 7/12 20060101AFI20250123BHJP
H02M 3/155 20060101ALI20250123BHJP
【ＦＩ】
H02M7/12 Q
H02M3/155 H
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023116971
(22)【出願日】2023-07-18
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000176
【氏名又は名称】弁理士法人一色国際特許事務所
(72)【発明者】
【氏名】矢口 幸宏
【テーマコード（参考）】
5H006
5H730
【Ｆターム（参考）】
5H006AA02
5H006CA07
5H006CB01
5H006CC01
5H006DA02
5H006DA04
5H006DB01
5H006DC02
5H006DC05
5H730AA18
5H730AS04
5H730BB14
5H730CC01
5H730DD04
5H730EE58
5H730EE59
5H730FD01
5H730FD58
(57)【要約】
【課題】 力率改善回路の入力電流の全高調波歪を改善することができる集積回路を提供する。
【解決手段】 集積回路は、交流電圧を整流する全波整流回路からの整流電圧が印加されるフィルタと、前記フィルタからの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタとを備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた第１電圧が印加される第１端子と、前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記第２電流のピーク値が前記整流電圧と相似形となるよう、前記第１電圧に基づいて前記トランジスタをオフするスイッチング制御回路と、を備える。
【選択図】図５
【解決手段】 集積回路は、交流電圧を整流する全波整流回路からの整流電圧が印加されるフィルタと、前記フィルタからの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタとを備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた第１電圧が印加される第１端子と、前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記第２電流のピーク値が前記整流電圧と相似形となるよう、前記第１電圧に基づいて前記トランジスタをオフするスイッチング制御回路と、を備える。
【選択図】図５
【特許請求の範囲】
【請求項1】
交流電圧を整流する全波整流回路からの整流電圧が印加されるフィルタと、前記フィルタからの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタとを備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた第１電圧が印加される第１端子と、
前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記第２電流のピーク値が前記整流電圧と相似形となるよう、前記第１電圧に基づいて前記トランジスタをオフするスイッチング制御回路と、
を備える集積回路。
前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた第１電圧が印加される第１端子と、
前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記第２電流のピーク値が前記整流電圧と相似形となるよう、前記第１電圧に基づいて前記トランジスタをオフするスイッチング制御回路と、
を備える集積回路。
【請求項2】
請求項１に記載の集積回路であって、
前記第１電圧をレベルシフトして第２電圧として出力するレベルシフト回路、
を含み、
前記第１端子には、前記全波整流回路の低電位側の端子と、前記接地との間に設けられ、前記第２電流を検出する抵抗が接続され、
前記スイッチング制御回路は、
前記第２電流のピーク値の目標値であって、前記整流電圧及び前記出力電圧に応じた前記目標値と、前記第２電圧とに基づいて、前記トランジスタをオフする、
集積回路。
前記第１電圧をレベルシフトして第２電圧として出力するレベルシフト回路、
を含み、
前記第１端子には、前記全波整流回路の低電位側の端子と、前記接地との間に設けられ、前記第２電流を検出する抵抗が接続され、
前記スイッチング制御回路は、
前記第２電流のピーク値の目標値であって、前記整流電圧及び前記出力電圧に応じた前記目標値と、前記第２電圧とに基づいて、前記トランジスタをオフする、
集積回路。
【請求項3】
請求項２に記載の集積回路であって、
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧及び前記第２電圧のうち何れか一方の電圧を反転する反転回路と、
前記第５電圧及び前記第２電圧のうち他方の電圧と、前記反転回路が出力する第６電圧とを比較する第１比較回路と、
前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記他方の電圧のレベルが前記第６電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧及び前記第２電圧のうち何れか一方の電圧を反転する反転回路と、
前記第５電圧及び前記第２電圧のうち他方の電圧と、前記反転回路が出力する第６電圧とを比較する第１比較回路と、
前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記他方の電圧のレベルが前記第６電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
【請求項4】
請求項２に記載の集積回路であって、
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧を反転する反転回路と、
前記反転回路が出力する第７電圧と、前記第２電圧とを比較する第２比較回路と、
前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記第２電圧のレベルが前記第７電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧を反転する反転回路と、
前記反転回路が出力する第７電圧と、前記第２電圧とを比較する第２比較回路と、
前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記第２電圧のレベルが前記第７電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
【請求項5】
請求項１～４の何れか一項に記載の集積回路であって、
前記インダクタ電流に応じた電圧が印加される第２端子と、
前記第２端子の電圧に基づいて、前記インダクタ電流が所定電流よりも大きいことを検出すると、前記スイッチング制御回路に、前記トランジスタをオフさせる過電流保護回路と、
を備える集積回路。
前記インダクタ電流に応じた電圧が印加される第２端子と、
前記第２端子の電圧に基づいて、前記インダクタ電流が所定電流よりも大きいことを検出すると、前記スイッチング制御回路に、前記トランジスタをオフさせる過電流保護回路と、
を備える集積回路。
【請求項6】
請求項１に記載の集積回路であって、
前記電源回路は、
前記全波整流回路と、
前記全波整流回路の低電位側の端子と、接地との間に設けられる抵抗と、
を備え、
前記第１端子は、前記抵抗と、前記端子に接続される、
集積回路。
前記電源回路は、
前記全波整流回路と、
前記全波整流回路の低電位側の端子と、接地との間に設けられる抵抗と、
を備え、
前記第１端子は、前記抵抗と、前記端子に接続される、
集積回路。
【請求項7】
請求項１に記載の集積回路であって、
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記第２電流のピーク値の目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧と、前記第１電圧とを比較する第３比較回路と、
前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記第１電圧のレベルが前記第５電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記第２電流のピーク値の目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧と、前記第１電圧とを比較する第３比較回路と、
前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記第１電圧のレベルが前記第５電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
【請求項8】
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧を整流する全波整流回路と、
整流電圧が印加されるフィルタと、
前記全波整流回路の低電位側の端子と、接地との間に設けられる抵抗と、
前記フィルタからの電圧が印加されるインダクタと、
前記インダクタに流れるインダクタ電流を制御するトランジスタと、
前記トランジスタをスイッチングする集積回路と、
を備え、
前記集積回路は、
前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた第１電圧が印加される第１端子と、
前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記第２電流のピーク値が前記整流電圧と相似形となるよう、前記第１電圧に基づいて前記トランジスタをオフするスイッチング制御回路と、
を含み、
前記第１端子は、前記抵抗と、前記端子に接続される、
電源回路。
前記交流電圧を整流する全波整流回路と、
整流電圧が印加されるフィルタと、
前記全波整流回路の低電位側の端子と、接地との間に設けられる抵抗と、
前記フィルタからの電圧が印加されるインダクタと、
前記インダクタに流れるインダクタ電流を制御するトランジスタと、
前記トランジスタをスイッチングする集積回路と、
を備え、
前記集積回路は、
前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた第１電圧が印加される第１端子と、
前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記第２電流のピーク値が前記整流電圧と相似形となるよう、前記第１電圧に基づいて前記トランジスタをオフするスイッチング制御回路と、
を含み、
前記第１端子は、前記抵抗と、前記端子に接続される、
電源回路。
【請求項9】
交流電圧を整流する全波整流回路からの整流電圧が印加されるフィルタと、前記フィルタからの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記フィルタと前記全波整流回路との間に設けられた電流検出部を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた前記電流検出部に発生した第１電圧が印加される第１端子と、
前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記出力電圧に応じた目標値と前記第１電圧とに基づいて前記トランジスタをオフするスイッチング制御回路と、
を備える集積回路。
前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた前記電流検出部に発生した第１電圧が印加される第１端子と、
前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記出力電圧に応じた目標値と前記第１電圧とに基づいて前記トランジスタをオフするスイッチング制御回路と、
を備える集積回路。
【請求項10】
請求項９に記載の集積回路であって、
前記第１電圧をレベルシフトして第２電圧として出力するレベルシフト回路、を含み、
前記目標値は前記交流電圧と前記出力電圧に応じたものであり、
前記スイッチング制御回路は前記目標値と前記第２電圧とに基づいて前記トランジスタをオフする、
集積回路。
前記第１電圧をレベルシフトして第２電圧として出力するレベルシフト回路、を含み、
前記目標値は前記交流電圧と前記出力電圧に応じたものであり、
前記スイッチング制御回路は前記目標値と前記第２電圧とに基づいて前記トランジスタをオフする、
集積回路。
【請求項11】
請求項１０に記載の集積回路であって、
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧及び前記第２電圧のうち何れか一方の電圧を反転する反転回路と、
前記第５電圧及び前記第２電圧のうち他方の電圧と、前記反転回路が出力する第６電圧とを比較する第１比較回路と、
前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記他方の電圧のレベルが前記第６電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧及び前記第２電圧のうち何れか一方の電圧を反転する反転回路と、
前記第５電圧及び前記第２電圧のうち他方の電圧と、前記反転回路が出力する第６電圧とを比較する第１比較回路と、
前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記他方の電圧のレベルが前記第６電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
【請求項12】
請求項１０に記載の集積回路であって、
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧を反転する反転回路と、
前記反転回路が出力する第７電圧と、前記第２電圧とを比較する第２比較回路と、
前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記第２電圧のレベルが前記第７電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧を反転する反転回路と、
前記反転回路が出力する第７電圧と、前記第２電圧とを比較する第２比較回路と、
前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記第２電圧のレベルが前記第７電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
【請求項13】
請求項９～１２の何れか一項に記載の集積回路であって、
前記インダクタ電流に応じた電圧が印加される第２端子と、
前記第２端子の電圧に基づいて、前記インダクタ電流が所定電流よりも大きいことを検出すると、前記スイッチング制御回路に、前記トランジスタをオフさせる過電流保護回路と、
を備える集積回路。
前記インダクタ電流に応じた電圧が印加される第２端子と、
前記第２端子の電圧に基づいて、前記インダクタ電流が所定電流よりも大きいことを検出すると、前記スイッチング制御回路に、前記トランジスタをオフさせる過電流保護回路と、
を備える集積回路。
【請求項14】
請求項９に記載の集積回路であって、
前記電源回路は、
前記全波整流回路、
を備え、
前記電流検出部は、
前記全波整流回路の低電位側の端子と、接地との間に設けられる抵抗であり、
前記第１端子は、前記抵抗と、前記端子に接続される、
集積回路。
前記電源回路は、
前記全波整流回路、
を備え、
前記電流検出部は、
前記全波整流回路の低電位側の端子と、接地との間に設けられる抵抗であり、
前記第１端子は、前記抵抗と、前記端子に接続される、
集積回路。
【請求項15】
請求項９に記載の集積回路であって、
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記第２電流のピーク値の目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧と、前記第１電圧とを比較する第３比較回路と、
前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記第１電圧のレベルが前記第５電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
前記スイッチング制御回路は、
前記出力電圧に応じた第３電圧と、前記整流電圧を分圧した第４電圧とを乗算して前記第２電流のピーク値の目標値を示す第５電圧を出力する乗算回路と、
前記第５電圧と、前記第１電圧とを比較する第３比較回路と、
前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンする駆動信号を出力し、前記第１電圧のレベルが前記第５電圧のレベルとなると、前記トランジスタをオフする前記駆動信号を出力する駆動信号出力回路と、
を含む集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路および電源回路に関する。
【背景技術】
【0002】
交流電圧から目的レベルの出力電圧を生成する力率改善回路には、一般的に、インダクタ電流のピーク値の波形を全波整流電圧の波形と相似形とし、力率を改善するようスイッチング素子をスイッチングする集積回路が設けられている（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－１８１３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、力率改善回路には、全波整流回路の後段に入力フィルタが設けられることがある。このような場合、入力フィルタに含まれるコンデンサに電流が流れるため、力率改善回路への入力電流は、コンデンサへの電流と、インダクタ電流とを含むこととなる。
【0005】
そのため、インダクタ電流のピーク値の波形のみ調整する場合、力率改善回路への入力電流の全高調波歪（ＴＨＤ）が十分に改善されないことがある。
【0006】
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、力率改善回路の入力電流の全高調波歪を改善することができる集積回路を提供することにある。
【課題を解決するための手段】
【0007】
上記課題を解決するために、本発明の集積回路の第１の態様は、交流電圧を整流する全波整流回路からの整流電圧が印加されるフィルタと、前記フィルタからの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタとを備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた第１電圧が印加される第１端子と、前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記第２電流のピーク値が前記整流電圧と相似形となるよう、前記第１電圧に基づいて前記トランジスタをオフするスイッチング制御回路と、を備える。
【0008】
また、本発明の電源回路の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧を整流する全波整流回路と、整流電圧が印加されるフィルタと、前記全波整流回路の低電位側の端子と、接地との間に設けられる抵抗と、前記フィルタからの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記トランジスタをスイッチングする集積回路と、を備え、前記集積回路は、前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた第１電圧が印加される第１端子と、前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記第２電流のピーク値が前記整流電圧と相似形となるよう、前記第１電圧に基づいて前記トランジスタをオフするスイッチング制御回路と、を含み、前記第１端子は、前記抵抗と、前記端子に接続される。
【0009】
また、本発明の集積回路の第２の態様は、交流電圧を整流する全波整流回路からの整流電圧が印加されるフィルタと、前記フィルタからの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記フィルタと前記全波整流回路との間に設けられた電流検出部を備え、前記交流電圧から目的レベルの出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記フィルタから接地に流れる第１電流及び前記インダクタ電流の和の第２電流に応じた前記電流検出部に発生した第１電圧が印加される第１端子と、前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記出力電圧に応じた目標値と前記第１電圧とに基づいて前記トランジスタをオフするスイッチング制御回路と、を備える。
【発明の効果】
【0010】
本発明によれば、力率改善回路の入力電流の全高調波歪を改善することができる集積回路を提供することができる。
【0011】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0012】
【図1】ＡＣ－ＤＣコンバータ１０ａの構成の一例を示す図である。
【図2】一般的なＡＣ－ＤＣコンバータ５００の構成の一例を示す図である。
【図3】ＡＣ－ＤＣコンバータ５００の動作の一例を示す図である。
【図4】ＡＣ－ＤＣコンバータ５００の動作の一例を示す図である。
【図5】力率改善ＩＣ２９ａの構成の一例を示す図である。
【図6】レベルシフト回路６０の動作を説明する図である。
【図7】反転増幅回路３０８の構成の一例を示す図である。
【図8】乗算回路３０７及び反転増幅回路３０８の動作を説明する図である。
【図9】力率改善ＩＣ２９ａの動作を説明する図である。
【図10】力率改善ＩＣ２９ａの動作を説明する図である。
【図11】一般的なＡＣ－ＤＣコンバータ５００のシミュレーション結果を示す図である。
【図12】ＡＣ－ＤＣコンバータ１０ａのシミュレーション結果を示す図である。
【図13】力率改善ＩＣ２９ｂの構成の一例を示す図である。
【図14】ＡＣ－ＤＣコンバータ１０ｂの構成の一例を示す図である。
【図15】力率改善ＩＣ２９ｃの構成の一例を示す図である。
【発明を実施するための形態】
【0013】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。また、各図面に示される同一又は同等の構成要素、部材等には同一の符号を付し、適宜重複した説明は省略する。
【0014】
本明細書においては、「接続」の語を用いるが、特に断りのない場合には「接続」とは「電気的に接続」することを意味するものとする。本明細書においては、電圧または信号について、論理レベルがハイ（Ｈｉｇｈ）レベルである場合は“Ｈ”レベルと称し、論理レベルがロー（Ｌｏｗ）レベルである場合を“Ｌ”レベルと称する。
【0015】
図１は、ＡＣ－ＤＣコンバータ１０ａの構成の一例を示す。ＡＣ－ＤＣコンバータ１０ａは、交流電源１１の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。ＡＣ－ＤＣコンバータ１０ａは、出力電圧Ｖｏｕｔを負荷１２に印加する。
【0016】
ここで、交流電源１１は、ＡＣ－ＤＣコンバータ１０ａに交流電圧Ｖａｃを印加するための商用交流電源である。交流電圧Ｖａｃは、例えば１００～２７７Ｖ、周波数が５０～６０Ｈｚの電圧である。また、負荷１２は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。
【0017】
＜＜ＡＣ－ＤＣコンバータ１０ａの構成＞＞
ＡＣ－ＤＣコンバータ１０ａは、チョークコイル２１、コンデンサ２２，２８，４６，４７、全波整流回路２３、入力フィルタ２４、トランス２５、抵抗２６，４１～４５、ダイオード２７，５０，５１、力率改善ＩＣ２９ａ、およびＭＯＳトランジスタ４０を備える。
ＡＣ－ＤＣコンバータ１０ａは、チョークコイル２１、コンデンサ２２，２８，４６，４７、全波整流回路２３、入力フィルタ２４、トランス２５、抵抗２６，４１～４５、ダイオード２７，５０，５１、力率改善ＩＣ２９ａ、およびＭＯＳトランジスタ４０を備える。
【0018】
＝＝全波整流回路２３への入力＝＝
チョークコイル２１およびコンデンサ２２は、交流電源１１から全波整流回路２３へと供給される電圧Ｖａｃおよび電流からノイズを除去する。交流電源１１からチョークコイル２１およびコンデンサ２２を介して、全波整流回路２３には、電圧Ｖａｃからノイズが除去された電圧と、入力電流Ｉｉｎと、が供給される。
チョークコイル２１およびコンデンサ２２は、交流電源１１から全波整流回路２３へと供給される電圧Ｖａｃおよび電流からノイズを除去する。交流電源１１からチョークコイル２１およびコンデンサ２２を介して、全波整流回路２３には、電圧Ｖａｃからノイズが除去された電圧と、入力電流Ｉｉｎと、が供給される。
【0019】
＝＝全波整流回路２３から負荷１２までの構成＝＝
全波整流回路２３は、ノイズが除去され、端子Ｔ０，Ｔ１に印加された所定の交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃ０として、高電位側の端子Ｔ２からラインＬＮ１を介して入力フィルタ２４に印加する。一方、全波整流回路２３は、低電位側の端子Ｔ３に抵抗４２（後述）を介して接地ラインＬＮ２が接続される。なお、全波整流回路２３は、４つのダイオードで構成される一般的なダイオードブリッジ回路である。
全波整流回路２３は、ノイズが除去され、端子Ｔ０，Ｔ１に印加された所定の交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃ０として、高電位側の端子Ｔ２からラインＬＮ１を介して入力フィルタ２４に印加する。一方、全波整流回路２３は、低電位側の端子Ｔ３に抵抗４２（後述）を介して接地ラインＬＮ２が接続される。なお、全波整流回路２３は、４つのダイオードで構成される一般的なダイオードブリッジ回路である。
【0020】
入力フィルタ２４は、ディファレンシャルモードフィルタ、すなわち、コンデンサ３０，３２、インダクタ３１からなるπ型フィルタとして構成され、全波整流回路２３が印加する整流電圧Ｖｒｅｃ０を平滑化し、ノイズを除去する。入力フィルタ２４によりフィルタされノイズが除去された整流電圧Ｖｒｅｃ０は、トランス２５の主コイルＬ１に印加される。
【0021】
なお、入力フィルタ２４から、接地、すなわち、接地ラインＬＮ２に流れる電流を電流Ｉｆとする。また、入力フィルタ２４にディファレンシャルモードフィルタを用いる例を説明したが、例えば、コンデンサ３０のみを用いて、整流電圧Ｖｒｅｃ０を平滑化してもよい。
【0022】
トランス２５は、主コイルＬ１と、主コイルＬ１に磁気的に結合された補助コイルＬ２と、を含む。なお、本実施形態の補助コイルＬ２は、補助コイルＬ２に生じる電圧の極性が主コイルＬ１に生じる電圧の極性と逆になるように巻かれている。
【0023】
補助コイルＬ２は、力率改善ＩＣ２９ａ（後述）の端子ＺＣＤに抵抗２６を介して接続される。補助コイルＬ２には、主コイルＬ１に流れるインダクタ電流ＩＬに応じた電流が流れるので、端子ＺＣＤには、インダクタ電流ＩＬに応じた電圧Ｖｚｃｄが印加される。
【0024】
トランス２５の主コイルＬ１は、ＭＯＳトランジスタ４０（後述）、ダイオード２７およびコンデンサ２８とともに昇圧チョッパー回路を構成する。これにより、コンデンサ２８の充電電圧は、直流の出力電圧Ｖｏｕｔに昇圧されて、負荷１２に供給される。
【0025】
力率改善ＩＣ２９ａは、ＡＣ－ＤＣコンバータ１０ａの力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＭＯＳトランジスタ４０のスイッチングを制御する集積回路である。力率改善ＩＣ２９ａは、入力フィルタ２４から接地ラインＬＮ２に流れる電流Ｉｆと、主コイルＬ１に流れるインダクタ電流ＩＬと、出力電圧Ｖｏｕｔとに基づいて、ＭＯＳトランジスタ４０を駆動する。
【0026】
力率改善ＩＣ２９ａは、端子ＣＳ，ＣＳ２，ＣＯＭＰ，ＦＢ，ＯＵＴ，ＺＣＤ，ＶＨを含む。なお、力率改善ＩＣ２９ａは、端子ＣＳ，ＣＳ２，ＣＯＭＰ，ＦＢ，ＯＵＴ，ＺＣＤ，ＶＨ以外の端子（例えば、電源端子、ＧＮＤ端子等）を有しているが、図中他の端子は省略されている。
【0027】
ＭＯＳトランジスタ４０は、ＡＣ－ＤＣコンバータ１０ａの負荷１２への電力を制御するためのパワートランジスタである。具体的には、ＭＯＳトランジスタ４０は、トランス２５の主コイルＬ１に流れるインダクタ電流ＩＬを制御する。
【0028】
本実施形態のＭＯＳトランジスタ４０は、Ｎ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであるが、これに限定されない。即ち、ＭＯＳトランジスタ４０は、電力を制御できるトランジスタであればよく、例えば、バイポーラトランジスタであってもよい。ここで、ＭＯＳトランジスタ４０のゲート電極は、力率改善ＩＣ２９ａの端子ＯＵＴに接続される。
【0029】
ＭＯＳトランジスタ４０のゲート電極には、力率改善ＩＣ２９ａから電圧Ｖｄｒが印加される。力率改善ＩＣ２９ａは、電圧Ｖｄｒの電圧レベルを変化させるタイミングを制御することにより、負荷１２への電力を制御する。
【0030】
抵抗４１は、ＭＯＳトランジスタ４０のドレイン－ソース電流に応じた電圧Ｖｃｓを生成する。ＭＯＳトランジスタ４０のドレイン－ソース電流は、インダクタ電流ＩＬに応じて変化するので、抵抗４１に生じる電圧Ｖｃｓを検出することにより、インダクタ電流ＩＬを検出できる。抵抗４１は、一端がＭＯＳトランジスタ４０のソース電極に接続され、他端が接地ラインＬＮ２に接続され接地される。抵抗４１の両端に生じる電圧Ｖｃｓが端子ＣＳに印加される。なお、端子ＣＳは、「第２端子」に相当する。
【0031】
抵抗４２は、電流Ｉｆ及びインダクタ電流ＩＬの和に応じた電流Ｉｔ（Ｉｔ＝Ｉｆ＋ＩＬ）を検出するための抵抗である。抵抗４２は、全波整流回路２３の端子Ｔ３と、接地ラインＬＮ２との間に設けられ、抵抗４２に生じる電圧Ｖｃｓ２は、力率改善ＩＣ２９ａの端子ＣＳ２に印加される。
【0032】
なお、端子ＣＳ２は、全波整流回路２３の端子Ｔ３と、抵抗４２とに接続されるため、電圧Ｖｃｓ２は、電流Ｉｆ及びインダクタ電流ＩＬの和に応じた負電圧となる。また、端子ＣＳ２は、「第１端子」に相当し、電流Ｉｆは、「第１電流」に相当し、電流Ｉｔは、「第２電流」に相当し、電圧Ｖｃｓ２は、「第１電圧」に相当する。また、抵抗４２は、「電流検出部」に相当する。
【0033】
抵抗４３，４４は、分圧回路を構成し、出力電圧Ｖｏｕｔに応じて、ＭＯＳトランジスタ４０をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。分圧回路は、分圧した電圧Ｖｆｂを帰還電圧として、力率改善ＩＣ２９ａの端子ＦＢに印可する。
【0034】
抵抗４５およびコンデンサ４６，４７は、フィードバック制御に用いられる位相補償用の素子である。抵抗４５およびコンデンサ４６は、端子ＣＯＭＰおよび接地の間に直列に設けられる。また、コンデンサ４７は、抵抗４５およびコンデンサ４６に並列に設けられる。
【0035】
ダイオード５０，５１は、全波整流回路２３の入力のそれぞれにそれぞれのアノードが接続され、両者のカソードは接続される。そして、ダイオード５０，５１のカソードには、整流電圧Ｖｒｅｃ１が生成され、整流電圧Ｖｒｅｃ１は、力率改善ＩＣ２９ａの端子ＶＨに印加される。
【0036】
また、力率改善ＩＣ２９ａの詳細については後述するが、力率改善ＩＣ２９ａは、トランス２５の主コイルＬ１を流れるインダクタ電流ＩＬが所定値（例えば、ほぼゼロ、以下、“ほぼゼロ”をゼロと称する）となると、ＭＯＳトランジスタ４０をオンする。そして、力率改善ＩＣ２９ａは、電流Ｉｆ及びインダクタ電流ＩＬの和に応じた電流Ｉｔが、電圧Ｖｒｅｃ１及び電圧Ｖｆｂ（詳細には、電圧Ｖｆｂに応じた端子ＣＯＭＰの電圧Ｖｃｏｍｐ）に基づいて決まる目標値に達すると、ＭＯＳトランジスタ４０をオフする。
【0037】
このようにすると、力率改善ＩＣ２９ａは、電流Ｉｆ及びインダクタ電流ＩＬの和に応じた電流Ｉｔの位相を交流電圧の位相と一致させることができ、力率を改善できる。なお、電流Ｉｔは、ＡＣ－ＤＣコンバータ１０ａ中での損失はあるものの、ほぼ入力電流Ｉｉｎに等しい。
【0038】
＜＜一般的なＡＣ－ＤＣコンバータ５００の構成＞＞
以上、電流Ｉｆ及びインダクタ電流ＩＬを検出するために、全波整流回路２３の端子Ｔ３と、接地ラインＬＮ２との間に設けられた抵抗４２を有するＡＣ－ＤＣコンバータ１０ａを説明した。以下では、インダクタ電流ＩＬ及び出力電圧Ｖｏｕｔに基づいてＭＯＳトランジスタ４０をオフする力率改善ＩＣ１００を用いた一般的なＡＣ－ＤＣコンバータ５００について説明する。
以上、電流Ｉｆ及びインダクタ電流ＩＬを検出するために、全波整流回路２３の端子Ｔ３と、接地ラインＬＮ２との間に設けられた抵抗４２を有するＡＣ－ＤＣコンバータ１０ａを説明した。以下では、インダクタ電流ＩＬ及び出力電圧Ｖｏｕｔに基づいてＭＯＳトランジスタ４０をオフする力率改善ＩＣ１００を用いた一般的なＡＣ－ＤＣコンバータ５００について説明する。
【0039】
図２は、ＡＣ－ＤＣコンバータ５００の構成の一例を示す図である。ＡＣ－ＤＣコンバータ５００は、力率改善ＩＣ２９ａ及び抵抗４２を除去したうえで、力率改善ＩＣ１００、抵抗１０１を追加した点でＡＣ－ＤＣコンバータ１０ａと異なる。
【0040】
力率改善ＩＣ１００は、入力フィルタ２４と、接地ラインＬＮ２との間に設けられた抵抗１０１に生じる電圧Ｖｃｓ２に基づいて動作する集積回路であり、力率改善ＩＣ２９ａの詳細は後述するが、力率改善ＩＣ２９ａと同様に以下のように力率を改善する。
【0041】
力率改善ＩＣ１００は、トランス２５の主コイルＬ１を流れるインダクタ電流ＩＬがゼロとなると、ＭＯＳトランジスタ４０をオンする。そして、力率改善ＩＣ１００は、インダクタ電流ＩＬが、電圧Ｖｒｅｃ１及び帰還電圧Ｖｆｂ（詳細には、電圧Ｖｆｂに応じた端子ＣＯＭＰの電圧Ｖｃｏｍｐ）に基づいて決まる目標値に達すると、ＭＯＳトランジスタ４０をオフする。なお、力率改善ＩＣ１００は、インダクタ電流ＩＬにより抵抗１０１に生じる電圧Ｖｃｓ２に基づいて、ＭＯＳトランジスタ４０をオフするタイミングを定める。
【0042】
＜＜＜一般的なＡＣ－ＤＣコンバータ５００の概略動作＞＞＞
図３は、整流電圧Ｖｒｅｃ０が高い場合のインダクタ電流ＩＬ及び電圧Ｖｄｒの関係を示す図である。
図３は、整流電圧Ｖｒｅｃ０が高い場合のインダクタ電流ＩＬ及び電圧Ｖｄｒの関係を示す図である。
【0043】
時刻ｔ０において、コイルＬ１に流れるインダクタ電流ＩＬがゼロになる。
【0044】
時刻ｔ０から遅延期間ｔｃｈが経過した時刻ｔ１において、力率改善ＩＣ１００は、ＭＯＳトランジスタ４０に、ＭＯＳトランジスタ４０をオンする電圧Ｖｄｒを印加する。ＭＯＳトランジスタ４０がオンすると、インダクタ電流ＩＬは増加する。
【0045】
インダクタ電流ＩＬが目標値に達する時刻ｔ２において、力率改善ＩＣ１００は、ＭＯＳトランジスタ４０に、ＭＯＳトランジスタ４０をオフする電圧Ｖｄｒを印加する。ＭＯＳトランジスタ４０がオフすると、インダクタ電流ＩＬは減少する。
【0046】
時刻ｔ３において、インダクタ電流ＩＬはゼロとなり、以降同様の動作が繰り返される。
【0047】
ここで、ＭＯＳトランジスタ４０がオフし、インダクタ電流ＩＬがゼロになると、入力フィルタ２４に含まれるコンデンサ３０，３２の充電電圧Ｖｒは十分高いため、コイルＬ１の入力フィルタ２４側の電圧は、充電電圧Ｖｒより低くなる。そのため、コイルＬ１からコンデンサ３０，３２を充電する電流Ｉｆは流れない。したがって、ＭＯＳトランジスタ４０の出力容量Ｃｏｓｓと、コイルＬ１との間で、共振が生じる。
【0048】
すなわち、整流電圧Ｖｒｅｃ０が高い場合、コイルＬ１と、出力容量Ｃｏｓｓとの間で共振電流が流れることとなり、共振電流の他にコイルＬ１からコンデンサ３０，３２への負の方向の電流が流れない。
【0049】
したがって、力率改善ＩＣ１００は、インダクタ電流ＩＬがゼロになってから、遅延期間ｔｃｈだけ遅らせてＭＯＳトランジスタ４０をオンすれば、ＭＯＳトランジスタ４０のドレイン電極の電圧が低下した状態でＭＯＳトランジスタ４０をオンさせ得る。これにより、ＭＯＳトランジスタ４０のスイッチング損失が抑制される。なお、遅延期間ｔｃｈは、共振周期の半分の期間である。
【0050】
【0051】
図４は、整流電圧Ｖｒｅｃ０が低い場合のインダクタ電流ＩＬ及び電圧Ｖｄｒの関係を示す図である。
【0052】
時刻ｔ１０において、コイルＬ１に流れるインダクタ電流ＩＬがゼロになる。インダクタ電流ＩＬがゼロとなった後、コイルＬ１と、出力容量Ｃｏｓｓとの間で共振動作が開始する。整流電圧Ｖｒｅｃ０が低く、入力フィルタ２４のコンデンサ３０，３２に充電された充電電圧Ｖｒが低い場合、コイルＬ１の入力フィルタ２４側の電圧が充電電圧Ｖｒより高くなり、コイルＬ１からコンデンサ３０，３２へと負の方向のインダクタ電流ＩＬが流れる。そして、インダクタ電流ＩＬは、コンデンサ３０，３２を充電する。
【0053】
時刻ｔ１０から遅延時間ｔｃｈが経過した時刻ｔ１１において、力率改善ＩＣ１００は、ＭＯＳトランジスタ４０に、ＭＯＳトランジスタ４０をオンする電圧Ｖｄｒを印加する。しかしながら、コイルＬ１の入力フィルタ２４側の電圧が充電電圧Ｖｒと等しくなるまで、寄生ダイオードＤｐ、コイルＬ１、コンデンサ３０，３２の順に負の方向のインダクタ電流ＩＬが流れる。
【0054】
この場合、ＭＯＳトランジスタ４０はオンされているものの、コイルＬ１にはコイルＬ１からＭＯＳトランジスタ４０へと流れる正の方向のインダクタ電流ＩＬは流れない。その後、コイルＬ１の入力フィルタ２４側の電圧が充電電圧Ｖｒと等しくなると、負の方向のインダクタ電流ＩＬは、流れなくなり、インダクタ電流ＩＬは正の方向に流れるようになる。
【0055】
インダクタ電流ＩＬが目標値に達する時刻ｔ１２において、力率改善ＩＣ１００は、ＭＯＳトランジスタ４０に、ＭＯＳトランジスタ４０をオフする電圧Ｖｄｒを印加する。ＭＯＳトランジスタ４０がオフすると、インダクタ電流ＩＬは減少する。
【0056】
時刻ｔ１３において、インダクタ電流ＩＬはゼロとなり、以降同様の動作が繰り返される。
【0057】
以上から、ＭＯＳトランジスタ４０がオンしても、インダクタ電流ＩＬが正の方向に流れる実質的なオン期間は短くなる。この場合、コンデンサ３０，３２は十分に放電されず、交流電圧Ｖａｃと、充電電圧Ｖｒとの電圧差が小さくなるため、全波整流回路２３に含まれるダイオードは電流を流しにくくなる。
【0058】
これにより、全波整流回路２３は、整流電圧Ｖｒｅｃ０が低い（すなわち、交流電圧Ｖａｃが低い）場合、十分に電流を供給することができなくなる可能性がある。そして、ＭＯＳトランジスタ４０がオンされ続けると、次第にインダクタ電流ＩＬは正の方向に流れ、コンデンサ３０，３２が放電される。そして、充電電圧Ｖｒが低下することにより、全波整流回路２３に含まれるダイオードは、フルにオンするようになり、必要な電流を供給し始める。
【0059】
このように動作する場合、入力電流Ｉｉｎの波形が交流電圧Ｖａｃの波形と相似形とならないことがある。この現象は、抵抗１０１がインダクタ電流ＩＬのみを検出するため、発生している可能性がある。
【0060】
また、電流Ｉｆを無視し、インダクタ電流ＩＬのみにより、ＭＯＳトランジスタ４０をスイッチングすると、整流電圧Ｖｒｅｃ０が低い場合、入力電流Ｉｉｎの電流値の大きさが充電電流Ｉｆの分だけインダクタ電流ＩＬの電流値の大きさより大きくなる。この場合、入力電流Ｉｉｎが交流電圧Ｖａｃに対して歪むことにつながり、力率が悪化するとともに、高調波歪の原因ともなり得る。
【0061】
一方、ＡＣ－ＤＣコンバータ１０ａにおいて、抵抗４２を設けることにより、入力フィルタ２４のコンデンサ３０，３２を充電する電流Ｉｆと、インダクタ電流ＩＬとの和に応じた電流Ｉｔを検出することができる。
【0062】
これにより、ＡＣ－ＤＣコンバータ１０ａにおいては、たとえ整流電圧Ｖｒｅｃ０が低く、コンデンサ３０，３２への充電電流Ｉｆが生じたとしても、考慮することができる。なお、整流電圧Ｖｒｅｃ０が高い場合、充電電流Ｉｆは生じにくく、電流Ｉｔは、ほぼインダクタ電流ＩＬとなるため、入力電流Ｉｉｎの歪は、生じにくい。
【0063】
また、インダクタ電流ＩＬと共に電流Ｉｆを考慮することにより、入力電流Ｉｉｎの、交流電圧Ｖａｃに対する歪が低減されると共に全高調波歪が改善され、ＡＣ－ＤＣコンバータ１０ａの力率が改善される可能性がある。したがって、以下では、このように全高調波歪を改善することができる力率改善ＩＣ２９ａの詳細を以下に詳述する。
【0064】
＝＝力率改善ＩＣ２９ａの構成＝＝
図５は、力率改善ＩＣ２９ａの構成の一例を示す。力率改善ＩＣ２９ａは、図１の端子ＣＳ２に印加される電圧Ｖｃｓ２と、端子ＶＨに印加される整流電圧Ｖｒｅｃ１と、出力電圧Ｖｏｕｔとに基づいて、入力電流Ｉｉｎの波形が交流電圧Ｖａｃの波形と相似形となるようＭＯＳトランジスタ４０をスイッチングする。
図５は、力率改善ＩＣ２９ａの構成の一例を示す。力率改善ＩＣ２９ａは、図１の端子ＣＳ２に印加される電圧Ｖｃｓ２と、端子ＶＨに印加される整流電圧Ｖｒｅｃ１と、出力電圧Ｖｏｕｔとに基づいて、入力電流Ｉｉｎの波形が交流電圧Ｖａｃの波形と相似形となるようＭＯＳトランジスタ４０をスイッチングする。
【0065】
ここで、「相似形」とは、交流電圧Ｖａｃの波形と、入力電流Ｉｉｎの波形との間で、位相が一致し、振幅が正の比例関係にあることをいい、「相似形となるよう」とは、力率を１に近づけることをいう。
【0066】
力率改善ＩＣ２９ａは、レベルシフト回路６０、スイッチング制御回路６１ａ、コンパレータ６２を含んで構成される。
【0067】
＝＝＝レベルシフト回路６０＝＝＝
レベルシフト回路６０は、負電圧である電圧Ｖｃｓ２のレベルを、所定の電圧Ｖ１（＞０）だけシフトして、正の電圧Ｖｃｓ２＿ｓｈｉｆｔを出力する。具体的には、レベルシフト回路６０は、電源電圧Ｖｄｄが印加される抵抗２００と、抵抗２００及び端子ＣＳ２の間に設けられた抵抗２０１とで構成され、抵抗２００，２０１の接続点から電圧Ｖｃｓ２＿ｓｈｉｆｔを出力する。
レベルシフト回路６０は、負電圧である電圧Ｖｃｓ２のレベルを、所定の電圧Ｖ１（＞０）だけシフトして、正の電圧Ｖｃｓ２＿ｓｈｉｆｔを出力する。具体的には、レベルシフト回路６０は、電源電圧Ｖｄｄが印加される抵抗２００と、抵抗２００及び端子ＣＳ２の間に設けられた抵抗２０１とで構成され、抵抗２００，２０１の接続点から電圧Ｖｃｓ２＿ｓｈｉｆｔを出力する。
【0068】
なお、抵抗２００，２０１の抵抗値は、抵抗４２による電流Ｉｔの検出に影響を及ぼさないよう決定される。また、電圧Ｖｃｓ２＿ｓｈｉｆｔは、「第２電圧」に相当する。
【0069】
図６は、電圧Ｖｃｓ２（一点鎖線）と、レベルシフトされた電圧Ｖｃｓ２＿ｓｈｉｆｔ（実線）と、の関係を示す図である。
【0070】
例えば、時刻ｔ２０より前の期間において、図１の抵抗４２に流れる電流が“０”である場合、電圧Ｖｃｓ２も“０Ｖ”である。この結果、電圧Ｖｃｓ２＿ｓｈｉｆｔは、電圧Ｖ１となる。
【0071】
そして、時刻ｔ２０にＭＯＳトランジスタ４０がオンとなると、例えば、インダクタ電流ＩＬは、増加するため、電圧Ｖｃｓ２は、“０Ｖ”から低下する。したがって、電圧Ｖｃｓ２がレベルシフトされた電圧Ｖｃｓ２＿ｓｈｉｆｔも、電圧Ｖ１から低下する。
【0072】
また、時刻ｔ２１にＭＯＳトランジスタ４０がオフとなると、例えば、インダクタ電流ＩＬは小さくなるため、電圧Ｖｃｓ２は大きくなり、例えば、時刻ｔ２２には“０Ｖ”となる。このため、電圧Ｖｃｓ２＿ｓｈｉｆｔも、時刻ｔ２２には、電圧Ｖ１となる。
【0073】
このように、本実施形態の電圧Ｖｃｓ２＿ｓｈｉｆｔは、例えば、インダクタ電流ＩＬが“０”の場合、電圧Ｖ１となり、インダクタ電流ＩＬが増加すると、電圧Ｖ１から低下する。
【0074】
＝＝＝スイッチング制御回路６１ａ＝＝＝
図５のスイッチング制御回路６１ａは、インダクタ電流ＩＬ及び出力電圧Ｖｏｕｔに基づいてＭＯＳトランジスタ４０をスイッチングする。具体的には、スイッチング制御回路６１ａは、インダクタ電流ＩＬがゼロより小さくなると、ＭＯＳトランジスタ４０をオンする。
図５のスイッチング制御回路６１ａは、インダクタ電流ＩＬ及び出力電圧Ｖｏｕｔに基づいてＭＯＳトランジスタ４０をスイッチングする。具体的には、スイッチング制御回路６１ａは、インダクタ電流ＩＬがゼロより小さくなると、ＭＯＳトランジスタ４０をオンする。
【0075】
一方、スイッチング制御回路６１ａは、電流Ｉｆ及びインダクタ電流ＩＬの和に応じた電流Ｉｔのピーク値の波形が整流電圧Ｖｒｅｃ１の波形と相似形となるよう、電圧Ｖｃｓ２に基づいてＭＯＳトランジスタ４０をオフする。
【0076】
スイッチング制御回路６１ａは、ヒステリシスコンパレータ３００、遅延回路３０１、ＯＲ回路３０２，３１０、リスタートタイマ３０３、ＳＲフリップフロップ３０４、分圧回路３０５、誤差増幅回路３０６、乗算回路３０７、反転増幅回路３０８、コンパレータ３０９、バッファ３１１を含んで構成される。
【0077】
ヒステリシスコンパレータ３００は、端子ＺＣＤに印加される電圧Ｖｚｃｄに基づいて、インダクタ電流ＩＬがゼロとなったか否かを検出する。補助コイルＬ２は主コイルＬ１に電磁的に結合しているので、端子ＺＣＤに印加される電圧Ｖｚｃｄは、主コイルに流れるインダクタ電流ＩＬに応じた電圧となる。
【0078】
具体的には、ヒステリシスコンパレータ３００は、閾値Ｖｔｈｌ，Ｖｔｈｈを有し、電圧Ｖｚｃｄを、インダクタ電流ＩＬがゼロを示す場合の閾値Ｖｔｈｌ及びインダクタ電流ＩＬが増加したことを示す場合の閾値Ｖｔｈｈと比較する。
【0079】
ヒステリシスコンパレータ３００は、インダクタ電流ＩＬが減少してゼロとなった場合、“Ｈ”レベルの信号Ｖｚを遅延回路３０１に出力する。一方、ヒステリシスコンパレータ３００は、インダクタ電流ＩＬが増加し、電圧Ｖｚｃｄが閾値Ｖｔｈｈを超える場合、“Ｌ”レベルの信号Ｖｚを遅延回路３０１に出力する。
【0080】
また、閾値Ｖｔｈｌは、ヒステリシスコンパレータ３００に印加される基準電圧Ｖｒｅｆ０に応じた、ヒステリシスコンパレータ３００の低い方の閾値である。さらに、閾値Ｖｔｈｈは、同様に、基準電圧Ｖｒｅｆ０に応じた、ヒステリシスコンパレータ３００の高い方の閾値である。
【0081】
遅延回路（ＤＥＬＡＹ）３０１は、インダクタ電流ＩＬがゼロとなった後、遅延期間ｔｃｈ経過後、ＭＯＳトランジスタ４０をオンするパルス信号Ｖｄを出力する。具体的には、遅延回路３０１は、インダクタ電流ＩＬがゼロとなった後、コイルＬ１と、出力容量Ｃｏｓｓとが共振する際の共振周期の半周期の時間である遅延期間ｔｃｈ経過後、“Ｈ”レベルのパルス信号Ｖｄを出力する。
【0082】
ＯＲ回路３０２は、遅延回路３０１からのパルス信号Ｖｄと、リスタートタイマ３０３（後述）からのパルス信号Ｖｔｉｍとの論理和を演算する。したがって、ＯＲ回路３０２は、遅延回路３０１からのパルス信号Ｖｄ又はリスタートタイマ３０３からのパルス信号Ｖｔｉｍが入力されると、“Ｈ”レベルのオン信号Ｓｓｅｔを出力する。
【0083】
リスタートタイマ（ＴＩＭ）３０３は、ＭＯＳトランジスタ４０が所定期間オンされない場合、ＭＯＳトランジスタ４０をオンすべく、パルス信号Ｖｔｉｍを出力する。具体的には、リスタートタイマ３０３は、ＭＯＳトランジスタ４０を駆動する駆動信号Ｖｑ１が所定期間“Ｈ”レベルとならない場合、パルス信号Ｖｔｉｍを出力する。
【0084】
一方、リスタートタイマ３０３は、所定期間の間に、駆動信号Ｖｑ１が“Ｈ”レベルとなる場合、所定期間の計時をリセットし、計時を再開する。したがって、リスタートタイマ３０３は、駆動信号Ｖｑ１が所定期間の間に“Ｈ”レベルとなる場合、パルス信号Ｖｔｉｍの出力を停止する。
【0085】
＝＝ＳＲフリップフロップ３０４＝＝
ＳＲフリップフロップ３０４は、オン信号Ｓｓｅｔと、オフ信号Ｓｒｅｓｅｔ（後述）とに基づいて、Ｑ出力を変化させ、駆動信号Ｖｑ１として出力する。具体的には、ＳＲフリップフロップ３０４は、ＯＲ回路３０２が“Ｈ”レベルのオン信号Ｓｓｅｔを出力すると、“Ｈ”レベルの駆動信号Ｖｑ１を出力する。
ＳＲフリップフロップ３０４は、オン信号Ｓｓｅｔと、オフ信号Ｓｒｅｓｅｔ（後述）とに基づいて、Ｑ出力を変化させ、駆動信号Ｖｑ１として出力する。具体的には、ＳＲフリップフロップ３０４は、ＯＲ回路３０２が“Ｈ”レベルのオン信号Ｓｓｅｔを出力すると、“Ｈ”レベルの駆動信号Ｖｑ１を出力する。
【0086】
一方、ＳＲフリップフロップ３０４は、ＯＲ回路３１０（後述）が“Ｈ”レベルの信号Ｓｒｅｓｅｔを出力すると、“Ｌ”レベルの駆動信号Ｖｑ１を出力する。なお、ＳＲフリップフロップ３０４は、リセット優先のフリップフロップである。また、ＳＲフリップフロップ３０４は、「駆動信号出力回路」に相当する。
【0087】
分圧回路（ＲＤＩＶ）３０５は、端子ＶＨからの電圧Ｖｈ（図１の整流電圧Ｖｒｅｃ１に等しい）を分圧して、電圧Ｖｈ＿ｄｉｖを生成する。
【0088】
誤差増幅回路３０６は、トランスコンダクタンスアンプであり、出力電圧Ｖｏｕｔが目的レベルより高くなると、ＭＯＳトランジスタ４０のオン期間が短くなるように、図１のコンデンサ４６，４７を放電する。
【0089】
具体的には、誤差増幅回路３０６は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１より低い場合、電流Ｉｅｒｒでコンデンサ４６，４７を充電する。一方、誤差増幅回路３０６は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１より高い場合、電流Ｉｅｒｒでコンデンサ４６、４７を放電する。なお、端子ＣＯＭＰの電圧Ｖｃｏｍｐは、「出力電圧に応じた第３電圧」に相当する。
【0090】
＝＝乗算回路３０７＝＝
乗算回路（ＭＵＬ）３０７は、電圧Ｖｈ＿ｄｉｖ及び電圧Ｖｃｏｍｐに基づいて、電流Ｉｆ及びインダクタ電流ＩＬの和に応じた電流Ｉｔのピーク値の目標値を示す電圧Ｖｍを出力する。具体的には、乗算回路３０７は、電圧Ｖｈ＿ｄｉｖと、電圧Ｖｃｏｍｐとを乗算し、電圧Ｖｍを出力する。なお、電圧Ｖｃｏｍｐは、「出力電圧に応じた第３電圧」に相当し、電圧Ｖｈ＿ｄｉｖは、「第４電圧」に相当し、電圧Ｖｍは、「目標値を示す第５電圧」に相当する。
乗算回路（ＭＵＬ）３０７は、電圧Ｖｈ＿ｄｉｖ及び電圧Ｖｃｏｍｐに基づいて、電流Ｉｆ及びインダクタ電流ＩＬの和に応じた電流Ｉｔのピーク値の目標値を示す電圧Ｖｍを出力する。具体的には、乗算回路３０７は、電圧Ｖｈ＿ｄｉｖと、電圧Ｖｃｏｍｐとを乗算し、電圧Ｖｍを出力する。なお、電圧Ｖｃｏｍｐは、「出力電圧に応じた第３電圧」に相当し、電圧Ｖｈ＿ｄｉｖは、「第４電圧」に相当し、電圧Ｖｍは、「目標値を示す第５電圧」に相当する。
【0091】
ここで、乗算回路３０７は、電圧Ｖｈ＿ｄｉｖと、出力電圧Ｖｏｕｔが目的レベルに対して高いか、低いかを示す電圧Ｖｃｏｍｐとを乗算し、電流Ｉｔのピーク値を決定する。なお、電圧Ｖｈ＿ｄｉｖは、整流電圧Ｖｒｅｃ１の波形をピーク値の波形に反映するために使用され、電圧Ｖｃｏｍｐは、ピーク値の波形の振幅を決めるために使用される。これにより、力率改善ＩＣ２９ａは、出力電圧Ｖｏｕｔを目的レベルに維持しつつ、電流Ｉｔのピーク値の波形と、整流電圧Ｖｒｅｃ０の波形とを相似形にできる。
【0092】
＝＝反転増幅回路３０８＝＝
反転増幅回路（ＩＮＶ）３０８は、電圧Ｖｍを反転し、所定のゲインで増幅して、電圧Ｖｍ＿ｉｎｖとして出力する。具体的には、反転増幅回路３０８は、オペアンプ４００、抵抗４０１，４０２を含み、図７に示すように構成される。
反転増幅回路（ＩＮＶ）３０８は、電圧Ｖｍを反転し、所定のゲインで増幅して、電圧Ｖｍ＿ｉｎｖとして出力する。具体的には、反転増幅回路３０８は、オペアンプ４００、抵抗４０１，４０２を含み、図７に示すように構成される。
【0093】
電圧Ｖｍ、電圧Ｖｍ＿ｉｎｖ、及び基準電圧Ｖｒｅｆ３の関係は以下の式で表される。
Ｖｒｅｆ３＝（Ｒ１／（Ｒ１＋Ｒ２））×（Ｖｍ＿ｉｎｖ－Ｖｍ）＋Ｖｍ・・・式（１）
ここで、Ｒ１は、抵抗４０１の抵抗値とし、Ｒ２は、抵抗４０２の抵抗値とする。
Ｖｒｅｆ３＝（Ｒ１／（Ｒ１＋Ｒ２））×（Ｖｍ＿ｉｎｖ－Ｖｍ）＋Ｖｍ・・・式（１）
ここで、Ｒ１は、抵抗４０１の抵抗値とし、Ｒ２は、抵抗４０２の抵抗値とする。
【0094】
式（１）を変形すると、以下の式となる。
Ｖｍ＿ｉｎｖ＝－（Ｒ２／Ｒ１）×Ｖｍ＋（１＋Ｒ２／Ｒ１）Ｖｒｅｆ３・・・式（２）
Ｖｍ＿ｉｎｖ＝－（Ｒ２／Ｒ１）×Ｖｍ＋（１＋Ｒ２／Ｒ１）Ｖｒｅｆ３・・・式（２）
【0095】
また、（１＋Ｒ２／Ｒ１）Ｖｒｅｆ３が、電圧Ｖ１（すなわち、電圧Ｖｃｓ２が０Ｖの際に、レベルシフト回路６０が出力する電圧Ｖｃｓ２＿ｓｈｉｆｔ）と等しくなるように、抵抗値Ｒ１，Ｒ２、及び基準電圧Ｖｒｅｆ３は決定される。
【0096】
このように、抵抗値Ｒ１，Ｒ２、基準電圧Ｖｒｅｆ３を決めることにより、コンパレータ３０９（後述）は、電圧Ｖｍ＿ｉｎｖと、電圧Ｖｃｓ２＿ｓｈｉｆｔをほぼ正しく比較することができる。なお、反転増幅回路３０８は、「反転回路」に相当し、電圧Ｖｍ＿ｉｎｖは、「第６電圧」及び「第７電圧」に相当する。
【0097】
乗算回路３０７及び反転増幅回路３０８は、交流電圧Ｖａｃの位相角が０度～３６０度に変化するにつれて図８に示すように動作する。具体的には、交流電圧Ｖａｃの位相角が０度にある際、電圧Ｖｈ＿ｄｉｖは０Ｖとなり、乗算回路３０７は、０Ｖの電圧Ｖｍを出力する。そして、反転増幅回路３０８は、式（２）で示されるように、電圧Ｖ１を電圧Ｖｍ＿ｉｎｖとして出力する。なお、図８において、電圧Ｖｃｏｍｐは一定であるものとする。
【0098】
また、交流電圧Ｖａｃの位相角が９０度付近にある際、電圧Ｖｈ＿ｄｉｖは、交流電圧Ｖａｃの最高レベルに応じた電圧となり、乗算回路３０７は、最大の電圧Ｖｍを出力する。そして、反転増幅回路３０８は、電圧Ｖ１から最も低下した電圧Ｖｍ＿ｉｎｖを出力する。以降、交流電圧Ｖａｃの位相角が１８０度～３６０度に変化する際も同様に乗算回路３０７及び反転増幅回路３０８は動作する。
【0099】
＝＝コンパレータ３０９＝＝
図５のコンパレータ３０９は、ＭＯＳトランジスタ４０をオフするタイミングを決める。具体的には、コンパレータ３０９は、電圧Ｖｃｓ２＿ｓｈｉｆｔのレベルが電圧Ｖｍ＿ｉｎｖのレベルとなると、“Ｈ”レベルの信号Ｓｃｍｐを出力する。これは、電流Ｉｔが目標値に達したことを意味し、スイッチング制御回路６１ａは、電圧Ｖｃｓ２＿ｓｈｉｆｔが電流Ｉｔのピーク値の目標値を示す電圧Ｖｍ＿ｉｎｖとなると、ＭＯＳトランジスタ４０をオフする。
図５のコンパレータ３０９は、ＭＯＳトランジスタ４０をオフするタイミングを決める。具体的には、コンパレータ３０９は、電圧Ｖｃｓ２＿ｓｈｉｆｔのレベルが電圧Ｖｍ＿ｉｎｖのレベルとなると、“Ｈ”レベルの信号Ｓｃｍｐを出力する。これは、電流Ｉｔが目標値に達したことを意味し、スイッチング制御回路６１ａは、電圧Ｖｃｓ２＿ｓｈｉｆｔが電流Ｉｔのピーク値の目標値を示す電圧Ｖｍ＿ｉｎｖとなると、ＭＯＳトランジスタ４０をオフする。
【0100】
一方、コンパレータ３０９は、電圧Ｖｃｓ２＿ｓｈｉｆｔのレベルが電圧Ｖｍ＿ｉｎｖのレベルより高い場合、“Ｌ”レベルの信号Ｓｃｍｐを出力する。なお、コンパレータ３０９は、「第１比較回路」及び「第２比較回路」に相当する。
【0101】
ＯＲ回路３１０は、コンパレータ３０９からの信号Ｓｃｍｐと、コンパレータ６２（後述）からの信号Ｓｏｃｐとの論理和を演算する。
【0102】
バッファ３１１は、“Ｈ”レベルの駆動信号Ｖｑ１が入力されると、ＭＯＳトランジスタ４０に、ＭＯＳトランジスタ４０をオンする電圧Ｖｄｒを印加し、“Ｌ”レベルの駆動信号Ｖｑ１が入力されると、ＭＯＳトランジスタに、ＭＯＳトランジスタ４０をオフする電圧Ｖｄｒを印加する。このようにして、バッファ３１１は、ゲート容量等の大きいＭＯＳトランジスタ４０を駆動する。
【0103】
＝＝コンパレータ６２＝＝
コンパレータ６２は、ＭＯＳトランジスタ４０に流れるインダクタ電流ＩＬが所定電流を超えたか否かを検出する。具体的には、コンパレータ６２は、抵抗４１にインダクタ電流ＩＬが流れることにより生じる電圧Ｖｃｓと、基準電圧Ｖｒｅｆ２とを比較する。
コンパレータ６２は、ＭＯＳトランジスタ４０に流れるインダクタ電流ＩＬが所定電流を超えたか否かを検出する。具体的には、コンパレータ６２は、抵抗４１にインダクタ電流ＩＬが流れることにより生じる電圧Ｖｃｓと、基準電圧Ｖｒｅｆ２とを比較する。
【0104】
また、コンパレータ６２は、電圧Ｖｃｓが基準電圧Ｖｒｅｆ２より高い場合、スイッチング制御回路６１ａにＭＯＳトランジスタ４０をオフさせる“Ｈ”レベルの信号Ｓｏｃｐを出力する。一方、コンパレータ６２は、電圧Ｖｃｓが基準電圧Ｖｒｅｆ２より低い場合、“Ｌ”レベルの信号Ｓｏｃｐを出力する。なお、コンパレータ６２は、「過電流保護回路」に相当する。
【0105】
＜＜＜力率改善ＩＣ２９ａの動作＞＞＞
図９は、力率改善ＩＣ２９ａの動作の一例を示す図である。なお、力率改善ＩＣ２９ａは、インダクタ電流ＩＬに基づいてＭＯＳトランジスタ４０をオンし、電流Ｉｔに基づいてＭＯＳトランジスタ４０をオフする。ただし、図９では、図１の抵抗４２に、接地ラインＬＮ２から全波整流回路２３の端子Ｔ３の方向へ流れる電流Ｉｔを正の電流としており、インダクタ電流ＩＬがゼロとなる場合、電流Ｉｆもゼロであるものとしている。
図９は、力率改善ＩＣ２９ａの動作の一例を示す図である。なお、力率改善ＩＣ２９ａは、インダクタ電流ＩＬに基づいてＭＯＳトランジスタ４０をオンし、電流Ｉｔに基づいてＭＯＳトランジスタ４０をオフする。ただし、図９では、図１の抵抗４２に、接地ラインＬＮ２から全波整流回路２３の端子Ｔ３の方向へ流れる電流Ｉｔを正の電流としており、インダクタ電流ＩＬがゼロとなる場合、電流Ｉｆもゼロであるものとしている。
【0106】
時刻ｔ３０において、インダクタ電流ＩＬがゼロになり、ヒステリシスコンパレータ３００が“Ｈ”レベルの信号Ｖｚ（不図示）を出力する。
【0107】
時刻ｔ３０から遅延期間ｔｃｈ経過した時刻ｔ３１において、遅延回路３０１は、パルス信号Ｖｄを出力し、力率改善ＩＣ２９ａは、ＭＯＳトランジスタ４０に、ＭＯＳトランジスタ４０をオンする電圧Ｖｄｒを印加する。その後、電流Ｉｔは増加する。
【0108】
電圧Ｖｃｓ２＿ｓｈｉｆｔが電圧Ｖｍ＿ｉｎｖとなる時刻ｔ３２において、コンパレータ３０９は、“Ｈ”レベルの信号Ｓｃｍｐを出力する。そして、力率改善ＩＣ２９ａは、ＭＯＳトランジスタ４０に、ＭＯＳトランジスタ４０をオフする電圧Ｖｄｒを印加する。その後、電流Ｉｔは減少する。
【0109】
インダクタ電流ＩＬがゼロになる時刻ｔ３３において、ヒステリシスコンパレータ３００が“Ｈ”レベルの信号Ｖｚを出力する。以降、同様の動作が繰り返される。
【0110】
以上、力率改善ＩＣ２９ａの動作について説明した。このように、力率改善ＩＣ２９ａが動作することにより、電流Ｉｔの平均値である電流値Ｉａｖｅの波形は、整流電圧Ｖｒｅｃ１の波形と相似形となる。すなわち、入力電流Ｉｉｎの波形も交流電圧Ｖａｃの波形に対して相似形となる。
【0111】
図１０は、電流値Ｉａｖｅと、整流電圧Ｖｒｅｃ１との関係を示す図である。力率改善ＩＣ２９ａが、図９を用いて説明したように動作することにより、電圧Ｖｃｓ２＿ｓｈｉｆｔのピーク値、すなわち電流Ｉｔのピーク値は、整流電圧Ｖｒｅｃ１の交流成分を示す電圧Ｖｍ＿ｉｎｖに一致する。
【0112】
これにより、電流値Ｉａｖｅの波形は、整流電圧Ｖｒｅｃ１の波形と相似形となり、力率が改善されると共に、電流Ｉｆも考慮して制御するため、入力電流Ｉｉｎの歪も抑制され、高調波歪も改善される。
【0113】
＜＜＜シミュレーション結果の比較＞＞＞
図１１は、一般的なＡＣ－ＤＣコンバータ５００におけるシミュレーション結果を示す図であり、図１２は、ＡＣ－ＤＣコンバータ１０ａにおけるシミュレーション結果を示す図である。
図１１は、一般的なＡＣ－ＤＣコンバータ５００におけるシミュレーション結果を示す図であり、図１２は、ＡＣ－ＤＣコンバータ１０ａにおけるシミュレーション結果を示す図である。
【0114】
図１１において、図中に示した期間ａにおいて、電流Ｉｔ（抵抗４２に生じる電圧値で示す）と、インダクタ電流ＩＬとを比較すると、電流Ｉｔの方が比較的大きくなっている。
【0115】
一方、図１１において、図中に示した期間ｂにおいて、電流Ｉｔと、インダクタ電流ＩＬとを比較すると、両者の間にそれほど差は認められない。
【0116】
また、図１２において、図中に示した期間ａにおいて、電流Ｉｔ（抵抗４２に生じる電圧値で示す）と、インダクタ電流ＩＬとを比較すると、図１１の場合と異なり、両者の間にそれほど差は認められない。これは、期間ｂにおいても同様である。
【0117】
また、入力電流Ｉｉｎに着目して、図１１，１２の期間ａを比較すると、図１２の場合における入力電流Ｉｉｎの急激な増加量は、図１１の場合における入力電流Ｉｉｎの急激な増加量より小さい。したがって、力率改善ＩＣ２９ａがＡＣ－ＤＣコンバータ１０ａを制御することにより、入力電流Ｉｉｎの歪は小さくなり、これにより、高調波歪も改善される。
【0118】
＝＝＝変形例＝＝＝
＝＝＝力率改善ＩＣ２９ｂの構成＝＝＝
以上、力率改善ＩＣ２９ａについて説明した。図１３は、力率改善ＩＣ２９ａの変形例である力率改善ＩＣ２９ｂの構成の一例を示す図である。力率改善ＩＣ２９ｂは、レベルシフト回路６０、スイッチング制御回路６１ｂ、コンパレータ６２、反転増幅回路６３を含んで構成される。
＝＝＝力率改善ＩＣ２９ｂの構成＝＝＝
以上、力率改善ＩＣ２９ａについて説明した。図１３は、力率改善ＩＣ２９ａの変形例である力率改善ＩＣ２９ｂの構成の一例を示す図である。力率改善ＩＣ２９ｂは、レベルシフト回路６０、スイッチング制御回路６１ｂ、コンパレータ６２、反転増幅回路６３を含んで構成される。
【0119】
力率改善ＩＣ２９ｂにおいて、反転増幅回路（ＩＮＶ）６３は、レベルシフト回路６０からの電圧Ｖｃｓ２＿ｓｈｉｆｔを反転させて電圧Ｖｃｓ２＿ｉｎｖとしてコンパレータ３１２の非反転入力に印加する。
【0120】
また、コンパレータ３１２の反転入力には、乗算回路３０７からの電圧Ｖｍが印加される。そして、コンパレータ３１２は、電圧Ｖｃｓ２＿ｉｎｖのレベルが電圧Ｖｍのレベルとなると、“Ｈ”レベルの信号Ｓｃｍｐを出力する。なお、コンパレータ３１２は、「第１比較回路」に相当する。
【0121】
＝＝＝ＡＣ－ＤＣコンバータ１０ｂの構成＝＝＝
図１４は、ＡＣ－ＤＣコンバータ１０ｂの構成の一例を示す図である。ＡＣ－ＤＣコンバータ１０ｂにおいて、ＡＣ－ＤＣコンバータ１０ａにおける抵抗４２の代わりに、電流Ｉｔを検出するための電流検出トランス（ＣＴ）５２が設けられている。また、力率改善ＩＣ２９ａは、電流検出トランス５２からの電圧Ｖｃｓ２を受ける力率改善ＩＣ２９ｃに置き換えられている。
図１４は、ＡＣ－ＤＣコンバータ１０ｂの構成の一例を示す図である。ＡＣ－ＤＣコンバータ１０ｂにおいて、ＡＣ－ＤＣコンバータ１０ａにおける抵抗４２の代わりに、電流Ｉｔを検出するための電流検出トランス（ＣＴ）５２が設けられている。また、力率改善ＩＣ２９ａは、電流検出トランス５２からの電圧Ｖｃｓ２を受ける力率改善ＩＣ２９ｃに置き換えられている。
【0122】
＝＝＝力率改善ＩＣ２９ｃの構成＝＝＝
図１５は、力率改善ＩＣ２９ｃの構成の一例を示す図である。力率改善ＩＣ２９ｃは、スイッチング制御回路６１ｃ、コンパレータ６２を含んで構成される。なお、図１５の力率改善ＩＣ２９ｃは、電流検出トランス５２からの電圧Ｖｃｓ２のレベルが、電源電圧Ｖｄｄ及び接地電圧の間の電圧レベルに調整されているものとして描かれている。
図１５は、力率改善ＩＣ２９ｃの構成の一例を示す図である。力率改善ＩＣ２９ｃは、スイッチング制御回路６１ｃ、コンパレータ６２を含んで構成される。なお、図１５の力率改善ＩＣ２９ｃは、電流検出トランス５２からの電圧Ｖｃｓ２のレベルが、電源電圧Ｖｄｄ及び接地電圧の間の電圧レベルに調整されているものとして描かれている。
【0123】
したがって、力率改善ＩＣ２９ｃにおいて、力率改善ＩＣ２９ａ，２９ｂに含まれ、端子ＣＳ２に接続されるレベルシフト回路６０は除かれている。また、コンパレータお３０９，３１２の代わりにコンパレータ３１３が設けられている。
【0124】
コンパレータ３１３の非反転入力には、電圧Ｖｃｓ２が印加され、コンパレータ３１３の反転入力には、乗算回路３０７からの電圧Ｖｍが印加される。そして、コンパレータ３１３は、電圧Ｖｃｓ２のレベルが電圧Ｖｍのレベルとなると、“Ｈ”レベルの信号Ｓｃｍｐを出力する。なお、コンパレータ３１３は、「第３比較回路」に相当する。
【0125】
＝＝まとめ＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０ａについて説明した。力率改善ＩＣ２９ａは、端子ＣＳ２、スイッチング制御回路６１ａを備える。端子ＣＳ２には、入力フィルタ２４から接地に流れる電流Ｉｆと、インダクタ電流ＩＬとの和の電流Ｉｔに応じた電圧Ｖｃｓ２が印加される。そのため、ＡＣ－ＤＣコンバータ１０ａの制御に、コンデンサ３０，３２を充電する電流Ｉｆを考慮することになる。これにより、力率改善回路の入力電流の全高調波歪を改善することができる集積回路を提供することができる。
以上、本実施形態のＡＣ－ＤＣコンバータ１０ａについて説明した。力率改善ＩＣ２９ａは、端子ＣＳ２、スイッチング制御回路６１ａを備える。端子ＣＳ２には、入力フィルタ２４から接地に流れる電流Ｉｆと、インダクタ電流ＩＬとの和の電流Ｉｔに応じた電圧Ｖｃｓ２が印加される。そのため、ＡＣ－ＤＣコンバータ１０ａの制御に、コンデンサ３０，３２を充電する電流Ｉｆを考慮することになる。これにより、力率改善回路の入力電流の全高調波歪を改善することができる集積回路を提供することができる。
【0126】
また、力率改善ＩＣ２９ａは、レベルシフト回路６０を含み、端子ＣＳ２には、全波整流回路２３の端子Ｔ３と、接地ラインＬＮ２との間に設けられ、電流Ｉｔを検出する抵抗４２が接続される。そして、スイッチング制御回路６１ａは、電流Ｉｔのピーク値の目標値であって、整流電圧Ｖｒｅｃ１及び出力電圧Ｖｏｕｔに応じた目標値を示す電圧Ｖｍと、電圧Ｖｃｓ２＿ｓｈｉｆｔとに基づいて、ＭＯＳトランジスタ４０をオフする。これにより、力率改善ＩＣ２９ａは、電流Ｉｔのピーク値の波形と、整流電圧Ｖｒｅｃ０の波形とを相似形とすることができ、入力電流Ｉｉｎの歪を改善するとともに、力率を１に近づけることができる。
【0127】
また、スイッチング制御回路６１ａ，６１ｂは、乗算回路３０７、反転増幅回路６３又は３０８、コンパレータ３０９又は３１２、ＳＲフリップフロップ３０４を備える。これにより、負電圧である電圧Ｖｃｓ２に基づいて、ＭＯＳトランジスタ４０をオフするタイミングを生成できる。
【0128】
また、スイッチング制御回路６１ａは、乗算回路３０７、反転増幅回路３０８、コンパレータ３０９、ＳＲフリップフロップ３０４を備える。この場合、反転増幅回路３０８は、乗算回路３０７からの電圧Ｖｍを反転することとなり、電圧Ｖｃｓ２＿ｓｈｉｆｔを反転する場合と比較して、反転すべき電圧の周波数が低くなる。これにより、反転増幅回路３０８は、高い周波数の信号を反転することがなくなるため、反転増幅回路３０８は、低機能であってもよい。
【0129】
また、力率改善ＩＣ２９ａは、端子ＣＳ、コンパレータ６２を備える。これにより、力率改善ＩＣ２９ａは、端子ＣＳ２の他に端子ＣＳを有し、通常時のＭＯＳトランジスタ４０のスイッチングに用いる端子ＣＳ２と、ＭＯＳトランジスタ４０に流れるインダクタ電流ＩＬを検出する端子ＣＳとが別に設けられることとなる。
【0130】
また、スイッチング制御回路６１ｃは、乗算回路３０７、コンパレータ３０９、ＳＲフリップフロップ３０４を備える。これにより、力率改善ＩＣ２９ｃは、抵抗４２の代わりに、電流検出トランス５２を用いたとしても、電流Ｉｔのピーク値の波形と、整流電圧Ｖｒｅｃ０の波形とを相似形とすることができ、入力電流Ｉｉｎの歪及び全高調波歪を改善するとともに、力率を１に近づけることができる。
【0131】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。本発明の技術的範囲には、その趣旨を逸脱することなく、その様な変更または改良を加えた形態およびその均等物も含まれ得ることが、特許請求の範囲の記載から明らかである。
【0132】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0133】
１０ａ，１０ｂ，５００ ＡＣ－ＤＣコンバータ
１１ 交流電源
１２ 負荷
２１ チョークコイル
２２，２８，３０，３２，４６，４７ コンデンサ
２３ 全波整流回路
２４ 入力フィルタ
２５ トランス
２６，４１～４５，１０１，２００，２０１，４０１，４０２ 抵抗
２７ ダイオード
２９ａ，２９ｂ，２９ｃ，１００ 力率改善ＩＣ
３１ インダクタ
４０ ＭＯＳトランジスタ
５０，５１ ダイオード
５２ 電流検出トランス
６０ レベルシフト回路
６１ａ，６１ｂ，６１ｃ スイッチング制御回路
６２，３０９，３１２，３１３ コンパレータ
６３ 反転増幅回路
３００ ヒステリシスコンパレータ
３０１ 遅延回路
３０２，３１０ ＯＲ回路
３０３ リスタートタイマ
３０４ ＳＲフリップフロップ
３０５ 分圧回路
３０６ 誤差増幅回路
３０７ 乗算回路
３０８ 反転増幅回路
３１１ バッファ
４００ オペアンプ
１１ 交流電源
１２ 負荷
２１ チョークコイル
２２，２８，３０，３２，４６，４７ コンデンサ
２３ 全波整流回路
２４ 入力フィルタ
２５ トランス
２６，４１～４５，１０１，２００，２０１，４０１，４０２ 抵抗
２７ ダイオード
２９ａ，２９ｂ，２９ｃ，１００ 力率改善ＩＣ
３１ インダクタ
４０ ＭＯＳトランジスタ
５０，５１ ダイオード
５２ 電流検出トランス
６０ レベルシフト回路
６１ａ，６１ｂ，６１ｃ スイッチング制御回路
６２，３０９，３１２，３１３ コンパレータ
６３ 反転増幅回路
３００ ヒステリシスコンパレータ
３０１ 遅延回路
３０２，３１０ ＯＲ回路
３０３ リスタートタイマ
３０４ ＳＲフリップフロップ
３０５ 分圧回路
３０６ 誤差増幅回路
３０７ 乗算回路
３０８ 反転増幅回路
３１１ バッファ
４００ オペアンプ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】