特開 2025-14476 半導体モジュールおよび半導体モジュールの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025014476

(43)【公開日】2025-01-30

(54)【発明の名称】半導体モジュールおよび半導体モジュールの製造方法

(51)【国際特許分類】

   H01L 23/29 20060101AFI20250123BHJP

   H01L 25/07 20060101ALI20250123BHJP

【ＦＩ】

H01L23/30 B

H01L25/04 C

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023117058

(22)【出願日】2023-07-18

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】河西 翔平

【テーマコード（参考）】

4M109

【Ｆターム（参考）】

4M109AA02

4M109BA04

4M109CA02

4M109DB04

4M109DB09

4M109EA10

4M109EB19

4M109EC01

(57)【要約】      （修正有）

【課題】半導体モジュールの絶縁破壊を防ぎつつ、防水性を高める。
【解決手段】半導体モジュール２００は、積層基板１５０と、積層基板上に設けられた複数の半導体チップ１００と、複数の半導体チップに接続されたボンディングワイヤ２４０と、複数の半導体チップ、ボンディングワイヤおよび積層基板を収容する筐体２１０と、筐体の内部において、複数の半導体チップ、ボンディングワイヤおよび前記積層基板を覆う第１封止層２２１と、第１封止層の上方に設けられた第２封止層２２２と、第２封止層の上方に設けられた第３封止層２２３と、を備える。第１封止層は、筐体の内部において、ボンディングワイヤの上面よりも高い位置まで充填され、第２封止層の硬度は、第１封止層の硬度よりも大きく、第３封止層の硬度よりも小さい。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体モジュールであって、
積層基板と、
前記積層基板上に設けられた複数の半導体チップと、
前記複数の半導体チップに接続されたボンディングワイヤと、
前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板を収容する筐体と、
前記筐体の内部において、前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板を覆う第１封止層と、
前記第１封止層の上方に設けられた第２封止層と、
前記第２封止層の上方に設けられた第３封止層と
を備え、
前記第１封止層は、前記筐体の内部において、前記ボンディングワイヤの上面よりも高い位置まで充填され、
前記第２封止層の硬度は、前記第１封止層の硬度よりも大きく、前記第３封止層の硬度よりも小さい
半導体モジュール。

【請求項2】

前記第１封止層の上端と、前記ボンディングワイヤの上端との距離は、０．５ｍｍ以上、１．５ｍｍ以下である
請求項１に記載の半導体モジュール。

【請求項3】

前記第１封止層の膜厚は、３．５ｍｍ以上、４．５ｍｍ以下である
請求項１に記載の半導体モジュール。

【請求項4】

前記第１封止層は、シリコーンゲル材料またはフッ素ゲル材料を含む
請求項１に記載の半導体モジュール。

【請求項5】

前記第２封止層は、シリコーンエラストマー材料を含む
請求項１に記載の半導体モジュール。

【請求項6】

前記第２封止層の厚さは、前記第１封止層の厚さよりも薄い
請求項１に記載の半導体モジュール。

【請求項7】

前記第３封止層は、シリコーンゲル材料を含む
請求項１に記載の半導体モジュール。

【請求項8】

前記第３封止層の厚さは、前記第１封止層の厚さよりも薄い
請求項１に記載の半導体モジュール。

【請求項9】

前記第３封止層の厚さは、前記第２封止層の厚さと同一である
請求項１に記載の半導体モジュール。

【請求項10】

前記第２封止層の熱膨張率は、前記第１封止層の熱膨張率よりも小さく、前記第３封止層の熱膨張率よりも大きい
請求項１から９のいずれか一項に記載の半導体モジュール。

【請求項11】

前記第１封止層と、前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板との間に設けられたプライマ層を備える
請求項１から９のいずれか一項に記載の半導体モジュール。

【請求項12】

半導体モジュールの製造方法であって、
積層基板を設ける段階と、
前記積層基板上に複数の半導体チップを設ける段階と、
前記複数の半導体チップにボンディングワイヤを接続する段階と、
前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板を筐体の内部に収容する段階と、
前記筐体の内部において、前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板を覆うように第１封止層を充填する段階と、
前記第１封止層の上方を覆うように第２封止層を充填する段階と、
前記第２封止層の上方を覆うように第３封止層を充填する段階と
を備え、
前記第１封止層は、前記筐体の内部において、前記ボンディングワイヤの上面よりも高い位置まで充填され、
前記第２封止層の硬度は、前記第１封止層の硬度よりも大きく、前記第３封止層の硬度よりも小さい
半導体モジュールの製造方法。

【請求項13】

前記第１封止層を充填する段階の後であって、前記第２封止層を充填する段階の前に、前記第１封止層を硬化させるための第１アニール段階と、
前記第２封止層を充填する段階の後であって、前記第３封止層を充填する段階の前に、前記第２封止層を硬化させるための第２アニール段階と、
前記第３封止層を充填する段階の後に、前記第３封止層を硬化させるための第３アニール段階と
を備える、請求項１２に記載の半導体モジュールの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体モジュールおよび半導体モジュールの製造方法に関する。

【背景技術】

【0002】

特許文献１には、「第１封止材７を被覆する態様で、第１実施形態による樹脂組成物を含んでなる第２封止材８」が設けられた半導体モジュールが、特許文献２には「封止層２０と接触して、保護層２１が設けられている」構成の半導体モジュールが、特許文献３には第１樹脂４２より相対的に柔らかい第２樹脂４４と、第２樹脂４４より相対的に硬い第３樹脂４６とを含む半導体モジュールが、それぞれ記載されている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１７－１７１７１４号公報
［特許文献２］ 特開２０２２－１４８６８４号公報
［特許文献３］ 特開２０２２－６４１９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0003】

半導体モジュールの絶縁破壊を防ぎつつ、防水性を高めることが望ましい。

【課題を解決するための手段】

【0004】

本発明の第１の態様においては、半導体モジュールであって、積層基板と、前記積層基板上に設けられた複数の半導体チップと、前記複数の半導体チップに接続されたボンディングワイヤと、前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板を収容する筐体と、前記筐体の内部において、前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板を覆う第１封止層と、前記第１封止層の上方に設けられた第２封止層と、前記第２封止層の上方に設けられた第３封止層とを備え、前記第１封止層は、前記筐体の内部において、前記ボンディングワイヤの上面よりも高い位置まで充填され、前記第２封止層の硬度は、前記第１封止層の硬度よりも大きく、前記第３封止層の硬度よりも小さい半導体モジュールを提供する。

【0005】

上記半導体モジュールにおいて、前記第１封止層の上端と、前記ボンディングワイヤの上端との距離は、０．５ｍｍ以上であってよく、１．５ｍｍ以下であってよい。

【0006】

上記いずれかの半導体モジュールにおいて、前記第１封止層の膜厚は、３．５ｍｍ以上であってよく、４．５ｍｍ以下であってよい。

【0007】

上記いずれかの半導体モジュールにおいて、前記第１封止層は、シリコーンゲル材料またはフッ素ゲル材料を含んでよい。

【0008】

上記いずれかの半導体モジュールにおいて、前記第２封止層は、シリコーンエラストマー材料を含んでよい。

【0009】

上記いずれかの半導体モジュールにおいて、前記第２封止層の厚さは、前記第１封止層の厚さよりも薄くてよい。

【0010】

上記いずれかの半導体モジュールにおいて、前記第３封止層は、シリコーンゲル材料を含んでよい。

【0011】

上記いずれかの半導体モジュールにおいて、前記第３封止層の厚さは、前記第１封止層の厚さよりも薄くてよい。

【0012】

上記いずれかの半導体モジュールにおいて、前記第３封止層の膜厚は、前記第２封止層の膜厚と同一であってよい。

【0013】

上記いずれかの半導体モジュールにおいて、前記第２封止層の熱膨張率は、前記第１封止層の熱膨張率よりも小さくてよく、前記第３封止層の熱膨張率よりも大きくてよい。

【0014】

上記いずれかの半導体モジュールにおいて、前記第１封止層と、前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板との間に設けられたプライマ層を備えてよい。

【0015】

本発明の第２の態様においては、半導体モジュールの製造方法であって、積層基板を設ける段階と、前記積層基板上に複数の半導体チップを設ける段階と、前記複数の半導体チップにボンディングワイヤを接続する段階と、前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板を筐体の内部に収容する段階と、前記筐体の内部において、前記複数の半導体チップ、前記ボンディングワイヤおよび前記積層基板を覆うように第１封止層を充填する段階と、前記第１封止層の上方を覆うように第２封止層を充填する段階と、前記第２封止層の上方を覆うように第３封止層を充填する段階とを備え、前記第１封止層は、前記筐体の内部において、前記ボンディングワイヤの上面よりも高い位置まで充填され、前記第２封止層の硬度は、前記第１封止層の硬度よりも大きく、前記第３封止層の硬度よりも小さい半導体モジュールの製造方法を提供する。

【0016】

上記半導体モジュールの製造方法において、前記第１封止層を充填する段階の後であって、前記第２封止層を充填する段階の前に、前記第１封止層を硬化させるための第１アニール段階と、前記第２封止層を充填する段階の後であって、前記第３封止層を充填する段階の前に、前記第２封止層を硬化させるための第２アニール段階と、前記第３封止層を充填する段階の後に、前記第３封止層を硬化させるための第３アニール段階とを備えてよい。

【0017】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0018】

【図1A】実施例１に係る半導体チップ１００の上面図の一例を示す。

【図1B】半導体チップ１００の上面図の一例を示す。

【図1C】図１Ｂにおけるａ－ａ'断面の一例を示す。

【図2】半導体モジュール２００の構成の一例を示す。

【図3A】半導体モジュール２００の製造方法の一例を示す。

【図3B】封止樹脂２２０を充填する段階の一例を示す。

【発明を実施するための形態】

【0019】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0020】

本明細書においては、半導体チップ１００の厚み方向における一方の側を「上」、他方の側を「下」と称する。素子、基板、層、膜またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向に限定されない。本例では、上下方向をＺ軸方向、Ｚ軸方向と垂直な面内において直交する２つの方向をＸ軸方向およびＹ軸方向と称する。ＸＹＺ軸は右手系を構成する。上面視とは、半導体チップ１００をＺ軸正方向から見た場合をいう。

【0021】

各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。ＮまたはＰを冠記した層および領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮおよびＰに付す＋および－は、それぞれ、それが付されていない層または領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。

【0022】

図１Ａは、実施例１に係る半導体チップ１００の上面図の一例を示す。半導体チップ１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。

【0023】

トランジスタ部７０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含む。ダイオード部８０は、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。本例の半導体チップ１００は、トランジスタ部７０およびダイオード部８０を同一のチップに有する逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。

【0024】

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。半導体基板１０は、活性領域１１０および外周領域１２０を有する。

【0025】

トランジスタ部７０は、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域である。コレクタ領域は、第２導電型を有する。コレクタ領域は、一例としてＰ＋型である。

【0026】

ダイオード部８０は、半導体基板１０の下面側に設けられたカソード領域を半導体基板１０の上面に投影した領域である。カソード領域は、第１導電型を有する。本例のカソード領域は、一例としてＮ＋型である。

【0027】

トランジスタ部７０およびダイオード部８０は、ＸＹ平面内において交互に周期的に配列されてよい。本例のトランジスタ部７０およびダイオード部８０は、トランジスタ部およびダイオード部を複数有する。トランジスタ部７０およびダイオード部８０の間の領域において、半導体基板１０の上方には、ゲート金属層５０が設けられてよい。

【0028】

なお、本例のトランジスタ部７０およびダイオード部８０は、Ｙ軸方向に延伸するトレンチ部を有する。但し、トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に延伸するトレンチ部を有していてもよい。

【0029】

活性領域１１０は、トランジスタ部７０およびダイオード部８０を有する。活性領域１１０は、半導体チップ１００をオン状態に制御した場合に、半導体基板１０の上面と下面との間で主電流が流れる領域である。即ち、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。本明細書では、トランジスタ部７０およびダイオード部８０をそれぞれ素子部または素子領域と称する。

【0030】

なお、上面視において、２つの素子部に挟まれた領域も活性領域１１０とする。本例では、素子部に挟まれてゲート金属層５０が設けられている領域も活性領域１１０に含めている。

【0031】

ゲート金属層５０は、金属を含む材料で形成される。例えば、ゲート金属層５０は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成される。ゲート金属層５０は、トランジスタ部７０のゲート導電部と電気的に接続され、トランジスタ部７０にゲート電圧を供給する。ゲート金属層５０は、上面視で、活性領域１１０の外周を囲うように設けられる。ゲート金属層５０は、外周領域１２０に設けられるゲートパッド１３０と電気的に接続される。ゲート金属層５０は、半導体基板１０の外周端に沿って設けられてよい。また、ゲート金属層５０は、上面視で、トランジスタ部７０およびダイオード部８０の間に設けられてよい。

【0032】

外周領域１２０は、上面視において、活性領域１１０と半導体基板１０の外周端との間の領域である。外周領域１２０は、上面視において、活性領域１１０を囲んで設けられる。外周領域１２０には、半導体チップ１００と外部の装置とをワイヤ等で接続するための１つ以上の金属のパッドが配置されてよい。なお、外周領域１２０は、エッジ終端構造部を有してよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。例えば、エッジ終端構造部は、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。

【0033】

ゲートパッド１３０は、ゲート金属層５０を介してトランジスタ部７０のゲート導電部と電気的に接続される。ゲートパッド１３０は、ゲート電位に設定されている。本例のゲートパッド１３０は、上面視で矩形である。

【0034】

図１Ｂは、半導体チップ１００の上面図の一例を示す。本例では、活性領域１１０の端部の拡大図を示している。

【0035】

トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界部９０を含む。

【0036】

ダイオード部８０は、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。カソード領域８２は、第１導電型を有する。本例のカソード領域８２は、一例としてＮ＋型である。

【0037】

本例の半導体チップ１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体チップ１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。

【0038】

エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。本例のエミッタ電極５２は、トランジスタ部７０のエミッタ電位に設定されている。エミッタ電極５２は、半導体基板１０の上方に設けられ、トランジスタ部７０およびダイオード部８０と電気的に接続される、おもて面電極の一例である。

【0039】

エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。エミッタ電極５２は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。

【0040】

エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ｂでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。

【0041】

コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。

【0042】

コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。

【0043】

接続部２５は、エミッタ電極５２またはゲート金属層５０等と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。

【0044】

ゲートトレンチ部４０は、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。

【0045】

接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。

【0046】

ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。

【0047】

本例のトランジスタ部７０は、２つのゲートトレンチ部４０と３つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、２：３の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本の延伸部分３１を有する。また、トランジスタ部７０は、ゲートトレンチ部４０と隣接して、２本の延伸部分３１を有している。

【0048】

但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、１：１であってもよく、２：４であってもよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としてもよい。

【0049】

ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられた第２導電型の領域である。ウェル領域１７は、半導体チップ１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。

【0050】

コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。また、コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界部９０において、コンタクト領域１５の上方に設けられる。コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。

【0051】

境界部９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界部９０は、コンタクト領域１５を有する。本例の境界部９０は、エミッタ領域１２を有さない。一例において、境界部９０のトレンチ部は、ダミートレンチ部３０である。本例の境界部９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。

【0052】

メサ部７１、メサ部９１およびメサ部８１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。

【0053】

メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。

【0054】

メサ部９１は、境界部９０に設けられている。メサ部９１は、半導体基板１０のおもて面において、コンタクト領域１５およびウェル領域１７を有する。

【0055】

メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面において、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを有する。

【0056】

ベース領域１４は、トランジスタ部７０およびダイオード部８０において、半導体基板１０のおもて面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面において、メサ部７１およびメサ部９１のＹ軸方向における両端部に設けられてよい。なお、図１Ｂは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。

【0057】

エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。

【0058】

また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。エミッタ領域１２は、境界部９０のメサ部９１には設けられなくてよい。

【0059】

コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１およびメサ部９１のおもて面に設けられている。コンタクト領域１５は、メサ部７１またはメサ部９１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。なお、コンタクト領域１５は、メサ部８１にも設けられてよい。

【0060】

図１Ｃは、図１Ｂにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体チップ１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。

【0061】

ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。

【0062】

バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。

【0063】

コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。

【0064】

コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。

【0065】

ベース領域１４は、メサ部７１、メサ部９１およびメサ部８１において、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。

【0066】

エミッタ領域１２は、メサ部７１において、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。なお、エミッタ領域１２は、メサ部９１に設けられなくてよい。

【0067】

コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ダミートレンチ部３０に接して設けられる。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。

【0068】

蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。本例の蓄積領域１６は、境界部９０にも設けられている。これにより、半導体チップ１００は、蓄積領域１６のマスクずれを回避できる。

【0069】

また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。

【0070】

１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。

【0071】

ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。

【0072】

ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。

【0073】

ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。

【0074】

層間絶縁膜３８は、おもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。

【0075】

図２は、半導体モジュール２００の構成の一例を示す。本例の半導体モジュール２００は、半導体チップ１００と、積層基板１５０と、筐体２１０と、封止樹脂２２０と、リードフレーム２３０と、ボンディングワイヤ２４０と、ベース基板２５０とを備える。

【0076】

筐体２１０は、半導体チップ１００を収容する。本例の筐体２１０の形状は直方体であるが、これに限定されない。筐体２１０の側壁および底部は、別々の部材で構成されていてもよい。例えば、筐体２１０の材料は、樹脂等の絶縁材料である。樹脂は、ポリフェニレンサルファイド（ＰＰＳ）、ポリブチレンテレフタラート（ＰＢＴ）、ポリブチルアクリレート（ＰＢＡ）、ポリアミド（ＰＡ）、アクリロニトリルブタジエンスチレン（ＡＢＳ）、液晶ポリマー（ＬＣＰ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリブチレンサクシネート（ＰＢＳ）、ウレタンおよびシリコン等から選択されてよい。本例の筐体２１０は、複数の半導体チップ１００、ボンディングワイヤ２４０および積層基板１５０からなる半導体組立体２６０を収容する。

【0077】

積層基板１５０は、ベース基板２５０の上面に設けられる。積層基板１５０上には、複数の半導体チップ１００が設けられてよい。積層基板１５０は、第１金属層１５１、絶縁板１５２および第２金属層１５３を備える。例えば、積層基板１５０は、ＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板またはＡＭＢ（Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｚｉｎｇ）基板であってよい。

【0078】

絶縁板１５２は、アルミナ（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ_３Ｎ_４）等のセラミックス等の絶縁材料で形成される。第１金属層１５１は、絶縁板１５２の下面に設けられ、はんだ部１６０を介して基板ベースの上面に固定されてよい。

【0079】

第２金属層１５３は、絶縁板１５２の上面に設けられた導電性の部材である。第２金属層１５３は、金属配線またはパッド等を含んでよい。第１金属層１５１および第２金属層１５３は、銅および銅合金などの金属材料を含む板で形成されてよい。第２金属層１５３の材料は、第１金属層１５１の材料と同一であってよく、異なっていてよい。第１金属層１５１および第２金属層１５３は、半田およびロウ等によって絶縁板１５２の表面に固定されてもよい。第２金属層１５３は、はんだ部１６０により半導体チップ１００と電気的に接続されている。また、第２金属層１５３は、ボンディングワイヤ２４０によりリードフレーム２３０と電気的に接続されている。

【0080】

ベース基板２５０は、積層基板１５０の下方に設けられる。ベース基板２５０の下方には、ヒートシンク等の図示しない冷却装置が設けられてよい。ベース基板２５０には、ＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉｃａｌ）等の熱伝導性材料が塗布されてよい。

【0081】

はんだ部１６０は、半導体チップ１００を第２金属層１５３に固定する。はんだ部１６０は、半導体チップ１００および第２金属層１５３を、電気的および機械的に接続する。はんだ部１６０は、第２金属層１５３に含まれるパッドと、半導体チップ１００のコレクタ電極２４とを接続する。例えば、はんだ部１６０の材料は、Ｓｎ－Ｃｕ系またはＳｎ－Ｓｂ系の半田である。

【0082】

リードフレーム２３０は、半導体チップ１００と外部の制御装置等とを電気的に接続するために、筐体２１０の外部に露出して設けられる。リードフレーム２３０は、筐体２１０を貫通して、筐体２１０の内部まで延伸して設けられている。

【0083】

ボンディングワイヤ２４０は、複数の半導体チップ１００に接続される。ボンディングワイヤ２４０は、複数の半導体チップ１００同士を電気的に接続してよい。ボンディングワイヤ２４０は、半導体チップ１００とリードフレーム２３０とを電気的に接続してよい。ボンディングワイヤ２４０は、第２金属層１５３とリードフレーム２３０とを電気的に接続してよい。

【0084】

封止樹脂２２０は、筐体２１０の内部において、複数の半導体チップ１００、ボンディングワイヤ２４０および積層基板１５０からなる半導体組立体２６０を覆う第１封止層２２１を含む。封止樹脂２２０は、第１封止層２２１の上方に設けられた第２封止層２２２を含む。封止樹脂２２０は、第２封止層の上方に設けられた第３封止層２２３を含む。封止樹脂２２０は、筐体２１０の内部において半導体組立体２６０を封止し、半導体モジュール２００の絶縁性を維持しつつ、防水性を保ち、半導体モジュール２００の内部に水分または気体等が侵入することによる絶縁破壊を防止できる。

【0085】

本例の封止樹脂２２０は、互いに異なる材料で構成された第１封止層２２１、第２封止層２２２、および第３封止層２２３からなる３層構造を有する。封止樹脂２２０は、異なる材料からなる４層以上の構造を有してよい。本例の封止樹脂２２０は、材料の異なる３層構造を有することにより、半導体モジュール２００の下方から上方に向かって、硬度および防水性が向上するように形成される。これにより、半導体モジュール２００の絶縁破壊を防ぎつつ、防水性を向上することができる。封止樹脂２２０は、半導体モジュール２００の下方から上方に向かって、ガラス転移温度および弾性率が向上するように形成されてよい。

【0086】

各封止層は、半導体モジュール２００の下方から上方に向かって、硬度および防水性が徐々に変化するように設けられてよく、封止層全体で均一の特性となるように設けられてよい。これにより、封止樹脂２２０全体の硬度および防水性を、要求される特性に合わせて細かく調整できる。

【0087】

本例の封止樹脂２２０は、材料の異なる３層構造を有することにより、半導体モジュール２００の下方から上方に向かって、熱膨張率が低下するように形成される。これにより、半導体モジュール２００に繰り返し熱が印加された場合の封止樹脂２２０の割れを防ぐことができる。

【0088】

封止樹脂２２０は、材料として無機フィラーを含んでもよいし、含まなくてもよい。本例の封止樹脂２２０は、材料として無機フィラーを含まない。封止樹脂２２０は、ＳｉＯ_２を含むシリカフィラー等を材料として含まなくてよい。これにより、封止樹脂２２０の脆性を低く保ち、封止樹脂２２０に亀裂が発生することを抑制できる。

【0089】

第１封止層２２１は、筐体２１０の内部においてボンディングワイヤ２４０の上面よりも高い位置まで充填される。本例では、第１封止層２２１の上端と、ボンディングワイヤ２４０の上端との距離ｄは、０．５ｍｍ以上、１．５ｍｍ以下である。距離ｄは、第１封止層２２１の上端と、ボンディングワイヤ２４０の上端との最短距離であってよく、封止樹脂２２０の積層方向における距離であってよい。

【0090】

第１封止層２２１をボンディングワイヤ２４０の上面よりも高い位置まで充填することにより、第１封止層２２１および第２封止層２２２の界面における気泡および亀裂の発生を抑制し、半導体モジュール２００の絶縁破壊を防止できる。また、第１封止層２２１の上端とボンディングワイヤ２４０の上端とを距離ｄだけ離間させることにより、半導体モジュール２００が熱変形した場合であっても、ボンディングワイヤ２４０が第２封止層２２２に接触することを回避でき、半導体モジュール２００の絶縁破壊を防止できる。

【0091】

第１封止層２２１の膜厚Ｔ１は、第２封止層２２２の膜厚Ｔ２よりも厚く、第３封止層２２３の膜厚Ｔ３よりも厚い。本明細書において、各封止層の膜厚とは、封止樹脂２２０の積層方向における膜厚の平均値であってよく、膜厚の最大値であってよい。第１封止層２２１の膜厚Ｔ１は、封止樹脂２２０の積層方向（Ｚ軸方向）における第１封止層２２１の最下端から最上端までの距離の平均値であってよく、最大値であってよい。第１封止層２２１の膜厚Ｔ１は、封止樹脂２２０全体の膜厚の５０％以上であってよく、７０％以下であってよい。一例として、封止樹脂２２０全体の膜厚は６．５ｍｍであり、第１封止層２２１の膜厚Ｔ１は、３．５ｍｍ以上、４．５ｍｍ以下である。

【0092】

第１封止層２２１は、他の封止層と比較して絶縁性の高い材料で構成される。一例では、第１封止層２２１は、シリコーンゲル材料またはフッ素ゲル材料を含む。第１封止層２２１を絶縁性の高い材料で構成することにより、半導体モジュール２００が動作した際に、半導体モジュール２００における導電性の構成要素間の絶縁不良を回避できる。

【0093】

第２封止層２２２は、第１封止層２２１の上面に設けられる。第２封止層２２２は、第１封止層２２１よりも硬度の大きい材料で構成される。本明細書において、硬度とは、侵入硬度であってよい。第２封止層２２２の硬度とは、アニール工程を経て硬化した後の状態における、第２封止層２２２の侵入硬度であってよい。

【0094】

第２封止層２２２は、第１封止層２２１よりも熱膨張率の小さい材料で構成される。第２封止層２２２は、第１封止層２２１よりも耐熱性および応力緩和特性に優れた材料で構成される。一例では、第２封止層２２２は、シリコーンエラストマー材料を含む。これにより、第１封止層２２１が熱変形により劣化や亀裂等が生じた場合であっても、第３封止層２２３にまで影響が及ぶことを防ぐことができる。

【0095】

第２封止層２２２は、第１封止層２２１よりもガラス転移温度の高い材料で構成されてよい。第２封止層２２２は、第１封止層２２１よりも弾性率の高い材料で構成されてよい。これにより、繰り返しの熱履歴による割れの低減効果を達成できる。

【0096】

第２封止層２２２の膜厚Ｔ２は、第１封止層２２１の膜厚Ｔ１よりも薄い。第２封止層２２２の膜厚Ｔ２は、封止樹脂２２０の積層方向（Ｚ軸方向）における第２封止層２２２の最下端から最上端までの距離の平均値であってよく、最大値であってよい。第２封止層２２２の膜厚Ｔ２は、第３封止層２２３の膜厚Ｔ３と同一であってよく、異なっていてよい。

【0097】

第３封止層２２３は、第２封止層２２２の上面に設けられる。第３封止層２２３は、第２封止層２２２よりも硬度の大きい材料で構成される。即ち、第２封止層２２２は、第３封止層２２３よりも硬度の小さい材料で構成される。第３封止層２２３の硬度を第１封止層２２１および第２封止層２２２の硬度よりも大きくすることにより、半導体モジュール２００の内部で生じた劣化や亀裂等の影響を抑制し、半導体モジュール２００の絶縁性を高めることができる。

【0098】

第３封止層２２３は、第２封止層２２２よりも熱膨張率の小さい材料で構成される。即ち、第２封止層２２２は、第３封止層２２３よりも熱膨張率の大きい材料で構成される。

【0099】

第３封止層２２３は、他の封止層と比較して防水性の高い材料で構成される。一例では、第３封止層２２３は、シリコーンゲル材料を含む。第３封止層２２３を防水性の高い材料で構成することにより、例えば船舶等の高湿度条件において半導体モジュール２００を用いる場合であっても、半導体モジュール２００の防水性を保つことができる。

【0100】

第３封止層２２３は、第２封止層２２２よりもガラス転移温度の高い材料で構成されてよい。第３封止層２２３は、第２封止層２２２よりも弾性率の高い材料で構成されてよい。これにより、繰り返しの熱履歴による割れの低減効果を達成できる。

【0101】

第３封止層２２３の膜厚Ｔ３は、第１封止層２２１の膜厚Ｔ１よりも薄い。第３封止層２２３の膜厚Ｔ３は、封止樹脂２２０の積層方向（Ｚ軸方向）における第３封止層２２３の最下端から最上端までの距離の平均値であってよく、最大値であってよい。第３封止層２２３の膜厚Ｔ３は、第２封止層２２２の膜厚Ｔ２と同一であってよい。本明細書において、封止層の膜厚が同一であるとは、膜厚の差が０．５％以内であることをいう。

【0102】

半導体モジュール２００は、第１封止層２２１と、複数の半導体チップ１００、ボンディングワイヤ２４０および積層基板１５０との間に設けられたプライマ層２２４を備えてよい。プライマ層２２４は、筐体２１０の内側側壁に設けられてよい。プライマ層２２４の膜厚は、第１封止層２２１の膜厚Ｔ１よりも薄くてよく、第２封止層２２２の膜厚Ｔ２よりも薄くてよく、第３封止層２２３の膜厚Ｔ３よりも薄くてよい。一例では、プライマ層２２４の膜厚は、０μｍ以上、１０μｍ以下である。

【0103】

プライマ層２２４は、硫化防止剤として機能する材料で構成される。一例では、プライマ層２２４は、ポリアミド系材料、ポリイミド系材料またはアミドイミド系材料を含む。プライマ層２２４を設けることにより、半導体モジュール２００の動作安定性を向上できる。

【0104】

図３Ａは、半導体モジュール２００の製造方法の一例を示すフローチャートである。本例の製造方法は、積層基板１５０を設ける段階Ｓ１００を備える。本例の製造方法は、積層基板１５０上に複数の半導体チップ１００を設ける段階Ｓ１１０を備える。本例の製造方法は、複数の半導体チップ１００にボンディングワイヤ２４０を接続する段階Ｓ１２０を備える。本例の製造方法は、複数の半導体チップ１００、ボンディングワイヤ２４０および積層基板１５０からなる半導体組立体２６０を筐体２１０の内部に収容する段階Ｓ１３０を備える。本例の製造方法は、封止樹脂２２０を充填する段階Ｓ１４０を備える。各段階のうち、封止樹脂２２０を充填する段階Ｓ１４０以外の段階については、当業者であれば理解できる通常の方法によって実行されてよいので、本明細書では説明しない。

【0105】

図３Ｂは、封止樹脂２２０を充填する段階Ｓ１４０の一例を示すフローチャートである。封止樹脂２２０を充填する段階Ｓ１４０は、プライマ層２２４を形成する段階Ｓ１４１と、第１封止層２２１を充填する段階Ｓ１４２と、第１アニール段階Ｓ１４３と、第２封止層２２２を充填する段階Ｓ１４４と、第２アニール段階Ｓ１４５と、第３封止層２２３を充填する段階Ｓ１４６と、第３アニール段階Ｓ１４７とを備える。

【0106】

プライマ層２２４を形成する段階Ｓ１４１において、筐体２１０の内部に収容された半導体組立体２６０の表面にプライマ層２２４を積層する。プライマ層２２４の積層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で行われてよい。これにより、プライマ層２２４を均一に形成できる。プライマ層２２４を形成する段階Ｓ１４１は、省略されてよい。

【0107】

第１封止層２２１を充填する段階Ｓ１４２において、第１封止層２２１を形成するための樹脂を筐体２１０内に充填する。第１封止層２２１を充填する段階Ｓ１４２において、第１封止層２２１が筐体２１０の内部において、複数の半導体チップ１００、ボンディングワイヤ２４０および積層基板１５０を覆うように樹脂が充填される。即ち、第１封止層は２２１、筐体２１０の内部において、ボンディングワイヤ２４０の上面よりも高い位置まで充填される。

【0108】

第１アニール段階Ｓ１４３において、第１封止層２２１を硬化する。第１アニール段階Ｓ１４３は、第１封止層２２１を充填する段階Ｓ１４２の後であって、第２封止層２２２を充填する段階Ｓ１４４よりも前に行われる。第１アニール段階Ｓ１４３において、第１封止層２２１は完全に硬化しなくてもよい。第１アニール段階Ｓ１４３の条件は、第１封止層２２１が完全に硬化する条件よりも温度が低くてもよく、完全に硬化する条件よりも加熱時間が短くてもよい。第１アニール段階Ｓ１４３の時間を短くすることで、封止樹脂２２０を形成するのに要する時間を短縮できる。第１アニール段階Ｓ１４３の温度は、一例として、５０℃以上、６５℃以下である。

【0109】

第２封止層２２２を充填する段階Ｓ１４４において、第２封止層２２２を形成するための樹脂を筐体２１０内に充填する。第１アニール段階Ｓ１４３において、第１封止層２２１が硬化または仮硬化しているので、第２封止層２２２を第１封止層２２１の上方を覆うように形成できる。

【0110】

第２アニール段階Ｓ１４５において、第２封止層２２２を硬化する。第２アニール段階Ｓ１４５は、第２封止層２２２を充填する段階Ｓ１４４の後であって、第３封止層２２３を充填する段階Ｓ１４６よりも前に行われる。第２アニール段階Ｓ１４５において、第１封止層２２１および第２封止層２２２は完全に硬化しなくてもよい。第２アニール段階Ｓ１４５の条件は、第１封止層２２１および第２封止層２２２が完全に硬化する条件よりも温度が低くてもよく、完全に硬化する条件よりも加熱時間が短くてもよい。第２アニール段階Ｓ１４５の時間を短くすることで、封止樹脂２２０を形成するのに要する時間を短縮できる。第２アニール段階Ｓ１４５の温度は、一例として、５０℃以上、６５℃以下である。

【0111】

第３封止層２２３を充填する段階Ｓ１４６において、第３封止層２２３を形成するための樹脂を筐体２１０内に充填する。第１アニール段階Ｓ１４３および第２アニール段階Ｓ１４５において、第２封止層２２２が硬化または仮硬化しているので、第３封止層２２３を第２封止層２２２の上方を覆うように形成できる。第３封止層２２３は、第２封止層２２２の上方から筐体２１０の上面と同一の高さまで充填されてよい。

【0112】

第３アニール段階Ｓ１４７において、第３封止層２２３を硬化する。第３アニール段階Ｓ１４７は、第３封止層２２３を充填する段階Ｓ１４６の後に行われる。第３アニール段階Ｓ１４７において、第１封止層２２１、第２封止層２２２および第３封止層２２３は完全に硬化しなくてもよい。第３アニール段階Ｓ１４７の条件は、第１封止層２２１、第２封止層２２２および第３封止層２２３が完全に硬化する条件よりも温度が低くてもよく、完全に硬化する条件よりも加熱時間が短くてもよい。第３アニール段階Ｓ１４７の時間を短くすることで、封止樹脂２２０を形成するのに要する時間を短縮できる。第３アニール段階Ｓ１４７の温度は、一例として、５０℃以上、６５℃以下である。

【0113】

第３アニール段階Ｓ１４７の後において、第１封止層２２１、第２封止層２２２および第３封止層２２３を硬化させるための追加のアニール段階を備えてもよい。追加のアニール段階の温度は、一例として１８５℃である。

【0114】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0115】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0116】

１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、９０・・・境界部、９１・・・メサ部、１００・・・半導体チップ、１１０・・・活性領域、１２０・・・外周領域、１３０・・・ゲートパッド、１５０・・・積層基板、１５１・・・第１金属層、１５２・・・絶縁板、１５３・・・第２金属層、１６０・・・はんだ部、２００・・・半導体モジュール、２１０・・・筐体、２２０・・・封止樹脂、２２１・・・第１封止層、２２２・・・第２封止層、２２３・・・第３封止層、２２４・・・プライマ層、２３０・・・リードフレーム、２４０・・・ボンディングワイヤ、２５０・・・ベース基板、２６０・・・半導体組立体

【図1A】

【図1B】

【図1C】

【図2】

【図3A】

【図3B】