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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025146778
(43)【公開日】2025-10-03
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H10D 30/47 20250101AFI20250926BHJP
H10D 30/83 20250101ALI20250926BHJP
【ＦＩ】
H10D30/47 201
H10D30/83
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2025044337
(22)【出願日】2025-03-19
(31)【優先権主張番号】10-2024-0039289
(32)【優先日】2024-03-21
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 眞 煥
(72)【発明者】
【氏名】黄 仁 俊
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD01
5F102GD04
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GL07
5F102GM04
5F102GQ01
5F102GR09
5F102GR12
5F102GS01
5F102GT01
5F102GT02
5F102GT03
5F102GV05
5F102GV06
5F102GV07
5F102GV08
(57)【要約】
【課題】安定した電気的特性を有し、信頼性が向上することができる半導体素子を提供する。
【解決手段】本発明による半導体素子は、メイントランジスタ、メイントランジスタの一端と接続されるサブトランジスタ、及びメイントランジスタの他端とサブトランジスタとの間に接続される抵抗素子を有し、チャンネル層の第１部分からなるメインチャンネル層、メインチャンネル層の上に配置されメインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層を含み、サブトランジスタは、チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層を含み、抵抗素子は、チャンネル層の第３部分からなり、感知電極とメインソース電極との間に電気的に接続され、第２２ＤＥＧ領域を有する第２サブドリフト領域を含むチャンネルパターンを含む。
【選択図】図２
【解決手段】本発明による半導体素子は、メイントランジスタ、メイントランジスタの一端と接続されるサブトランジスタ、及びメイントランジスタの他端とサブトランジスタとの間に接続される抵抗素子を有し、チャンネル層の第１部分からなるメインチャンネル層、メインチャンネル層の上に配置されメインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層を含み、サブトランジスタは、チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層を含み、抵抗素子は、チャンネル層の第３部分からなり、感知電極とメインソース電極との間に電気的に接続され、第２２ＤＥＧ領域を有する第２サブドリフト領域を含むチャンネルパターンを含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を有する半導体素子において、
前記半導体素子は、チャンネル層を含み、
前記メイントランジスタは、
前記チャンネル層の第１部分からなるメインチャンネル層と、
前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層の上に配置されるメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、
前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、
前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、
前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に電気的に接続され、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含むことを特徴とする半導体素子。
前記半導体素子は、チャンネル層を含み、
前記メイントランジスタは、
前記チャンネル層の第１部分からなるメインチャンネル層と、
前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層の上に配置されるメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、
前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、
前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、
前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に電気的に接続され、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含むことを特徴とする半導体素子。
【請求項2】
前記第２サブドリフト領域の抵抗は、正の温度抵抗係数を有し、
前記感知電極と前記チャンネルパターンとの間の第１コンタクトの抵抗及び前記メインソース電極と前記チャンネルパターンとの間の第２コンタクトの抵抗は、負の温度抵抗係数を有し、
前記第２サブドリフト領域の抵抗、第１コンタクトの抵抗、及び第２コンタクトの抵抗の合計は、温度に関係なく実質的に一定であることを特徴とする請求項１に記載の半導体素子。
前記感知電極と前記チャンネルパターンとの間の第１コンタクトの抵抗及び前記メインソース電極と前記チャンネルパターンとの間の第２コンタクトの抵抗は、負の温度抵抗係数を有し、
前記第２サブドリフト領域の抵抗、第１コンタクトの抵抗、及び第２コンタクトの抵抗の合計は、温度に関係なく実質的に一定であることを特徴とする請求項１に記載の半導体素子。
【請求項3】
前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さいことを特徴とする請求項１に記載の半導体素子。
【請求項4】
前記メインドレイン電極及び前記サブドレイン電極は、第１方向に延長され、
前記チャンネルパターンは、前記第１方向に延長される部分を含むことを特徴とする請求項１に記載の半導体素子。
前記チャンネルパターンは、前記第１方向に延長される部分を含むことを特徴とする請求項１に記載の半導体素子。
【請求項5】
前記チャンネルパターンの前記第１方向と交差する第２方向に沿った幅は、前記メインソース電極の前記第２方向に沿った幅と同じであることを特徴とする請求項４に記載の半導体素子。
【請求項6】
前記感知電極と前記メインソース電極との間の前記チャンネルパターンの前記第１方向に沿った長さは、１μｍ～１０μｍであることを特徴とする請求項４に記載の半導体素子。
【請求項7】
前記感知電極と前記メインソース電極との間の前記チャンネルパターンの前記第１方向に沿った長さは、３μｍ～４μｍであることを特徴とする請求項６に記載の半導体素子。
【請求項8】
前記チャンネルパターンは、前記メインチャンネル層及び前記サブチャンネル層と同じ層に配置され、
前記チャンネルパターンは、前記メインチャンネル層及び前記サブチャンネル層と同じ物質を含むことを特徴とする請求項１に記載の半導体素子。
前記チャンネルパターンは、前記メインチャンネル層及び前記サブチャンネル層と同じ物質を含むことを特徴とする請求項１に記載の半導体素子。
【請求項9】
前記バリア層は、前記サブチャンネル層及び前記チャンネルパターンの上にさらに配置されることを特徴とする請求項１に記載の半導体素子。
【請求項10】
前記サブゲート電極は、前記メインゲート電極と一体をなし、
前記サブドレイン電極は、前記メインドレイン電極と一体をなすことを特徴とする請求項９に記載の半導体素子。
前記サブドレイン電極は、前記メインドレイン電極と一体をなすことを特徴とする請求項９に記載の半導体素子。
【請求項11】
前記ゲート半導体層は、前記バリア層と前記サブゲート電極との間にさらに配置されることを特徴とする請求項９に記載の半導体素子。
【請求項12】
前記抵抗素子と前記サブトランジスタとの間に配置され、前記バリア層を貫く分離構造物をさらに有することを特徴とする請求項１に記載の半導体素子。
【請求項13】
前記抵抗素子は、前記チャンネルパターンの上に位置し、前記感知電極と前記メインソース電極との間に配置されるコンタクト電極をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項14】
前記抵抗素子は、
前記メインソース電極と前記コンタクト電極との間に位置する第１チャンネルパターンを含む第１抵抗素子と、
前記コンタクト電極と前記感知電極との間に位置する第２チャンネルパターンを含む第２抵抗素子と、を含み、
前記第１チャンネルパターンの長さは、前記第２チャンネルパターンの長さと同じであることを特徴とする請求項１３に記載の半導体素子。
前記メインソース電極と前記コンタクト電極との間に位置する第１チャンネルパターンを含む第１抵抗素子と、
前記コンタクト電極と前記感知電極との間に位置する第２チャンネルパターンを含む第２抵抗素子と、を含み、
前記第１チャンネルパターンの長さは、前記第２チャンネルパターンの長さと同じであることを特徴とする請求項１３に記載の半導体素子。
【請求項15】
メイントランジスタと、
前記メイントランジスタの一端と接続されるサブトランジスタと、
前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を有する半導体素子において、
前記半導体素子は、チャンネル層を含み、
前記メイントランジスタは、
前記チャンネル層の第１部分からなるメインチャンネル層と、
前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層の上に配置されるメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、
前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、
前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、
前記感知電極と前記メインソース電極との間の前記チャンネルパターンの長さは、１μｍ～１０μｍであることを特徴とする半導体素子。
前記メイントランジスタの一端と接続されるサブトランジスタと、
前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を有する半導体素子において、
前記半導体素子は、チャンネル層を含み、
前記メイントランジスタは、
前記チャンネル層の第１部分からなるメインチャンネル層と、
前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、
前記バリア層の上に配置されるメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、
前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、
前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、
前記感知電極と前記メインソース電極との間の前記チャンネルパターンの長さは、１μｍ～１０μｍであることを特徴とする半導体素子。
【請求項16】
前記サブチャンネル層は、
前記サブゲート電極と前記サブドレイン電極との間に位置する第１部分と、
前記サブゲート電極と前記感知電極との間に位置する第２部分と、を含み、
前記サブチャンネル層の前記第２部分の幅は、前記サブチャンネル層の前記第１部分の幅より小さいことを特徴とする請求項１５に記載の半導体素子。
前記サブゲート電極と前記サブドレイン電極との間に位置する第１部分と、
前記サブゲート電極と前記感知電極との間に位置する第２部分と、を含み、
前記サブチャンネル層の前記第２部分の幅は、前記サブチャンネル層の前記第１部分の幅より小さいことを特徴とする請求項１５に記載の半導体素子。
【請求項17】
前記サブチャンネル層の前記第２部分の幅は、前記チャンネルパターンの幅と同じであることを特徴とする請求項１６に記載の半導体素子。
【請求項18】
前記抵抗素子の抵抗値は、前記第２サブドリフト領域の抵抗、前記メインソース電極と前記チャンネルパターンとの間の第１コンタクトの抵抗、及び前記感知電極と前記チャンネルパターンとの間の第２コンタクトの抵抗の合計で定義され、
第１温度における前記抵抗素子の抵抗値は、前記第１温度と異なる第２温度における前記抵抗素子の抵抗値と同じであることを特徴とする請求項１５に記載の半導体素子。
第１温度における前記抵抗素子の抵抗値は、前記第１温度と異なる第２温度における前記抵抗素子の抵抗値と同じであることを特徴とする請求項１５に記載の半導体素子。
【請求項19】
前記サブチャンネル層の幅は、前記メインチャンネル層の幅より小さいことを特徴とする請求項１５に記載の半導体素子。
【請求項20】
メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を含む半導体素子において、
前記半導体素子は、チャンネル層を含み、
前記メイントランジスタは、
前記チャンネル層の第１部分からなり、ＧａＮを含むメインチャンネル層と、
前記メインチャンネル層の上に配置され、ＡｌＧａＮを含むバリア層と、
前記バリア層の上に配置されるメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置され、ｐ型不純物がドーピングされるＧａＮを含むゲート半導体層と、
前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記チャンネル層の第２部分からなり、前記メインチャンネル層と同じ物質を含み、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、
前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、
前記抵抗素子は、前記チャンネル層の第３部分からなり、前記メインチャンネル層と同じ物質を含み、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、
前記第２サブドリフト領域の抵抗は、正の温度抵抗係数を有し、
前記感知電極と前記チャンネルパターンとの間の第１コンタクトの抵抗及び前記メインソース電極と前記チャンネルパターンとの間の第２コンタクトの抵抗は、負の温度抵抗係数を有し、
前記第２サブドリフト領域の抵抗、第１コンタクトの抵抗、及び第２コンタクトの抵抗の合計は、温度に関係なく実質的に一定であることを特徴とする半導体素子。
前記半導体素子は、チャンネル層を含み、
前記メイントランジスタは、
前記チャンネル層の第１部分からなり、ＧａＮを含むメインチャンネル層と、
前記メインチャンネル層の上に配置され、ＡｌＧａＮを含むバリア層と、
前記バリア層の上に配置されるメインゲート電極と、
前記バリア層と前記メインゲート電極との間に配置され、ｐ型不純物がドーピングされるＧａＮを含むゲート半導体層と、
前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、
前記サブトランジスタは、
前記チャンネル層の第２部分からなり、前記メインチャンネル層と同じ物質を含み、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、
前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、
前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、
前記抵抗素子は、前記チャンネル層の第３部分からなり、前記メインチャンネル層と同じ物質を含み、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、
前記第２サブドリフト領域の抵抗は、正の温度抵抗係数を有し、
前記感知電極と前記チャンネルパターンとの間の第１コンタクトの抵抗及び前記メインソース電極と前記チャンネルパターンとの間の第２コンタクトの抵抗は、負の温度抵抗係数を有し、
前記第２サブドリフト領域の抵抗、第１コンタクトの抵抗、及び第２コンタクトの抵抗の合計は、温度に関係なく実質的に一定であることを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に関し、特に、安定した電気的特性を有し、信頼性が向上することができる半導体素子に関する。
【背景技術】
【0002】
現代社会における半導体素子は、日常生活と密接な関連を有している。
特に、電気自動車、鉄道、電気トラムなどの交通分野、太陽光発電、風力発電などの再生エネルギーシステム、モバイル機器などの様々な分野で使用される電力半導体素子の重要度は徐々に高まっている。
電力半導体素子は、高電圧や高電流を扱うために使用される半導体素子として、大型電力システムや高出力電子装置で電力変換及び制御などの機能を行う。
電力半導体素子は、高い電力を処理することができる能力と耐久性を有しているため、大量の電流を扱うことができ、高電圧に耐えることができる。
例えば、電力半導体素子は、数百ボルトから数千ボルトの電圧、数十アンペアで数千アンペアの電流を処理する。
電力半導体素子は、電力損失を最少化して電気エネルギーの効率性を向上させることができる。
また、電力半導体素子は、高温などの環境でも安定して駆動することができる。
特に、電気自動車、鉄道、電気トラムなどの交通分野、太陽光発電、風力発電などの再生エネルギーシステム、モバイル機器などの様々な分野で使用される電力半導体素子の重要度は徐々に高まっている。
電力半導体素子は、高電圧や高電流を扱うために使用される半導体素子として、大型電力システムや高出力電子装置で電力変換及び制御などの機能を行う。
電力半導体素子は、高い電力を処理することができる能力と耐久性を有しているため、大量の電流を扱うことができ、高電圧に耐えることができる。
例えば、電力半導体素子は、数百ボルトから数千ボルトの電圧、数十アンペアで数千アンペアの電流を処理する。
電力半導体素子は、電力損失を最少化して電気エネルギーの効率性を向上させることができる。
また、電力半導体素子は、高温などの環境でも安定して駆動することができる。
【0003】
このような電力半導体素子は、素材により区分することができ、例えば、ＳｉＣ電力半導体素子、ＧａＮ電力半導体素子がある。
既存のシリコンウエハー（Ｓｉｗａｆｅｒ）を代えてＳｉＣ又はＧａＮを活用して電力半導体素子を製造することにより、高温で不安定な特性を有するシリコンの短所を補うことができる。
ＳｉＣ電力半導体素子は、高温に強く電力損失が少なく、電気自動車、再生エネルギーシステムなどに適している。
ＧａＮ電力半導体素子は、高費用が要求されるが速度面で効率的であり、モバイル機器の高速充電などに適している。
このような電力半導体素子の安定した電気的特性、信頼性の向上が常に課題となっている。
既存のシリコンウエハー（Ｓｉｗａｆｅｒ）を代えてＳｉＣ又はＧａＮを活用して電力半導体素子を製造することにより、高温で不安定な特性を有するシリコンの短所を補うことができる。
ＳｉＣ電力半導体素子は、高温に強く電力損失が少なく、電気自動車、再生エネルギーシステムなどに適している。
ＧａＮ電力半導体素子は、高費用が要求されるが速度面で効率的であり、モバイル機器の高速充電などに適している。
このような電力半導体素子の安定した電気的特性、信頼性の向上が常に課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は上記従来の半導体素子による課題に鑑みてなされたものであって、本発明の目的は、安定した電気的特性を有し、信頼性が向上することができる半導体素子を提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を有する半導体素子において、前記半導体素子は、チャンネル層を含み、前記メイントランジスタは、前記チャンネル層の第１部分からなるメインチャンネル層と、前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層の上に配置されるメインゲート電極と、前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、前記サブトランジスタは、前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の上に配置されるサブゲート電極と、前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に電気的に接続され、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含むことを特徴とする。
前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の上に配置されるサブゲート電極と、前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に電気的に接続され、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含むことを特徴とする。
【0006】
また、上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を有する半導体素子において、前記半導体素子は、チャンネル層を含み、前記メイントランジスタは、前記チャンネル層の第１部分からなるメインチャンネル層と、前記メインチャンネル層の上に配置され、前記メインチャンネル層と異なるエネルギーバンドギャップを有する物質を含むバリア層と、前記バリア層の上に配置されるメインゲート電極と、前記バリア層と前記メインゲート電極との間に配置されるゲート半導体層と、前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、前記サブトランジスタは、前記チャンネル層の第２部分からなり、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の上に配置されるサブゲート電極と、
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、前記感知電極と前記メインソース電極との間の前記チャンネルパターンの長さは、１μｍ～１０μｍであることを特徴とする。
前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、前記抵抗素子は、前記チャンネル層の第３部分からなり、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、前記感知電極と前記メインソース電極との間の前記チャンネルパターンの長さは、１μｍ～１０μｍであることを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体素子は、メイントランジスタと、前記メイントランジスタの一端と接続されるサブトランジスタと、前記メイントランジスタの他端と前記サブトランジスタとの間に接続される抵抗素子と、を含む半導体素子において、前記半導体素子は、チャンネル層を含み、前記メイントランジスタは、前記チャンネル層の第１部分からなり、ＧａＮを含むメインチャンネル層と、前記メインチャンネル層の上に配置され、ＡｌＧａＮを含むバリア層と、前記バリア層の上に配置されるメインゲート電極と、前記バリア層と前記メインゲート電極との間に配置され、ｐ型不純物がドーピングされるＧａＮを含むゲート半導体層と、前記メインゲート電極の両側に配置され、前記メインチャンネル層に接続されるメインソース電極及びメインドレイン電極と、を含み、前記サブトランジスタは、前記チャンネル層の第２部分からなり、前記メインチャンネル層と同じ物質を含み、第１二次元電子ガス（２ＤＥＧ）領域を有する第１サブドリフト領域を含むサブチャンネル層と、前記サブチャンネル層に接続され、前記メインドレイン電極の一端から延長されるサブドレイン電極と、前記サブチャンネル層の上に配置されるサブゲート電極と、前記サブチャンネル層の上に配置され、前記サブゲート電極の一側に位置する感知電極と、を含み、前記サブチャンネル層の幅は、前記メインチャンネル層の幅と相違し、前記抵抗素子は、前記チャンネル層の第３部分からなり、前記メインチャンネル層と同じ物質を含み、前記感知電極と前記メインソース電極との間に位置し、第２二次元電子ガス（２ＤＥＧ）領域を有する第２サブドリフト領域を含むチャンネルパターンを含み、前記第２サブドリフト領域の抵抗は、正の温度抵抗係数を有し、前記感知電極と前記チャンネルパターンとの間の第１コンタクトの抵抗及び前記メインソース電極と前記チャンネルパターンとの間の第２コンタクトの抵抗は、負の温度抵抗係数を有し、前記第２サブドリフト領域の抵抗、第１コンタクトの抵抗、及び第２コンタクトの抵抗の合計は、温度に関係なく実質的に一定であることを特徴とする。
【発明の効果】
【0008】
本発明に係る半導体素子によれば、メイントランジスタと、メイントランジスタの一端と接続されるサブトランジスタと、メイントランジスタの他端とサブトランジスタとの間に接続される抵抗素子とを有し、サブトランジスタのチャネル層の幅とメイントランジスタのチャネル層の幅を異なるように設計し、さらに、抵抗素子の二次元電子ガスとコンタクトを組み合わせて、抵抗温度係数がゼロに収束するようにすることができる。
その結果、メイントランジスタやサブトランジスタに流れる過大な電流を検出することができる。
その結果、メイントランジスタやサブトランジスタに流れる過大な電流を検出することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の実施形態による半導体素子の概略構成を示す回路図である。
【図2】本発明の実施形態による半導体素子の概略構成を示す平面図である。
【図5】本発明の実施形態による半導体素子の周辺回路領域を示す平面図である。
【図10】本発明の実施形態による半導体素子の抵抗素子を示す回路図である。
【図11】本発明の実施形態による半導体素子の抵抗素子の温度変化による抵抗値を示すグラフである。
【図12】本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
【図13】本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
【図14】本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
【図15】本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
【図16】本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
【図17】本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
【図18】本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
【図19】本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
【図20】本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図である。
【図25】本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図である。
【図30】本発明のいくつかの実施形態による半導体素子の抵抗素子を示す平面図である。
【図31】本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図である。
【図33】本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図である。
【図35】本発明のいくつかの実施形態による半導体素子を示す回路図である。
【発明を実施するための形態】
【0010】
次に、本発明に係る半導体素子を実施するための形態の具体例を図面を参照しながら説明する。
【0011】
本発明は、様々に異なる形態で具現されることがあり、ここで説明する実施形態に限定されない。
本発明を明確に説明するため、説明と関係のない部分は省略し、明細書全体にわたって同一又は類似の構成要素については、同一の参照符号を付けるようにする。
また、図面に示される各構成の大きさ及び厚さは、説明の便宜上、任意に示しているので、本発明が必ずしも示したものに限定されない。
図面において、いくつかの層及び領域を明確に表現するために厚さを拡大して示した。
そして、図面において、説明の便宜上、一部層及び領域の厚さを誇張して示した。
また、層、膜、領域、板などの部分が他の部分の「上」にあるという時、これは他の部分の「真上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。
逆にある部分が他の部分の「真上」にあるという時は、中間に他の部分がないことを意味する。
また、基準となる部分の「上に」あるというのは、基準となる部分の上又は下に位置するものであり、必ずしも重力の反対方向の方に「上に」位置することを意味するものではない。
本発明を明確に説明するため、説明と関係のない部分は省略し、明細書全体にわたって同一又は類似の構成要素については、同一の参照符号を付けるようにする。
また、図面に示される各構成の大きさ及び厚さは、説明の便宜上、任意に示しているので、本発明が必ずしも示したものに限定されない。
図面において、いくつかの層及び領域を明確に表現するために厚さを拡大して示した。
そして、図面において、説明の便宜上、一部層及び領域の厚さを誇張して示した。
また、層、膜、領域、板などの部分が他の部分の「上」にあるという時、これは他の部分の「真上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。
逆にある部分が他の部分の「真上」にあるという時は、中間に他の部分がないことを意味する。
また、基準となる部分の「上に」あるというのは、基準となる部分の上又は下に位置するものであり、必ずしも重力の反対方向の方に「上に」位置することを意味するものではない。
【0012】
また、明細書全体において、ある部分がある構成要素を「含む」と言う時、これは特に反対になる記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含み得ることを意味する。
「第１」、「第２」、「第３」などのような序数は、特定の要素、段階などを互いに区別するために、単に該要素、段階などのラベルに使用し得る。
明細書における「第１」、「第２」などを使用して説明されない用語は、特許請求の範囲において依然として「第１」又は「第２」と称し得る。
また、特定の序数（例えば、特定の請求項において「第１」）に参照される用語は、他のところで他の序数（例えば、明細書又は他の請求項において「第２」）と記述され得る。
「第１」、「第２」、「第３」などのような序数は、特定の要素、段階などを互いに区別するために、単に該要素、段階などのラベルに使用し得る。
明細書における「第１」、「第２」などを使用して説明されない用語は、特許請求の範囲において依然として「第１」又は「第２」と称し得る。
また、特定の序数（例えば、特定の請求項において「第１」）に参照される用語は、他のところで他の序数（例えば、明細書又は他の請求項において「第２」）と記述され得る。
【0013】
図１は、本発明の実施形態による半導体素子の概略構成を示す回路図である。
図１に示すように、本発明の実施形態による半導体素子は、メイントランジスタ１００を含むメイン素子領域ＭＡ、周辺回路素子３００を含む周辺回路領域ＰＡ、及び感知部５００を含む。
メイン素子領域ＭＡ内には、メイントランジスタ１００が配置される半導体素子の領域である。
例えば、メイントランジスタ１００は、ノーマリオフ高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である。
但し、これに限定されず、メイントランジスタ１００は、ノーマリオン高電子移動度トランジスタであり得る。
図１に示すように、本発明の実施形態による半導体素子は、メイントランジスタ１００を含むメイン素子領域ＭＡ、周辺回路素子３００を含む周辺回路領域ＰＡ、及び感知部５００を含む。
メイン素子領域ＭＡ内には、メイントランジスタ１００が配置される半導体素子の領域である。
例えば、メイントランジスタ１００は、ノーマリオフ高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である。
但し、これに限定されず、メイントランジスタ１００は、ノーマリオン高電子移動度トランジスタであり得る。
【0014】
メイントランジスタ１００は、ゲート電極Ｇ、ドレイン電極Ｄ、及びソース電極Ｓを含む。
メイントランジスタ１００は、ゲート電極Ｇに印加されるゲート信号により、ドレイン電極Ｄとソース電極Ｓとの間にドレイン－ソース間の電流を制御する。
例えば、メイントランジスタ１００のゲート電極Ｇに、ターンオン信号が印加される場合、電流は、ドレイン電極Ｄからソース電極Ｓに流れる。
これにより、電流は、ノードＮ１からメイントランジスタ１００を介してノードＮ２に流れる。
メイントランジスタ１００は、ゲート電極Ｇに印加されるゲート信号により、ドレイン電極Ｄとソース電極Ｓとの間にドレイン－ソース間の電流を制御する。
例えば、メイントランジスタ１００のゲート電極Ｇに、ターンオン信号が印加される場合、電流は、ドレイン電極Ｄからソース電極Ｓに流れる。
これにより、電流は、ノードＮ１からメイントランジスタ１００を介してノードＮ２に流れる。
【0015】
ドレイン電極Ｄには、電源電圧ＶＤが供給され、ソース電極Ｓには、電源電圧ＶＳが供給される。
電源電圧ＶＳの大きさは、電源電圧ＶＤの大きさより小さい。
例えば、電源電圧ＶＳは、グラウンド電圧である。
ここにおいて、ドレイン電極Ｄは、一実施形態によるメイントランジスタ１００のメインドレイン電極（図２の１７５ｍ）を意味し、ソース電極Ｓは、一実施形態によるメイントランジスタ１００のメインソース電極（図２の１７３ｍ）を意味する。
また、電源電圧ＶＤは、メイントランジスタ１００のメインドレイン電極（図２の１７５ｍ）に供給される電圧を意味する。
電源電圧ＶＳは、メイントランジスタ１００のメインソース電極（図２の１７３ｍ）に供給される電圧を意味する。
電源電圧ＶＳの大きさは、電源電圧ＶＤの大きさより小さい。
例えば、電源電圧ＶＳは、グラウンド電圧である。
ここにおいて、ドレイン電極Ｄは、一実施形態によるメイントランジスタ１００のメインドレイン電極（図２の１７５ｍ）を意味し、ソース電極Ｓは、一実施形態によるメイントランジスタ１００のメインソース電極（図２の１７３ｍ）を意味する。
また、電源電圧ＶＤは、メイントランジスタ１００のメインドレイン電極（図２の１７５ｍ）に供給される電圧を意味する。
電源電圧ＶＳは、メイントランジスタ１００のメインソース電極（図２の１７３ｍ）に供給される電圧を意味する。
【0016】
一実施形態による半導体素子の周辺回路領域ＰＡは、周辺回路素子３００が配置される領域を意味する。
具体的には、一実施形態による半導体素子の周辺回路素子３００は、メイントランジスタ１００の一端と電気的に接続されるサブトランジスタ３１０及びメイントランジスタ１００の他端とサブトランジスタ３１０との間に電気的に接続される抵抗素子３２０を含む。
一実施形態による周辺回路素子３００は、電流分配器（Ｃｕｒｒｅｎｔ Ｄｉｖｉｄｅｒ）の役割を果たす。
但し、これに限定されず、例えば、周辺回路素子３００は、キャパシタ又はインダクタなどの受動素子を含むか、又はトランジスタ、ダイオード、論理素子などの能動素子を含むこともできる。
また他の例として、周辺回路素子３００は、電圧分配器（Ｖｏｌｔａｇｅ Ｄｉｖｉｄｅｒ）、電圧クリッパ（Ｖｏｌｔａｇｅ Ｃｌｉｐｐｅｒ）、メイントランジスタ１００の保護素子などの回路を含み得る。
具体的には、一実施形態による半導体素子の周辺回路素子３００は、メイントランジスタ１００の一端と電気的に接続されるサブトランジスタ３１０及びメイントランジスタ１００の他端とサブトランジスタ３１０との間に電気的に接続される抵抗素子３２０を含む。
一実施形態による周辺回路素子３００は、電流分配器（Ｃｕｒｒｅｎｔ Ｄｉｖｉｄｅｒ）の役割を果たす。
但し、これに限定されず、例えば、周辺回路素子３００は、キャパシタ又はインダクタなどの受動素子を含むか、又はトランジスタ、ダイオード、論理素子などの能動素子を含むこともできる。
また他の例として、周辺回路素子３００は、電圧分配器（Ｖｏｌｔａｇｅ Ｄｉｖｉｄｅｒ）、電圧クリッパ（Ｖｏｌｔａｇｅ Ｃｌｉｐｐｅｒ）、メイントランジスタ１００の保護素子などの回路を含み得る。
【0017】
以下、本発明の実施形態による半導体素子の周辺回路素子３００がサブトランジスタ３１０及び抵抗素子３２０を含む場合について説明する。
サブトランジスタ３１０は、ゲート電極Ｇ１、ドレイン電極Ｄ１、及びソース電極Ｓ１を含む。
サブトランジスタ３１０は、ゲート電極Ｇ１に印加されるゲート信号によりドレイン電極Ｄ１とソース電極Ｓ１との間にドレイン－ソース間の電流を制御する。
例えば、サブトランジスタ３１０のゲート電極Ｇ１にターンオン信号が印加される場合、電流は、ドレイン電極Ｄ１からソース電極Ｓ１に流れる。
サブトランジスタ３１０は、メイントランジスタ１００の一端と電気的に接続される。
サブトランジスタ３１０は、抵抗素子３２０（例えば、抵抗）とメイントランジスタ１００との間に電気的に接続される。
例えば、サブトランジスタ３１０のドレイン電極Ｄ１は、第１ノードＮ１を介してメイントランジスタ１００のドレイン電極Ｄと電気的に接続され、サブトランジスタ３１０の第２電極Ｓ２は、ノードＮ４を介して抵抗素子３２０と電気的に接続される。
サブトランジスタ３１０のドレイン電極Ｄ１は、第１ノードＮ１を介して電源電圧ＶＤを供給する第１電源と電気的に接続される。
また、サブトランジスタ３１０の第２電極Ｓ２は、ノードＮ４を介して感知部５００と電気的に接続される。
サブトランジスタ３１０は、ゲート電極Ｇ１、ドレイン電極Ｄ１、及びソース電極Ｓ１を含む。
サブトランジスタ３１０は、ゲート電極Ｇ１に印加されるゲート信号によりドレイン電極Ｄ１とソース電極Ｓ１との間にドレイン－ソース間の電流を制御する。
例えば、サブトランジスタ３１０のゲート電極Ｇ１にターンオン信号が印加される場合、電流は、ドレイン電極Ｄ１からソース電極Ｓ１に流れる。
サブトランジスタ３１０は、メイントランジスタ１００の一端と電気的に接続される。
サブトランジスタ３１０は、抵抗素子３２０（例えば、抵抗）とメイントランジスタ１００との間に電気的に接続される。
例えば、サブトランジスタ３１０のドレイン電極Ｄ１は、第１ノードＮ１を介してメイントランジスタ１００のドレイン電極Ｄと電気的に接続され、サブトランジスタ３１０の第２電極Ｓ２は、ノードＮ４を介して抵抗素子３２０と電気的に接続される。
サブトランジスタ３１０のドレイン電極Ｄ１は、第１ノードＮ１を介して電源電圧ＶＤを供給する第１電源と電気的に接続される。
また、サブトランジスタ３１０の第２電極Ｓ２は、ノードＮ４を介して感知部５００と電気的に接続される。
【0018】
また、サブトランジスタ３１０のゲート電極Ｇ１は、ノードＮ３を介してメイントランジスタ１００のゲート電極Ｇと電気的に接続される。
これにより、サブトランジスタ３１０のゲート電極Ｇ１及びメイントランジスタ１００のゲート電極Ｇに同じ信号が印加される。
例えば、メイントランジスタ１００のゲート電極Ｇにターンオン信号が印加される場合、サブトランジスタ３１０のゲート電極Ｇ１にこれと同じターンオン信号が印加される。
又は、メイントランジスタ１００のゲート電極Ｇにターンオフ信号が印加される場合、サブトランジスタ３１０のゲート電極Ｇ１にこれと同じターンオフ信号が印加される。
従って、メイントランジスタ１００のゲート電極Ｇにターンオン信号が印加され、メイントランジスタ１００のドレイン電極Ｄからソース電極Ｓに電流が流れる場合、サブトランジスタ３１０のドレイン電極Ｄ１からソース電極Ｓ１に電流が一緒に流れる。
これにより、サブトランジスタ３１０のゲート電極Ｇ１及びメイントランジスタ１００のゲート電極Ｇに同じ信号が印加される。
例えば、メイントランジスタ１００のゲート電極Ｇにターンオン信号が印加される場合、サブトランジスタ３１０のゲート電極Ｇ１にこれと同じターンオン信号が印加される。
又は、メイントランジスタ１００のゲート電極Ｇにターンオフ信号が印加される場合、サブトランジスタ３１０のゲート電極Ｇ１にこれと同じターンオフ信号が印加される。
従って、メイントランジスタ１００のゲート電極Ｇにターンオン信号が印加され、メイントランジスタ１００のドレイン電極Ｄからソース電極Ｓに電流が流れる場合、サブトランジスタ３１０のドレイン電極Ｄ１からソース電極Ｓ１に電流が一緒に流れる。
【0019】
即ち、メイントランジスタ１００がターンオンされる場合、サブトランジスタ３１０も一緒にターンオンされる。
ここにおいて、サブトランジスタ３１０のドレイン電極Ｄ１は、一実施形態によるサブトランジスタ３１０のサブドレイン電極（図２の１７５ｓ）を意味し、サブトランジスタ３１０のソース電極Ｓ１は、一実施形態によるサブトランジスタ３１０の感知電極（図２のＳＥ）を意味し、サブトランジスタ３１０のゲート電極Ｇ１は、一実施形態によるサブトランジスタ３１０のサブゲート電極（図２の１５５ｓ）を意味する。
サブトランジスタ３１０は、分離構造物（図２の１６０）により区分され、周辺回路領域ＰＡに位置するメイントランジスタ１００の一部に構成されるが、これに限定されるものではない。
ここにおいて、サブトランジスタ３１０のドレイン電極Ｄ１は、一実施形態によるサブトランジスタ３１０のサブドレイン電極（図２の１７５ｓ）を意味し、サブトランジスタ３１０のソース電極Ｓ１は、一実施形態によるサブトランジスタ３１０の感知電極（図２のＳＥ）を意味し、サブトランジスタ３１０のゲート電極Ｇ１は、一実施形態によるサブトランジスタ３１０のサブゲート電極（図２の１５５ｓ）を意味する。
サブトランジスタ３１０は、分離構造物（図２の１６０）により区分され、周辺回路領域ＰＡに位置するメイントランジスタ１００の一部に構成されるが、これに限定されるものではない。
【0020】
抵抗素子３２０は、メイントランジスタ１００とサブトランジスタ３１０との間を電気的に接続する。
図１に示すように、抵抗素子３２０の一端は、ノードＮ２を介してメイントランジスタ１００のソース電極Ｓと電気的に接続される。
抵抗素子３２０の一端は、ノードＮ２を介してメイントランジスタ１００のメインソース電極（図２の１７５ｓ）と電気的に接続される。
また、抵抗素子３２０の一端は、ノードＮ２を介して電源電圧ＶＳを有する第２電源に接続される。
これにより、抵抗素子３２０の一端に電源電圧ＶＳが供給される。
また、抵抗素子３２０の他端は、ノードＮ４を介してサブトランジスタ３１０のソース電極Ｓ１及び感知部５００と電気的に接続される。
一実施形態による抵抗素子３２０は、感知電極（図２のＳＥ）とサブドレイン電極（図２の１７５ｓ）との間の抵抗に対応する。
また、ノードＮ４は、感知電極（図２のＳＥ）に対応する地点である。
これに関する説明は、図２～図８を参照して後述する。
図１に示すように、抵抗素子３２０の一端は、ノードＮ２を介してメイントランジスタ１００のソース電極Ｓと電気的に接続される。
抵抗素子３２０の一端は、ノードＮ２を介してメイントランジスタ１００のメインソース電極（図２の１７５ｓ）と電気的に接続される。
また、抵抗素子３２０の一端は、ノードＮ２を介して電源電圧ＶＳを有する第２電源に接続される。
これにより、抵抗素子３２０の一端に電源電圧ＶＳが供給される。
また、抵抗素子３２０の他端は、ノードＮ４を介してサブトランジスタ３１０のソース電極Ｓ１及び感知部５００と電気的に接続される。
一実施形態による抵抗素子３２０は、感知電極（図２のＳＥ）とサブドレイン電極（図２の１７５ｓ）との間の抵抗に対応する。
また、ノードＮ４は、感知電極（図２のＳＥ）に対応する地点である。
これに関する説明は、図２～図８を参照して後述する。
【0021】
感知部５００（例えば、感知回路）は、サブトランジスタ３１０及び抵抗素子３２０に電気的に接続される。
例えば、感知部５００は、ノードＮ４を介してサブトランジスタ３１０のソース電極Ｓ１及び抵抗素子３２０の一端に電気的に接続される。
感知部５００は、サブトランジスタ３１０のソース電極Ｓ１及び／又は抵抗素子３２０の一端の電圧（例えば、ノードＮ４の感知電圧ＶＣＳ）を感知する。
一実施形態による感知部５００は、感知した電圧に基づいてメイントランジスタ１００及び／又はサブトランジスタ３１０に過剰な電流が流れる場合を検出する。
例えば、感知部５００は、ノードＮ４を介してサブトランジスタ３１０のソース電極Ｓ１及び抵抗素子３２０の一端に電気的に接続される。
感知部５００は、サブトランジスタ３１０のソース電極Ｓ１及び／又は抵抗素子３２０の一端の電圧（例えば、ノードＮ４の感知電圧ＶＣＳ）を感知する。
一実施形態による感知部５００は、感知した電圧に基づいてメイントランジスタ１００及び／又はサブトランジスタ３１０に過剰な電流が流れる場合を検出する。
【0022】
具体的には、メイントランジスタ１００がターンオンされる場合、電流は、メイントランジスタ１００のドレイン電極Ｄからソース電極Ｓに流れる。
一方、前述のように、メイントランジスタ１００のゲート電極Ｇとサブトランジスタ３１０のゲート電極Ｇ１が電気的に接続されているので、メイントランジスタ１００がターンオンされる場合、サブトランジスタ３１０も一緒にターンオンされる。
これにより、サブトランジスタ３１０がターンオンされる場合、電流は、サブトランジスタ３１０のドレイン電極Ｄ１からソース電極Ｓ１に一緒に流れ、ノードＮ４を通って抵抗素子３２０を通って流れる。
従って、サブトランジスタ３１０を通って流れる電流の大きさに比例して抵抗素子３２０で電圧降下が起こる。
サブトランジスタ３１０を通って流れる電流の大きさに比例して、ノードＮ４の感知電圧ＶＣＳが決定される。
一方、前述のように、メイントランジスタ１００のゲート電極Ｇとサブトランジスタ３１０のゲート電極Ｇ１が電気的に接続されているので、メイントランジスタ１００がターンオンされる場合、サブトランジスタ３１０も一緒にターンオンされる。
これにより、サブトランジスタ３１０がターンオンされる場合、電流は、サブトランジスタ３１０のドレイン電極Ｄ１からソース電極Ｓ１に一緒に流れ、ノードＮ４を通って抵抗素子３２０を通って流れる。
従って、サブトランジスタ３１０を通って流れる電流の大きさに比例して抵抗素子３２０で電圧降下が起こる。
サブトランジスタ３１０を通って流れる電流の大きさに比例して、ノードＮ４の感知電圧ＶＣＳが決定される。
【0023】
また、メイントランジスタ１００に流れる電流の大きさと、サブトランジスタ３１０に流れる電流の大きさは、電流分配（Ｃｕｒｒｅｎｔ ｄｉｖｉｄｅｒ）により決定される。
従って、メイントランジスタ１００を通って流れる電流の大きさに依存してノードＮ４の感知電圧ＶＣＳが決定される。
一例として、メイントランジスタ１００及び／又はサブトランジスタ３１０内に過剰な電流が流れる場合、ノードＮ４の感知電圧ＶＣＳは、予め貯蔵された範囲の感知電圧ＶＣＳより大きい。
従って、感知部５００は、感知した感知電圧ＶＣＳの大きさに基づいて、メイントランジスタ１００及び／又はサブトランジスタ３１０に流れる電流の大きさを算出することができる。
即ち、感知部５００は、予め貯蔵された範囲の電圧より大きい範囲の感知電圧ＶＣＳが検出される場合、メイントランジスタ１００及び／又はサブトランジスタ３１０に過剰な電流が流れるか否かを検出することができる。
従って、メイントランジスタ１００を通って流れる電流の大きさに依存してノードＮ４の感知電圧ＶＣＳが決定される。
一例として、メイントランジスタ１００及び／又はサブトランジスタ３１０内に過剰な電流が流れる場合、ノードＮ４の感知電圧ＶＣＳは、予め貯蔵された範囲の感知電圧ＶＣＳより大きい。
従って、感知部５００は、感知した感知電圧ＶＣＳの大きさに基づいて、メイントランジスタ１００及び／又はサブトランジスタ３１０に流れる電流の大きさを算出することができる。
即ち、感知部５００は、予め貯蔵された範囲の電圧より大きい範囲の感知電圧ＶＣＳが検出される場合、メイントランジスタ１００及び／又はサブトランジスタ３１０に過剰な電流が流れるか否かを検出することができる。
【0024】
例示的な実施形態による感知部５００は、検出した信号（例えば、電流及び／又は電圧）に基づいて、半導体素子に追加的な動作を行うように制御する。
例えば、メイントランジスタ１００及び／又はサブトランジスタ３１０に過剰な電流が流れる場合、感知部５００は、半導体素子の駆動を停止する機能をさらに行う。
又は、感知部５００は、メイントランジスタ１００及び／又はサブトランジスタ３１０に流れる電流が予め設定された範囲内に動作するように補償、保護する機能をさらに行うこともできる。
ここにおいて、補償回路は、半導体素子が予め設定された範囲内に動作するように、メイントランジスタ１００及び／又はサブトランジスタ３１０の動作損失を補償する回路を意味する。
保護素子は、過電流（ｏｖｅｒ ｃｕｒｒｅｎｔ）保護素子、過電圧（ｏｖｅｒ ｖｏｌｔａｇｅ）保護素子、過熱（ｏｖｅｒ ｔｅｍｐｅｒａｔｕｒｅ）保護素子、断線保護素子、静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ－ｏｕｔｐｕｔ）レギュレーターなどのようにメイントランジスタ１００を含む半導体素子が破壊されることを防止する回路等であり得る。
例えば、メイントランジスタ１００及び／又はサブトランジスタ３１０に過剰な電流が流れる場合、感知部５００は、半導体素子の駆動を停止する機能をさらに行う。
又は、感知部５００は、メイントランジスタ１００及び／又はサブトランジスタ３１０に流れる電流が予め設定された範囲内に動作するように補償、保護する機能をさらに行うこともできる。
ここにおいて、補償回路は、半導体素子が予め設定された範囲内に動作するように、メイントランジスタ１００及び／又はサブトランジスタ３１０の動作損失を補償する回路を意味する。
保護素子は、過電流（ｏｖｅｒ ｃｕｒｒｅｎｔ）保護素子、過電圧（ｏｖｅｒ ｖｏｌｔａｇｅ）保護素子、過熱（ｏｖｅｒ ｔｅｍｐｅｒａｔｕｒｅ）保護素子、断線保護素子、静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ－ｏｕｔｐｕｔ）レギュレーターなどのようにメイントランジスタ１００を含む半導体素子が破壊されることを防止する回路等であり得る。
【0025】
以下、図２～図４を参照して本発明の実施形態による半導体素子のメイントランジスタ１００に対して説明する。
図２は、本発明の実施形態による半導体素子の概略構成を示す平面図であり、図３及び図４は、図２のＡ－Ａ’線に沿って切断した断面図である。
図３は、本発明の実施形態による半導体素子がオフ（ｏｆｆ）状態である場合を示し、図４は、本発明の実施形態による半導体素子がオン（ｏｎ）状態である場合を示す。
図２を参照すると、本発明の実施形態による半導体素子の周辺回路領域ＰＡは、メイン素子領域ＭＡと離隔して配置される。
図２は、本発明の実施形態による半導体素子の概略構成を示す平面図であり、図３及び図４は、図２のＡ－Ａ’線に沿って切断した断面図である。
図３は、本発明の実施形態による半導体素子がオフ（ｏｆｆ）状態である場合を示し、図４は、本発明の実施形態による半導体素子がオン（ｏｎ）状態である場合を示す。
図２を参照すると、本発明の実施形態による半導体素子の周辺回路領域ＰＡは、メイン素子領域ＭＡと離隔して配置される。
【0026】
例えば、周辺回路領域ＰＡは、メイン素子領域ＭＡと第２方向（Ｙ方向）に離隔して配置されるが、これに限定されるものではない。
例えば、周辺回路領域ＰＡは、メイン素子領域ＭＡと第１方向（Ｘ方向）に離隔して配置されるか、メイン素子領域ＭＡの側面を囲むこともできる。
その他の様々な変更が可能であることはもちろんである。
一実施形態において、周辺回路領域ＰＡとメイン素子領域ＭＡとの間に分離構造物１６０が配置されるが、これに限定されるものではない。
半導体素子は、チャンネル層１３２、ゲート電極層１５５、及びドレイン電極層１７５を含む。
チャンネル層１３２の一部分、ゲート電極層１５５の一部分、及びドレイン電極層１７５の一部分は、メイン素子領域ＭＡに配置される。
チャンネル層１３２の他の部分、ゲート電極層１５５の他の部分、及びドレイン電極層１７５の他の部分は、周辺回路領域ＰＡに配置される。
例えば、周辺回路領域ＰＡは、メイン素子領域ＭＡと第１方向（Ｘ方向）に離隔して配置されるか、メイン素子領域ＭＡの側面を囲むこともできる。
その他の様々な変更が可能であることはもちろんである。
一実施形態において、周辺回路領域ＰＡとメイン素子領域ＭＡとの間に分離構造物１６０が配置されるが、これに限定されるものではない。
半導体素子は、チャンネル層１３２、ゲート電極層１５５、及びドレイン電極層１７５を含む。
チャンネル層１３２の一部分、ゲート電極層１５５の一部分、及びドレイン電極層１７５の一部分は、メイン素子領域ＭＡに配置される。
チャンネル層１３２の他の部分、ゲート電極層１５５の他の部分、及びドレイン電極層１７５の他の部分は、周辺回路領域ＰＡに配置される。
【0027】
図２及び図３を参照すると、半導体素子のメイントランジスタ１００は、メインチャンネル層１３２ｍ、メインチャンネル層１３２ｍの上に配置されるバリア層１３６、バリア層１３６の上に配置されるメインゲート電極１５５ｍ、バリア層１３６とメインゲート電極１５５ｍとの間に配置されるゲート半導体層１５２ｍ、バリア層１３６の上に配置される保護層１４０、メインチャンネル層１３２ｍの上に互いに離隔して配置されるメインソース電極１７３ｍ及びメインドレイン電極１７５ｍを含む。
メインチャンネル層１３２ｍは、メイン素子領域ＭＡに配置されるチャンネル層１３２の一部分である。
メインゲート電極１５５ｍは、メイン素子領域ＭＡに配置されるゲート電極層１５５の一部分である。
メインソース電極１７３ｍは、メイン素子領域ＭＡに配置されるソース電極層１７３の一部分であり、感知電極ＳＥは、周辺回路領域ＰＡに配置されるソース電極層１７３の一部分である。
メインチャンネル層１３２ｍは、メイン素子領域ＭＡに配置されるチャンネル層１３２の一部分である。
メインゲート電極１５５ｍは、メイン素子領域ＭＡに配置されるゲート電極層１５５の一部分である。
メインソース電極１７３ｍは、メイン素子領域ＭＡに配置されるソース電極層１７３の一部分であり、感知電極ＳＥは、周辺回路領域ＰＡに配置されるソース電極層１７３の一部分である。
【0028】
メインチャンネル層１３２ｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間にチャンネルを形成する層として、メインチャンネル層１３２ｍの内部には二次元電子ガス（２ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ：２ＤＥＧ）領域１３４ｍが配置される。
具体的には、２ＤＥＧ領域１３４ｍは、メインチャンネル層１３２ｍとバリア層１３６との間の界面でメインチャンネル層１３２ｍに相対的に近接した領域に配置される。
２ＤＥＧ領域１３４ｍは、メインチャンネル層１３２ｍのメインドリフト領域ＤＴＲｍ内に位置する。
２ＤＥＧ領域１３４ｍは、二次元（例えば、ｘ－ｙ平面方向）上では自由に働くことができるが、他の一次元（例えば、ｚ方向）には動くことができず、二次元内にしっかり拘束されている電子の群れを意味する。
具体的には、２ＤＥＧ領域１３４ｍは、メインチャンネル層１３２ｍとバリア層１３６との間の界面でメインチャンネル層１３２ｍに相対的に近接した領域に配置される。
２ＤＥＧ領域１３４ｍは、メインチャンネル層１３２ｍのメインドリフト領域ＤＴＲｍ内に位置する。
２ＤＥＧ領域１３４ｍは、二次元（例えば、ｘ－ｙ平面方向）上では自由に働くことができるが、他の一次元（例えば、ｚ方向）には動くことができず、二次元内にしっかり拘束されている電子の群れを意味する。
【0029】
即ち、２ＤＥＧ領域１３４ｍは、三次元空間内で二次元の紙（例えば、平面）のような形態で存在する。
従って、２ＤＥＧ領域１３４ｍにおける電子の移動は、二次元電子ガスモデルにより理解及び／又は予測され、二次元電子ガスと称し得る。
このような２ＤＥＧ領域１３４ｍは、半導体異種接合構造で主に現れ、本発明の実施形態による半導体素子では、メインチャンネル層１３２ｍとバリア層１３６との間の界面で発生する。
例えば、メインチャンネル層１３２ｍ内でバリア層１３６と隣接した部分に２ＤＥＧ領域１３４ｍが発生する。
従って、２ＤＥＧ領域１３４ｍにおける電子の移動は、二次元電子ガスモデルにより理解及び／又は予測され、二次元電子ガスと称し得る。
このような２ＤＥＧ領域１３４ｍは、半導体異種接合構造で主に現れ、本発明の実施形態による半導体素子では、メインチャンネル層１３２ｍとバリア層１３６との間の界面で発生する。
例えば、メインチャンネル層１３２ｍ内でバリア層１３６と隣接した部分に２ＤＥＧ領域１３４ｍが発生する。
【0030】
メインチャンネル層１３２ｍは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中の選択される１つ以上の物質を含み得る。
メインチャンネル層１３２ｍは、単層（例えば、同じ蒸着工程又は同じ成長工程に形成された均質な層）又は多層からなる。
メインチャンネル層１３２ｍは、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、メインチャンネル層１３２ｍは、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
メインチャンネル層１３２ｍは、不純物がドーピングされた層であり得、不純物がドーピングされない（ｕｎｄｏｐｅｄ）層であり得る。
メインチャンネル層１３２ｍの厚さは、約数百ｎｍ以下であり得る。
メインチャンネル層１３２ｍは、単層（例えば、同じ蒸着工程又は同じ成長工程に形成された均質な層）又は多層からなる。
メインチャンネル層１３２ｍは、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、メインチャンネル層１３２ｍは、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
メインチャンネル層１３２ｍは、不純物がドーピングされた層であり得、不純物がドーピングされない（ｕｎｄｏｐｅｄ）層であり得る。
メインチャンネル層１３２ｍの厚さは、約数百ｎｍ以下であり得る。
【0031】
メインチャンネル層１３２ｍは、基板１１０の上に配置され、基板１１０とメインチャンネル層１３２ｍとの間には、シード層１２１、及びバッファ層１２０が配置される。
基板１１０、シード層１２１、及びバッファ層１２０は、メインチャンネル層１３２ｍを形成するために必要な層であり、場合により省略され得る。
例えば、ＧａＮからなる基板をメインチャンネル層１３２ｍで用いる場合には、基板１１０、シード層１２１、及びバッファ層１２０の内の少なくとも１つが省略され得る。
ＧａＮからなる基板は、価格が比較的に高いと点を考慮して、Ｓｉからなる基板１１０を用いてＧａＮを含むメインチャンネル層１３２ｍを成長させることができる。
その際、Ｓｉの格子構造とＧａＮの格子構造が異なるため、基板１１０の真上にメインチャンネル層１３２ｍを成長させることが容易ではないことがある。
これにより、基板１１０の上にシード層１２１及びバッファ層１２０を先に成長させた後、バッファ層１２０の上にメインチャンネル層１３２ｍを成長させる。
また、基板１１０、シード層１２１、及びバッファ層１２０の内の少なくとも１つが製造工程で用いられた後、半導体素子の最終構造では除去されることもある。
基板１１０、シード層１２１、及びバッファ層１２０は、メインチャンネル層１３２ｍを形成するために必要な層であり、場合により省略され得る。
例えば、ＧａＮからなる基板をメインチャンネル層１３２ｍで用いる場合には、基板１１０、シード層１２１、及びバッファ層１２０の内の少なくとも１つが省略され得る。
ＧａＮからなる基板は、価格が比較的に高いと点を考慮して、Ｓｉからなる基板１１０を用いてＧａＮを含むメインチャンネル層１３２ｍを成長させることができる。
その際、Ｓｉの格子構造とＧａＮの格子構造が異なるため、基板１１０の真上にメインチャンネル層１３２ｍを成長させることが容易ではないことがある。
これにより、基板１１０の上にシード層１２１及びバッファ層１２０を先に成長させた後、バッファ層１２０の上にメインチャンネル層１３２ｍを成長させる。
また、基板１１０、シード層１２１、及びバッファ層１２０の内の少なくとも１つが製造工程で用いられた後、半導体素子の最終構造では除去されることもある。
【0032】
基板１１０は、半導体物質を含む。
例えば、基板１１０は、サファイア（ｓａｐｐｈｉｒｅ）、Ｓｉ、ＳｉＣ、ＡｌＮ、ＧａＮ、又はこれらの組み合わせを含み得る。
基板１１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であり得る。
但し、基板１１０の材質は、これに限定されない。
場合により、基板１１０は、絶縁物質を含み得る。
例えば、半導体基板上にメインチャンネル層１３２ｍをはじめとする複数の層を先に形成した後、半導体基板を除去して絶縁基板に置き換えることができる。
例えば、基板１１０は、サファイア（ｓａｐｐｈｉｒｅ）、Ｓｉ、ＳｉＣ、ＡｌＮ、ＧａＮ、又はこれらの組み合わせを含み得る。
基板１１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であり得る。
但し、基板１１０の材質は、これに限定されない。
場合により、基板１１０は、絶縁物質を含み得る。
例えば、半導体基板上にメインチャンネル層１３２ｍをはじめとする複数の層を先に形成した後、半導体基板を除去して絶縁基板に置き換えることができる。
【0033】
シード層１２１は、基板１１０の真上に配置される。
但し、これに限定されず、基板１１０とシード層１２１との間に所定の他の層をさらに配置することもできる。
シード層１２１は、バッファ層１２０を成長させるためのシード役割を果たす層として、バッファ層１２０のシードとなる結晶格子構造物からなることができる。
バッファ層１２０は、シード層１２１の真上に配置される。
但し、これに限定されず、シード層１２１とバッファ層１２０との間に所定の他の層をさらに配置することもできる。
シード層１２１は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中の選択される１つ以上の物質を含み得る。
シード層１２１は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、シード層１２１は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
但し、これに限定されず、基板１１０とシード層１２１との間に所定の他の層をさらに配置することもできる。
シード層１２１は、バッファ層１２０を成長させるためのシード役割を果たす層として、バッファ層１２０のシードとなる結晶格子構造物からなることができる。
バッファ層１２０は、シード層１２１の真上に配置される。
但し、これに限定されず、シード層１２１とバッファ層１２０との間に所定の他の層をさらに配置することもできる。
シード層１２１は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中の選択される１つ以上の物質を含み得る。
シード層１２１は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、シード層１２１は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
【0034】
バッファ層１２０は、シード層１２１の上に配置される。
バッファ層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間に配置される。
バッファ層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間の格子定数及び熱膨張係数の差を緩和させるか、メインチャンネル層１３２ｍを介して寄生電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が流れることを防止するための層である。
例えば、バッファ層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間に格子定数を有する結晶性物質を含む１つ以上の層からなることができる（格子定数は、一定又は徐々に変更され得る）。
バッファ層１２０は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
バッファ層１２０は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、バッファ層１２０は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
バッファ層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間に配置される。
バッファ層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間の格子定数及び熱膨張係数の差を緩和させるか、メインチャンネル層１３２ｍを介して寄生電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が流れることを防止するための層である。
例えば、バッファ層１２０は、シード層１２１とメインチャンネル層１３２ｍとの間に格子定数を有する結晶性物質を含む１つ以上の層からなることができる（格子定数は、一定又は徐々に変更され得る）。
バッファ層１２０は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
バッファ層１２０は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、バッファ層１２０は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
【0035】
半導体素子のバッファ層１２０は、シード層１２１の上に配置される超格子層１２４、及び超格子層１２４の上に配置される高抵抗層１２６を含む。
超格子層１２４、及び高抵抗層１２６は、基板１１０の上に順次に配置される。
超格子層１２４は、シード層１２１の上に配置される。
超格子層１２４は、シード層１２１の真上に配置される。
但し、これに限定されず、シード層１２１と超格子層１２４との間に所定の他の層をさらに配置することもできる。
超格子層１２４は、基板１１０とメインチャンネル層１３２ｍとの間の格子定数及び熱膨張係数の差を緩和させ、これにより基板１１０とメインチャンネル層１３２ｍとの間に発生する引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）及び圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を緩和させ、一実施形態による半導体素子の最終構造における成長により形成された全体層間の応力を緩和させるための層である。
超格子層１２４、及び高抵抗層１２６は、基板１１０の上に順次に配置される。
超格子層１２４は、シード層１２１の上に配置される。
超格子層１２４は、シード層１２１の真上に配置される。
但し、これに限定されず、シード層１２１と超格子層１２４との間に所定の他の層をさらに配置することもできる。
超格子層１２４は、基板１１０とメインチャンネル層１３２ｍとの間の格子定数及び熱膨張係数の差を緩和させ、これにより基板１１０とメインチャンネル層１３２ｍとの間に発生する引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）及び圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を緩和させ、一実施形態による半導体素子の最終構造における成長により形成された全体層間の応力を緩和させるための層である。
【0036】
超格子層１２４は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
超格子層１２４は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、超格子層１２４は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
一実施形態による超格子層１２４は、異なる物質を含む層が交互に積層された多層からなり得る。
例えば、超格子層１２４は、ＡｌＧａＮからなる層とＡｌＮからなる層が繰り返し積層されている構造を有する。
即ち、ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＡｌＮが順次に積層されて超格子層を形成する。
超格子層１２４を構成するＡｌＧａＮ層とＧａＮの数は、様々に変更することができ、超格子層１２４を構成する物質は、様々に変更することができる。
他の例として、超格子層１２４は、ＡｌＧａＮからなる層とＧａＮからなる層が繰り返し積層されている構造を有する。
即ち、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮが順次に積層されて超格子層を形成する。
例示的な実施形態において、超格子層１２４が、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含む場合、超格子層１２４は、キャリア電子の濃度がキャリア正孔の濃度より大きいｎ型半導体特性を有するが、これに限定されるものではない。
超格子層１２４は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、超格子層１２４は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
一実施形態による超格子層１２４は、異なる物質を含む層が交互に積層された多層からなり得る。
例えば、超格子層１２４は、ＡｌＧａＮからなる層とＡｌＮからなる層が繰り返し積層されている構造を有する。
即ち、ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＡｌＮが順次に積層されて超格子層を形成する。
超格子層１２４を構成するＡｌＧａＮ層とＧａＮの数は、様々に変更することができ、超格子層１２４を構成する物質は、様々に変更することができる。
他の例として、超格子層１２４は、ＡｌＧａＮからなる層とＧａＮからなる層が繰り返し積層されている構造を有する。
即ち、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮが順次に積層されて超格子層を形成する。
例示的な実施形態において、超格子層１２４が、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含む場合、超格子層１２４は、キャリア電子の濃度がキャリア正孔の濃度より大きいｎ型半導体特性を有するが、これに限定されるものではない。
【0037】
高抵抗層１２６は、超格子層１２４の上に配置される。
高抵抗層１２６は、超格子層１２４の真上に配置される。
但し、これに限定されず、超格子層１２４と高抵抗層１２６との間に所定の他の層をさらに配置することもできる。
高抵抗層１２６は、超格子層１２４とメインチャンネル層１３２ｍとの間に配置される。
高抵抗層１２６は、メインチャンネル層１３２ｍを介して漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が流れることを防止することにより、本発明の実施形態による半導体素子が劣化することを防止するための層である。
高抵抗層１２６は、基板１１０とメインチャンネル層１３２ｍとの間が電気的に絶縁されるように伝導性が低い物質からなることができる。
高抵抗層は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
高抵抗層１２６は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、高抵抗層１２６は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
高抵抗層１２６は、単層又は多層からなり得る。
例示的な実施形態において、高抵抗層１２６が、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含む場合、高抵抗層１２６は、電子の濃度が正孔の濃度より大きいｎ型半導体特性を有するが、これに限定されるものではない。
高抵抗層１２６は、超格子層１２４の真上に配置される。
但し、これに限定されず、超格子層１２４と高抵抗層１２６との間に所定の他の層をさらに配置することもできる。
高抵抗層１２６は、超格子層１２４とメインチャンネル層１３２ｍとの間に配置される。
高抵抗層１２６は、メインチャンネル層１３２ｍを介して漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が流れることを防止することにより、本発明の実施形態による半導体素子が劣化することを防止するための層である。
高抵抗層１２６は、基板１１０とメインチャンネル層１３２ｍとの間が電気的に絶縁されるように伝導性が低い物質からなることができる。
高抵抗層は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
高抵抗層１２６は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、高抵抗層１２６は、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
高抵抗層１２６は、単層又は多層からなり得る。
例示的な実施形態において、高抵抗層１２６が、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含む場合、高抵抗層１２６は、電子の濃度が正孔の濃度より大きいｎ型半導体特性を有するが、これに限定されるものではない。
【0038】
バリア層１３６は、メインチャンネル層１３２ｍの上に配置される。
バリア層１３６は、メインチャンネル層１３２ｍの真上に配置される。
但し、これに限定されず、メインチャンネル層１３２ｍとバリア層１３６との間に所定の他の層をさらに配置することもできる。
メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間でバリア層１３６と重畳するメインチャンネル層１３２ｍの領域がメインドリフト（ｄｒｉｆｔ）領域ＤＴＲｍとなる。
メインドリフト領域ＤＴＲｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
メインドリフト領域ＤＴＲｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電位差が発生する時に、キャリアが移動する領域を意味する。
一実施形態による半導体素子は、メインゲート電極１５５ｍに電圧が印加されるか否か及び／又はメインゲート電極１５５ｍに印加される電圧の大きさによりオン／オフし、これにより、メインドリフト領域ＤＴＲｍでキャリアの移動が行われたり、遮断されたりする。
バリア層１３６は、メインチャンネル層１３２ｍの真上に配置される。
但し、これに限定されず、メインチャンネル層１３２ｍとバリア層１３６との間に所定の他の層をさらに配置することもできる。
メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間でバリア層１３６と重畳するメインチャンネル層１３２ｍの領域がメインドリフト（ｄｒｉｆｔ）領域ＤＴＲｍとなる。
メインドリフト領域ＤＴＲｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
メインドリフト領域ＤＴＲｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電位差が発生する時に、キャリアが移動する領域を意味する。
一実施形態による半導体素子は、メインゲート電極１５５ｍに電圧が印加されるか否か及び／又はメインゲート電極１５５ｍに印加される電圧の大きさによりオン／オフし、これにより、メインドリフト領域ＤＴＲｍでキャリアの移動が行われたり、遮断されたりする。
【0039】
バリア層１３６は、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
バリア層１３６は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
バリア層１３６は、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含み得る。
バリア層１３６のエネルギーバンドギャップは、Ａｌ及び／又はＩｎの組成比により調整することができる。
バリア層１３６は、所定の不純物でドーピングされる。
その際、バリア層１３６にドーピングされる不純物は、正孔（ｈｏｌｅ）を提供することができるｐ型ドーパントである。
例えば、バリア層１３６にドーピングされる不純物は、マグネシウム（Ｍｇ）であり得る。
バリア層１３６の不純物ドーピング濃度を高めたり低めたりすることにより、本発明の実施形態による半導体素子のしきい電圧、オン抵抗などを調整することができる。
バリア層１３６は、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
バリア層１３６は、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせなどを含み得る。
バリア層１３６のエネルギーバンドギャップは、Ａｌ及び／又はＩｎの組成比により調整することができる。
バリア層１３６は、所定の不純物でドーピングされる。
その際、バリア層１３６にドーピングされる不純物は、正孔（ｈｏｌｅ）を提供することができるｐ型ドーパントである。
例えば、バリア層１３６にドーピングされる不純物は、マグネシウム（Ｍｇ）であり得る。
バリア層１３６の不純物ドーピング濃度を高めたり低めたりすることにより、本発明の実施形態による半導体素子のしきい電圧、オン抵抗などを調整することができる。
【0040】
バリア層１３６は、メインチャンネル層１３２ｍと異なる特性を有する半導体物質を含む。
バリア層１３６は、メインチャンネル層１３２ｍと分極特性、エネルギーバンドギャップ、又は格子定数の内の少なくともいずれか１つが異なり得る。
例えば、バリア層１３６は、メインチャンネル層１３２ｍと異なるエネルギーバンドギャップを有する物質を含む。
その際、バリア層１３６は、メインチャンネル層１３２ｍより高いエネルギーバンドギャップを有し、メインチャンネル層１３２ｍより高い電気分極率を有する。
このようなバリア層１３６により、相対的に電気分極率が低いメインチャンネル層１３２ｍに２ＤＥＧ領域１３４ｍが誘発される。
このような点で、バリア層１３６は、チャンネル供給層又は二次元電子ガス供給層と称し得る。
２ＤＥＧ領域１３４ｍは、メインチャンネル層１３２ｍとバリア層１３６との間の界面の下に位置するメインチャンネル層１３２ｍの部分内に形成される。
２ＤＥＧ領域１３４ｍは、非常に高い電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）を有する。
バリア層１３６は、単層又は多層からなり得る。
バリア層１３６が多層からなる場合、多層を構成する各層の物質は、エネルギーバンドギャップと異なり得る。
その際、バリア層１３６を構成する複数の層は、メインチャンネル層１３２ｍに近いほどエネルギーバンドギャップが大きくなるように配置される。
バリア層１３６は、メインチャンネル層１３２ｍと分極特性、エネルギーバンドギャップ、又は格子定数の内の少なくともいずれか１つが異なり得る。
例えば、バリア層１３６は、メインチャンネル層１３２ｍと異なるエネルギーバンドギャップを有する物質を含む。
その際、バリア層１３６は、メインチャンネル層１３２ｍより高いエネルギーバンドギャップを有し、メインチャンネル層１３２ｍより高い電気分極率を有する。
このようなバリア層１３６により、相対的に電気分極率が低いメインチャンネル層１３２ｍに２ＤＥＧ領域１３４ｍが誘発される。
このような点で、バリア層１３６は、チャンネル供給層又は二次元電子ガス供給層と称し得る。
２ＤＥＧ領域１３４ｍは、メインチャンネル層１３２ｍとバリア層１３６との間の界面の下に位置するメインチャンネル層１３２ｍの部分内に形成される。
２ＤＥＧ領域１３４ｍは、非常に高い電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）を有する。
バリア層１３６は、単層又は多層からなり得る。
バリア層１３６が多層からなる場合、多層を構成する各層の物質は、エネルギーバンドギャップと異なり得る。
その際、バリア層１３６を構成する複数の層は、メインチャンネル層１３２ｍに近いほどエネルギーバンドギャップが大きくなるように配置される。
【0041】
メインゲート電極１５５ｍは、バリア層１３６の上に配置される。
メインゲート電極１５５ｍは、バリア層１３６の一部領域と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
メインゲート電極１５５ｍは、メインチャンネル層１３２ｍのメインドリフト領域ＤＴＲｍの一部と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
メインゲート電極１５５ｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
メインゲート電極１５５ｍは、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと離隔される。
例えば、メインゲート電極１５５ｍは、メインドレイン電極１７５ｍよりメインソース電極１７３ｍにさらに近く位置する。
即ち、メインゲート電極１５５ｍとメインソース電極１７３ｍとの間の離隔距離が、メインゲート電極１５５ｍとメインドレイン電極１７５ｍとの間の離隔距離より小さいが、これに限定されるものではない。
メインゲート電極１５５ｍは、導電性物質を含む。
例えば、メインゲート電極１５５ｍは、金属、金属合金、導電性金属窒化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
メインゲート電極１５５ｍは、バリア層１３６の一部領域と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
メインゲート電極１５５ｍは、メインチャンネル層１３２ｍのメインドリフト領域ＤＴＲｍの一部と垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
メインゲート電極１５５ｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
メインゲート電極１５５ｍは、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと離隔される。
例えば、メインゲート電極１５５ｍは、メインドレイン電極１７５ｍよりメインソース電極１７３ｍにさらに近く位置する。
即ち、メインゲート電極１５５ｍとメインソース電極１７３ｍとの間の離隔距離が、メインゲート電極１５５ｍとメインドレイン電極１７５ｍとの間の離隔距離より小さいが、これに限定されるものではない。
メインゲート電極１５５ｍは、導電性物質を含む。
例えば、メインゲート電極１５５ｍは、金属、金属合金、導電性金属窒化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
【0042】
例えば、メインゲート電極１５５ｍは、チタニウム窒化物（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル窒化物（ＴａＮ）、チタニウムシリコン窒化物（ＴｉＳｉＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルチタニウム窒化物（ＴａＴｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、チタニウムアルミニウム（ＴｉＡｌ）、チタニウムアルミニウム炭化窒化物（ＴｉＡｌＣ－Ｎ）、チタニウムアルミニウム炭化物（ＴｉＡｌＣ）、チタニウム炭化物（ＴｉＣ）、タンタル炭化窒化物（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、ニオブ炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに制限されるものではない。
メインゲート電極１５５ｍは、単層又は多層からなり得る。
メインゲート電極１５５ｍは、単層又は多層からなり得る。
【0043】
ゲート半導体層１５２ｍは、バリア層１３６とメインゲート電極１５５ｍとの間に配置される。
即ち、バリア層１３６の上にゲート半導体層１５２ｍが配置され、ゲート半導体層１５２ｍの少なくとも一部を覆うようにゲート半導体層１５２ｍの上にメインゲート電極１５５ｍが配置される。
メインゲート電極１５５ｍは、ゲート半導体層１５２ｍにショットキー接触（Ｓｃｈｏｔｔｋｙ ｃｏｎｔａｃｔ）又はオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
その際、ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に完全に重畳し、ゲート半導体層１５２ｍの上部面は、全体的にメインゲート電極１５５ｍにより覆われる。
即ち、ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと実質的に同じ平面形状を有する。
但し、これに限定されず、他の例として、メインゲート電極１５５ｍは、ゲート半導体層１５２ｍの一部を覆うように配置することもできる。
即ち、バリア層１３６の上にゲート半導体層１５２ｍが配置され、ゲート半導体層１５２ｍの少なくとも一部を覆うようにゲート半導体層１５２ｍの上にメインゲート電極１５５ｍが配置される。
メインゲート電極１５５ｍは、ゲート半導体層１５２ｍにショットキー接触（Ｓｃｈｏｔｔｋｙ ｃｏｎｔａｃｔ）又はオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
その際、ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に完全に重畳し、ゲート半導体層１５２ｍの上部面は、全体的にメインゲート電極１５５ｍにより覆われる。
即ち、ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと実質的に同じ平面形状を有する。
但し、これに限定されず、他の例として、メインゲート電極１５５ｍは、ゲート半導体層１５２ｍの一部を覆うように配置することもできる。
【0044】
ゲート半導体層１５２ｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
ゲート半導体層１５２ｍは、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと離隔される。
ゲート半導体層１５２ｍは、メインドレイン電極１７５ｍよりメインソース電極１７３ｍにさらに近く配置される。
即ち、ゲート半導体層１５２ｍとメインソース電極１７３ｍとの間の離隔距離が、ゲート半導体層１５２ｍとメインドレイン電極１７５ｍとの間の離隔距離より小さいが、これに限定されるものではない。
ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
例えば、ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に完全に重畳する。
即ち、ゲート半導体層１５２ｍの側面は、メインゲート電極１５５ｍの側面と整列する。
但し、これに限定されず、ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと一部重畳させることもある。
ゲート半導体層１５２ｍは、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと離隔される。
ゲート半導体層１５２ｍは、メインドレイン電極１７５ｍよりメインソース電極１７３ｍにさらに近く配置される。
即ち、ゲート半導体層１５２ｍとメインソース電極１７３ｍとの間の離隔距離が、ゲート半導体層１５２ｍとメインドレイン電極１７５ｍとの間の離隔距離より小さいが、これに限定されるものではない。
ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
例えば、ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に完全に重畳する。
即ち、ゲート半導体層１５２ｍの側面は、メインゲート電極１５５ｍの側面と整列する。
但し、これに限定されず、ゲート半導体層１５２ｍは、メインゲート電極１５５ｍと一部重畳させることもある。
【0045】
ゲート半導体層１５２ｍは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
ゲート半導体層１５２ｍは、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、ゲート半導体層１５２ｍは、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
ゲート半導体層１５２ｍは、バリア層１３６と異なるエネルギーバンドギャップを有する物質を含む。
例えば、ゲート半導体層１５２ｍは、ＧａＮを含み、バリア層１３６は、ＡｌＧａＮを含む。
ゲート半導体層１５２ｍは、所定の不純物でドーピングされる。
その際、ゲート半導体層１５２ｍにドーピングされる不純物は、正孔（ｈｏｌｅ）を提供することができるｐ型ドーパントである。
例えば、ゲート半導体層１５２ｍは、ｐ型不純物がドーピングされているＧａＮを含む。
即ち、ゲート半導体層１５２ｍは、ｐ－ＧａＮ層からなることができる。
但し、これに限定されず、ゲート半導体層１５２ｍは、例えば、ｐ－ＡｌＧａＮ層であり得る。
ゲート半導体層１５２ｍにドーピングされる不純物は、マグネシウム（Ｍｇ）であり得る。
その際、ゲート半導体層１５２ｍ内にドーピングされた不純物（例えば、マグネシウム）と隣接した所定の元素が結合する場合、ゲート半導体層１５２ｍ内に正孔濃度が減少する、これにより、半導体素子の特性が劣化する可能性がある。
ゲート半導体層１５２ｍは、単層又は多層からなる。
ゲート半導体層１５２ｍは、「ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ」（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）であり得る。
例えば、ゲート半導体層１５２ｍは、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ、又はこれらの組み合わせを含み得る。
ゲート半導体層１５２ｍは、バリア層１３６と異なるエネルギーバンドギャップを有する物質を含む。
例えば、ゲート半導体層１５２ｍは、ＧａＮを含み、バリア層１３６は、ＡｌＧａＮを含む。
ゲート半導体層１５２ｍは、所定の不純物でドーピングされる。
その際、ゲート半導体層１５２ｍにドーピングされる不純物は、正孔（ｈｏｌｅ）を提供することができるｐ型ドーパントである。
例えば、ゲート半導体層１５２ｍは、ｐ型不純物がドーピングされているＧａＮを含む。
即ち、ゲート半導体層１５２ｍは、ｐ－ＧａＮ層からなることができる。
但し、これに限定されず、ゲート半導体層１５２ｍは、例えば、ｐ－ＡｌＧａＮ層であり得る。
ゲート半導体層１５２ｍにドーピングされる不純物は、マグネシウム（Ｍｇ）であり得る。
その際、ゲート半導体層１５２ｍ内にドーピングされた不純物（例えば、マグネシウム）と隣接した所定の元素が結合する場合、ゲート半導体層１５２ｍ内に正孔濃度が減少する、これにより、半導体素子の特性が劣化する可能性がある。
ゲート半導体層１５２ｍは、単層又は多層からなる。
【0046】
ゲート半導体層１５２ｍにより、メインチャンネル層１３２ｍ内に、空乏（ｄｅｐｌｅｔｉｏｎ）領域ＤＰＲｍが形成される。
空乏領域ＤＰＲｍは、メインドリフト領域ＤＴＲｍ内に位置し、メインドリフト領域ＤＴＲｍより狭い幅を有する。
バリア層１３６の上にバリア層１３６と異なるエネルギーバンドギャップを有するゲート半導体層１５２ｍが配置されることにより、ゲート半導体層１５２ｍと重畳するバリア層１３６の部分のエネルギーバンドの準位が高くなる。
これにより、ゲート半導体層１５２ｍと重畳するメインチャンネル層１３２ｍの領域に空乏領域ＤＰＲｍが形成される。
空乏領域ＤＰＲｍは、メインチャンネル層１３２ｍのチャンネル経路の内の２ＤＥＧ領域１３４ｍが形成されないか又は、残りの領域より低い電子濃度を有する領域であり得る。
即ち、空乏領域ＤＰＲｍは、メインドリフト領域ＤＴＲｍ内で２ＤＥＧ領域１３４ｍの流れが切れる領域を意味する。
空乏領域ＤＰＲｍが発生することにより、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れず、チャンネル経路が遮断される。
これにより、本発明の実施形態による半導体素子は、ノーマリーオフ（ｎｏｒｍａｌｌｙ ｏｆｆ）特性を有する。
従って、本発明の実施形態による半導体素子は、ノーマリーオフ高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）であり得る。
空乏領域ＤＰＲｍは、メインドリフト領域ＤＴＲｍ内に位置し、メインドリフト領域ＤＴＲｍより狭い幅を有する。
バリア層１３６の上にバリア層１３６と異なるエネルギーバンドギャップを有するゲート半導体層１５２ｍが配置されることにより、ゲート半導体層１５２ｍと重畳するバリア層１３６の部分のエネルギーバンドの準位が高くなる。
これにより、ゲート半導体層１５２ｍと重畳するメインチャンネル層１３２ｍの領域に空乏領域ＤＰＲｍが形成される。
空乏領域ＤＰＲｍは、メインチャンネル層１３２ｍのチャンネル経路の内の２ＤＥＧ領域１３４ｍが形成されないか又は、残りの領域より低い電子濃度を有する領域であり得る。
即ち、空乏領域ＤＰＲｍは、メインドリフト領域ＤＴＲｍ内で２ＤＥＧ領域１３４ｍの流れが切れる領域を意味する。
空乏領域ＤＰＲｍが発生することにより、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れず、チャンネル経路が遮断される。
これにより、本発明の実施形態による半導体素子は、ノーマリーオフ（ｎｏｒｍａｌｌｙ ｏｆｆ）特性を有する。
従って、本発明の実施形態による半導体素子は、ノーマリーオフ高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）であり得る。
【0047】
図３に示すように、メインゲート電極１５５ｍに電圧が印加されないノーマル（ｎｏｒｍａｌ）状態では空乏領域ＤＰＲｍが存在し、本発明の実施形態による半導体素子は、オフ（ｏｆｆ）状態である。
図４に示すように、メインゲート電極１５５ｍにしきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）以上の電圧が印加されると、空乏領域ＤＰＲｍが消え、メインドリフト領域ＤＴＲｍ内で２ＤＥＧ領域１３４ｍが切れず、接続される。
即ち、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間のチャンネル経路全体に２ＤＥＧ領域１３４ｍが形成され、半導体素子は、オン（ｏｎ）状態になる。
まとめると、半導体素子は、電気分極（ｐｏｌａｒｉｚａｔｉｏｎ）特性が異なる半導体層を含み、相対的に大きい分極率を有する半導体層は、それと異種接合された他の半導体層に２ＤＥＧ領域１３４ｍを誘発させる。
このような２ＤＥＧ領域１３４ｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間のチャンネルとして用いることができ、このような２ＤＥＧ領域１３４ｍの流れが続いたり切れたりすることは、メインゲート電極１５５ｍに印加されるバイアス電圧により制御される。
ゲートオフの状態（例えば、メインゲート電極１５５ｍにしきい電圧以上の電圧が印加されない場合）で、２ＤＥＧ領域１３４ｍの流れが遮断され、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れない。
ゲートオンの状態（例えば、メインゲート電極１５５ｍにしきい電圧以上の電圧が印加される場合）で、２ＤＥＧ領域１３４ｍの流れが続くことによって、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れる。
図４に示すように、メインゲート電極１５５ｍにしきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）以上の電圧が印加されると、空乏領域ＤＰＲｍが消え、メインドリフト領域ＤＴＲｍ内で２ＤＥＧ領域１３４ｍが切れず、接続される。
即ち、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間のチャンネル経路全体に２ＤＥＧ領域１３４ｍが形成され、半導体素子は、オン（ｏｎ）状態になる。
まとめると、半導体素子は、電気分極（ｐｏｌａｒｉｚａｔｉｏｎ）特性が異なる半導体層を含み、相対的に大きい分極率を有する半導体層は、それと異種接合された他の半導体層に２ＤＥＧ領域１３４ｍを誘発させる。
このような２ＤＥＧ領域１３４ｍは、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間のチャンネルとして用いることができ、このような２ＤＥＧ領域１３４ｍの流れが続いたり切れたりすることは、メインゲート電極１５５ｍに印加されるバイアス電圧により制御される。
ゲートオフの状態（例えば、メインゲート電極１５５ｍにしきい電圧以上の電圧が印加されない場合）で、２ＤＥＧ領域１３４ｍの流れが遮断され、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れない。
ゲートオンの状態（例えば、メインゲート電極１５５ｍにしきい電圧以上の電圧が印加される場合）で、２ＤＥＧ領域１３４ｍの流れが続くことによって、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流が流れる。
【0048】
上記では、本発明の実施形態による半導体素子がノーマリーオフ高電子移動度トランジスタである場合について説明したが、これに限定されるものではない。
例えば、本発明の実施形態による半導体素子は、ノーマリーオン高電子移動度トランジスタでもあり得る。
ノーマリーオン高電子移動度トランジスタの場合、ゲート半導体層１５２ｍが省略され、これにより、メインゲート電極１５５ｍがバリア層１３６の真上に配置される。
即ち、メインゲート電極１５５ｍがバリア層１３６と接する。
このような構造では、メインゲート電極１５５ｍに電圧が印加されない状態で２ＤＥＧ領域１３４ｍをチャンネルとして用いることができ、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流の流れが発生する。
また、メインゲート電極１５５ｍにマイナス電圧が印加される時、メインゲート電極１５５ｍの下部で２ＤＥＧ領域１３４ｍの流れが切れる空乏領域ＤＰＲｍが発生する。
例えば、本発明の実施形態による半導体素子は、ノーマリーオン高電子移動度トランジスタでもあり得る。
ノーマリーオン高電子移動度トランジスタの場合、ゲート半導体層１５２ｍが省略され、これにより、メインゲート電極１５５ｍがバリア層１３６の真上に配置される。
即ち、メインゲート電極１５５ｍがバリア層１３６と接する。
このような構造では、メインゲート電極１５５ｍに電圧が印加されない状態で２ＤＥＧ領域１３４ｍをチャンネルとして用いることができ、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に電流の流れが発生する。
また、メインゲート電極１５５ｍにマイナス電圧が印加される時、メインゲート電極１５５ｍの下部で２ＤＥＧ領域１３４ｍの流れが切れる空乏領域ＤＰＲｍが発生する。
【0049】
先に説明したシード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２ｍは、基板１１０の上に順次に積層される。
本発明の実施形態による半導体素子において、シード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２ｍの内の少なくとも１つは省略され得る。
このようなシード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２ｍは、同じ基盤の半導体物質からなり得、各層の役割、半導体素子に要求される性能などを考慮して、各層の物質組成比が異なる。
本発明の実施形態による半導体素子において、シード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２ｍの内の少なくとも１つは省略され得る。
このようなシード層１２１、超格子層１２４、高抵抗層１２６、メインチャンネル層１３２ｍ、バリア層１３６、及びゲート半導体層１５２ｍは、同じ基盤の半導体物質からなり得、各層の役割、半導体素子に要求される性能などを考慮して、各層の物質組成比が異なる。
【0050】
保護層１４０は、バリア層１３６及びメインゲート電極１５５ｍの上に配置される。
保護層１４０は、メインゲート電極１５５ｍの上部面と側面、及びゲート半導体層１５２ｍの側面を覆う。
保護層１４０の下部面は、バリア層１３６及びメインゲート電極１５５ｍと接する。
これにより、バリア層１３６、ゲート半導体層１５２ｍ、及びメインゲート電極１５５ｍは、保護層１４０により保護される。
但し、これに限定されず、メインゲート電極１５５ｍが保護層１４０を貫いてゲート半導体層１５２ｍと接続され、保護層１４０がメインゲート電極１５５ｍの上部面を覆わないこともあり得る。
又は、保護層１４０の下部面は、ゲート半導体層１５２ｍと接することもできる。
保護層１４０は、絶縁物質を含む。
例えば、保護層１４０は、ＳｉＯ２やＡｌ２Ｏ３などのような酸化物を含む。
他の例として、保護層１４０は、ＳｉＮのような窒化物やＳｉＯＮのような酸窒化物を含み得る。
図３及び図４においては、保護層１４０が単層からなるものとして示したが、これに限定されず、保護層１４０は、異なる物質を含む多層からなることもできる。
保護層１４０は、メインゲート電極１５５ｍの上部面と側面、及びゲート半導体層１５２ｍの側面を覆う。
保護層１４０の下部面は、バリア層１３６及びメインゲート電極１５５ｍと接する。
これにより、バリア層１３６、ゲート半導体層１５２ｍ、及びメインゲート電極１５５ｍは、保護層１４０により保護される。
但し、これに限定されず、メインゲート電極１５５ｍが保護層１４０を貫いてゲート半導体層１５２ｍと接続され、保護層１４０がメインゲート電極１５５ｍの上部面を覆わないこともあり得る。
又は、保護層１４０の下部面は、ゲート半導体層１５２ｍと接することもできる。
保護層１４０は、絶縁物質を含む。
例えば、保護層１４０は、ＳｉＯ２やＡｌ２Ｏ３などのような酸化物を含む。
他の例として、保護層１４０は、ＳｉＮのような窒化物やＳｉＯＮのような酸窒化物を含み得る。
図３及び図４においては、保護層１４０が単層からなるものとして示したが、これに限定されず、保護層１４０は、異なる物質を含む多層からなることもできる。
【0051】
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上に配置される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍと接し、メインチャンネル層１３２ｍと電気的に接続される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、第２方向（Ｙ方向）に延長される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、互いに離隔し、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間にメインゲート電極１５５ｍ及びゲート半導体層１５２ｍが位置する。
メインゲート電極１５５ｍ及びゲート半導体層１５２ｍは、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍから離隔される。
例えば、メインソース電極１７３ｍは、メインゲート電極１５５ｍの一側で、メインチャンネル層１３２ｍと電気的に接続され、メインドレイン電極１７５ｍは、メインゲート電極１５５ｍの他側で、メインチャンネル層１３２ｍと電気的に接続される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍのメインドリフト領域ＤＴＲｍの外側に位置する。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍと接し、メインチャンネル層１３２ｍと電気的に接続される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、第２方向（Ｙ方向）に延長される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、互いに離隔し、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間にメインゲート電極１５５ｍ及びゲート半導体層１５２ｍが位置する。
メインゲート電極１５５ｍ及びゲート半導体層１５２ｍは、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍから離隔される。
例えば、メインソース電極１７３ｍは、メインゲート電極１５５ｍの一側で、メインチャンネル層１３２ｍと電気的に接続され、メインドレイン電極１７５ｍは、メインゲート電極１５５ｍの他側で、メインチャンネル層１３２ｍと電気的に接続される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍのメインドリフト領域ＤＴＲｍの外側に位置する。
【0052】
一実施形態によるメインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの少なくとも一部をリセスした空間内に配置される。
図３及び図４に示すように、メインチャンネル層１３４ｍと接するメインソース電極１７３ｍ及びメインドレイン電極１７５ｍの表面は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの下部面及び側面を含む。
メインソース電極１７３ｍとメインチャンネル層１３２ｍとの間の内側境界面が、メインドリフト領域ＤＴＲｍの一側縁である。
同様に、メインドレイン電極１７５ｍとメインチャンネル層１３２ｍとの間の境界面が、メインドリフト領域ＤＴＲｍの他側縁である。
他の例として、メインチャンネル層１３２ｍがリセスされないこともあり、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍをメインチャンネル層１３２ｍの上部面の上に配置することもできる。
この場合、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの底面がメインチャンネル層１３２ｍの上部面と接する。
図３及び図４に示すように、メインチャンネル層１３４ｍと接するメインソース電極１７３ｍ及びメインドレイン電極１７５ｍの表面は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの下部面及び側面を含む。
メインソース電極１７３ｍとメインチャンネル層１３２ｍとの間の内側境界面が、メインドリフト領域ＤＴＲｍの一側縁である。
同様に、メインドレイン電極１７５ｍとメインチャンネル層１３２ｍとの間の境界面が、メインドリフト領域ＤＴＲｍの他側縁である。
他の例として、メインチャンネル層１３２ｍがリセスされないこともあり、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍをメインチャンネル層１３２ｍの上部面の上に配置することもできる。
この場合、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの底面がメインチャンネル層１３２ｍの上部面と接する。
【0053】
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと接するメインチャンネル層１３２ｍの部分は、高濃度にドーピングされる。
その際、２ＤＥＧ領域１３４ｍを通過したキャリアが高濃度にドーピングされているメインチャンネル層１３２ｍの部分、即ち、２ＤＥＧ領域１３４ｍの上部を通過してメインソース電極１７３ｍ及びメインドレイン電極１７５ｍに伝達される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍが２ＤＥＧ領域１３４ｍと水平方向に接しないこともある。
ここにおいて、水平方向は、メインチャンネル層１３２ｍ又はバリア層１３６の上部面に並ぶ方向を意味する。
保護層１４０及びバリア層１３６を貫いて、メインチャンネル層１３２ｍの上部面をリセスするトレンチが、メインゲート電極１５５ｍの両側に互いに離隔するように配置される。
メインゲート電極１５５ｍの両側に位置するトレンチ内にそれぞれのメインソース電極１７３ｍ及びメインドレイン電極１７５ｍが配置される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、トレンチ内を充填するように形成される。
その際、２ＤＥＧ領域１３４ｍを通過したキャリアが高濃度にドーピングされているメインチャンネル層１３２ｍの部分、即ち、２ＤＥＧ領域１３４ｍの上部を通過してメインソース電極１７３ｍ及びメインドレイン電極１７５ｍに伝達される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍが２ＤＥＧ領域１３４ｍと水平方向に接しないこともある。
ここにおいて、水平方向は、メインチャンネル層１３２ｍ又はバリア層１３６の上部面に並ぶ方向を意味する。
保護層１４０及びバリア層１３６を貫いて、メインチャンネル層１３２ｍの上部面をリセスするトレンチが、メインゲート電極１５５ｍの両側に互いに離隔するように配置される。
メインゲート電極１５５ｍの両側に位置するトレンチ内にそれぞれのメインソース電極１７３ｍ及びメインドレイン電極１７５ｍが配置される。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、トレンチ内を充填するように形成される。
【0054】
トレンチ内で、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍ及びバリア層１３６と接する。
メインチャンネル層１３２ｍがトレンチの底面及び側壁を形成し、バリア層１３６がトレンチの側壁を形成する。
従って、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上部面及び側面と接する。
また、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、バリア層１３６の側面と接する。
即ち、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍ及びバリア層１３６の側面を覆う。
メインチャンネル層１３２ｍがトレンチの底面及び側壁を形成し、バリア層１３６がトレンチの側壁を形成する。
従って、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上部面及び側面と接する。
また、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、バリア層１３６の側面と接する。
即ち、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍ及びバリア層１３６の側面を覆う。
【0055】
一実施形態によるメインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、保護層１４０の側面の少なくとも一部を覆う。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、保護層１４０の側面全体を覆う。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの上部面は、保護層１４０の上部面より突出する。
また、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの内の少なくともいずれか１つが、保護層１４０の上部面の少なくとも一部を覆う。
但し、これに限定されず、保護層１４０の残りの一部は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの上部面の上に配置することもできる。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、導電性物質を含む。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、金属、金属合金、導電性金属窒化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、保護層１４０の側面全体を覆う。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの上部面は、保護層１４０の上部面より突出する。
また、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの内の少なくともいずれか１つが、保護層１４０の上部面の少なくとも一部を覆う。
但し、これに限定されず、保護層１４０の残りの一部は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの上部面の上に配置することもできる。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、導電性物質を含む。
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、金属、金属合金、導電性金属窒化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
【0056】
例えば、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、チタニウム窒化物（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル窒化物（ＴａＮ）、チタニウムシリコン窒化物（ＴｉＳｉＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルチタニウム窒化物（ＴａＴｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、チタニウムアルミニウム（ＴｉＡｌ）、チタニウムアルミニウム炭化窒化物（ＴｉＡｌＣ－Ｎ）、チタニウムアルミニウム炭化物（ＴｉＡｌＣ）、チタニウム炭化物（ＴｉＣ）、タンタル炭化窒化物（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、ニオブ炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに制限されるものではない。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、単層又は多層からなることができる。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍにオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
メインチャンネル層１３２ｍ内でメインソース電極１７３ｍ及びメインドレイン電極１７５ｍと接触する領域は、他の領域に比べて相対的に高濃度にドーピングされる。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、単層又は多層からなることができる。
メインソース電極１７３ｍ及びメインドレイン電極１７５ｍは、メインチャンネル層１３２ｍにオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
メインチャンネル層１３２ｍ内でメインソース電極１７３ｍ及びメインドレイン電極１７５ｍと接触する領域は、他の領域に比べて相対的に高濃度にドーピングされる。
【0057】
図３及び図４においては、本発明の実施形態による半導体素子が一対のメインソース電極１７３ｍ及びメインドレイン電極１７５ｍを含むものとして示したが、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍの数は、これに限定されるものではない。
例えば、メインソース電極１７３ｍは、メインチャンネル層１３２ｍの上に垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に順次に積層された複数のソース電極を含み、メインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上に垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に順次に積層された複数のドレイン電極を含む。
又は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍのそれぞれは、３個以上の層を含むこともできる。
例えば、メインソース電極１７３ｍは、メインチャンネル層１３２ｍの上に垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に順次に積層された複数のソース電極を含み、メインドレイン電極１７５ｍは、メインチャンネル層１３２ｍの上に垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に順次に積層された複数のドレイン電極を含む。
又は、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍのそれぞれは、３個以上の層を含むこともできる。
【0058】
図には示していないが、本発明の実施形態による半導体素子は、保護層１４０の少なくとも一部を覆うフィールド分散層をさらに含むことができる。
フィールド分散層は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
フィールド分散層は、メインゲート電極１５５ｍを覆う。
フィールド分散層は、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
フィールド分散層は、メインソース電極１７３ｍと電気的に接続される。
例えば、フィールド分散層は、メインソース電極１７３ｍと接続される。
フィールド分散層は、メインソース電極１７３ｍと同じ物質を含み、メインソース電極１７３ｍと同じ層に位置する。
フィールド分散層は、メインソース電極１７３ｍと同じ工程で同時に形成され得る（例えば、同じ導電型層のパターン構成であり得る）。
フィールド分散層とメインソース電極１７３ｍとの間の境界は、明確ではなく、フィールド分散層は、メインソース電極１７３ｍと一体になることがある。
但し、これに限定されず、フィールド分散層がメインソース電極１７３ｍと分離された別途の構成要素であり得る。
また、フィールド分散層が、メインソース電極１７３ｍと異なる層に配置することもでき、異なる工程で形成することもある。
フィールド分散層は、メインソース電極１７３ｍとメインドレイン電極１７５ｍとの間に配置される。
フィールド分散層は、メインゲート電極１５５ｍを覆う。
フィールド分散層は、メインゲート電極１５５ｍと垂直方向（例えば、メインチャンネル層１３２ｍの厚さ方向）に重畳する。
フィールド分散層は、メインソース電極１７３ｍと電気的に接続される。
例えば、フィールド分散層は、メインソース電極１７３ｍと接続される。
フィールド分散層は、メインソース電極１７３ｍと同じ物質を含み、メインソース電極１７３ｍと同じ層に位置する。
フィールド分散層は、メインソース電極１７３ｍと同じ工程で同時に形成され得る（例えば、同じ導電型層のパターン構成であり得る）。
フィールド分散層とメインソース電極１７３ｍとの間の境界は、明確ではなく、フィールド分散層は、メインソース電極１７３ｍと一体になることがある。
但し、これに限定されず、フィールド分散層がメインソース電極１７３ｍと分離された別途の構成要素であり得る。
また、フィールド分散層が、メインソース電極１７３ｍと異なる層に配置することもでき、異なる工程で形成することもある。
【0059】
フィールド分散層は、メインゲート電極１５５ｍの周辺に集中する電界を分散させる役割を果たす。
具体的には、ゲートオフ状態で、メインゲート電極１５５ｍとメインソース電極１７３ｍとの間に位置するメインチャンネル層１３２ｍの部分と、メインゲート電極１５５ｍとメインドレイン電極１７５ｍとの間に位置するメインチャンネル層１３２ｍの部分には、２ＤＥＧ領域１３４ｍが非常に高い濃度を有して位置する。
この場合、メインゲート電極１５５ｍ又はゲート半導体層１５２ｍに、電界（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）が集中される。
一方、メインゲート電極１５５ｍ及びゲート半導体層１５２ｍは、電界に弱く電界が集中する時に、漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が増加し、メイントランジスタ１００の降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が減少する可能性がある。
その際、フィールド分散層により、メインゲート電極１５５ｍ又はゲート半導体層１５２ｍの周辺に集中する電界を分散して漏洩電流が減少でき、降伏電圧ＶＺｔｈが増加される。
具体的には、ゲートオフ状態で、メインゲート電極１５５ｍとメインソース電極１７３ｍとの間に位置するメインチャンネル層１３２ｍの部分と、メインゲート電極１５５ｍとメインドレイン電極１７５ｍとの間に位置するメインチャンネル層１３２ｍの部分には、２ＤＥＧ領域１３４ｍが非常に高い濃度を有して位置する。
この場合、メインゲート電極１５５ｍ又はゲート半導体層１５２ｍに、電界（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）が集中される。
一方、メインゲート電極１５５ｍ及びゲート半導体層１５２ｍは、電界に弱く電界が集中する時に、漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が増加し、メイントランジスタ１００の降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が減少する可能性がある。
その際、フィールド分散層により、メインゲート電極１５５ｍ又はゲート半導体層１５２ｍの周辺に集中する電界を分散して漏洩電流が減少でき、降伏電圧ＶＺｔｈが増加される。
【0060】
半導体素子のメイントランジスタ１００は、１つのメインソース電極１７３ｍ、１つのメインドレイン電極１７５ｍ、及び１つのメインゲート電極１５５ｍを含むが、これに限定されるものではない。
例えば、いくつかの実施形態による半導体素子のメイントランジスタ１００のメインソース電極１７３ｍ、メインドレイン電極１７５ｍ、及びメインゲート電極１５５ｍのそれぞれは、複数に具備されることもある。
例えば、メイントランジスタ１００は、複数の単位ユニットを含み、複数の単位ユニットのそれぞれは、１つのメインソース電極１７３ｍ、１つのメインドレイン電極１７５ｍ、及び１つのメインゲート電極１５５ｍを含む。
その際、複数の単位ユニットのメインソース電極１７３ｍは、互いに電気的に接続され、複数の単位ユニットのメインゲート電極１５５ｍは、互いに電気的に接続され、複数の単位ユニットのメインドレイン電極１７５ｍは、互いに電気的に接続される。
これにより、複数の単位ユニットが１つのメイントランジスタ１００として機能することができるが、これに限定されるものではない。
例えば、いくつかの実施形態による半導体素子のメイントランジスタ１００のメインソース電極１７３ｍ、メインドレイン電極１７５ｍ、及びメインゲート電極１５５ｍのそれぞれは、複数に具備されることもある。
例えば、メイントランジスタ１００は、複数の単位ユニットを含み、複数の単位ユニットのそれぞれは、１つのメインソース電極１７３ｍ、１つのメインドレイン電極１７５ｍ、及び１つのメインゲート電極１５５ｍを含む。
その際、複数の単位ユニットのメインソース電極１７３ｍは、互いに電気的に接続され、複数の単位ユニットのメインゲート電極１５５ｍは、互いに電気的に接続され、複数の単位ユニットのメインドレイン電極１７５ｍは、互いに電気的に接続される。
これにより、複数の単位ユニットが１つのメイントランジスタ１００として機能することができるが、これに限定されるものではない。
【0061】
その際、一実施形態によるサブトランジスタ３１０及び抵抗素子３２０は、複数の単位ユニットの内の少なくともいずれか１つに電気的に接続される。
一例として、一実施形態によるサブトランジスタ３１０及び抵抗素子３２０は、複数の単位ユニットの内の少なくともいずれか１つのメインソース電極１７３ｍに電気的に接続されるが、これに限定されるものではない。
ここにおいて、サブトランジスタ３１０及び抵抗素子３２０は、分離構造物１６０により区分されて、周辺回路領域ＰＡに位置する複数の単位ユニットの内のいずれか１つの一部に構成されるが、これに限定されるものではない。
複数の単位ユニットは、一方向（一例として、第１方向（Ｘ方向））に配列される。
その際、一方向に隣接した複数の単位ユニットは、一方向と交差する他方向（一例として、第２方向（Ｙ方向））に基づいて互いに対称的な形状を有するが、これに限定されるものではない。
例えば、複数の単位ユニットは、互いに対称的な形状を有する第１単位ユニットと第２単位ユニットを含み、第１単位ユニットと第２単位ユニットは、第１方向（Ｘ方向）に沿って交互に配列される。
第１単位ユニットのメインソース電極１７３ｍ、メインドレイン電極１７５ｍ、及びメインゲート電極１５５ｍは、第１単位ユニットの第１方向（Ｘ方向）に沿った一側から離れる方向に順次に配置され、第２単位ユニットのメインドレイン電極１７５ｍ、メインゲート電極１５５ｍ、及びメインソース電極１７３ｍは、第２単位ユニットの第１方向（Ｘ方向）に沿った一側から離れる方向に順次に配置されるが、これに限定されるものではない。
一例として、一実施形態によるサブトランジスタ３１０及び抵抗素子３２０は、複数の単位ユニットの内の少なくともいずれか１つのメインソース電極１７３ｍに電気的に接続されるが、これに限定されるものではない。
ここにおいて、サブトランジスタ３１０及び抵抗素子３２０は、分離構造物１６０により区分されて、周辺回路領域ＰＡに位置する複数の単位ユニットの内のいずれか１つの一部に構成されるが、これに限定されるものではない。
複数の単位ユニットは、一方向（一例として、第１方向（Ｘ方向））に配列される。
その際、一方向に隣接した複数の単位ユニットは、一方向と交差する他方向（一例として、第２方向（Ｙ方向））に基づいて互いに対称的な形状を有するが、これに限定されるものではない。
例えば、複数の単位ユニットは、互いに対称的な形状を有する第１単位ユニットと第２単位ユニットを含み、第１単位ユニットと第２単位ユニットは、第１方向（Ｘ方向）に沿って交互に配列される。
第１単位ユニットのメインソース電極１７３ｍ、メインドレイン電極１７５ｍ、及びメインゲート電極１５５ｍは、第１単位ユニットの第１方向（Ｘ方向）に沿った一側から離れる方向に順次に配置され、第２単位ユニットのメインドレイン電極１７５ｍ、メインゲート電極１５５ｍ、及びメインソース電極１７３ｍは、第２単位ユニットの第１方向（Ｘ方向）に沿った一側から離れる方向に順次に配置されるが、これに限定されるものではない。
【0062】
以下、図２及び図５～図９をさらに参照して、本発明の実施形態による半導体素子の周辺回路素子３００について説明する。
図５は、本発明の実施形態による半導体素子の周辺回路領域を示す平面図であり、図６は、図２のＢ－Ｂ’線に沿って切断した断面図であり、図７は、図２のＣ－Ｃ’線に沿って切断した断面図であり、図８は、図２のＤ－Ｄ’線に沿って切断した断面図であり、図９は、本発明の実施形態による半導体素子を示す図２のＤ－Ｄ’線に対応する断面図である。
図２及び図５～図９を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、サブトランジスタ３１０及び抵抗素子３２０を含む。
図５は、本発明の実施形態による半導体素子の周辺回路領域を示す平面図であり、図６は、図２のＢ－Ｂ’線に沿って切断した断面図であり、図７は、図２のＣ－Ｃ’線に沿って切断した断面図であり、図８は、図２のＤ－Ｄ’線に沿って切断した断面図であり、図９は、本発明の実施形態による半導体素子を示す図２のＤ－Ｄ’線に対応する断面図である。
図２及び図５～図９を参照すると、本発明の実施形態による半導体素子の周辺回路素子３００は、サブトランジスタ３１０及び抵抗素子３２０を含む。
【0063】
半導体素子のサブトランジスタ３１０は、サブチャンネル層１３２ｓ、サブチャンネル層１３２ｓの上に配置されるバリア層１３６、バリア層１３６の上に配置されるサブゲート電極１５５ｓ、バリア層１３６とサブゲート電極１５５ｓとの間に配置されるゲート半導体層１５２ｓ、及びサブチャンネル層１３２ｓの上に配置されるサブドレイン電極１７５ｓ及び感知電極ＳＥを含む。
サブチャンネル層１３２ｓは、周辺回路領域ＰＡに位置するチャンネル層１３２の部分を意味する。
サブゲート電極１５５ｓは、周辺回路領域ＰＡに位置するゲート電極層１５５の部分を意味する。
サブドレイン電極１７５ｓは、周辺回路領域ＰＡに位置するドレイン電極層１７５の部分を意味する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓと感知電極ＳＥとの間にチャンネルを形成する層として、サブチャンネル層１３２ｓの内部には、２ＤＥＧ領域１３４ｓが配置される。
サブチャンネル層１３２ｓは、周辺回路領域ＰＡに位置するチャンネル層１３２の部分を意味する。
サブゲート電極１５５ｓは、周辺回路領域ＰＡに位置するゲート電極層１５５の部分を意味する。
サブドレイン電極１７５ｓは、周辺回路領域ＰＡに位置するドレイン電極層１７５の部分を意味する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓと感知電極ＳＥとの間にチャンネルを形成する層として、サブチャンネル層１３２ｓの内部には、２ＤＥＧ領域１３４ｓが配置される。
【0064】
具体的には、２ＤＥＧ領域１３４ｓは、サブチャンネル層１３２ｓとバリア層１３６との間の界面で、サブチャンネル層１３２ｓに相対的に近接した領域に配置される。
２ＤＥＧ領域１３４ｓは、サブチャンネル層１３２ｓのサブドリフト領域ＤＴＲｓ１内に配置される。
２ＤＥＧ領域１３４ｓは、前述の２ＤＥＧ領域１３４ｍと同様に、三次元空間内で二次元の紙（例えば、平面）のような形態で存在するサブチャンネル層１３２ｓ内の領域である。
２ＤＥＧ領域１３４ｓにおける電子の移動は、二次元電子ガスモデルにより理解及び／又は予測される。
一実施形態によるサブチャンネル層１３２ｓは、メイントランジスタ１００のメインチャンネル層１３２ｍと同じ工程により一体に形成され得る。
サブチャンネル層１３２ｓは、メインチャンネル層１３２ｍと同じ層に位置する。
サブチャンネル層１３２ｓの下部面は、メインチャンネル層１３２ｍの下部面と同じレベルに位置し、サブチャンネル層１３２ｓの上部面は、メインチャンネル層１３２ｍの上部面と同じレベルに位置する。
即ち、サブチャンネル層１３２ｓの下部面は、メインチャンネル層１３２ｍの下部面と基板１１０の上部面から同じ距離に位置する。
また、サブチャンネル層１３２ｓの上部面は、メインチャンネル層１３２ｍの上部面と基板１１０の上部面から同じ距離に位置する。
サブチャンネル層１３２ｓの第３方向（Ｚ方向）に沿った厚さは、メインチャンネル層１３２ｍの第３方向（Ｚ方向）に沿った厚さと実質的に同じであるが、これに限定されるものではない。
その際、サブチャンネル層１３２ｓとメインチャンネル層１３２ｍとの間は、後述する分離構造物１６０により分離される。
２ＤＥＧ領域１３４ｓは、サブチャンネル層１３２ｓのサブドリフト領域ＤＴＲｓ１内に配置される。
２ＤＥＧ領域１３４ｓは、前述の２ＤＥＧ領域１３４ｍと同様に、三次元空間内で二次元の紙（例えば、平面）のような形態で存在するサブチャンネル層１３２ｓ内の領域である。
２ＤＥＧ領域１３４ｓにおける電子の移動は、二次元電子ガスモデルにより理解及び／又は予測される。
一実施形態によるサブチャンネル層１３２ｓは、メイントランジスタ１００のメインチャンネル層１３２ｍと同じ工程により一体に形成され得る。
サブチャンネル層１３２ｓは、メインチャンネル層１３２ｍと同じ層に位置する。
サブチャンネル層１３２ｓの下部面は、メインチャンネル層１３２ｍの下部面と同じレベルに位置し、サブチャンネル層１３２ｓの上部面は、メインチャンネル層１３２ｍの上部面と同じレベルに位置する。
即ち、サブチャンネル層１３２ｓの下部面は、メインチャンネル層１３２ｍの下部面と基板１１０の上部面から同じ距離に位置する。
また、サブチャンネル層１３２ｓの上部面は、メインチャンネル層１３２ｍの上部面と基板１１０の上部面から同じ距離に位置する。
サブチャンネル層１３２ｓの第３方向（Ｚ方向）に沿った厚さは、メインチャンネル層１３２ｍの第３方向（Ｚ方向）に沿った厚さと実質的に同じであるが、これに限定されるものではない。
その際、サブチャンネル層１３２ｓとメインチャンネル層１３２ｍとの間は、後述する分離構造物１６０により分離される。
【0065】
一実施形態によるサブチャンネル層１３２ｓは、メインチャンネル層１３２ｍの一側に位置する。
例えば、図２に示すように、サブチャンネル層１３２ｓは、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った一側に位置するが、これに限定されるものではない。
その際、サブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅Ｗ１と異なる。
例えば、サブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅Ｗ１より小さい。
一実施形態において、図５に示すように、サブチャンネル層１３２ｓは、サブゲート電極１５５ｓとサブドレイン電極１７５ｓとの間に位置する部分（１３２ｓ＿Ｐ１）及びサブゲート電極１５５ｓと感知電極ＳＥとの間に位置する部分（１３２ｓ＿Ｐ２）を含む。
即ち、部分（１３２ｓ＿Ｐ１）は、サブゲート電極１５５ｓの一側に位置し、部分（１３２ｓ＿Ｐ２）は、サブゲート電極１５５ｓの他側に位置する。
ここにおいて、部分（１３２ｓ＿Ｐ１）は、サブゲート電極１５５ｓとサブドレイン電極１７５ｓとの間に位置するサブチャンネル層１３２ｓの部分を意味し、部分（１３２ｓ＿Ｐ２）は、サブゲート電極１５５ｓと感知電極ＳＥとの間に位置するサブチャンネル層１３２ｓの部分を意味する。
その際、部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅Ｗ２は、部分（１３２ｓ＿Ｐ２）の第２方向（Ｙ方向）に沿った幅Ｗ３より大きい。
例えば、図２に示すように、サブチャンネル層１３２ｓは、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った一側に位置するが、これに限定されるものではない。
その際、サブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅Ｗ１と異なる。
例えば、サブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅Ｗ１より小さい。
一実施形態において、図５に示すように、サブチャンネル層１３２ｓは、サブゲート電極１５５ｓとサブドレイン電極１７５ｓとの間に位置する部分（１３２ｓ＿Ｐ１）及びサブゲート電極１５５ｓと感知電極ＳＥとの間に位置する部分（１３２ｓ＿Ｐ２）を含む。
即ち、部分（１３２ｓ＿Ｐ１）は、サブゲート電極１５５ｓの一側に位置し、部分（１３２ｓ＿Ｐ２）は、サブゲート電極１５５ｓの他側に位置する。
ここにおいて、部分（１３２ｓ＿Ｐ１）は、サブゲート電極１５５ｓとサブドレイン電極１７５ｓとの間に位置するサブチャンネル層１３２ｓの部分を意味し、部分（１３２ｓ＿Ｐ２）は、サブゲート電極１５５ｓと感知電極ＳＥとの間に位置するサブチャンネル層１３２ｓの部分を意味する。
その際、部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅Ｗ２は、部分（１３２ｓ＿Ｐ２）の第２方向（Ｙ方向）に沿った幅Ｗ３より大きい。
【0066】
図６に示すように、サブチャンネル層１３２ｓの一端は、サブドレイン電極１７５ｓと接する。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓを介してメインドレイン電極１７５ｍと電気的に接続される。
サブチャンネル層１３２ｓの他端は、感知電極ＳＥと接する。
一実施形態によるサブチャンネル層１３２ｓは、メイン素子領域ＭＡに位置するメインチャンネル層１３２ｍと同じ物質を含む。
一例として、サブチャンネル層１３２ｓは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
サブチャンネル層１３２ｓは、基板１１０の上に配置され、基板１１０とサブチャンネル層１３２ｓとの間には、シード層１２１、及びバッファ層１２０が配置される。
基板１１０、シード層１２１、及びバッファ層１２０は、サブチャンネル層１３２ｓを形成するために必要な層であり、場合により省略され得る。
一実施形態による周辺回路領域ＰＡに位置する基板１１０、シード層１２１、及びバッファ層１２０は、それぞれのメイン素子領域ＭＡに位置する基板１１０、シード層１２１、及びバッファ層１２０と同じ工程により一体に形成され得る。
サブチャンネル層１３２ｓは、サブドレイン電極１７５ｓを介してメインドレイン電極１７５ｍと電気的に接続される。
サブチャンネル層１３２ｓの他端は、感知電極ＳＥと接する。
一実施形態によるサブチャンネル層１３２ｓは、メイン素子領域ＭＡに位置するメインチャンネル層１３２ｍと同じ物質を含む。
一例として、サブチャンネル層１３２ｓは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
サブチャンネル層１３２ｓは、基板１１０の上に配置され、基板１１０とサブチャンネル層１３２ｓとの間には、シード層１２１、及びバッファ層１２０が配置される。
基板１１０、シード層１２１、及びバッファ層１２０は、サブチャンネル層１３２ｓを形成するために必要な層であり、場合により省略され得る。
一実施形態による周辺回路領域ＰＡに位置する基板１１０、シード層１２１、及びバッファ層１２０は、それぞれのメイン素子領域ＭＡに位置する基板１１０、シード層１２１、及びバッファ層１２０と同じ工程により一体に形成され得る。
【0067】
バリア層１３６は、サブチャンネル層１３２ｓの上に配置される。
即ち、メインチャンネル層１３２ｍの上に配置されるバリア層１３６は、サブチャンネル層１３２ｓの上にさらに延長される。
バリア層１３６は、サブチャンネル層１３２ｓの真上に配置される。
但し、これに限定されず、サブチャンネル層１３２ｓとバリア層１３６との間に所定の他の層をさらに配置することもできる。
バリア層１３６と重畳するサブチャンネル層１３２ｓの領域は、ドリフト領域となる。
具体的には、バリア層１３６は、サブチャンネル層１３２ｓと分極特性、エネルギーバンドギャップ、又は格子定数の内の少なくともいずれか１つが異なるため、バリア層１３６により相対的に電気分極率が低いサブチャンネル層１３２ｓに２ＤＥＧ領域１３４ｓが誘発される。
即ち、メインチャンネル層１３２ｍの上に配置されるバリア層１３６は、サブチャンネル層１３２ｓの上にさらに延長される。
バリア層１３６は、サブチャンネル層１３２ｓの真上に配置される。
但し、これに限定されず、サブチャンネル層１３２ｓとバリア層１３６との間に所定の他の層をさらに配置することもできる。
バリア層１３６と重畳するサブチャンネル層１３２ｓの領域は、ドリフト領域となる。
具体的には、バリア層１３６は、サブチャンネル層１３２ｓと分極特性、エネルギーバンドギャップ、又は格子定数の内の少なくともいずれか１つが異なるため、バリア層１３６により相対的に電気分極率が低いサブチャンネル層１３２ｓに２ＤＥＧ領域１３４ｓが誘発される。
【0068】
図６に示すように、周辺回路領域ＰＡにおけるサブチャンネル層１３２ｓは、感知電極ＳＥとサブドレイン電極１７５ｓとの間にサブドリフト領域ＤＴＲｓ１を含む。
即ち、サブドリフト領域ＤＴＲｓ１は、サブドレイン電極１７５ｓと接するサブチャンネル層１３２ｓの一側から感知電極ＳＥまでのサブチャンネル層１３２ｓの領域を意味する。
サブドリフト領域ＤＴＲｓ１は、感知電極ＳＥとサブドレイン電極１７５ｓとの間にバリア層１３６と重畳するサブチャンネル層１３２ｓの領域を意味する。
例えば、サブドレイン電極１７５ｓとサブチャンネル層１３２ｓが交わる境界がサブドリフト領域ＤＴＲｓ１の一側縁であり得、感知電極ＳＥとサブチャンネル層１３２ｓが交わる境界がサブドリフト領域ＤＴＲｓ１の他側縁であり得る。
言い換えれば、サブドリフト領域ＤＴＲｓ１は、周辺回路領域ＰＡ内でサブドレイン電極１７５ｓと接するサブチャンネル層１３２ｓの一側と感知電極ＳＥとの間にキャリアが移動する領域を意味する。
一実施形態によるサブドリフト領域ＤＴＲｓ１は、第１方向（Ｘ方向）に延長されるが、これに限定されるものではない。
即ち、サブドリフト領域ＤＴＲｓ１は、サブドレイン電極１７５ｓと接するサブチャンネル層１３２ｓの一側から感知電極ＳＥまでのサブチャンネル層１３２ｓの領域を意味する。
サブドリフト領域ＤＴＲｓ１は、感知電極ＳＥとサブドレイン電極１７５ｓとの間にバリア層１３６と重畳するサブチャンネル層１３２ｓの領域を意味する。
例えば、サブドレイン電極１７５ｓとサブチャンネル層１３２ｓが交わる境界がサブドリフト領域ＤＴＲｓ１の一側縁であり得、感知電極ＳＥとサブチャンネル層１３２ｓが交わる境界がサブドリフト領域ＤＴＲｓ１の他側縁であり得る。
言い換えれば、サブドリフト領域ＤＴＲｓ１は、周辺回路領域ＰＡ内でサブドレイン電極１７５ｓと接するサブチャンネル層１３２ｓの一側と感知電極ＳＥとの間にキャリアが移動する領域を意味する。
一実施形態によるサブドリフト領域ＤＴＲｓ１は、第１方向（Ｘ方向）に延長されるが、これに限定されるものではない。
【0069】
サブゲート電極１５５ｓは、バリア層１３６の上に配置される。
サブゲート電極１５５ｓは、バリア層１３６の一部領域と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
サブゲート電極１５５ｓは、サブチャンネル層１３２ｓのサブドリフト領域ＤＴＲｓ１の一部と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
サブゲート電極１５５ｓは、感知電極ＳＥとサブドレイン電極１７５ｓとの間に配置される。
サブゲート電極１５５ｓは、感知電極ＳＥ及びサブドレイン電極１７５ｓと離隔される。
例えば、サブゲート電極１５５ｓは、サブドレイン電極１７５ｓより感知電極ＳＥにさらに近く位置する。
即ち、サブゲート電極１５５ｓと感知電極ＳＥとの間の離隔距離が、サブゲート電極１５５ｓとサブドレイン電極１７５ｓとの間の離隔距離より小さいが、これに限定されるものではない。
サブゲート電極１５５ｓは、バリア層１３６の一部領域と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
サブゲート電極１５５ｓは、サブチャンネル層１３２ｓのサブドリフト領域ＤＴＲｓ１の一部と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
サブゲート電極１５５ｓは、感知電極ＳＥとサブドレイン電極１７５ｓとの間に配置される。
サブゲート電極１５５ｓは、感知電極ＳＥ及びサブドレイン電極１７５ｓと離隔される。
例えば、サブゲート電極１５５ｓは、サブドレイン電極１７５ｓより感知電極ＳＥにさらに近く位置する。
即ち、サブゲート電極１５５ｓと感知電極ＳＥとの間の離隔距離が、サブゲート電極１５５ｓとサブドレイン電極１７５ｓとの間の離隔距離より小さいが、これに限定されるものではない。
【0070】
一実施形態によるサブゲート電極１５５ｓは、メイントランジスタ１００のメインゲート電極１５５ｍと一体なり得る。
即ち、サブゲート電極１５５ｓは、メイントランジスタ１００のメインゲート電極１５５ｍと同じ工程により一体に形成され得る。
サブゲート電極１５５ｓは、メインゲート電極１５５ｍと同じ層に位置する。
サブゲート電極１５５ｓの下部面は、メインゲート電極１５５ｍの下部面と同じレベルに位置し、サブゲート電極１５５ｓの上部面は、メインゲート電極１５５ｍの上部面と同じレベルに位置する。
即ち、サブゲート電極１５５ｓの下部面は、メインゲート電極１５５ｍの下部面と基板１１０の上部面から同じ距離に位置する。
サブゲート電極１５５ｓの第３方向（Ｚ方向）に沿った厚さは、メインゲート電極１５５ｍの第３方向（Ｚ方向）に沿った厚さと実質的に同じであるが、これに限定されるものではない。
サブゲート電極１５５ｓは、導電性物質を含む。
サブゲート電極１５５ｓは、メインゲート電極１５５ｍと同じ物質を含む。
但し、これに限定されず、サブゲート電極１５５ｓは、メインゲート電極１５５ｍと異なる物質を含むこともできる。
即ち、サブゲート電極１５５ｓは、メイントランジスタ１００のメインゲート電極１５５ｍと同じ工程により一体に形成され得る。
サブゲート電極１５５ｓは、メインゲート電極１５５ｍと同じ層に位置する。
サブゲート電極１５５ｓの下部面は、メインゲート電極１５５ｍの下部面と同じレベルに位置し、サブゲート電極１５５ｓの上部面は、メインゲート電極１５５ｍの上部面と同じレベルに位置する。
即ち、サブゲート電極１５５ｓの下部面は、メインゲート電極１５５ｍの下部面と基板１１０の上部面から同じ距離に位置する。
サブゲート電極１５５ｓの第３方向（Ｚ方向）に沿った厚さは、メインゲート電極１５５ｍの第３方向（Ｚ方向）に沿った厚さと実質的に同じであるが、これに限定されるものではない。
サブゲート電極１５５ｓは、導電性物質を含む。
サブゲート電極１５５ｓは、メインゲート電極１５５ｍと同じ物質を含む。
但し、これに限定されず、サブゲート電極１５５ｓは、メインゲート電極１５５ｍと異なる物質を含むこともできる。
【0071】
ゲート半導体層１５２ｓは、バリア層１３６とサブゲート電極１５５ｓとの間に配置される。
ゲート半導体層１５２ｓ及びゲート半導体層１５２ｍは、第２方向（Ｙ方向）に延長され、バリア層１３６とメインゲート電極１５５ｍとの間、及びバリア層１３６とサブゲート電極１５５ｓとの間に位置する同じゲート半導体層の各部分を示す。
ゲート半導体層１５２ｓは、バリア層１３６とサブゲート電極１５５ｓとの間に配置される。
ゲート半導体層１５２ｓは、サブゲート電極１５５ｓと垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
また、ゲート半導体層１５２ｓは、メインゲート電極１５５ｍ及び分離構造物１６０と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳するが、これに限定されるものではない。
サブゲート電極１５５ｓは、ゲート半導体層１５２ｓにショットキー接触（Ｓｃｈｏｔｔｋｙ ｃｏｎｔａｃｔ）又はオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
ゲート半導体層１５２ｓとサブゲート電極１５５ｓの構造的形状は、ゲート半導体層１５２ｓとメインゲート電極１５５ｍの構造的形状と実質的に同じである。
但し、これに限定されず、ゲート半導体層１５２ｓは、サブトランジスタ３１０で省略することもあり、この場合、サブゲート電極１５５ｓの下部面は、バリア層１３６と接する。
ゲート半導体層１５２ｓ及びゲート半導体層１５２ｍは、第２方向（Ｙ方向）に延長され、バリア層１３６とメインゲート電極１５５ｍとの間、及びバリア層１３６とサブゲート電極１５５ｓとの間に位置する同じゲート半導体層の各部分を示す。
ゲート半導体層１５２ｓは、バリア層１３６とサブゲート電極１５５ｓとの間に配置される。
ゲート半導体層１５２ｓは、サブゲート電極１５５ｓと垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳する。
また、ゲート半導体層１５２ｓは、メインゲート電極１５５ｍ及び分離構造物１６０と垂直方向（例えば、サブチャンネル層１３２ｓの厚さ方向）に重畳するが、これに限定されるものではない。
サブゲート電極１５５ｓは、ゲート半導体層１５２ｓにショットキー接触（Ｓｃｈｏｔｔｋｙ ｃｏｎｔａｃｔ）又はオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
ゲート半導体層１５２ｓとサブゲート電極１５５ｓの構造的形状は、ゲート半導体層１５２ｓとメインゲート電極１５５ｍの構造的形状と実質的に同じである。
但し、これに限定されず、ゲート半導体層１５２ｓは、サブトランジスタ３１０で省略することもあり、この場合、サブゲート電極１５５ｓの下部面は、バリア層１３６と接する。
【0072】
一実施形態によるゲート半導体層１５２ｓは、感知電極ＳＥとサブドレイン電極１７５ｓとの間に配置される。
ゲート半導体層１５２ｓは、感知電極ＳＥ及びサブドレイン電極１７５ｓと離隔される。
ゲート半導体層１５２ｓは、サブドレイン電極１７５ｓより感知電極ＳＥにさらに近く位置する。
即ち、ゲート半導体層１５２ｓと感知電極ＳＥとの間の離隔距離が、ゲート半導体層１５２ｓとサブドレイン電極１７５ｓとの間の離隔距離より小さいが、これに限定されるものではない。
ゲート半導体層１５２ｓにより、サブチャンネル層１３２ｓ内に空乏（ｄｅｐｌｅｔｉｏｎ）領域ＤＰＲｓが形成される。
空乏領域ＤＰＲｓは、サブドリフト領域ＤＴＲｓ１内に位置する。
ここにおいて、空乏領域ＤＰＲｓは、サブドリフト領域ＤＴＲｓ１内で２ＤＥＧ領域１３４ｓの流れが切れる領域を意味する。
空乏領域ＤＰＲｓが発生することにより、感知電極ＳＥとサブドレイン電極１７５ｓとの間に電流が流れず、チャンネル経路が遮断される。
ゲート半導体層１５２ｓは、感知電極ＳＥ及びサブドレイン電極１７５ｓと離隔される。
ゲート半導体層１５２ｓは、サブドレイン電極１７５ｓより感知電極ＳＥにさらに近く位置する。
即ち、ゲート半導体層１５２ｓと感知電極ＳＥとの間の離隔距離が、ゲート半導体層１５２ｓとサブドレイン電極１７５ｓとの間の離隔距離より小さいが、これに限定されるものではない。
ゲート半導体層１５２ｓにより、サブチャンネル層１３２ｓ内に空乏（ｄｅｐｌｅｔｉｏｎ）領域ＤＰＲｓが形成される。
空乏領域ＤＰＲｓは、サブドリフト領域ＤＴＲｓ１内に位置する。
ここにおいて、空乏領域ＤＰＲｓは、サブドリフト領域ＤＴＲｓ１内で２ＤＥＧ領域１３４ｓの流れが切れる領域を意味する。
空乏領域ＤＰＲｓが発生することにより、感知電極ＳＥとサブドレイン電極１７５ｓとの間に電流が流れず、チャンネル経路が遮断される。
【0073】
保護層１４０は、バリア層１３６の上に配置される。
保護層１４０の下部面は、バリア層１３６と接する。
一実施形態による保護層１４０は、メイン素子領域ＭＡの保護層１４０と同じ工程により一体に形成される。
即ち、保護層１４０は、メイン素子領域ＭＡのバリア層１３６と周辺回路領域ＰＡのバリア層１３６の上に位置する。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、サブチャンネル層１３２ｓの一側及び他側に配置される。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、サブチャンネル層１３２ｓと接し、サブチャンネル層１３２ｓと電気的に接続される。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、サブドリフト領域ＤＴＲｓ１の外側に位置する。
サブドレイン電極１７５ｓとサブチャンネル層１３２ｓとの間の境界面は、サブドリフト領域ＤＴＲｓ１の一側縁であり得る。
同様に、感知電極ＳＥとサブチャンネル層１３２ｓとの間の境界面が、サブドリフト領域ＤＴＲｓ１の他側縁であり得る。
保護層１４０の下部面は、バリア層１３６と接する。
一実施形態による保護層１４０は、メイン素子領域ＭＡの保護層１４０と同じ工程により一体に形成される。
即ち、保護層１４０は、メイン素子領域ＭＡのバリア層１３６と周辺回路領域ＰＡのバリア層１３６の上に位置する。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、サブチャンネル層１３２ｓの一側及び他側に配置される。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、サブチャンネル層１３２ｓと接し、サブチャンネル層１３２ｓと電気的に接続される。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、サブドリフト領域ＤＴＲｓ１の外側に位置する。
サブドレイン電極１７５ｓとサブチャンネル層１３２ｓとの間の境界面は、サブドリフト領域ＤＴＲｓ１の一側縁であり得る。
同様に、感知電極ＳＥとサブチャンネル層１３２ｓとの間の境界面が、サブドリフト領域ＤＴＲｓ１の他側縁であり得る。
【0074】
サブドレイン電極１７５ｓは、メインドレイン電極１７５ｍの一端から第２方向（Ｙ方向）に延長される。
感知電極ＳＥは、抵抗素子３２０及び感知部５００が接続されるノードＮ４に対応する電極である。
これにより、感知電極ＳＥを介して感知電圧ＶＣＳが抵抗素子３２０及び感知部５００に伝達される。
一実施形態によるサブドレイン電極１７５ｓ及び感知電極ＳＥは、サブチャンネル層１３２ｓの少なくとも一部がリセスされた空間内に配置される。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、バリア層１３６を貫いてサブチャンネル層１３２ｓの側面と接する。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、サブドリフト領域ＤＴＲｓ１と電気的に接続される。
但し、これに限定されず、サブチャンネル層１３２ｓがリセスされないことがあり、サブドレイン電極１７５ｓ及び感知電極ＳＥがサブチャンネル層１３２ｓの上部面の上に配置することもできる。
感知電極ＳＥは、抵抗素子３２０及び感知部５００が接続されるノードＮ４に対応する電極である。
これにより、感知電極ＳＥを介して感知電圧ＶＣＳが抵抗素子３２０及び感知部５００に伝達される。
一実施形態によるサブドレイン電極１７５ｓ及び感知電極ＳＥは、サブチャンネル層１３２ｓの少なくとも一部がリセスされた空間内に配置される。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、バリア層１３６を貫いてサブチャンネル層１３２ｓの側面と接する。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、サブドリフト領域ＤＴＲｓ１と電気的に接続される。
但し、これに限定されず、サブチャンネル層１３２ｓがリセスされないことがあり、サブドレイン電極１７５ｓ及び感知電極ＳＥがサブチャンネル層１３２ｓの上部面の上に配置することもできる。
【0075】
サブドレイン電極１７５ｓ及び感知電極ＳＥは、保護層１４０の上部面の少なくとも一部を覆うが、これに限定されるものではない。
また、サブドレイン電極１７５ｓ及び感知電極ＳＥは、保護層１４０の側面の少なくとも一部を覆う。
例えば、サブドレイン電極１７５ｓ及び感知電極ＳＥは、保護層１４０の側面を覆う。
サブドレイン電極１７５ｓの上部面及び感知電極ＳＥの上部面は、保護層１４０の上部面より突出する。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、導電性物質を含む。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、同じ物質を含む。
また、サブドレイン電極１７５ｓ及び感知電極ＳＥは、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと同じ物質を含む。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、メインソース電極１７３ｍ、及びメインドレイン電極１７５ｍと同じ工程により形成される。
例えば、メインドレイン電極１７５ｍ及び感知電極ＳＥは、金属、金属合金、導電性金属窒化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
メインドレイン電極１７５ｍ及び感知電極ＳＥは、単層又は多層からなり得る。
メインドレイン電極１７５ｍ及び感知電極ＳＥは、サブチャンネル層１３２ｓにオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
サブチャンネル層１３２ｓ内で感知電極ＳＥと接触する領域は、他の領域に比べて相対的に高濃度にドーピングされるが、これに限定されるものではない。
また、サブドレイン電極１７５ｓ及び感知電極ＳＥは、保護層１４０の側面の少なくとも一部を覆う。
例えば、サブドレイン電極１７５ｓ及び感知電極ＳＥは、保護層１４０の側面を覆う。
サブドレイン電極１７５ｓの上部面及び感知電極ＳＥの上部面は、保護層１４０の上部面より突出する。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、導電性物質を含む。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、同じ物質を含む。
また、サブドレイン電極１７５ｓ及び感知電極ＳＥは、メインソース電極１７３ｍ及びメインドレイン電極１７５ｍと同じ物質を含む。
サブドレイン電極１７５ｓ及び感知電極ＳＥは、メインソース電極１７３ｍ、及びメインドレイン電極１７５ｍと同じ工程により形成される。
例えば、メインドレイン電極１７５ｍ及び感知電極ＳＥは、金属、金属合金、導電性金属窒化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物などを含み得る。
メインドレイン電極１７５ｍ及び感知電極ＳＥは、単層又は多層からなり得る。
メインドレイン電極１７５ｍ及び感知電極ＳＥは、サブチャンネル層１３２ｓにオーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）する。
サブチャンネル層１３２ｓ内で感知電極ＳＥと接触する領域は、他の領域に比べて相対的に高濃度にドーピングされるが、これに限定されるものではない。
【0076】
半導体素子の抵抗素子３２０は、感知電極ＳＥとメインソース電極１７３ｍとの間に位置するチャンネルパターン１３２ｒを含む。
また、抵抗素子３２０は、チャンネルパターン１３２ｒの上に位置するバリア層１３６を含む。
抵抗素子３２０は、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗（図１０のＲＤ）、チャンネルパターン１３２ｒと感知電極ＳＥとの間のコンタクト界面ＣＩ１におけるコンタクト抵抗（図１０のＲＣ１）、及びチャンネルパターン１３２ｒとメインソース電極１７３ｍとの間のコンタクト界面ＣＩ２におけるコンタクト抵抗（図１０のＲＣ２）から構成される。
チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間に位置し、周辺回路領域ＰＡに位置するチャンネル層１３２の一部分である。
チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間にチャンネルを形成する層として、チャンネルパターン１３２ｒの内部には２ＤＥＧ領域１３２ｒが配置される。
具体的には、２ＤＥＧ領域１３４ｒは、チャンネルパターン１３２ｒとバリア層１３６との間の界面でチャンネルパターン１３２ｒに相対的に近接した領域に配置される。
２ＤＥＧ領域１３４ｒは、チャンネルパターン１３２ｒのサブドリフト領域ＤＴＲｓ２内に配置される。
２ＤＥＧ領域１３４ｒは、前述した２ＤＥＧ領域（１３４ｍ、１３４ｓ）と同様に、三次元空間内で二次元の紙（例えば、平面）のような形態で存在するチャンネルパターン１３２ｒ内の領域である。
２ＤＥＧ領域１３４ｒにおける電子の移動は、二次元電子ガスモデルにより理解及び／又は予測される。
また、抵抗素子３２０は、チャンネルパターン１３２ｒの上に位置するバリア層１３６を含む。
抵抗素子３２０は、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗（図１０のＲＤ）、チャンネルパターン１３２ｒと感知電極ＳＥとの間のコンタクト界面ＣＩ１におけるコンタクト抵抗（図１０のＲＣ１）、及びチャンネルパターン１３２ｒとメインソース電極１７３ｍとの間のコンタクト界面ＣＩ２におけるコンタクト抵抗（図１０のＲＣ２）から構成される。
チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間に位置し、周辺回路領域ＰＡに位置するチャンネル層１３２の一部分である。
チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間にチャンネルを形成する層として、チャンネルパターン１３２ｒの内部には２ＤＥＧ領域１３２ｒが配置される。
具体的には、２ＤＥＧ領域１３４ｒは、チャンネルパターン１３２ｒとバリア層１３６との間の界面でチャンネルパターン１３２ｒに相対的に近接した領域に配置される。
２ＤＥＧ領域１３４ｒは、チャンネルパターン１３２ｒのサブドリフト領域ＤＴＲｓ２内に配置される。
２ＤＥＧ領域１３４ｒは、前述した２ＤＥＧ領域（１３４ｍ、１３４ｓ）と同様に、三次元空間内で二次元の紙（例えば、平面）のような形態で存在するチャンネルパターン１３２ｒ内の領域である。
２ＤＥＧ領域１３４ｒにおける電子の移動は、二次元電子ガスモデルにより理解及び／又は予測される。
【0077】
一実施形態によるチャンネルパターン１３２ｒは、メイントランジスタ１００のメインチャンネル層１３２ｍ及びサブトランジスタ３１０のサブチャンネル層１３２ｓと同じ工程により一体に形成される。
チャンネルパターン１３２ｒは、メインチャンネル層１３２ｍ及びサブチャンネル層１３２ｓと同じ層に配置される。
チャンネルパターン１３２ｒの下部面は、メインチャンネル層１３２ｍの下部面及びサブチャンネル層１３２ｓの下部面と同じレベルに位置し、チャンネルパターン１３２ｒの上部面は、メインチャンネル層１３２ｍの上部面及びサブチャンネル層１３２ｓの上部面と同じレベルに位置する。
即ち、チャンネルパターン１３２ｒの下部面は、メインチャンネル層１３２ｍの下部面及びサブチャンネル層１３２ｓの下部面と基板１１０の上部面から同じ距離に位置する。
また、チャンネルパターン１３２ｒの上部面は、メインチャンネル層１３２ｍの上部面及びサブチャンネル層１３２ｓの上部面と基板１１０の上部面から同じ距離に位置する。
チャンネルパターン１３２ｒの第３方向（Ｚ方向）に沿った厚さは、メインチャンネル層１３２ｍの第３方向（Ｚ方向）に沿った厚さと実質的に同じであるが、これに限定されるものではない。
また、チャンネルパターン１３２ｒの第３方向（Ｚ方向）に沿った厚さは、サブチャンネル層１３２ｓの第３方向（Ｚ方向）に沿った厚さと実質的に同じであるが、これに限定されるものではない。
その際、分離構造物１６０は、チャンネルパターン１３２ｒとサブチャンネル層１３２ｓとの間、及びチャンネルパターン１３２ｒとメインチャンネル層１３２ｍとの間を分離させる。
チャンネルパターン１３２ｒは、メインチャンネル層１３２ｍ及びサブチャンネル層１３２ｓと同じ層に配置される。
チャンネルパターン１３２ｒの下部面は、メインチャンネル層１３２ｍの下部面及びサブチャンネル層１３２ｓの下部面と同じレベルに位置し、チャンネルパターン１３２ｒの上部面は、メインチャンネル層１３２ｍの上部面及びサブチャンネル層１３２ｓの上部面と同じレベルに位置する。
即ち、チャンネルパターン１３２ｒの下部面は、メインチャンネル層１３２ｍの下部面及びサブチャンネル層１３２ｓの下部面と基板１１０の上部面から同じ距離に位置する。
また、チャンネルパターン１３２ｒの上部面は、メインチャンネル層１３２ｍの上部面及びサブチャンネル層１３２ｓの上部面と基板１１０の上部面から同じ距離に位置する。
チャンネルパターン１３２ｒの第３方向（Ｚ方向）に沿った厚さは、メインチャンネル層１３２ｍの第３方向（Ｚ方向）に沿った厚さと実質的に同じであるが、これに限定されるものではない。
また、チャンネルパターン１３２ｒの第３方向（Ｚ方向）に沿った厚さは、サブチャンネル層１３２ｓの第３方向（Ｚ方向）に沿った厚さと実質的に同じであるが、これに限定されるものではない。
その際、分離構造物１６０は、チャンネルパターン１３２ｒとサブチャンネル層１３２ｓとの間、及びチャンネルパターン１３２ｒとメインチャンネル層１３２ｍとの間を分離させる。
【0078】
チャンネルパターン１３２ｒは、サブチャンネル層１３２ｓの一側に配置される。
チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間に配置される。
例えば、メインソース電極１７３ｍが周辺回路領域ＰＡでさらに延長され、チャンネルパターン１３２ｒの一側と接する。
チャンネルパターン１３２ｒの一端は、メインソース電極１７３ｍと電気的に接続される。
チャンネルパターン１３２ｒの他端は、感知電極ＳＥと接する。
一例として、チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間で第２方向（Ｙ方向）に延長される。
但し、これに限定されず、チャンネルパターン１３２ｒは、第１方向（Ｘ方向）に延長される部分及び第２方向（Ｙ方向）に延長される部分を含むこともできる。
又は、チャンネルパターン１３２ｒは、第１方向（Ｘ方向）に延長される複数のパターンを含むこともできる。
これに関する説明は、図２５～図３４を参照して後述する。
チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間に配置される。
例えば、メインソース電極１７３ｍが周辺回路領域ＰＡでさらに延長され、チャンネルパターン１３２ｒの一側と接する。
チャンネルパターン１３２ｒの一端は、メインソース電極１７３ｍと電気的に接続される。
チャンネルパターン１３２ｒの他端は、感知電極ＳＥと接する。
一例として、チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間で第２方向（Ｙ方向）に延長される。
但し、これに限定されず、チャンネルパターン１３２ｒは、第１方向（Ｘ方向）に延長される部分及び第２方向（Ｙ方向）に延長される部分を含むこともできる。
又は、チャンネルパターン１３２ｒは、第１方向（Ｘ方向）に延長される複数のパターンを含むこともできる。
これに関する説明は、図２５～図３４を参照して後述する。
【0079】
一実施形態によるチャンネルパターン１３２ｒの幅は、サブチャンネル層１３２ｓの幅より小さい。
例えば、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、サブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅より小さい。
チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、サブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ２）の第２方向（Ｙ方向）に沿った幅Ｗ３より小さい。
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、サブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅Ｗ２より小さい。
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅Ｗ１より小さい。
半導体素子の抵抗素子３２０が適切な範囲の抵抗値を有するように、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ１が選択される。
例えば、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、サブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅より小さい。
チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、サブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ２）の第２方向（Ｙ方向）に沿った幅Ｗ３より小さい。
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、サブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅Ｗ２より小さい。
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅Ｗ１より小さい。
半導体素子の抵抗素子３２０が適切な範囲の抵抗値を有するように、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ１が選択される。
【0080】
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、メインソース電極１７３ｍの第１方向（Ｘ方向）に沿った幅と実質的に同じである。
また、感知電極ＳＥの第１方向（Ｘ方向）に沿った幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４と実質的に同じである。
但し、これに限定されず、例えば、メインソース電極１７３ｍの第１方向（Ｘ方向）に沿った幅又は感知電極ＳＥの第１方向（Ｘ方向）に沿った幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅より小さいこともある。
他の例として、メインソース電極１７３ｍの第１方向（Ｘ方向）に沿った幅又は感知電極ＳＥの第１方向（Ｘ方向）に沿った幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅より大きいこともある。
この場合、感知電極ＳＥは、分離構造物１６０と第３方向（Ｚ方向）に重畳することもあるが、これに限定されるものではない。
また、感知電極ＳＥの第１方向（Ｘ方向）に沿った幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４と実質的に同じである。
但し、これに限定されず、例えば、メインソース電極１７３ｍの第１方向（Ｘ方向）に沿った幅又は感知電極ＳＥの第１方向（Ｘ方向）に沿った幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅より小さいこともある。
他の例として、メインソース電極１７３ｍの第１方向（Ｘ方向）に沿った幅又は感知電極ＳＥの第１方向（Ｘ方向）に沿った幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅より大きいこともある。
この場合、感知電極ＳＥは、分離構造物１６０と第３方向（Ｚ方向）に重畳することもあるが、これに限定されるものではない。
【0081】
一実施形態によるチャンネルパターン１３２ｒは、メインチャンネル層１３２ｍ及びサブチャンネル層１３２ｓと同じ物質を含む。
一例として、チャンネルパターン１３２ｒは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
チャンネルパターン１３２ｒは、基板１１０の上に配置され、基板１１０とチャンネルパターン１３２ｒとの間には、シード層１２１、及びバッファ層１２０が配置される。
基板１１０、シード層１２１、及びバッファ層１２０は、チャンネルパターン１３２ｒを形成するために必要な層であり、場合により省略され得る。
一例として、チャンネルパターン１３２ｒは、ＩＩＩ－Ｖ族物質、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｂ、又はこれらの組み合わせを含む窒化物の中から選択される１つ以上の物質を含み得る。
チャンネルパターン１３２ｒは、基板１１０の上に配置され、基板１１０とチャンネルパターン１３２ｒとの間には、シード層１２１、及びバッファ層１２０が配置される。
基板１１０、シード層１２１、及びバッファ層１２０は、チャンネルパターン１３２ｒを形成するために必要な層であり、場合により省略され得る。
【0082】
バリア層１３６は、チャンネルパターン１３２ｒの上に配置される。
即ち、メインチャンネル層１３２ｍの上に配置されるバリア層１３６は、チャンネルパターン１３２ｒの上にさらに延長される。
バリア層１３６は、チャンネルパターン１３２ｒの真上に配置される。
但し、これに限定されず、チャンネルパターン１３２ｒとバリア層１３６との間に所定の他の層をさらに配置することもできる。
バリア層１３６と重畳するチャンネルパターン１３２ｒの領域は、ドリフト領域となる。
即ち、メインチャンネル層１３２ｍの上に配置されるバリア層１３６は、チャンネルパターン１３２ｒの上にさらに延長される。
バリア層１３６は、チャンネルパターン１３２ｒの真上に配置される。
但し、これに限定されず、チャンネルパターン１３２ｒとバリア層１３６との間に所定の他の層をさらに配置することもできる。
バリア層１３６と重畳するチャンネルパターン１３２ｒの領域は、ドリフト領域となる。
【0083】
図７をさらに参照すると、周辺回路領域ＰＡにおけるチャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間にサブドリフト領域ＤＴＲｓ２を含む。
即ち、サブドリフト領域ＤＴＲｓ２は、メインソース電極１７３ｍと接するチャンネルパターン１３２ｒの一側から感知電極ＳＥまでのチャンネルパターン１３２ｒの領域を意味する。
サブドリフト領域ＤＴＲｓ２は、感知電極ＳＥとメインソース電極１７３ｍとの間にバリア層１３６と重畳するチャンネルパターン１３２ｒの領域を意味する。
例えば、メインソース電極１７３ｍとチャンネルパターン１３２ｒが交わる境界がサブドリフト領域ＤＴＲｓ２の一側縁であり、感知電極ＳＥとチャンネルパターン１３２ｒが会う境界がサブドリフト領域ＤＴＲｓ２の他側縁である。
言い換えれば、サブドリフト領域ＤＴＲｓ２は、周辺回路領域ＰＡ内でメインソース電極１７３ｍと接するチャンネルパターン１３２ｒの一側と感知電極ＳＥとの間にキャリアが移動する領域を意味する。
一実施形態によるサブドリフト領域ＤＴＲｓ２は、第２方向（Ｙ方向）に延長されるが、これに限定されるものではない。
即ち、サブドリフト領域ＤＴＲｓ２は、メインソース電極１７３ｍと接するチャンネルパターン１３２ｒの一側から感知電極ＳＥまでのチャンネルパターン１３２ｒの領域を意味する。
サブドリフト領域ＤＴＲｓ２は、感知電極ＳＥとメインソース電極１７３ｍとの間にバリア層１３６と重畳するチャンネルパターン１３２ｒの領域を意味する。
例えば、メインソース電極１７３ｍとチャンネルパターン１３２ｒが交わる境界がサブドリフト領域ＤＴＲｓ２の一側縁であり、感知電極ＳＥとチャンネルパターン１３２ｒが会う境界がサブドリフト領域ＤＴＲｓ２の他側縁である。
言い換えれば、サブドリフト領域ＤＴＲｓ２は、周辺回路領域ＰＡ内でメインソース電極１７３ｍと接するチャンネルパターン１３２ｒの一側と感知電極ＳＥとの間にキャリアが移動する領域を意味する。
一実施形態によるサブドリフト領域ＤＴＲｓ２は、第２方向（Ｙ方向）に延長されるが、これに限定されるものではない。
【0084】
サブドリフト領域ＤＴＲｓ２は、抵抗成分を有する。
即ち、メインソース電極１７３ｍから感知電極ＳＥまでのチャンネルパターン１３２ｒの領域は、所定の抵抗値を有する。
サブドリフト領域ＤＴＲｓ２は、抵抗素子（図１の３２０）の抵抗の一部として機能する。
その際、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗（図１０のＲＤ）は、正の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
例えば、サブドリフト領域ＤＴＲｓ２の温度抵抗係数は、約５（Ω／μｍ℃）～約１５（Ω／μｍ℃）である。
これにより、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗（図１０のＲＤ）は、温度が増加することにより大きくなる。
サブドリフト領域ＤＴＲｓ２は、第２方向（Ｙ方向）に延長される。
その際、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った延長長さＬＴは、１μｍ～１０μｍである。
好ましくは、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った延長長さＬＴは、３μｍ～４μｍである。
このような範囲において、本発明の実施形態による半導体素子の抵抗素子３２０の抵抗値（図１１のＲＶ）が温度に関係なく実質的に一定の値を有することができる。
これに関する詳細な説明は、図１０及び図１１を参照して後述する。
即ち、メインソース電極１７３ｍから感知電極ＳＥまでのチャンネルパターン１３２ｒの領域は、所定の抵抗値を有する。
サブドリフト領域ＤＴＲｓ２は、抵抗素子（図１の３２０）の抵抗の一部として機能する。
その際、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗（図１０のＲＤ）は、正の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
例えば、サブドリフト領域ＤＴＲｓ２の温度抵抗係数は、約５（Ω／μｍ℃）～約１５（Ω／μｍ℃）である。
これにより、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗（図１０のＲＤ）は、温度が増加することにより大きくなる。
サブドリフト領域ＤＴＲｓ２は、第２方向（Ｙ方向）に延長される。
その際、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った延長長さＬＴは、１μｍ～１０μｍである。
好ましくは、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った延長長さＬＴは、３μｍ～４μｍである。
このような範囲において、本発明の実施形態による半導体素子の抵抗素子３２０の抵抗値（図１１のＲＶ）が温度に関係なく実質的に一定の値を有することができる。
これに関する詳細な説明は、図１０及び図１１を参照して後述する。
【0085】
また、一実施形態による感知電極ＳＥ及びメインソース電極１７３ｍは、チャンネルパターン１３２ｒにオーミック接触する。
その際、感知電極ＳＥとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ１、及びメインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ２は、抵抗成分を有する。
具体的には、２ＤＥＧ領域１３４ｒを過ぎたキャリアがチャンネルパターン１３２ｒの少なくとも一部、即ち、２ＤＥＧ領域１３４ｒの上部を通過して感知電極ＳＥに伝達される過程で、感知電極ＳＥとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ１、及びメインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ２は、所定の抵抗値を有する。
以下、説明の便宜のため、感知電極ＳＥとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ１の抵抗をコンタクト抵抗（図１０のＲＣ１）で称し、メインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ２の抵抗は、コンタクト抵抗（図１０のＲＣ２）で称する。
一実施形態によるコンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度により異なる値を有する。
例えば、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度が増加することにより減少する。
即ち、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、負の符号の温度抵抗係数ＴＣＲを有する。
これに関する詳細な説明は、図１０及び図１１を参照して後述する。
その際、感知電極ＳＥとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ１、及びメインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ２は、抵抗成分を有する。
具体的には、２ＤＥＧ領域１３４ｒを過ぎたキャリアがチャンネルパターン１３２ｒの少なくとも一部、即ち、２ＤＥＧ領域１３４ｒの上部を通過して感知電極ＳＥに伝達される過程で、感知電極ＳＥとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ１、及びメインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ２は、所定の抵抗値を有する。
以下、説明の便宜のため、感知電極ＳＥとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ１の抵抗をコンタクト抵抗（図１０のＲＣ１）で称し、メインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ２の抵抗は、コンタクト抵抗（図１０のＲＣ２）で称する。
一実施形態によるコンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度により異なる値を有する。
例えば、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度が増加することにより減少する。
即ち、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、負の符号の温度抵抗係数ＴＣＲを有する。
これに関する詳細な説明は、図１０及び図１１を参照して後述する。
【0086】
一実施形態による周辺回路素子３００は、分離構造物１６０によりメイントランジスタ１００と分離される。
即ち、周辺回路素子３００とメイントランジスタ１００との間には、分離構造物１６０が配置される。
例えば、図２に示すように、メイントランジスタ１００とサブトランジスタ３１０は、分離構造物１６０により第２方向（Ｙ方向）に離隔して位置するが、これに限定されるものではない。
一実施形態による分離構造物１６０は、バリア層１３６を貫く。
例えば、図８に示すように、分離構造物１６０は、バリア層１３６を貫いてサブチャンネル層１３２ｓの少なくとも一部をリセスする。
これにより、周辺回路素子３００のサブドリフト領域ＤＴＲｓ１は、メイントランジスタ１００と電気的に絶縁される。
但し、これに限定されず、他の例として、図９に示すように分離構造物１６０は、バリア層１３６のみを貫くこともできる。
また他の例として、分離構造物１６０は、バリア層１３６及びサブチャンネル層１３２ｓを貫くこともできる。
また他の例として、サブチャンネル層１３２ｓ及び／又はメインチャンネル層１３２ｍの少なくとも一部を貫くトレンチにより、周辺回路素子３００とメイントランジスタ１００が分離されることもある。
即ち、周辺回路素子３００とメイントランジスタ１００との間には、分離構造物１６０が配置される。
例えば、図２に示すように、メイントランジスタ１００とサブトランジスタ３１０は、分離構造物１６０により第２方向（Ｙ方向）に離隔して位置するが、これに限定されるものではない。
一実施形態による分離構造物１６０は、バリア層１３６を貫く。
例えば、図８に示すように、分離構造物１６０は、バリア層１３６を貫いてサブチャンネル層１３２ｓの少なくとも一部をリセスする。
これにより、周辺回路素子３００のサブドリフト領域ＤＴＲｓ１は、メイントランジスタ１００と電気的に絶縁される。
但し、これに限定されず、他の例として、図９に示すように分離構造物１６０は、バリア層１３６のみを貫くこともできる。
また他の例として、分離構造物１６０は、バリア層１３６及びサブチャンネル層１３２ｓを貫くこともできる。
また他の例として、サブチャンネル層１３２ｓ及び／又はメインチャンネル層１３２ｍの少なくとも一部を貫くトレンチにより、周辺回路素子３００とメイントランジスタ１００が分離されることもある。
【0087】
また、分離構造物１６０は、サブトランジスタ３１０と抵抗素子３２０との間、及び抵抗素子３２０とメイントランジスタ１００との間を分離させる。
分離構造物１６０は、サブトランジスタ３１０と抵抗素子３２０との間、及び抵抗素子３２０とメイントランジスタ１００との間に配置される。
例えば、図２に示すように、分離構造物１６０は、サブトランジスタ３１０のサブチャンネル層１３２ｓと抵抗素子３２０のチャンネルパターン１３２ｒとの間、及びメイントランジスタ１００と抵抗素子３２０との間に配置される。
言い換えれば、分離構造物１６０は、メインチャンネル層１３２ｍ、サブチャンネル層１３２ｓ、及びチャンネルパターン１３２ｒを分離させる機能を行う。
その際、図７に示すように、分離構造物１６０は、メインソース電極１７３ｍと第３方向（Ｚ方向）に重畳する。
また、分離構造物１６０は、メインゲート電極１５５ｍ及びメインドレイン電極１７５ｍと第３方向（Ｚ方向）に重畳する。
分離構造物１６０は、サブトランジスタ３１０と抵抗素子３２０との間、及び抵抗素子３２０とメイントランジスタ１００との間に配置される。
例えば、図２に示すように、分離構造物１６０は、サブトランジスタ３１０のサブチャンネル層１３２ｓと抵抗素子３２０のチャンネルパターン１３２ｒとの間、及びメイントランジスタ１００と抵抗素子３２０との間に配置される。
言い換えれば、分離構造物１６０は、メインチャンネル層１３２ｍ、サブチャンネル層１３２ｓ、及びチャンネルパターン１３２ｒを分離させる機能を行う。
その際、図７に示すように、分離構造物１６０は、メインソース電極１７３ｍと第３方向（Ｚ方向）に重畳する。
また、分離構造物１６０は、メインゲート電極１５５ｍ及びメインドレイン電極１７５ｍと第３方向（Ｚ方向）に重畳する。
【0088】
一実施形態による分離構造物１６０は、メインチャンネル層１３２ｍ及びサブチャンネル層１３２ｓの上にバリア層１３６を形成し、メイントランジスタ１００と周辺回路素子３００との間に位置するバリア層１３６内にイオンインプラント工程を行って形成される。
例えば、バリア層１３６でイオンインプラント工程が行われた領域と第３方向（Ｚ方向）に重畳するチャンネル層１３２の領域には、二次元電子ガスがないか、ほとんど形成されない。
その際、バリア層１３６のイオンインプラント領域と、それに対応するチャンネル層１３２領域が分離構造物１６０に相当する。
他の例として、チャンネル層１３２にイオンインプラント工程を行って分離構造物１６０を形成することもできる。
チャンネル層１３２でイオンインプラントされた領域が分離構造物１６０に相当する。
イオンインプラント工程が行われたチャンネル層１３２の領域には、二次元電子ガスがないか、ほとんど形成されない。
イオンインプラント工程に使用される物質は、アルゴン（Ａｒ）イオンである。
例えば、バリア層１３６でイオンインプラント工程が行われた領域と第３方向（Ｚ方向）に重畳するチャンネル層１３２の領域には、二次元電子ガスがないか、ほとんど形成されない。
その際、バリア層１３６のイオンインプラント領域と、それに対応するチャンネル層１３２領域が分離構造物１６０に相当する。
他の例として、チャンネル層１３２にイオンインプラント工程を行って分離構造物１６０を形成することもできる。
チャンネル層１３２でイオンインプラントされた領域が分離構造物１６０に相当する。
イオンインプラント工程が行われたチャンネル層１３２の領域には、二次元電子ガスがないか、ほとんど形成されない。
イオンインプラント工程に使用される物質は、アルゴン（Ａｒ）イオンである。
【0089】
但し、これに限定されず、分離構造物１６０は、メインチャンネル層１３２ｍ及びサブチャンネル層１３２ｓの上にバリア層１３６を形成し、バリア層１３６を貫くトレンチを形成した後に、トレンチ内に絶縁物質を充填して形成する。
分離構造物１６０を構成する絶縁物質は、保護層１４０と同じ物質を含む。
例えば、分離構造物１６０を構成する絶縁物質は、ＳｉＯ２やＡｌ２Ｏ３などのような酸化物を含み得る。
他の例として、分離構造物１６０を構成する絶縁物質は、ＳｉＮのような窒化物やＳｉＯＮのような酸窒化物を含み得る。
但し、これに限定されず、分離構造物１６０を構成する絶縁物質は、保護層１４０と異なる物質を含み得る。
その際、メインチャンネル層１３２ｍ及び／又はサブチャンネル層１３２ｓの少なくとも一部が一緒にリセスされる。
分離構造物１６０を構成する絶縁物質は、保護層１４０と同じ物質を含む。
例えば、分離構造物１６０を構成する絶縁物質は、ＳｉＯ２やＡｌ２Ｏ３などのような酸化物を含み得る。
他の例として、分離構造物１６０を構成する絶縁物質は、ＳｉＮのような窒化物やＳｉＯＮのような酸窒化物を含み得る。
但し、これに限定されず、分離構造物１６０を構成する絶縁物質は、保護層１４０と異なる物質を含み得る。
その際、メインチャンネル層１３２ｍ及び／又はサブチャンネル層１３２ｓの少なくとも一部が一緒にリセスされる。
【0090】
以下、図１０及び図１１をさらに参照して、本発明の実施形態による半導体素子の抵抗素子について説明する。
図１０は、本発明の実施形態による半導体素子の抵抗素子を示す回路図であり、図１１は、本発明の実施形態による半導体素子の抵抗素子の温度変化による抵抗値を示すグラフである。
図１０をさらに参照すると、本発明の実施形態による半導体素子の抵抗素子３２０は、所定の抵抗値を有する抵抗成分を含む。
図１０は、本発明の実施形態による半導体素子の抵抗素子を示す回路図であり、図１１は、本発明の実施形態による半導体素子の抵抗素子の温度変化による抵抗値を示すグラフである。
図１０をさらに参照すると、本発明の実施形態による半導体素子の抵抗素子３２０は、所定の抵抗値を有する抵抗成分を含む。
【0091】
一実施形態による抵抗素子３２０は、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、チャンネルパターン１３２ｒと感知電極ＳＥとの間のコンタクト界面ＣＩ１でのコンタクト抵抗ＲＣ１、及びチャンネルパターン１３２ｒとメインソース電極１７３ｍとの間のコンタクト界面ＣＩ２でのコンタクト抵抗ＲＣ２から構成される。
抵抗素子３２０のコンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２を介して、ノードＮ４とノードＮ２が電気的に接続される。
その際、感知電極ＳＥは、ノードＮ４に対応し、周辺回路領域ＰＡに位置するメインソース電極１７３ｍ部分がノードＮ２に対応する。
一実施形態によるコンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２は、直列に接続される。
即ち、ノードＮ４とノードＮ２との間で、コンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２は、直列に接続される。
これにより、抵抗素子３２０の抵抗値ＲＶは、コンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２の合計として定義される。
これは、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２との間にチャンネルパターン１３２ｒ及びバリア層１３６により形成されたサブドリフト領域ＤＴＲｓ２が位置する構造的特性によるものである。
抵抗素子３２０のコンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２を介して、ノードＮ４とノードＮ２が電気的に接続される。
その際、感知電極ＳＥは、ノードＮ４に対応し、周辺回路領域ＰＡに位置するメインソース電極１７３ｍ部分がノードＮ２に対応する。
一実施形態によるコンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２は、直列に接続される。
即ち、ノードＮ４とノードＮ２との間で、コンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２は、直列に接続される。
これにより、抵抗素子３２０の抵抗値ＲＶは、コンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２の合計として定義される。
これは、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２との間にチャンネルパターン１３２ｒ及びバリア層１３６により形成されたサブドリフト領域ＤＴＲｓ２が位置する構造的特性によるものである。
【0092】
図１１をさらに参照すると、本発明の実施形態による半導体素子の抵抗素子３２０の抵抗値ＲＶは、温度に関係なく実質的に一定の値を有する。
即ち、ノードＮ４とノードＮ２との間に直列に接続されたコンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２の合計は、温度に関係なく実質的に一定の値を有する。
例えば、第１温度における抵抗素子３２０の抵抗値ＲＶは、第１温度と異なる第２温度における抵抗素子３２０の抵抗値ＲＶと実質的に同じである。
即ち、ノードＮ４とノードＮ２との間に直列に接続されたコンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２の合計は、温度に関係なく実質的に一定の値を有する。
例えば、第１温度における抵抗素子３２０の抵抗値ＲＶは、第１温度と異なる第２温度における抵抗素子３２０の抵抗値ＲＶと実質的に同じである。
【0093】
一方、コンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２のそれぞれは、温度により異なる抵抗値を有する。
具体的に見ると、先に、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度に応じた抵抗値ＲＶ２は、下記に示す数式１の関係を有する。
（数１）
ＲＶ２＝Ａ１Ｔ＋Ｋ１ ［Ω／μｍ］ ・・・数式１
ここにおいて、ＲＶ２は、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の抵抗値（Ω）を意味し、Ｔは、温度（℃）を意味し、Ａ１は、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を意味する。
また、Ｋ１は、定数である。
具体的に見ると、先に、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度に応じた抵抗値ＲＶ２は、下記に示す数式１の関係を有する。
（数１）
ＲＶ２＝Ａ１Ｔ＋Ｋ１ ［Ω／μｍ］ ・・・数式１
ここにおいて、ＲＶ２は、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の抵抗値（Ω）を意味し、Ｔは、温度（℃）を意味し、Ａ１は、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を意味する。
また、Ｋ１は、定数である。
【0094】
その際、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）は、負の値を有する。
例えば、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度抵抗係数ＴＣＲは、約－２０（Ω／℃）～約－１０（Ω／℃）である。
これにより、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度が増加することにより小さくなれる。
例えば、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度抵抗係数ＴＣＲは、約－２０（Ω／℃）～約－１０（Ω／℃）である。
これにより、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度が増加することにより小さくなれる。
【0095】
次に、サブドリフト領域ＤＴＲｓ２の温度に応じた単位抵抗値（ＲＶ１＿Ｕ）は、下記に示す数式２の関係を有する。
（数２）
ＲＶ１＿Ｕ＝Ａ２Ｔ＋Ｋ２ ［Ω／μｍ］ ・・・数式２
ここにおいて、（ＲＶ１＿Ｕ）は、単位長さ（ｕｍ）当たり、サブドリフト領域ＤＴＲｓ２の単位抵抗（Ω）を意味し、Ｔは、温度（℃）を意味し、Ａ２は、サブドリフト領域ＤＴＲｓ２の温度抵抗係数ＴＣＲを意味する。
また、Ｋ２は、定数である。
（数２）
ＲＶ１＿Ｕ＝Ａ２Ｔ＋Ｋ２ ［Ω／μｍ］ ・・・数式２
ここにおいて、（ＲＶ１＿Ｕ）は、単位長さ（ｕｍ）当たり、サブドリフト領域ＤＴＲｓ２の単位抵抗（Ω）を意味し、Ｔは、温度（℃）を意味し、Ａ２は、サブドリフト領域ＤＴＲｓ２の温度抵抗係数ＴＣＲを意味する。
また、Ｋ２は、定数である。
【0096】
サブドリフト領域ＤＴＲｓ２の単位抵抗値（ＲＶ１＿Ｕ）は、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤの単位長さ当たりの抵抗値を意味する。
その際、サブドリフト領域ＤＴＲｓ２の温度抵抗係数は、正の値を有する。
例えば、サブドリフト領域ＤＴＲｓ２の温度抵抗係数は、約５（Ω／μｍ℃）～約１５（Ω／μｍ℃）である。
これにより、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤは、温度が上昇することにより大きくなる。
一実施形態によるサブドリフト領域ＤＴＲｓ２の温度抵抗係数は、コンタクト抵抗ＲＣ１の温度抵抗係数ＴＣＲより小さいが、これに限定されるものではない。
その際、サブドリフト領域ＤＴＲｓ２の温度抵抗係数は、正の値を有する。
例えば、サブドリフト領域ＤＴＲｓ２の温度抵抗係数は、約５（Ω／μｍ℃）～約１５（Ω／μｍ℃）である。
これにより、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤは、温度が上昇することにより大きくなる。
一実施形態によるサブドリフト領域ＤＴＲｓ２の温度抵抗係数は、コンタクト抵抗ＲＣ１の温度抵抗係数ＴＣＲより小さいが、これに限定されるものではない。
【0097】
サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤは、サブドリフト領域ＤＴＲｓ２の単位抵抗値（ＲＶ１＿Ｕ）にサブドリフト領域ＤＴＲｓ２の長さを乗じて算出することができる。
一例として、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った延長長さＬＴが１μｍ～１０μｍの場合、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤは、サブドリフト領域ＤＴＲｓ２の単位抵抗値（ＲＶ１＿Ｕ）の１倍～１０倍である。
言い換えれば、サブドリフト領域ＤＴＲｓ２の抵抗は、下記に示す数式３で表すことができる。
（数３）
ＲＤ＝（ＬＴ）ＲＶ１＿Ｕ＝（ＬＴ）Ａ２Ｔ＋（ＬＴ）Ｋ２ ［Ω／μｍ］
・・・数式３
ここにおいて、ＲＤは、サブドリフト領域ＤＴＲｓ２の抵抗（Ω）を意味し、ＬＴは、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さμｍを意味する。
一例として、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った延長長さＬＴが１μｍ～１０μｍの場合、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤは、サブドリフト領域ＤＴＲｓ２の単位抵抗値（ＲＶ１＿Ｕ）の１倍～１０倍である。
言い換えれば、サブドリフト領域ＤＴＲｓ２の抵抗は、下記に示す数式３で表すことができる。
（数３）
ＲＤ＝（ＬＴ）ＲＶ１＿Ｕ＝（ＬＴ）Ａ２Ｔ＋（ＬＴ）Ｋ２ ［Ω／μｍ］
・・・数式３
ここにおいて、ＲＤは、サブドリフト領域ＤＴＲｓ２の抵抗（Ω）を意味し、ＬＴは、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さμｍを意味する。
【0098】
即ち、温度の変化量に対するサブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤの変化量は、サブドリフト領域ＤＴＲｓ２の温度抵抗係数及びサブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さＬＴに依存する。
一方、温度の変化に対するコンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の変化量は、殆どコンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度抵抗係数に依存する。
一実施形態において、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２が、負の温度抵抗係数を有し、サブドリフト領域ＤＴＲｓ２が、正の温度抵抗係数を有する場合にも、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さＬＴが所定の範囲を有する場合は、抵抗素子３２０の抵抗値ＲＶは、温度に関係なく実質的に一定の値を有する。
例えば、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さＬＴが１μｍ～１０μｍである場合、抵抗素子３２０の抵抗値ＲＶの温度抵抗係数は、約０（Ω／℃）である。
好ましくは、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さＬＴは、３μｍ～４μｍである。
一方、温度の変化に対するコンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の変化量は、殆どコンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２の温度抵抗係数に依存する。
一実施形態において、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２が、負の温度抵抗係数を有し、サブドリフト領域ＤＴＲｓ２が、正の温度抵抗係数を有する場合にも、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さＬＴが所定の範囲を有する場合は、抵抗素子３２０の抵抗値ＲＶは、温度に関係なく実質的に一定の値を有する。
例えば、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さＬＴが１μｍ～１０μｍである場合、抵抗素子３２０の抵抗値ＲＶの温度抵抗係数は、約０（Ω／℃）である。
好ましくは、サブドリフト領域ＤＴＲｓ２の第２方向（Ｙ方向）に沿った長さＬＴは、３μｍ～４μｍである。
【0099】
これにより、本発明の実施形態による半導体素子の抵抗素子３２０のコンタクト抵抗ＲＣ１、サブドリフト領域ＤＴＲｓ２のドリフト領域抵抗ＲＤ、及びコンタクト抵抗ＲＣ２のそれぞれが温度により異なる抵抗値を有する場合にも、抵抗素子３２０の抵抗値ＲＶが温度に関係なく実質的に一定の値を有することができる。
これにより、周辺温度に関係なく均一な素子特性（一例として、感知電圧ＶＣＳの大きさなど）を示すことができ、本発明の実施形態による半導体素子の信頼性が向上する。
これにより、周辺温度に関係なく均一な素子特性（一例として、感知電圧ＶＣＳの大きさなど）を示すことができ、本発明の実施形態による半導体素子の信頼性が向上する。
【0100】
以下、図１２～図１９を参照して、本発明のいくつかの実施形態による半導体素子の抵抗素子について説明する。
図１２～図１９は、本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
図１２～図１９は、図１～図１１に示す本発明の実施形態による半導体素子の様々な変形例を示している。
図１２～図１９に示す実施形態は、図１～図１１に示す実施形態と同じ部分が相当するので、これに対する説明は省略し、差異点を中心に説明する。
また、先の実施形態と同じ構成要素については、同じ図面符号を使用する。
図１２～図１９は、本発明のいくつかの実施形態による半導体素子の周辺回路素子を示す平面図である。
図１２～図１９は、図１～図１１に示す本発明の実施形態による半導体素子の様々な変形例を示している。
図１２～図１９に示す実施形態は、図１～図１１に示す実施形態と同じ部分が相当するので、これに対する説明は省略し、差異点を中心に説明する。
また、先の実施形態と同じ構成要素については、同じ図面符号を使用する。
【0101】
図１２を参照すると、いくつかの実施形態では、半導体素子のサブトランジスタ３１０のサブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅は、様々に変更することができる。
例えば、サブゲート電極１５５ｓとサブドレイン電極１７５ｓとの間に位置するサブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅Ｗ２は、サブゲート電極１５５ｓと感知電極ＳＥとの間に位置するサブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ２）の第２方向（Ｙ方向）に沿った第３幅Ｗ３と実質的に同じである。
その際、サブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅Ｗ２は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４と実質的に同じであるが、これに限定されるものではない。
例えば、サブゲート電極１５５ｓとサブドレイン電極１７５ｓとの間に位置するサブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅Ｗ２は、サブゲート電極１５５ｓと感知電極ＳＥとの間に位置するサブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ２）の第２方向（Ｙ方向）に沿った第３幅Ｗ３と実質的に同じである。
その際、サブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅Ｗ２は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４と実質的に同じであるが、これに限定されるものではない。
【0102】
図１３及び図１４を参照すると、いくつかの実施形態では、半導体素子の感知電極ＳＥの位置は、様々に変更することができる。
例えば、図１３に示すように、感知電極ＳＥは、メインソース電極１７３ｍに隣接して配置される。
その際、感知電極ＳＥの第１方向（Ｘ方向）に沿った一側面は、分離構造物１６０と接する。
他の例として、図１４に示すように、感知電極ＳＥは、サブゲート電極１５５ｓに隣接して配置することもできる。
その際、感知電極ＳＥの第２方向（Ｙ方向）に沿った一側面は、分離構造物１６０と接する。
これにより、チャンネルパターン１３２ｒの形状及び／又はサブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ２）の形状も様々に変更することができる。
例えば、図１３に示すように、サブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ２）は、感知電極ＳＥと接して第２方向（Ｙ方向）に延長される部分をさらに含むか、図１４に示すように、チャンネルパターン１３２ｒは、感知電極ＳＥと接して第１方向（Ｘ方向）に延長される部分をさらに含み得る。
例えば、図１３に示すように、感知電極ＳＥは、メインソース電極１７３ｍに隣接して配置される。
その際、感知電極ＳＥの第１方向（Ｘ方向）に沿った一側面は、分離構造物１６０と接する。
他の例として、図１４に示すように、感知電極ＳＥは、サブゲート電極１５５ｓに隣接して配置することもできる。
その際、感知電極ＳＥの第２方向（Ｙ方向）に沿った一側面は、分離構造物１６０と接する。
これにより、チャンネルパターン１３２ｒの形状及び／又はサブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ２）の形状も様々に変更することができる。
例えば、図１３に示すように、サブチャンネル層１３２ｓの部分（１３２ｓ＿Ｐ２）は、感知電極ＳＥと接して第２方向（Ｙ方向）に延長される部分をさらに含むか、図１４に示すように、チャンネルパターン１３２ｒは、感知電極ＳＥと接して第１方向（Ｘ方向）に延長される部分をさらに含み得る。
【0103】
図１５を参照すると、チャンネルパターン１３２ｒは、第１方向（Ｘ方向）に延長される第１部分及び第２方向（Ｙ方向）に延長される複数の部分を含む。
例えば、チャンネルパターン１３２ｒは、感知電極ＳＥの一側から第２方向（Ｙ方向）に延長される部分及び第１方向（Ｘ方向）に延長される部分が交互に位置する。
このような形状は、例えば、与えられた領域内でチャンネルパターン１３２ｒの所望の長さを確保するためのものであり得、ここでチャンネルパターン１３２ｒの長さは、チャンネルパターン１３２ｒの様々な部分の長さの合計である。
但し、これは例示的なものに過ぎず、チャンネルパターン１３２ｒの延長方向は、これに限定されるものではない。
一例として、チャンネルパターン１３２ｒは、感知電極ＳＥの一側から一方向にのみ延長されるか、複数の切曲部を含むこともできる。
又は、チャンネルパターン１３２ｒは、第１方向（Ｘ方向）及び第２方向（Ｙ方向）と交差する対角線方向に延長される部分を含むこともできる。
例えば、チャンネルパターン１３２ｒは、感知電極ＳＥの一側から第２方向（Ｙ方向）に延長される部分及び第１方向（Ｘ方向）に延長される部分が交互に位置する。
このような形状は、例えば、与えられた領域内でチャンネルパターン１３２ｒの所望の長さを確保するためのものであり得、ここでチャンネルパターン１３２ｒの長さは、チャンネルパターン１３２ｒの様々な部分の長さの合計である。
但し、これは例示的なものに過ぎず、チャンネルパターン１３２ｒの延長方向は、これに限定されるものではない。
一例として、チャンネルパターン１３２ｒは、感知電極ＳＥの一側から一方向にのみ延長されるか、複数の切曲部を含むこともできる。
又は、チャンネルパターン１３２ｒは、第１方向（Ｘ方向）及び第２方向（Ｙ方向）と交差する対角線方向に延長される部分を含むこともできる。
【0104】
一実施形態によるチャンネルパターン１３２ｒは、所定の長さを有するように延長される。
ここにおいて、チャンネルパターン１３２ｒの延長長さは、チャンネルパターン１３２ｒが延長される長さの総合計を意味する。
その際、チャンネルパターン１３２ｒの幅は、サブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅より小さい。
ここにおいて、チャンネルパターン１３２ｒの幅は、チャンネルパターン１３２ｒの延長方向に直交する方向に沿った幅を意味することができる。
メインチャンネル層１３２ｍの幅は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅を意味する。
このような範囲におけるチャンネルパターン１３２ｒは、一実施形態による抵抗素子３２０の役割を果たす。
ここにおいて、チャンネルパターン１３２ｒの延長長さは、チャンネルパターン１３２ｒが延長される長さの総合計を意味する。
その際、チャンネルパターン１３２ｒの幅は、サブチャンネル層１３２ｓの第２方向（Ｙ方向）に沿った幅より小さい。
ここにおいて、チャンネルパターン１３２ｒの幅は、チャンネルパターン１３２ｒの延長方向に直交する方向に沿った幅を意味することができる。
メインチャンネル層１３２ｍの幅は、メインチャンネル層１３２ｍの第２方向（Ｙ方向）に沿った幅を意味する。
このような範囲におけるチャンネルパターン１３２ｒは、一実施形態による抵抗素子３２０の役割を果たす。
【0105】
図１６を参照すると、いくつかの実施形態では、チャンネルパターン１３２ｒは、第１方向（Ｘ方向）に沿った幅が変化する部分を含む。
例えば、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅は、感知電極ＳＥから離れるほど増加する部分を含む。
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅は、感知電極ＳＥから離れるほど減少する部分をさらに含むこともできる。
例えば、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅は、感知電極ＳＥから離れるほど増加する部分を含む。
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅は、感知電極ＳＥから離れるほど減少する部分をさらに含むこともできる。
【0106】
図１７を参照すると、いくつかの実施形態では、半導体素子の感知電極ＳＥの幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４と異なる。
例えば、感知電極ＳＥの第１方向（Ｘ方向）に沿った幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４より小さい。
例えば、感知電極ＳＥの第１方向（Ｘ方向）に沿った幅は、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４より小さい。
【0107】
図１８及び図１９を参照すると、いくつかの実施形態では、半導体素子のサブチャンネル層１３２ｓは、部分（１３２ｓ＿Ｐ２）とサブゲート電極１５５ｓとの間に位置する第３部分（１３２ｓ＿Ｐ３）をさらに含む。
その際、第３部分（１３２ｓ＿Ｐ３）の第２方向（Ｙ方向）に沿った幅は、部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅と実質的に同じであり、第３部分（１３２ｓ＿Ｐ３）の第２方向（Ｙ方向）に沿った幅は、部分（１３２ｓ＿Ｐ２）の第２方向（Ｙ方向）に沿った幅より大きい。
いくつかの実施形態では、第３部分（１３２ｓ＿Ｐ３）の第１方向（Ｘ方向）に沿った一側面は、分離構造物１６０と接する。
これにより、分離構造物１６０は、サブゲート電極１５５ｓと第１方向（Ｘ方向）に離隔して位置する。
その際、第３部分（１３２ｓ＿Ｐ３）の第２方向（Ｙ方向）に沿った幅は、部分（１３２ｓ＿Ｐ１）の第２方向（Ｙ方向）に沿った幅と実質的に同じであり、第３部分（１３２ｓ＿Ｐ３）の第２方向（Ｙ方向）に沿った幅は、部分（１３２ｓ＿Ｐ２）の第２方向（Ｙ方向）に沿った幅より大きい。
いくつかの実施形態では、第３部分（１３２ｓ＿Ｐ３）の第１方向（Ｘ方向）に沿った一側面は、分離構造物１６０と接する。
これにより、分離構造物１６０は、サブゲート電極１５５ｓと第１方向（Ｘ方向）に離隔して位置する。
【0108】
図１９に示すように、いくつかの実施形態では、半導体素子のチャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、メインソース電極１７３ｍの第１方向（Ｘ方向）に沿った幅より大きい。
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、感知電極ＳＥの第１方向（Ｘ方向）に沿った幅より大きい。
その際、メインソース電極１７３ｍの第２方向（Ｙ方向）に沿った一側面及びメインソース電極１７３ｍの第１方向（Ｘ方向）に沿った一側面の一部は、チャンネルパターン１３２ｒと接する。
これにより、メインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面の面積が相対的に増加する。
また、チャンネルパターン１３２ｒの第１方向（Ｘ方向）に沿った幅Ｗ４は、感知電極ＳＥの第１方向（Ｘ方向）に沿った幅より大きい。
その際、メインソース電極１７３ｍの第２方向（Ｙ方向）に沿った一側面及びメインソース電極１７３ｍの第１方向（Ｘ方向）に沿った一側面の一部は、チャンネルパターン１３２ｒと接する。
これにより、メインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面の面積が相対的に増加する。
【0109】
以下、図２０～図２４を参照して、本発明のいくつかの実施形態による半導体素子の抵抗素子について説明する。
図２０は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図であり、図２１は、図２０の抵抗素子を含む周辺回路素子を示す平面図であり、図２２は、図２０のＥ－Ｅ’線に沿って切断した断面図であり、図２３は、図２０の抵抗素子を含む周辺回路素子を示す平面図であり、図２４は、図２３のＦ－Ｆ’線に沿って切断した断面図である。
図２０～図２４の実施形態による半導体素子の抵抗素子（３２０＿１）は、図１の実施形態の抵抗素子３２０に対応する。
図２０～図２４を参照すると、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿１）は、抵抗素子（３２１、３２２）を含む。
図２０は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図であり、図２１は、図２０の抵抗素子を含む周辺回路素子を示す平面図であり、図２２は、図２０のＥ－Ｅ’線に沿って切断した断面図であり、図２３は、図２０の抵抗素子を含む周辺回路素子を示す平面図であり、図２４は、図２３のＦ－Ｆ’線に沿って切断した断面図である。
図２０～図２４の実施形態による半導体素子の抵抗素子（３２０＿１）は、図１の実施形態の抵抗素子３２０に対応する。
図２０～図２４を参照すると、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿１）は、抵抗素子（３２１、３２２）を含む。
【0110】
まず、図２０を参照すると、抵抗素子（３２１、３２２）は、直列に接続される。
即ち、ノードＮ４とノードＮ２との間に、抵抗素子３２１及び抵抗素子３２２が順次に接続される。
従って、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿１）の抵抗値は、抵抗素子３２１の抵抗値と抵抗素子３２０の抵抗値の合計である。
ここにおいて、抵抗素子３２１の抵抗は、抵抗素子３２１のコンタクト抵抗ＲＣ１ａ、ドリフト領域抵抗ＲＤａ、及び抵抗素子３２１のコンタクト抵抗ＲＣ２ａを含む。
また、抵抗素子３２０の抵抗は、抵抗素子３２０のコンタクト抵抗ＲＣ１ｂ、ドリフト領域抵抗ＲＤｂ、及び抵抗素子３２０のコンタクト抵抗ＲＣ２ｂを含む。
いくつかの実施形態による抵抗素子３２１及び抵抗素子３２０は、温度に関係なく一定の抵抗値を有する。
その際、ドリフト領域抵抗ＲＤａ及びドリフト領域抵抗ＲＤｂは、正の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
これにより、ドリフト領域抵抗ＲＤａ及びドリフト領域抵抗ＲＤｂは、温度が上昇することにより大きくなる。
即ち、ノードＮ４とノードＮ２との間に、抵抗素子３２１及び抵抗素子３２２が順次に接続される。
従って、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿１）の抵抗値は、抵抗素子３２１の抵抗値と抵抗素子３２０の抵抗値の合計である。
ここにおいて、抵抗素子３２１の抵抗は、抵抗素子３２１のコンタクト抵抗ＲＣ１ａ、ドリフト領域抵抗ＲＤａ、及び抵抗素子３２１のコンタクト抵抗ＲＣ２ａを含む。
また、抵抗素子３２０の抵抗は、抵抗素子３２０のコンタクト抵抗ＲＣ１ｂ、ドリフト領域抵抗ＲＤｂ、及び抵抗素子３２０のコンタクト抵抗ＲＣ２ｂを含む。
いくつかの実施形態による抵抗素子３２１及び抵抗素子３２０は、温度に関係なく一定の抵抗値を有する。
その際、ドリフト領域抵抗ＲＤａ及びドリフト領域抵抗ＲＤｂは、正の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
これにより、ドリフト領域抵抗ＲＤａ及びドリフト領域抵抗ＲＤｂは、温度が上昇することにより大きくなる。
【0111】
抵抗素子３２１のコンタクト抵抗ＲＣ１ａ、抵抗素子３２１のコンタクト抵抗ＲＣ２ａ、抵抗素子３２０のコンタクト抵抗ＲＣ１ｂ、及び抵抗素子３２０のコンタクト抵抗ＲＣ２ｂは、負の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
これにより、抵抗素子３２１のコンタクト抵抗ＲＣ１ａ、抵抗素子３２１のコンタクト抵抗ＲＣ２ａ、抵抗素子３２０のコンタクト抵抗ＲＣ１ｂ、及び抵抗素子３２０のコンタクト抵抗ＲＣ２ｂは、温度が上昇することにより小さくなる。
温度が上昇することにより、抵抗素子３２１のドリフト領域抵抗ＲＤａの増加は、コンタクト抵抗（ＲＣ１ａ、ＲＣ２ａ）の減少により相殺され得、従って、抵抗素子３２１の全体抵抗は、実質的に一定に維持され得る。
同様に、抵抗素子３２２のドリフト領域抵抗ＲＤｂの増加は、コンタクト抵抗（ＲＣ１ｂ、ＲＣ２ｂ）の減少により相殺され得るので、抵抗素子３２２の全体抵抗は、実質的に一定に維持され得る。
これにより、抵抗素子３２１及び抵抗素子３２２のそれぞれが、温度に関係なく一定の抵抗値を有するので、抵抗素子（３２１、３２２）を接続する場合にも、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿１）が温度に関係なく実質的に一定の抵抗値を有する。
従って、抵抗素子（３２１、３２２）を様々な方式で接続して、温度に関係なく実質的に一定の抵抗値を有する素子を容易に設計することができる。
これにより、抵抗素子３２１のコンタクト抵抗ＲＣ１ａ、抵抗素子３２１のコンタクト抵抗ＲＣ２ａ、抵抗素子３２０のコンタクト抵抗ＲＣ１ｂ、及び抵抗素子３２０のコンタクト抵抗ＲＣ２ｂは、温度が上昇することにより小さくなる。
温度が上昇することにより、抵抗素子３２１のドリフト領域抵抗ＲＤａの増加は、コンタクト抵抗（ＲＣ１ａ、ＲＣ２ａ）の減少により相殺され得、従って、抵抗素子３２１の全体抵抗は、実質的に一定に維持され得る。
同様に、抵抗素子３２２のドリフト領域抵抗ＲＤｂの増加は、コンタクト抵抗（ＲＣ１ｂ、ＲＣ２ｂ）の減少により相殺され得るので、抵抗素子３２２の全体抵抗は、実質的に一定に維持され得る。
これにより、抵抗素子３２１及び抵抗素子３２２のそれぞれが、温度に関係なく一定の抵抗値を有するので、抵抗素子（３２１、３２２）を接続する場合にも、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿１）が温度に関係なく実質的に一定の抵抗値を有する。
従って、抵抗素子（３２１、３２２）を様々な方式で接続して、温度に関係なく実質的に一定の抵抗値を有する素子を容易に設計することができる。
【0112】
次に、図２１及び図２２を参照すると、抵抗素子（３２０＿１）は、メインソース電極１７３ｍと感知電極ＳＥとの間でチャンネルパターン１３２ｒの上に位置するコンタクト電極ＣＴをさらに含む。
いくつかの実施形態によるチャンネルパターン１３２ｒは、メインソース電極１７３ｍと感知電極ＳＥとの間に配置されるチャンネルパターン１３２ｒ１、及びコンタクト電極ＣＴと感知電極ＳＥとの間に配置されるチャンネルパターン１３２ｒ２を含む。
チャンネルパターン（１３２ｒ１、１３２ｒ２）は、一方向に沿って配列される。
チャンネルパターン（１３２ｒ１、１３２ｒ２）の配列方向は、チャンネルパターン（１３２ｒ１、１３２ｒ２）の延長方向と実質的に同じである。
例えば、図２１に示すように、チャンネルパターン（１３２ｒ１、１３２ｒ２）のそれぞれは、第２方向（Ｙ方向）に延長され、チャンネルパターン（１３２ｒ１、１３２ｒ２）は、第２方向（Ｙ方向）に配列されるが、これに限定されるものではない。
いくつかの実施形態において、チャンネルパターン１３２ｒ１及びチャンネルパターン１３２ｒ２は、図１～図１１のチャンネルパターン１３２ｒと同じ配置、形状、構造、及び物質などを有し得る。
いくつかの実施形態によるチャンネルパターン１３２ｒは、メインソース電極１７３ｍと感知電極ＳＥとの間に配置されるチャンネルパターン１３２ｒ１、及びコンタクト電極ＣＴと感知電極ＳＥとの間に配置されるチャンネルパターン１３２ｒ２を含む。
チャンネルパターン（１３２ｒ１、１３２ｒ２）は、一方向に沿って配列される。
チャンネルパターン（１３２ｒ１、１３２ｒ２）の配列方向は、チャンネルパターン（１３２ｒ１、１３２ｒ２）の延長方向と実質的に同じである。
例えば、図２１に示すように、チャンネルパターン（１３２ｒ１、１３２ｒ２）のそれぞれは、第２方向（Ｙ方向）に延長され、チャンネルパターン（１３２ｒ１、１３２ｒ２）は、第２方向（Ｙ方向）に配列されるが、これに限定されるものではない。
いくつかの実施形態において、チャンネルパターン１３２ｒ１及びチャンネルパターン１３２ｒ２は、図１～図１１のチャンネルパターン１３２ｒと同じ配置、形状、構造、及び物質などを有し得る。
【0113】
いくつかの実施形態によるチャンネルパターン１３２ｒ１は、ドリフト領域ＤＴＲ１を有し、チャンネルパターン１３２ｒ２は、ドリフト領域ＤＴＲ２を有する。
チャンネルパターン１３２ｒ１のドリフト領域ＤＴＲ１の抵抗は、図２０の抵抗素子３２１のドリフト領域ＤＴＲ１の抵抗ＲＤａに対応する。
チャンネルパターン１３２ｒ２のドリフト領域ＤＴＲ２の抵抗は、図２０の抵抗素子３２２のドリフト領域ＤＴＲ２の抵抗ＲＤｂに対応する。
抵抗素子３２１のコンタクト抵抗ＲＣ１ａは、メインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ２の抵抗に対応する。
抵抗素子３２２のコンタクト抵抗ＲＣ２ｂは、感知電極ＳＥとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ１の抵抗に対応する。
いくつかの実施形態において、チャンネルパターン１３２ｒ１とチャンネルパターン１３２ｒ２が第２方向（Ｙ方向）に延長される長さは、実質的に同じである。
例えば、メインソース電極１７３ｍと接するチャンネルパターン１３２ｒ１の一側と、コンタクト電極ＣＴと接するチャンネルパターン１３２ｒ１の他側との間の長さは、コンタクト電極ＣＴと接するチャンネルパターン１３２ｒ２の一側と、感知電極ＳＥと接するチャンネルパターン１３２ｒ２の他側との間の長さと実質的に同じである。
チャンネルパターン１３２ｒ１のドリフト領域ＤＴＲ１の抵抗は、図２０の抵抗素子３２１のドリフト領域ＤＴＲ１の抵抗ＲＤａに対応する。
チャンネルパターン１３２ｒ２のドリフト領域ＤＴＲ２の抵抗は、図２０の抵抗素子３２２のドリフト領域ＤＴＲ２の抵抗ＲＤｂに対応する。
抵抗素子３２１のコンタクト抵抗ＲＣ１ａは、メインソース電極１７３ｍとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ２の抵抗に対応する。
抵抗素子３２２のコンタクト抵抗ＲＣ２ｂは、感知電極ＳＥとチャンネルパターン１３２ｒとの間のコンタクト界面ＣＩ１の抵抗に対応する。
いくつかの実施形態において、チャンネルパターン１３２ｒ１とチャンネルパターン１３２ｒ２が第２方向（Ｙ方向）に延長される長さは、実質的に同じである。
例えば、メインソース電極１７３ｍと接するチャンネルパターン１３２ｒ１の一側と、コンタクト電極ＣＴと接するチャンネルパターン１３２ｒ１の他側との間の長さは、コンタクト電極ＣＴと接するチャンネルパターン１３２ｒ２の一側と、感知電極ＳＥと接するチャンネルパターン１３２ｒ２の他側との間の長さと実質的に同じである。
【0114】
いくつかの実施形態によるコンタクト電極ＣＴは、チャンネルパターン１３２ｒの上に配置される。
コンタクト電極ＣＴは、メインソース電極１７３ｍと感知電極ＳＥとの間に配置される。
コンタクト電極ＣＴは、チャンネルパターン１３２ｒと接し、チャンネルパターン１３２ｒと電気的に接続される。
コンタクト電極ＣＴは、チャンネルパターン１３２ｒが少なくとも一部がリセスされた空間内に配置される。
例えば、図２２に示すように、コンタクト電極ＣＴは、チャンネルパターン１３２ｒが少なくとも一部がリセスされた空間内を完全に充填することができるが、これに限定されるものではない。
コンタクト電極ＣＴは、バリア層１３６を貫くことができる。
いくつかの実施形態によるコンタクト電極ＣＴは、メインソース電極１７３ｍ及び感知電極ＳＥと同じ層に位置し、メインソース電極１７３ｍ及び感知電極ＳＥと同じ工程で同時に形成され得る。
コンタクト電極ＣＴは、メインソース電極１７３ｍ及び感知電極ＳＥと同じ物質を含む。
コンタクト電極ＣＴは、メインソース電極１７３ｍと感知電極ＳＥとの間に配置される。
コンタクト電極ＣＴは、チャンネルパターン１３２ｒと接し、チャンネルパターン１３２ｒと電気的に接続される。
コンタクト電極ＣＴは、チャンネルパターン１３２ｒが少なくとも一部がリセスされた空間内に配置される。
例えば、図２２に示すように、コンタクト電極ＣＴは、チャンネルパターン１３２ｒが少なくとも一部がリセスされた空間内を完全に充填することができるが、これに限定されるものではない。
コンタクト電極ＣＴは、バリア層１３６を貫くことができる。
いくつかの実施形態によるコンタクト電極ＣＴは、メインソース電極１７３ｍ及び感知電極ＳＥと同じ層に位置し、メインソース電極１７３ｍ及び感知電極ＳＥと同じ工程で同時に形成され得る。
コンタクト電極ＣＴは、メインソース電極１７３ｍ及び感知電極ＳＥと同じ物質を含む。
【0115】
コンタクト電極ＣＴは、チャンネルパターン１３２ｒにオーミック接触する。
その際、コンタクト電極ＣＴとチャンネルパターン１３２ｒ１との間のコンタクト界面ＣＩ３、及びコンタクト電極ＣＴとチャンネルパターン１３２ｒ２との間のコンタクト界面ＣＩ４は、抵抗成分を有する。
いくつかの実施形態において、コンタクト電極ＣＴとチャンネルパターン１３２ｒ１との間のコンタクト界面ＣＩ３の抵抗は、抵抗素子３２１のコンタクト抵抗ＲＣ２ａに対応し、コンタクト電極ＣＴとチャンネルパターン１３２ｒ２との間のコンタクト界面ＣＩ４の抵抗は、抵抗素子３２２のコンタクト抵抗ＲＣ２ｂに対応する。
その際、コンタクト電極ＣＴとチャンネルパターン１３２ｒ１との間のコンタクト界面ＣＩ３、及びコンタクト電極ＣＴとチャンネルパターン１３２ｒ２との間のコンタクト界面ＣＩ４は、抵抗成分を有する。
いくつかの実施形態において、コンタクト電極ＣＴとチャンネルパターン１３２ｒ１との間のコンタクト界面ＣＩ３の抵抗は、抵抗素子３２１のコンタクト抵抗ＲＣ２ａに対応し、コンタクト電極ＣＴとチャンネルパターン１３２ｒ２との間のコンタクト界面ＣＩ４の抵抗は、抵抗素子３２２のコンタクト抵抗ＲＣ２ｂに対応する。
【0116】
抵抗素子３２１のコンタクト抵抗ＲＣ２ａ及び抵抗素子３２２のコンタクト抵抗ＲＣ２ｂは、温度により異なる値を有する。
例えば、抵抗素子３２１のコンタクト抵抗ＲＣ２ａ及び抵抗素子３２２のコンタクト抵抗ＲＣ２ｂは、温度が上昇することにより減少する。
即ち、抵抗素子３２１のコンタクト抵抗ＲＣ２ａ及び抵抗素子３２２のコンタクト抵抗ＲＣ２ｂは、負の符号の温度抵抗係数ＴＣＲを有する。
いくつかの実施形態において、抵抗素子（３２１、３２２）のそれぞれの抵抗値は、温度に関係なく実質的に一定の値を有する。
即ち、抵抗素子（３２１、３２２）のそれぞれの温度抵抗係数ＴＣＲは、約０である。
但し、これに限定されず、抵抗素子（３２１、３２２）のそれぞれの抵抗値は、温度が上昇することにより増加するか、減少し、抵抗素子（３２１、３２２）の抵抗値の総合計が温度に関係なく実質的に一定の値を有する。
他の例として、抵抗素子（３２１、３２２）のそれぞれの抵抗値は、温度が上昇することにより増加するか、減少することもできる。
例えば、抵抗素子３２１のコンタクト抵抗ＲＣ２ａ及び抵抗素子３２２のコンタクト抵抗ＲＣ２ｂは、温度が上昇することにより減少する。
即ち、抵抗素子３２１のコンタクト抵抗ＲＣ２ａ及び抵抗素子３２２のコンタクト抵抗ＲＣ２ｂは、負の符号の温度抵抗係数ＴＣＲを有する。
いくつかの実施形態において、抵抗素子（３２１、３２２）のそれぞれの抵抗値は、温度に関係なく実質的に一定の値を有する。
即ち、抵抗素子（３２１、３２２）のそれぞれの温度抵抗係数ＴＣＲは、約０である。
但し、これに限定されず、抵抗素子（３２１、３２２）のそれぞれの抵抗値は、温度が上昇することにより増加するか、減少し、抵抗素子（３２１、３２２）の抵抗値の総合計が温度に関係なく実質的に一定の値を有する。
他の例として、抵抗素子（３２１、３２２）のそれぞれの抵抗値は、温度が上昇することにより増加するか、減少することもできる。
【0117】
図２３及び図２４を参照すると、本発明のいくつかの実施形態による抵抗素子３２０のコンタクト電極ＣＴは、コンタクト電極ＣＴ１及びコンタクト電極ＣＴ２を含む。
その際、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２との間に位置する接続部ＣＰをさらに含む。
いくつかの実施形態において、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２は、一体に形成され得る。
即ち、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２は、同じ工程で一体に形成され得る。
その際、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２との間に分離構造物１６０及び保護層１４０が配置され、保護層１４０の上に接続部ＣＰが配置される。
接続部ＣＰは、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２との間を電気的に接続する。
接続部ＣＰは、保護層１４０の上に配置される。
接続部ＣＰは、保護層１４０の上部面を覆う。
接続部ＣＰは、保護層１４０及び分離構造物１６０と第３方向（Ｚ方向）に重畳する。
その際、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２との間に位置する接続部ＣＰをさらに含む。
いくつかの実施形態において、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２は、一体に形成され得る。
即ち、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２は、同じ工程で一体に形成され得る。
その際、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２との間に分離構造物１６０及び保護層１４０が配置され、保護層１４０の上に接続部ＣＰが配置される。
接続部ＣＰは、コンタクト電極ＣＴ１とコンタクト電極ＣＴ２との間を電気的に接続する。
接続部ＣＰは、保護層１４０の上に配置される。
接続部ＣＰは、保護層１４０の上部面を覆う。
接続部ＣＰは、保護層１４０及び分離構造物１６０と第３方向（Ｚ方向）に重畳する。
【0118】
以下、図２５～図３４を参照して、本発明のいくつかの実施形態による半導体素子の抵抗素子について説明する。
図２５は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図であり、図２６は、図２５の抵抗素子を含む周辺回路素子を示す平面図であり、図２７は、図２６の抵抗素子を拡大して示す平面図であり、図２８は、図２７のＧ－Ｇ’線に沿って切断した断面図であり、図２９は、本発明のいくつかの実施形態による半導体素子の抵抗素子の図２７のＧ－Ｇ’線に対応する断面図であり、図３０は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す平面図であり、図３１は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図であり、図３２は、図３１の抵抗素子を拡大して示す平面図であり、図３３は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図であり、図３４は、図３２の抵抗素子を拡大して示す平面図である。
図２５は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図であり、図２６は、図２５の抵抗素子を含む周辺回路素子を示す平面図であり、図２７は、図２６の抵抗素子を拡大して示す平面図であり、図２８は、図２７のＧ－Ｇ’線に沿って切断した断面図であり、図２９は、本発明のいくつかの実施形態による半導体素子の抵抗素子の図２７のＧ－Ｇ’線に対応する断面図であり、図３０は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す平面図であり、図３１は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図であり、図３２は、図３１の抵抗素子を拡大して示す平面図であり、図３３は、本発明のいくつかの実施形態による半導体素子の抵抗素子を示す回路図であり、図３４は、図３２の抵抗素子を拡大して示す平面図である。
【0119】
図２５～図３４を参照すると、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿２）は、複数に具備される。
複数の抵抗素子（３２１～３２４）は、一方向に沿って配列される。
複数の抵抗素子（３２１～３２４）の配列方向は、複数の抵抗素子（３２１～３２４）のそれぞれのチャンネルパターン（１３１ａ～１３１ｄ）の延長方向と異なる。
即ち、抵抗素子３２１のチャンネルパターン１３２ｒ１、抵抗素子３２０のチャンネルパターン１３２ｒ２、抵抗素子３２３のチャンネルパターン１３２ｒ３、及び抵抗素子３２４のチャンネルパターン１３２ｒ４は、第１方向（Ｘ方向）に延長され、抵抗素子３２１～抵抗素子３２４は、第２方向（Ｙ方向）に沿って配列される。
複数の抵抗素子（３２１～３２４）は、一方向に沿って配列される。
複数の抵抗素子（３２１～３２４）の配列方向は、複数の抵抗素子（３２１～３２４）のそれぞれのチャンネルパターン（１３１ａ～１３１ｄ）の延長方向と異なる。
即ち、抵抗素子３２１のチャンネルパターン１３２ｒ１、抵抗素子３２０のチャンネルパターン１３２ｒ２、抵抗素子３２３のチャンネルパターン１３２ｒ３、及び抵抗素子３２４のチャンネルパターン１３２ｒ４は、第１方向（Ｘ方向）に延長され、抵抗素子３２１～抵抗素子３２４は、第２方向（Ｙ方向）に沿って配列される。
【0120】
図２５～図３４の実施形態による抵抗素子３２１～抵抗素子３２４のそれぞれは、図１～図１１の実施形態の抵抗素子３２０に対応する。
即ち、抵抗素子３２１のチャンネルパターン１３２ｒ１、抵抗素子３２０のチャンネルパターン１３２ｒ２、抵抗素子３２３のチャンネルパターン１３２ｒ３、及び抵抗素子３２４のチャンネルパターン１３２ｒ４は、図１～図１１のチャンネルパターン１３２ｒと同じ配置、形状、構造、及び物質などを有し、抵抗素子３２１のコンタクト電極（ＣＴ１ａ、ＣＴ２ａ）、抵抗素子３２０のコンタクト電極（ＣＴ１ｂ、ＣＴ２ｂ）、抵抗素子３２３のコンタクト電極（ＣＴ１ｃ、ＣＴ２ｃ）、及び抵抗素子３２４のコンタクト電極（ＣＴ１ｄ、ＣＴ２ｄ）は、図１～図１１のコンタクト電極（ＣＴ１、ＣＴ２）と同じ配置、形状、構造、及び物質などを有する。
即ち、抵抗素子３２１のチャンネルパターン１３２ｒ１、抵抗素子３２０のチャンネルパターン１３２ｒ２、抵抗素子３２３のチャンネルパターン１３２ｒ３、及び抵抗素子３２４のチャンネルパターン１３２ｒ４は、図１～図１１のチャンネルパターン１３２ｒと同じ配置、形状、構造、及び物質などを有し、抵抗素子３２１のコンタクト電極（ＣＴ１ａ、ＣＴ２ａ）、抵抗素子３２０のコンタクト電極（ＣＴ１ｂ、ＣＴ２ｂ）、抵抗素子３２３のコンタクト電極（ＣＴ１ｃ、ＣＴ２ｃ）、及び抵抗素子３２４のコンタクト電極（ＣＴ１ｄ、ＣＴ２ｄ）は、図１～図１１のコンタクト電極（ＣＴ１、ＣＴ２）と同じ配置、形状、構造、及び物質などを有する。
【0121】
いくつかの実施形態において、複数の抵抗素子（３２１～３２４）のそれぞれのチャンネルパターン（１３１ａ～１３１ｄ）が第１方向（Ｘ方向）に延長される長さは、実質的に同じである。
一例として、抵抗素子３２１のコンタクト電極ＣＴ１ａと接するチャンネルパターン１３２ｒ１のコンタクト界面と、抵抗素子３２１のコンタクト電極ＣＴ２ａと接するチャンネルパターン１３２ｒ１のコンタクト界面との間の長さは、抵抗素子３２０のコンタクト電極ＣＴ１ｂと接するチャンネルパターン１３２ｒ２のコンタクト界面と、抵抗素子３２０のコンタクト電極ＣＴ２ｂと接するチャンネルパターン１３２ｒ２のコンタクト界面との間の長さと実質的に同じである。
即ち、抵抗素子３２１のコンタクト電極ＣＴ１ａとコンタクト電極ＣＴ２ａとの間のチャンネルパターン１３２ｒ１の第１方向（Ｘ方向）に沿った長さは、抵抗素子３２０のコンタクト電極ＣＴ１ｂとコンタクト電極ＣＴ２ｂとの間のチャンネルパターン１３２ｒ２の第１方向（Ｘ方向）に沿った長さと実質的に同じである。
このような点は、抵抗素子３２３及び抵抗素子３２４についても同様に適用される。
但し、これに限定されず、複数の抵抗素子（３２１～３２４）のそれぞれのチャンネルパターン（１３１ａ～１３１ｄ）が、第２方向（Ｙ方向）に延長される長さは異なることもある。
一例として、抵抗素子３２１のコンタクト電極ＣＴ１ａと接するチャンネルパターン１３２ｒ１のコンタクト界面と、抵抗素子３２１のコンタクト電極ＣＴ２ａと接するチャンネルパターン１３２ｒ１のコンタクト界面との間の長さは、抵抗素子３２０のコンタクト電極ＣＴ１ｂと接するチャンネルパターン１３２ｒ２のコンタクト界面と、抵抗素子３２０のコンタクト電極ＣＴ２ｂと接するチャンネルパターン１３２ｒ２のコンタクト界面との間の長さと実質的に同じである。
即ち、抵抗素子３２１のコンタクト電極ＣＴ１ａとコンタクト電極ＣＴ２ａとの間のチャンネルパターン１３２ｒ１の第１方向（Ｘ方向）に沿った長さは、抵抗素子３２０のコンタクト電極ＣＴ１ｂとコンタクト電極ＣＴ２ｂとの間のチャンネルパターン１３２ｒ２の第１方向（Ｘ方向）に沿った長さと実質的に同じである。
このような点は、抵抗素子３２３及び抵抗素子３２４についても同様に適用される。
但し、これに限定されず、複数の抵抗素子（３２１～３２４）のそれぞれのチャンネルパターン（１３１ａ～１３１ｄ）が、第２方向（Ｙ方向）に延長される長さは異なることもある。
【0122】
いくつかの実施形態において、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）のそれぞれの幅は、チャンネルパターン（１３１ａ～１３１ｄ）の幅より大きい。
例えば、図２７及び図２８に示すように、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）のそれぞれの第２方向（Ｙ方向）に沿った最大幅は、チャンネルパターン（１３１ａ～１３１ｄ）の第２方向（Ｙ方向）に沿った幅より大きい。
具体的には、チャンネルパターン（１３１ａ～１３１ｄ）の少なくとも一部がリセスされた空間内に位置する複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の部分の第２方向（Ｙ方向）に沿った幅は、チャンネルパターン（１３１ａ～１３１ｄ）の第２方向（Ｙ方向）に沿った幅と実質的に同じであり、チャンネルパターン（１３１ａ～１３１ｄ）の上部面から突出した複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）部分の第２方向（Ｙ方向）に沿った幅は、チャンネルパターン（１３１ａ～１３１ｄ）の第２方向（Ｙ方向）に沿った幅より大きい。
これにより、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の少なくとも一部は、分離構造物１６０と第３方向（Ｚ方向）に重畳する。
例えば、図２７及び図２８に示すように、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）のそれぞれの第２方向（Ｙ方向）に沿った最大幅は、チャンネルパターン（１３１ａ～１３１ｄ）の第２方向（Ｙ方向）に沿った幅より大きい。
具体的には、チャンネルパターン（１３１ａ～１３１ｄ）の少なくとも一部がリセスされた空間内に位置する複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の部分の第２方向（Ｙ方向）に沿った幅は、チャンネルパターン（１３１ａ～１３１ｄ）の第２方向（Ｙ方向）に沿った幅と実質的に同じであり、チャンネルパターン（１３１ａ～１３１ｄ）の上部面から突出した複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）部分の第２方向（Ｙ方向）に沿った幅は、チャンネルパターン（１３１ａ～１３１ｄ）の第２方向（Ｙ方向）に沿った幅より大きい。
これにより、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の少なくとも一部は、分離構造物１６０と第３方向（Ｚ方向）に重畳する。
【0123】
但し、これに限定されず、他の例として、図２９に示すように、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）のそれぞれの第２方向（Ｙ方向）に沿った最大幅は、チャンネルパターン（１３１ａ～１３１ｄ）の第２方向（Ｙ方向）に沿った幅より小さいか、実質的に同じであり得る。
この場合、第２方向（Ｙ方向）に隣接した複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の間にバリア層１３６がさらなる配置される。
即ち、第２方向（Ｙ方向）に隣接した複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の間に分離構造物１６０が配置され、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）と分離構造物１６０との間にバリア層１３６が配置される。
この場合、第２方向（Ｙ方向）に隣接した複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の間にバリア層１３６がさらなる配置される。
即ち、第２方向（Ｙ方向）に隣接した複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の間に分離構造物１６０が配置され、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）と分離構造物１６０との間にバリア層１３６が配置される。
【0124】
一例として、抵抗素子３２１のコンタクト電極ＣＴ１ａと分離構造物１６０との間、及び抵抗素子３２０のコンタクト電極ＣＴ１ｂと分離構造物１６０との間にバリア層１３６がさらに配置される。
これにより、分離構造物１６０は、抵抗素子３２１のコンタクト電極ＣＴ１ａ及び抵抗素子３２０のコンタクト電極ＣＴ１ｂと第２方向（Ｙ方向）に離隔して配置される。
また、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）は、分離構造物１６０と第３方向（Ｚ方向）に重畳しなく、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の少なくとも一部は、バリア層１３６と第３方向（Ｙ方向）に重畳するが、これに限定されるものではない。
これにより、分離構造物１６０は、抵抗素子３２１のコンタクト電極ＣＴ１ａ及び抵抗素子３２０のコンタクト電極ＣＴ１ｂと第２方向（Ｙ方向）に離隔して配置される。
また、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）は、分離構造物１６０と第３方向（Ｚ方向）に重畳しなく、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の少なくとも一部は、バリア層１３６と第３方向（Ｙ方向）に重畳するが、これに限定されるものではない。
【0125】
いくつかの実施形態において、複数の抵抗素子（３２１～３２４）は、分離構造物１６０により分離される。
例えば、分離構造物１６０は、チャンネルパターン１３２ｒと並んで配置され、複数のチャンネルパターン（１３１ａ～１３１ｄ）が分離構造物１６０により分離される。
いくつかの実施形態において、分離構造物１６０は、チャンネルパターン１３２ｒの少なくとも一部をリセスするが、これに限定されるものではない。
例えば、分離構造物１６０は、チャンネルパターン１３２ｒを完全に貫いて保護層１４０と接する。
他の例として、分離構造物１６０は、チャンネルパターン１３２ｒを貫かないこともある。
即ち、分離構造物１６０の下部面は、バリア層１３６の下部面と実質的に同じレベルに位置することができる。
分離構造物１６０は、メインチャンネル層１３２ｍ及びチャンネルパターン１３２ｒの上にバリア層１３６を形成し、複数の抵抗素子（３２１～３２４）の間に位置するバリア層１３６内にイオンインプラント工程を行って形成され得る。
例えば、分離構造物１６０は、チャンネルパターン１３２ｒと並んで配置され、複数のチャンネルパターン（１３１ａ～１３１ｄ）が分離構造物１６０により分離される。
いくつかの実施形態において、分離構造物１６０は、チャンネルパターン１３２ｒの少なくとも一部をリセスするが、これに限定されるものではない。
例えば、分離構造物１６０は、チャンネルパターン１３２ｒを完全に貫いて保護層１４０と接する。
他の例として、分離構造物１６０は、チャンネルパターン１３２ｒを貫かないこともある。
即ち、分離構造物１６０の下部面は、バリア層１３６の下部面と実質的に同じレベルに位置することができる。
分離構造物１６０は、メインチャンネル層１３２ｍ及びチャンネルパターン１３２ｒの上にバリア層１３６を形成し、複数の抵抗素子（３２１～３２４）の間に位置するバリア層１３６内にイオンインプラント工程を行って形成され得る。
【0126】
いくつかの実施形態による分離構造物１６０は、メインチャンネル層１３２ｍ及びチャンネルパターン１３２ｒの上にバリア層１３６を形成し、半導体ユニット１００と抵抗素子３２０との間に位置するバリア層１３６内にイオンインプラント工程を行って形成される。
但し、これに限定されず、分離構造物１６０は、メインチャンネル層１３２ｍ及びチャンネルパターン１３２ｒの上にバリア層１３６を形成し、バリア層１３６を貫くトレンチを形成した後に、トレンチ内に絶縁物質を充填して形成することもできる。
分離構造物１６０を構成する絶縁物質は、保護層１４０と同じ物質を含む。
例えば、分離構造物１６０を構成する絶縁物質は、ＳｉＯ２やＡｌ２Ｏ３などのような酸化物を含む。
他の例として、分離構造物１６０を構成する絶縁物質は、ＳｉＮのような窒化物やＳｉＯＮのような酸窒化物を含み得る。
但し、これに限定されず、分離構造物１６０を構成する絶縁物質は、保護層１４０と異なる物質を含むこともできる。
その際、メインチャンネル層１３２ｍ及び／又はチャンネルパターン１３２ｒの少なくとも一部が一緒にリセスされ得る。
但し、これに限定されず、分離構造物１６０は、メインチャンネル層１３２ｍ及びチャンネルパターン１３２ｒの上にバリア層１３６を形成し、バリア層１３６を貫くトレンチを形成した後に、トレンチ内に絶縁物質を充填して形成することもできる。
分離構造物１６０を構成する絶縁物質は、保護層１４０と同じ物質を含む。
例えば、分離構造物１６０を構成する絶縁物質は、ＳｉＯ２やＡｌ２Ｏ３などのような酸化物を含む。
他の例として、分離構造物１６０を構成する絶縁物質は、ＳｉＮのような窒化物やＳｉＯＮのような酸窒化物を含み得る。
但し、これに限定されず、分離構造物１６０を構成する絶縁物質は、保護層１４０と異なる物質を含むこともできる。
その際、メインチャンネル層１３２ｍ及び／又はチャンネルパターン１３２ｒの少なくとも一部が一緒にリセスされ得る。
【0127】
いくつかの実施形態において、複数の抵抗素子（３２１～３２４）のそれぞれは、抵抗成分を有する。
例えば、抵抗素子３２１の抵抗は、抵抗素子３２１のコンタクト抵抗ＲＣ１ａ、ドリフト領域抵抗ＲＤａ、及び抵抗素子３２１のコンタクト抵抗ＲＣ２ａを含み、抵抗素子３２０の抵抗は、抵抗素子３２０のコンタクト抵抗ＲＣ１ｂ、ドリフト領域抵抗ＲＤｂ、及び抵抗素子３２０のコンタクト抵抗ＲＣ２ｂを含む。
また、抵抗素子３２３の抵抗は、抵抗素子３２３の第１コンタクト抵抗ＲＣ１ｃ、第３ドリフト領域抵抗ＲＤｃ、及び抵抗素子３２３の第２コンタクト抵抗ＲＣ２ｃを含み、抵抗素子３２４の抵抗は、抵抗素子３２４の第１コンタクト抵抗ＲＣ１ｄ、第４ドリフト領域抵抗ＲＤｄ、及び抵抗素子３２４の第２コンタクト抵抗ＲＣ２ｄを含む。
その際、複数の抵抗素子（３２１～３２４）は、互いに電気的に接続される。
例えば、抵抗素子３２１の抵抗は、抵抗素子３２１のコンタクト抵抗ＲＣ１ａ、ドリフト領域抵抗ＲＤａ、及び抵抗素子３２１のコンタクト抵抗ＲＣ２ａを含み、抵抗素子３２０の抵抗は、抵抗素子３２０のコンタクト抵抗ＲＣ１ｂ、ドリフト領域抵抗ＲＤｂ、及び抵抗素子３２０のコンタクト抵抗ＲＣ２ｂを含む。
また、抵抗素子３２３の抵抗は、抵抗素子３２３の第１コンタクト抵抗ＲＣ１ｃ、第３ドリフト領域抵抗ＲＤｃ、及び抵抗素子３２３の第２コンタクト抵抗ＲＣ２ｃを含み、抵抗素子３２４の抵抗は、抵抗素子３２４の第１コンタクト抵抗ＲＣ１ｄ、第４ドリフト領域抵抗ＲＤｄ、及び抵抗素子３２４の第２コンタクト抵抗ＲＣ２ｄを含む。
その際、複数の抵抗素子（３２１～３２４）は、互いに電気的に接続される。
【0128】
例えば、図２５～図２９を参照すると、複数の抵抗素子（３２１～３２４）は、直列に接続される。
従って、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿２）の抵抗値は、抵抗素子３２１の抵抗値～抵抗素子３２４の抵抗値の合計である。
一例として、抵抗素子３２１のコンタクト電極ＣＴ１ａがノードＮ４としてメインソース電極１７３ｍで構成され、抵抗素子３２１のコンタクト電極ＣＴ２ａと抵抗素子３２０のコンタクト電極ＣＴ２ｂが電気的に接続され、抵抗素子３２０のコンタクト電極ＣＴ１ｂと抵抗素子３２３のコンタクト電極ＣＴ１ｃが電気的に接続され、抵抗素子３２３のコンタクト電極ＣＴ２ｃと抵抗素子３２４のコンタクト電極ＣＴ２ｄが電気的に接続され、抵抗素子３２４のコンタクト電極ＣＴ１ｄがノードＮ２として感知電極ＳＥで構成されるが、これに限定されるものではない。
いくつかの実施形態においては、抵抗素子３２１のコンタクト電極ＣＴ１ａがメインソース電極１７３ｍに対応するものと説明したが、これに限定されるものではない。
例えば、抵抗素子３２１のコンタクト電極ＣＴ１ａは、別の電極を介してメインソース電極１７３ｍと電気的に接続されることもある。
従って、本発明のいくつかの実施形態による半導体素子の抵抗素子（３２０＿２）の抵抗値は、抵抗素子３２１の抵抗値～抵抗素子３２４の抵抗値の合計である。
一例として、抵抗素子３２１のコンタクト電極ＣＴ１ａがノードＮ４としてメインソース電極１７３ｍで構成され、抵抗素子３２１のコンタクト電極ＣＴ２ａと抵抗素子３２０のコンタクト電極ＣＴ２ｂが電気的に接続され、抵抗素子３２０のコンタクト電極ＣＴ１ｂと抵抗素子３２３のコンタクト電極ＣＴ１ｃが電気的に接続され、抵抗素子３２３のコンタクト電極ＣＴ２ｃと抵抗素子３２４のコンタクト電極ＣＴ２ｄが電気的に接続され、抵抗素子３２４のコンタクト電極ＣＴ１ｄがノードＮ２として感知電極ＳＥで構成されるが、これに限定されるものではない。
いくつかの実施形態においては、抵抗素子３２１のコンタクト電極ＣＴ１ａがメインソース電極１７３ｍに対応するものと説明したが、これに限定されるものではない。
例えば、抵抗素子３２１のコンタクト電極ＣＴ１ａは、別の電極を介してメインソース電極１７３ｍと電気的に接続されることもある。
【0129】
いくつかの実施形態において、抵抗素子３２１のコンタクト電極ＣＴ２ａと抵抗素子３２０のコンタクト電極ＣＴ２ｂは、一体的に形成される。
即ち、抵抗素子３２１のコンタクト電極ＣＴ２ａと抵抗素子３２０のコンタクト電極ＣＴ２ｂは、同じ工程で一体に形成され得る。
その際、抵抗素子３２１のコンタクト電極ＣＴ２ａと抵抗素子３２０のコンタクト電極ＣＴ２ｂを接続する第１接続部ＣＰ１は、分離構造物１６０及び保護層１４０と第３方向（Ｙ方向）に重畳する。
第１接続部ＣＰ１は、保護層１４０の上部面を覆う。
このような点は、抵抗素子３２０のコンタクト電極ＣＴ１ｂと、抵抗素子３２３のコンタクト電極ＣＴ１ｃとの間、及び抵抗素子３２３のコンタクト電極ＣＴ２ｃと、抵抗素子３２４のコンタクト電極ＣＴ２ｄとの間についても同様に適用される。
即ち、抵抗素子３２０のコンタクト電極ＣＴ１ｂと抵抗素子３２３のコンタクト電極ＣＴ１ｃは、一体的に形成される。
また、抵抗素子３２３のコンタクト電極ＣＴ２ｃと抵抗素子３２４のコンタクト電極ＣＴ２ｄは、一体的に形成される。
その際、抵抗素子３２０のコンタクト電極ＣＴ１ｂと、抵抗素子３２３のコンタクト電極ＣＴ１ｃを接続する第２接続部ＣＰ２、及び抵抗素子３２３のコンタクト電極ＣＴ２ｃと、抵抗素子３２４のコンタクト電極ＣＴ２ｄを接続する第３接続部ＣＰ３は、分離構造物１６０及び保護層１４０と第３方向（Ｙ方向）に重畳する。
即ち、抵抗素子３２１のコンタクト電極ＣＴ２ａと抵抗素子３２０のコンタクト電極ＣＴ２ｂは、同じ工程で一体に形成され得る。
その際、抵抗素子３２１のコンタクト電極ＣＴ２ａと抵抗素子３２０のコンタクト電極ＣＴ２ｂを接続する第１接続部ＣＰ１は、分離構造物１６０及び保護層１４０と第３方向（Ｙ方向）に重畳する。
第１接続部ＣＰ１は、保護層１４０の上部面を覆う。
このような点は、抵抗素子３２０のコンタクト電極ＣＴ１ｂと、抵抗素子３２３のコンタクト電極ＣＴ１ｃとの間、及び抵抗素子３２３のコンタクト電極ＣＴ２ｃと、抵抗素子３２４のコンタクト電極ＣＴ２ｄとの間についても同様に適用される。
即ち、抵抗素子３２０のコンタクト電極ＣＴ１ｂと抵抗素子３２３のコンタクト電極ＣＴ１ｃは、一体的に形成される。
また、抵抗素子３２３のコンタクト電極ＣＴ２ｃと抵抗素子３２４のコンタクト電極ＣＴ２ｄは、一体的に形成される。
その際、抵抗素子３２０のコンタクト電極ＣＴ１ｂと、抵抗素子３２３のコンタクト電極ＣＴ１ｃを接続する第２接続部ＣＰ２、及び抵抗素子３２３のコンタクト電極ＣＴ２ｃと、抵抗素子３２４のコンタクト電極ＣＴ２ｄを接続する第３接続部ＣＰ３は、分離構造物１６０及び保護層１４０と第３方向（Ｙ方向）に重畳する。
【0130】
以下、一体に形成された複数のコンタクト電極をコンタクトグループと称する。
即ち、いくつかの実施形態において、抵抗素子３２１のコンタクト電極ＣＴ２ａ、抵抗素子３２０のコンタクト電極ＣＴ２ｂ、及び第１接続部ＣＰ１を第１コンタクトグループと称し、抵抗素子３２０のコンタクト電極ＣＴ１ｂ、抵抗素子３２３のコンタクト電極ＣＴ１ｃ、及び第２接続部ＣＰ２を第２コンタクトグループと称し、抵抗素子３２３のコンタクト電極ＣＴ２ｃ、抵抗素子３２４のコンタクト電極ＣＴ２ｄ、及び第３接続部ＣＰ３を第３コンタクトグループと称する。
いくつかの実施形態において、複数のコンタクトグループは、平面上でチャンネルパターン１３２ｒの一側、及び他側に交番して配置される。
例えば、第１方向（Ｘ方向）及び第２方向（Ｙ方向）からなる平面上において、第１コンタクトグループは、チャンネルパターン１３２ｒ１の一側、及びチャンネルパターン１３２ｒ２の一側に配置され、第２コンタクトグループは、チャンネルパターン１３２ｒ２の他側、及びチャンネルパターン１３２ｒ３の他側に配置される。
また、第３コンタクトグループは、チャンネルパターン１３２ｒ３の一側、及びチャンネルパターン１３２ｒ４の一側に配置されるが、これに限定されるものではない。
これにより、第１～第４抵抗素子（３２１～３２４）は、直列に接続される。
即ち、いくつかの実施形態において、抵抗素子３２１のコンタクト電極ＣＴ２ａ、抵抗素子３２０のコンタクト電極ＣＴ２ｂ、及び第１接続部ＣＰ１を第１コンタクトグループと称し、抵抗素子３２０のコンタクト電極ＣＴ１ｂ、抵抗素子３２３のコンタクト電極ＣＴ１ｃ、及び第２接続部ＣＰ２を第２コンタクトグループと称し、抵抗素子３２３のコンタクト電極ＣＴ２ｃ、抵抗素子３２４のコンタクト電極ＣＴ２ｄ、及び第３接続部ＣＰ３を第３コンタクトグループと称する。
いくつかの実施形態において、複数のコンタクトグループは、平面上でチャンネルパターン１３２ｒの一側、及び他側に交番して配置される。
例えば、第１方向（Ｘ方向）及び第２方向（Ｙ方向）からなる平面上において、第１コンタクトグループは、チャンネルパターン１３２ｒ１の一側、及びチャンネルパターン１３２ｒ２の一側に配置され、第２コンタクトグループは、チャンネルパターン１３２ｒ２の他側、及びチャンネルパターン１３２ｒ３の他側に配置される。
また、第３コンタクトグループは、チャンネルパターン１３２ｒ３の一側、及びチャンネルパターン１３２ｒ４の一側に配置されるが、これに限定されるものではない。
これにより、第１～第４抵抗素子（３２１～３２４）は、直列に接続される。
【0131】
図２７～図２９においては、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の内の少なくとも一部が接続部（ＣＰ１～ＣＰ３）を介して一体的に形成されるものと示しているが、これに限定されるものではない。
例えば、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を先に形成した後に、接続部を別途に形成することもできる。
他の例として、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を形成し、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を覆う絶縁層を形成した後に、絶縁層を貫く電極を形成することもできる。
この場合、絶縁層を貫いて複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）と電気的に接続される電極を介して複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の内の少なくとも一部が電気的に接続される。
例えば、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を先に形成した後に、接続部を別途に形成することもできる。
他の例として、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を形成し、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を覆う絶縁層を形成した後に、絶縁層を貫く電極を形成することもできる。
この場合、絶縁層を貫いて複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）と電気的に接続される電極を介して複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）の内の少なくとも一部が電気的に接続される。
【0132】
いくつかの実施形態において、抵抗素子３２１～抵抗素子３２４のそれぞれは、温度に関係なく一定の抵抗値を有する。
これにより、抵抗素子３２１～抵抗素子３２４のそれぞれが、温度に関係なく一定の抵抗値を有するので、複数の抵抗素子（３２１～３２４）を直列又は並列に接続する場合にも、いくつかの実施形態による半導体素子の抵抗素子（３２０＿２）が温度に関係なく一定の抵抗値を有することができる。
従って、温度に応じた抵抗値の変化を考慮する必要なく、複数の抵抗素子（３２１～３２４）を様々な方式で接続して、温度に関係なく一定の抵抗値を有する素子を容易に設計することができる。
但し、これに限定されず、複数の抵抗素子（３２１～３２４）の内の少なくとも一部は、正の温度抵抗係数ＴＣＲを有し、他部は、負の温度抵抗係数ＴＣＲを有することもできる。
但し、この場合にも、複数の抵抗素子（３２１～３２４）の全体の抵抗は、温度に関係なく実質的に一定の抵抗値を有することができる。
これにより、抵抗素子３２１～抵抗素子３２４のそれぞれが、温度に関係なく一定の抵抗値を有するので、複数の抵抗素子（３２１～３２４）を直列又は並列に接続する場合にも、いくつかの実施形態による半導体素子の抵抗素子（３２０＿２）が温度に関係なく一定の抵抗値を有することができる。
従って、温度に応じた抵抗値の変化を考慮する必要なく、複数の抵抗素子（３２１～３２４）を様々な方式で接続して、温度に関係なく一定の抵抗値を有する素子を容易に設計することができる。
但し、これに限定されず、複数の抵抗素子（３２１～３２４）の内の少なくとも一部は、正の温度抵抗係数ＴＣＲを有し、他部は、負の温度抵抗係数ＴＣＲを有することもできる。
但し、この場合にも、複数の抵抗素子（３２１～３２４）の全体の抵抗は、温度に関係なく実質的に一定の抵抗値を有することができる。
【0133】
例えば、図３０に示すように、抵抗素子３２１は、負の温度抵抗係数ＴＣＲを有し、抵抗素子３２０は、正の温度抵抗係数ＴＣＲを有する。
その際、抵抗素子３２３及び抵抗素子３２４は、温度に関係なく実質的に一定の抵抗値を有する。
具体的には、抵抗素子３２１のチャンネルパターン１３２ｒ１の第１方向（Ｘ方向）に沿った延長長さは、抵抗素子３２３のチャンネルパターン１３２ｒ３の第１方向（Ｘ方向）に沿った延長長さより短い。
これにより、抵抗素子３２１の抵抗は、チャンネルパターン１３２ｒ１のドリフト領域による抵抗成分の影響が減少し、抵抗素子３２１の抵抗は、負の温度抵抗係数ＴＣＲを有する。
また、抵抗素子３２０のチャンネルパターン１３２ｒ２の第１方向（Ｘ方向）に沿った延長長さは、抵抗素子３２３のチャンネルパターン１３２ｒ３の第１方向（Ｘ方向）に沿った延長長さより長い。
これにより、抵抗素子３２３の抵抗は、チャンネルパターン１３２ｒ３のドリフト領域による抵抗成分の影響が増加し、抵抗素子３２３の抵抗は、正の温度抵抗係数ＴＣＲを有する。
但し、この場合にも、抵抗素子３２１の抵抗と抵抗素子３２０の抵抗の合計は、温度に関係なく実質的に一定の値を有する。
他の例として、いくつかの実施形態による抵抗素子３２４は、コンタクト電極ＣＴ１ｄとコンタクト電極ＣＴ２ｄとの間に、中間コンタクト電極をさらに含むこともできる。
その際、抵抗素子３２３及び抵抗素子３２４は、温度に関係なく実質的に一定の抵抗値を有する。
具体的には、抵抗素子３２１のチャンネルパターン１３２ｒ１の第１方向（Ｘ方向）に沿った延長長さは、抵抗素子３２３のチャンネルパターン１３２ｒ３の第１方向（Ｘ方向）に沿った延長長さより短い。
これにより、抵抗素子３２１の抵抗は、チャンネルパターン１３２ｒ１のドリフト領域による抵抗成分の影響が減少し、抵抗素子３２１の抵抗は、負の温度抵抗係数ＴＣＲを有する。
また、抵抗素子３２０のチャンネルパターン１３２ｒ２の第１方向（Ｘ方向）に沿った延長長さは、抵抗素子３２３のチャンネルパターン１３２ｒ３の第１方向（Ｘ方向）に沿った延長長さより長い。
これにより、抵抗素子３２３の抵抗は、チャンネルパターン１３２ｒ３のドリフト領域による抵抗成分の影響が増加し、抵抗素子３２３の抵抗は、正の温度抵抗係数ＴＣＲを有する。
但し、この場合にも、抵抗素子３２１の抵抗と抵抗素子３２０の抵抗の合計は、温度に関係なく実質的に一定の値を有する。
他の例として、いくつかの実施形態による抵抗素子３２４は、コンタクト電極ＣＴ１ｄとコンタクト電極ＣＴ２ｄとの間に、中間コンタクト電極をさらに含むこともできる。
【0134】
また、他の例として、図３１～図３２に示すように、複数の抵抗素子（３２１～３２４）は、並列に接続され得る。
抵抗素子３２１のコンタクト電極ＣＴ１ａ、抵抗素子３２０のコンタクト電極ＣＴ１ｂ、抵抗素子３２３のコンタクト電極ＣＴ１ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ１ｄがノードＮ４としてメインソース電極１７３ｍに電気的に接続され、抵抗素子３２１のコンタクト電極ＣＴ２ａ、抵抗素子３２０のコンタクト電極ＣＴ２ｂ、抵抗素子３２３のコンタクト電極ＣＴ２ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ２ｄがノードＮ２として感知電極ＳＥに電気的に接続される。
その際、抵抗素子３２１のコンタクト電極ＣＴ１ａは、メインソース電極１７３ｍで構成され、抵抗素子３２４のコンタクト電極ＣＴ２ｄは、感知電極ＳＥで構成されるが、これに限定されるものではない。
抵抗素子３２１のコンタクト電極ＣＴ１ａ、抵抗素子３２０のコンタクト電極ＣＴ１ｂ、抵抗素子３２３のコンタクト電極ＣＴ１ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ１ｄがノードＮ４としてメインソース電極１７３ｍに電気的に接続され、抵抗素子３２１のコンタクト電極ＣＴ２ａ、抵抗素子３２０のコンタクト電極ＣＴ２ｂ、抵抗素子３２３のコンタクト電極ＣＴ２ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ２ｄがノードＮ２として感知電極ＳＥに電気的に接続される。
その際、抵抗素子３２１のコンタクト電極ＣＴ１ａは、メインソース電極１７３ｍで構成され、抵抗素子３２４のコンタクト電極ＣＴ２ｄは、感知電極ＳＥで構成されるが、これに限定されるものではない。
【0135】
いくつかの実施形態において、抵抗素子３２１のコンタクト電極ＣＴ１ａ、抵抗素子３２０のコンタクト電極ＣＴ１ｂ、抵抗素子３２３のコンタクト電極ＣＴ１ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ１ｄは、一体的に形成される。
即ち、抵抗素子３２１のコンタクト電極ＣＴ１ａ、抵抗素子３２０のコンタクト電極ＣＴ１ｂ、抵抗素子３２３のコンタクト電極ＣＴ１ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ１ｄは、同じ工程で一体に形成され得る。
その際、抵抗素子３２１のコンタクト電極ＣＴ１ａと、抵抗素子３２０のコンタクト電極ＣＴ１ｂとの間、抵抗素子３２０のコンタクト電極ＣＴ１ｂと、抵抗素子３２３のコンタクト電極ＣＴ１ｃとの間、及び抵抗素子３２３のコンタクト電極ＣＴ１ｃと、抵抗素子３２４のコンタクト電極ＣＴ１ｄとの間は、接続部により接続される。
接続部は、分離構造物１６０及び保護層１４０と第３方向（Ｙ方向）に重畳する。
接続部は、保護層１４０の上部面を覆う。
即ち、抵抗素子３２１のコンタクト電極ＣＴ１ａ、抵抗素子３２０のコンタクト電極ＣＴ１ｂ、抵抗素子３２３のコンタクト電極ＣＴ１ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ１ｄは、同じ工程で一体に形成され得る。
その際、抵抗素子３２１のコンタクト電極ＣＴ１ａと、抵抗素子３２０のコンタクト電極ＣＴ１ｂとの間、抵抗素子３２０のコンタクト電極ＣＴ１ｂと、抵抗素子３２３のコンタクト電極ＣＴ１ｃとの間、及び抵抗素子３２３のコンタクト電極ＣＴ１ｃと、抵抗素子３２４のコンタクト電極ＣＴ１ｄとの間は、接続部により接続される。
接続部は、分離構造物１６０及び保護層１４０と第３方向（Ｙ方向）に重畳する。
接続部は、保護層１４０の上部面を覆う。
【0136】
また、抵抗素子３２１のコンタクト電極ＣＴ２ａ、抵抗素子３２０のコンタクト電極ＣＴ２ｂ、抵抗素子３２３のコンタクト電極ＣＴ２ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ２ｄは、一体的に形成される。
即ち、抵抗素子３２１のコンタクト電極ＣＴ２ａ、抵抗素子３２０のコンタクト電極ＣＴ２ｂ、抵抗素子３２３のコンタクト電極ＣＴ２ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ２ｄは、同じ工程で一体に形成され得る。
その際、抵抗素子３２１のコンタクト電極ＣＴ２ａと、抵抗素子３２０のコンタクト電極ＣＴ２ｂとの間、抵抗素子３２０のコンタクト電極ＣＴ２ｂと、抵抗素子３２３のコンタクト電極ＣＴ２ｃとの間、及び抵抗素子３２３のコンタクト電極ＣＴ２ｃと、抵抗素子３２４のコンタクト電極ＣＴ２ｄとの間は、接続部により接続される。
接続部は、分離構造物１６０及び保護層１４０と第３方向（Ｙ方向）に重畳する。
接続部は、保護層１４０の上部面を覆う。
即ち、抵抗素子３２１のコンタクト電極ＣＴ２ａ、抵抗素子３２０のコンタクト電極ＣＴ２ｂ、抵抗素子３２３のコンタクト電極ＣＴ２ｃ、及び抵抗素子３２４のコンタクト電極ＣＴ２ｄは、同じ工程で一体に形成され得る。
その際、抵抗素子３２１のコンタクト電極ＣＴ２ａと、抵抗素子３２０のコンタクト電極ＣＴ２ｂとの間、抵抗素子３２０のコンタクト電極ＣＴ２ｂと、抵抗素子３２３のコンタクト電極ＣＴ２ｃとの間、及び抵抗素子３２３のコンタクト電極ＣＴ２ｃと、抵抗素子３２４のコンタクト電極ＣＴ２ｄとの間は、接続部により接続される。
接続部は、分離構造物１６０及び保護層１４０と第３方向（Ｙ方向）に重畳する。
接続部は、保護層１４０の上部面を覆う。
【0137】
図３２においては、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）が接続部と一体的に形成されるものと示しているが、これに限定されるものではない。
例えば、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を先に形成した後に、接続部を別途に形成することもできる。
他の例として、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を形成し、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を覆う絶縁層を形成した後に、絶縁層を貫く電極を形成することもできる。
例えば、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を先に形成した後に、接続部を別途に形成することもできる。
他の例として、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を形成し、複数のコンタクト電極（ＣＴ１ａ、ＣＴ１ｂ、ＣＴ１ｃ、ＣＴ１ｄ、ＣＴ２ａ、ＣＴ２ｂ、ＣＴ２ｃ、ＣＴ２ｄ）を覆う絶縁層を形成した後に、絶縁層を貫く電極を形成することもできる。
【0138】
いくつかの実施形態において、抵抗素子３２１～抵抗素子３２４は、温度に関係なく一定の抵抗値を有する。
これにより、いくつかの実施形態による半導体素子の抵抗素子（３２０＿２）が、温度に関係なく実質的に一定の抵抗値を有することができる。
従って、複数の抵抗素子（３２１～３２４）を様々な方式で接続して、温度に関係なく一定の抵抗値を有する素子を容易に設計することができる。
いくつかの実施形態において、複数の抵抗素子（３２１～３２４）は、図２５に示すように、直列に接続されるか、図３１に示すように、並列に接続される。
但し、これに限定されず、様々な組み合わせ及び変更が可能である。
例えば、複数の抵抗素子（３２１～３２４）の少なくとも一部は、直列に接続され、残りの一部は、並列に接続されることもある。
例えば、図３３及び図３４に示すように、抵抗素子３２１と抵抗素子３２０は、並列に接続され、抵抗素子３２３及び抵抗素子３２４は、抵抗素子３２１と直列に接続されることもある。
これにより、いくつかの実施形態による半導体素子の抵抗素子（３２０＿２）が、温度に関係なく実質的に一定の抵抗値を有することができる。
従って、複数の抵抗素子（３２１～３２４）を様々な方式で接続して、温度に関係なく一定の抵抗値を有する素子を容易に設計することができる。
いくつかの実施形態において、複数の抵抗素子（３２１～３２４）は、図２５に示すように、直列に接続されるか、図３１に示すように、並列に接続される。
但し、これに限定されず、様々な組み合わせ及び変更が可能である。
例えば、複数の抵抗素子（３２１～３２４）の少なくとも一部は、直列に接続され、残りの一部は、並列に接続されることもある。
例えば、図３３及び図３４に示すように、抵抗素子３２１と抵抗素子３２０は、並列に接続され、抵抗素子３２３及び抵抗素子３２４は、抵抗素子３２１と直列に接続されることもある。
【0139】
一例として、抵抗素子３２１のコンタクト電極ＣＴ２ａ及び抵抗素子３２０のコンタクト電極ＣＴ２ｂが、ノードＮ４としてメインソース電極１７３ｍに電気的に接続され、抵抗素子３２１のコンタクト電極ＣＴ１ａ及び抵抗素子３２０のコンタクト電極ＣＴ１ｂが、抵抗素子３２３のコンタクト電極ＣＴ１ｃと電気的に接続され、抵抗素子３２３のコンタクト電極ＣＴ２ｃと抵抗素子３２４のコンタクト電極ＣＴ２ｄが、電気的に接続され、抵抗素子３２４のコンタクト電極ＣＴ１ｄが、ノードＮ２として感知電極ＳＥと電気的に接続される。
いくつかの実施形態において、抵抗素子３２１のコンタクト電極ＣＴ２ａは、メインソース電極１７３ｍで構成され、抵抗素子３２４のコンタクト電極ＣＴ１ｄは、感知電極ＳＥで構成されるが、これに限定されるものではない。
いくつかの実施形態において、抵抗素子３２１のコンタクト電極ＣＴ２ａは、メインソース電極１７３ｍで構成され、抵抗素子３２４のコンタクト電極ＣＴ１ｄは、感知電極ＳＥで構成されるが、これに限定されるものではない。
【0140】
以下、図３５及び図３６を参照して、本発明のいくつかの実施形態による半導体素子について説明する。
先に、図３５を参照すれば、本発明のいくつかの実施形態による半導体素子は、メイントランジスタ１００及び抵抗素子３２０を含み、サブトランジスタ３１０を含まない。
メイントランジスタ１００のドレイン電極Ｄには、電源電圧ＶＤが供給される、メイントランジスタ１００のソース電極Ｓは、ノードＮ６を介して抵抗素子３２０と電気的に接続される。
また、メイントランジスタ１００のソース電極Ｓは、ノードＮ６を介して感知部５００と電気的に接続される。
抵抗素子３２０は、ノードＮ６を介してメイントランジスタ１００のソース電極Ｓと電気的に接続される。
即ち、抵抗素子３２０の一端は、ノードＮ６を介してメイントランジスタ１００のメインソース電極（図３６の１７５ｓ）と電気的に接続される。
また、抵抗素子３２０の一端は、ノードＮ６を介して感知部５００と電気的に接続される。
抵抗素子３２０の他端は、電源電圧ＶＳを有する第２電源に接続される。
これにより、抵抗素子３２０の他端に電源電圧ＶＳが供給される。
電源電圧ＶＳは、例えば、グラウンド電圧である。
先に、図３５を参照すれば、本発明のいくつかの実施形態による半導体素子は、メイントランジスタ１００及び抵抗素子３２０を含み、サブトランジスタ３１０を含まない。
メイントランジスタ１００のドレイン電極Ｄには、電源電圧ＶＤが供給される、メイントランジスタ１００のソース電極Ｓは、ノードＮ６を介して抵抗素子３２０と電気的に接続される。
また、メイントランジスタ１００のソース電極Ｓは、ノードＮ６を介して感知部５００と電気的に接続される。
抵抗素子３２０は、ノードＮ６を介してメイントランジスタ１００のソース電極Ｓと電気的に接続される。
即ち、抵抗素子３２０の一端は、ノードＮ６を介してメイントランジスタ１００のメインソース電極（図３６の１７５ｓ）と電気的に接続される。
また、抵抗素子３２０の一端は、ノードＮ６を介して感知部５００と電気的に接続される。
抵抗素子３２０の他端は、電源電圧ＶＳを有する第２電源に接続される。
これにより、抵抗素子３２０の他端に電源電圧ＶＳが供給される。
電源電圧ＶＳは、例えば、グラウンド電圧である。
【0141】
これにより、メイントランジスタ１００がターンオンされる場合、電流は、メイントランジスタ１００のドレイン電極Ｄでソース電極Ｓに流れ、ノードＮ６を通過して抵抗素子３２０を通過して流れる。
その際、メイントランジスタ１００を通過して流れる電流の大きさに比例して、抵抗素子３２０で電圧降下となる。
即ち、メイントランジスタ１００を通過して流れる電流の大きさに比例して、ノードＮ６の感知電圧ＶＣＳが決定される。
従って、感知部５００は、感知した感知電圧ＶＣＳの大きさに基づいて、メイントランジスタ１００に流れる電流の大きさを算出することができる。
即ち、感知部５００は、予め貯蔵された範囲の感知電圧ＶＣＳより大きい範囲の感知電圧ＶＣＳが検出される場合、メイントランジスタ１００に過剰な電流が流れるか否かを検出することができる。
その際、メイントランジスタ１００を通過して流れる電流の大きさに比例して、抵抗素子３２０で電圧降下となる。
即ち、メイントランジスタ１００を通過して流れる電流の大きさに比例して、ノードＮ６の感知電圧ＶＣＳが決定される。
従って、感知部５００は、感知した感知電圧ＶＣＳの大きさに基づいて、メイントランジスタ１００に流れる電流の大きさを算出することができる。
即ち、感知部５００は、予め貯蔵された範囲の感知電圧ＶＣＳより大きい範囲の感知電圧ＶＣＳが検出される場合、メイントランジスタ１００に過剰な電流が流れるか否かを検出することができる。
【0142】
図３６を参照すると、本発明のいくつかの実施形態による半導体素子のメインドレイン電極１７５ｍは、図３５のメイントランジスタ１００のドレイン電極Ｄに対応し、メインゲート電極１５５ｍは、図３５のメイントランジスタ１００のゲート電極Ｇに対応し、メインソース電極１７３ｍは、図３５のメイントランジスタ１００のソース電極Ｓに対応する。
また、感知電極ＳＥは、図３５のノードＮ６に対応する地点である。
図３５及び図３６の実施形態においては、メイン素子領域ＭＡと周辺回路領域ＰＡとの間に、分離構造物１６０が配置されない。
メイン素子領域ＭＡと周辺回路領域ＰＡにメインチャンネル層１３２ｍが配置される。
メインチャンネル層１３２ｍは、メイン素子領域ＭＡの第２方向（Ｙ方向）に沿った一側から他側まで、及び周辺回路領域ＰＡの第２方向（Ｙ方向）に沿った一側から他側まで第２方向（Ｙ方向）に延長される。
また、感知電極ＳＥは、図３５のノードＮ６に対応する地点である。
図３５及び図３６の実施形態においては、メイン素子領域ＭＡと周辺回路領域ＰＡとの間に、分離構造物１６０が配置されない。
メイン素子領域ＭＡと周辺回路領域ＰＡにメインチャンネル層１３２ｍが配置される。
メインチャンネル層１３２ｍは、メイン素子領域ＭＡの第２方向（Ｙ方向）に沿った一側から他側まで、及び周辺回路領域ＰＡの第２方向（Ｙ方向）に沿った一側から他側まで第２方向（Ｙ方向）に延長される。
【0143】
いくつかの実施形態において、メインドレイン電極１７５ｍ、メインゲート電極１５５ｍ、及びメインソース電極１７３ｍは、第２方向（Ｙ方向）に沿って延長される。
例えば、メインドレイン電極１７５ｍ及びメインゲート電極１５５ｍは、メイン素子領域ＭＡの第２方向（Ｙ方向）に沿った一側から他側まで、及び周辺回路領域ＰＡの第２方向（Ｙ方向）に沿った一側から他側まで第２方向（Ｙ方向）に延長される。
メインソース電極１７３ｍは、メイン素子領域ＭＡの第２方向（Ｙ方向）に沿った一側から他側まで、及び周辺回路領域ＰＡの少なくとも一部を過ぎるように第２方向（Ｙ方向）に延長される。
メインソース電極１７３ｍの第２方向（Ｙ方向）に沿った長さは、メインドレイン電極１７５ｍの第２方向（Ｙ方向）に沿った長さ、及びメインゲート電極１５５ｍの第２方向（Ｙ方向）に沿った長さより短い。
例えば、メインドレイン電極１７５ｍ及びメインゲート電極１５５ｍは、メイン素子領域ＭＡの第２方向（Ｙ方向）に沿った一側から他側まで、及び周辺回路領域ＰＡの第２方向（Ｙ方向）に沿った一側から他側まで第２方向（Ｙ方向）に延長される。
メインソース電極１７３ｍは、メイン素子領域ＭＡの第２方向（Ｙ方向）に沿った一側から他側まで、及び周辺回路領域ＰＡの少なくとも一部を過ぎるように第２方向（Ｙ方向）に延長される。
メインソース電極１７３ｍの第２方向（Ｙ方向）に沿った長さは、メインドレイン電極１７５ｍの第２方向（Ｙ方向）に沿った長さ、及びメインゲート電極１５５ｍの第２方向（Ｙ方向）に沿った長さより短い。
【0144】
いくつかの実施形態によるチャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間に配置される。
チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間に配置されるメインチャンネル層１３２ｍ部分を意味する。
即ち、チャンネルパターン１３２ｒとメインチャンネル層１３２ｍは、一体的に形成され得る。
これに関する説明は、図１～図１１の実施例と実質的に同じであるので省略する。
周辺回路領域ＰＡにおいて、メインソース電極１７３ｍとメインゲート電極１５５ｍとの間に、分離構造物が配置されない。
即ち、メインソース電極１７３ｍとメインゲート電極１５５ｍとの間に、メインチャンネル層１３２ｍ及びバリア層１３６が配置される。
また、チャンネルパターン１３２ｒとメインチャンネル層１３２ｍとの間に、分離構造物が配置されない。
但し、これに限定されず、例えば、周辺回路領域ＰＡでメインソース電極１７３ｍとメインゲート電極１５５ｍとの間、及びチャンネルパターン１３２ｒとメインチャンネル層１３２ｍとの間に、分離構造物を配置することもできる。
チャンネルパターン１３２ｒは、感知電極ＳＥとメインソース電極１７３ｍとの間に配置されるメインチャンネル層１３２ｍ部分を意味する。
即ち、チャンネルパターン１３２ｒとメインチャンネル層１３２ｍは、一体的に形成され得る。
これに関する説明は、図１～図１１の実施例と実質的に同じであるので省略する。
周辺回路領域ＰＡにおいて、メインソース電極１７３ｍとメインゲート電極１５５ｍとの間に、分離構造物が配置されない。
即ち、メインソース電極１７３ｍとメインゲート電極１５５ｍとの間に、メインチャンネル層１３２ｍ及びバリア層１３６が配置される。
また、チャンネルパターン１３２ｒとメインチャンネル層１３２ｍとの間に、分離構造物が配置されない。
但し、これに限定されず、例えば、周辺回路領域ＰＡでメインソース電極１７３ｍとメインゲート電極１５５ｍとの間、及びチャンネルパターン１３２ｒとメインチャンネル層１３２ｍとの間に、分離構造物を配置することもできる。
【0145】
いくつかの実施形態において、チャンネルパターン１３２ｒは、サブドリフト領域ＤＴＲｓ２の抵抗を含む。
その際、サブドリフト領域抵抗は、正の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
一実施形態において、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度により異なる値を有する。
例えば、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度が上昇することにより減少する。
また、感知電極ＳＥとチャンネルパターン１３２ｒとの間の第１コンタクト界面の抵抗、及びメインソース電極１７３ｍとチャンネルパターン１３２ｒとの間の第２コンタクト界面の抵抗は、負の符号の温度抵抗係数ＴＣＲを有する。
その際、サブドリフト領域抵抗は、正の符号の温度抵抗係数（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ：ＴＣＲ）を有する。
一実施形態において、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度により異なる値を有する。
例えば、コンタクト抵抗ＲＣ１及びコンタクト抵抗ＲＣ２は、温度が上昇することにより減少する。
また、感知電極ＳＥとチャンネルパターン１３２ｒとの間の第１コンタクト界面の抵抗、及びメインソース電極１７３ｍとチャンネルパターン１３２ｒとの間の第２コンタクト界面の抵抗は、負の符号の温度抵抗係数ＴＣＲを有する。
【0146】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0147】
１００ メイントランジスタ
１１０ 基板
１２０ バッファ層
１２１ シード層
１２４ 超格子層
１２６ 高抵抗層
１３２ｍ メインチャンネル層
１３２ｒ チャンネルパターン
１３２ｓ サブチャンネル層
１３４ 二次元電子ガス
１３６ バリア層
１４０ 保護層
１５２ ゲート半導体層
１５５ｍ メインゲート電極
１５５ｓ サブゲート電極
１６０ 分離構造物
１７３ｍ メインソース電極
１７５ｍ メインドレイン電極
１７５ｓ サブドレイン電極
３００ 周辺回路素子
３１０ サブトランジスタ
３２０ 抵抗素子
５００ 感知部
１１０ 基板
１２０ バッファ層
１２１ シード層
１２４ 超格子層
１２６ 高抵抗層
１３２ｍ メインチャンネル層
１３２ｒ チャンネルパターン
１３２ｓ サブチャンネル層
１３４ 二次元電子ガス
１３６ バリア層
１４０ 保護層
１５２ ゲート半導体層
１５５ｍ メインゲート電極
１５５ｓ サブゲート電極
１６０ 分離構造物
１７３ｍ メインソース電極
１７５ｍ メインドレイン電極
１７５ｓ サブドレイン電極
３００ 周辺回路素子
３１０ サブトランジスタ
３２０ 抵抗素子
５００ 感知部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】