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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025153490
(43)【公開日】2025-10-10
(54)【発明の名称】信号伝達装置、電子機器、車両
(51)【国際特許分類】
H10D 1/20 20250101AFI20251002BHJP
【ＦＩ】
H01L27/04 L
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2024056001
(22)【出願日】2024-03-29
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】小西 遼河
(72)【発明者】
【氏名】大田 明宏
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AZ04
5F038BE07
5F038EZ20
(57)【要約】
【課題】製造ばらつきに依らず所望の特性を得る。
【解決手段】信号伝達装置は、第１及び第２チップと、両者間で絶縁通信する第３チップを備える。第１及び第２チップは、それぞれ、第１入力パッドと、第１入力パッドに入力される第１アナログ信号を第１基準電圧に応じた第１ゲインで第１デジタル信号に変換するＡＤＣと、第１デジタル信号に応じて第１パルス信号を生成する第１送信回路と、第１パルス信号を出力する第１出力パッドと、第２入力パッドと、第２入力パッドに入力される第２パルス信号に応じて第２デジタル信号を生成する第１受信回路と、第２基準電圧に応じた第２ゲインで第２デジタル信号を第２アナログ信号に変換するＤＡＣと、第２アナログ信号を出力する第２出力パッドを含む。第３チップは、第１チップの第１出力パッドから第１パルス信号を受けて第２チップの第２入力パッドに第２パルス信号を出力する。
【選択図】図１１
【解決手段】信号伝達装置は、第１及び第２チップと、両者間で絶縁通信する第３チップを備える。第１及び第２チップは、それぞれ、第１入力パッドと、第１入力パッドに入力される第１アナログ信号を第１基準電圧に応じた第１ゲインで第１デジタル信号に変換するＡＤＣと、第１デジタル信号に応じて第１パルス信号を生成する第１送信回路と、第１パルス信号を出力する第１出力パッドと、第２入力パッドと、第２入力パッドに入力される第２パルス信号に応じて第２デジタル信号を生成する第１受信回路と、第２基準電圧に応じた第２ゲインで第２デジタル信号を第２アナログ信号に変換するＤＡＣと、第２アナログ信号を出力する第２出力パッドを含む。第３チップは、第１チップの第１出力パッドから第１パルス信号を受けて第２チップの第２入力パッドに第２パルス信号を出力する。
【選択図】図１１
【特許請求の範囲】
【請求項1】
第１チップ及び第２チップと、
前記第１チップと前記第２チップとの間を絶縁しつつ信号伝達を行うように構成された第３チップと、
を備え、
前記第１チップ及び前記第２チップは、それぞれ、
第１入力パッドと、
前記第１入力パッドに入力される第１アナログ信号を第１基準電圧に応じた第１ゲインで第１デジタル信号に変換するように構成されたアナログ／デジタル変換回路と、
前記第１デジタル信号に応じて第１パルス信号を生成するように構成された第１送信回路と、
前記第１パルス信号を出力するように構成された第１出力パッドと、
第２入力パッドと、
前記第２入力パッドに入力される第２パルス信号に応じて第２デジタル信号を生成するように構成された第１受信回路と、
前記第２デジタル信号を第２基準電圧に応じた第２ゲインで第２アナログ信号に変換するように構成されたデジタル／アナログ変換回路と、
前記第２アナログ信号を出力するように構成された第２出力パッドと、
を含み、
前記第３チップは、前記第１チップの前記第１出力パッドから前記第１パルス信号の入力を受けて前記第２チップの前記第２入力パッドに前記第２パルス信号を出力する、信号伝達装置。
前記第１チップと前記第２チップとの間を絶縁しつつ信号伝達を行うように構成された第３チップと、
を備え、
前記第１チップ及び前記第２チップは、それぞれ、
第１入力パッドと、
前記第１入力パッドに入力される第１アナログ信号を第１基準電圧に応じた第１ゲインで第１デジタル信号に変換するように構成されたアナログ／デジタル変換回路と、
前記第１デジタル信号に応じて第１パルス信号を生成するように構成された第１送信回路と、
前記第１パルス信号を出力するように構成された第１出力パッドと、
第２入力パッドと、
前記第２入力パッドに入力される第２パルス信号に応じて第２デジタル信号を生成するように構成された第１受信回路と、
前記第２デジタル信号を第２基準電圧に応じた第２ゲインで第２アナログ信号に変換するように構成されたデジタル／アナログ変換回路と、
前記第２アナログ信号を出力するように構成された第２出力パッドと、
を含み、
前記第３チップは、前記第１チップの前記第１出力パッドから前記第１パルス信号の入力を受けて前記第２チップの前記第２入力パッドに前記第２パルス信号を出力する、信号伝達装置。
【請求項2】
前記第１チップ及び前記第２チップは、それぞれ、前記第１基準電圧及び前記第２基準電圧として共通の基準電圧を生成するように構成された基準電圧生成回路をさらに含む、請求項１に記載の信号伝達装置。
【請求項3】
前記第１ゲイン及び前記第２ゲインは、前記基準電圧に依存して相補的に変動する、請求項１に記載の信号伝達装置。
【請求項4】
前記第１チップ及び前記第２チップは、いずれも同一のウェハから切り出される、請求項１に記載の信号伝達装置。
【請求項5】
前記第１チップ及び前記第２チップは、それぞれ、平行な第１辺及び第２辺を持ち、
前記第１出力パッドは、前記第１辺に設けられ、前記第２入力パッドは、前記第２辺に設けられる、請求項１に記載の信号伝達装置。
前記第１出力パッドは、前記第１辺に設けられ、前記第２入力パッドは、前記第２辺に設けられる、請求項１に記載の信号伝達装置。
【請求項6】
前記第１出力パッド及び前記第２入力パッドは、前記第１辺及び前記第２辺それぞれに直交する方向に沿って直線上に配列される、請求項５に記載の信号伝達装置。
【請求項7】
前記第１チップ及び前記第２チップは、それぞれ、前記第１辺に設けられる第３入力パッドと、前記第２辺に設けられる第３出力パッドと、をさらに含み、
前記第３チップは、前記第２チップの前記第３出力パッドから第３パルス信号の入力を受けて前記第１チップの前記第３入力パッドに第４パルス信号を出力する、請求項５に記載の信号伝達装置。
前記第３チップは、前記第２チップの前記第３出力パッドから第３パルス信号の入力を受けて前記第１チップの前記第３入力パッドに第４パルス信号を出力する、請求項５に記載の信号伝達装置。
【請求項8】
前記第１チップ及び前記第２チップは、それぞれ、
前記第３パルス信号を送信するように構成された第２送信回路と、
前記第４パルス信号を受信するように構成された第２受信回路と、
をさらに含む、請求項７に記載の信号伝達装置。
前記第３パルス信号を送信するように構成された第２送信回路と、
前記第４パルス信号を受信するように構成された第２受信回路と、
をさらに含む、請求項７に記載の信号伝達装置。
【請求項9】
前記第１送信回路は、前記第３パルス信号の送信機能を備え、前記第１受信回路は、前記第４パルス信号の受信機能を備える、請求項７に記載の信号伝達装置。
【請求項10】
前記第１出力パッド及び前記第２入力パッドは、前記第１チップ及び前記第２チップそれぞれの同一の辺に設けられる、請求項１に記載の信号伝達装置。
【請求項11】
前記第１出力パッド及び前記第２入力パッドは、前記第１チップ及び前記第２チップそれぞれの表面中央部に設けられる、請求項１に記載の信号伝達装置。
【請求項12】
前記第１出力パッド及び前記第２入力パッドは、前記第１辺及び前記第２辺それぞれに平行する方向に沿って直線上に配列される、請求項１１に記載の信号伝達装置。
【請求項13】
前記第１チップ及び前記第２チップは、それぞれ、前記アナログ／デジタル変換回路、前記第１送信回路、前記第１受信回路、及び、前記デジタル／アナログ変換回路のうち、不使用回路への電力供給を停止する、請求項１に記載の信号伝達装置。
【請求項14】
請求項１～１３のいずれかに記載の信号伝達装置を備える、電子機器。
【請求項15】
請求項１４に記載の電子機器を備える、車両。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、信号伝達装置、電子機器及び車両に関する。
【背景技術】
【0002】
従来、一次回路系と二次回路系との間を電気的に絶縁しつつ、一次回路系と二次回路系との間で信号を伝達する信号伝達装置は、様々なアプリケーション（電源装置又はモータ駆動装置など）に用いられている。
【0003】
なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第２０２２／０７０９４４号
【0005】
［概要］
従来の信号伝達装置では、チップの製造ばらつきについて検討の余地があった。
従来の信号伝達装置では、チップの製造ばらつきについて検討の余地があった。
【0006】
例えば、本開示に係る信号伝達装置は、第１チップ及び第２チップと、前記第１チップと前記第２チップとの間を絶縁しつつ信号伝達を行うように構成された第３チップと、を備え、前記第１チップ及び前記第２チップは、それぞれ、第１入力パッドと、前記第１入力パッドに入力される第１アナログ信号を第１基準電圧に応じた第１ゲインで第１デジタル信号に変換するように構成されたアナログ／デジタル変換回路と、前記第１デジタル信号に応じて第１パルス信号を生成するように構成された第１送信回路と、前記第１パルス信号を出力するように構成された第１出力パッドと、第２入力パッドと、前記第２入力パッドに入力される第２パルス信号に応じて第２デジタル信号を生成するように構成された第１受信回路と、前記第２デジタル信号を第２基準電圧に応じた第２ゲインで第２アナログ信号に変換するように構成されたデジタル／アナログ変換回路と、前記第２アナログ信号を出力するように構成された第２出力パッドと、を含み、前記第３チップは、前記第１チップの前記第１出力パッドから前記第１パルス信号の入力を受けて前記第２チップの前記第２入力パッドに前記第２パルス信号を出力する。
【図面の簡単な説明】
【0007】
【0008】
［詳細な説明］
＜信号伝達装置（基本構成）＞
図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
＜信号伝達装置（基本構成）＞
図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
【0009】
コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
【0010】
パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
【0011】
バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
【0012】
バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
【0013】
ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
【0014】
バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
【0015】
バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
【0016】
パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
【0017】
ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
【0018】
トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
【0019】
より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
【0020】
このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
【0021】
なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
【0022】
このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
【0023】
なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。
【0024】
＜トランスチップ（基本構造）＞
次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
【0025】
一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
【0026】
一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
【0027】
内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
【0028】
二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
【0029】
二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
【0030】
＜トランスチップ（２チャンネル型）＞
図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
【0031】
【0032】
ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
【0033】
半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
【0034】
半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、並びに、第１主面４２及び第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
【0035】
チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
【0036】
半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
【0037】
絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
【0038】
絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
【0039】
複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
【0040】
第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
【0041】
絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
【0042】
半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
【0043】
複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
【0044】
図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
【0045】
低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
【0046】
低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
【0047】
低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
【0048】
第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
【0049】
第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
【0050】
低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
【0051】
高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
【0052】
第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
【0053】
第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
【0054】
第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
【0055】
第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
【0056】
高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
【0057】
図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
【0058】
複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
【0059】
複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
【0060】
第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
【0061】
第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
【0062】
第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
【0063】
複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
【0064】
複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
【0065】
複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
【0066】
複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
【0067】
第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
【0068】
第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
【0069】
第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
【0070】
図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
【0071】
第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
【0072】
第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
【0073】
複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
【0074】
第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
【0075】
貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
【0076】
貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
【0077】
貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
【0078】
第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
【0079】
複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
【0080】
なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
【0081】
低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
【0082】
引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
【0083】
第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
【0084】
複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
【0085】
図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
【0086】
第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
【0087】
高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
【0088】
複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
【0089】
図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
【0090】
【0091】
ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
【0092】
絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
【0093】
この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。
【0094】
絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
【0095】
ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
【0096】
浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。
【0097】
絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
【0098】
浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。
【0099】
図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
【0100】
第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
【0101】
第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
【0102】
受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar Junction Transistor］、ＭＩＳＦＥＴ［Metal Insulator Semiconductor Field Effect Transistor］、ＩＧＢＴ［Insulated Gate Bipolar Junction Transistor］およびＪＦＥＴ［Junction Field Effect Transistor］のうちの少なくとも１つを含んでいてもよい。
【0103】
図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
【0104】
デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
【0105】
シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
【0106】
シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
【0107】
シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
【0108】
このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
【0109】
シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
【0110】
複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
【0111】
複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
【0112】
複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
【0113】
シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
【0114】
図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
【0115】
フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local oxidation of silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
【0116】
分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
【0117】
分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
【0118】
外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
【0119】
本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
【0120】
図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
【0121】
無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped silicate glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
【0122】
第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
【0123】
第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron doped phosphor silicate glass）およびＰＳＧ（phosphorus silicate glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
【0124】
無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
【0125】
半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
【0126】
有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
【0127】
有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
【0128】
第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
【0129】
第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
【0130】
本発明の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
【0131】
つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
【0132】
また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
【0133】
また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
【0134】
また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
【0135】
＜トランス配列＞
図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
【0136】
トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
【0137】
また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
【0138】
なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
【0139】
すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
【0140】
また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
【0141】
ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３及びｃ４、並びに、パッドｄ３及びｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
【0142】
上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
【0143】
従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
【0144】
なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
【0145】
具体的に述べると、パッドａ１及びｂ１、パッドａ２及びｂ２、パッドａ３及びｂ３、並びに、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１及びｄ１、並びに、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
【0146】
一方、パッドａ５及びｂ５、パッドａ６及びｂ６、パッドａ７及びｂ７、並びに、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３及びｄ３、並びに、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
【0147】
ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
【0148】
このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
【0149】
なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
【0150】
また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
【0151】
また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
【0152】
もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
【0153】
＜信号伝達装置（比較例）＞
図１０は、信号伝達装置４００の比較例（＝後出の第１～第４実施形態と対比される構成例）を示す図である。本比較例の信号伝達装置４００は、一次回路系４００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系４００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系４００ｐのアナログ信号Ａ１を二次回路系４００ｓのアナログ信号Ａ２として伝達する半導体集積回路装置（いわゆる絶縁型アンプＩＣ）である。
図１０は、信号伝達装置４００の比較例（＝後出の第１～第４実施形態と対比される構成例）を示す図である。本比較例の信号伝達装置４００は、一次回路系４００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系４００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系４００ｐのアナログ信号Ａ１を二次回路系４００ｓのアナログ信号Ａ２として伝達する半導体集積回路装置（いわゆる絶縁型アンプＩＣ）である。
【0154】
なお、信号伝達装置４００は、様々な電子機器Ａ（車載機器又は医療機器など）に搭載され得る。より具体的に述べると、信号伝達装置４００は、車載用センサＡＦＥ［analog front end］又は医療用センサＡＦＥとして好適に利用され得る。
【0155】
信号伝達装置４００は、装置外部との電気的な接続を確立する手段として、外部端子Ｔ１及びＴ２を備える。外部端子Ｔ１は、アナログ信号Ａ１の外部入力を受ける。外部端子Ｔ２は、アナログ信号Ａ２を外部出力する。
【0156】
また、信号伝達装置４００は、第１チップ４１０と、第２チップ４２０と、第３チップ４３０と、を単一のパッケージに封止して成る。
【0157】
第１チップ４１０は、電源電圧ＶＣＣ１の供給を受けて動作する半導体チップである。第１チップ４１０には、アナログ／デジタル変換回路（ＡＤ［analog-to-digital］コンバータ）４１１と、送信回路４１２と、パッドＰ１及びＰ２と、が集積される。
【0158】
アナログ／デジタル変換回路４１１は、外部端子Ｔ１からパッドＰ１に入力されるアナログ信号Ａ１をデジタル信号Ｄ１に変換して送信回路４１２に出力する。パッドＰ１とアナログ／デジタル変換回路４１１との間には、アンプなどが設けられてもよい。
【0159】
送信回路４１２は、デジタル信号Ｄ１に応じた送信パルス信号Ｓ１を生成してパッドＰ２から第３チップ４３０に出力する。
【0160】
第２チップ４２０は、電源電圧ＶＣＣ２の供給を受けて動作する半導体チップである。第２チップ４２０には、受信回路４２１とデジタル／アナログ変換回路（ＤＡ［digital-to-converter］コンバータ）４２２と、パッドＰ３及びＰ４と、が集積される。
【0161】
受信回路４２１は、第３チップ４３０からパッドＰ３に入力される受信パルス信号Ｓ２に応じたデジタル信号Ｄ２を生成してデジタル／アナログ変換回路４２２に出力する。
【0162】
デジタル／アナログ変換回路４２２は、受信回路４２１から出力されるデジタル信号Ｄ２をアナログ信号Ａ２に変換してパッドＰ４から外部端子Ｔ２に出力する。デジタル／アナログ変換回路４２２とパッドＰ４との間には、アンプなどが設けられてもよい。
【0163】
第３チップ４３０には、アイソレータ４３１が集積化される。アイソレータ４３１は、送信回路４１２と受信回路４２１との間を絶縁しつつ、送信パルス信号Ｓ１を受信パルス信号Ｓ２として絶縁伝達する。アイソレータ４３１は、絶縁素子としてトランスを含んでいてもよい。
【0164】
このように、第１チップ４１０では、一次回路系４００ｐのアナログ信号Ａ１がデジタル信号Ｄ１（延いては送信パルス信号Ｓ１）に変換される。第３チップ４３０では、一次回路系４００ｐの送信パルス信号Ｓ１が二次回路系４００ｓの受信パルス信号Ｓ２として伝達される。第２チップ４２０では、受信パルス信号Ｓ２（延いてはデジタル信号Ｄ２）がアナログ信号Ａ２に変換される。信号伝達装置４００では、上記一連の信号処理より、一次回路系４００ｐから二次回路系４００ｓへの絶縁通信が実現される。
【0165】
ところで、本比較例の第１チップ４１０及び第２チップ４２０は、それぞれが担う機能に応じて個別に設計された異種チップである。例えば、第１チップ４１０は、主に一次回路系４００ｐでＡＤコンバータとしての役割を担うように専用設計されている。一方、第２チップ４２０は、主に二次回路系４００ｓでＤＡコンバータとしての役割を担うように専用設計されている。このように、第１チップ４１０及び第２チップ４２０として異種チップが搭載された構成では、第１チップ４１０及び第２チップ４２０それぞれの製造ばらつきに起因して信号伝達装置４００全体の特性ばらつきが増大し得る。
【0166】
上記の考察に鑑み、以下では、チップの製造ばらつきに依ることなく所望の特性を得ることのできる種々の実施形態が提案される。
【0167】
＜信号伝達装置（第１実施形態）＞
図１１は、信号伝達装置４００の第１実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の比較例（図１０）を基本としつつ、第１チップ４１０及び第２チップ４２０として、それぞれ、ＡＤコンバータ及びＤＡコンバータ双方の役割を担うことのできる同種チップを備えている。
図１１は、信号伝達装置４００の第１実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の比較例（図１０）を基本としつつ、第１チップ４１０及び第２チップ４２０として、それぞれ、ＡＤコンバータ及びＤＡコンバータ双方の役割を担うことのできる同種チップを備えている。
【0168】
本図に即して述べると、第１チップ４１０及び第２チップ４２０には、それぞれ、アナログ／デジタル変換回路４４１と、第１送信回路４４２と、第１受信回路４４３と、デジタル／アナログ変換回路４４４と、基準電圧生成回路４４５と、入力パッドＰＩ１及びＰＩ２と、出力パッドＰＯ１及びＰＯ２と、が集積化される。
【0169】
なお、第１チップ４１０及び第２チップ４２０は、それぞれの平面視において、互いに平行な第１辺ＳＲ及び第２辺ＳＬを持つ。入力パッドＰＩ１及びＰＩ２は、例えば、第２辺ＳＬに設けられてもよい。一方、出力パッドＰＯ１及びＰＯ２は、例えば、第１辺ＳＲに設けられてもよい。
【0170】
入力パッドＰＩ１、アナログ／デジタル変換回路４４１、第１送信回路４４２及び出力パッドＰＯ１は、第２辺ＳＬから第１辺ＳＲに向けて順に配列されている。同様に、入力パッドＰＩ２、受信回路４４３、デジタル／アナログ変換回路４４４及び出力パッドＰＯ２は、第２辺ＳＬから第１辺ＳＲに向けて順に配列されている。
【0171】
アナログ／デジタル変換回路４４１は、入力パッドＰＩ１に入力されるアナログ信号Ａ１を基準電圧ＶＲＥＦ１に応じたゲインＧ１でデジタル信号Ｄ１に変換して第１送信回路４４２に出力する。なお、入力パッドＰＩ１とアナログ／デジタル変換回路４４１との間には、アンプなどが設けられてもよい。
【0172】
第１送信回路４４２は、デジタル信号Ｄ１に応じた送信パルス信号Ｓ１を生成して出力パッドＰＯ１に出力する。
【0173】
第１受信回路４４３は、入力パッドＰＩ２に入力される受信パルス信号Ｓ２に応じたデジタル信号Ｄ２を生成してデジタル／アナログ変換回路４４４に出力する。
【0174】
デジタル／アナログ変換回路４４４は、第１受信回路４４３から出力されるデジタル信号Ｄ２を基準電圧ＶＲＥＦ２に応じたゲインＧ２でアナログ信号Ａ２に変換して出力パッドＰＯ２に出力する。なお、デジタル／アナログ変換回路４４４と出力パッドＰＯ２との間には、アンプなどが設けられてもよい。
【0175】
基準電圧生成回路４４５は、アナログ／デジタル変換回路４４１の基準電圧ＶＲＥＦ１と、デジタル／アナログ変換回路４４４の基準電圧ＶＲＥＦ２をそれぞれ生成する。基準電圧生成回路４４５は、例えば、基準電圧ＶＲＥＦ１及びＶＲＥＦ２として共通の基準電圧ＶＲＥＦを生成してもよい。
【0176】
チップ外（パッケージ内）の接続関係について述べる。第１チップ４１０の入力パッドＰＩ１は、外部端子Ｔ１に接続される。第１チップ４１０の出力パッドＰＯ１は、第３チップ４３０（特にアイソレータ４３１の入力パッド）に接続される。第１チップ４１０の入力パッドＰＩ２及び出力パッドＰＯ２は、いずれもオープン状態（又は固定電位ノードへの短絡状態）とされる。
【0177】
また、第２チップ４２０の入力パッドＰＩ１は、第３チップ４３０（特にアイソレータ４３１の出力パッド）に接続される。第２チップ４２０の出力パッドＰＯ２は、外部端子Ｔ２に接続される。第２チップ４２０の入力パッドＰＩ１及び出力パッドＰＯ１は、いずれもオープン状態（又は固定電位ノードへの短絡状態）とされる。
【0178】
このような接続により、第３チップ４３０（特にアイソレータ４３１）は、第１チップ４１０の出力パッドＰＯ１から送信パルス信号Ｓ１の入力を受けて第２チップ４２０の入力パッドＰＩ２に受信パルス信号Ｓ２を出力する。
【0179】
すなわち、第１チップ４１０は、先出の比較例（図１０）と同じく、主に一次回路系４００ｐでＡＤコンバータとしての役割を担う。この場合、第１チップ４１０では、入力パッドＰＩ１からアナログ／デジタル変換回路４４１及び第１送信回路４４２を介して出力パッドＰＯ１に至る信号伝達経路が機能していれば足りる。そのため、第１チップ４１０は、第１受信回路４４３及びデジタル／アナログ変換回路４４４を不使用とし、これらの不使用回路への電力供給を停止してもよい。
【0180】
一方、第２チップ４２０は、先出の比較例（図１０）と同様、主に二次回路系４００ｓでＤＡコンバータとしての役割を担う。この場合、第２チップ４２０では、入力パッドＰＩ２から第１受信回路４４３及びデジタル／アナログ変換回路４４４を介して出力パッドＰＯ２に至る信号伝達経路が機能していれば足りる。そのため、第２チップ４２０は、アナログ／デジタル変換回路４４１及び第１送信回路４４２を不使用とし、これらの不使用回路への電力供給を停止してもよい。
【0181】
なお、第１チップ４１０及び第２チップ４２０それぞれの役割については、専用端子又はレジスタ設定などにより任意に設定され得る。
【0182】
本実施形態の信号伝達装置４００であれば、第１チップ４１０及び第２チップ４２０として、同一のウェハから切り出されたチップ（同一ロット品）を搭載することができる。従って、第１チップ４１０及び第２チップ４２０それぞれの製造ばらつきが同じ挙動になる。具体例を挙げると、第１チップ４１０の基準電圧ＶＲＥＦ１及びＶＲＥＦ２が典型値に対して高めにばらついた場合、第２チップ４２０の基準電圧ＶＲＥＦ１及びＶＲＥＦ２も典型値に対して高めにばらつく。
【0183】
上記の挙動を考慮した設計を行うことにより、第１チップ４１０及び第２チップ４２０それぞれに製造ばらつきが生じても、これに起因する信号伝達装置４００全体の特性ばらつきを抑えることが可能となる。
【0184】
また、第１チップ４１０及び第２チップ４２０それぞれの設計・テストフローを１チップ分に削減することができる。そのため、第１チップ４１０及び第２チップ４２０それぞれの設計負荷を軽減することが可能となる。
【0185】
さらに、第１チップ４１０及び第２チップ４２０それぞれを同じ製造ラインのウェハから切り出すことができる。そのため、ウェハの管理コスト削減にも寄与し得る。
【0186】
図１２は、デジタル／アナログ変換回路４４４の一構成例を示す図である。本構成例のデジタル／アナログ変換回路４４４は、例えば、キャパシタＣ１～Ｃ５と、セレクタＳＥＬ１～ＳＥＬ４と、スイッチＳＷと、を含む。
【0187】
キャパシタＣ１～Ｃ５それぞれの第１端とスイッチＳＷの第１端は、いずれもアナログ出力信号ＡＯ（＝先出のアナログ信号Ａ２）の印加端に接続される。キャパシタＣ１～Ｃ４それぞれの第２端は、セレクタＳＥＬ１～ＳＥＬ４それぞれの共通端に接続される。セレクタＳＥＬ１～ＳＥＬ４それぞれの第１選択端とキャパシタＣ５及びスイッチＳＷそれぞれの第２端は、いずれも接地端に接続される。セレクタＳＥＬ１～ＳＥＬ４それぞれの第２端は、いずれも基準電圧ＶＲＥＦ２の印加端に接続される。セレクタＳＥＬ１～ＳＥＬ４それぞれの制御端は、いずれもデジタル入力信号ＤＩ（＝先出のデジタル信号Ｄ２）の印加端に接続される。
【0188】
本構成例のデジタル／アナログ変換回路４４４は、キャパシタＣ１～Ｃ４それぞれの第２端のうち、いずれを接地端に接続していずれを基準電圧ＶＲＥＦ２の印加端に接続するかをデジタル入力信号ＤＩに応じて切り替える。このように、基準電圧ＶＲＥＦ２を用いてキャパシタＣ１～Ｃ４を充電するときの容量比をデジタル入力信号ＤＩに応じて切り替えることにより、デジタル入力信号ＤＩに応じたアナログ出力信号ＡＯが得られる。
【0189】
なお、本構成例のデジタル／アナログ変換回路４４４では、アナログ出力信号ＡＯ（延いてはゲインＧ２）が基準電圧ＶＲＥＦ２に対して比例する。
【0190】
また、改めて図示はされないが、デジタル／アナログ変換回路４４４は、抵抗を用いて基準電圧ＶＲＥＦ２を分圧するときの抵抗比をデジタル入力信号ＤＩに応じて切り替える構成（例えばＲ－２Ｒラダー方式）とされてもよい。この場合でもアナログ出力信号ＡＯが基準電圧ＶＲＥＦ２に対して比例する。
【0191】
図１３は、アナログ／デジタル変換回路４４１の一構成例を示す図である。本構成例のアナログ／デジタル変換回路４４１は、例えば、コンパレータＣＭＰと、デジタル／アナログ変換回路ＤＡＣと、コントローラＣＴＲＬと、を含む。
【0192】
コンパレータＣＭＰは、アナログ入力信号ＡＩ（＝先出のアナログ信号Ａ１）とアナログ帰還信号ＡＦＢとを比較して比較出力信号ＣＯを生成する。
【0193】
デジタル／アナログ変換回路ＤＡＣは、デジタル出力信号ＤＯ（＝先出のデジタル信号Ｄ１）をアナログ帰還信号ＡＦＢに変換する。デジタル／アナログ変換回路ＤＡＣは、例えば、デジタル／アナログ変換回路４４４（図１２）と同一の回路構成であってもよい。
【0194】
コントローラＣＴＲＬは、比較出力信号ＣＯに基づいて、アナログ入力信号ＡＩとアナログ帰還信号ＡＦＢとが一致するようにデジタル出力信号ＤＯを生成する。
【0195】
なお、本構成例のアナログ／デジタル変換回路４４１では、アナログ帰還信号ＡＦＢが基準電圧ＶＲＥＦ１に対して比例する。そのため、デジタル出力信号ＤＯ（延いてはゲインＧ１）が基準電圧ＶＲＥＦ１に反比例する。
【0196】
このように、信号伝達装置４００では、ゲインＧ１及びＧ２が基準電圧ＶＲＥＦに依存して相補的に変動する。具体的に述べると、信号伝達装置４００では、ゲインＧ２が基準電圧ＶＲＥＦ２に対して比例し、ゲインＧ１が基準電圧ＶＲＥＦ１に対して反比例する。すなわち、ゲインＧ１及びＧ２は、次の（１）式及び（２）式で表される。また、信号伝達装置４００のトータルゲインＧは、次の（３）式で表される。
【0197】
Ｇ１＝ｋ１／ＶＲＥＦ１ （ただしｋ１は定数） … （１）
Ｇ２＝ｋ２×ＶＲＥＦ２ （ただしｋ２は定数） … （２）
Ｇ＝Ｇ１×Ｇ２ … （３）
Ｇ２＝ｋ２×ＶＲＥＦ２ （ただしｋ２は定数） … （２）
Ｇ＝Ｇ１×Ｇ２ … （３）
【0198】
ここで、第１チップ４１０と第２チップ４２０が同一のウェハから切り出されたチップ同一ロット品）である場合には、第１チップ４１０及び第２チップ４２０それぞれの製造ばらつきが同じ挙動になる。そのため、基準電圧ＶＲＥＦ１及びＶｒｅｆ２が同じようにばらつけば、トータルゲインＧのばらつきが抑えられる。
【0199】
＜信号伝達装置（第２実施形態）＞
図１４は、信号伝達装置４００の第２実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第１実施形態（図１１）を基本としつつ、第１チップ４１０及び第２チップ４２０に種々の変更が加えられている。なお、本図では不使用の信号伝達経路が破線で示されている。
図１４は、信号伝達装置４００の第２実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第１実施形態（図１１）を基本としつつ、第１チップ４１０及び第２チップ４２０に種々の変更が加えられている。なお、本図では不使用の信号伝達経路が破線で示されている。
【0200】
第１の変更点として、第１チップ４１０及び第２チップ４２０では、出力パッドＰＯ１と入力パッドＰＩ２が第１辺ＳＲ及び第２辺ＳＬそれぞれに直交する方向（本図では紙面の左右方向）に沿って直線上に配列されている。本構成であれば、第１チップ４１０の出力パッドＰＯ１から第３チップ４３０（特にアイソレータ４３１）を介して第２チップ４２０の入力パッドＰＩ２に至る信号伝達経路を最短にすることができる。従って、微小な送信パルス信号Ｓ１及び受信パルス信号Ｓ２がノイズ等の影響を受け難くなる。
【0201】
第２の変更点として、第１チップ４１０及び第２チップ４２０には、それぞれ、第２送信回路４４６と、第２受信回路４４７と、入力パッドＰＩ３と、出力パッドＰＯ３と、がさらに集積化されている。また、第３チップ４３０には、アイソレータ４３２がさらに集積化されている。
【0202】
入力パッドＰＩ３は、例えば、第１辺ＳＲに設けられてもよい。一方、出力パッドＰＯ３は、例えば、第２辺ＳＬに設けられてもよい。第２送信回路４４６は、送信パルス信号Ｓ３を生成して出力パッドＰＯ３に出力する。第２受信回路４４７は、入力パッドＰＩ３に入力される受信パルス信号Ｓ４を受信する。
【0203】
チップ外（パッケージ内）の接続関係について述べる。第１チップ４１０の入力パッドＰＩ３は、第３チップ４３０（特にアイソレータ４３２の出力パッド）に接続される。一方、第１チップ４１０の出力パッドＰＯ３は、オープン状態（又は固定電位ノードへの短絡状態）とされる。
【0204】
また、第２チップ４２０の出力パッドＰＯ３は、第３チップ４３０（特にアイソレータ４３２の入力パッド）に接続される。一方、第２チップ４２０の入力パッドＰＩ３は、オープン状態（又は固定電位ノードへの短絡状態）とされる。
【0205】
このような接続により、第３チップ４３０（特にアイソレータ４３２）は、第２チップ４２０の出力パッドＰＯ３から送信パルス信号Ｓ３の入力を受けて第１チップ４１０の入力パッドＰＩ３に受信パルス信号Ｓ４を出力する。
【0206】
本実施形態の信号伝達装置４００であれば、第１チップ４１０から第２チップ４２０への信号伝達に加えて第２チップ４２０から第１チップ４１０への信号伝達も可能となる。例えば、第２チップ４２０から第１チップ４１０に対してクロック信号を伝達することにより、第１チップ４１０のアナログ／デジタル変換回路４４１と第２チップ４２０のデジタル／アナログ変換回路４４４とを同期させることが可能となる。
【0207】
なお、本実施形態では、第１チップ４１０の第１受信回路４４３、デジタル／アナログ変換回路４４４及び第２送信回路４４６と、第２チップ４２０のアナログ／デジタル変換回路４４１、第１送信回路４４２及び第２受信回路４４７とがいずれも不使用となる。そのため、これらの回路ブロックへの電力供給が停止されてもよい。
【0208】
また、第２チップ４２０の第１送信回路４４２と第１チップ４１０の第１受信回路４４３を不使用とせず、第２チップ４２０から第１チップ４１０への信号伝達手段として活用することも不可能ではない。ただし、第２チップ４２０の出力パッドＰＯ１と第１チップ４１０の入力パッドＰＩ２は、いずれも第３チップ４３０に対向していない。そのため、第２チップ４２０の出力パッドＰＯ１から第３チップ４３０（特にアイソレータ４３２）を介して第１チップ４１０の入力パッドＰＩ２に至る信号伝達経路が非常に長くなる。その結果、送信パルス信号Ｓ３及び受信パルス信号Ｓ４がノイズ等の影響を受け易くなる。
【0209】
これに対して、第２チップ４２０の出力パッドＰＯ３と第１チップ４１０の入力パッドＰＩ３は、いずれも第３チップ４３０に対向している。特に、第１チップ４１０及び第２チップ４２０では、出力パッドＰＯ３と入力パッドＰＩ３が第１辺ＳＲ及び第２辺ＳＬそれぞれに直交する方向（本図では紙面の左右方向）に沿って直線上に配列されている。本構成であれば、第２チップ４２０の出力パッドＰＯ３から第３チップ４３０（特にアイソレータ４３２）を介して第１チップ４１０の入力パッドＰＩ３に至る信号伝達経路を最短にすることができる。従って、微小な送信パルス信号Ｓ３及び受信パルス信号Ｓ４がパッド間におけるノイズ等の影響を受け難くなる。
【0210】
＜信号伝達装置（第３実施形態）＞
図１５は、信号伝達装置４００の第３実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第２実施形態（図１４）を基本としつつ、先出の第２送信回路４４６及び第２受信回路４４７が省略されている。なお、本図でも不使用の信号伝達経路が破線で示されている。
図１５は、信号伝達装置４００の第３実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第２実施形態（図１４）を基本としつつ、先出の第２送信回路４４６及び第２受信回路４４７が省略されている。なお、本図でも不使用の信号伝達経路が破線で示されている。
【0211】
第１送信回路４４２は、第２送信回路４４６の省略に伴い、送信パルス信号Ｓ１の送信機能に加えて、送信パルス信号Ｓ３の送信機能（＝第２送信回路４４６の代替機能）を備える。本図に即して述べると、第１チップ４１０の第１送信回路４４２は、先述の通り、送信パルス信号Ｓ１を出力パッドＰＯ１に出力する。一方、第２チップ４２０の第１送信回路４４２は、送信パルス信号Ｓ３を出力パッドＰＯ３に出力する。このように、第１送信回路４４２は、出力ノードが第１辺ＳＲ及び第２辺ＳＬの双方に引き出されている。
【0212】
第１受信回路４４３は、第２受信回路４４７の省略に伴い、受信パルス信号Ｓ２の受信機能に加えて、受信パルス信号Ｓ４の受信機能（＝第２受信回路４４７の代替機能）を備える。本図に即して述べると、第２チップ４２０の第１受信回路４４３は、先述の通り、入力パッドＰＩ２から受信パルス信号Ｓ２の入力を受ける。一方、第１チップ４１０の第１受信回路４４３は、入力パッドＰＩ３から受信パルス信号Ｓ４の入力を受ける。このように、第１受信回路４４３は、その入力ノードが第１辺ＳＲ及び第２辺ＳＬの双方に引き出されている。
【0213】
本実施形態の信号伝達装置４００であれば、先出の第２実施形態（図１４）と異なり、第２送信回路４４６及び第２受信回路４４７を要することなく、第２チップ４２０から第１チップ４１０への信号伝達を行うことができる。また、本実施形態の信号伝達装置４００であれば、第２チップ４２０の出力パッドＰＯ３から第３チップ４３０（特にアイソレータ４３２）を介して第１チップ４１０の入力パッドＰＩ３に至る信号伝達経路を最短にすることができる。従って、送信パルス信号Ｓ３及び受信パルス信号Ｓ４がパッド間におけるノイズ等の影響を受け難くなる。この点については、先出の第２実施形態（図１４）と同様である。
【0214】
＜信号伝達装置（第４実施形態）＞
図１６は、信号伝達装置４００の第４実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第１実施形態（図１１）を基本としつつ、第１受信回路４４３、デジタル／アナログ変換回路４４４、入力パッドＰＩ２及び出力パッドＰＯ２の配置に変更が加えられている。なお、本図でも不使用の信号伝達経路が破線で示されている。
図１６は、信号伝達装置４００の第４実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第１実施形態（図１１）を基本としつつ、第１受信回路４４３、デジタル／アナログ変換回路４４４、入力パッドＰＩ２及び出力パッドＰＯ２の配置に変更が加えられている。なお、本図でも不使用の信号伝達経路が破線で示されている。
【0215】
本図に即して述べると、入力パッドＰＩ１及び出力パッドＰＯ２は、例えば、第２辺ＳＬに設けられてもよい。一方、入力パッドＰＩ２及び出力パッドＰＯ１は、例えば、第１辺ＳＲに設けられてもよい。
【0216】
入力パッドＰＩ１、アナログ／デジタル変換回路４４１、第１送信回路４４２及び出力パッドＰＯ１は、先述の通り、第２辺ＳＬから第１辺ＳＲに向けて順に配列されている。一方、入力パッドＰＩ２、受信回路４４３、デジタル／アナログ変換回路４４４及び出力パッドＰＯ２は、先とは逆に、第１辺ＳＲから第２辺ＳＬに向けて順に配列されている。
【0217】
第１送信回路４４２は、先出の第３実施形態（図１５）と同様、送信パルス信号Ｓ１の送信機能に加えて、送信パルス信号Ｓ３の送信機能（＝第２送信回路４４６の代替機能）を備える。また、第１受信回路４４３は、先出の第３実施形態（図１５）と同様、受信パルス信号Ｓ２の受信機能に加えて、受信パルス信号Ｓ４の受信機能（＝第２受信回路４４７の代替機能）を備える。
【0218】
さらに、本実施形態の信号伝達装置４００では、第２チップ４２０が先出の第１実施形態（図１１）に対して上下反転された状態で搭載されている。
【0219】
チップ外（パッケージ内）の接続関係について述べる。第１チップ４１０の入力パッドＰＩ２は、第３チップ４３０（特にアイソレータ４３２の出力パッド）に接続される。一方、第１チップ４１０の出力パッドＰＯ２は、オープン状態（又は固定電位ノードへの短絡状態）とされる。
【0220】
また、第２チップ４２０の出力パッドＰＯ１は、第３チップ４３０（特にアイソレータ４３２の入力パッド）に接続される。一方、第２チップ４２０の入力パッドＰＩ１は、オープン状態（又は固定電位ノードへの短絡状態）とされる。
【0221】
このような接続により、第３チップ４３０（特にアイソレータ４３２）は、第２チップ４２０の出力パッドＰＯ１から送信パルス信号Ｓ３の入力を受けて第１チップ４１０の入力パッドＰＩ２に受信パルス信号Ｓ４を出力する。
【0222】
本実施形態の信号伝達装置４００であれば、第２実施形態（図１４）と異なり、第２送信回路４４６及び第２受信回路４４７を要することなく、第２チップ４２０から第１チップ４１０への信号伝達を行うことができる。また、送信パルス信号Ｓ３及び受信パルス信号Ｓ４がノイズ等の影響を受け難い点は、第２実施形態（図１４）及び第３実施形態（図１５）と同様である。さらに、第３実施形態（図１５）と比べて、第１チップ４１０及び第２チップ４２０それぞれの内部における信号伝達経路も最短とすることができる。
【0223】
＜信号伝達装置（第５実施形態）＞
図１７は、信号伝達装置４００の第５実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第２実施形態（図１４）を基本としつつ、出力パッドＰＯ１、入力パッドＰＩ２及び出力パッドＰＯ３それぞれの配置が変更されている。
図１７は、信号伝達装置４００の第５実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第２実施形態（図１４）を基本としつつ、出力パッドＰＯ１、入力パッドＰＩ２及び出力パッドＰＯ３それぞれの配置が変更されている。
【0224】
例えば、出力パッドＰＯ１、入力パッドＰＩ２及び出力パッドＰＯ３は、第１チップ４１０及び第２チップ４２０それぞれの表面中央部に配置されている。本図に即して述べると、上記の表面中央部は、第１チップ４１０及び第２チップ４２０それぞれの第１辺ＳＲ及び第２辺ＳＬから略等しい距離だけ隔てた領域として理解され得る。
【0225】
特に、出力パッドＰＯ１、入力パッドＰＩ２及び出力パッドＰＯ３は、第１チップ４１０及び第２チップ４２０それぞれの第１辺ＳＲ及び第２辺ＳＬに平行する方向（本図では紙面の上下方向）に沿って直線上に配列されている。
【0226】
本実施形態の信号伝達装置４００であれば、出力パッドＰＯ１、入力パッドＰＩ２及び出力パッドＰＯ３に対して、第１チップ４１０及び第２チップ４２０それぞれの左右両側からワイヤボンディングすることが可能となる。従って、第１チップ４１０又は第２チップ４２０の反転配置を要することなくチップ外部のワイヤ長及びチップ内部の配線長がいずれも短縮され得る。また、第１チップ４１０及び第２チップ４２０それぞれの入出力パッド数及び回路ブロック数を削減することも可能となる。
【0227】
なお、本実施形態の信号伝達装置４００では、先の第２実施形態（図１４）と異なり、第２受信回路４４７が省略されている。すなわち、第１受信回路４４３は、第１チップ４１０から第２チップ４２０への信号伝達時だけでなく、第２チップ４２０から第１チップ４１０への信号伝達時にも共通して用いられる。
【0228】
また、改めて図示はされないが、第２受信回路４４７ではなく、第２送信回路４４６が省略されてもよい。或いは、先出の第３実施形態（図１５）に倣い、第２送信回路４４６と第２受信回路４４７の双方が省略されてもよい。
【0229】
＜車両への適用＞
図１８は、車両の外観を示す図である。本構成例の車両Ｂは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。
図１８は、車両の外観を示す図である。本構成例の車両Ｂは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。
【0230】
車両Ｂには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。
【0231】
なお、先に説明した信号伝達装置２００及び４００は、車両Ｂに搭載される電子機器のいずれにも組み込むことが可能である。
【0232】
＜付記＞
本開示に係る信号伝達装置であれば、チップの製造ばらつきに依ることなく所望の特性を得ることができる。以下では、本開示について付記する。
本開示に係る信号伝達装置であれば、チップの製造ばらつきに依ることなく所望の特性を得ることができる。以下では、本開示について付記する。
【0233】
［付記１］
第１チップ（４１０）及び第２チップ（４２０）と、
前記第１チップ（４１０）と前記第２チップ（４２０）との間を絶縁しつつ信号伝達を行うように構成された第３チップ（４３０）と、
を備え、
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、
第１入力パッド（ＰＩ１）と、
前記第１入力パッド（ＰＩ１）に入力される第１アナログ信号（Ａ１）を第１基準電圧（ＶＲＥＦ１）に応じた第１ゲイン（Ｇ１）で第１デジタル信号（Ｄ１）に変換するように構成されたアナログ／デジタル変換回路（４４１）と、
前記第１デジタル信号（Ｄ１）に応じて第１パルス信号（Ｓ１）を生成するように構成された第１送信回路（４４２）と、
前記第１パルス信号（Ｓ１）を出力するように構成された第１出力パッド（ＰＯ１）と、
第２入力パッド（ＰＩ２）と、
前記第２入力パッド（ＰＩ２）に入力される第２パルス信号（Ｓ２）に応じて第２デジタル信号（Ｄ２）を生成するように構成された第１受信回路（４４３）と、
前記第２デジタル信号（Ｄ２）を第２基準電圧（ＶＲＥＦ２）に応じた第２ゲイン（Ｇ２）で第２アナログ信号（Ａ２）に変換するように構成されたデジタル／アナログ変換回路（４４４）と、
前記第２アナログ信号（Ａ２）を出力するように構成された第２出力パッド（ＰＯ２）と、
を含み、
前記第３チップ（４３０）は、前記第１チップ（４１０）の前記第１出力パッド（ＰＯ１）から前記第１パルス信号（Ｓ１）の入力を受けて前記第２チップ（４２０）の前記第２入力パッド（ＰＩ２）に前記第２パルス信号（Ｓ２）を出力する、信号伝達装置（４００）。
第１チップ（４１０）及び第２チップ（４２０）と、
前記第１チップ（４１０）と前記第２チップ（４２０）との間を絶縁しつつ信号伝達を行うように構成された第３チップ（４３０）と、
を備え、
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、
第１入力パッド（ＰＩ１）と、
前記第１入力パッド（ＰＩ１）に入力される第１アナログ信号（Ａ１）を第１基準電圧（ＶＲＥＦ１）に応じた第１ゲイン（Ｇ１）で第１デジタル信号（Ｄ１）に変換するように構成されたアナログ／デジタル変換回路（４４１）と、
前記第１デジタル信号（Ｄ１）に応じて第１パルス信号（Ｓ１）を生成するように構成された第１送信回路（４４２）と、
前記第１パルス信号（Ｓ１）を出力するように構成された第１出力パッド（ＰＯ１）と、
第２入力パッド（ＰＩ２）と、
前記第２入力パッド（ＰＩ２）に入力される第２パルス信号（Ｓ２）に応じて第２デジタル信号（Ｄ２）を生成するように構成された第１受信回路（４４３）と、
前記第２デジタル信号（Ｄ２）を第２基準電圧（ＶＲＥＦ２）に応じた第２ゲイン（Ｇ２）で第２アナログ信号（Ａ２）に変換するように構成されたデジタル／アナログ変換回路（４４４）と、
前記第２アナログ信号（Ａ２）を出力するように構成された第２出力パッド（ＰＯ２）と、
を含み、
前記第３チップ（４３０）は、前記第１チップ（４１０）の前記第１出力パッド（ＰＯ１）から前記第１パルス信号（Ｓ１）の入力を受けて前記第２チップ（４２０）の前記第２入力パッド（ＰＩ２）に前記第２パルス信号（Ｓ２）を出力する、信号伝達装置（４００）。
【0234】
［付記２］
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、前記第１基準電圧（ＶＲＥＦ１）及び前記第２基準電圧（ＶＲＥＦ２）として共通の基準電圧（ＶＲＥＦ）を生成するように構成された基準電圧生成回路（４４５）をさらに含む、付記１に記載の信号伝達装置（４００）。
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、前記第１基準電圧（ＶＲＥＦ１）及び前記第２基準電圧（ＶＲＥＦ２）として共通の基準電圧（ＶＲＥＦ）を生成するように構成された基準電圧生成回路（４４５）をさらに含む、付記１に記載の信号伝達装置（４００）。
【0235】
［付記３］
前記第１ゲイン（Ｇ１）及び前記第２ゲイン（Ｇ２）は、前記基準電圧（ＶＲＥＦ）に依存して相補的に変動する、付記１又は２に記載の信号伝達装置（４００）。
前記第１ゲイン（Ｇ１）及び前記第２ゲイン（Ｇ２）は、前記基準電圧（ＶＲＥＦ）に依存して相補的に変動する、付記１又は２に記載の信号伝達装置（４００）。
【0236】
［付記４］
前記第１チップ（４１０）及び前記第２チップ（４２０）は、いずれも同一のウェハから切り出される、付記１～３のいずれかに記載の信号伝達装置（４００）。
前記第１チップ（４１０）及び前記第２チップ（４２０）は、いずれも同一のウェハから切り出される、付記１～３のいずれかに記載の信号伝達装置（４００）。
【0237】
［付記５］
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、平行な第１辺（ＳＲ）及び第２辺（ＳＬ）を持ち、
前記第１出力パッド（ＰＯ１）は、前記第１辺（ＳＲ）に設けられ、前記第２入力パッド（ＰＩ２）は、前記第２辺（ＳＬ）に設けられる、付記１～４のいずれかに記載の信号伝達装置（４００）。
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、平行な第１辺（ＳＲ）及び第２辺（ＳＬ）を持ち、
前記第１出力パッド（ＰＯ１）は、前記第１辺（ＳＲ）に設けられ、前記第２入力パッド（ＰＩ２）は、前記第２辺（ＳＬ）に設けられる、付記１～４のいずれかに記載の信号伝達装置（４００）。
【0238】
［付記６］
前記第１出力パッド（ＰＯ１）及び前記第２入力パッド（ＰＩ２）は、前記第１辺（ＳＲ）及び前記第２辺（ＳＬ）それぞれに直交する方向に沿って直線上に配列される、付記５に記載の信号伝達装置（４００）。
前記第１出力パッド（ＰＯ１）及び前記第２入力パッド（ＰＩ２）は、前記第１辺（ＳＲ）及び前記第２辺（ＳＬ）それぞれに直交する方向に沿って直線上に配列される、付記５に記載の信号伝達装置（４００）。
【0239】
［付記７］
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、前記第１辺（ＳＲ）に設けられる第３入力パッド（ＰＩ３）と、前記第２辺（ＳＬ）に設けられる第３出力パッド（ＰＯ３）と、をさらに含み、
前記第３チップ（４３０）は、前記第２チップ（４２０）の前記第３出力パッド（ＰＯ３）から第３パルス信号（Ｓ３）の入力を受けて前記第１チップ（４１０）の前記第３入力パッド（ＰＩ３）に第４パルス信号（Ｓ４）を出力する、付記５又は６に記載の信号伝達装置（４００）。
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、前記第１辺（ＳＲ）に設けられる第３入力パッド（ＰＩ３）と、前記第２辺（ＳＬ）に設けられる第３出力パッド（ＰＯ３）と、をさらに含み、
前記第３チップ（４３０）は、前記第２チップ（４２０）の前記第３出力パッド（ＰＯ３）から第３パルス信号（Ｓ３）の入力を受けて前記第１チップ（４１０）の前記第３入力パッド（ＰＩ３）に第４パルス信号（Ｓ４）を出力する、付記５又は６に記載の信号伝達装置（４００）。
【0240】
［付記８］
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、
前記第３パルス信号（Ｓ３）を送信するように構成された第２送信回路（４４６）と、
前記第４パルス信号（Ｓ４）を受信するように構成された第２受信回路（４４７）と、
をさらに含む、付記７に記載の信号伝達装置（４００）。
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、
前記第３パルス信号（Ｓ３）を送信するように構成された第２送信回路（４４６）と、
前記第４パルス信号（Ｓ４）を受信するように構成された第２受信回路（４４７）と、
をさらに含む、付記７に記載の信号伝達装置（４００）。
【0241】
［付記９］
前記第１送信回路（４４２）は、前記第３パルス信号（Ｓ３）の送信機能を備え、前記第１受信回路（４４３）は、前記第４パルス信号（Ｓ４）の受信機能を備える、付記７に記載の信号伝達装置（４００）。
前記第１送信回路（４４２）は、前記第３パルス信号（Ｓ３）の送信機能を備え、前記第１受信回路（４４３）は、前記第４パルス信号（Ｓ４）の受信機能を備える、付記７に記載の信号伝達装置（４００）。
【0242】
［付記１０］
前記第１出力パッド（ＰＯ１）及び前記第２入力パッド（ＰＩ２）は、前記第１チップ（４１０）及び前記第２チップ（４２０）それぞれの同一の辺に設けられる、付記１～４のいずれかに記載の信号伝達装置（４００）。
前記第１出力パッド（ＰＯ１）及び前記第２入力パッド（ＰＩ２）は、前記第１チップ（４１０）及び前記第２チップ（４２０）それぞれの同一の辺に設けられる、付記１～４のいずれかに記載の信号伝達装置（４００）。
【0243】
［付記１１］
前記第１出力パッド（ＰＯ１）及び前記第２入力パッド（ＰＩ２）は、前記第１チップ（４１０）及び前記第２チップ（４２０）それぞれの表面中央部に設けられる、付記１～４のいずれかに記載の信号伝達装置（４００）。
前記第１出力パッド（ＰＯ１）及び前記第２入力パッド（ＰＩ２）は、前記第１チップ（４１０）及び前記第２チップ（４２０）それぞれの表面中央部に設けられる、付記１～４のいずれかに記載の信号伝達装置（４００）。
【0244】
［付記１２］
前記第１出力パッド（ＰＯ１）及び前記第２入力パッド（ＰＩ２）は、前記第１辺（ＳＲ）及び前記第２辺（ＳＬ）それぞれに平行する方向に沿って直線上に配列される、付記１１に記載の信号伝達装置（４００）。
前記第１出力パッド（ＰＯ１）及び前記第２入力パッド（ＰＩ２）は、前記第１辺（ＳＲ）及び前記第２辺（ＳＬ）それぞれに平行する方向に沿って直線上に配列される、付記１１に記載の信号伝達装置（４００）。
【0245】
［付記１３］
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、前記アナログ／デジタル変換回路（４４１）、前記第１送信回路（４４２）、前記第１受信回路（４４３）、及び、前記デジタル／アナログ変換回路（４４４）のうち、不使用回路への電力供給を停止する、付記１～１２のいずれかに記載の信号伝達装置（４００）。
前記第１チップ（４１０）及び前記第２チップ（４２０）は、それぞれ、前記アナログ／デジタル変換回路（４４１）、前記第１送信回路（４４２）、前記第１受信回路（４４３）、及び、前記デジタル／アナログ変換回路（４４４）のうち、不使用回路への電力供給を停止する、付記１～１２のいずれかに記載の信号伝達装置（４００）。
【0246】
［付記１４］
付記１～１３のいずれかに記載の信号伝達装置（４００）を備える、電子機器（Ａ）。
付記１～１３のいずれかに記載の信号伝達装置（４００）を備える、電子機器（Ａ）。
【0247】
［付記１５］
付記１４に記載の電子機器（Ａ）を備える、車両（Ｂ）。
付記１４に記載の電子機器（Ａ）を備える、車両（Ｂ）。
【0248】
＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【0249】
５ 半導体装置
１１、１１Ａ～１１Ｆ 低電位端子
１２、１２Ａ～１２Ｆ 高電位端子
２１、２１Ａ～２１Ｄ 変圧器（トランス）
２２ 低電位コイル（一次側コイル）
２３ 高電位コイル（二次側コイル）
２４ 第１内側末端
２５ 第１外側末端
２６ 第１螺旋部
２７ 第２内側末端
２８ 第２外側末端
２９ 第２螺旋部
３１ 第１低電位配線
３２ 第２低電位配線
３３ 第１高電位配線
３４ 第２高電位配線
４１ 半導体チップ
４２ 第１主面
４３ 第２主面
４４Ａ～４４Ｄ チップ側壁
４５ 第１機能デバイス
５１ 絶縁層
５２ 絶縁主面
５３Ａ～５３Ｄ 絶縁側壁
５５ 最下絶縁層
５６ 最上絶縁層
５７ 層間絶縁層
５８ 第１絶縁層
５９ 第２絶縁層
６０ 第２機能デバイス
６１ シール導体
６２ デバイス領域
６３ 外側領域
６４ シールプラグ導体
６５ シールビア導体
６６ 第１内側領域
６７ 第２内側領域
７１ 貫通配線
７２ 低電位接続配線
７３ 引き出し配線
７４ 第１接続プラグ電極
７５ 第２接続プラグ電極
７６ パッドプラグ電極
７７ 基板プラグ電極
７８ 第１電極層
７９ 第２電極層
８０ 配線プラグ電極
８１ 高電位接続配線
８２ パッドプラグ電極
８５ ダミーパターン
８６ 高電位ダミーパターン
８７ 第１高電位ダミーパターン
８８ 第２高電位ダミーパターン
８９ 第１領域
９０ 第２領域
９１ 第３領域
９２ 第１接続部
９３ 第１パターン
９４ 第２パターン
９５ 第３パターン
９６ 第１外周ライン
９７ 第２外周ライン
９８ 第１中間ライン
９９ 第１接続ライン
１００ スリット
１３０ 分離構造
１４０ 無機絶縁層
１４１ 第１無機絶縁層
１４２ 第２無機絶縁層
１４３ 低電位パッド開口
１４４ 高電位パッド開口
１４５ 有機絶縁層
１４６ 第１部分
１４７ 第２部分
１４８ 低電位端子開口
１４９ 高電位端子開口
２００ 信号伝達装置
２００ｐ 一次回路系
２００ｓ 二次回路系
２１０ コントローラチップ（第１チップ）
２１１ パルス送信回路（パルスジェネレータ）
２１２、２１３ バッファ
２２０ ドライバチップ（第２チップ）
２２１、２２２ バッファ
２２３ パルス受信回路（ＲＳフリップフロップ）
２２４ ドライバ
２３０ トランスチップ（第３チップ）
２３０ａ 第１配線層（下層）
２３０ｂ 第２配線層（上層）
２３１、２３２ トランス
２３１ｐ、２３２ｐ 一次側コイル
２３１ｓ、２３２ｓ 二次側コイル
３００ トランスチップ
３０１ 第１トランス
３０２ 第２トランス
３０３ 第３トランス
３０４ 第４トランス
３０５ 第１ガードリング
３０６ 第２ガードリング
４００ 信号伝達装置
４００ｐ 一次回路系
４００ｓ 二次回路系
４１０ 第１チップ
４１１ アナログ／デジタル変換回路
４１２ 送信回路
４２０ 第２チップ
４２１ 受信回路
４２２ デジタル／アナログ変換回路
４３０ 第３チップ
４３１、４３２ アイソレータ
４４１ アナログ／デジタル変換回路
４４２ 第１送信回路
４４３ 第１受信回路
４４４ デジタル／アナログ変換回路
４４５ 基準電圧生成回路
４４６ 第２送信回路
４４７ 第２受信回路
ａ１～ａ８ パッド（第１の電流供給用パッドに相当）
ｂ１～ｂ８ パッド（第１の電圧測定用パッドに相当）
ｃ１～ｃ４ パッド（第２の電流供給用パッドに相当）
ｄ１～ｄ４ パッド（第２の電圧測定用パッドに相当）
ｅ１、ｅ２ パッド
Ａ 電子機器
Ｂ 車両
Ｃ１～Ｃ５ キャパシタ
ＣＭＰ コンパレータ
ＣＴＲＬ コントローラ
ＤＡＣ デジタル／アナログ変換回路
Ｌ１ｐ、Ｌ２ｐ 一次側コイル
Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ 二次側コイル
Ｐ１～Ｐ４ パッド
ＰＩ１、ＰＩ２、ＰＩ３ 入力パッド
ＰＯ１、ＰＯ２、ＰＯ３ 出力パッド
ＳＥＬ１～ＳＥＬ４ セレクタ
ＳＬ 第２辺
ＳＲ 第１辺
ＳＷ スイッチ
Ｔ１、Ｔ２ 外部端子
Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６ 外部端子
Ｘ 第１方向
Ｘ２１、Ｘ２２、Ｘ２３ 内部端子
Ｙ 第２方向
Ｙ２１、Ｙ２２、Ｙ２３ 配線
Ｚ 法線方向
Ｚ２１、Ｚ２２、Ｚ２３ ビア
１１、１１Ａ～１１Ｆ 低電位端子
１２、１２Ａ～１２Ｆ 高電位端子
２１、２１Ａ～２１Ｄ 変圧器（トランス）
２２ 低電位コイル（一次側コイル）
２３ 高電位コイル（二次側コイル）
２４ 第１内側末端
２５ 第１外側末端
２６ 第１螺旋部
２７ 第２内側末端
２８ 第２外側末端
２９ 第２螺旋部
３１ 第１低電位配線
３２ 第２低電位配線
３３ 第１高電位配線
３４ 第２高電位配線
４１ 半導体チップ
４２ 第１主面
４３ 第２主面
４４Ａ～４４Ｄ チップ側壁
４５ 第１機能デバイス
５１ 絶縁層
５２ 絶縁主面
５３Ａ～５３Ｄ 絶縁側壁
５５ 最下絶縁層
５６ 最上絶縁層
５７ 層間絶縁層
５８ 第１絶縁層
５９ 第２絶縁層
６０ 第２機能デバイス
６１ シール導体
６２ デバイス領域
６３ 外側領域
６４ シールプラグ導体
６５ シールビア導体
６６ 第１内側領域
６７ 第２内側領域
７１ 貫通配線
７２ 低電位接続配線
７３ 引き出し配線
７４ 第１接続プラグ電極
７５ 第２接続プラグ電極
７６ パッドプラグ電極
７７ 基板プラグ電極
７８ 第１電極層
７９ 第２電極層
８０ 配線プラグ電極
８１ 高電位接続配線
８２ パッドプラグ電極
８５ ダミーパターン
８６ 高電位ダミーパターン
８７ 第１高電位ダミーパターン
８８ 第２高電位ダミーパターン
８９ 第１領域
９０ 第２領域
９１ 第３領域
９２ 第１接続部
９３ 第１パターン
９４ 第２パターン
９５ 第３パターン
９６ 第１外周ライン
９７ 第２外周ライン
９８ 第１中間ライン
９９ 第１接続ライン
１００ スリット
１３０ 分離構造
１４０ 無機絶縁層
１４１ 第１無機絶縁層
１４２ 第２無機絶縁層
１４３ 低電位パッド開口
１４４ 高電位パッド開口
１４５ 有機絶縁層
１４６ 第１部分
１４７ 第２部分
１４８ 低電位端子開口
１４９ 高電位端子開口
２００ 信号伝達装置
２００ｐ 一次回路系
２００ｓ 二次回路系
２１０ コントローラチップ（第１チップ）
２１１ パルス送信回路（パルスジェネレータ）
２１２、２１３ バッファ
２２０ ドライバチップ（第２チップ）
２２１、２２２ バッファ
２２３ パルス受信回路（ＲＳフリップフロップ）
２２４ ドライバ
２３０ トランスチップ（第３チップ）
２３０ａ 第１配線層（下層）
２３０ｂ 第２配線層（上層）
２３１、２３２ トランス
２３１ｐ、２３２ｐ 一次側コイル
２３１ｓ、２３２ｓ 二次側コイル
３００ トランスチップ
３０１ 第１トランス
３０２ 第２トランス
３０３ 第３トランス
３０４ 第４トランス
３０５ 第１ガードリング
３０６ 第２ガードリング
４００ 信号伝達装置
４００ｐ 一次回路系
４００ｓ 二次回路系
４１０ 第１チップ
４１１ アナログ／デジタル変換回路
４１２ 送信回路
４２０ 第２チップ
４２１ 受信回路
４２２ デジタル／アナログ変換回路
４３０ 第３チップ
４３１、４３２ アイソレータ
４４１ アナログ／デジタル変換回路
４４２ 第１送信回路
４４３ 第１受信回路
４４４ デジタル／アナログ変換回路
４４５ 基準電圧生成回路
４４６ 第２送信回路
４４７ 第２受信回路
ａ１～ａ８ パッド（第１の電流供給用パッドに相当）
ｂ１～ｂ８ パッド（第１の電圧測定用パッドに相当）
ｃ１～ｃ４ パッド（第２の電流供給用パッドに相当）
ｄ１～ｄ４ パッド（第２の電圧測定用パッドに相当）
ｅ１、ｅ２ パッド
Ａ 電子機器
Ｂ 車両
Ｃ１～Ｃ５ キャパシタ
ＣＭＰ コンパレータ
ＣＴＲＬ コントローラ
ＤＡＣ デジタル／アナログ変換回路
Ｌ１ｐ、Ｌ２ｐ 一次側コイル
Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ 二次側コイル
Ｐ１～Ｐ４ パッド
ＰＩ１、ＰＩ２、ＰＩ３ 入力パッド
ＰＯ１、ＰＯ２、ＰＯ３ 出力パッド
ＳＥＬ１～ＳＥＬ４ セレクタ
ＳＬ 第２辺
ＳＲ 第１辺
ＳＷ スイッチ
Ｔ１、Ｔ２ 外部端子
Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６ 外部端子
Ｘ 第１方向
Ｘ２１、Ｘ２２、Ｘ２３ 内部端子
Ｙ 第２方向
Ｙ２１、Ｙ２２、Ｙ２３ 配線
Ｚ 法線方向
Ｚ２１、Ｚ２２、Ｚ２３ ビア
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
