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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025154212
(43)【公開日】2025-10-10
(54)【発明の名称】パルス幅測定回路、パルス幅の測定方法
(51)【国際特許分類】
G01R 29/02 20060101AFI20251002BHJP
H03K 5/153 20060101ALI20251002BHJP
H03K 5/26 20060101ALI20251002BHJP
【ＦＩ】
G01R29/02 G
H03K5/153 W
H03K5/26 P
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2024057085
(22)【出願日】2024-03-29
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】平川 雅也
【テーマコード（参考）】
5J039
【Ｆターム（参考）】
5J039AB01
5J039FF02
5J039KK09
5J039KK13
(57)【要約】
【課題】測定時間を短縮したパルス幅測定回路を提供する。
【解決手段】第１プログラマブル遅延回路１３０および第２プログラマブル遅延回路１４０はそれぞれ、入力パルスＳＩＮに応じた第１パルスＳ１および第２パルスＳ２を遅延し、第１遅延パルスＳｄ１、第２遅延パルスＳｄ２を生成する。ラッチ回路１５０は、第１遅延パルスＳｄ１を、第２遅延パルスＳｄ２のエッジに応答してラッチする。コントローラ１６０は、第１処理において、第２プログラマブル遅延回路１４０の遅延量τ２を連続的にスイープし、ラッチ回路１５０の出力Ｑが変化するときの第１遅延量τｐを検出する。第２処理において、第２プログラマブル遅延回路１４０の遅延量τ２を、バイナリサーチにより変化させて、ラッチ回路１５０の出力Ｑが変化するときの第２遅延量τｎを検出する。第１遅延量τｐと第２遅延量τｎの差を、入力パルスＳＩＮのパルス幅Ｔｐとする。
【選択図】図１
【解決手段】第１プログラマブル遅延回路１３０および第２プログラマブル遅延回路１４０はそれぞれ、入力パルスＳＩＮに応じた第１パルスＳ１および第２パルスＳ２を遅延し、第１遅延パルスＳｄ１、第２遅延パルスＳｄ２を生成する。ラッチ回路１５０は、第１遅延パルスＳｄ１を、第２遅延パルスＳｄ２のエッジに応答してラッチする。コントローラ１６０は、第１処理において、第２プログラマブル遅延回路１４０の遅延量τ２を連続的にスイープし、ラッチ回路１５０の出力Ｑが変化するときの第１遅延量τｐを検出する。第２処理において、第２プログラマブル遅延回路１４０の遅延量τ２を、バイナリサーチにより変化させて、ラッチ回路１５０の出力Ｑが変化するときの第２遅延量τｎを検出する。第１遅延量τｐと第２遅延量τｎの差を、入力パルスＳＩＮのパルス幅Ｔｐとする。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力パルスのパルス幅を測定するパルス幅測定回路であって、
前記入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、
前記入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、
前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするラッチ回路と、
前記第２プログラマブル遅延回路の遅延量を制御するコントローラと、
を備え、
前記コントローラは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、
を実行可能であり、前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、パルス幅測定回路。
前記入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、
前記入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、
前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするラッチ回路と、
前記第２プログラマブル遅延回路の遅延量を制御するコントローラと、
を備え、
前記コントローラは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、
を実行可能であり、前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、パルス幅測定回路。
【請求項2】
前記コントローラは、前記第２処理において、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、前記ラッチ回路の出力がハイであるとみなして、測定をスキップする、請求項１に記載のパルス幅測定回路。
【請求項3】
入力パルスのパルス幅の測定方法であって、
第１プログラマブル遅延回路が、前記入力パルスに応じた第１パルスを遅延して第１遅延パルスを生成するステップと、
第２プログラマブル遅延回路が、前記入力パルスに応じた第２パルスを遅延して第２遅延パルスを生成するステップと、
ラッチ回路が、前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするステップと、
前記第２プログラマブル遅延回路の遅延量を制御する制御ステップと、
を備え、
前記制御ステップは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１ステップと、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２ステップと、
を含み、
前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、測定方法。
第１プログラマブル遅延回路が、前記入力パルスに応じた第１パルスを遅延して第１遅延パルスを生成するステップと、
第２プログラマブル遅延回路が、前記入力パルスに応じた第２パルスを遅延して第２遅延パルスを生成するステップと、
ラッチ回路が、前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするステップと、
前記第２プログラマブル遅延回路の遅延量を制御する制御ステップと、
を備え、
前記制御ステップは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１ステップと、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２ステップと、
を含み、
前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、測定方法。
【請求項4】
前記第２ステップにおいて、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、前記ラッチ回路の出力がハイであるとみなして、測定をスキップする、請求項３に記載の測定方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、パルス幅測定技術に関する。
【背景技術】
【0002】
半導体集積回路において、時間を測定したい場合に、ＴＤＣ（Time To Digital Converter）回路が利用される。ＴＤＣ回路の構成として、フラッシュ型ＴＤＣ、逐次比較型（ＳＡＲ：Successive Approximation Register）ＴＤＣなどが提案されている。
【先行技術文献】
【非特許文献】
【0003】
【特許文献1】特開２０１５－２１１５３９号公報
【0004】
［概要］
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、測定時間を短縮したパルス幅測定回路の提供にある。
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、測定時間を短縮したパルス幅測定回路の提供にある。
【0005】
本開示のある態様は、入力パルスのパルス幅を測定するパルス幅測定回路に関する。パルス幅測定回路は、入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、第１遅延パルスを、第２遅延パルスのエッジに応答してラッチするラッチ回路と、第２プログラマブル遅延回路の遅延量を制御するコントローラと、を備える。コントローラは、第２プログラマブル遅延回路の遅延量を連続的にスイープし、ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、を実行可能であり、第１遅延量と第２遅延量の差を、入力パルスのパルス幅とする。
【0006】
本開示の別の態様は、入力パルスのパルス幅の測定方法に関する。測定方法は、第１プログラマブル遅延回路が、入力パルスに応じた第１パルスを遅延して第１遅延パルスを生成するステップと、第２プログラマブル遅延回路が、入力パルスに応じた第２パルスを遅延して第２遅延パルスを生成するステップと、ラッチ回路が、第１遅延パルスを、第２遅延パルスのエッジに応答してラッチするステップと、第２プログラマブル遅延回路の遅延量を制御する制御ステップと、を備える。制御ステップは、第２プログラマブル遅延回路の遅延量を連続的にスイープし、ラッチ回路の出力が変化するときの第１遅延量を検出する第１ステップと、第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、ラッチ回路の出力が変化するときの第２遅延量を検出する第２ステップと、を含む。第１遅延量と第２遅延量の差を、入力パルスのパルス幅とする。
【0007】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【図面の簡単な説明】
【0008】
【0009】
［詳細な説明］
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0010】
一実施形態に係るパルス幅測定回路は、入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、第１遅延パルスを、第２遅延パルスのエッジに応答してラッチするラッチ回路と、第２プログラマブル遅延回路の遅延量を制御するコントローラと、を備える。コントローラは、第２プログラマブル遅延回路の遅延量を連続的にスイープし、ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、を実行可能である。パルス幅測定回路は、第１遅延量と第２遅延量の差を、入力パルスのパルス幅とする。
【0011】
パルス幅を測定する手法としては、第２プログラマブル遅延回路の遅延量をスイープさせることにより、第１パルスのポジティブエッジ（ライジングエッジ）の位置と、ネガティブエッジ（フォーリングエッジ）の位置を探索する手法が考えられる。この手法では、パルス幅が長くなるにしたがって、パルス幅の測定時間が長くなるという問題がある。これに対して、一実施形態に係る構成によれば、短時間でパルス幅を測定できる。
【0012】
一実施形態において、コントローラは、第２処理において、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、ラッチ回路の出力がハイであるとみなして、測定をスキップしてもよい。これにより、パルス幅の測定時間を短縮できる。
【0013】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0014】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0015】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0016】
また本明細書に示される波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。
【0017】
（実施形態）
図１は、実施形態に係るパルス幅測定回路１００の回路図である。パルス幅測定回路１００は、入力パルスＳＩＮのパルス幅Ｔｐを測定する。パルス幅測定回路１００は、第１パルス発生器１１０、第２パルス発生器１２０、第１プログラマブル遅延回路１３０、第２プログラマブル遅延回路１４０、ラッチ回路１５０、コントローラ１６０を備える。
図１は、実施形態に係るパルス幅測定回路１００の回路図である。パルス幅測定回路１００は、入力パルスＳＩＮのパルス幅Ｔｐを測定する。パルス幅測定回路１００は、第１パルス発生器１１０、第２パルス発生器１２０、第１プログラマブル遅延回路１３０、第２プログラマブル遅延回路１４０、ラッチ回路１５０、コントローラ１６０を備える。
【0018】
第１パルス発生器１１０は、入力パルスＳＩＮを受け、入力パルスＳＩＮに応じた第１パルスＳ１を生成する。第２パルス発生器１２０は、入力パルスＳＩＮを受け、入力パルスＳＩＮに応じた第２パルスＳ２を生成する。第１パルス発生器１１０および第２パルス発生器１２０は、入力パルスＳＩＮをしきい値電圧と比較するコンパレータを含んでもよい。本実施形態において、第１パルスＳ１と第２パルスＳ２は、同じ波形、同じ位相を有するパルスのレプリカである。
【0019】
第１プログラマブル遅延回路１３０は、第１パルスＳ１を遅延し、第１遅延パルスＳｄ１を生成する。第２プログラマブル遅延回路１４０は、第２パルスＳ２を遅延し、第２遅延パルスＳｄ２を生成する。第１プログラマブル遅延回路１３０および第２プログラマブル遅延回路１４０の遅延量τ１，τ２は、単位遅延τの整数倍で制御可能となっている。ここでは第１プログラマブル遅延回路１３０の遅延量τ１は固定されるものとする。
【0020】
第１プログラマブル遅延回路１３０は、入力バッファ１３１、複数の遅延素子１３２、複数のマルチプレクサ１３４、出力バッファ１３５、デコーダ１３６を含む。複数の遅延素子１３２の遅延量はバイナリで重み付けされている。マルチプレクサ１３４は、対応する遅延素子１３２の出力信号と、遅延前の入力信号と、を受ける。デコーダ１３６は、制御信号ＣＴＲＬ１に応じて、複数のマルチプレクサ１３４の状態を制御する。
【0021】
第２プログラマブル遅延回路１４０は、第１プログラマブル遅延回路１３０と同様に構成され、入力バッファ１４１、複数の遅延素子１４２、複数のマルチプレクサ１４４、出力バッファ１４５、デコーダ１４６を含む。デコーダ１４６は、制御信号ＣＴＲＬ２に応じて、複数のマルチプレクサ１４４の状態を制御する。
【0022】
なお、第１プログラマブル遅延回路１３０および第２プログラマブル遅延回路１４０の構成は図１のそれに限定されない。
【0023】
ラッチ回路１５０は、第１プログラマブル遅延回路１３０の出力である第１遅延パルスＳｄ１を、第２プログラマブル遅延回路１４０の出力である第２遅延パルスＳｄ２のポジティブエッジに応答してラッチする。
【0024】
コントローラ１６０は、第１プログラマブル遅延回路１３０および第２プログラマブル遅延回路１４０の遅延量τ１，τ２を制御することにより、入力パルスＳＩＮのパルス幅Ｔｐを測定する。
【0025】
コントローラ１６０は、第１プログラマブル遅延回路１３０の遅延量τ１を固定し、第２プログラマブル遅延回路１４０の遅延量τ２を連続的にスイープし、ラッチ回路１５０の出力Ｑが変化するときの遅延量（第１遅延量τｐという）を検出する。これを第１処理という。第１遅延量τｐは、入力パルスＳＩＮのポジティブエッジの位置を示す。第１プログラマブル遅延回路１３０の遅延量は、小さく定めるとよい。
【0026】
続いてコントローラ１６０は、第２プログラマブル遅延回路１４０の遅延量τ２を、バイナリサーチにより変化させて、ラッチ回路１５０の出力Ｑが変化するときの遅延量（第２遅延量τｎ）を検出する。つまり上位ビットから下位ビットに向かって、遅延量を１ビットずつ確定させていく逐次比較処理を実行する。これを第２処理という。このとき、第１遅延量τｐより小さい遅延量については、ラッチ回路１５０の出力Ｑはハイであるものとして処理を行う。第２遅延量τｎは、入力パルスＳＩＮのネガティブエッジの位置を示す。
【0027】
コントローラ１６０は、第２遅延量τｎと第１遅延量τｐの差を、入力パルスＳＩＮのパルス幅Ｔｐとして出力する。
【0028】
以上がパルス幅測定回路１００の構成である。続いてその動作を説明する。
【0029】
図２は、パルス幅測定回路１００による第１処理を説明する図である。ここでは理解の容易化のため、制御信号ＣＴＲＬ２のビット数が５ビットであるものとする。また第１プログラマブル遅延回路１３０の遅延量τ１は、９×τであるものとする。
【0030】
第１処理では、遅延量τ２が、０×τから１単位遅延τずつ増加していく。そして、τ２＝０～９×τの範囲において、ラッチ回路１５０の出力Ｑはロー（Ｌ）であり、τ２＝１０×τのときに、ラッチ回路１５０の出力Ｑはハイ（Ｈ）となる。したがって、ポジティブエッジの位置を示す第１遅延量τｐは、τ×９となる。
【0031】
図３は、パルス幅測定回路１００による第２処理を説明する図である。
【0032】
第２処理では、遅延量τ２が、バイナリサーチによって変化する。はじめは、制御信号ＣＴＲＬ２は、バイナリで［１００００］に設定され、遅延量τ２は１６×τとなる。このときラッチ回路１５０の出力Ｑはロー（Ｌ）となる。
【0033】
次の制御信号ＣＴＲＬ２は、［０１０００］となり、遅延量τ２は８×τとなる。この遅延量τ２は、第１処理で決定した第１遅延量τｐよりも小さい。そのため、ラッチ回路１５０の出力Ｑはローとなるはずであるが、ハイであるものとみなして、実際に制御信号ＣＴＲＬ２＝［０１０００］を、第２プログラマブル遅延回路１４０にセットすることはせず、１回分の測定をスキップする。
【0034】
ラッチ回路１５０の出力Ｑがハイとみなされた結果、次の制御信号ＣＴＲＬ２として、[０１１００]が第２プログラマブル遅延回路１４０にセットされ、遅延量τ２は１２×τとなる。このときラッチ回路１５０の出力Ｑはハイとなる。
【0035】
ラッチ回路１５０の出力Ｑがハイとなった結果、次の制御信号ＣＴＲＬ２として、[０１１１０]が第２プログラマブル遅延回路１４０にセットされ、遅延量τ２は１４×τとなる。このときラッチ回路１５０の出力Ｑはハイとなる。
【0036】
ラッチ回路１５０の出力Ｑがハイとなった結果、次の制御信号ＣＴＲＬ２として、[０１１１１]が第２プログラマブル遅延回路１４０にセットされ、遅延量τ２は１５×τとなる。このときラッチ回路１５０の出力Ｑはハイとなる。
【0037】
このバイナリサーチの結果、ネガティブエッジの位置を示す第２遅延量τｎは、１６×τとなる。
【0038】
入力パルスＳＩＮのパルス幅Ｔｐは、τｎ－τｐ＝１６×τ－９×τ＝７×τとなる。
【0039】
以上がパルス幅測定回路１００の動作である。このパルス幅測定回路１００は、比較技術との対比によって明確となる。
【0040】
比較技術１に係るパルス幅測定回路は、図１のパルス幅測定回路１００と同じ構成を有するが、コントローラ１６０による遅延量の制御が異なる。比較技術１では、コントローラ１６０は、第１プログラマブル遅延回路１３０の遅延量τ１を固定する。この点は実施形態と同様である。一方でコントローラ１６０は、第２プログラマブル遅延回路１４０の遅延量τ２をスイープする。これにより、第１パルスＳ１のポジティブエッジとネガティブエッジの位置を検出し、それらの差分をパルス幅Ｔｐとする。この手法は、パルス幅Ｔｐが広くなると、ラッチの回数が多くなり、測定時間が長くなってしまう。
【0041】
実施形態では、ポジティブエッジの検出については比較技術１と同じであるが、ネガティブエッジの検出については、バイナリサーチを利用するため、比較技術１に比べて短縮できる。
【0042】
比較技術２に係るパルス幅測定回路は、第２プログラマブル遅延回路１４０の遅延量の制御が比較技術１と異なる。比較技術２では、コントローラ１６０は、第１プログラマブル遅延回路１３０の遅延量τ１を固定する。この点は実施形態と同様である。
【0043】
コントローラ１６０は、第２プログラマブル遅延回路１４０の遅延量τ２のポジティブエッジを、バイナリサーチで検出する。ただし、第１遅延パルスＳｄ１は、２つのロー区間と、それに挟まれるひとつのハイ区間を有しているため、そのままバイナリサーチを行うと、正しいエッジの位置を検出できない。そのため、比較技術２では、ポジティブエッジのみを有する片エッジ信号（ステップ波形）を発生し、片エッジ信号を、第２遅延パルスＳｄ２でラッチする必要がある。このように、比較技術２では、片エッジ信号を生成する必要があるため、追加のハードウェアが必要となるという問題がある。これに対して、実施形態では、追加のハードウェアは不要である。これは大きな利点である。
【0044】
また比較技術２と実施形態とで、ポジティブエッジの検出に必要なラッチの回数を比較すると、固定の第１遅延量τ１を小さくすれば、ラッチ回数に差はでない。
【0045】
このように、実施形態に係るパルス幅測定回路１００によれば、短時間でパルス幅Ｔｐを測定することが可能となる。
【0046】
最後に、変形例を説明する。
【0047】
実施形態では、第２処理において、第２プログラマブル遅延回路１４０に設定すべき遅延量τ２が第１遅延量τｐより小さいとき、測定をスキップしたが、本開示はそれに限定されない。変形例では、この場合にも実際に、ラッチ回路１５０の出力Ｑの測定を行い、ローとして測定された出力Ｑをハイであるとみなして、次のステップに移行してもよい。
【0048】
図１のパルス幅測定回路１００は、第１パルス発生器１１０と第２パルス発生器１２０によって、第１パルスＳ１および第２パルスＳ２を生成したが、入力パルスＳＩＮを生成する回路の出力インピーダンスが十分に低い場合、言い換えると駆動能力が十分に高い場合には、第１パルス発生器１１０および第２パルス発生器１２０を省略してもよい。
【0049】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0050】
（項目１）
入力パルスのパルス幅を測定するパルス幅測定回路であって、
前記入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、
前記入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、
前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするラッチ回路と、
前記第２プログラマブル遅延回路の遅延量を制御するコントローラと、
を備え、
前記コントローラは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、
を実行可能であり、前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、パルス幅測定回路。
入力パルスのパルス幅を測定するパルス幅測定回路であって、
前記入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、
前記入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、
前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするラッチ回路と、
前記第２プログラマブル遅延回路の遅延量を制御するコントローラと、
を備え、
前記コントローラは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、
を実行可能であり、前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、パルス幅測定回路。
【0051】
（項目２）
前記コントローラは、前記第２処理において、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、前記ラッチ回路の出力がハイであるとみなして、測定をスキップする、項目１に記載のパルス幅測定回路。
前記コントローラは、前記第２処理において、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、前記ラッチ回路の出力がハイであるとみなして、測定をスキップする、項目１に記載のパルス幅測定回路。
【0052】
（項目３）
入力パルスのパルス幅の測定方法であって、
第１プログラマブル遅延回路が、前記入力パルスに応じた第１パルスを遅延して第１遅延パルスを生成するステップと、
第２プログラマブル遅延回路が、前記入力パルスに応じた第２パルスを遅延して第２遅延パルスを生成するステップと、
ラッチ回路が、前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするステップと、
前記第２プログラマブル遅延回路の遅延量を制御する制御ステップと、
を備え、
前記制御ステップは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１ステップと、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２ステップと、
を含み、
前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、測定方法。
入力パルスのパルス幅の測定方法であって、
第１プログラマブル遅延回路が、前記入力パルスに応じた第１パルスを遅延して第１遅延パルスを生成するステップと、
第２プログラマブル遅延回路が、前記入力パルスに応じた第２パルスを遅延して第２遅延パルスを生成するステップと、
ラッチ回路が、前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするステップと、
前記第２プログラマブル遅延回路の遅延量を制御する制御ステップと、
を備え、
前記制御ステップは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１ステップと、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２ステップと、
を含み、
前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、測定方法。
【0053】
（項目４）
前記第２ステップにおいて、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、前記ラッチ回路の出力がハイであるとみなして、測定をスキップする、項目３に記載の測定方法。
前記第２ステップにおいて、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、前記ラッチ回路の出力がハイであるとみなして、測定をスキップする、項目３に記載の測定方法。
【符号の説明】
【0054】
１００ パルス幅測定回路
１１０ 第１パルス発生器
１２０ 第２パルス発生器
１３０ 第１プログラマブル遅延回路
１４０ 第２プログラマブル遅延回路
１５０ ラッチ回路
１６０ コントローラ
ＳＩＮ 入力パルス
Ｓ１ 第１パルス
Ｓ２ 第２パルス
Ｓｄ１ 第１遅延パルス
Ｓｄ２ 第２遅延パルス
１１０ 第１パルス発生器
１２０ 第２パルス発生器
１３０ 第１プログラマブル遅延回路
１４０ 第２プログラマブル遅延回路
１５０ ラッチ回路
１６０ コントローラ
ＳＩＮ 入力パルス
Ｓ１ 第１パルス
Ｓ２ 第２パルス
Ｓｄ１ 第１遅延パルス
Ｓｄ２ 第２遅延パルス
【図1】
【図2】
【図3】