特開 2025-155255 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025155255

(43)【公開日】2025-10-14

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 30/66 20250101AFI20251006BHJP

   H10D 62/10 20250101ALI20251006BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 653C

H01L29/06 301D

H01L29/06 301V

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2024058971

(22)【出願日】2024-04-01

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】石川 隆司

(72)【発明者】

【氏名】大西 孝治

(72)【発明者】

【氏名】生野 徹

(57)【要約】      （修正有）

【課題】耐圧を向上できる半導体装置を提供すること。
【解決手段】半導体装置１は、上部電極３１と、下部電極３２と、半導体層１０と、複数のトレンチ構造部（複数のゲートトレンチ部４０、第１終端トレンチ部５０Ａ）と、を備える。複数のゲートトレンチ部４０のそれぞれは、第１方向Ｘにおいてセルメサ部２１に隣接する。第１終端トレンチ部５０Ａは、第１方向Ｘにおいて終端メサ部２２に隣接し、第２方向Ｙに延びる。第１終端トレンチ部５０Ａの第１方向の幅は、ゲートトレンチ部４０の第１方向の幅よりも大きい。第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも下方に位置する。
【選択図】図２

【特許請求の範囲】

【請求項1】

上部電極と、
下部電極と、
前記上部電極と前記下部電極との間に位置する半導体層であって、第１方向に並び、前記第１方向に直交する第２方向に延びる複数のメサ部を有する半導体層と、
前記第１方向において前記メサ部に隣接し、前記第２方向に延びる複数のトレンチ構造部と、
を備え、
前記複数のメサ部は、
第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電型不純物濃度が高く、前記上部電極に接する第１導電型の第３半導体層と、をそれぞれが有する複数のセルメサ部と、
前記第１方向において前記複数のメサ部の端に位置し、前記第１半導体層と、前記第１半導体層上に設けられ、前記上部電極に接する第２導電型の第４半導体層とを有し、前記第３半導体層を有さない終端メサ部と、
を有し、
前記複数のトレンチ構造部は、
前記第１方向において前記セルメサ部に隣接し、ゲート電極と、前記ゲート電極と前記セルメサ部との間に設けられた第１絶縁膜と、をそれぞれが有する複数のゲートトレンチ部と、
前記第１方向において、前記複数のトレンチ構造部の端に位置し、前記終端メサ部に隣接し、導電部材と、前記導電部材と前記終端メサ部との間に設けられた第２絶縁膜と、を有する第１終端トレンチ部と、
を有し、
前記第１終端トレンチ部の前記第１方向の幅は、前記ゲートトレンチ部の前記第１方向の幅よりも大きく、
前記第１終端トレンチ部の下端は、前記ゲートトレンチ部の下端よりも下方に位置する、半導体装置。

【請求項2】

前記導電部材の前記第１方向の幅は、前記ゲート電極の前記第１方向の幅よりも大きく、
前記導電部材の下端は、前記ゲート電極の下端よりも下方に位置する、請求項１に記載の半導体装置。

【請求項3】

前記第１終端トレンチ部に連続して前記第２方向に延びる第２終端トレンチ部をさらに備え、
前記第２終端トレンチ部の前記第２方向の幅は、前記ゲートトレンチ部の前記第１方向の幅よりも大きく、
前記第２終端トレンチ部の下端は、前記ゲートトレンチ部の前記下端よりも下方に位置する、請求項１または２に記載の半導体装置。

【請求項4】

上部電極と、
下部電極と、
前記上部電極と前記下部電極との間に位置する半導体層であって、第１方向に並び、前記第１方向に直交する第２方向に延びる複数のメサ部を有する半導体層と、
前記第１方向において前記メサ部に隣接し、前記第２方向に延びる複数のトレンチ構造部と、
を備え、
前記複数のメサ部は、
第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電型不純物濃度が高く、前記上部電極に接する第１導電型の第３半導体層と、をそれぞれが有する複数のセルメサ部と、
前記第１方向において前記複数のメサ部の端に位置し、前記第１半導体層と、前記第１半導体層上に設けられ、前記上部電極に接する第２導電型の第４半導体層とを有し、前記第３半導体層を有さない終端メサ部と、
を有し、
前記複数のトレンチ構造部は、
前記第１方向において前記セルメサ部に隣接し、ゲート電極と、前記ゲート電極と前記セルメサ部との間に設けられた第１絶縁膜と、をそれぞれが有する複数のゲートトレンチ部と、
前記第１方向において、前記複数のトレンチ構造部の端に位置し、前記終端メサ部に隣接し、導電部材と、前記導電部材と前記終端メサ部との間に設けられた第２絶縁膜と、を有する第１終端トレンチ部と、
を有し、
前記第１終端トレンチ部の下端は、前記ゲートトレンチ部の下端よりも上方に位置し、且つ、前記終端メサ部における前記第４半導体層と前記第１半導体層との接合部よりも下方に位置する、半導体装置。

【請求項5】

前記導電部材の下端は、前記ゲート電極の下端よりも上方に位置し、且つ、前記第４半導体層と前記第１半導体層との前記接合部よりも下方に位置する、請求項４に記載の半導体装置。

【請求項6】

前記第１終端トレンチ部の前記第１方向の幅は、前記ゲートトレンチ部の前記第１方向の幅以下である、請求項４または５に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

縦型のパワーデバイスにおいてトレンチゲート構造が広く用いられている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６２０８６１２号公報

【特許文献2】特許第６１２７０６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、耐圧を向上できる半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体装置は、上部電極と、下部電極と、前記上部電極と前記下部電極との間に位置する半導体層であって、第１方向に並び、前記第１方向に直交する第２方向に延びる複数のメサ部を有する半導体層と、前記第１方向において前記メサ部に隣接し、前記第２方向に延びる複数のトレンチ構造部と、を備える。前記複数のメサ部は、第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電型不純物濃度が高く、前記上部電極に接する第１導電型の第３半導体層と、をそれぞれが有する複数のセルメサ部と、前記第１方向において前記複数のメサ部の端に位置し、前記第１半導体層と、前記第１半導体層上に設けられ、前記上部電極に接する第２導電型の第４半導体層とを有し、前記第３半導体層を有さない終端メサ部と、を有する。前記複数のトレンチ構造部は、前記第１方向において前記セルメサ部に隣接し、ゲート電極と、前記ゲート電極と前記セルメサ部との間に設けられた第１絶縁膜と、をそれぞれが有する複数のゲートトレンチ部と、前記第１方向において、前記複数のトレンチ構造部の端に位置し、前記終端メサ部に隣接し、導電部材と、前記導電部材と前記終端メサ部との間に設けられた第２絶縁膜と、を有する第１終端トレンチ部と、を有する。前記第１終端トレンチ部の前記第１方向の幅は、前記ゲートトレンチ部の前記第１方向の幅よりも大きい。前記第１終端トレンチ部の下端は、前記ゲートトレンチ部の下端よりも下方に位置する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体装置の模式平面図である。

【図2】図１のＡ－Ａ線における模式断面斜視図である。

【図3】第２実施形態の半導体装置の模式平面図である。

【図4】図３のＢ－Ｂ線における模式断面斜視図である。

【図5】（ａ）及び（ｂ）は、シミュレーション結果を示すグラフである。

【図6】シミュレーション結果を示すグラフである。

【図7】（ａ）及び（ｂ）は、シミュレーション結果を示すグラフである。

【発明を実施するための形態】

【0007】

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。

【0008】

［第１実施形態］
図１及び図２を参照して、第１実施形態の半導体装置１について説明する。半導体装置１は、上部電極３１と、下部電極３２と、半導体層１０と、複数のトレンチ構造部４０、５０Ａとを備える。なお、図２において、上部電極３１に覆われる部分の構成を見やすくするため、上部電極３１を２点鎖線で表している。

【0009】

半導体装置１は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。上部電極３１はＭＯＳＦＥＴにおけるソース電極であり、下部電極３２はＭＯＳＦＥＴにおけるドレイン電極である。例えば、下部電極３２に正電位が与えられ、上部電極３１にグランド電位が与えられる。後述するゲート電極４１のゲート電圧が閾値電圧より高くされたオン状態において、半導体層１０を通じて、上部電極３１と下部電極３２との間を縦方向（第３方向Ｚ）に電流が流れる。第３方向Ｚにおいて、下部電極３２から上部電極３１に向かう方向を上または上方とし、上部電極３１から下部電極３２に向かう方向を下または下方とする。また、本明細書において、ある特定方向の幅とは、その特定方向における最大幅を表す。

【0010】

半導体層１０は、第３方向Ｚにおいて、上部電極３１と下部電極３２との間に位置する。半導体層１０は、第１方向Ｘに並び、第２方向Ｙに延びる複数のメサ部２１、２２を有する。第１方向Ｘ及び第２方向Ｙは、第３方向Ｚに垂直な面内で互いに直交する。半導体層１０は、例えば、シリコン層である。半導体層１０は、炭化シリコン層、または窒化ガリウム層であってもよい。本明細書では、半導体層１０の導電型において、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。

【0011】

半導体層１０は、ｎ型の第１半導体層１１と、第１半導体層１１上に設けられたｐ型の第２半導体層１２と、第２半導体層１２上に設けられたｎ型の第３半導体層１３とを有する。第３半導体層１３のｎ型不純物濃度は、第１半導体層１１のｎ型不純物濃度よりも高い。第３半導体層１３は、上部電極３１に接し、上部電極３１と電気的に接続されている。また、半導体層１０は、下部電極３２と第１半導体層１１との間に設けられたｎ型の第５半導体層１５を有する。第５半導体層１５のｎ型不純物濃度は、第１半導体層１１のｎ型不純物濃度よりも高い。第５半導体層１５は、下部電極３２に接し、下部電極３２と電気的に接続されている。

【0012】

第１半導体層１１、第２半導体層１２、第３半導体層１３、及び第５半導体層１５は、それぞれ、ＭＯＳＦＥＴにおけるドリフト層、ベース層、ソース層、及びドレイン層である。

【0013】

図１は、複数のメサ部２１、２２及び複数のトレンチ構造部４０、５０Ａの配置例を示す模式平面図である。半導体装置１は、セル領域１０１と、終端領域１０２とを有する。複数のメサ部２１、２２及び複数のトレンチ構造部４０、５０Ａは、セル領域１０１に配置されている。終端領域１０２は、セル領域１０１を連続して囲む。終端領域１０２は、トレンチ構造部を有しない。

【0014】

複数のメサ部は、複数のセルメサ部２１と、終端メサ部２２とを有する。

【0015】

複数のセルメサ部２１のそれぞれは、第１半導体層１１（ドリフト層）の一部と、第１半導体層１１の一部上に設けられた第２半導体層１２（ベース層）と、第２半導体層１２上に設けられた第３半導体層１３（ソース層）とを有する。

【0016】

図２に示すように、セルメサ部２１における第２半導体層１２の上部１２Ａの上には第３半導体層１３が設けられず、第２半導体層１２の上部１２Ａは上部電極３１に接している。上部１２Ａのｐ型不純物濃度は、第２半導体層１２における上部１２Ａよりも下方に位置する部分のｐ型不純物濃度よりも高い。正孔を、第２半導体層１２の上部１２Ａを介して上部電極３１に排出することができる。例えば、第３半導体層１３と、第２半導体層１２の上部１２Ａとが、第３方向Ｙにおいて交互に並んでいる。

【0017】

図１に示すように、終端メサ部２２は、第１方向Ｘにおいて複数のメサ部の両端に位置する。第１方向Ｘにおいて両端に位置する２つの終端メサ部２２の間に、複数のセルメサ部２１が配置されている。終端メサ部２２は、第１半導体層１１の一部と、第１半導体層１１の一部上に設けられたｐ型の第４半導体層１４とを有する。終端メサ部２２は、第３半導体層１３を有さず、第４半導体層１４の上部が上部電極３１に接している。正孔を、第４半導体層１４を介して上部電極３１に排出することができる。

【0018】

半導体層１０は、終端領域１０２における第１半導体層１１上に設けられたｐ型の第６半導体層１６をさらに有する。第６半導体層１６は、第１方向Ｘ及び第２方向Ｙに延び、セル領域１０１を連続して囲んでいる。第６半導体層１６の上部は上部電極３１に接している。正孔を、第６半導体層１６を介して上部電極３１に排出することができる。

【0019】

複数のトレンチ構造部は、複数のゲートトレンチ部４０と、第１終端トレンチ部５０Ａとを有する。複数のゲートトレンチ部４０及び第１終端トレンチ部５０Ａは、第１方向Ｘにおいてメサ部に隣接し、第２方向Ｙに延びる。

【0020】

複数のゲートトレンチ部４０のそれぞれは、第１方向Ｘにおいてセルメサ部２１に隣接する。第１方向Ｘにおいて隣り合うゲートトレンチ部４０の間に、セルメサ部２１が位置する。

【0021】

複数のゲートトレンチ部４０のそれぞれは、ゲート電極４１と、ゲート電極４１とセルメサ部２１との間に設けられた第１絶縁膜４２とを有する。ゲート電極４１の側面は、第１絶縁膜４２を介して、第１方向Ｘにおいて第２半導体層１２に対向する。

【0022】

ゲート電極４１の下端は、第２半導体層１２と第１半導体層１１との接合部（ｐｎ接合）よりも下方に位置する。第１絶縁膜４２は、ゲート電極４１の下端と、第１半導体層１１との間にも設けられている。本明細書において、「下端」とは、その部材の中で第３方向Ｚにおいて最も下部電極３２に近い端を表す。

【0023】

ゲートトレンチ部４０は、第３方向Ｚにおいてゲート電極４１と上部電極３１との間に設けられた絶縁層４３をさらに有する。

【0024】

ゲート電極４１に閾値電圧よりも高いゲート電圧が与えられると、第２半導体層１２においてゲート電極４１に対向する領域にｎチャネル（反転層）が形成され、半導体装置１はオン状態となる。

【0025】

ゲート電極４１に閾値電圧よりも低いゲート電圧が与えられると、半導体装置１はオフ状態となり、第２半導体層１２と第１半導体層１１との接合部（ｐｎ接合）、及びゲートトレンチ部４０の第１絶縁膜４２と第１半導体層１１との境界から空乏層が伸び、耐圧が保持される。

【0026】

図１に示すように、第１終端トレンチ部５０Ａは、第１方向Ｘにおいて、複数のトレンチ構造部の両端に位置する。第１方向Ｘにおいて両端に位置する２つの第１終端トレンチ部５０Ａの間に、複数のゲートトレンチ部４０が配置されている。第１終端トレンチ部５０Ａは、第１方向Ｘにおいて終端メサ部２２に隣接する。第１終端トレンチ部５０Ａは、第１方向Ｘにおいて、終端メサ部２２と第６半導体層１６との間に位置する。

【0027】

第１終端トレンチ部５０Ａは、導電部材４４と、導電部材４４と終端メサ部２２との間に設けられた第２絶縁膜４５とを有する。ゲート電極４１及び導電部材４４は、例えば、同じ工程で同時に形成され、同材料からなる。ゲート電極４１及び導電部材４４の材料として、例えば、不純物を含む多結晶シリコンを用いることができる。第２絶縁膜４５は、導電部材４４の下端と第１半導体層１１との間、及び導電部材４４の側面と第６半導体層１６との間にも設けられている。

【0028】

第１終端トレンチ部５０Ａは、第３方向Ｚにおいて導電部材４４と上部電極３１との間に設けられた絶縁層４３をさらに有する。オフ状態において、第４半導体層１４と第１半導体層１１との接合部（ｐｎ接合）、第１終端トレンチ部５０Ａの第２絶縁膜４５と第１半導体層１１との境界、及び第６半導体層１６と第１半導体層１１との接合部（ｐｎ接合）から空乏層が伸び、耐圧が保持される。

【0029】

トレンチ構造部は、例えば、ＲＩＥ（Reactive Ion Etching）法により半導体層１０に形成したトレンチ内に形成される。半導体層１０に、第１方向Ｘに並ぶ複数のトレンチを形成すると、第１方向Ｘの端に位置する終端トレンチの形状が、終端トレンチよりも内側に位置する他のトレンチの形状と異なりやすい傾向がある。

【0030】

本実施形態によれば、第１方向Ｘの端に位置する第１終端トレンチ部５０Ａは、第３半導体層１３（ソース層）を有さない終端メサ部２２に隣接する。第１終端トレンチ部５０Ａ及び終端メサ部２２は、ゲート電極の制御によりオンオフのスイッチングがされない部分である。これにより、第１終端トレンチ部５０Ａの形状が劣化しても、半導体装置１の電気特性への影響を抑制できる。

【0031】

第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも下方に位置する。導電部材４４の下端は、ゲート電極４１の下端よりも下方に位置する。第１終端トレンチ部５０Ａの下端は、導電部材４４の下端と第１半導体層１１との間に位置する第２絶縁膜４５と、第１半導体層１１との境界である。ゲートトレンチ部４０の下端は、ゲート電極４１の下端と第１半導体層１１との間に位置する第１絶縁膜４２と、第１半導体層１１との境界である。

【0032】

本発明者らは、シミュレーション（Technology Computer Aided Design（ＴＣＡＤ））により、モデル１とモデル２について、第１終端トレンチ部５０Ａの下端で発生する電界を計算した。モデル１では、第１終端トレンチ部５０Ａの下端が、ゲートトレンチ部４０の下端よりも下方に位置する。モデル２では、第１終端トレンチ部５０Ａの下端の位置（第３方向Ｚの位置）が、ゲートトレンチ部４０の下端の位置（第３方向Ｚの位置）と同じである。このシミュレーションの結果、モデル１の方がモデル２よりも、第１終端トレンチ部５０Ａの下端における電界強度のピークが高くなった。第１終端トレンチ部５０Ａの下端における電界強度が高くなると、オフ状態において第１終端トレンチ部５０Ａの下端から第１半導体層１１内に空乏層が伸びにくくなり、耐圧が低下しやすくなる。

【0033】

本実施形態によれば、図２に示すように、第１終端トレンチ部５０Ａの第１方向Ｘの幅を、ゲートトレンチ部４０の第１方向Ｘの幅よりも大きくしている。また、第１終端トレンチ部５０Ａの導電部材４４の第１方向Ｘの幅は、ゲートトレンチ部４０のゲート電極４１の第１方向Ｘの幅よりも大きい。このような本実施形態によれば、図５（ａ）及び図５（ｂ）を参照して以下に説明するように、第１終端トレンチ部５０Ａの下端における電界強度のピークを低下させることができた。

【0034】

図５（ａ）は、シミュレーションにより、図２に示す第１方向Ｘに沿ったＸ１－Ｘ１’の位置の電界を計算した結果を示す。３つのモデルａ～ｃについて計算した。３つのモデルａ～ｃとも、第１終端トレンチ部５０Ａの下端がゲートトレンチ部４０の下端よりも下方に位置する。３つのモデルａ～ｃの第１終端トレンチ部５０Ａの下端の位置（第３方向Ｚの位置）は同じである。各モデルａ～ｃは、第１終端トレンチ部５０Ａの幅（第１方向Ｘの幅）が互いに異なる。

【0035】

モデルａの第１終端トレンチ部５０Ａの幅は、ゲートトレンチ部４０の幅と同じであり、０．１５μｍである。
モデルｂの第１終端トレンチ部５０Ａの幅は、モデルａの第１終端トレンチ部５０Ａの幅よりも大きく、０．２μｍである。
モデルｃの第１終端トレンチ部５０Ａの幅は、モデルｂの第１終端トレンチ部５０Ａの幅よりも大きく、０．３μｍである。

【0036】

図５（ｂ）は、上記モデルａ～ｃについて、シミュレーションにより、Ｉｄｓｓ－Ｖｄｓｓ特性を計算した結果を示す。Ｉｄｓｓはドレイン電流を、Ｖｄｓｓはドレインソース間電圧を表す。

【0037】

図５（ａ）の結果より、第１終端トレンチ部５０Ａの幅をゲートトレンチ部４０の幅よりも大きくしたモデルｂ及びモデルｃにおいて、第１終端トレンチ部５０Ａの下端における電界強度のピークを、モデルａよりも低下できた。第１終端トレンチ部５０Ａの下端における電界強度のピークを低下できることにより、第１終端トレンチ部５０Ａの下端から第１半導体層１１内に空乏層が伸びやすくなる。これにより、図５（ｂ）に示すように、モデルｂ及びモデルｃは、モデルａよりも、耐圧を向上できる。

【0038】

また、図５（ａ）に示すように、第１終端トレンチ部５０Ａの幅が大きくなるほど、電界強度のピークが右方、すなわち第６半導体層１６側に移動する。これにより、第１終端トレンチ部５０Ａの下端においてインパクトイオン化で発生した正孔を、終端メサ部２２の第４半導体層１４及び第６半導体層１６を介して、上部電極３１に排出しやすくできる。インパクトイオン化で発生した正孔が、セルメサ部２１と第１絶縁膜４２との界面に沿って流れにくくなり、その界面や第１絶縁膜４２に正孔がトラップされにくくなる。これにより、リーク電流、耐圧の低下、及び素子破壊が起きにくくなる。

【0039】

第１終端トレンチ部５０Ａの幅を広げすぎると、導電部材４４及び絶縁層４３のトレンチ内への埋め込み性が低下し、第１終端トレンチ部５０Ａに空隙が生じるおそれがある。そのため、第１終端トレンチ部５０Ａの幅は、ゲートトレンチ部４０の幅よりも大きく、且つ、ゲートトレンチ部４０の幅の２．７倍以下が好ましい。これにより、耐圧を向上させつつ、第１終端トレンチ部５０Ａに空隙を生じにくくできる。

【0040】

半導体装置１は、図１に示すように、第１終端トレンチ部５０Ａに連続して第２方向Ｙに延びる第２終端トレンチ部５０Ｂをさらに備える。第１終端トレンチ部５０Ａ及び第２終端トレンチ部５０Ｂは、セルメサ部２１、終端メサ部２２、及びゲートトレンチ部４０を連続して囲んでいる。

【0041】

第２終端トレンチ部５０Ｂは、第１終端トレンチ部５０Ａと同様、導電部材４４と、導電部材４４と半導体層１０との間に設けられた第２絶縁膜４５とを有する。

【0042】

第２終端トレンチ部５０Ｂの第２方向Ｙの幅は、ゲートトレンチ部４０の第１方向Ｘの幅よりも大きい。第２終端トレンチ部５０Ｂの下端は、ゲートトレンチ部４０の下端よりも下方に位置する。

【0043】

ゲートトレンチ部４０を形成するためのゲートトレンチ、第１終端トレンチ部５０Ａを形成するための第１終端トレンチ、及び第２終端トレンチ部５０Ｂを形成するための第２終端トレンチは、ＲＩＥ法により同時に形成される。このとき、ゲートトレンチ及び第１終端トレンチと直交する方向に延びる第２終端トレンチに、局所的に深い部分（サブトレンチ）が形成されやすい傾向がある。サブトレンチには、鋭角の部分や曲率が大きい部分が形成されやすく、トレンチ内に例えば熱酸化法により形成される絶縁膜（シリコン酸化膜）に局所的に薄い部分が生じやすくなる。トレンチ内における絶縁膜の局所的に薄い部分には電界が集中しやすく、リーク電流の原因になり得る。

【0044】

第２終端トレンチ部５０Ｂの第２方向Ｙの幅を、ゲートトレンチ部４０の第１方向Ｘの幅よりも大きくすることで、第２終端トレンチを形成するときに、第２終端トレンチにエッチングガスが溜まりやすくなってエッチングが進行しやすくなる。これにより、第２終端トレンチに鋭角の部分や曲率が大きい部分が形成されにくくなり、第２終端トレンチ部５０Ｂの第２絶縁膜４５にかかる電界を低減し、リーク電流を抑制できる。

【0045】

［第２実施形態］
図３及び図４を参照して、第２実施形態の半導体装置２について説明する。第２実施形態の半導体装置２について、第１実施形態の半導体装置１と異なる構成について主に説明する。

【0046】

図４に示すように、半導体装置２において、第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも上方に位置し、且つ、終端メサ部２２における第４半導体層１４と第１半導体層１１との接合部（ｐｎ接合）よりも下方に位置する。また、導電部材４４の下端は、ゲート電極４１の下端よりも上方に位置し、且つ、第４半導体層１４と第１半導体層１１とのｐｎ接合部よりも下方に位置する。第１終端トレンチ部５０Ａの下端及び導電部材４４の下端は、第６半導体層１６と第１半導体層１１とのｐｎ接合よりも下方に位置する。

【0047】

第１終端トレンチ部５０Ａの第１方向Ｘの幅は、ゲートトレンチ部４０の第１方向Ｘの幅以下である。例えば、第１終端トレンチ部５０Ａの幅は、ゲートトレンチ部４０の幅と同じである。または、第１終端トレンチ部５０Ａの幅は、ゲートトレンチ部４０の幅よりも小さくてもよい。

【0048】

図６は、シミュレーションにより、図４に示す第１方向Ｘに沿ったＸ２－Ｘ２’の位置のインパクトイオン化によるキャリアの生成を計算した結果を示す。４つのモデルａ～ｄについて計算した。４つのモデルａ～ｄとも、第１終端トレンチ部５０Ａの第１方向Ｘの幅を、ゲートトレンチ部４０の第１方向Ｘの幅と同じ（０．１５μｍ）にしている。各モデルａ～ｄは、第１終端トレンチ部５０Ａの下端の位置（第３方向Ｚにおける位置）が互いに異なる。

【0049】

モデルａの第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも上方に位置し、且つ、終端メサ部２２における第４半導体層１４と第１半導体層１１とのｐｎ接合よりも上方に位置する。モデルａの第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも、０．２μｍ上方に位置する。

【0050】

モデルｂの第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも上方に位置し、且つ、終端メサ部２２における第４半導体層１４と第１半導体層１１とのｐｎ接合よりも下方に位置する。モデルｂの第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも、０．０５μｍ上方に位置する。

【0051】

モデルｃの第１終端トレンチ部５０Ａの下端の位置は、ゲートトレンチ部４０の下端の位置と同じであり、且つ、終端メサ部２２における第４半導体層１４と第１半導体層１１とのｐｎ接合よりも下方に位置する。

【0052】

モデルｄの第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも下方に位置し、且つ、終端メサ部２２における第４半導体層１４と第１半導体層１１とのｐｎ接合よりも下方に位置する。第１終端トレンチ部５０Ａの下端がゲートトレンチ部４０の下端よりも下方に位置するモデルｄについては、図２に示すＸ１－Ｘ１’の位置のインパクトイオン化を計算したことになる。モデルｄの第１終端トレンチ部５０Ａの下端は、ゲートトレンチ部４０の下端よりも、０．１μｍ下方に位置する。

【0053】

図６に示すように、第１終端トレンチ部５０Ａの下端がゲートトレンチ部４０の下端よりも上方に位置するモデルａ及びモデルｂでは、インパクトイオン化のピークが、第１終端トレンチ部５０Ａに隣接するゲートトレンチ部４０に位置する。第１終端トレンチ部５０Ａの下端がゲートトレンチ部４０の下端と同じ位置にあるモデルｃ、及び第１終端トレンチ部５０Ａの下端がゲートトレンチ部４０の下端よりも下方に位置するモデルｄでは、インパクトイオン化のピークが、第１終端トレンチ部５０Ａに位置する。

【0054】

図７（ａ）は、上記モデルａ～ｄについて、シミュレーションにより、空乏層の幅を計算した結果を示す。モデルａ及びモデルｂについては、第１終端トレンチ部５０Ａに隣接するゲートトレンチ部４０の下端から下方に伸びる空乏層の幅を表す。モデルｃ及びモデルｄについては、第１終端トレンチ部５０Ａの下端から下方に伸びる空乏層の幅を表す。

【0055】

図７（ｂ）は、上記モデルａ～ｄについて、シミュレーションにより、Ｖｄｓｓを計算した結果を示す。

【0056】

図６に示すように、第１終端トレンチ部５０Ａの下端が、ゲートトレンチ部４０の下端よりも上方に位置し、且つ、終端メサ部２２における第４半導体層１４と第１半導体層１１とのｐｎ接合よりも下方に位置するモデルｂにおいて、最もインパクトイオン化のピークが低くなっている。インパクトイオン化が低下すると、生成された熱キャリア（熱電子及び熱正孔）の量が減るため、半導体装置２の特性変動を抑制できる。また、図７（ａ）に示すように、モデルｂにおいて最も空乏層の幅が広くなり、この結果、図７（ｂ）に示すように、モデルｂにおいて最も高い耐圧が得られる。

【0057】

また、第１終端トレンチ部５０Ａの下端が、半導体層１０の上面からゲートトレンチ部４０の下端までの第３方向Ｚの距離の２％以上１０％以下の距離、ゲートトレンチ部４０の下端から上方に位置することで、熱電子が、セルメサ部２１の第２半導体層１２と、終端メサ部２２の第４半導体層１４とに分散されつつ上部電極３１に流れることをシミュレーションにより確認できた。これにより、電流集中によるホットスポットが分散され、耐圧を高く保持することができる。

【0058】

半導体装置２において、第２終端トレンチ部５０Ｂの第２方向Ｙの幅は、第１終端トレンチ部５０Ａの第１方向Ｘの幅と同じにすることができる。

【0059】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0060】

１,２…半導体装置、１０…半導体層、１１…第１半導体層、１２…第２半導体層、１３…第３半導体層、１４…第４半導体層、１５…第５半導体層、１６…第６半導体層、２１…セルメサ部、２２…終端メサ部、３１…上部電極、３２…下部電極、４１…ゲート電極、４２…第１絶縁膜、４３…絶縁層、４４…導電部材、４５…第２絶縁膜、５０Ａ…第１終端トレンチ部、５０Ｂ…第２終端トレンチ部、１０１…セル領域、１０２…終端領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】