知財求人 - 知財ポータルサイト「IP Force」
▶ 株式会社東芝の特許一覧 ▶ 東芝デバイス＆ストレージ株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025155331
(43)【公開日】2025-10-14
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10D 30/66 20250101AFI20251006BHJP
H10D 62/10 20250101ALI20251006BHJP
H10D 64/20 20250101ALI20251006BHJP
H10D 30/01 20250101ALI20251006BHJP
H10D 64/60 20250101ALI20251006BHJP
【ＦＩ】
H01L29/78 654C
H01L29/78 652T
H01L29/78 652M
H01L29/78 652P
H01L29/06 301F
H01L29/06 301V
H01L29/44 Y
H01L29/44 S
H01L29/78 658F
H01L21/28 301S
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2024059116
(22)【出願日】2024-04-01
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100152205
【弁理士】
【氏名又は名称】吉田 昌司
(72)【発明者】
【氏名】長谷川 浩史
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104BB13
4M104BB14
4M104BB17
4M104BB20
4M104BB21
4M104BB22
4M104BB25
4M104BB30
4M104BB32
4M104CC01
4M104DD64
4M104DD84
4M104FF07
4M104FF10
(57)【要約】
【課題】オン抵抗を低減すること。
【解決手段】本実施形態に係る半導体装置は、第１電極と、前記第１電極の上に設けられた半導体層と、前記半導体層の上に設けられた第２電極と、絶縁領域を介して前記半導体層内に設けられた制御電極と、前記第１電極から前記第２電極に向かう第１方向に直交する第２方向に沿って前記制御電極と対向し、前記第２電極と電気的に接続され、第１仕事関数を有する第１導電部と、前記半導体層内に設けられ、前記絶縁領域および前記第１導電部に挟まれ、前記第１導電部とショットキー接合を形成する第１導電形の第１半導体領域と、前記半導体層内に設けられ、前記第１半導体領域の上に位置し、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第２半導体領域と、前記第２電極と電気的に接続され、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とオーミック接合を形成する第２導電部と、を備える。
【選択図】図１
【解決手段】本実施形態に係る半導体装置は、第１電極と、前記第１電極の上に設けられた半導体層と、前記半導体層の上に設けられた第２電極と、絶縁領域を介して前記半導体層内に設けられた制御電極と、前記第１電極から前記第２電極に向かう第１方向に直交する第２方向に沿って前記制御電極と対向し、前記第２電極と電気的に接続され、第１仕事関数を有する第１導電部と、前記半導体層内に設けられ、前記絶縁領域および前記第１導電部に挟まれ、前記第１導電部とショットキー接合を形成する第１導電形の第１半導体領域と、前記半導体層内に設けられ、前記第１半導体領域の上に位置し、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第２半導体領域と、前記第２電極と電気的に接続され、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とオーミック接合を形成する第２導電部と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極の上に設けられた半導体層と、
前記半導体層の上に設けられた第２電極と、
絶縁領域を介して前記半導体層内に設けられた制御電極と、
前記第１電極から前記第２電極に向かう第１方向に直交する第２方向に沿って前記制御電極と対向し、前記第２電極と電気的に接続され、第１仕事関数を有する第１導電部と、
前記半導体層内に設けられ、前記絶縁領域および前記第１導電部に挟まれ、前記第１導電部とショットキー接合を形成する第１導電形の第１半導体領域と、
前記半導体層内に設けられ、前記第１半導体領域の上に位置し、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第２半導体領域と、
前記第２電極と電気的に接続され、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とオーミック接合を形成する第２導電部と、
を備える半導体装置。
前記第１電極の上に設けられた半導体層と、
前記半導体層の上に設けられた第２電極と、
絶縁領域を介して前記半導体層内に設けられた制御電極と、
前記第１電極から前記第２電極に向かう第１方向に直交する第２方向に沿って前記制御電極と対向し、前記第２電極と電気的に接続され、第１仕事関数を有する第１導電部と、
前記半導体層内に設けられ、前記絶縁領域および前記第１導電部に挟まれ、前記第１導電部とショットキー接合を形成する第１導電形の第１半導体領域と、
前記半導体層内に設けられ、前記第１半導体領域の上に位置し、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第２半導体領域と、
前記第２電極と電気的に接続され、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とオーミック接合を形成する第２導電部と、
を備える半導体装置。
【請求項2】
前記第２導電部は、前記第２半導体領域よりも幅が広い、請求項１に記載の半導体装置。
【請求項3】
前記第２導電部は、前記第２電極と直接接している、請求項１に記載の半導体装置。
【請求項4】
前記第１導電部と同じ導電材料からなる第３導電部が、前記第２導電部と前記第２電極との間に設けられている、請求項１に記載の半導体装置。
【請求項5】
前記第２導電部は、
前記第２半導体領域の前記制御電極側に設けられた第１部分と、
前記第２半導体領域の前記第１導電部側に設けられた第２部分と、
前記第２半導体領域の上側に設けられた第３部分と、
を有する、請求項１に記載の半導体装置。
前記第２半導体領域の前記制御電極側に設けられた第１部分と、
前記第２半導体領域の前記第１導電部側に設けられた第２部分と、
前記第２半導体領域の上側に設けられた第３部分と、
を有する、請求項１に記載の半導体装置。
【請求項6】
前記絶縁領域は、上面、および前記上面と前記第２導電部の前記第１部分の下端とを接続する斜面を有する、請求項５に記載の半導体装置。
【請求項7】
前記第１導電部は、前記第１半導体領域の側面に接する、請求項１に記載の半導体装置。
【請求項8】
前記第１導電形はｎ形であり、前記第１仕事関数は前記第２仕事関数よりも高い、請求項１～７のいずれかに記載の半導体装置。
【請求項9】
前記第１導電部は、プラチナ、コバルトおよびニッケルのうち少なくとも１つを含み、
前記第２導電部は、チタンシリサイド、窒化チタン、チタン、プラチナシリサイド、コバルトシリサイド、ニッケルシリサイド、タンタル、窒化タンタルおよびハフニウムのうち少なくとも１つを含む、請求項８に記載の半導体装置。
前記第２導電部は、チタンシリサイド、窒化チタン、チタン、プラチナシリサイド、コバルトシリサイド、ニッケルシリサイド、タンタル、窒化タンタルおよびハフニウムのうち少なくとも１つを含む、請求項８に記載の半導体装置。
【請求項10】
前記第１導電部はプラチナを含み、前記第２導電部はチタンシリサイドを含む、請求項９に記載の半導体装置。
【請求項11】
第１導電形の第１半導体領域と、絶縁領域を介して前記第１半導体領域内に設けられた制御電極と、を備える半導体層を用意し、
前記第１半導体領域において前記制御電極と対向するトレンチを形成し、
前記トレンチを充填する犠牲膜を形成し、
前記第１半導体領域のうち前記絶縁領域および前記トレンチに挟まれた第２半導体領域に、第１導電形の不純物のイオン注入を行うことにより、前記第２半導体領域の上に設けられ、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第３半導体領域を形成し、
第１仕事関数を有し、前記第３半導体領域とオーミック接合を形成する第１導電部を形成し、
前記犠牲膜を除去することにより、前記トレンチを露出させ、
前記トレンチを充填し、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とショットキー接合を形成する第２導電部を形成し、
前記半導体層を挟むように第１電極および第２電極を形成する、
半導体装置の製造方法。
前記第１半導体領域において前記制御電極と対向するトレンチを形成し、
前記トレンチを充填する犠牲膜を形成し、
前記第１半導体領域のうち前記絶縁領域および前記トレンチに挟まれた第２半導体領域に、第１導電形の不純物のイオン注入を行うことにより、前記第２半導体領域の上に設けられ、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第３半導体領域を形成し、
第１仕事関数を有し、前記第３半導体領域とオーミック接合を形成する第１導電部を形成し、
前記犠牲膜を除去することにより、前記トレンチを露出させ、
前記トレンチを充填し、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とショットキー接合を形成する第２導電部を形成し、
前記半導体層を挟むように第１電極および第２電極を形成する、
半導体装置の製造方法。
【請求項12】
前記第１導電部は、前記第３半導体領域を形成した後、前記第３半導体領域の上に金属層を形成し、熱処理を行うことにより形成される、請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記第３半導体領域を形成した後、前記第１導電部を形成する前に、前記第３半導体領域の上部をエピタキシャル成長させることにより、前記第３半導体領域よりも幅が広い幅広領域を形成し、
前記第１導電部は、前記幅広領域の上に金属層を形成し、熱処理を行うことにより形成される、請求項１１に記載の半導体装置の製造方法。
前記第１導電部は、前記幅広領域の上に金属層を形成し、熱処理を行うことにより形成される、請求項１１に記載の半導体装置の製造方法。
【請求項14】
前記第２導電部を形成した後、前記第２電極を形成する前に、前記第２導電部の一部を除去して前記第１導電部を露出させ、
前記第２電極は、前記露出された前記第１導電部を被覆するように形成される、請求項１１～１３のいずれかに記載の半導体装置の製造方法。
前記第２電極は、前記露出された前記第１導電部を被覆するように形成される、請求項１１～１３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などスイッチング機能を有する半導体装置が知られている。このような半導体装置においては、オン抵抗が低いことが好ましい。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１３２１９５号公報
【特許文献2】特開２０２２－２２０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、オン抵抗を低減することができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態に係る半導体装置は、第１電極と、前記第１電極の上に設けられた半導体層と、前記半導体層の上に設けられた第２電極と、絶縁領域を介して前記半導体層内に設けられた制御電極と、前記第１電極から前記第２電極に向かう第１方向に直交する第２方向に沿って前記制御電極と対向し、前記第２電極と電気的に接続され、第１仕事関数を有する第１導電部と、前記半導体層内に設けられ、前記絶縁領域および前記第１導電部に挟まれ、前記第１導電部とショットキー接合を形成する第１導電形の第１半導体領域と、前記半導体層内に設けられ、前記第１半導体領域の上に位置し、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第２半導体領域と、前記第２電極と電気的に接続され、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とオーミック接合を形成する第２導電部と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置の断面図である。
【図3A】第１実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
【図4】第１実施形態の変形例に係る半導体装置の断面図である。
【図5】第２実施形態に係る半導体装置の断面図である。
【図6A】第２実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
【図7】第３実施形態に係る半導体装置の断面図である。
【図8】第３実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
【図9】第３実施形態の変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
また、説明の便宜上、図１～図３などに示すように、ＸＹＺ直交座標系を採用する。Ｚ軸方向は、半導体装置の積層方向（厚さ方向）である。また、Ｚ軸方向のうち、ソース電極側を「上」ともいい、ドレイン電極側を「下」ともいう。ただし、この表現は便宜的なものであり、重力の方向とは無関係である。Ｚ軸方向は、特許請求の範囲における第１方向である。Ｙ軸方向は、特許請求の範囲における第２方向である。Ｘ軸方向は、特許請求の範囲における第３方向である。
【0009】
また、以下の説明において、各導電形における不純物濃度の相対的な高低を表すために、ｎ＋、ｎ、ｎ－、および、ｐ＋、ｐ、ｐ－の表記を用いる場合がある。すなわち、ｎ＋はｎよりもｎ形不純物濃度が相対的に高く、ｎ－はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形不純物濃度が相対的に高く、ｐ－はｐよりもｐ形不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。ｎ形、ｎ＋形およびｎ－形は特許請求の範囲における第１導電形の一例である。ｐ形、ｐ＋形およびｐ－形は特許請求の範囲における第２導電形の一例である。なお、以下の説明において、ｎ形とｐ形は反転されてもよい。つまり、第１導電形がｐ形であってもよい。
【0010】
また、半導体領域の不純物濃度は、たとえば、二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、たとえば、走査型静電容量顕微鏡法（Scanning Capacitance Microscopy：ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。
【0011】
また、コンタクト部の幅などの寸法は、たとえば、透過型電子顕微鏡（Transmission Electron Microscope：ＴＥＭ）や、エネルギー分散Ｘ線分光法（Energy Dispersive X-ray spectroscopy：ＥＤＸ）や、走査型電子顕微鏡（Scanning Electron Microscope：ＳＥＭ）による表面および／または断面の分析などにより測定することが可能である。
【0012】
また、導電部などの組成は、エネルギー分散Ｘ線分光法などにより分析することが可能である。
【0013】
【0014】
本実施形態に係る半導体装置１は、縦型のトランジスタである。より詳しくは、半導体装置１は、ゲート電極（後述のゲート電極１３）の電位を制御することにより、ショットキー障壁の厚さを制御してオン状態とオフ状態とを切り替える縦型のＭＯＳＦＥＴである。
【0015】
図１に示すように、半導体装置１は、ドレイン電極（第１電極）１１と、ドレイン電極１１の上に設けられた半導体層２と、半導体層２の上に設けられたソース電極（第２電極）１２とを備える。
【0016】
ドレイン電極１１は、半導体装置１のドレイン電極として機能する。本実施形態では、ドレイン電極１１は、半導体層２内に設けられたドレイン領域２２と電気的に接続されている。ドレイン電極１１は、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、アルミニウム （Ａｌ）等からなる。
【0017】
半導体層２には、後述する各種の半導体領域などが設けられている。半導体層２は、エピタキシャル層であってもよいし、半導体基板であってもよいし、あるいは、半導体基板と、その上に配置されたエピタキシャル層であってもよい。本実施形態では、半導体層２はシリコン（Ｓｉ）である。この場合、ｎ形不純物としては、例えばヒ素（Ａｓ）、リン（Ｐ）、またはアンチモン（Ｓｂ）が用いられ、ｐ形不純物としては、例えばホウ素（Ｂ）が用いられる。なお、半導体層２は、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体からなってもよい。
【0018】
ソース電極１２は、半導体装置１のソース電極として機能する。本実施形態では、ソース電極１２は、導電部３０（第３導電部）、および導電部３０の一部である導電部３１と電気的に接続されている。また、ソース電極１２は、導電部３０を介して導電部４０と電気的に接続されている。ソース電極１２は、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、アルミニウム （Ａｌ）等からなる。
【0019】
なお、図示しないが、ソース電極１２は、互いに異なる材料からなる複数の金属層から構成されてもよい。例えば、ソース電極１２は、導電部３０の上に設けられたチタン（Ｔｉ）および／または窒化チタン（ＴｉＮ）からなる第１金属層と、第１金属層の上に設けられたタングステン（Ｗ）からなる第２金属層と、第２金属層の上に設けられたアルミニウム（Ａｌ）からなる第３金属層とを有してもよい。
【0020】
半導体層２の詳細について説明する。図１に示すように、半導体層２内には、ドリフト領域２１、ドレイン領域２２、薄化領域（第１半導体領域）２３、頂部領域（第２半導体領域）２４、ゲート電極（制御電極）１３、絶縁領域５０、および導電部（第１導電部）３１が設けられている。また、頂部領域２４の上には、導電部（第２導電部）４０が設けられている。
【0021】
ドリフト領域２１は、半導体装置１のドリフト領域として機能する。ドリフト領域２１は、ドレイン領域２２の上（ドレイン電極１１の上方）に配置されている。ドリフト領域２１は、例えばｎ－形の半導体領域である。ドリフト領域２１のｎ形不純物濃度は、例えば、１×１０１５ｃｍ－３以上２×１０１６ｃｍ－３以下である。
【0022】
ドレイン領域２２は、半導体装置１のドレイン領域として機能する。ドレイン領域２２は、ドリフト領域２１とドレイン電極１１との間に配置されている。ドレイン領域２２は、例えばｎ＋形の半導体領域である。ドレイン領域２２のｎ形不純物濃度は、例えば、１×１０１８ｃ ｍ－３以上１×１０２１ｃｍ－３以下である。
【0023】
なお、ドレイン領域２２は設けられていなくてもよい。この場合、ドリフト領域２１はドレイン電極１１の上に直接設けられ、ドレイン電極１１はドリフト領域２１と電気的に接続する。あるいは、ドリフト領域２１は設けられていなくてもよい。この場合、例えばドレイン領域２２がドリフト領域２１の位置にも設けられる。
【0024】
薄化領域２３は、半導体層２内におけるドリフト領域２１の上端部分に位置し、ドリフト領域２１と同程度の不純物濃度を有するｎ－形の半導体領域である。薄化領域２３は、絶縁領域５０および導電部３１に挟まれ、Ｘ軸方向に延在する。なお、薄化領域２３の不純物濃度は、ドリフト領域２１と異なってもよい。
【0025】
頂部領域２４は、半導体層２内に設けられ、薄化領域２３の上に位置する。頂部領域２４は、Ｘ軸方向に延在する。頂部領域２４は、薄化領域２３よりも高い不純物濃度を有する。頂部領域２４は、例えばｎ＋形の半導体領域である。頂部領域２４のｎ形不純物濃度は、例えば、８×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下である。
【0026】
なお、図２では、頂部領域２４は薄化領域２３と異なる領域として図示されているが、不純物濃度が連続的に変化するために頂部領域２４と薄化領域２３との間の境界が不明確であってもよい。ただし、頂部領域２４と薄化領域２３との間には、第２半導体形の半導体領域、例えばベース領域などは設けられていない。
【0027】
ゲート電極１３は、半導体装置１のゲート電極として機能する。ゲート電極１３は、絶縁領域５０を介して半導体層２内に設けられ、Ｘ軸方向に延在する。ゲート電極１３は、例えばｐ形またはｎ形の不純物を含むポリシリコン等からなる。絶縁領域５０は、例えばシリコン酸化物またはシリコン窒化物を含む絶縁膜である。
【0028】
導電部３１は、半導体層２の上面からドリフト領域２１に達するように設けられている。より詳しくは、図１および図２に示すように、導電部３１は、半導体層２の厚さ方向に直交する方向（Ｙ軸方向）に沿ってゲート電極１３と一部が対向するように設けられている。ここで、導電部３１の一部がゲート電極１３と対向するとは、導電部３１の下端（先端）部分がＹ軸方向に沿ってゲート電極１３と対向するという意味である。また、図２に示すように、導電部３１とドリフト領域２１との境界面（ショットキー接合面）３１ａからゲート電極１３への方向は、Ｙ軸方向に沿う。導電部３１は、Ｘ軸方向に延在する。
【0029】
導電部３１は、ソース電極１２と電気的に接続されている。本実施形態では、図１および図２に示すように、導電部３１と同じ導電材料からなる導電部３０が半導体層２の上面とソース電極１２との間に設けられ、導電部３１は、導電部３０を介してソース電極１２と電気的に接続されている。
【0030】
導電部３１は、図２に示すように、ドリフト領域２１の上面、および薄化領域２３の側面に接するように設けられている。導電部３１は、第１仕事関数を有する第１導電材料を含み、ドリフト領域２１および薄化領域２３とショットキー接合を形成する。第１導電形がｎ形の場合、第１導電材料は、プラチナ（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などである。すなわち、第１導電形がｎ形の場合、導電部３１は、プラチナ、コバルトおよびニッケルのうち少なくとも１つを含む。本実施形態では、導電部３１はプラチナからなる。
【0031】
導電部３１とドリフト領域２１との間のショットキー接合により、導電部３１とドリフト領域２１の境界面３１ａの近傍にショットキー障壁が形成される。また、導電部３１と薄化領域２３との間のショットキー接合により、導電部３１と薄化領域２３の境界面３１ｂの近傍にショットキー障壁が形成される。これらのショットキー障壁が厚い場合、ドレイン電極１１からソース電極１２への電流が実質的に流れず、半導体装置１がオフ状態となる。反対に、少なくともいずれか一方のショットキー障壁が薄い場合、ドレイン電極１１からソース電極１２にトンネル電流などの電流が流れ、半導体装置１がオン状態となる。ゲート電極１３の電位を制御することにより、境界面３１ａ，３１ｂの近傍に形成されるショットキー障壁の厚さを制御して、半導体装置１のオン状態とオフ状態とを切り替えることが可能である。
【0032】
導電部４０は、頂部領域２４の上に設けられ、ソース電極１２と電気的に接続されている。本実施形態では、導電部３０が導電部４０とソース電極１２との間に設けられており、導電部４０は、導電部３０を介してソース電極１２と電気的に接続されている。導電部４０は、Ｘ軸方向に延在する。
【0033】
導電部４０は、第１仕事関数と異なる第２仕事関数を有する第２導電材料を含み、頂部領域２４とオーミック接合を形成する。第１導電形がｎ形の場合、第２仕事関数は第１仕事関数よりも低い。第１導電形がｎ形の場合、第２導電材料は、チタンシリサイド（ＴｉＳｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、プラチナシリサイド（ＰｔＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびハフニウム（Ｈｆ）などである。すなわち、第１導電形がｎ形の場合、導電部４０は、チタンシリサイド、窒化チタン、チタン、プラチナシリサイド、コバルトシリサイド、ニッケルシリサイド、タンタル、窒化タンタルおよびハフニウムのうち少なくとも１つを含む。本実施形態では、導電部４０は、チタンシリサイドからなる。なお、第１導電形がｐ形の場合、第２仕事関数は第１仕事関数よりも高い。
【0034】
なお、図１に示すように、半導体装置１は、絶縁領域５０を介して半導体層２内に設けられたフィールドプレート電極（ＦＰ電極）１４を備えてもよい。本実施形態では、ＦＰ電極１４は、ゲート電極１３の下方に設けられ、Ｘ軸方向に延在する。ＦＰ電極１４は、例えばｐ形またはｎ形の不純物を含むポリシリコン等からなる。ＦＰ電極１４は、絶縁領域５０によって半導体層２から電気的に絶縁され、ソース電極１２と電気的に接続されている。このようなＦＰ電極１４を設けることにより、半導体装置１がオフ状態の場合に、ドレイン電極１１とソース電極１２との間に印加された電圧によって、ＦＰ電極１４からその周囲のドリフト領域２１に空乏層が伸びる。この空乏層が隣のＦＰ電極１４の空乏層と接続し、半導体装置１の耐圧が向上する。なお、半導体装置１は、絶縁領域５０とは別の絶縁領域（図示せず）を介して半導体層２内に設けられたフィールドプレートを備えてもよい。また、ＦＰ電極１４は、Ｘ軸方向以外（例えばＹ軸方向）に延在するように設けられてもよい。
【0035】
以上説明したように、第１実施形態に係る半導体装置１は、絶縁領域５０を介して半導体層２内に設けられたゲート電極１３と、Ｙ軸方向に沿ってゲート電極１３と対向し、ソース電極１２と電気的に接続され、第１仕事関数を有する導電部３１と、半導体層２内に設けられ、絶縁領域５０および導電部３１に挟まれ、導電部３１とショットキー接合を形成する第１導電形の薄化領域２３と、半導体層２内に設けられ、薄化領域２３の上に位置し、薄化領域２３よりも高い不純物濃度を有する第１導電形の頂部領域２４と、ソース電極１２と電気的に接続され、第１仕事関数と異なる第２仕事関数を有し、頂部領域２４とオーミック接合を形成する導電部４０とを備える。
【0036】
すなわち、本実施形態では、ゲート電極１３の電位を制御することにより、ショットキー障壁の厚さを制御してオン状態とオフ状態とを切り替える半導体装置１において、ドリフト領域２１および薄化領域２３とショットキー接合を形成する導電部３１に加えて、頂部領域２４とオーミック接合を形成する導電部４０が設けられている。これにより、半導体装置１のオン状態において、ドレイン－ソース間の電流が、ショットキー接合よりもコンタクト抵抗が小さいオーミック接合を通って流れることが可能となるため、半導体装置１のオン抵抗を低減することができる。
【0037】
また、本実施形態では、導電部４０とオーミック接合を形成する頂部領域２４は、薄化領域２３よりも高い不純物濃度を有する。これにより、導電部４０と頂部領域２４とのコンタクト抵抗を低減することができ、半導体装置１のオン抵抗をより低減することができる。
【0038】
なお、図２に示すように、頂部領域２４の上端が絶縁領域５０の上面５０ａより突出し、導電部４０が頂部領域２４の上端を包むように設けられてもよい。より詳しくは、導電部４０は、頂部領域２４のゲート電極１３側に設けられた第１部分４１と、頂部領域２４の導電部３１側に設けられた第２部分４２と、頂部領域２４の上側に設けられた第３部分４３とを有してもよい。図２の例では、導電部４０の第１部分４１は頂部領域２４のゲート電極１３側の第１側面２４ａと接し、導電部４０の第２部分４２は頂部領域２４の導電部３１側の第２側面２４ｂと接し、導電部４０の第３部分４３は第１側面２４ａと第２側面２４ｂを接続する頂部領域２４の上面２４ｃと接する。このように導電部４０が頂部領域２４の上端を包むように設けられることで、導電部４０と頂部領域２４との間に形成されるオーミック接合の面積が増加し、半導体装置１のオン抵抗をより低減することができる。
【0039】
また、図２に示すように、絶縁領域５０は、上面５０ａおよび斜面５０ｂを有してもよい。斜面５０ｂは、上面５０ａと、導電部４０の第１部分４１の下端４１ａとを接続する。このような斜面５０ｂが設けられていることにより、第１部分４１の下端４１ａは絶縁領域５０の上面５０ａよりも下に位置する。そのため、導電部４０と頂部領域２４との間に形成されるオーミック接合の面積が増加し、半導体装置１のオン抵抗をより低減することができる。なお、導電部４０の第１部分４１の下端４１ａは、ゲート電極１３の上端よりも上に位置していれば、図２の例よりも下に位置してもよい。これにより、半導体装置１のオン抵抗をさらに低減することができる。
【0040】
また、導電部４０の第２部分４２の下端４２ａは、ゲート電極１３の上端よりも上に位置していれば、図２の例よりも下に位置してもよい。これにより、導電部４０と頂部領域２４との間に形成されるオーミック接合の面積が増加し、半導体装置１のオン抵抗をより低減することができる。
【0041】
＜半導体装置１の製造方法＞
次に、図３Ａ～図３Ｆを参照して、本実施形態に係る半導体装置１の製造方法の一例について説明する。図３Ａ～図３Ｆは、第１実施形態に係る半導体装置の製造工程の一例を説明するための断面図であり、図１における領域Ａに相当する部分の拡大図である。
次に、図３Ａ～図３Ｆを参照して、本実施形態に係る半導体装置１の製造方法の一例について説明する。図３Ａ～図３Ｆは、第１実施形態に係る半導体装置の製造工程の一例を説明するための断面図であり、図１における領域Ａに相当する部分の拡大図である。
【0042】
まず、ドリフト領域（第１半導体領域）２１と、絶縁領域５０を介してドリフト領域２１内に設けられたゲート電極（制御電極）１３と、を備える半導体層を用意する。このような半導体層は、例えば以下のようにして得られる。まず、ドリフト領域２１を備える半導体基板を用意する。その後、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）等により、当該半導体基板の上面にゲートトレンチを形成する。その後、熱酸化等により、当該ゲートトレンチ内に絶縁領域を形成する。その後、ＲＩＥ等により、当該絶縁領域にトレンチを形成するように絶縁領域の一部を除去する。その後、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）等によってポリシリコン等の導電性材料を絶縁領域のトレンチ内に堆積し、余剰の導電性材料をエッチバックすることでゲート電極１３を形成する。その後、ゲート電極１３を埋設し、かつゲートトレンチ以外の半導体基板の上面を被覆するように絶縁材料を堆積し、その後、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）等により、当該絶縁材料の上面を平坦化する。これにより、絶縁領域５０が形成される。
【0043】
次に、図３Ａに示すように、ＲＩＥ等により、ドリフト領域２１にゲート電極１３と対向するコンタクトトレンチＣＴを形成する。コンタクトトレンチＣＴは、絶縁領域５０と間隔を空けて形成される。これにより、ドリフト領域２１のうち絶縁領域５０およびコンタクトトレンチＣＴに挟まれた領域である薄化領域（第２半導体領域）２３が形成される。
【0044】
次に、図３Ｂに示すように、コンタクトトレンチＣＴを充填する犠牲膜６０を形成する。犠牲膜６０は、例えばシリコン窒化物（ＳｉＮ）などの絶縁材料からなる。この犠牲膜６０は、詳しくは以下のようにして形成する。まず、スパッタリング等により、コンタクトトレンチＣＴを充填し、かつ絶縁領域５０の上面を被覆するようにシリコン窒化物などの絶縁材料を堆積する。その後、ＣＭＰ等により、当該絶縁材料の上面を平坦化する。その後、ウェットエッチング等により、絶縁材料の上部をエッチバックし、絶縁領域５０を露出させる。なお、犠牲膜６０の上端の高さを変更することにより、後の工程で形成される導電部（第１導電部）４０の第２部分４２の下端４２ａの高さを変更することができる（図３Ｅ参照）。
【0045】
次に、図３Ｃに示すように、ウェットエッチング等により、絶縁領域５０の上部を除去し、薄化領域２３の上面を露出させる。本実施形態では、絶縁領域５０をさらに除去し、上面５０ａと薄化領域２３とを接続する斜面５０ｂを形成する。これにより、薄化領域２３の上面に加えて、薄化領域２３のゲート電極１３側の側面が露出される。なお、本工程は、薄化領域２３の上面を露出させた段階で留め、斜面５０ｂを形成しなくてもよい。
【0046】
次に、図３Ｄに示すように、薄化領域２３の頂部に、第１導電形の不純物のイオン注入を行う。第１導電形がｎ形の場合、この不純物は、例えばヒ素である。これにより、薄化領域２３の上側部分に、後の熱処理による活性化で頂部領域２４となる予定領域２４０が形成される。イオン注入を行うことにより予定領域２４０の少なくとも一部がアモルファス化され、後の工程においてシリサイド化を促進することができる。なお、半導体層の上面のうち薄化領域２３以外の部分は絶縁領域５０または犠牲膜６０に被覆されているため、本工程のイオン注入は、半導体層の上面において薄化領域２３の幅よりも広い範囲に行ってもよい。これにより、予定領域２４０を容易に形成することができる。なお、特許請求の範囲における半導体装置の製造方法に係る請求項の第３半導体領域は、ここでいう予定領域２４０であってもよいし、熱処理による活性化後の頂部領域２４であってもよい。
【0047】
次に、図３Ｅに示すように、予定領域２４０を埋設するように金属層７０を形成する。金属層７０は、例えばチタンである。その後、熱処理を行うことにより、予定領域２４０に注入されたイオンが活性化され、第１導電形の頂部領域２４が形成される。同時に、予定領域２４０は、金属層７０との境界面付近でシリサイド化され、導電部４０が形成される。頂部領域２４は、ドリフト領域２１および薄化領域２３よりも高い不純物濃度を有する第１導電形の半導体領域である。導電部４０は、第１仕事関数を有し、頂部領域２４とオーミック接合を形成する。導電部４０は、例えばチタンシリサイドである。なお、熱処理は、金属層７０を形成する前と、金属層７０を形成した後にそれぞれ行ってもよい。すなわち、熱処理による活性化によって頂部領域２４を形成する工程と、熱処理によるシリサイド化によって導電部４０を形成する工程とを分けて行ってもよい。
【0048】
次に、図３Ｆに示すように、ウェットエッチング等により金属層７０を除去する。その後、ウェットエッチング等により犠牲膜６０を除去し、コンタクトトレンチＣＴを露出させる。その後、スパッタリング等により、コンタクトトレンチＣＴを充填する導電部（第２導電部）３１を形成する。導電部３１は、第１仕事関数と異なる第２仕事関数を有し、ドリフト領域２１および薄化領域２３とショットキー接合を形成する。その後、スパッタリング等により、導電部３１および導電部４０を被覆する導電部３０を形成する。なお、導電部３０は、導電部３１を形成した後、これに連続して形成してもよい。
【0049】
その後、図示しないが、半導体層の下面にｎ形不純物をイオン注入し、熱処理を行うことにより、ドレイン領域２２を形成する。その後、半導体層を挟むようにドレイン電極１１およびソース電極１２を形成する。すなわち、半導体層の下面にドレイン電極１１を形成し、導電部３０の上にソース電極１２を形成する。
【0050】
以上の工程により、半導体装置１が製造される。
【0051】
本実施形態の製造方法によれば、コンタクトトレンチＣＴを充填するように導電部３１を形成することにより、導電部３１の材料の段差被覆性（ステップ・カバレッジ）が低い場合であっても、導電部３１と薄化領域２３との間のショットキー接合を形成できる。
【0052】
（第１実施形態の変形例）
＜半導体装置１Ａ＞
次に、図４を参照して、第１実施形態の変形例に係る半導体装置１Ａについて説明する。図４は、第１実施形態の変形例に係る半導体装置１Ａの断面図であり、図１における領域Ａに相当する部分の拡大図である。本変形例と第１実施形態との相違点の１つは、接続領域２５の存在である。以下、本変形例について、第１実施形態との相違点を中心に説明する。
＜半導体装置１Ａ＞
次に、図４を参照して、第１実施形態の変形例に係る半導体装置１Ａについて説明する。図４は、第１実施形態の変形例に係る半導体装置１Ａの断面図であり、図１における領域Ａに相当する部分の拡大図である。本変形例と第１実施形態との相違点の１つは、接続領域２５の存在である。以下、本変形例について、第１実施形態との相違点を中心に説明する。
【0053】
図４に示すように、半導体装置１Ａは、第１実施形態に係る半導体装置１の構成に加えて、接続領域２５をさらに備える。接続領域２５は、薄化領域２３と頂部領域２４との間に設けられたｎ形の半導体領域である。接続領域２５の不純物濃度は、例えば、薄化領域２３の不純物濃度よりも高く、頂部領域２４の不純物濃度よりも低い。接続領域２５のｎ形不純物濃度は、例えば、３×１０１７ｃｍ－３以上２×１０１９ｃｍ－３以下である。なお、図４では、頂部領域２４は接続領域２５と異なる領域として図示されているが、不純物濃度が連続的に変化するために頂部領域２４と接続領域２５との間の境界が不明確であってもよい。接続領域２５と薄化領域２３との間の境界についても同様である。
【0054】
接続領域２５は、半導体装置１の製造工程において、例えばコンタクトトレンチＣＴを形成する前に、半導体基板の上面からｎ形不純物のイオン注入を行い、その後熱処理を行うことで形成される。頂部領域２４は、図３Ｄと同様の工程において、接続領域２５の頂部にｎ形不純物のイオン注入を行い、その後熱処理を行うことで形成される。
【0055】
本変形例によれば、接続領域２５を設けることにより、頂部領域２４の不純物濃度をより向上させることができる。そのため、導電部４０と頂部領域２４との間のコンタクト抵抗をより低減することができ、半導体装置１Ａのオン抵抗をより低減することができる。
【0056】
（第２実施形態）
＜半導体装置１Ｂ＞
図５を参照して、第２実施形態に係る半導体装置１Ｂについて説明する。図５は、第２実施形態に係る半導体装置１Ｂの断面図である。本実施形態に係る半導体装置１Ｂは、第１実施形態の導電部４０よりも幅が広い導電部４０Ａを備える。以下、本実施形態について、第１実施形態との相違点を中心に説明する。
＜半導体装置１Ｂ＞
図５を参照して、第２実施形態に係る半導体装置１Ｂについて説明する。図５は、第２実施形態に係る半導体装置１Ｂの断面図である。本実施形態に係る半導体装置１Ｂは、第１実施形態の導電部４０よりも幅が広い導電部４０Ａを備える。以下、本実施形態について、第１実施形態との相違点を中心に説明する。
【0057】
図５に示すように、半導体装置１Ｂは、頂部領域２４よりも幅が広い導電部４０Ａを備える。すなわち、導電部４０ＡのＹ方向の長さは、頂部領域２４のＹ方向の長さよりも長い。なお、図５に示すように、導電部４０Ａは、薄化領域２３よりも幅が広くてもよい。導電部４０Ａは、第１実施形態に係る半導体装置１の導電部４０に代えて設けられている。また、本実施形態では、導電部４０Ａは、斜面５０ｂおよび頂部領域２４の第１側面２４ａによって画定される溝部を埋めるように設けられている。
【0058】
本実施形態によれば、頂部領域２４よりも幅が広い導電部４０Ａを設けることにより、導電部４０Ａの抵抗を低減することができる。そのため、半導体装置１Ｂのオン抵抗をより低減することができる。
【0059】
＜半導体装置１Ｂの製造方法＞
図６Ａ～図６Ｃを参照して、第２実施形態に係る半導体装置１Ｂの製造方法について説明する。図６Ａ～図６Ｃは、第２実施形態に係る半導体装置の製造工程の一例を説明するための断面図であり、図１における領域Ａに相当する部分の拡大図である。
図６Ａ～図６Ｃを参照して、第２実施形態に係る半導体装置１Ｂの製造方法について説明する。図６Ａ～図６Ｃは、第２実施形態に係る半導体装置の製造工程の一例を説明するための断面図であり、図１における領域Ａに相当する部分の拡大図である。
【0060】
まず、上述した第１実施形態に係る半導体装置１の製造工程のうち、図３Ｄで説明した予定領域２４０を形成する工程まで行う。なお、本実施形態では、後のエピタキシャル成長を行う工程における加熱により、予定領域２４０に含まれる不純物が拡散することを考慮して、第１実施形態の予定領域２４０よりも浅くなるように、すなわち図３Ｄにおける予定領域２４０の下端がより高い位置となるように、予定領域２４０を形成してもよい。このような浅い予定領域２４０は、例えば、プラズマドーピング装置を用いたPulse plasma Lateral Aligned Doping（ＰＬＡＤ）などにより形成することができる。
【0061】
次に、図６Ａに示すように、選択エピタキシャル成長等により、予定領域２４０の上に、予定領域２４０よりも幅が広い幅広領域ＷＰを形成する。例えば、予定領域２４０の幅は５０ｎｍであり、幅広領域ＷＰの幅は２００ｎｍである。
【0062】
次に、図６Ｂに示すように、幅広領域ＷＰの上に金属層７０を形成する。その後、熱処理を行うことにより、予定領域２４０に注入されたイオンが活性化され、頂部領域２４が形成される。同時に、幅広領域ＷＰがシリサイド化され、導電部（第１導電部）４０Ａが形成される。導電部４０Ａは、第１仕事関数を有し、頂部領域２４とオーミック接合を形成する。
【0063】
次に、図６Ｃに示すように、ウェットエッチング等により余剰の金属層７０を除去する。その後、ウェットエッチング等により犠牲膜６０を除去し、コンタクトトレンチＣＴを露出させる。その後、スパッタリング等により、コンタクトトレンチＣＴを充填する導電部（第２導電部）３１を形成する。その後、スパッタリング等により、導電部３１および導電部４０を被覆する導電部３０を形成する。なお、導電部３０は、導電部３１を形成した後、これに連続して形成してもよい。
【0064】
以降の工程は、第１実施形態と同様である。
【0065】
以上の工程により、半導体装置１Ｂが製造される。
【0066】
本実施形態の製造方法によれば、幅広領域ＷＰを形成することにより、導電部４０Ａにおいてシリコンの濃度が相対的に低下して、導電部４０Ａが高抵抗となることを抑制できる。そのため、半導体装置１Ａのオン抵抗が増大することを抑制できる。
【0067】
なお、選択エピタキシャル成長により幅広領域ＷＰを形成する際に、第１導電形の不純物を有するドーパントガスを供給してもよい。これにより、エピタキシャルの際の加熱に伴う不純物の拡散によって頂部領域２４の不純物濃度が減少することを抑制できる。そのため、半導体装置１Ａのオン抵抗が増大することをさらに抑制できる。
【0068】
また、幅広領域ＷＰを形成した後に、幅広領域ＷＰに第１導電形の不純物のイオン注入をさらに行ってもよい。これにより、幅広領域ＷＰの少なくとも一部がアモルファス化され、幅広領域ＷＰのシリサイド化を促進することができる。
【0069】
（第３実施形態）
＜半導体装置１Ｃ＞
図７を参照して、第３実施形態に係る半導体装置１Ｃについて説明する。図７は、第３実施形態に係る半導体装置１Ｃの断面図であり、図１における領域Ａに相当する部分の拡大図である。本実施形態と第２実施形態との相違点の１つは、ソース電極１２および導電部４０Ａ間における電気的接続の態様である。以下、本実施形態について、第２実施形態との相違点を中心に説明する。
＜半導体装置１Ｃ＞
図７を参照して、第３実施形態に係る半導体装置１Ｃについて説明する。図７は、第３実施形態に係る半導体装置１Ｃの断面図であり、図１における領域Ａに相当する部分の拡大図である。本実施形態と第２実施形態との相違点の１つは、ソース電極１２および導電部４０Ａ間における電気的接続の態様である。以下、本実施形態について、第２実施形態との相違点を中心に説明する。
【0070】
図７に示すように、半導体装置１Ｃの導電部（第２導電部）４０Ａは、ソース電極（第２電極）１２と直接接している。すなわち、導電部４０Ａは、導電部（第３導電部）３０Ａを介さずにソース電極１２と接している。
【0071】
本実施形態によれば、第２仕事関数を有する導電部４０Ａとソース電極１２との間の電気的接続に対して、第１仕事関数を有する導電部３０が影響することを回避できる。
【0072】
＜半導体装置１Ｃの製造方法＞
図８を参照して、第３実施形態に係る半導体装置１Ｃの製造方法について説明する。図８は、第３実施形態に係る半導体装置１Ｃの製造工程の一例を説明するための断面図であり、図１における領域Ａに相当する部分の拡大図である。
図８を参照して、第３実施形態に係る半導体装置１Ｃの製造方法について説明する。図８は、第３実施形態に係る半導体装置１Ｃの製造工程の一例を説明するための断面図であり、図１における領域Ａに相当する部分の拡大図である。
【0073】
まず、上述した第２実施形態に係る半導体装置１Ｂの製造工程のうち、導電部（第２導電部）３１および導電部（第２導電部）３０を形成する工程まで行う。
【0074】
次に、図８に示すように、導電部３０の上部をエッチング等により除去して導電部（第１導電部）４０Ａの上面を露出させる。これにより、導電部３０よりも薄い導電部３０Ａが形成される。
【0075】
以降の工程は、第２実施形態と同様である。ただし、ソース電極１２を形成する際、導電部４０Ａの上面を被覆するようにソース電極１２を形成する。これにより、導電部４０Ａと直接接するソース電極１２が形成される。
【0076】
以上の工程により、半導体装置１Ｃが製造される。
【0077】
（第３実施形態の変形例）
＜半導体装置１Ｄ＞
図９を参照して、第３実施形態の変形例に係る半導体装置１Ｄについて説明する。図９は、第３実施形態の変形例に係る半導体装置１Ｄの断面図であり、図１における領域Ａに相当する部分の拡大図である。上述した第３実施形態は、第２実施形態における導電部４０Ａがソース電極１２と直接接している場合であった。これに対して、第３実施形態の変形例は、第１実施形態における導電部４０がソース電極１２と直接接している場合に相当する。
＜半導体装置１Ｄ＞
図９を参照して、第３実施形態の変形例に係る半導体装置１Ｄについて説明する。図９は、第３実施形態の変形例に係る半導体装置１Ｄの断面図であり、図１における領域Ａに相当する部分の拡大図である。上述した第３実施形態は、第２実施形態における導電部４０Ａがソース電極１２と直接接している場合であった。これに対して、第３実施形態の変形例は、第１実施形態における導電部４０がソース電極１２と直接接している場合に相当する。
【0078】
図９に示すように、半導体装置１Ｄの導電部（第２導電部）４０は、導電部（第３導電部）３０を介さず、ソース電極１２と直接接している。
【0079】
これにより、半導体装置１Ｄの設計自由度を向上させることができる。
【0080】
半導体装置１Ｄは、例えば次のようにして製造することができる。まず、第１実施形態に係る半導体装置１の製造工程のうち、導電部（第２導電部）３１および導電部（第２導電部）３０を形成する工程まで行う。その後、導電部３０の上部をエッチング等により除去して導電部（第１導電部）４０の上面を露出させる。これにより、導電部３０Ａが形成される。以降の工程は、第３実施形態と同様である。
【0081】
以上の各実施形態および変形例では、ゲート電極１３、導電部（第１導電部）３１，薄化領域（第１半導体領域）２３、頂部領域（第２半導体領域）２４、および導電部（第２導電部）４０，４０Ａは、いずれもＸ軸方向に延在していた。すなわち、各実施形態および変形例は、ゲートトレンチおよびコンタクトトレンチ等のトレンチが平行に配置されているストライプ形状の場合に適用された例として説明した。これに限られず、各実施形態および変形例は、半導体層２の上面から厚み方向に見てトレンチが交差するメッシュ形状のトレンチの場合や、ドット形状のトレンチの場合にも適用することが可能である。
【0082】
本発明のいくつかの実施形態を説明したが、これらの実施形態および実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態および実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態および実施例やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【0083】
（付記１）
第１電極と、
前記第１電極の上に設けられた半導体層と、
前記半導体層の上に設けられた第２電極と、
絶縁領域を介して前記半導体層内に設けられた制御電極と、
前記第１電極から前記第２電極に向かう第１方向に直交する第２方向に沿って前記制御電極と対向し、前記第２電極と電気的に接続され、第１仕事関数を有する第１導電部と、
前記半導体層内に設けられ、前記絶縁領域および前記第１導電部に挟まれ、前記第１導電部とショットキー接合を形成する第１導電形の第１半導体領域と、
前記半導体層内に設けられ、前記第１半導体領域の上に位置し、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第２半導体領域と、
前記第２電極と電気的に接続され、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とオーミック接合を形成する第２導電部と、
を備える半導体装置。
（付記２）
前記第２導電部は、前記第２半導体領域よりも幅が広い、付記１に記載の半導体装置。
（付記３）
前記第２導電部は、前記第２電極と直接接している、付記１または２に記載の半導体装置。
（付記４）
前記第１導電部と同じ導電材料からなる第３導電部が、前記第２導電部と前記第２電極との間に設けられている、付記１または２に記載の半導体装置。
（付記５）
前記第２導電部は、
前記第２半導体領域の前記制御電極側に設けられた第１部分と、
前記第２半導体領域の前記第１導電部側に設けられた第２部分と、
前記第２半導体領域の上側に設けられた第３部分と、
を有する、付記１～４のいずれかに記載の半導体装置。
（付記６）
前記絶縁領域は、上面、および前記上面と前記第２導電部の前記第１部分の下端とを接続する斜面を有する、付記５に記載の半導体装置。
（付記７）
前記第２導電部の第１部分および前記第２部分の下端は、前記制御電極の上端よりも前記第２電極側に位置する、付記５または６に記載の半導体装置。
（付記８）
前記第１導電部は、前記第１半導体領域の側面に接する、付記１～８のいずれかに記載の半導体装置。
（付記９）
前記制御電極、前記第１導電部、前記第１半導体領域、前記第２半導体領域および前記第２導電部は、いずれも前記第１方向および前記第２方向に直交する第３方向に延在する、付記１～８のいずれかに記載の半導体装置。
（付記１０）
前記第１導電形はｎ形であり、前記第１仕事関数は前記第２仕事関数よりも高い、付記１～９のいずれかに記載の半導体装置。
（付記１１）
前記第１導電部は、プラチナ、コバルトおよびニッケルのうち少なくとも１つを含み、
前記第２導電部は、チタンシリサイド、窒化チタン、チタン、プラチナシリサイド、コバルトシリサイド、ニッケルシリサイド、タンタル、窒化タンタルおよびハフニウムのうち少なくとも１つを含む、付記１０に記載の半導体装置。
（付記１２）
前記第１導電部はプラチナを含み、前記第２導電部はチタンシリサイドを含む、付記１１に記載の半導体装置。
（付記１３）
第１導電形の第１半導体領域と、絶縁領域を介して前記第１半導体領域内に設けられた制御電極と、を備える半導体層を用意し、
前記第１半導体領域において前記制御電極と対向するトレンチを形成し、
前記トレンチを充填する犠牲膜を形成し、
前記第１半導体領域のうち前記絶縁領域および前記トレンチに挟まれた第２半導体領域に、第１導電形の不純物のイオン注入を行うことにより、前記第２半導体領域の上に設けられ、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第３半導体領域を形成し、
第１仕事関数を有し、前記第３半導体領域とオーミック接合を形成する第１導電部を形成し、
前記犠牲膜を除去することにより、前記トレンチを露出させ、
前記第２トレンチを充填し、前記第１仕事関数と異なる第２仕事関数を有し、前記第１半導体領域とショットキー接合を形成する第２導電部を形成し、
前記半導体層を挟むように第１電極および第２電極を形成する、
半導体装置の製造方法。
（付記１４）
前記第１導電部は、前記第３半導体領域を形成した後、前記第３半導体領域の上に金属層を形成し、熱処理を行うことにより形成される、付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第３半導体領域を形成した後、前記第１導電部を形成する前に、前記第３半導体領域の上部をエピタキシャル成長させることにより、前記第３半導体領域よりも幅が広い幅広領域を形成し、
前記第１導電部は、前記幅広領域の上に金属層を形成し、熱処理を行うことにより形成される、付記１３に記載の半導体装置の製造方法。
（付記１６）
前記第２導電部を形成した後、前記第２電極を形成する前に、前記第２導電部の一部を除去して前記第１導電部を露出させ、
前記第２電極は、前記露出された前記第１導電部を被覆するように形成される、付記１３～１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記犠牲膜を形成した後、前記第３半導体領域を形成する前に、前記絶縁領域の上部を除去し、前記第１半導体領域のうち前記絶縁領域と前記トレンチとに挟まれた半導体領域の前記制御電極側を露出させる、付記１３～１６のいずれかに記載の半導体装置の製造方法。
第１電極と、
前記第１電極の上に設けられた半導体層と、
前記半導体層の上に設けられた第２電極と、
絶縁領域を介して前記半導体層内に設けられた制御電極と、
前記第１電極から前記第２電極に向かう第１方向に直交する第２方向に沿って前記制御電極と対向し、前記第２電極と電気的に接続され、第１仕事関数を有する第１導電部と、
前記半導体層内に設けられ、前記絶縁領域および前記第１導電部に挟まれ、前記第１導電部とショットキー接合を形成する第１導電形の第１半導体領域と、
前記半導体層内に設けられ、前記第１半導体領域の上に位置し、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第２半導体領域と、
前記第２電極と電気的に接続され、前記第１仕事関数と異なる第２仕事関数を有し、前記第２半導体領域とオーミック接合を形成する第２導電部と、
を備える半導体装置。
（付記２）
前記第２導電部は、前記第２半導体領域よりも幅が広い、付記１に記載の半導体装置。
（付記３）
前記第２導電部は、前記第２電極と直接接している、付記１または２に記載の半導体装置。
（付記４）
前記第１導電部と同じ導電材料からなる第３導電部が、前記第２導電部と前記第２電極との間に設けられている、付記１または２に記載の半導体装置。
（付記５）
前記第２導電部は、
前記第２半導体領域の前記制御電極側に設けられた第１部分と、
前記第２半導体領域の前記第１導電部側に設けられた第２部分と、
前記第２半導体領域の上側に設けられた第３部分と、
を有する、付記１～４のいずれかに記載の半導体装置。
（付記６）
前記絶縁領域は、上面、および前記上面と前記第２導電部の前記第１部分の下端とを接続する斜面を有する、付記５に記載の半導体装置。
（付記７）
前記第２導電部の第１部分および前記第２部分の下端は、前記制御電極の上端よりも前記第２電極側に位置する、付記５または６に記載の半導体装置。
（付記８）
前記第１導電部は、前記第１半導体領域の側面に接する、付記１～８のいずれかに記載の半導体装置。
（付記９）
前記制御電極、前記第１導電部、前記第１半導体領域、前記第２半導体領域および前記第２導電部は、いずれも前記第１方向および前記第２方向に直交する第３方向に延在する、付記１～８のいずれかに記載の半導体装置。
（付記１０）
前記第１導電形はｎ形であり、前記第１仕事関数は前記第２仕事関数よりも高い、付記１～９のいずれかに記載の半導体装置。
（付記１１）
前記第１導電部は、プラチナ、コバルトおよびニッケルのうち少なくとも１つを含み、
前記第２導電部は、チタンシリサイド、窒化チタン、チタン、プラチナシリサイド、コバルトシリサイド、ニッケルシリサイド、タンタル、窒化タンタルおよびハフニウムのうち少なくとも１つを含む、付記１０に記載の半導体装置。
（付記１２）
前記第１導電部はプラチナを含み、前記第２導電部はチタンシリサイドを含む、付記１１に記載の半導体装置。
（付記１３）
第１導電形の第１半導体領域と、絶縁領域を介して前記第１半導体領域内に設けられた制御電極と、を備える半導体層を用意し、
前記第１半導体領域において前記制御電極と対向するトレンチを形成し、
前記トレンチを充填する犠牲膜を形成し、
前記第１半導体領域のうち前記絶縁領域および前記トレンチに挟まれた第２半導体領域に、第１導電形の不純物のイオン注入を行うことにより、前記第２半導体領域の上に設けられ、前記第１半導体領域よりも高い不純物濃度を有する第１導電形の第３半導体領域を形成し、
第１仕事関数を有し、前記第３半導体領域とオーミック接合を形成する第１導電部を形成し、
前記犠牲膜を除去することにより、前記トレンチを露出させ、
前記第２トレンチを充填し、前記第１仕事関数と異なる第２仕事関数を有し、前記第１半導体領域とショットキー接合を形成する第２導電部を形成し、
前記半導体層を挟むように第１電極および第２電極を形成する、
半導体装置の製造方法。
（付記１４）
前記第１導電部は、前記第３半導体領域を形成した後、前記第３半導体領域の上に金属層を形成し、熱処理を行うことにより形成される、付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第３半導体領域を形成した後、前記第１導電部を形成する前に、前記第３半導体領域の上部をエピタキシャル成長させることにより、前記第３半導体領域よりも幅が広い幅広領域を形成し、
前記第１導電部は、前記幅広領域の上に金属層を形成し、熱処理を行うことにより形成される、付記１３に記載の半導体装置の製造方法。
（付記１６）
前記第２導電部を形成した後、前記第２電極を形成する前に、前記第２導電部の一部を除去して前記第１導電部を露出させ、
前記第２電極は、前記露出された前記第１導電部を被覆するように形成される、付記１３～１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記犠牲膜を形成した後、前記第３半導体領域を形成する前に、前記絶縁領域の上部を除去し、前記第１半導体領域のうち前記絶縁領域と前記トレンチとに挟まれた半導体領域の前記制御電極側を露出させる、付記１３～１６のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【0084】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ 半導体装置
１１ ドレイン電極
１２ ソース電極
１３ ゲート電極
１４ ＦＰ電極
２ 半導体層
２１ ドリフト領域
２２ ドレイン領域
２３ 薄化領域
２４ 頂部領域
２５ 接続領域
３０，３０Ａ 導電部
３１ 導電部
３１ａ 境界面
４０，４０Ａ 導電部
４１ 第１部分
４２ 第２部分
４３ 第３部分
５０ 絶縁領域
ＷＰ 幅広領域
１１ ドレイン電極
１２ ソース電極
１３ ゲート電極
１４ ＦＰ電極
２ 半導体層
２１ ドリフト領域
２２ ドレイン領域
２３ 薄化領域
２４ 頂部領域
２５ 接続領域
３０，３０Ａ 導電部
３１ 導電部
３１ａ 境界面
４０，４０Ａ 導電部
４１ 第１部分
４２ 第２部分
４３ 第３部分
５０ 絶縁領域
ＷＰ 幅広領域
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
