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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025156908
(43)【公開日】2025-10-15
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10D 30/66 20250101AFI20251007BHJP
H10D 62/10 20250101ALI20251007BHJP
H10D 30/01 20250101ALI20251007BHJP
【ＦＩ】
H01L29/78 652N
H01L29/06 301D
H01L29/06 301V
H01L29/78 652Q
H01L29/78 652S
H01L29/78 653C
H01L29/78 658G
H01L29/78 652T
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2024059657
(22)【出願日】2024-04-02
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】井野 匡貴
(57)【要約】
【課題】耐量を向上可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極、第１～第３半導体領域、導電体、及び第２電極を備える。導電体は、第１及び第２ゲート電極部、第１配線部、第１及び第２接続部を含む。第１ゲート電極部は、第１部分の上に位置する。第１ゲート電極部と第２ゲート電極部との間に、第２半導体領域が位置する。第１配線部は、第２部分の上に位置する。第１ゲート電極部、第２ゲート電極部、及び第１配線部は、第３方向に延びる。第１接続部は、第１ゲート電極部の第３方向における第１端部と、第１配線部の第３方向における端部と、の間に接続されている。第２接続部は、第２ゲート電極部の第３方向における第２端部と、第１配線部の端部と、の間に接続されている。第１接続部及び第２接続部は、第２方向及び第３方向に対して傾斜した傾斜面を有する。
【選択図】図２
【解決手段】実施形態に係る半導体装置は、第１電極、第１～第３半導体領域、導電体、及び第２電極を備える。導電体は、第１及び第２ゲート電極部、第１配線部、第１及び第２接続部を含む。第１ゲート電極部は、第１部分の上に位置する。第１ゲート電極部と第２ゲート電極部との間に、第２半導体領域が位置する。第１配線部は、第２部分の上に位置する。第１ゲート電極部、第２ゲート電極部、及び第１配線部は、第３方向に延びる。第１接続部は、第１ゲート電極部の第３方向における第１端部と、第１配線部の第３方向における端部と、の間に接続されている。第２接続部は、第２ゲート電極部の第３方向における第２端部と、第１配線部の端部と、の間に接続されている。第１接続部及び第２接続部は、第２方向及び第３方向に対して傾斜した傾斜面を有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な面に沿って前記第１部分の周りに位置する第２部分と、を含む前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上に絶縁層を介して設けられた導電体であって、
前記第１部分の上に位置し、前記第１方向に垂直な第２方向において前記第２半導体領域と対向し、前記第１方向及び前記第２方向に垂直な第３方向に延びる第１ゲート電極部と、
前記第１ゲート電極部との間に前記第２半導体領域が位置し、前記第３方向に延びる第２ゲート電極部と、
前記第２部分の上に位置し、前記第３方向に延びる第１配線部と、
前記第１ゲート電極部の前記第３方向における第１端部と、前記第１配線部の前記第３方向における端部と、の間に接続された第１接続部と、
前記第２ゲート電極部の前記第３方向における第２端部と、前記第１配線部の前記端部と、の間に接続された第２接続部と、
を含み、前記第１配線部の前記第２方向における位置は前記第１ゲート電極部の前記第２方向における位置と前記第２ゲート電極部の前記第２方向における位置との間にあり、前記第１接続部及び前記第２接続部は前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、前記導電体と、
前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
を備えた半導体装置。
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な面に沿って前記第１部分の周りに位置する第２部分と、を含む前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上に絶縁層を介して設けられた導電体であって、
前記第１部分の上に位置し、前記第１方向に垂直な第２方向において前記第２半導体領域と対向し、前記第１方向及び前記第２方向に垂直な第３方向に延びる第１ゲート電極部と、
前記第１ゲート電極部との間に前記第２半導体領域が位置し、前記第３方向に延びる第２ゲート電極部と、
前記第２部分の上に位置し、前記第３方向に延びる第１配線部と、
前記第１ゲート電極部の前記第３方向における第１端部と、前記第１配線部の前記第３方向における端部と、の間に接続された第１接続部と、
前記第２ゲート電極部の前記第３方向における第２端部と、前記第１配線部の前記端部と、の間に接続された第２接続部と、
を含み、前記第１配線部の前記第２方向における位置は前記第１ゲート電極部の前記第２方向における位置と前記第２ゲート電極部の前記第２方向における位置との間にあり、前記第１接続部及び前記第２接続部は前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、前記導電体と、
前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
を備えた半導体装置。
【請求項2】
前記導電体は、前記第１接続部と、前記第２接続部と、前記第１配線部の前記端部と、の間に位置する中間部を含み、
前記中間部の下端は、前記第１配線部の下端よりも下方に位置する、請求項１に記載の半導体装置。
前記中間部の下端は、前記第１配線部の下端よりも下方に位置する、請求項１に記載の半導体装置。
【請求項3】
前記第１接続部は、前記第２方向及び前記第３方向に対して傾斜した第１傾斜面を有し、
前記第２接続部は、前記第２方向及び前記第３方向に対して傾斜し且つ前記第１傾斜面とつながる第２傾斜面を有し、
前記第１傾斜面と前記第２傾斜面との間の角度は、９０度よりも大きく１５０度よりも小さい、請求項１に記載の半導体装置。
前記第２接続部は、前記第２方向及び前記第３方向に対して傾斜し且つ前記第１傾斜面とつながる第２傾斜面を有し、
前記第１傾斜面と前記第２傾斜面との間の角度は、９０度よりも大きく１５０度よりも小さい、請求項１に記載の半導体装置。
【請求項4】
前記絶縁層は、
前記第１配線部の前記端部と前記第２部分との間の位置する第１絶縁領域と、
前記第１配線部の前記第３方向におけるもう一方の端部と前記第２部分との間の位置する第２絶縁領域と、
を含み、
前記第２絶縁領域の厚さは、前記第１絶縁領域の厚さよりも大きい、請求項１に記載の半導体装置。
前記第１配線部の前記端部と前記第２部分との間の位置する第１絶縁領域と、
前記第１配線部の前記第３方向におけるもう一方の端部と前記第２部分との間の位置する第２絶縁領域と、
を含み、
前記第２絶縁領域の厚さは、前記第１絶縁領域の厚さよりも大きい、請求項１に記載の半導体装置。
【請求項5】
前記第１配線部の前記第２方向における長さは、前記第１ゲート電極部の前記第２方向における長さよりも長く、前記第２ゲート電極部の前記第２方向における長さよりも長い、請求項１に記載の半導体装置。
【請求項6】
前記第２半導体領域は、前記第２方向において前記第１ゲート電極部と対向する第１面を有し、
前記第１面の面方位は、｛１００｝面又は｛１１０｝面であり、
前記傾斜面の面方位は、｛１００｝面及び｛１１０｝面に対して傾斜している、請求項１に記載の半導体装置。
前記第１面の面方位は、｛１００｝面又は｛１１０｝面であり、
前記傾斜面の面方位は、｛１００｝面及び｛１１０｝面に対して傾斜している、請求項１に記載の半導体装置。
【請求項7】
前記導電体は、
前記第２ゲート電極部との間に別の第２半導体領域が位置し、前記第３方向に延びる第３ゲート電極部と、
前記第２部分の上に位置する第２配線部と、
前記第２端部と、前記第２配線部の前記第３方向における端部と、の間に位置する第３接続部と、
前記第３ゲート電極部の前記第３方向における第３端部と、前記第２配線部の前記端部と、の間に位置する第４接続部と、
をさらに含み、
前記第２配線部の前記第２方向における位置は、前記第２ゲート電極部の前記第２方向における位置と、前記第３ゲート電極部の前記第２方向における位置と、の間にあり、
前記第３接続部及び前記第４接続部は、前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、請求項１に記載の半導体装置。
前記第２ゲート電極部との間に別の第２半導体領域が位置し、前記第３方向に延びる第３ゲート電極部と、
前記第２部分の上に位置する第２配線部と、
前記第２端部と、前記第２配線部の前記第３方向における端部と、の間に位置する第３接続部と、
前記第３ゲート電極部の前記第３方向における第３端部と、前記第２配線部の前記端部と、の間に位置する第４接続部と、
をさらに含み、
前記第２配線部の前記第２方向における位置は、前記第２ゲート電極部の前記第２方向における位置と、前記第３ゲート電極部の前記第２方向における位置と、の間にあり、
前記第３接続部及び前記第４接続部は、前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、請求項１に記載の半導体装置。
【請求項8】
前記第１部分の上において、前記第１ゲート電極部及び前記第２ゲート電極部を含む複数のゲート電極部が、前記第２方向に配列され、
前記第２部分の上において、前記第１配線部を含む複数の配線部が、前記第２方向に配列された、請求項１～７のいずれか１つに記載の半導体装置。
前記第２部分の上において、前記第１配線部を含む複数の配線部が、前記第２方向に配列された、請求項１～７のいずれか１つに記載の半導体装置。
【請求項9】
前記第３方向から見た場合に、前記複数のゲート電極部と前記複数の配線部は、前記第２方向において交互に並んでいる、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置の耐量は、高いことが望ましい。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－９４６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態が解決しようとする課題は、耐量を向上可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電体と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第１半導体領域は、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な面に沿って前記第１部分の周りに位置する第２部分と、を含む。前記第２半導体領域は、前記第１部分の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記導電体は、前記第１半導体領域の上に絶縁層を介して設けられている。前記導電体は、第１ゲート電極部と、第２ゲート電極部と、第１配線部と、第１接続部と、第２接続部と、を含む。前記第１ゲート電極部は、前記第１部分の上に位置する。前記第１ゲート電極部は、前記第１方向に垂直な第２方向において前記第２半導体領域と対向する。前記第１ゲート電極部は、前記第１方向及び前記第２方向に垂直な第３方向に延びる。前記第１ゲート電極部と前記第２ゲート電極部との間に、前記第２半導体領域が位置する。前記第２ゲート電極部は、前記第３方向に延びる。前記第１配線部は、前記第２部分の上に位置し、前記第３方向に延びる。前記第１接続部は、前記第１ゲート電極部の前記第３方向における第１端部と、前記第１配線部の前記第３方向における端部と、の間に接続されている。前記第２接続部は、前記第２ゲート電極部の前記第３方向における第２端部と、前記第１配線部の前記端部と、の間に接続されている。前記第１配線部の前記第２方向における位置は、前記第１ゲート電極部の前記第２方向における位置と、前記第２ゲート電極部の前記第２方向における位置と、の間にある。前記第１接続部及び前記第２接続部は、前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１の部分IIを拡大した平面図である。図３は、図２のIII－III断面図である。図４は、図２のIV－IV断面図である。図５は、図２のＶ－Ｖ断面図である。
実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。図１～図５に示すように、半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形半導体領域４、ｎ＋形ドレイン領域５、導電体１０、絶縁層２０、絶縁層２５、ドレイン電極３１（第１電極）、ソース電極３２（第２電極）、ゲートパッド３３、及び配線層３３ａを含む。なお、図２では、絶縁層２０、絶縁層２５、及びソース電極３２が省略され、配線層３３ａが破線で表されている。
実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。図１～図５に示すように、半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形半導体領域４、ｎ＋形ドレイン領域５、導電体１０、絶縁層２０、絶縁層２５、ドレイン電極３１（第１電極）、ソース電極３２（第２電極）、ゲートパッド３３、及び配線層３３ａを含む。なお、図２では、絶縁層２０、絶縁層２５、及びソース電極３２が省略され、配線層３３ａが破線で表されている。
【0009】
実施形態の説明では、ＸＹＺ直交座標系を用いる。ドレイン電極３１からｎ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＹ方向（第２方向）及びＸ方向（第３方向）とする。また、説明のために、ドレイン電極３１からｎ－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極３１とｎ－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
図１に示すように、半導体装置１００の上面には、ソース電極３２及びゲートパッド３３が設けられている。ソース電極３２とゲートパッド３３は、互いに離れ、電気的に分離されている。
【0011】
図２に示すように、ソース電極３２及びゲートパッド３３の下には、導電体１０が設けられている。導電体１０は、ソース電極３２と電気的に分離されている。導電体１０は、半導体装置１００の外周に設けられた配線層３３ａを介して、ゲートパッド３３と電気的に接続されている。
【0012】
図３及び図４に示すように、半導体装置１００の下面には、ドレイン電極３１が設けられている。ｎ＋形ドレイン領域５は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５を介して、ドレイン電極３１と電気的に接続されている。ｎ－形ドリフト領域１におけるｎ形不純物濃度は、ｎ＋形ドレイン領域５におけるｎ形不純物濃度よりも低い。
【0013】
ｎ－形ドリフト領域１は、図１及び図３～図５に示すように、第１部分１ａ及び第２部分１ｂを含む。第２部分１ｂは、Ｘ－Ｙ面において、第１部分１ａの周りに位置する。第１部分１ａは、セル領域に位置する。セル領域は、半導体装置１００の動作時に、主として電流が流れる領域である。第２部分１ｂは、終端領域に位置する。終端領域は、半導体装置１００の耐圧時に、空乏層が半導体装置１００の外周に向けて広がる領域である。
【0014】
図３に示すように、ｐ形ベース領域２は、第１部分１ａの上に設けられている。ｎ＋形ソース領域３及びｐ＋形半導体領域４は、ｐ形ベース領域２の上に設けられている。ｐ＋形半導体領域４におけるｐ形不純物濃度は、ｐ形ベース領域２におけるｐ形不純物濃度よりも高い。
【0015】
導電体１０は、ｎ－形ドリフト領域１の上に絶縁層２０を介して設けられている。図２に示すように、導電体１０は、複数のゲート電極部１１、複数の配線部１２、及び複数の接続部１３を含む。
【0016】
図３に示すように、複数のゲート電極部１１は、第１部分１ａの上に設けられている。各ゲート電極部１１は、Ｘ方向に延びている。ゲート電極部１１は、Ｙ方向において、絶縁層２０を介してｐ形ベース領域２と対向している。Ｙ方向において、複数のｐ形ベース領域２と複数のゲート電極部１１が、交互に並んでいる。
【0017】
図４に示すように、複数の配線部１２は、第２部分１ｂの上に設けられている。各配線部１２は、Ｘ方向に延びている。Ｙ方向において、ｎ－形ドリフト領域１の一部と複数の配線部１２が、交互に並んでいる。
【0018】
図２に示すように、接続部１３は、ゲート電極部１１と配線部１２との間に接続され、ゲート電極部１１のＸ方向における一端と配線部１２のＸ方向における一端とを電気的に接続している。接続部１３は、Ｘ方向及びＹ方向に対して傾斜した面を有する。
【0019】
配線部１２のＸ方向における他端同士は、Ｙ方向において互いに接続されるとともに、配線層３３ａと接続されている。
【0020】
１つの配線部１２のＹ方向における位置は、１つのゲート電極部１１のＹ方向における位置と、それに隣接するゲート電極部１１のＹ方向における位置と、の間にある。Ｘ方向から見た場合に、複数のゲート電極部１１と複数の配線部１２は、Ｙ方向において交互に並んでいる。
【0021】
図３に示すように、ｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形半導体領域４の上には、ソース電極３２が設けられている。ソース電極３２は、ｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形半導体領域４と電気的に接続されている。絶縁層２５は、導電体１０とソース電極３２との間に設けられている。導電体１０とソース電極３２は、絶縁層２５により電気的に分離されている。
【0022】
図６は、図２の一部を拡大した平面図である。
導電体１０に関する具体的な一例として、図６に示すように、複数のゲート電極部１１は、第１ゲート電極部１１ａ及び第２ゲート電極部１１ｂを含む。複数の配線部１２は、第１配線部１２ａを含む。第１ゲート電極部１１ａと第２ゲート電極部１１ｂは、Ｙ方向において互いに隣り合う。第１配線部１２ａのＹ方向における位置Ｐ２ａは、第１ゲート電極部１１ａのＹ方向における位置Ｐ１ａと、第２ゲート電極部１１ｂのＹ方向における位置Ｐ１ｂと、の間にある。
導電体１０に関する具体的な一例として、図６に示すように、複数のゲート電極部１１は、第１ゲート電極部１１ａ及び第２ゲート電極部１１ｂを含む。複数の配線部１２は、第１配線部１２ａを含む。第１ゲート電極部１１ａと第２ゲート電極部１１ｂは、Ｙ方向において互いに隣り合う。第１配線部１２ａのＹ方向における位置Ｐ２ａは、第１ゲート電極部１１ａのＹ方向における位置Ｐ１ａと、第２ゲート電極部１１ｂのＹ方向における位置Ｐ１ｂと、の間にある。
【0023】
第１ゲート電極部１１ａは、Ｘ方向における第１端部Ｅ１ａを含む。第２ゲート電極部１１ｂは、Ｘ方向における第２端部Ｅ１ｂを含む。第１配線部１２ａは、Ｘ方向における端部Ｅ２ａを含む。複数の接続部１３は、第１接続部１３ａ及び第２接続部１３ｂを含む。第１接続部１３ａは、第１ゲート電極部１１ａの第１端部Ｅ１ａと、第１配線部１２ａの端部Ｅ２ａと、の間に接続されている。第２接続部１３ｂは、第２ゲート電極部１１ｂの第２端部Ｅ１ｂと、第１配線部１２ａの端部Ｅ２ａと、の間に接続されている。
【0024】
第１ゲート電極部１１ａは、Ｘ方向に平行な側面Ｓ１ａを有する。第２ゲート電極部１１ｂは、Ｘ方向に平行な側面Ｓ１ｂを有する。第１接続部１３ａは、Ｘ方向及びＹ方向に対して傾斜した第１傾斜面Ｓ２ａを有する。第２接続部１３ｂは、Ｘ方向及びＹ方向に対して傾斜した第２傾斜面Ｓ２ｂを有する。第１傾斜面Ｓ２ａは、側面Ｓ１ａと連なっている。第２傾斜面Ｓ２ｂは、第１傾斜面Ｓ２ａと連なっている。側面Ｓ１ｂは、第２傾斜面Ｓ２ｂと連なっている。
【0025】
ゲート電極部１１と接続部１３との間、及び配線部１２と接続部１３との間には、それぞれ、中間部１４が存在する。例えば図５に示すように、中間部１４の下端は、配線部１２の下端よりも下方に位置する。ゲート電極部１１の下端のＺ方向における位置及び接続部１３の下端のＺ方向における位置は、配線部１２の下端のＺ方向における位置と実質的に同じである。このため、中間部１４の下端は、ゲート電極部１１の下端及び接続部１３の下端よりも下方に位置する。
【0026】
図６に示すように、複数のゲート電極部１１は、第３ゲート電極部１１ｃをさらに含んでも良い。複数の配線部１２は、第２配線部１２ｂをさらに含んでも良い。複数の接続部１３は、第３接続部１３ｃ及び第４接続部１３ｄをさらに含んでも良い。第２ゲート電極部１１ｂと第３ゲート電極部１１ｃは、Ｙ方向において互いに隣り合う。第２配線部１２ｂのＹ方向における位置Ｐ２ｂは、第２ゲート電極部１１ｂのＹ方向における位置Ｐ１ｂと、第３ゲート電極部１１ｃのＹ方向における位置Ｐ１ｃと、の間にある。
【0027】
第３ゲート電極部１１ｃは、Ｘ方向における第３端部Ｅ１ｃを含む。第２配線部１２ｂは、Ｘ方向における端部Ｅ２ｂを含む。第３接続部１３ｃは、第２ゲート電極部１１ｂの第２端部Ｅ１ｂと、第２配線部１２ｂの端部Ｅ２ｂと、の間に接続されている。第４接続部１３ｄは、第３ゲート電極部１１ｃの第３端部Ｅ１ｃと、第２配線部１２ｂの端部Ｅ２ｂと、の間に接続されている。第３接続部１３ｃ及び第４接続部１３ｄは、Ｘ方向及びＹ方向に対して傾斜した傾斜面を有する。
【0028】
図２及び図６に示すように、ｐ形ベース領域２が設けられた高さ（Ｚ方向における位置）において、ｎ－形ドリフト領域１とｐ形ベース領域２は、接続部１３及び中間部１４によって分断されている。ｐ形ベース領域２が設けられる範囲が導電体１０によって区画されることで、ｐ形ベース領域２が区画されない場合に比べて、ｐ形ベース領域２の範囲のばらつきを抑制できる。ｐ形ベース領域２の範囲のばらつきによる、半導体装置１００の耐圧のばらつきを抑制できる。
【0029】
半導体装置１００の動作を説明する。ソース電極３２に対してドレイン電極３１に正の電圧が印加された状態で、導電体１０に閾値以上の電圧が印加される。これにより、ゲート電極部１１と対向するｐ形ベース領域２に、チャネル（反転層）が形成される。電子がチャネルを通ってソース電極３２からｎ－形ドリフト領域１へ流れ、半導体装置１００がオン状態となる。その後、導電体１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
【0030】
各構成要素の材料の一例を説明する。ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形半導体領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。導電体１０及び配線層３３ａは、ポリシリコンなどの導電材料を含む。導電体１０には、不純物が添加されていても良い。絶縁層２０及び絶縁層２５は、酸化シリコン、窒化シリコン、又は酸窒化シリコンなどの絶縁材料を含む。ドレイン電極３１、ソース電極３２、及びゲートパッド３３は、チタン、金、アルミニウムなどの金属を含む。
【0031】
図７、図９（ａ）、図９（ｂ）、図１０（ａ）、及び図１０（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図である。図８は、実施形態に係る半導体装置の製造工程を示す平面図である。
まず、ｎ－形ドリフト領域１とｎ＋形ドレイン領域５を含む半導体基板Ｓｕｂを用意する。反応性イオンエッチング（ＲＩＥ）により、図７に示すように、ｎ－形ドリフト領域１の上面に開口４０を形成する。
まず、ｎ－形ドリフト領域１とｎ＋形ドレイン領域５を含む半導体基板Ｓｕｂを用意する。反応性イオンエッチング（ＲＩＥ）により、図７に示すように、ｎ－形ドリフト領域１の上面に開口４０を形成する。
【0032】
図８に示すように、開口４０は、複数の第１トレンチ４１、複数の第２トレンチ４２、複数の第３トレンチ４３、及び中間部４４を含む。第１トレンチ４１は、第１部分１ａの上に位置する。第２トレンチ４２は、第２部分１ｂの上に位置する。第３トレンチ４３は、第１トレンチ４１のＹ方向における端部と第２トレンチ４２のＹ方向における端部との間に位置する。第３トレンチ４３の側面は、Ｘ方向及びＹ方向に対して傾斜している。中間部４４は、第１トレンチ４１と第３トレンチ４３との間、又は第２トレンチ４２と第３トレンチ４３との間に位置する。
【0033】
熱酸化により、ｎ－形ドリフト領域１の上面及び開口４０の内面に沿って絶縁層２０を形成する。絶縁層２０の上に、開口４０を埋め込む導電層を形成する。ウェットエッチング又はケミカルドライエッチング（ＣＤＥ）により、導電層の上面を後退させることで、図９（ａ）に示すように、開口４０の内部に導電体１０が形成される。
【0034】
第１トレンチ４１の内部に形成された導電体１０は、ゲート電極部１１に対応する。第２トレンチ４２の内部に形成された導電体１０は、配線部１２に対応する。第３トレンチ４３の内部に形成された導電体１０は、接続部１３に対応する。中間部４４の内部に形成された導電体１０は、中間部１４に対応する。
【0035】
第１トレンチ４１同士の間の領域に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形ベース領域２及びｎ＋形ソース領域３を形成する。導電体１０の上に絶縁層２５を形成する。図９（ｂ）に示すように、絶縁層２０の一部及び絶縁層２５の一部を除去し、開口５０を形成する。
【0036】
開口５０を通して、ｐ形不純物をｎ＋形ソース領域３同士の間の領域にイオン注入し、ｐ＋形半導体領域４を形成する。図１０（ａ）に示すように、スパッタリングにより、開口５０を埋め込むソース電極３２を形成する。ｎ＋形ドレイン領域５が所定の厚さになるまで、ｎ＋形ドレイン領域５の下面を研削する。図１０（ｂ）に示すように、研削されたｎ＋形ドレイン領域５の下面に、スパッタリングによりドレイン電極３１を形成する。以上により、実施形態に係る半導体装置１００が製造される。
【0037】
図１１は、参考例に係る半導体装置の一部を示す平面図である。
図１１に示す半導体装置１００ｒにおいて、導電体１０ｒは、ゲート電極部１１、配線部１２、及び接続部１３ｒを含む。接続部１３ｒは、ゲート電極部１１と配線部１２との間に接続されている。接続部１３ｒの向きは、実施形態に係る半導体装置１００における接続部１３の向きと異なる。接続部１３ｒの側面は、Ｘ方向に対して垂直であり、Ｙ方向に平行である。また、導電体１０ｒは、中間部１４ｒを含む。中間部１４ｒは、ゲート電極部１１と接続部１３ｒとの間、又は配線部１２と接続部１３ｒとの間に位置する。
図１１に示す半導体装置１００ｒにおいて、導電体１０ｒは、ゲート電極部１１、配線部１２、及び接続部１３ｒを含む。接続部１３ｒは、ゲート電極部１１と配線部１２との間に接続されている。接続部１３ｒの向きは、実施形態に係る半導体装置１００における接続部１３の向きと異なる。接続部１３ｒの側面は、Ｘ方向に対して垂直であり、Ｙ方向に平行である。また、導電体１０ｒは、中間部１４ｒを含む。中間部１４ｒは、ゲート電極部１１と接続部１３ｒとの間、又は配線部１２と接続部１３ｒとの間に位置する。
【0038】
実施形態の利点を説明する。
半導体装置１００の製造において、導電体１０を形成する際、図７及び図８に示すように、開口４０が形成される。半導体層への開口４０の形成には、ドライエッチングが用いられる。ドライエッチングでは、半導体材料と反応性を有するガスのプラズマが用いられる。半導体材料と、ガスのラジカルと、が反応することで、半導体材料が除去され、開口４０が形成される。このとき、開口４０の幅が広い部分では、開口４０の幅が狭い部分に比べて、ラジカルが開口の内部に進入し易く、エッチングが進行し易い。
半導体装置１００の製造において、導電体１０を形成する際、図７及び図８に示すように、開口４０が形成される。半導体層への開口４０の形成には、ドライエッチングが用いられる。ドライエッチングでは、半導体材料と反応性を有するガスのプラズマが用いられる。半導体材料と、ガスのラジカルと、が反応することで、半導体材料が除去され、開口４０が形成される。このとき、開口４０の幅が広い部分では、開口４０の幅が狭い部分に比べて、ラジカルが開口の内部に進入し易く、エッチングが進行し易い。
【0039】
図１２（ａ）は、参考例に係る半導体装置の製造工程を示す平面図である。図１２（ｂ）は、実施形態に係る半導体装置の製造工程を示す平面図である。
半導体装置１００ｒが製造される場合、図１２（ａ）に示すように、導電体１０ｒを作製するための開口４０ｒが形成される。開口４０ｒは、第１トレンチ４１、第２トレンチ４２、第３トレンチ４３ｒ、及び中間部４４ｒを含む。
半導体装置１００ｒが製造される場合、図１２（ａ）に示すように、導電体１０ｒを作製するための開口４０ｒが形成される。開口４０ｒは、第１トレンチ４１、第２トレンチ４２、第３トレンチ４３ｒ、及び中間部４４ｒを含む。
【0040】
第３トレンチ４３ｒは、第１トレンチ４１のＹ方向における端部と第２トレンチ４２のＹ方向における端部との間に位置する。第３トレンチ４３ｒの側面は、Ｘ方向に対して垂直であり、Ｙ方向に平行である。中間部４４ｒは、第１トレンチ４１と第３トレンチ４３ｒとの間、又は第２トレンチ４２と第３トレンチ４３ｒとの間に位置する。開口４０ｒにポリシリコンを含む導電層が埋め込まれ、導電体１０ｒが形成される。このとき、導電体１０ｒの一部は、中間部４４ｒの内部に位置する。導電体１０ｒの当該一部は、中間部１４ｒに対応する。
【0041】
図１１に示すように、中間部１４ｒの幅は、ゲート電極部１１、配線部１２、及び接続部１３ｒのそれぞれの幅よりも広い。したがって、図１２に示すように、中間部１４ｒが形成される中間部４４ｒの幅も、ゲート電極部１１、配線部１２、及び接続部１３ｒのそれぞれの幅よりも広い。このため、中間部４４ｒでは、第１トレンチ４１、第２トレンチ４２、及び第３トレンチ４３ｒに比べて、エッチングがより進行し易い。中間部４４ｒの下端は、第１トレンチ４１、第２トレンチ４２、及び第３トレンチ４３ｒのそれぞれの下端よりも深く形成される。その結果、開口４０ｒの内部に形成された導電体１０ｒにおいて、中間部１４ｒの下端は、ゲート電極部１１、配線部１２、及び接続部１３ｒなどの他の部分の下端よりも下方に位置する。すなわち、中間部１４ｒの下端が、他の部分の下端に対して、下方に突き出る。
【0042】
中間部１４ｒの下端がより下方に突き出ているほど、中間部１４ｒの下端近傍で電界集中がより発生し易い。すなわち、中間部１４ｒの下端近傍における電界強度が、他の部分の下端近傍における電界強度よりも大きくなる。中間部１４ｒの下端近傍で絶縁層２０の絶縁破壊が生じ、半導体装置１００ｒが破壊される可能性がある。
【0043】
半導体装置１００では、接続部１３が、Ｘ方向及びＹ方向に対して傾斜した傾斜面を有する。この場合、導電体１０が形成される際、図１２（ｂ）に示すように、第３トレンチ４３の側面もＸ方向及びＹ方向に対して傾斜する。
【0044】
図１２（ａ）に示す例では、第１トレンチ４１又は第２トレンチ４２が、第３トレンチ４３ｒに対して直交する方向から第３トレンチ４３ｒと交わる。図１２（ｂ）に示す例では、第１トレンチ４１又は第２トレンチ４２が、第３トレンチ４３に対して直交しない方向から第３トレンチ４３と交わる。図１２（ｂ）に示す構造が用いられる場合、それらの間に位置する中間部４４の面積は、図１２（ａ）に示す中間部４４ｒの面積よりも小さくなる。したがって、半導体装置１００の製造において、中間部４４では、第１トレンチ４１、第２トレンチ４２、及び第３トレンチ４３に比べてエッチングが進行し易いものの、中間部４４におけるエッチング量を、中間部４４ｒにおけるエッチング量よりも抑制できる。導電体１０において、他の部分に対する中間部１４の下端の突き出し量を抑えることができ、中間部１４の下端近傍における電界集中を抑制できる。中間部１４の下端近傍における電界強度を低減でき、半導体装置１００の破壊の発生を抑制できる。
【0045】
図６に示すように、第１接続部１３ａの第１傾斜面Ｓ２ａは、第２接続部１３ｂの第２傾斜面Ｓ２ｂと平行ではない。好ましくは、第１傾斜面Ｓ２ａと第２傾斜面Ｓ２ｂとの間の角度は、９０度よりも大きく１５０度よりも小さい。この角度の範囲内であれば、中間部１４のＸ－Ｙ面における面積を効果的に低減できる。すなわち、中間部１４の下端近傍における電界強度を、効果的に低減できる。
【0046】
図５に示すように、絶縁層２０は、第１絶縁領域２１及び第２絶縁領域２２を含んでも良い。第１絶縁領域２１は、第１配線部１２ａの端部Ｅ２ａと第２部分１ｂとの間に位置する。第２絶縁領域２２は、第１配線部１２ａのＹ方向におけるもう一方の端部Ｅ２ｂと第２部分１ｂとの間に位置する。第２絶縁領域２２の厚さは、第１絶縁領域２１の厚さよりも大きい。
【0047】
導電体１０における配線部１２よりも外周の部分は、半導体領域よりも上方に引き上げられ、配線層３３ａと接続されている。上方に引き上げられる部分では、図５に示すように、角部Ｃが発生する。角部Ｃでは、他の部分に比べて、電界集中が発生し易い。第２絶縁領域２２を第１絶縁領域２１よりも厚くすることで、角部Ｃの近傍における電界集中を抑制し、半導体装置１００の破壊の発生をさらに抑制できる。
【0048】
図６に示すように、ｐ形ベース領域２は、第１面Ｓ３ａ及び第２面Ｓ３ｂを有する。第１面Ｓ３ａは、Ｙ方向において第１ゲート電極部１１ａと対向する。第２面Ｓ３ｂは、Ｙ方向において第２ゲート電極部１１ｂと対向する。第１面Ｓ３ａの面方位及び第２面Ｓ３ｂの面方位は、｛１００｝面又は｛１１０｝面であることが好ましい。半導体装置１００がオン状態である場合に、チャネルにおける電子の移動度を高めることができ、半導体装置１００のオン抵抗を低減できるためである。その場合、第１傾斜面Ｓ２ａの面方位及び第２傾斜面Ｓ２ｂの面方位は、｛１００｝面又は｛１１０｝面に対して傾斜している。
【0049】
（変形例）
図１３は、実施形態の変形例に係る半導体装置の一部を示す平面図である。図１４は、図１３のXIV－XIV断面図である。なお、図１３では、絶縁層２０、絶縁層２５、及びソース電極３２が省略されている。
変形例に係る半導体装置１１０では、図１３に示すように、配線部１２の上にコンタクトプラグ３３ｂが設けられている。図１４に示すように、配線部１２は、コンタクトプラグ３３ｂを介して、配線層３３ａと電気的に接続されている。配線部１２と配線層３３ａとの間には、絶縁層２５が設けられている。
図１３は、実施形態の変形例に係る半導体装置の一部を示す平面図である。図１４は、図１３のXIV－XIV断面図である。なお、図１３では、絶縁層２０、絶縁層２５、及びソース電極３２が省略されている。
変形例に係る半導体装置１１０では、図１３に示すように、配線部１２の上にコンタクトプラグ３３ｂが設けられている。図１４に示すように、配線部１２は、コンタクトプラグ３３ｂを介して、配線層３３ａと電気的に接続されている。配線部１２と配線層３３ａとの間には、絶縁層２５が設けられている。
【0050】
半導体装置１００では、図２に示すように、配線部１２のＸ方向における端部同士が、互いにつながっている。これは、配線層３３ａと導電体１０を、まとめて形成するためである。一方、半導体装置１１０では、図１３に示すように、配線部１２のＸ方向における端部Ｅ３同士が、Ｙ方向において互いに分離されている。この構造によれば、配線部１２のための開口を形成する際、開口の端部における幅の広がりを抑えることができる。これにより、開口を形成する際、エッチングの局所的な進行を抑制できる。その結果、図１４に示すように、端部Ｅ３の下端の突き出し量を抑えることができる。端部Ｅ３の下端近傍における電界強度を低減でき、半導体装置１１０の破壊の発生を抑制できる。
【0051】
また、半導体装置１１０によれば、端部Ｅ３の下端近傍における電界強度を低減できるため、図５に示すような、相対的に厚い第２絶縁領域２２が不要となる。
【0052】
本発明の実施形態は、以下の特徴を含む。
（特徴１）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な面に沿って前記第１部分の周りに位置する第２部分と、を含む前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上に絶縁層を介して設けられた導電体であって、
前記第１部分の上に位置し、前記第１方向に垂直な第２方向において前記第２半導体領域と対向し、前記第１方向及び前記第２方向に垂直な第３方向に延びる第１ゲート電極部と、
前記第１ゲート電極部との間に前記第２半導体領域が位置し、前記第３方向に延びる第２ゲート電極部と、
前記第２部分の上に位置し、前記第３方向に延びる第１配線部と、
前記第１ゲート電極部の前記第３方向における第１端部と、前記第１配線部の前記第３方向における端部と、の間に接続された第１接続部と、
前記第２ゲート電極部の前記第３方向における第２端部と、前記第１配線部の前記端部と、の間に接続された第２接続部と、
を含み、前記第１配線部の前記第２方向における位置は前記第１ゲート電極部の前記第２方向における位置と前記第２ゲート電極部の前記第２方向における位置との間にあり、前記第１接続部及び前記第２接続部は前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、前記導電体と、
前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
を備えた半導体装置。
（特徴２）
前記導電体は、前記第１接続部と、前記第２接続部と、前記第１配線部の前記端部と、の間に位置する中間部を含み、
前記中間部の下端は、前記第１配線部の下端よりも下方に位置する、特徴１に記載の半導体装置。
（特徴３）
前記第１接続部は、前記第２方向及び前記第３方向に対して傾斜した第１傾斜面を有し、
前記第２接続部は、前記第２方向及び前記第３方向に対して傾斜し且つ前記第１傾斜面とつながる第２傾斜面を有し、
前記第１傾斜面と前記第２傾斜面との間の角度は、９０度よりも大きく１５０度よりも小さい、特徴１又は２に記載の半導体装置。
（特徴４）
前記絶縁層は、
前記第１配線部の前記端部と前記第２部分との間の位置する第１絶縁領域と、
前記第１配線部の前記第３方向におけるもう一方の端部と前記第２部分との間の位置する第２絶縁領域と、
を含み、
前記第２絶縁領域の厚さは、前記第１絶縁領域の厚さよりも大きい、特徴１～３のいずれか１つに記載の半導体装置。
（特徴５）
前記第１配線部の前記第２方向における長さは、前記第１ゲート電極部の前記第２方向における長さよりも長く、前記第２ゲート電極部の前記第２方向における長さよりも長い、特徴１～４のいずれか１つに記載の半導体装置。
（特徴６）
前記第２半導体領域は、前記第２方向において前記第１ゲート電極部と対向する第１面を有し、
前記第１面の面方位は、｛１００｝面又は｛１１０｝面であり、
前記傾斜面の面方位は、｛１００｝面及び｛１１０｝面に対して傾斜している、特徴１～５のいずれか１つに記載の半導体装置。
（特徴７）
前記導電体は、
前記第２ゲート電極部との間に別の第２半導体領域が位置し、前記第３方向に延びる第３ゲート電極部と、
前記第２部分の上に位置する第２配線部と、
前記第２端部と、前記第２配線部の前記第３方向における端部と、の間に位置する第３接続部と、
前記第３ゲート電極部の前記第３方向における第３端部と、前記第２配線部の前記端部と、の間に位置する第４接続部と、
をさらに含み、
前記第２配線部の前記第２方向における位置は、前記第２ゲート電極部の前記第２方向における位置と、前記第３ゲート電極部の前記第２方向における位置と、の間にあり、
前記第３接続部及び前記第４接続部は、前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、特徴１～６のいずれか１つに記載の半導体装置。
（特徴８）
前記第１部分の上において、前記第１ゲート電極部及び前記第２ゲート電極部を含む複数のゲート電極部が、前記第２方向に配列され、
前記第２部分の上において、前記第１配線部を含む複数の配線部が、前記第２方向に配列された、特徴１～７のいずれか１つに記載の半導体装置。
（特徴９）
前記第３方向から見た場合に、前記複数のゲート電極部と前記複数の配線部は、前記第２方向において交互に並んでいる、特徴８に記載の半導体装置。
（特徴１）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な面に沿って前記第１部分の周りに位置する第２部分と、を含む前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上に絶縁層を介して設けられた導電体であって、
前記第１部分の上に位置し、前記第１方向に垂直な第２方向において前記第２半導体領域と対向し、前記第１方向及び前記第２方向に垂直な第３方向に延びる第１ゲート電極部と、
前記第１ゲート電極部との間に前記第２半導体領域が位置し、前記第３方向に延びる第２ゲート電極部と、
前記第２部分の上に位置し、前記第３方向に延びる第１配線部と、
前記第１ゲート電極部の前記第３方向における第１端部と、前記第１配線部の前記第３方向における端部と、の間に接続された第１接続部と、
前記第２ゲート電極部の前記第３方向における第２端部と、前記第１配線部の前記端部と、の間に接続された第２接続部と、
を含み、前記第１配線部の前記第２方向における位置は前記第１ゲート電極部の前記第２方向における位置と前記第２ゲート電極部の前記第２方向における位置との間にあり、前記第１接続部及び前記第２接続部は前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、前記導電体と、
前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
を備えた半導体装置。
（特徴２）
前記導電体は、前記第１接続部と、前記第２接続部と、前記第１配線部の前記端部と、の間に位置する中間部を含み、
前記中間部の下端は、前記第１配線部の下端よりも下方に位置する、特徴１に記載の半導体装置。
（特徴３）
前記第１接続部は、前記第２方向及び前記第３方向に対して傾斜した第１傾斜面を有し、
前記第２接続部は、前記第２方向及び前記第３方向に対して傾斜し且つ前記第１傾斜面とつながる第２傾斜面を有し、
前記第１傾斜面と前記第２傾斜面との間の角度は、９０度よりも大きく１５０度よりも小さい、特徴１又は２に記載の半導体装置。
（特徴４）
前記絶縁層は、
前記第１配線部の前記端部と前記第２部分との間の位置する第１絶縁領域と、
前記第１配線部の前記第３方向におけるもう一方の端部と前記第２部分との間の位置する第２絶縁領域と、
を含み、
前記第２絶縁領域の厚さは、前記第１絶縁領域の厚さよりも大きい、特徴１～３のいずれか１つに記載の半導体装置。
（特徴５）
前記第１配線部の前記第２方向における長さは、前記第１ゲート電極部の前記第２方向における長さよりも長く、前記第２ゲート電極部の前記第２方向における長さよりも長い、特徴１～４のいずれか１つに記載の半導体装置。
（特徴６）
前記第２半導体領域は、前記第２方向において前記第１ゲート電極部と対向する第１面を有し、
前記第１面の面方位は、｛１００｝面又は｛１１０｝面であり、
前記傾斜面の面方位は、｛１００｝面及び｛１１０｝面に対して傾斜している、特徴１～５のいずれか１つに記載の半導体装置。
（特徴７）
前記導電体は、
前記第２ゲート電極部との間に別の第２半導体領域が位置し、前記第３方向に延びる第３ゲート電極部と、
前記第２部分の上に位置する第２配線部と、
前記第２端部と、前記第２配線部の前記第３方向における端部と、の間に位置する第３接続部と、
前記第３ゲート電極部の前記第３方向における第３端部と、前記第２配線部の前記端部と、の間に位置する第４接続部と、
をさらに含み、
前記第２配線部の前記第２方向における位置は、前記第２ゲート電極部の前記第２方向における位置と、前記第３ゲート電極部の前記第２方向における位置と、の間にあり、
前記第３接続部及び前記第４接続部は、前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、特徴１～６のいずれか１つに記載の半導体装置。
（特徴８）
前記第１部分の上において、前記第１ゲート電極部及び前記第２ゲート電極部を含む複数のゲート電極部が、前記第２方向に配列され、
前記第２部分の上において、前記第１配線部を含む複数の配線部が、前記第２方向に配列された、特徴１～７のいずれか１つに記載の半導体装置。
（特徴９）
前記第３方向から見た場合に、前記複数のゲート電極部と前記複数の配線部は、前記第２方向において交互に並んでいる、特徴８に記載の半導体装置。
【0053】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、走査型静電容量顕微鏡（ＳＣＭ）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、二次イオン質量分析法（ＳＩＭＳ）により測定することが可能である。
【0054】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0055】
１：ｎ－形ドリフト領域、 １ａ：第１部分、 １ｂ：第２部分、 ２：ｐ形ベース領域、 ３：ｎ＋形ソース領域、 ４：ｐ形半導体領域、 ５：ｎ＋形ドレイン領域、 １０，１０ｒ：導電体、 １１：ゲート電極部、 １１ａ：第１ゲート電極部、 １１ｂ：第２ゲート電極部、 １１ｃ：第３ゲート電極部、 １２：配線部、 １２ａ：第１配線部、 １２ｂ：第２配線部、 １３，１３ｒ：接続部、 １３ａ：第１接続部、 １３ｂ：第２接続部、 １３ｃ：第３接続部、 １３ｄ：第４接続部、 １４，１４ｒ：中間部、 ２０：絶縁層、 ２１：第１絶縁領域、 ２２：第２絶縁領域、 ２５：絶縁層、 ３１：ドレイン電極、 ３２：ソース電極、 ３３：ゲートパッド、 ３３ａ：配線層、 ３３ｂ：コンタクトプラグ、 ４０，４０ｒ：開口、 ４１：第１トレンチ、 ４２：第２トレンチ、 ４３：第３トレンチ、 ４３ｒ：第３トレンチ、 ４４，４４ｒ：中間部、 ５０：開口、 １００，１００ｒ，１１０：半導体装置、 Ｃ：角部、 Ｅ１ａ：第１端部、 Ｅ１ｂ：第２端部、 Ｅ１ｃ：第３端部、 Ｅ２ａ，Ｅ２ｂ：端部、 Ｐ１ａ～Ｐ１ｃ，Ｐ２ａ，Ｐ２ｂ：位置、 Ｓ１ａ，Ｓ１ｂ：側面、 Ｓ２ａ：第１傾斜面、 Ｓ２ｂ：第２傾斜面、 Ｓ３ａ：第１面、 Ｓ３ｂ：第２面、 Ｓｕｂ：半導体基板
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】