特開 2025-156916 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025156916

(43)【公開日】2025-10-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 30/66 20250101AFI20251007BHJP

   H10D 62/10 20250101ALI20251007BHJP

【ＦＩ】

H01L29/78 652E

H01L29/78 653C

H01L29/78 652L

H01L29/78 652P

H01L29/78 652T

H01L29/78 652Q

H01L29/78 652S

H01L29/78 652F

H01L29/06 301D

H01L29/06 301V

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2024059675

(22)【出願日】2024-04-02

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】坂田 大輝

(72)【発明者】

【氏名】西脇 達也

(57)【要約】

【課題】リーク電流を低減できる半導体装置を提供すること。
【解決手段】半導体装置は、第１電極上に設けられた第１導電型の第１半導体層であって、第１方向において互いに離れて位置し、第２方向に延びる複数のメサ部を有する第１半導体層と、メサ部の上部に設けられた凹部に位置し、第２方向に延びる第２電極と、第１方向においてメサ部に隣接するゲート電極と、メサ部とゲート電極との間に設けられた絶縁膜と、第２電極の第２方向における端部に接する第２導電型の第２半導体層とを備える。メサ部は、第１方向において絶縁膜を介してゲート電極に対向する第１側面と、第１方向において第１側面の反対側に位置し、第２電極が接する第２側面とを有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極上に設けられた第１導電型の第１半導体層であって、第１方向において互いに離れて位置し、前記第１方向に直交する第２方向に延びる複数のメサ部を有する第１半導体層と、
前記メサ部の上部に設けられた凹部に位置し、前記第２方向に延びる第２電極と、
前記第１方向において前記メサ部に隣接するゲート電極と、
前記メサ部と前記ゲート電極との間に設けられた絶縁膜と、
前記第２電極の前記第２方向における端部に接する第２導電型の第２半導体層と、
を備え、
前記メサ部は、
前記第１方向において前記絶縁膜を介して前記ゲート電極に対向する第１側面と、
前記第１方向において前記第１側面の反対側に位置し、前記第２電極が接する第２側面と、
を有する半導体装置。

【請求項2】

第１電極と、
前記第１電極上に設けられた第１導電型の第１半導体層であって、第１方向において互いに離れて位置し、前記第１方向に直交する第２方向に延びる複数のメサ部を有する第１半導体層と、
前記メサ部の上部に設けられた凹部に位置し、前記第２方向に延びる第２電極と、
前記第１方向において前記メサ部に隣接するゲート電極と、
前記メサ部と前記ゲート電極との間に設けられた絶縁膜と、
前記第１方向に延び、前記第２電極の前記第２方向における端部に対向する第１導電部材と、
を備え、
前記メサ部は、
前記第１方向において前記絶縁膜を介して前記ゲート電極に対向する第１側面と、
前記第１方向において前記第１側面の反対側に位置し、前記第２電極が接する第２側面と、
を有する半導体装置。

【請求項3】

前記第２方向において前記第２電極の前記端部と前記第１導電部材との間に位置し、前記第２電極の前記端部に接する第２導電型の第２半導体層をさらに備える請求項２に記載の半導体装置。

【請求項4】

前記第１導電部材は、前記ゲート電極と接続されている請求項２または３に記載の半導体装置。

【請求項5】

前記第１導電部材と接続され、前記第２方向に延びる第２導電部材をさらに備え、
前記ゲート電極及び前記第２導電部材は、前記第１導電部材から互いに反対方向に延びる請求項４に記載の半導体装置。

【請求項6】

前記ゲート電極と前記第２導電部材とは、前記第１方向における位置が互いにずれている請求項５に記載の半導体装置。

【請求項7】

前記メサ部は、
前記第１方向において前記ゲート電極と前記第２電極との間に位置するチャネル部と、
前記チャネル部上に設けられ、前記チャネル部よりも第１導電型不純物濃度が高いコンタクト部と、
を有する請求項１または２に記載の半導体装置。

【請求項8】

前記チャネル部と前記第２電極とはショットキー接合を形成し、
前記第２電極は、前記コンタクト部にオーミック接触している請求項７に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）において、ｐ型ベース層を設けずに、トレンチコンタクト部におけるソース電極と半導体層とのショットキー接合から伸びる空乏層によってオフ状態を実現するショットキー型ＭＯＳＦＥＴが提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９－４５０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、リーク電流を低減できる半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体装置は、第１電極と、前記第１電極上に設けられた第１導電型の第１半導体層であって、第１方向において互いに離れて位置し、前記第１方向に直交する第２方向に延びる複数のメサ部を有する第１半導体層と、前記メサ部の上部に設けられた凹部に位置し、前記第２方向に延びる第２電極と、前記第１方向において前記メサ部に隣接するゲート電極と、前記メサ部と前記ゲート電極との間に設けられた絶縁膜と、前記第２電極の前記第２方向における端部に接する第２導電型の第２半導体層と、を備える。前記メサ部は、前記第１方向において前記絶縁膜を介して前記ゲート電極に対向する第１側面と、前記第１方向において前記第１側面の反対側に位置し、前記第２電極が接する第２側面と、を有する。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体装置の模式平面図である。

【図2】図１におけるＡ部の拡大模式平面図である。

【図3】図２におけるＡ－Ａ断面図である。

【図4】図２におけるＢ－Ｂ断面図である。

【図5】図２におけるＣ－Ｃ断面図である。

【図6】図２におけるＤ－Ｄ断面図である。

【図7】第２実施形態の半導体装置の模式平面図である。

【図8】図７におけるＥ－Ｅ断面図である。

【図9】第２実施形態の第１変形例による半導体装置の模式平面図である。

【図10】第２実施形態の第２変形例による半導体装置の模式平面図である。

【図11】第２実施形態の第３変形例による半導体装置の模式平面図である。

【図12】第３実施形態の半導体装置の模式平面図である。

【図13】図１２におけるＦ－Ｆ断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照し、各実施形態について説明する。各図面中、同じ構成には同じ符号を付している。以下に示す図において、Ｘ軸、Ｙ軸、及びＺ軸により方向を示す。Ｘ軸に沿う方向を第１方向Ｘとする。Ｙ軸に沿う方向を第２方向Ｙとし、第２方向Ｙは第１方向Ｘに直交する。Ｚ軸に沿う方向を第３方向Ｚとし、第３方向Ｚは、第１方向Ｘ及び第２方向Ｙに直交する。また、本明細書において、ある特定方向の幅とは、その特定方向における最大幅を表す。

【0008】

図１に示すように、各実施形態の半導体装置は、素子領域１０１と、終端領域１０２とを有する。終端領域１０２は、素子領域１０１を連続して囲む。半導体装置は、半導体層を備える。本明細書において、半導体層における第１導電型をｎ型、第２導電型をｐ型とする。なお、第１導電型はｐ型、第２導電型はｎ型であってもよい。半導体層は、例えば、シリコン層である。または、半導体層は、炭化シリコン層、窒化ガリウム層などであってもよい。

【0009】

半導体層上に第２電極９２及びゲートパッド９３が設けられている。ゲートパッド９３は、後述するゲート電極と電気的に接続されている。第２電極９２及びゲートパッド９３のそれぞれに例えばワイヤがボンディングされ、第２電極９２及びゲート電極は外部回路と電気的に接続される。

【0010】

［第１実施形態］
図２～図６を参照して、第１実施形態の半導体装置について説明する。

【0011】

図２は、図１におけるＡ部の拡大模式平面図である。なお、後述する図７、図９～図１２も、図１におけるＡ部の拡大模式平面図である。

【0012】

図３は、図２におけるＡ－Ａ断面図である。
図４は、図２におけるＢ－Ｂ断面図である。
図５は、図２におけるＣ－Ｃ断面図である。
図６は、図２におけるＤ－Ｄ断面図である。

【0013】

図３に示すように、実施形態の半導体装置は、第１電極９１と、第１電極９１上に設けられたｎ型の第１半導体層１０と、第１半導体層１０上に設けられた第２電極９２とを備える。実施形態の半導体装置は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。第１電極９１はＭＯＳＦＥＴにおけるドレイン電極であり、第２電極９２はＭＯＳＦＥＴにおけるソース電極である。例えば、第１電極９１に正電位が与えられ、第２電極９２に０Ｖが与えられる。ゲート電極４０のゲート電圧が閾値電圧より高くされたオン状態において、第１半導体層１０を通じて、第１電極９１と第２電極９２との間を縦方向（第３方向Ｚ）に電流が流れる。第３方向Ｚにおいて、第１電極９１から第２電極９２に向かう方向を上または上方とし、第２電極９２から第１電極９１に向かう方向を下または下方とする。

【0014】

第１半導体層１０は、第１方向Ｘにおいて互いに離れて位置し、第２方向Ｙに延びる複数のメサ部１１を有する。ゲート電極４０を有するトレンチ構造部が、第１方向Ｘにおいてメサ部１１に隣接して設けられている。複数のトレンチ構造部が第１方向Ｘに並んでいる。各トレンチ構造部は、第２方向Ｙに延びている。メサ部１１及びトレンチ構造部は、素子領域１０１に配置されている。

【0015】

第２電極９２は、メサ部１１の上部に設けられた凹部１１Ａに位置する。凹部１１Ａ、及び凹部１１Ａ内の第２電極９２は、第２方向Ｙに延びている。また、第２電極９２は、トレンチ構造部上にも設けられている。

【0016】

トレンチ構造部は、第３方向Ｚにおいてゲート電極４０と第２電極９２との間に設けられた絶縁層５２と、第１方向Ｘにおいてメサ部１１とゲート電極４０との間に設けられた第１絶縁膜５１とをさらに有する。

【0017】

トレンチ構造部は、フィールドプレート電極６０と、第２絶縁膜５３とをさらに有してもよい。フィールドプレート電極６０は、ゲート電極４０の下方に位置する。第２絶縁膜５３は、ゲート電極４０とフィールドプレート電極６０との間、及びフィールドプレート電極６０と第１半導体層１０との間に設けられている。

【0018】

メサ部１１におけるトレンチ構造部と第２電極９２（凹部１１Ａ）との間に位置する部分は、第１側面１１Ｓ１と、第２側面１１Ｓ２とを有する。第１側面１１Ｓ１は、第１方向Ｘにおいて第１絶縁膜５１を介してゲート電極４０に対向する。第２側面１１Ｓ２は、第１方向Ｘにおいて第１側面１１Ｓ１の反対側に位置する。第２側面１１Ｓ２に、凹部１１Ａ内の第２電極９２が接する。

【0019】

メサ部１１における第１側面１１Ｓ１と第２側面１１Ｓ２との間の部分は、チャネル部１１Ｂとコンタクト部１１Ｃとを有する。チャネル部１１Ｂは、第１方向Ｘにおいて第１絶縁膜５１を介してゲート電極４０に対向する。コンタクト部１１Ｃは、チャネル部１１Ｂ上に設けられている。コンタクト部１１Ｃのｎ型不純物濃度は、チャネル部１１Ｂのｎ型不純物濃度よりも高い。素子領域１０１におけるメサ部１１は、ｐ型半導体層を含まない。

【0020】

第２電極９２は金属材料からなる。第２電極９２と、チャネル部１１Ｂの第２側面１１Ｓ２とは、ショットキー接合を形成している。第２電極９２は、チャネル部１１Ｂの第２側面１１Ｓ２に直接接している。または、第２電極９２は、絶縁膜を介してチャネル部１１Ｂの第２側面１１Ｓ２に接してもよい。第２電極９２は、コンタクト部１１Ｃの第２側面１１Ｓ２にオーミック接触している。

【0021】

半導体装置は、第１電極９１と第１半導体層１０との間に設けられ、第１電極９１と電気的に接続されたｎ型の第３半導体層３０をさらに備える。第３半導体層３０のｎ型不純物濃度は、第１半導体層１０のｎ型不純物濃度よりも高い。

【0022】

ゲート電極４０のゲート電圧が閾値電圧より高くされたオン状態において、コンタクト部１１Ｃ及びチャネル部１１Ｂを介して、第１電極９１と第２電極９２との間を電流が流れる。

【0023】

ゲート電極４０のゲート電圧が閾値電圧よりも低い例えば０Ｖにおいて、チャネル部１１Ｂの第２側面１１Ｓ２と、第２電極９２とのショットキー接合から第１方向Ｘに伸びる空乏層、及びチャネル部１１Ｂの第２側面１１Ｓ２と、トレンチ構造部の第１絶縁膜５１との境界から第１方向Ｘに伸びる空乏層によって、チャネル部１１Ｂが空乏化され、半導体装置はオフ状態となる。

【0024】

チャネル部１１Ｂを空乏化しやすくするため、チャネル部１１Ｂの第１方向Ｘの幅は小さいことが好ましい。例えば、チャネル部１１Ｂの第１方向Ｘの幅は、凹部１１Ａ内の第２電極９２の第１方向Ｘの幅よりも小さい。半導体装置の閾値電圧は、チャネル部１１Ｂの第１方向Ｘの幅に依存する。また、半導体装置の耐圧及び閾値電圧は、第２電極９２の金属と第１半導体層１０との間のバリアハイトに依存する。第２電極９２として、例えば、Ｐｔなどの仕事関数が高い金属を用いることで、第２電極９２と第１半導体層１０との間のバリアハイトを高くし、耐圧を高くできる。

【0025】

実施形態の半導体装置は、例えば、インバータやモーター駆動などのアプリケーションにおけるスイッチング素子として用いることができる。この場合、半導体装置には、スイッチング時に発生する逆流電流を流す還流ダイオード機能が求められる。この場合、第２電極９２は、凹部１１Ａの底において第１半導体層１０に接することが好ましい。これにより、還流ダイオード動作するときの電流経路（チャネル部を経由しない電流経路）を確保できる。

【0026】

第１半導体層１０は、半導体装置の終端領域１０２にも設けられている。終端領域１０２にコンタクト部１１Ｃは設けられていない。また、終端領域１０２に、後述するｐ型の第２半導体層２０が設けられている。

【0027】

第２電極９２の第１方向Ｘにおける側面はトレンチ構造部に対向している。これに対して、図２に示すように、第２電極９２の第２方向Ｙにおける端面９２Ａは、第２方向Ｙにおいてトレンチ構造部に対向していない。そのため、第２電極９２の端面９２Ａに隣接する領域において、トレンチ構造部と第１半導体層１０との境界から第２方向Ｙに空乏層を伸ばすことができない。これは、第２電極９２の端面９２Ａに沿って流れるリーク電流の原因になり得る。

【0028】

本実施形態によれば、図２及び図４に示すように、第２電極９２の第２方向Ｙにおける端部に接するｐ型の第２半導体層２０が設けられている。第２半導体層２０は、第１半導体層１０内に設けられ、第２電極９２の第２方向Ｙにおける端部の端面９２Ａ及び底面９２Ｂに接する。第２半導体層２０と第１半導体層１０とのｐｎ接合により、第２電極９２の端面９２Ａに隣接する領域におけるリーク電流を低減できる。

【0029】

図２及び図５に示すように、終端領域１０２において、ゲート電極４０は、絶縁層５２を貫通する第１接続部７１を介して、絶縁層５２上に設けられた図示しないゲート配線と電気的に接続されている。ゲート配線は、図１に示すゲートパッド９３と電気的に接続されている。

【0030】

図２及び図６に示すように、終端領域１０２において、フィールドプレート電極６０は、絶縁層５２を貫通する第２接続部７２を介して、絶縁層５２上に設けられた第２電極９２と電気的に接続されている。

【0031】

［第２実施形態］
図７～図１１を参照して、第２実施形態の半導体装置について説明する。第２実施形態の半導体装置について、第１実施形態の半導体装置と同じ構成には同じ符号を付し、第１実施形態の半導体装置と異なる構成を主に説明する。

【0032】

図７及び図８に示すように、第２実施形態の半導体装置は、終端領域１０２に、第１方向Ｘに延び、第２電極９２の第２方向Ｙにおける端面９２Ａに対向する第１導電部材８１を備える。

【0033】

終端領域１０２に、素子領域１０１と同様のトレンチ構造部が、第１方向Ｘに延びて配置されている。例えば、素子領域１０１のトレンチ構造部及び終端領域１０２のトレンチ構造部は、同時に形成される。例えば、終端領域１０２のトレンチ構造部における第１導電部材８１は、素子領域１０１のトレンチ構造部におけるゲート電極４０と同材料で同時に形成される。終端領域１０２のトレンチ構造部は、素子領域１０１のトレンチ構造部と同様に、第１絶縁膜５１、第２絶縁膜５３、フィールドプレート電極６０、及び絶縁層５２を有する。

【0034】

図８に示すように、第１半導体層１０の一部１１Ｄが、第２方向Ｙにおいて、第２電極９２の端面９２Ａと第１導電部材８１との間に設けられている。第２電極９２の端面９２Ａと、第１半導体層１０の一部１１Ｄとは、ショットキー接合を形成している。第１絶縁膜５１は、第２方向Ｙにおいて、第１半導体層１０の一部１１Ｄと、第１導電部材８１との間に設けられている。

【0035】

第２実施形態によれば、第２電極９２の端面９２Ａと第１半導体層１０の一部１１Ｄとのショットキー接合から第２方向Ｙに伸びる空乏層、及び第１半導体層１０の一部１１Ｄと第１絶縁膜５１との境界から第２方向Ｙに伸びる空乏層によって、第１半導体層１０の一部１１Ｄを空乏化することができる。これにより、第２電極９２の端面９２Ａに隣接する領域におけるリーク電流を低減できる。第１半導体層１０の一部１１Ｄを空乏化しやすくするため、第１半導体層１０の一部１１Ｄの第２方向Ｙの幅は、第１導電部材８１の第２方向Ｙの幅よりも小さいことが好ましい。

【0036】

例えば、素子領域１０１に形成されたトレンチと、終端領域１０２に形成されたトレンチとは、互いに繋がっており、それらトレンチ内で第１導電部材８１はゲート電極４０と接続されている。

【0037】

図７に示す例では、半導体装置は、終端領域１０２に、第１導電部材８１と接続され、第２方向Ｙに延びる第２導電部材８２をさらに備える。ゲート電極４０及び第２導電部材８２は、第１導電部材８１から互いに反対方向に延びる。ゲート電極４０は第１導電部材８１から素子領域１０１に向かって延び、第２導電部材８２は第１導電部材８１から半導体装置の終端に向かって延びる。

【0038】

例えば、ゲート電極４０を含むトレンチ構造部、第１導電部材８１を含むトレンチ構造部、及び第２導電部材８２を含むトレンチ構造部を含むトレンチ構造部が、同じ工程で形成される。ゲート電極４０、第１導電部材８１、及び第２導電部材８２は、同材料で同時に形成される。第２導電部材８２を含むトレンチ構造部は、素子領域１０１のトレンチ構造部と同様に、第１絶縁膜５１、第２絶縁膜５３、フィールドプレート電極６０、及び絶縁層５２を有する。

【0039】

第２導電部材８２の第２方向Ｙにおける端部は、図５と同様に、第１接続部７１を介して、ゲート配線及びゲートパッド９３と接続することができる。したがって、ゲート電極４０は、第１導電部材８１及び第２導電部材８２を介して、ゲート配線及びゲートパッド９３と電気的に接続される。

【0040】

また、ゲート電極４０の下方、第１導電部材８１の下方、及び第２導電部材８２の下方においてフィールドプレート電極６０が連続する。第２導電部材８２の下方に位置するフィールドプレート電極６０の第２方向Ｙにおける端部は、図６と同様に、第２接続部７２を介して、第２電極９２と接続される。

【0041】

図７に示す例では、第２方向Ｙに延びるゲート電極４０と、第２方向Ｙに延びる第２導電部材８２とは、第１方向Ｘにおける位置が互いにずれている。または、図１０に示すように、第１方向Ｘに延びるトレンチ構造部と第２方向Ｙに延びるトレンチ構造部とが十字に交わってもよい。図７のトレンチのレイアウトは、図１０のトレンチのレイアウトに比べて、一括して形成したトレンチ内に、ゲート電極４０、第１導電部材８１、及び第２導電部材８２となる導電材料を埋め込む際の埋め込み性を向上できる。

【0042】

図９に示すように、第２導電部材８２はなくてもよい。ゲート電極４０を含み第２方向Ｙに延びるトレンチ構造部と、第１導電部材８１を含み第１方向Ｘに延びるトレンチ構造部とがＴ字状に接続する。

【0043】

図１１に示すように、ゲート電極４０を含み第２方向Ｙに延びるトレンチ構造部と、第１導電部材８１を含み第１方向Ｘに延びるトレンチ構造部とは接続していなくてもよい。

【0044】

［第３実施形態］
図１２及び図１３を参照して、第３実施形態の半導体装置について説明する。第３実施形態の半導体装置は、第１実施形態のｐ型の第２半導体層２０と、第２実施形態の第１導電部材８１を含むトレンチ構造部とを組み合わせた構成を有する。

【0045】

終端領域１０２において、第２半導体層２０は、第２方向Ｙにおいて第２電極９２の端面９２Ａと第１導電部材８１との間に位置する。第２半導体層２０は、第２電極９２の第２方向Ｙにおける端部の端面９２Ａ及び底面９２Ｂに接する。

【0046】

第２半導体層２０が、第２方向Ｙにおいて、第２電極９２の端面９２Ａと第１導電部材８１との間に設けられている。第２方向Ｙにおいて、第２半導体層２０と第１導電部材８１との間に、第１絶縁膜５１が設けられている。

【0047】

第３実施形態によれば、第２半導体層２０と第１絶縁膜５１との境界から第２方向Ｙに伸びる空乏層によって、第２電極９２の端面９２Ａに隣接する第２半導体層２０を空乏化することができる。また、第２半導体層２０と第１半導体層１０とのｐｎ接合により、第２電極９２の端面９２Ａに隣接する領域におけるリーク電流を低減できる。

【0048】

第１実施形態及び第３実施形態において、第２電極９２の金属の仕事関数や、第２半導体層２０の不純物濃度によっては、第２電極９２の端面９２Ａと、第２半導体層２０とはショットキー接合を形成することができる。その場合、第２電極９２の端面９２Ａと、第２半導体層２０との界面から空乏層を広げることができる。

【0049】

終端領域１０２における第１絶縁膜５１の膜厚は、素子領域１０１における第１絶縁膜５１の膜厚よりも厚くしてよい。これにより、耐圧を向上することができる。

【0050】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0051】

１０…第１半導体層、１１…メサ部、１１Ａ…凹部、１１Ｂ…チャネル部、１１Ｃ…コンタクト部、１１Ｓ１…第１側面、１１Ｓ２…第２側面、２０…第２半導体層、３０…第３半導体層、４０…ゲート電極、５１…第１絶縁膜、５２…絶縁層、５３…第２絶縁膜、６０…フィールドプレート電極、７１…第１接続部、７２…第２接続部、８１…第１導電部材、８２…第２導電部材、９１…第１電極、９２…第２電極、９２Ａ…端面、９３…ゲートパッド、１０１…素子領域、１０２…終端領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】