特開 2025-16060 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025016060

(43)【公開日】2025-01-31

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 23/12 20060101AFI20250124BHJP

   H01L 21/60 20060101ALI20250124BHJP

【ＦＩ】

H01L23/12 E

H01L21/60 311Q

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023119076

(22)【出願日】2023-07-21

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】名越 正人

【テーマコード（参考）】

5F044

【Ｆターム（参考）】

5F044KK01

5F044KK12

5F044LL01

5F044QQ01

(57)【要約】

【課題】バンプが接続されるパッドの配置間隔が狭い半導体装置においても、電源電圧又は接地電圧を半導体装置内に効率的に供給する。
【解決手段】半導体装置は、第１のパッドと、平面視で、第１の方向で前記第１のパッドと接続される第１の配線と、平面視で、前記第１の方向とは異なる第２の方向で前記第１のパッドと接続される第２の配線と、第２のパッドと、平面視で、前記第１の方向で前記第２のパッドと接続される第３の配線と、平面視で、前記第２の方向で前記第２のパッドと接続される第４の配線と、を有し、前記第２の配線は、前記第２の方向で前記第３の配線と前記第１のパッドとの間に位置し、前記第４の配線は、前記第２の方向で前記第１の配線と前記第２のパッドとの間に位置する。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１のパッドと、
平面視で、第１の方向で前記第１のパッドと接続される第１の配線と、
平面視で、前記第１の方向とは異なる第２の方向で前記第１のパッドと接続される第２の配線と、
第２のパッドと、
平面視で、前記第１の方向で前記第２のパッドと接続される第３の配線と、
平面視で、前記第２の方向で前記第２のパッドと接続される第４の配線と、
を有し、
前記第２の配線は、前記第２の方向で前記第３の配線と前記第１のパッドとの間に位置し、
前記第４の配線は、前記第２の方向で前記第１の配線と前記第２のパッドとの間に位置する
半導体装置。

【請求項2】

前記第２のパッドは、前記第１のパッドに対して前記第１の方向及び前記第２の方向にずれた位置に配置される
請求項１に記載の半導体装置。

【請求項3】

前記第２の方向における前記第１のパッドと前記第２のパッドとの間隔は、前記第２の方向における前記第２の配線の幅よりも狭い
請求項１に記載の半導体装置。

【請求項4】

前記第２の方向における前記第１のパッドと前記第２のパッドとの間隔は、前記第２の方向における前記第４の配線の幅よりも狭い
請求項３に記載の半導体装置。

【請求項5】

前記第１のパッドには、第１の電源電圧が供給され、
前記第２のパッドには、前記第１の電源電圧とは異なる第２の電源電圧が供給される
請求項１に記載の半導体装置。

【請求項6】

前記第１のパッドと前記第２の配線との間に設けられ、前記第１のパッドと前記第２の配線とを接続する第５の配線と、
前記第２のパッドと前記第４の配線との間に設けられ、前記第２のパッドと前記第４の配線とを接続する第６の配線と、
を有し、
前記第５の配線の前記第１の方向の幅は、前記第２の配線の前記第１の方向の幅より狭く、
前記第６の配線の前記第１の方向の幅は、前記第４の配線の前記第１の方向の幅より狭い
請求項１に記載の半導体装置。

【請求項7】

前記第２の方向における前記第２の配線の位置の一部は、前記第２の方向における前記第４の配線の位置と一致する
請求項１に記載の半導体装置。

【請求項8】

前記第１の配線、前記第２の配線、前記第３の配線及び前記第４の配線が設けられる第１の配線層と異なる第２の配線層において、前記第１の方向に間隔を置いて設けられ、前記第２の方向に延在する第７の配線及び第８の配線と、
前記第１の配線及び前記第２の配線を前記第７の配線に接続する第１のビアと、
前記第３の配線及び前記第４の配線を前記第８の配線に接続する第２のビアと、を有し、
前記第１の配線及び前記第２の配線を前記第７の配線に接続する前記第１のビアの数は、前記第１のパッドに対して前記第１の方向に離れるほど多く、
前記第３の配線及び前記第４の配線を前記第８の配線に接続する前記第２のビアの数は、前記第２のパッドに対して前記第１の方向に離れるほど多い
請求項１ないし請求項７のいずれか１項に記載の半導体装置。

【請求項9】

前記第１のパッドの前記第２の方向の両側の各々に、前記第２の方向に延在する複数の前記第２の配線を有し、
前記第２のパッドの前記第２の方向の両側の各々に、前記第２の方向に延在する複数の前記第４の配線を有する
請求項１に記載の半導体装置。

【請求項10】

前記第１のパッドに接続された第１のバンプと、
前記第２のパッドに接続された第２のバンプとを有する
請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体装置では、例えば、入出力回路と重なる位置に電源電圧又は接地電圧を外部から供給するためのバンプ等の端子が配置される場合がある。また、電源電圧又は接地電圧を半導体装置内に供給するための電源配線が、複数層にわたって配置される場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９－１６４１９５号公報

【特許文献2】特開２０１２－２３４９３１公報

【特許文献3】国際公開第２０１６／０６３４５８号

【特許文献4】米国特許第１０１８６５０４号明細書

【特許文献5】米国特許第７５５４１３３号明細書

【特許文献6】米国特許第８５４９４４７号明細書

【特許文献7】米国特許第８０１３３６２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

近時、半導体装置の素子構造の微細化に伴い、バンプの配置間隔が狭くなり、電源配線の配置するスペースが小さくなる傾向にある。これにより、電源配線の配置数が減少すると、電源電圧又は接地電圧を半導体装置内に効率的に供給することが困難となる場合がある。

【0005】

本発明は、上記の点に鑑みてなされたもので、バンプが接続されるパッドの配置間隔が狭い半導体装置においても、電源電圧又は接地電圧を半導体装置内に効率的に供給することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様では、半導体装置は、第１のパッドと、平面視で、第１の方向で前記第１のパッドと接続される第１の配線と、平面視で、前記第１の方向とは異なる第２の方向で前記第１のパッドと接続される第２の配線と、第２のパッドと、平面視で、前記第１の方向で前記第２のパッドと接続される第３の配線と、平面視で、前記第２の方向で前記第２のパッドと接続される第４の配線と、を有し、前記第２の配線は、前記第２の方向で前記第３の配線と前記第１のパッドとの間に位置し、前記第４の配線は、前記第２の方向で前記第１の配線と前記第２のパッドとの間に位置する。

【発明の効果】

【0007】

開示の技術によれば、バンプが接続されるパッドの配置間隔が狭い半導体装置においても、電源電圧又は接地電圧を半導体装置内に効率的に供給することができる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態における半導体装置の概要を示す図である。

【図2】半導体装置の別の例を示す平面図である。

【図3】図１の半導体チップの回路領域における電源配線のレイアウトの一例を示す平面図である。

【図4】図３のＸ１－Ｘ１'線に沿う断面及びＹ１－Ｙ１'線に沿う断面の一例を示す断面図である。

【図5】図１の半導体チップの回路領域における電源配線のレイアウトの別の例を示す平面図である。

【図6】第２実施形態の半導体装置における電源配線のレイアウトの一例を示す平面図である。

【発明を実施するための形態】

【0009】

以下、図面を用いて実施形態を説明する。以下では、電源電圧を示す符号は、電源電圧が供給される電源配線又は電源端子を示す符号としても使用される。平面図及び断面図において、各配線の幅と厚さとの比率、配線間隔、配線層の厚さの比率、及び、平面視でバンプＢＭＰに重なる位置に配線される配線の本数は、各図に限定されるものではない。

【0010】

（第１実施形態）
図１は、第１実施形態における半導体装置の概要を示す。例えば、図１に示す半導体装置ＳＥＭは、断面図に示すように、外部接続端子ＥＸＴが設けられた配線基板ＷＳＵＢと、バンプＢＭＰを介して配線基板ＷＳＵＢに接続された半導体チップＣＨＩＰ１とを有する。半導体チップＣＨＩＰ１は、バンプＢＭＰを介して配線基板ＷＳＵＢの第１面に接続される。外部接続端子ＥＸＴは、第１面の反対面である第２面に設けられる。

【0011】

半導体チップＣＨＩＰ１は、図示しないトランジスタ等の素子が形成された半導体基板ＳＵＢと、半導体基板ＳＵＢのバンプＢＭＰ側に設けられた多層配線層ＭＷＬとを有する。半導体チップＣＨＩＰ１は、平面図に示すように、回路領域ＣＡを有する。回路領域ＣＡは、回路領域ＣＡに設けられるトランジスタ等の素子に電源電圧及び接地電圧を供給する複数の電源配線ＰＷを有する。各電源配線ＰＷは、電源電圧及び接地電圧が供給されるバンプＢＭＰに電気的に接続される。

【0012】

図２は、半導体装置の別の例を示す。図２に示す半導体チップＣＨＩＰ２は、チップの周辺部に設けられる入出力セルＩＯＣと、入出力セルＩＯＣに電源電圧ＶＤＤ及び接地電圧ＶＳＳを供給する複数の電源配線ＰＷを有する。電源電圧ＶＤＤは、第１の電源電圧の一例であり、接地電圧ＶＳＳは、第２の電源電圧の一例である。

【0013】

また、半導体チップＣＨＩＰ２は、例えば、平面視で各入出力セルＩＯＣが設けられる領域に重なる位置に、半導体チップＣＨＩＰ２の外部から電源電圧ＶＤＤ又は接地電圧ＶＳＳが供給されるバンプＢＭＰを有する。電源電圧ＶＤＤが供給されるバンプＢＭＰは、電源配線ＰＷのうちの電源配線ＶＤＤに接続される。接地電圧ＶＳＳが供給されるバンプＢＭＰは、電源配線ＰＷのうちの接地配線ＶＳＳに接続される。半導体チップＣＨＩＰ２は、図１の半導体チップＣＨＩＰ１と同様に、図示しないトランジスタ等の素子が形成された半導体基板と、半導体基板のバンプＢＭＰ側に設けられた多層配線層とを有してもよい。

【0014】

図３は、図１の半導体チップＣＨＩＰ１の回路領域ＣＡにおける電源配線のレイアウトの一例を示す。図１に示したように、回路領域ＣＡには、バンプＢＭＰが千鳥状に配置される。なお、図３以降では、図１の半導体チップＣＨＩＰ１の電源配線のレイアウトの例が示されるが、図３以降に示すレイアウトの手法は、図２の半導体チップＣＨＩＰ２の電源配線のレイアウトに適用されてもよい。

【0015】

半導体チップＣＨＩＰ１は、チップの厚さ方向であるＺ方向でバンプＢＭＰ側に配置されるパッド層ＰＡＤＬに設けられる電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤ及び電源配線ＶＤＤａ、ＶＤＤｂ、ＶＤＤｃ、ＶＳＳａ、ＶＳＳｂ、ＶＳＳｃを有する。電源パッドＶＤＤＰＡＤは、第１のパッドの一例である。電源パッドＶＳＳＰＡＤは、第２のパッドの一例である。電源配線ＶＤＤａは、第１の配線の一例であり、電源配線ＶＤＤｂは、第２の配線の一例であり、電源配線ＶＤＤｃは、第５の配線の一例である。電源配線ＶＳＳａは、第３の配線の一例であり、電源配線ＶＳＳｂは、第４の配線の一例であり、電源配線ＶＳＳｃは、第６の配線の一例である。

【0016】

電源パッドＶＤＤＰＡＤは、電源電圧ＶＤＤが供給される図示しないバンプＢＭＰと平面視で重なる位置に設けられ、電源電圧ＶＤＤが供給されるバンプＢＭＰに接続される。電源パッドＶＳＳＰＡＤは、接地電圧ＶＳＳが供給される図示しないバンプＢＭＰと平面視で重なる位置に設けられ、接地電圧ＶＳＳが供給されるバンプＢＭＰに接続される。電源パッドＶＤＤＰＡＤ及び電源パッドＶＳＳＰＡＤは、平面視で千鳥状に設けられており、Ｘ方向及びＹ方向に互いにずれた位置に配置される。電源パッドＶＤＤＰＡＤに接続されたバンプＢＭＰは、第１のバンプの一例であり、電源パッドＶＳＳＰＡＤに接続されたバンプＢＭＰは、第２のバンプの一例である。

【0017】

また、半導体チップＣＨＩＰ１は、パッド層ＰＡＤＬにおけるバンプＢＭＰと反対側に位置する多層配線層ＭＷＬに設けられる電源配線ＶＤＤ、ＶＳＳを有する。パッド層ＰＡＤＬは、第１の配線層の一例であり、多層配線層ＭＷＬは、パッド層ＰＡＤＬと異なる第２の配線層の一例である。電源配線ＶＤＤ、ＶＳＳは、図１の電源配線ＰＷに対応する。電源配線ＶＤＤ、ＶＳＳは、Ｙ方向に延在し、Ｘ方向に間隔を置いて交互に配置される。

【0018】

電源配線ＶＤＤは、第７の配線の一例であり、電源配線ＶＳＳは、第８の配線の一例である。Ｘ方向は、第１の方向の一例であり、Ｙ方向は、Ｘ方向と異なる第２の方向の一例である。電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤの配置間隔及び電源配線ＶＤＤａ、ＶＤＤｂ、ＶＳＳａ、ＶＳＳｂの幅と間隔は、図３に示す例に限定されない。また、平面視で電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤと重なる位置に配置される電源配線ＶＤＤ、ＶＳＳの本数は、図３に示す例に限定されない。

【0019】

例えば、電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤ及び電源配線ＶＤＤａ、ＶＤＤｂ、ＶＤＤｃ、ＶＳＳａ、ＶＳＳｂ、ＶＳＳｃは、パッド層ＰＡＤＬに配線を形成する半導体プロセスにより同時に形成される。例えば、電源配線ＶＤＤ、ＶＳＳは、多層配線層ＭＷＬに配線を形成する半導体プロセスにより同時に形成される。

【0020】

電源配線ＶＤＤａは、平面視で電源パッドＶＤＤＰＡＤを横切る位置にＸ方向に沿って配置され、電源パッドＶＤＤＰＡＤと接続される。電源配線ＶＤＤｂは、平面視で電源パッドＶＤＤＰＡＤのＹ方向の両側にＸ方向に沿って配置され、Ｙ方向に所定の間隔を置いて電源配線ＶＳＳａと隣接している。電源配線ＶＤＤｃは、平面視で電源パッドＶＤＤＰＡＤのＹ方向の両側に配置され、電源パッドＶＤＤＰＡＤと電源配線ＶＤＤｂとの間に設けられ、電源配線ＶＤＤｂを電源パッドＶＤＤＰＡＤに接続する。

【0021】

電源配線ＶＤＤｂのＹ方向の幅及び電源配線ＶＤＤｃのＸ方向の幅は、レイアウトルールにおける電源配線の幅の上限値以下に設定される。このため、レイアウトルールに違反することなく、Ｘ方向に幅の広い電源配線ＶＤＤｂを電源パッドＶＤＤＰＡＤに接続することができる。電源配線ＶＤＤａ、ＶＤＤｂの各々は、複数のビアＶＩＡを介して多層配線層ＭＷＬの電源配線ＶＤＤに接続される。電源配線ＶＤＤａ、ＶＤＤｂを電源配線ＶＤＤに接続するビアＶＩＡは、第１のビアの一例である。

【0022】

電源配線ＶＳＳａは、平面視で電源パッドＶＳＳＰＡＤを横切る位置にＸ方向に沿って配置され、電源パッドＶＳＳＰＡＤと接続される。電源配線ＶＳＳｂは、平面視で電源パッドＶＳＳＰＡＤのＹ方向の両側にＸ方向に沿って配置され、Ｙ方向に所定の間隔を置いて電源配線ＶＤＤａと隣接している。電源配線ＶＳＳｃは、平面視で電源パッドＶＳＳＰＡＤのＹ方向の両側に配置され、電源パッドＶＳＳＰＡＤと電源配線ＶＳＳｂとの間に設けられ、電源配線ＶＳＳｂを電源パッドＶＳＳＰＡＤに接続する。

【0023】

電源配線ＶＳＳｂのＹ方向の幅及び電源配線ＶＳＳｃのＸ方向の幅は、レイアウトルールにおける電源配線の幅の上限値以下に設定される。このため、レイアウトルールに違反することなく、Ｘ方向に幅の広い電源配線ＶＳＳｂを電源パッドＶＳＳＰＡＤに接続することができる。電源配線ＶＳＳａ、ＶＳＳｂの各々は、複数のビアＶＩＡを介して多層配線層ＭＷＬの電源配線ＶＳＳに接続される。電源配線ＶＳＳａ、ＶＳＳｂを電源配線ＶＳＳに接続するビアＶＩＡは、第２のビアの一例である。

【0024】

電源配線ＶＤＤｂは、Ｘ方向に伸張させた場合に、電源パッドＶＳＳＰＡＤ及び電源配線ＶＳＳｂ、ＶＳＳｃと重なる位置に配置される。すなわち、Ｙ方向における電源配線ＶＤＤｂの位置の一部は、Ｙ方向における電源配線ＶＳＳｂの位置と一致し、Ｙ方向における電源配線ＶＤＤｂの位置の他の一部は、Ｙ方向における電源パッドＶＳＳＰＡＤの位置と一致する。

【0025】

電源配線ＶＳＳｂは、Ｘ方向に伸張させた場合に、電源パッドＶＤＤＰＡＤ及び電源配線ＶＤＤｂ、ＶＤＤｃと重なる位置に配置される。すなわち、Ｙ方向における電源配線ＶＳＳｂの位置の一部は、Ｙ方向における電源配線ＶＤＤｂの位置と一致し、Ｙ方向における電源配線ＶＳＳｂの位置の他の一部は、Ｙ方向における電源パッドＶＤＤＰＡＤの位置と一致する。

【0026】

また、Ｙ方向における電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤの間隔Ｗ０は、Ｙ方向における電源配線ＶＤＤｂの幅ＷＶＤＤｂ及びＹ方向における電源配線ＶＳＳｂの幅ＷＶＳＳｂより狭い。しかしながら、この実施形態では、電源パッドＶＤＤＰＡＤと電源配線ＶＳＳａとの隙間に電源配線ＶＤＤｂが配置され、電源パッドＶＳＳＰＡＤと電源配線ＶＤＤａとの隙間に電源配線ＶＳＳｂが配置される。

【0027】

これにより、電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤの間隔Ｗ０よりも大きい幅ＷＶＤＤｂ、ＷＶＳＳｂを有する電源配線ＶＤＤｂ、ＶＳＳｂを、電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤ及び電源配線ＶＤＤａ、ＶＳＳａが配置されない空き領域に効率よく配置することができる。

【0028】

したがって、各バンプＢＭＰから電源パッドＶＤＤＰＡＤに供給される電源電圧ＶＤＤを、パッド層ＰＡＤＬの電源配線ＶＤＤａ、ＶＤＤｂを介して多層配線層ＭＷＬの電源配線ＶＤＤに効率よく分配することができる。同様に、各バンプＢＭＰから電源パッドＶＳＳＰＡＤに供給される接地電圧ＶＳＳを、パッド層ＰＡＤＬの電源配線ＶＳＳａ、ＶＳＳｂを介して多層配線層ＭＷＬの電源配線ＶＳＳに効率よく分配することができる。すなわち、バンプＢＭＰが千鳥状に配置される場合に、各バンプＢＭＰから多層配線層ＭＷＬの電源配線ＶＤＤ、ＶＳＳに電源電圧ＶＤＤ及び接地電圧ＶＳＳを供給する経路の電源抵抗を下げることができる。

【0029】

これに対して、例えば、電源配線ＶＤＤｃにＸ方向に延在する補助の電源配線を接続し、電源配線ＶＳＳｃにＸ方向に延在する補助の電源配線を接続する場合、補助の電源配線の各々は幅が細くなり、あるいは、配線自体が困難になる。また、補助の電源配線が配線できる場合にも、補助の電源配線の各々を多層配線層ＭＷＬの電源配線ＶＤＤ、ＶＳＳにそれぞれ接続するビアＶＩＡの大きさは小さくなる。

【0030】

この場合、各バンプＢＭＰから供給される電源電圧ＶＤＤ、ＶＳＳを、多層配線層ＭＷＬの電源配線ＶＤＤ、ＶＳＳに効率よく分配することができず、各バンプＢＭＰから電源配線ＶＤＤ、ＶＳＳまでの電源抵抗を下げることが困難になる。近時、半導体プロセスの微細化によりバンプＢＭＰの配置ピッチが小さくなる傾向にあり、電源配線ＶＤＤａ、ＶＳＳａ間のスペースは、小さくなる傾向にある。このため、電源抵抗を下げることが益々困難になってきている。

【0031】

図４は、図３のＸ１－Ｘ１'線に沿う断面及びＹ１－Ｙ１'線に沿う断面の例を示す。なお、図４に示す断面は、図１の半導体チップＣＨＩＰ１の断面を上下反転させている。図４では、半導体基板ＳＵＢに形成されるトランジスタ等の素子は省略している。半導体チップＣＨＩＰ１は、半導体基板ＳＵＢ上に順に設けられる多層配線層ＭＷＬ、パッド層ＰＡＤＬ及び絶縁膜ＩＮＳ１を有する。バンプＢＭＰは、絶縁膜ＩＮＳ１の開口部ＯＰＥＮに露出する電源パッドＶＤＤＰＡＤに接続される。なお、絶縁膜ＩＮＳ１は、複数の絶縁膜が積層されたものであってもよい。

【0032】

Ｘ１－Ｘ１'線に沿う断面において、多層配線層ＭＷＬにおけるパッド層ＰＡＤＬ側の絶縁膜ＩＮＳ２には、パッド層ＰＡＤＬに設けられる電源配線ＶＤＤａに接続されたビアＶＩＡと、ビアＶＩＡに接続された電源配線ＶＤＤと、電源配線ＶＳＳとが形成される。なお、多層配線層ＭＷＬには、電源配線だけでなく信号配線が形成されてもよい。また、多層配線層ＭＷＬにおいて、絶縁膜ＩＮＳ２よりも半導体基板ＳＵＢ側の領域には、配線だけでなくトランジスタ等の素子が形成されてもよい。また、絶縁膜ＩＮＳ２は、複数の絶縁膜が積層されたものであってもよい。

【0033】

Ｙ１－Ｙ１'線に沿う断面において、多層配線層ＭＷＬにおけるパッド層ＰＡＤＬ側の絶縁膜ＩＮＳ２には、パッド層ＰＡＤＬに設けられる電源配線ＶＳＳａに接続されたビアＶＩＡと、ビアＶＩＡに接続された電源配線ＶＳＳとが形成される。電源配線ＶＳＳａは、電源配線ＶＤＤａ、ＶＤＤｃを介して２つのバンプＢＭＰ（ＶＤＤ）にそれぞれ接続される２つの電源配線ＶＤＤｂの間に配置される。

【0034】

図５は、図１の半導体チップＣＨＩＰ１の回路領域ＣＡにおける電源配線のレイアウトの別の例を示す。図３と同一又は同様のレイアウトについては、詳細な説明は省略する。図５に示すレイアウトは、電源配線ＶＤＤａ、ＶＤＤｂに接続されるビアＶＩＡの数が、電源パッドＶＤＤＰＡＤのＸ方向の近くと遠くとで相違し、電源配線ＶＳＳａ、ＶＳＳｂに接続されるビアＶＩＡの数が、電源パッドＶＳＳＰＡＤのＸ方向の近くと遠くとで相違することを除き、図３のレイアウトと同様である。

【0035】

電源配線ＶＤＤａ、ＶＤＤｂを電源配線ＶＤＤに接続するビアＶＩＡの数は、電源パッドＶＤＤＰＡＤに対してＸ方向に離れるほど多い。電源配線ＶＳＳａ、ＶＳＳｂを電源配線ＶＳＳに接続するビアＶＩＡの数は、電源パッドＶＳＳＰＡＤに対してＸ方向に離れるほど多い。したがって、電源配線ＶＤＤの配置密度は、電源パッドＶＤＤＰＡＤに対してＸ方向に離れるほど多く、電源配線ＶＳＳの配置密度は、電源パッドＶＳＳＰＡＤに対してＸ方向に離れるほど多い。

【0036】

これにより、電源パッドＶＤＤＰＡＤに対して平面視でＸ方向に離れて配置される電源配線ＶＤＤへの電源電圧ＶＤＤの供給能力と、Ｘ方向の近くに配置される電源配線ＶＤＤへの電源電圧ＶＤＤの供給能力との差を抑制することができる。同様に、電源パッドＶＳＳＰＡＤに対して平面視でＸ方向に離れて配置される電源配線ＶＳＳへの接地電圧ＶＳＳの供給能力と、Ｘ方向の近くに配置される電源配線ＶＳＳへの接地電圧ＶＳＳの供給能力との差を抑制することができる。

【0037】

各電源配線ＶＤＤに均一な電源電圧ＶＤＤを供給でき、各電源配線ＶＳＳに均一な接地電圧ＶＳＳを供給できるため、半導体チップＣＨＩＰ１に形成される回路の電気的特性（性能）の、電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤの位置による差を抑制することができる。例えば、半導体装置ＳＥＭの性能は、性能が最も低い回路に合わせて決定される。この実施形態では、回路の性能の低下を抑制することができるため、半導体装置ＳＥＭの性能を向上することができ、半導体装置ＳＥＭの歩留まりを向上することができる。

【0038】

以上、第１実施形態では、各バンプＢＭＰから電源パッドＶＤＤＰＡＤに供給される電源電圧ＶＤＤを、パッド層ＰＡＤＬの電源配線ＶＤＤａ、ＶＤＤｂを介して多層配線層ＭＷＬの電源配線ＶＤＤに効率よく分配することができる。同様に、各バンプＢＭＰから電源パッドＶＳＳＰＡＤに供給される接地電圧ＶＳＳを、パッド層ＰＡＤＬの電源配線ＶＳＳａ、ＶＳＳｂを介して多層配線層ＭＷＬの電源配線ＶＳＳに効率よく分配することができる。すなわち、バンプＢＭＰが千鳥状に配置される場合に、各バンプＢＭＰから多層配線層ＭＷＬの電源配線ＶＤＤ、ＶＳＳに電源電圧ＶＤＤ及び接地電圧ＶＳＳを供給する経路の電源抵抗を下げることができる。

【0039】

電源パッドＶＤＤＰＡＤと電源配線ＶＳＳａとの間に電源配線ＶＤＤｂが配置され、電源パッドＶＳＳＰＡＤと電源配線ＶＤＤａとの間に電源配線ＶＳＳｂが配置される。これにより、電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤの間隔Ｗ０よりも大きい幅ＷＶＤＤｂ、ＷＶＳＳｂを有する電源配線ＶＤＤｂ、ＶＳＳｂを、電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤ及び電源配線ＶＤＤａ、ＶＳＳａが配置されない空き領域に効率よく配置することができる。

【0040】

電源配線ＶＤＤｃのＸ方向の幅をレイアウトルールにおける電源配線の幅の上限値以下に設定することで、Ｘ方向に幅の広い電源配線ＶＤＤｂを電源パッドＶＤＤＰＡＤに接続することができる。同様に、電源配線ＶＳＳｃのＸ方向の幅をレイアウトルールにおける電源配線の幅の上限値以下に設定することで、Ｘ方向に幅の広い電源配線ＶＳＳｂを電源パッドＶＳＳＰＡＤに接続することができる。

【0041】

Ｙ方向における電源配線ＶＤＤｂの位置の一部は、Ｙ方向における電源配線ＶＳＳｂの位置と一致し、Ｙ方向における電源配線ＶＤＤｂの位置の他の一部は、Ｙ方向における電源パッドＶＳＳＰＡＤの位置と一致する。これにより、千鳥状の電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤ及び電源配線ＶＤＤａ、ＶＳＳａが配置されない空き領域に電源配線ＶＤＤｂ、ＶＳＳｂを効率よく配置することができる。

【0042】

電源配線ＶＤＤａ、ＶＤＤｂを電源配線ＶＤＤに接続するビアＶＩＡの数は、電源パッドＶＤＤＰＡＤに対してＸ方向に離れるほど多い。電源配線ＶＳＳａ、ＶＳＳｂを電源配線ＶＳＳに接続するビアＶＩＡの数は、電源パッドＶＳＳＰＡＤに対してＸ方向に離れるほど多い。

【0043】

これにより、電源パッドＶＤＤＰＡＤに対して平面視でＸ方向に離れて配置される電源配線ＶＤＤへの電源電圧ＶＤＤの供給能力と、Ｘ方向の近くに配置される電源配線ＶＤＤへの電源電圧ＶＤＤの供給能力との差を抑制することができる。同様に、電源パッドＶＳＳＰＡＤに対して平面視でＸ方向に離れて配置される電源配線ＶＳＳへの接地電圧ＶＳＳの供給能力と、Ｘ方向の近くに配置される電源配線ＶＳＳへの接地電圧ＶＳＳの供給能力との差を抑制することができる。

【0044】

各電源配線ＶＤＤに均一な電源電圧ＶＤＤを供給でき、各電源配線ＶＳＳに均一な接地電圧ＶＳＳを供給できるため、半導体チップＣＨＩＰ１に形成される回路の電気的特性（性能）の、電源パッドＶＤＤＰＡＤ、ＶＳＳＰＡＤの位置による差を抑制することができる。例えば、半導体装置ＳＥＭの性能は、性能が最も低い回路に合わせて決定される。この実施形態では、回路の性能の低下を抑制することができるため、半導体装置ＳＥＭの性能を向上することができ、半導体装置ＳＥＭの歩留まりを向上することができる。

【0045】

（第２実施形態）
図６は、第２実施形態の半導体装置における電源配線のレイアウトの一例を示す。図３と同一又は同様のレイアウトについては、詳細な説明は省略する。図６に示すレイアウトは、電源配線ＶＤＤｂ、ＶＤＤｃの代わりに電源配線ＶＤＤｄが配置され、電源配線ＶＳＳｂ、ＶＳＳｃの代わりに電源配線ＶＳＳｄが配置されることを除き、図３のレイアウトと同様である。

【0046】

電源配線ＶＤＤｄは、電源パッドＶＤＤＰＡＤのＹ方向の両側に２本ずつＹ方向に延在して設けられ、先端が所定の間隔を置いて電源配線ＶＳＳａに隣接している。電源配線ＶＳＳｄは、電源パッドＶＳＳＰＡＤのＹ方向の両側に２本ずつＹ方向に延在して設けられ、先端が所定の間隔を置いて電源配線ＶＤＤａに隣接している。電源配線ＶＤＤｄ、ＶＳＳｄのＸ方向の幅は、レイアウトルールにおける電源配線の幅の上限値以下に設定される。

【0047】

電源配線ＶＤＤｄ、ＶＳＳｄをＹ方向に延在させることで、電源配線ＶＤＤｄ、ＶＳＳｄに接続されるビアＶＩＡのＹ方向の長さを、図３の電源配線ＶＤＤｂ、ＶＳＳｂに接続されるビアＶＩＡのＹ方向の長さより長くすることができる。したがって、各バンプＢＭＰから多層配線層ＭＷＬの電源配線ＶＤＤ、ＶＳＳに電源電圧ＶＤＤ及び接地電圧ＶＳＳをそれぞれ供給する経路の電源抵抗を、図３のレイアウトに比べてさらに下げることができる。

【0048】

以上、第２実施形態においても、第１実施形態と同様の効果を得ることができる。例えば、バンプＢＭＰから電源パッドＶＤＤＰＡＤに供給される電源電圧ＶＤＤを、電源配線ＶＤＤに効率よく分配することができ、バンプＢＭＰから電源パッドＶＳＳＰＡＤに供給される接地電圧ＶＳＳを、電源配線ＶＳＳに効率よく分配することができる。すなわち、電源配線ＶＤＤｂ、ＶＳＳｂを設けない場合に比べて、各バンプＢＭＰから多層配線層ＭＷＬの電源配線ＶＤＤ、ＶＳＳに電源電圧ＶＤＤ及び接地電圧ＶＳＳを供給する経路の電源抵抗を下げることができる。

【0049】

さらに、第２実施形態では、電源配線ＶＤＤｄ、ＶＳＳｄをＹ方向に延在させることで、電源配線ＶＤＤｄ、ＶＳＳｄに接続されるビアＶＩＡのＹ方向の長さを、図３の電源配線ＶＤＤｂ、ＶＳＳｂに接続されるビアＶＩＡのＹ方向の長さより長くすることができる。したがって、各バンプＢＭＰから多層配線層ＭＷＬの電源配線ＶＤＤ、ＶＳＳに電源電圧ＶＤＤ及び接地電圧ＶＳＳをそれぞれ供給する経路の電源抵抗を、図３のレイアウトに比べてさらに下げることができる。

【0050】

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

【符号の説明】

【0051】

ＢＭＰ バンプ
ＣＡ 回路領域
ＣＨＩＰ１、ＣＨＩＰ２ 半導体チップ
ＥＸＴ 外部接続端子
ＩＮＳ１、ＩＮＳ２ 絶縁膜
ＩＯＣ 入出力セル
ＭＷＬ 多層配線層
ＯＰＥＮ 開口部
ＰＡＤＬ パッド層
ＰＷ 電源配線
ＳＥＭ 半導体装置
ＳＵＢ 半導体基板
ＶＤＤ 電源電圧、電源配線
ＶＤＤａ、ＶＤＤｂ、ＶＤＤｃ、ＶＤＤｄ 電源配線
ＶＤＤＰＡＤ 電源パッド
ＶＳＳ 接地電圧、電源配線
ＶＳＳａ、ＶＳＳｂ、ＶＳＳｃ、ＶＳＳｄ 電源配線
ＶＳＳＰＡＤ 電源パッド
ＶＩＡ ビア
ＷＳＵＢ 配線基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】