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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025001610
(43)【公開日】2025-01-08
(54)【発明の名称】３Ｄビットコストスケーラブルメモリ
(51)【国際特許分類】
H10B 63/00 20230101AFI20241225BHJP
H10B 63/10 20230101ALI20241225BHJP
H10N 70/20 20230101ALI20241225BHJP
【ＦＩ】
H10B63/00
H10B63/10
H10N70/20
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023135804
(22)【出願日】2023-08-23
(31)【優先権主張番号】18/212,108
(32)【優先日】2023-06-20
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】龍 翔瀾
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA10
5F083GA27
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083PR03
5F083PR05
5F083PR06
(57)【要約】 （修正有）
【課題】３Ｄビットコストスケーラブルメモリデバイスを提供する。
【解決手段】３Ｄビットコストスケーラブルメモリデバイスは、層のスタックおよび層のスタック中を縦方向に延びたビア電極１５０を備える。層は、セパレータ層１１０、制御可能導電層１２０および電極層を有する。電極層は、電極導体部分１３０およびビア電極を電極層の電極導体部分から分離したセパレータ部分１４０を含む。制御可能導電層の少なくとも１つの記憶部分が、ビア電極および電極層の電極導体部分の間で電気的に連続している。ビア電極は、例えば、タングステン（Ｗ）を有する。制御可能導電層は、例えば、オボニック閾値スイッチ材料を含む。電極層の電極導体部分は、例えば、炭素（Ｃ）を含む。
【選択図】図１Ａ
【解決手段】３Ｄビットコストスケーラブルメモリデバイスは、層のスタックおよび層のスタック中を縦方向に延びたビア電極１５０を備える。層は、セパレータ層１１０、制御可能導電層１２０および電極層を有する。電極層は、電極導体部分１３０およびビア電極を電極層の電極導体部分から分離したセパレータ部分１４０を含む。制御可能導電層の少なくとも１つの記憶部分が、ビア電極および電極層の電極導体部分の間で電気的に連続している。ビア電極は、例えば、タングステン（Ｗ）を有する。制御可能導電層は、例えば、オボニック閾値スイッチ材料を含む。電極層の電極導体部分は、例えば、炭素（Ｃ）を含む。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
層のスタック、ここで、前記層が、制御可能導電層および前記制御可能導電層に隣接した電極層を有する；および
前記スタック中を縦方向に延びたビア電極
を備え、
前記電極層が、導体部分、および、前記ビア電極を前記導体部分から分離したセパレータ部分を含み、
前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続している、
メモリデバイス。
前記スタック中を縦方向に延びたビア電極
を備え、
前記電極層が、導体部分、および、前記ビア電極を前記導体部分から分離したセパレータ部分を含み、
前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続している、
メモリデバイス。
【請求項2】
前記層のスタックが、前記ビア電極を収容するための孔を画定した内部側壁を有する、請求項１に記載のメモリデバイス。
【請求項3】
前記制御可能導電層が、オボニック閾値スイッチ（ＯＴＳ）材料を含む、請求項１に記載のメモリデバイス。
【請求項4】
前記導体部分が、金属材料と組み合わせた炭素（Ｃ）を含む、請求項１に記載のメモリデバイス。
【請求項5】
前記導体部分が、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、および、ルテニウム（Ｒｕ）からなる材料群から選択される材料を含む、請求項１に記載のメモリデバイス。
【請求項6】
前記ビア電極が、タングステン（Ｗ）を有する、請求項１に記載のメモリデバイス。
【請求項7】
前記ビア電極が、窒化チタン（ＴｉＮ）を有する、請求項１に記載のメモリデバイス。
【請求項8】
前記セパレータ部分が、誘電材料を含む、請求項１に記載のメモリデバイス。
【請求項9】
前記ビア電極が、前記スタック中を縦方向にそれぞれが延びた複数のビア電極のうちの１つであり、
前記スタックが、前記複数のビア電極のうちの各ビア電極を収容するための孔を画定した複数の内部側壁を有する、
請求項１から８のいずれか一項に記載のメモリデバイス。
前記スタックが、前記複数のビア電極のうちの各ビア電極を収容するための孔を画定した複数の内部側壁を有する、
請求項１から８のいずれか一項に記載のメモリデバイス。
【請求項10】
前記制御可能導電層が、複数の制御可能導電層のうちの１つであり、
前記電極層が、複数の電極層のうちの１つであり、前記複数の制御可能導電層のうちの各制御可能導電層が、前記複数の電極層のうちのそれぞれに隣接している、
請求項９に記載のメモリデバイス。
前記電極層が、複数の電極層のうちの１つであり、前記複数の制御可能導電層のうちの各制御可能導電層が、前記複数の電極層のうちのそれぞれに隣接している、
請求項９に記載のメモリデバイス。
【請求項11】
前記層が、分離層をさらに有し、
前記分離層のうちの少なくとも１つが、前記複数の制御可能導電層のうちの各制御可能導電層を、前記複数の制御可能導電層のうちの他の制御可能導電層から分離しており、
前記分離層のうちの少なくとも１つが、前記複数の電極層のうちの各電極層を、前記複数の電極層のうちの他の電極層から分離している、
請求項１０に記載のメモリデバイス。
前記分離層のうちの少なくとも１つが、前記複数の制御可能導電層のうちの各制御可能導電層を、前記複数の制御可能導電層のうちの他の制御可能導電層から分離しており、
前記分離層のうちの少なくとも１つが、前記複数の電極層のうちの各電極層を、前記複数の電極層のうちの他の電極層から分離している、
請求項１０に記載のメモリデバイス。
【請求項12】
前記導体部分が、複数の導体部分のうちの１つであり、
前記セパレータ部分が、複数のセパレータ部分のうちの１つであり、
前記複数の電極層のうちの各電極層が、前記複数の導体部分のうちのそれぞれを含み、かつ、前記複数のビア電極のうちの各ビア電極に対応して、前記複数のセパレータ部分のうちのそれぞれのセパレータ部分を含み、
前記セパレータ部分が、前記ビア電極を前記導体部分から分離している、
請求項１０に記載のメモリデバイス。
前記セパレータ部分が、複数のセパレータ部分のうちの１つであり、
前記複数の電極層のうちの各電極層が、前記複数の導体部分のうちのそれぞれを含み、かつ、前記複数のビア電極のうちの各ビア電極に対応して、前記複数のセパレータ部分のうちのそれぞれのセパレータ部分を含み、
前記セパレータ部分が、前記ビア電極を前記導体部分から分離している、
請求項１０に記載のメモリデバイス。
【請求項13】
前記記憶部分が、特定の記憶部分であり、
前記複数のビア電極のうちの各ビア電極および前記複数の電極層のうちの各電極層に対応して、前記各電極層に隣接した、前記制御可能導電層の少なくとも１つの各記憶部分が、前記各ビア電極および前記各電極層の前記導体部分の間で電気的に連続しており、
前記特定の記憶部分が、前記各記憶部分のうちの１つである、
請求項１２に記載のメモリデバイス。
前記複数のビア電極のうちの各ビア電極および前記複数の電極層のうちの各電極層に対応して、前記各電極層に隣接した、前記制御可能導電層の少なくとも１つの各記憶部分が、前記各ビア電極および前記各電極層の前記導体部分の間で電気的に連続しており、
前記特定の記憶部分が、前記各記憶部分のうちの１つである、
請求項１２に記載のメモリデバイス。
【請求項14】
前記複数の導体部分のうちの各導体部分が、メモリアレイのそれぞれのワード線として動作可能であり、
前記複数のビア電極のうちの各ビア電極が、前記メモリアレイのそれぞれのビット線として動作可能であり、
各記憶部分を、前記メモリアレイの情報の部分を記憶するための不揮発性ストレージとして使用可能であり、前記情報を、前記記憶部分が電気的に連続してそれらの間に位置した前記ワード線および前記ビット線を使用してアクセス可能な１または複数ビットのバイナリ情報に分解可能である、
請求項１３に記載のメモリデバイス。
前記複数のビア電極のうちの各ビア電極が、前記メモリアレイのそれぞれのビット線として動作可能であり、
各記憶部分を、前記メモリアレイの情報の部分を記憶するための不揮発性ストレージとして使用可能であり、前記情報を、前記記憶部分が電気的に連続してそれらの間に位置した前記ワード線および前記ビット線を使用してアクセス可能な１または複数ビットのバイナリ情報に分解可能である、
請求項１３に記載のメモリデバイス。
【請求項15】
前記メモリデバイスが、ソリッドステートディスク（ＳＳＤ）内の不揮発性ストレージを実装すること、ストレージクラスメモリ（ＳＣＭ）を実装すること、および／または、Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ（ＣＸＬ）に適合したメモリを実装することに適している、請求項１４に記載のメモリデバイス。
【請求項16】
メモリデバイスを形成する方法であって、
層のスタックを形成する段階、ここで、前記層が、制御可能導電層および前記制御可能導電層に隣接した電極層を有する；および
前記スタック中を縦方向に延びたビア電極を形成する段階
を備え、
前記電極層が、導体部分およびセパレータ部分を含み、
前記セパレータ部分が、前記ビア電極を前記導体部分から分離しており、
前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続している、
方法。
層のスタックを形成する段階、ここで、前記層が、制御可能導電層および前記制御可能導電層に隣接した電極層を有する；および
前記スタック中を縦方向に延びたビア電極を形成する段階
を備え、
前記電極層が、導体部分およびセパレータ部分を含み、
前記セパレータ部分が、前記ビア電極を前記導体部分から分離しており、
前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続している、
方法。
【請求項17】
前記ビア電極を形成する前記段階が、前記スタックを貫通するように孔を形成する段階を有し、前記孔が、前記層全体を通しての前記ビア電極の寸法を規定する、請求項１６に記載の方法。
【請求項18】
前記電極層内にアンダーカットを形成して、前記アンダーカットが前記孔を囲み、前記アンダーカットが前記セパレータ部分についての体積を規定するようにすることで、前記電極層が形成される、請求項１７に記載の方法。
【請求項19】
前記電極層が、前記アンダーカット内に前記セパレータ部分を形成することにより形成される、請求項１８に記載の方法。
【請求項20】
前記制御可能導電層が、オボニック閾値スイッチ（ＯＴＳ）材料を含み、
前記導体部分が、炭素（Ｃ）を含む、
請求項１６から１９のいずれか一項に記載の方法。
前記導体部分が、炭素（Ｃ）を含む、
請求項１６から１９のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示はメモリセルに関し、これには、集積回路で使用されるメモリセルが含まれる。
【背景技術】
【0002】
メモリセル（集積回路で使用されるものなど）は、レイテンシの低減、帯域幅の増大、および／または、電力消費の減少などの性能改善から恩恵を受ける。メモリセルは、密度の増大などのコスト改善からさらに恩恵を受ける。例えば、ＤＲＡＭのスケーリングが減速しており、この結果、性能および／またはコストの改善が失速している。
【発明の概要】
【0003】
１つまたは複数のコンピュータのシステムを、特定のオペレーションまたはアクションを実行するように構成可能であり、このことは、オペレーションにおいて、こうしたアクションをシステムに実行および／または制御させるソフトウェア、ファームウェア、ハードウェア、または、その組み合わせがシステムにインストールされていることによるものである。１つまたは複数のコンピュータプログラムを、特定のオペレーションまたはアクションを実行するように構成可能であり、このことは、データ処理装置により実行された際に、こうしたアクションをその装置に実行させる命令が含まれていることによるものである。
【0004】
第１の態様は、メモリデバイスを含む。前記メモリデバイスは、層のスタック、ここで、前記層が、制御可能導電層および前記制御可能導電層に隣接した電極層を任意選択で有し；および、前記スタック中を縦方向に延びたビア電極を備え、前記電極層が、導体部分および前記導体部分から前記ビア電極を分離したセパレータ部分を任意選択で含み、前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続している。
【0005】
変形形態は、以下の特徴のうちの１つまたは複数を単独で、または、任意の組み合わせの形で任意選択で含む。前記層のスタックが、前記ビア電極を収容するための孔を画定した内部側壁を有する。前記制御可能導電層が、オボニック閾値スイッチ（ＯＴＳ）材料を含む。前記導体部分が、金属材料と組み合わせた炭素（Ｃ）を任意選択で含む。前記導体部分が、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、および、ルテニウム（Ｒｕ）からなる材料群から選択された材料を任意選択で含む。前記ビア電極が、タングステン（Ｗ）を任意選択で含む。前記ビア電極が、窒化チタン（ＴｉＮ）を任意選択で有する。前記セパレータ部分が、誘電材料を任意選択で含む。前記ビア電極が、前記スタック中を縦方向にそれぞれが延びた複数のビア電極のうちの１つであり、前記スタックが、前記複数のビア電極のうちの各ビア電極を収容するための孔を画定した複数の内部側壁を有する。前記制御可能導電層が、複数の制御可能導電層のうちの１つであり、前記電極層が、複数の電極層のうちの１つであり、前記複数の制御可能導電層のうちの各制御可能導電層が、前記複数の電極層のうちのそれぞれに隣接している。前記層が、分離層を任意選択で有し、前記分離層のうちの少なくとも１つが、前記複数の制御可能導電層のうちの各制御可能導電層を、前記複数の制御可能導電層のうちの他の制御可能導電層から分離しており、前記分離層のうちの少なくとも１つが、前記複数の電極層のうちの各電極層を、前記複数の電極層のうちの他の電極層から分離している。前記導体部分が、複数の導体部分のうちの１つであり、前記セパレータ部分が、複数のセパレータ部分のうちの１つであり、前記複数の電極層のうちの各電極層が、前記複数の導体部分のうちのそれぞれを任意選択で含み、かつ、前記複数のビア電極のうちの各ビア電極に対応して、前記複数のセパレータ部分のうちのそれぞれのセパレータ部分を任意選択で含み、前記複数のセパレータ部分が、前記ビア電極を前記複数の導体部分から分離している。前記記憶部分が、特定の記憶部分であり、前記複数のビア電極のうちの各ビア電極および前記複数の電極層のうちの各電極層に対応して、前記各電極層に隣接した、前記制御可能導電層の少なくとも１つの各記憶部分が、前記各ビア電極および前記各電極層の前記導体部分の間で電気的に連続しており、前記特定の記憶部分が、前記各記憶部分のうちの１つである。前記複数の導体部分のうちの各導体部分が、メモリアレイのそれぞれのワード線として動作可能であり、前記複数のビア電極のうちの各ビア電極が、前記メモリアレイのそれぞれのビット線として動作可能であり、各記憶部分を、前記メモリアレイの情報の部分を記憶するための不揮発性ストレージとして使用可能であり、前記情報を、前記記憶部分が電気的に連続してそれらの間に位置した前記ワード線および前記ビット線を使用してアクセス可能な１または複数ビットのバイナリ情報に分解可能である。前記メモリデバイスが、ソリッドステートディスク（ＳＳＤ）内の不揮発性ストレージを実装すること、ストレージクラスメモリ（ＳＣＭ）を実装すること、および／または、Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ（ＣＸＬ）に適合したメモリを実装することに適している。
【0006】
第２の態様は、メモリデバイスを形成する方法を含む。前記方法は、層のスタックを形成する段階、ここで、前記層が、制御可能導電層および前記制御可能導電層に隣接した電極層を有する；および、前記スタック中を縦方向に延びたビア電極を形成する段階を備え、前記電極層が、導体部分およびセパレータ部分を任意選択で含み、前記セパレータ部分が、前記導体部分から前記ビア電極を分離しており、前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続している。
【0007】
変形形態は、以下の特徴のうちの１つまたは複数を単独で、または、任意の組み合わせの形で任意選択で含む。前記方法では、前記ビア電極を形成する前記段階が、前記スタックを貫通するように孔を形成する段階を任意選択で有し、前記孔が、前記層全体を通しての前記ビア電極の寸法を規定する。前記電極層内にアンダーカットを形成して、前記アンダーカットが前記孔を囲み、前記アンダーカットが前記セパレータ部分についての体積を規定するようにすることで、前記電極層が形成される。前記電極層が、前記アンダーカット内に前記セパレータ部分を形成することにより形成される。前記制御可能導電層が、オボニック閾値スイッチ（ＯＴＳ）材料を任意選択で含み、前記導体部分が、炭素（Ｃ）を任意選択で含む。
【0008】
第３の態様は、プロセッサ、および、前記プロセッサにより実行可能な命令を記憶することを可能にされたメモリを備え、前記プロセッサにより実行されると、前記命令が、前記プロセッサにオペレーションを実行させる。前記オペレーションが、メモリデバイスを形成する方法を有する。
【0009】
上述の態様の変形形態は、ハードウェア、方法またはプロセス、または、コンピュータアクセス可能な媒体上のコンピュータソフトウェアを任意選択で含む。
【0010】
本開示の他の態様および利点が、図面、詳細な説明、および、特許請求の範囲から明らかになる。
【図面の簡単な説明】
【0011】
【図1A】３Ｄビットコストスケーラブルメモリのメモリセルの様々な態様の３Ｄ図を示す。
【図1B】３Ｄビットコストスケーラブルメモリのメモリセルの様々な態様の断面図を示す。
【図1C】３Ｄビットコストスケーラブルメモリのメモリセルの様々な態様の上面図を示す。
【0012】
【図2】３Ｄビットコストスケーラブルメモリのメモリセルの様々な態様の概略図を示す。
【0013】
【図3】３Ｄビットコストスケーラブルメモリのメモリアレイの様々な態様の３Ｄ図を示す。
【0014】
【図4】３Ｄビットコストスケーラブルメモリの作製の一例の一時系列スナップショットを示す。
【図5】３Ｄビットコストスケーラブルメモリの作製の一例の一時系列スナップショットを示す。
【図6】３Ｄビットコストスケーラブルメモリの作製の一例の一時系列スナップショットを示す。
【図7】３Ｄビットコストスケーラブルメモリの作製の一例の一時系列スナップショットを示す。
【図8】３Ｄビットコストスケーラブルメモリの作製の一例の一時系列スナップショットを示す。
【0015】
【図9】３Ｄビットコストスケーラブルメモリの１つまたは複数の領域を作製するための技術についてのフロー図を示す。
【発明を実施するための形態】
【0016】
【0017】
本明細書では１つまたは複数のフロー図の説明が行われる。これらのフロー図により説明される処理は、プロセッサを使用して実装可能、かつ／または、指示可能であり、これらのプロセッサは、コンピュータシステムがアクセス可能なメモリに記憶され、プロセッサが実行可能なコンピュータプログラムを使用して、専用のロジックハードウェア（フィールドプログラマブル集積回路を含む）を使用して、かつ、それらの様々な組み合わせを使用してプログラムされる。様々なアクションを組み合わること、並行して実行することが可能であり、かつ／または、実現される処理に影響することなく、異なるシーケンス内で様々なアクションを実行することが可能である。いくつかのケースでは、アクションを再編成すると、加えて特定の他の変更が行われた場合にのみ同一の結果が実現される。他のケースでは、アクションを再編成すると、特定の条件が満たされた場合にのみ同一の結果が実現される。さらに、明瞭化のために、本明細書のフロー図のうちのいくつかは、開示される技術を理解するのには必要ではないいくつかの特定のアクションを省略している。例証されるアクションの前、後、かつ／または、それらのアクションの間に様々な追加のアクションを実行可能である。
【0018】
以下は、説明内で使用される選択された頭字語、簡略記号、および、略語の例である。
３Ｄビットコストスケーラブルメモリの概念
【表1】
【0019】
本明細書で説明される３Ｄビットコストスケーラブルメモリは、不揮発性メモリセルを形成するための構造を備える。これらのメモリセルは、メモリセル毎に１または複数ビットの情報などの情報を記憶することを可能にされる。メモリセルは、縦方向ビット線および水平方向ワードプレーンの交点に形成され、これらの交点に情報ストレージが提供される。各メモリセルは、能動層ペアにより形成される。分離層が、メモリセル同士を縦方向の次元で分離する。
【0020】
ワード線プレーンが、ウェハ平面に堆積された薄膜層から形成される。縦方向ビット線が、ウェハ平面に直交する。
【0021】
本明細書で説明される１つまたは複数の３Ｄビットコストスケーラブルメモリを備える電子デバイスを作製するために、シリコンウェハの平面処理に基づくものなどの集積回路作製技術を使用可能である。
【0022】
本明細書で説明されるいくつかの３Ｄビットコストスケーラブルメモリは、ＤＲＡＭと対等のアクセスレイテンシを可能にし（例えば、３Ｄ ＮＡＮＤベースメモリよりも高速である）、また、３Ｄ ＮＡＮＤベースメモリと対等の密度を可能にする（例えば、ＤＲＡＭよりも高密度である）。本明細書で説明されるいくつかの３Ｄビットコストスケーラブルメモリは、他のメモリ作製技術と比較して、メモリ作製のコスト削減を可能にする。
【0023】
本明細書での説明ならびに関連する図面全体を通して、同様の番号を付された要素は、同一の要素、実質的に同様の要素、および／または、その例に対応する。例えば、図１Ａのビア電極１５０は、図１Ｂのビア電極１５０と同一である。他の例については、図５の完成されたセパレータ層５１０が、図６の完成されたセパレータ層５１０と同一である。
【0024】
図面全体を通して、別段の指示がない限り、同様に点刻された要素は、同一または実質的に同一タイプの材料（同一または実質的に同様の化学組成物および／または構造など）を含む要素に対応する。例えば、図４の制御可能導電層４２０の点刻は、図５の完成された制御可能導電層５２０のものと同一であり、このことは、制御可能導電層４２０および完成された制御可能導電層５２０が、ＯＴＳ材料など、実質的に同様の材料からなることを示している。
【0025】
図１Ａから図１Ｃは、３Ｄビットコストスケーラブルメモリのメモリセルの様々な態様を示す。図１Ａは、３Ｄビットコストスケーラブルメモリの一部分の３Ｄ図を示す。ビア電極１５０の６つの例が存在する。セパレータ層１１０の５つの例、制御可能導電層１２０の４つの例、および、電極導体部分１３０およびセパレータ部分１４０を含む電極層の４つの例が存在する。ビア電極１５０および電極導体部分１３０の例同士の各交点に、セパレータ部分１４０の一例が存在する。
【0026】
図１Ｂは、３Ｄビットコストスケーラブルメモリの一部分の側面図を示す。この図は、図１Ｃの断面Ｂ－Ｂに対応する。スタックの上および下層は、セパレータ層１１０の例である。制御可能導電層１２０の各例は、電極導体部分１３０の一例およびセパレータ部分１４０の一例を備える対応する層に隣接する。セパレータ部分１４０の各例は、ビア電極１５０の例のうちの１つの一部分を囲む。セパレータ層１１０の例は、頂および底部層を形成し、セパレータ層１１０の更なる例は、セパレータ部分１４０と組み合わせた電極導体部分１３０から形成される層および制御可能導電層１２０の間にセパレータを形成する。括弧１９９は、（１）制御可能導電層１２０、（２）セパレータ部分１４０と組み合わせた電極導体部分１３０から形成される電極層、および、（３）セパレータ層１１０の３層積重ねの任意数の繰り返しが可能であることを示している。例えば、制御可能導電層１２０の例のうち、ビア電極１５０の例および電極導体部分１３０の例の間で電気的に連続した（記憶）部分により、情報ストレージがそれぞれ提供される。
【0027】
図１Ｃは、３Ｄビットコストスケーラブルメモリの一部分の上面図を示す。この図は、図１Ｂの断面Ａ－Ａに対応する。セパレータ部分１４０の例により囲まれたビア電極１５０の例が、電極導体部分１３０の一例内に配置されている。
【0028】
図２は、３Ｄビットコストスケーラブルメモリのメモリセルの様々な態様の概略図を示す。明瞭化のために、２つのビット線（ビット線２５０および２５１）に関連する構造が示されている。ビット線２５０は、複数のメモリセルに並列に結合される。例示的なメモリセルが、メモリセル２８０として示されている。ビット線２５０は、Ｔｏソース線セレクタ（ＳＬＳ）２９０を介してソース線セレクタ（図示せず）に結合される。ビット線２５１は、Ｔｏソース線セレクタ（ＳＬＳ）２９１を介してソース線セレクタ（図示せず）に結合される。括弧２９９により示されるように、実装されるメモリセルの数は任意である。括弧２９９は、概念上は図１Ｂの括弧１９９に対応する。
【0029】
メモリセル２８０は、例えば、（１）制御可能導電層１２０および（２）セパレータ部分１４０と組み合わせた電極導体部分１３０から形成される電極層の２層積重ねなど、図１Ｂの要素により実装される。具体例として、メモリセル２８０は、制御可能導電層１２０の一例のうち、ビア電極１５０の一例および電極導体部分１３０の一例の間で電気的に連続した部分により実装される。
【0030】
ワードプレーンは、各メモリセルに関連する。ワードプレーンは、ワードプレーン２６０、２６１、２６８、および、２６９として示されている。各ワードプレーンは、図１Ｂの電極導体部分１３０の一例に対応する。例えば、ワードプレーン２６０がビット線２５０および２５１のメモリセルに結合していることが示すように、各ワードプレーンは、複数のビット線に関連する。ビット線２５０および２５１のそれぞれは、図１Ｂのビア電極１５０の一例に対応する。
【0031】
括弧２９９は、（１）制御可能導電層１２０、（２）セパレータ部分１４０と組み合わせた電極導体部分１３０から形成される電極層、および、（３）セパレータ層１１０の３層積重ねの任意数の繰り返しが可能であることを示している。
【0032】
図３は、３Ｄビットコストスケーラブルメモリのメモリアレイの様々な態様の３Ｄ図を示す。ビット線（ＢＬ）３５０は、図１Ｂのビア電極１５０の例示的な実装形態であり、また、例えば、図２のビット線２５０の例である。ビット線セレクタ（ＢＬＳ）接続部３７０は、ビット線（ＢＬ）３５０についての複数の接続部の一実装形態である。ＯＴＳ層３２０は、図１Ｂの複数の制御可能導電層１２０の一例示的実装形態である。ソース線セレクタ（ＳＬＳ）３９２は、例えば、図２のＴｏソース線セレクタ（ＳＬＳ）２９０に結合されるソース線セレクタの一例である。ソース線（ＳＬ）３９１は、ソース線セレクタ（ＳＬＳ）３９２に結合される。ＯＴＳおよびＳＬ接続部３２１は、他の要素（例えば、図示されていないドライバ）への複数の接続部の一例である。接点３９８は、ソース線（ＳＬ）３９１および他の要素（例えば、図示されていないソース接地）の間の接点の一例である。
３Ｄビットコストスケーラブルメモリの例示的な作製
３Ｄビットコストスケーラブルメモリの例示的な作製
【0033】
図４から図８は、３Ｄビットコストスケーラブルメモリの作製の一例の時系列スナップショットを示す。この時系列は、時間的に単調に進行して、図４で始まり、図８で終了する。スナップショットのそれぞれは、断面図である。
【0034】
図４は、時系列スナップショットのうちの１つ目を示す。作製処理機器が、交互になった３つの平面材料層の薄膜堆積を実行する。これらの層のうちの２つは、能動層ペアである。これらの層のうちの１つは、セパレータ層である。能動層ペアのうちの第１の層は、制御可能導電層４２０に代表される。能動層ペアのうちの第２の層は、電極導体層４３０に代表される。セパレータ層は、セパレータ層４１０に代表される。セパレータ層は、各能動層ペアを、能動層ペアのうちの他のペアから分離する。
【0035】
薄膜堆積は、作製処理機器がセパレータ層４１０として第１の層（例えば、ベース層）を、基板の頂部部分（例えば、シリコンベースのウェハの頂部部分）などに堆積することで始まる。引き続き薄膜堆積では、作製処理機器が、制御可能導電層４２０として第２の層を堆積する。よって、制御可能導電層４２０が、セパレータ層４１０に隣接し、それと同一平面をなす。引き続き薄膜堆積では、作製処理機器が、電極導体層４３０として第３の層を堆積する。よって、電極導体層４３０が、制御可能導電層４２０に隣接し、それと同一平面をなす。
【0036】
引き続き薄膜堆積では、作製処理機器が、セパレータ層４１０、制御可能導電層４２０、および、電極導体層４３０の更なる例を、予め決定された数の層が堆積されるまで堆積する。様々な例示的３Ｄビットコストスケーラブルメモリでは、３００の層（例えば、１００の能動層ペアおよび１００のセパレータ層）または３０００の層など、様々な数の層の例が存在する。
【0037】
【0038】
３Ｄビットコストスケーラブルメモリのいくつかの例示的な作製では、セパレータ層４１０の第１の例が省略され、制御可能導電層４２０の第１の例が、基板に直接的に堆積される。図示のように、堆積される最後の層は、セパレータ層４１０の一例である。あるいは、堆積される最後の層は、制御可能導電層４２０の一例または電極導体層４３０の一例のとなり、様々である。
【0039】
様々な作製例において、使用される材料、および／または、その厚さは、（ａ）セパレータ層４１０の全ての例について同一になるか、（ｂ）セパレータ層４１０の第１の例を除く全てについて同一になるか、（ｃ）セパレータ層４１０の最後の例を除く全てについて同一になるか、または、（ｄ）セパレータ層４１０の第１および最後の例を除く全てについて同一になるかなど、様々である。
【0040】
【0041】
図５は、時系列スナップショットのうちの２つ目を示す。作製処理機器が、エッチングを実行して、平面材料層に直交する複数の平行な孔を形成する。これらの孔は、層を貫通して延びる。各孔は、層中を延びるそれぞれの内部側壁を確立する。これらの孔は、孔５５０（ビア電極８５０のためのもの）のそれぞれの例により表されている。孔５５０の例をエッチングすることで、図４に示されたセパレータ層４１０、制御可能導電層４２０、および、電極導体層４３０の例が、図５に示された完成されたセパレータ層５１０、完成された制御可能導電層５２０、および、電極導体層５３０の例にそれぞれ変容する。いくつかの変形形態では、孔が、セパレータ層４１０の第１の例を除く全ての層を貫通して延びる。いくつかの変形形態では、孔が、セパレータ層４１０の第１の例を含めた全ての層を貫通して延びる。
【0042】
【0043】
図６は、時系列スナップショットのうちの３つ目を示す。作製処理機器は、電極導体層５３０の例内にアンダーカットを形成するようにエッチングを実行して、完成された電極導体部分６３０の例、および、対応する電極セパレータアンダーカット６４０の例を形成する。電極導体層５３０の各例の中に、孔５５０の各例について電極セパレータアンダーカット６４０の一例が存在する。この作製ステージでは、孔５５０の例および電極セパレータアンダーカット６４０の例は、概念的なものである。それらは、孔５５０の各例について、それに隣接する電極セパレータアンダーカット６４０の例が、孔５５０のそれぞれの例と共同で単一の３Ｄボイドを形成する点で概念的なものである。図面では、孔５５０および電極セパレータアンダーカット６４０の例が隣接していることは、破線により示されている。
【0044】
１つの具体例として、円形の孔５５０の局面では、電極セパレータアンダーカット６４０の各例は、完成された電極導体部分６３０を形成するように、電極導体層５３０からさらに取り除かれるリング状体積の材料である。
【0045】
孔５５０、完成されたセパレータ層５１０、および、完成された制御可能導電層５２０の例は、アンダーカットのエッチングに影響されない。
【0046】
【0047】
図７は、時系列スナップショットのうちの４つ目を示す。作製処理機器は、電極セパレータアンダーカット６４０および孔５５０の例内へのセパレータ材料の堆積を実行し、次いで、セパレータ材料をエッチバックして、完成されたセパレータ部分７４０の例を形成する。よって、セパレータ材料の堆積の後、孔開口エッチングにより確立されるそれぞれの内部側壁（例えば、図５について図示および説明されたもの）が、事実上復元される。
【0048】
完成された電極導体部分６３０、孔５５０、完成されたセパレータ層５１０、および、完成された制御可能導電層５２０の例は、セパレータ材料の堆積に影響されない。
【0049】
【0050】
図８は、時系列スナップショットのうちの５つ目を示す。作製処理機器が、ビア電極材料の堆積（例えば、ビア金属堆積）を実行して、孔５５０の例を（全体的に）充填し、次いで、ＣＭＰを実行して、ビア電極８５０の例を形成する。
【0051】
完成されたセパレータ層５１０、完成された制御可能導電層５２０、完成された電極導体部分６３０、および、完成されたセパレータ部分７４０の例は、ビア電極材料の堆積に影響されない。
【0052】
このように、図８は、３Ｄビットコストスケーラブルメモリの完成された部分を示している。図４から図８は、図１Ａから図１Ｃに示された３Ｄビットコストスケーラブルメモリの作製の一例を表している。図８の完成されたセパレータ層５１０、完成された制御可能導電層５２０、完成された電極導体部分６３０、完成されたセパレータ部分７４０、および、ビア電極８５０の例は、それぞれ、図１Ａから図１Ｃのセパレータ層１１０、制御可能導電層１２０、電極導体部分１３０、セパレータ部分１４０、および、ビア電極１５０の例に対応する。
【0053】
【0054】
３Ｄビットコストスケーラブルメモリを備えるデバイスは、例えば、半導体（例えば、シリコン）ウェハなどのウェハから製作される。ウェハは頂面を有し、この頂面は、ウェハの頂面全体に渡る加工による作製に適合する。この作製は、半導体製造設備内で実行可能である。この処理により、３Ｄビットコストスケーラブルメモリ要素の１つまたは複数の領域が形成され、また、任意選択で他の領域が形成される。これらの他の領域は、３Ｄビットコストスケーラブルメモリ要素をメモリデバイスとして使用するための回路を任意選択で備え、それには、メモリとの相互運用を可能にされた１つまたは複数のプロセッサ、インタフェース、および／または、回路などがある。これらの他の領域は、システムおよび／またはシステム自体の要素内で３Ｄビットコストスケーラブルメモリデバイスを使用するための回路を任意選択で備える。
【0055】
図９は、先の図面のうちのいずれかに示されたもののような３Ｄビットコストスケーラブルメモリ要素の１つまたは複数の領域を作製するための技術についてのフロー図を示す。
【0056】
オペレーションは、３Ｄビットコストスケーラブルメモリを形成するための材料の堆積およびエッチングを備える。エッチングは、例えば、フォトマスクなどの１つまたは複数のマスクを使用してガイドされる。エッチングは、感光材料の層を堆積する中間アクションを任意選択で有し、この層は、フォトマスクを介して電磁照射線（例えば、紫外線）に感光材料を選択的に曝すことに基づいて選択的に取り除かれる（または維持される）。様々なフォトマスクが、図面内に示される様々なアクションのために使用される。明瞭化のために、図面に関する以下の説明では、フォトマスクについての具体的言及は省略されている。
【0057】
作製処理機器は初めに、図４のセパレータ層４１０、制御可能導電層４２０、および、電極導体層４３０の例など、交互になった３つの複数平面薄膜層を堆積させる（薄膜堆積９０４）。能動層ペアが形成され、これに分離層が続き、この層が次に形成される能動層ペアを分離し、これが、目的数の層が形成されるまで同様に続けられるように、薄膜層が交互になる。
【0058】
第１の堆積物（例えば、セパレータ層４１０の１つ目の例）は、ウェハの頂面のうち、縦方向３Ｄビットコストスケーラブルメモリ要素となる領域の実質的に全体を少なくとも覆う。第２の堆積物（例えば、セパレータ層４１０に隣接する制御可能導電層４２０）は、第１の堆積物の頂面の実質的に全体を少なくとも覆う。第３の堆積物（例えば、制御可能導電層４２０に隣接する電極導体層４３０）は、第２の堆積物の頂面の実質的に全体を少なくとも覆い、以下同様に繰り返される。分離層（第１の堆積物、第４の堆積物、その他に対応する）は、能動層ペアを、能動層ペアのうちの他のペアから分離する（例えば、電気的に、かつ／または、熱的に）ように働く。分離層（例えば、セパレータ層４１０）は、任意選択で、例えば特定の誘電体などの同じ材料（窒化シリコンまたは酸化シリコンなど）を含む。能動層ペア（第２および第３の堆積物、第５および第６の堆積物、その他に対応）は、３Ｄビットコストスケーラブルメモリ要素の能動回路の一部分を形成するように働く。能動層ペアのうちの１つ目（例えば、制御可能導電層４２０）は、特定のＯＴＳ材料などの制御可能導電材料を備える。能動層ペアのうちの２つ目（例えば、電極導体層４３０）は、炭素（Ｃ）を有する材料などの導電材料を備える。堆積は、例えば、合計で３＊８、３＊３２、３＊６４、３＊１０２４の層（８、３２、６４、および、１０２４の能動層ペアに対応する）が形成されるなど、目標数の層が堆積されるまで続く。
【0059】
薄膜堆積は、ＣＶＤを使用して実行可能である。
【0060】
次いで、作製処理機器は、次の材料堆積のための孔を形成して、図５の孔５５０の例などの（深部）ビア電極を形成する（孔開口エッチング９０５）。これらの孔は、次での中心電極用材料堆積のためのものである。孔形成は、エッチングにより、例えば、ＲＩＥ技術を使用して実行可能である。いくつかの変形形態では、孔のエッチングの深さを決定するために、例えば、エッチングが深くなりすぎるのを阻止するために、エッチング停止層が使用される。
【0061】
次いで、作製処理機器は、図６の完成された電極導体部分６３０により示されるものなどの導体部分（電極導体層のもの）を形成する。この形成は、電極導体層のそれぞれの中にアンダーカット（図６の電極セパレータアンダーカット６４０により示されるものなど）をエッチングする（アンダーカットエッチング９０６）ことによる。
【0062】
アンダーカットエッチングは、ウェットまたはドライエッチング技術を使用して実行可能である。１つの例示的なエッチング技術は、Ｏ２プラズマエッチングである。他の例示的なエッチング技術は、Ｎ２プラズマエッチングである。アンダーカットの伸長は、エッチング時間を制御することで制御可能である。
【0063】
次いで、作製処理機器は、図７の完成されたセパレータ部分７４０により示されるものなどのセパレータ部分（電極導体層のもの）を形成する。この形成は、材料堆積および次でのエッチング（堆積およびエッチバック９０７）によるものである。材料堆積では、アンダーカットならびに孔がセパレータ材料で充填される。次いで、エッチングにより、セパレータ材料が取り除かれて（例えば、削減されて）、孔開口エッチング９０５でのものなど、当初形成時の孔が再形成される（例えば、図７の完成されたセパレータ部分７４０により示されるように）。
【0064】
材料堆積は、ＡＬＤ技術により実行可能である。いくつかの変形形態では、エッチングは、ＲＩＥ技術により実行可能である。
【0065】
次いで、作製処理機器は（深部）ビア電極を形成する。この形成は、材料堆積および次での研磨（ビア堆積およびＣＭＰ実行９０８）によるものである。材料堆積では、孔開口エッチング９０５で初めに形成され、次いで、堆積およびエッチバック９０７で再形成された孔がビア電極材料で充填される。研磨により材料が取り除かれ、例えば、こうすることで、最も上に位置するセパレータ層が露出される。
【0066】
材料堆積は、ＣＶＤ技術により実行可能である。研磨は、ＣＭＰ技術により実行可能である。
【0067】
こうして、３Ｄビットコストスケーラブルメモリ要素を作製するための処理が完了する。
【0068】
いくつかの作製フローでは、追加の処理が、図９に示されるアクションのうちの任意の１つまたは複数よりも前に、後に、かつ／または、完全にまたは部分的に同時に行われる。例えば、追加の処理は、３Ｄビットコストスケーラブルメモリ要素をメモリデバイスとして使用すること、そのメモリデバイスをシステム内で使用すること、および／または、そのシステムの１つまたは複数のコンポーネントを形成することに関する回路のためのものである。
３Ｄビットコストスケーラブルメモリの材料
３Ｄビットコストスケーラブルメモリの材料
【0069】
（深部）ビア電極の適当な材料は、タングステン（Ｗ）および窒化チタン（ＴｉＮ）などの１つまたは複数の導電材料を、単体で含むか、互いに任意に組み合わせて含むか、または、１つまたは複数の他の材料と組み合わせて作られる材料の基礎として働く形で含む。
【0070】
電極層の導体部分の適当な材料は、炭素（Ｃ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、および、ルテニウム（Ｒｕ）などの１つまたは複数の導電材料を、単体で含むか、互いに任意に組み合わせて含むか、または、１つまたは複数の他の材料と組み合わせて作られる材料の基礎として働く形で含む。いくつかの導体部分は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、および、ルテニウム（Ｒｕ）などの金属材料と組み合わせた炭素（Ｃ）を含む。
【0071】
制御可能導電材料の適当な材料は、ヒ素（Ａｓ）、セレン（Ｓｅ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、および、インジウム（Ｉｎ）を、単体で含むか、互いに任意に組み合わせて含むか、または、１つまたは複数の他の材料と組み合わせて作られる材料の基礎として働く形で含む。様々な例について、ＯＴＳ要素のうちの１つまたは複数が、（ｉ）Ａｓ、Ｓｅ、および、Ｇｅ（例えば、ＡｓＳｅＧｅ）、（ｉｉ）ＡｓＳｅＧｅおよびＳｉ（例えば、ＡｓＳｅＧｅＳｉ）、（ｉｉｉ）ＡｓＳｅＧｅＳｉおよびＩｎ（例えば、ＡｓＳｅＧｅＳｉＩｎ）、および、（ｉｖ）ＡｓＳｅＧｅＩｎを含むカルコゲナイドから作製される。
【0072】
分離層の、および／または、電極層のセパレータ部分の適当な材料は、窒化シリコンまたは酸化シリコンなどの１つまたは複数の誘電材料を含む。
３Ｄビットコストスケーラブルメモリデバイスおよびシステム
３Ｄビットコストスケーラブルメモリデバイスおよびシステム
【0073】
いくつかのデバイス（例えば、集積回路、１つまたは複数のシステムオンチップダイ、および／または、パッケージ化されたダイ）は、スタンドアロンデバイスとして使用可能であり、かつ／または、システム内のコンポーネントとして使用可能であるメモリデバイスを実装するための追加の回路を有する３Ｄビットコストスケーラブルメモリセル（本明細書の他の箇所で説明されているもの）からなる１つまたは複数のアレイを備える。この追加の回路は、３Ｄビットコストスケーラブルメモリセルアレイが１つまたは複数のプレーンとして様々に組織された形で実現されることを可能にするためのインタフェース機能および制御機能を提供し、各プレーンは、１つまたは複数のブロックを備え、各ブロックは、１つまたは複数のページを有する。
【0074】
追加の回路は、ビット線回路、センス増幅器、ページ・キャッシュ／バッファ、インタフェース回路、ワード線デコーダ／ドライバ、コントローラ、および／または、バイアス回路（電圧および／または電流源など）などのハードウェア回路を様々に備える。
【0075】
いくつかの変形形態では、追加の回路が、ＤＩＭＭまたはＳＯＤＩＭＭ内にパッケージ化されたものなど、システム内の代替要素および／または追加要素のＤＲＡＭおよび／またはＳＣＭとして３Ｄビットコストスケーラブルメモリセルのアレイを使用することを可能にする。いくつかの変形形態では、追加の回路が、ＣＸＬなどの高性能通信技術により３ＤビットコストスケーラブルメモリセルのアレイをＣＰＵおよび／またはＧＰＵに結合することを可能にする。いくつかの変形形態では、追加の回路が、ＳＳＤおよび／またはＤＲＡＭに相当するコンポーネント内など、メモリおよび／または記憶階層の１つまたは複数の部分内で３Ｄビットコストスケーラブルメモリセルのアレイを使用することを可能にする。
【0076】
いくつかの変形形態では、追加の回路が、ＮＶＤＩＭＭ内でパッケージ化され、かつ／または、ＮＶＤＩＭＭとして動作されるものなど、システム内の代替要素および／または追加要素の様々な不揮発性メモリ要素として３Ｄビットコストスケーラブルメモリセルのアレイを使用することを可能にする。
３Ｄビットコストスケーラブルメモリの追加情報
３Ｄビットコストスケーラブルメモリの追加情報
【0077】
【0078】
本発明は、好ましい実施形態および上述の例に関し開示されているが、これらの例は、限定的な意味ではなく、例示的な意味を意図していることを理解されたい。修正および組み合わせが当業者に対して容易に生じるものと考えられ、修正および組み合わせは、本発明の主旨および以下の特許請求の範囲内にある。
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【手続補正書】
【提出日】2024-12-20
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
層のスタック、ここで、前記層が、制御可能導電層および前記制御可能導電層に隣接した電極層を有する；および
前記スタック中を縦方向に延びたビア電極
を備え、
前記電極層が、導体部分、および、前記ビア電極を前記導体部分から分離するセパレータ部分を含み、前記導体部分は前記制御可能導電層に接触し、
前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続している、
メモリデバイス。
前記スタック中を縦方向に延びたビア電極
を備え、
前記電極層が、導体部分、および、前記ビア電極を前記導体部分から分離するセパレータ部分を含み、前記導体部分は前記制御可能導電層に接触し、
前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続している、
メモリデバイス。
【請求項2】
前記層のスタックが、前記ビア電極を収容するための孔を画定する内部側壁を有する、請求項１に記載のメモリデバイス。
【請求項3】
前記制御可能導電層が、オボニック閾値スイッチ（ＯＴＳ）材料を含む、請求項１に記載のメモリデバイス。
【請求項4】
前記導体部分が、金属材料と組み合わせた炭素（Ｃ）を含む、請求項１に記載のメモリデバイス。
【請求項5】
前記導体部分が、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、および、ルテニウム（Ｒｕ）からなる材料の群から選択される材料を含む、請求項１に記載のメモリデバイス。
【請求項6】
前記ビア電極が、タングステン（Ｗ）を含む、請求項１に記載のメモリデバイス。
【請求項7】
前記ビア電極が、窒化チタン（ＴｉＮ）を含む、請求項１に記載のメモリデバイス。
【請求項8】
前記セパレータ部分が、誘電材料を含む、請求項１に記載のメモリデバイス。
【請求項9】
前記ビア電極が、前記スタック中を縦方向にそれぞれが延びた複数のビア電極のうちの１つであり、
前記スタックが、前記複数のビア電極のうちの各ビア電極を収容するための孔を画定する複数の内部側壁を有する、
請求項１から８のいずれか一項に記載のメモリデバイス。
前記スタックが、前記複数のビア電極のうちの各ビア電極を収容するための孔を画定する複数の内部側壁を有する、
請求項１から８のいずれか一項に記載のメモリデバイス。
【請求項10】
前記制御可能導電層が、複数の制御可能導電層のうちの１つであり、
前記電極層が、複数の電極層のうちの１つであり、前記複数の制御可能導電層のうちの各制御可能導電層が、前記複数の電極層のうちのそれぞれに隣接している、
請求項９に記載のメモリデバイス。
前記電極層が、複数の電極層のうちの１つであり、前記複数の制御可能導電層のうちの各制御可能導電層が、前記複数の電極層のうちのそれぞれに隣接している、
請求項９に記載のメモリデバイス。
【請求項11】
前記層が、分離層をさらに有し、
前記分離層のうちの少なくとも１つが、前記複数の制御可能導電層のうちの各制御可能導電層を、前記複数の制御可能導電層のうちの他の制御可能導電層から分離しており、
前記分離層のうちの少なくとも１つが、前記複数の電極層のうちの各電極層を、前記複数の電極層のうちの他の電極層から分離している、
請求項１０に記載のメモリデバイス。
前記分離層のうちの少なくとも１つが、前記複数の制御可能導電層のうちの各制御可能導電層を、前記複数の制御可能導電層のうちの他の制御可能導電層から分離しており、
前記分離層のうちの少なくとも１つが、前記複数の電極層のうちの各電極層を、前記複数の電極層のうちの他の電極層から分離している、
請求項１０に記載のメモリデバイス。
【請求項12】
前記導体部分が、複数の導体部分のうちの１つであり、
前記セパレータ部分が、複数のセパレータ部分のうちの１つであり、
前記複数の電極層のうちの各電極層が、前記複数の導体部分のうちのそれぞれを含み、かつ、前記複数のビア電極のうちの各ビア電極に対応して、前記複数のセパレータ部分のうちのそれぞれのセパレータ部分を含み、
前記セパレータ部分が、前記ビア電極を前記導体部分から分離する、
請求項１０に記載のメモリデバイス。
前記セパレータ部分が、複数のセパレータ部分のうちの１つであり、
前記複数の電極層のうちの各電極層が、前記複数の導体部分のうちのそれぞれを含み、かつ、前記複数のビア電極のうちの各ビア電極に対応して、前記複数のセパレータ部分のうちのそれぞれのセパレータ部分を含み、
前記セパレータ部分が、前記ビア電極を前記導体部分から分離する、
請求項１０に記載のメモリデバイス。
【請求項13】
前記記憶部分が、特定の記憶部分であり、
前記複数のビア電極のうちの各ビア電極および前記複数の電極層のうちの各電極層に対応して、前記各電極層に隣接する、前記制御可能導電層の少なくとも１つの各記憶部分が、前記各ビア電極および前記各電極層の前記導体部分の間で電気的に連続しており、
前記特定の記憶部分が、前記各記憶部分のうちの１つである、
請求項１２に記載のメモリデバイス。
前記複数のビア電極のうちの各ビア電極および前記複数の電極層のうちの各電極層に対応して、前記各電極層に隣接する、前記制御可能導電層の少なくとも１つの各記憶部分が、前記各ビア電極および前記各電極層の前記導体部分の間で電気的に連続しており、
前記特定の記憶部分が、前記各記憶部分のうちの１つである、
請求項１２に記載のメモリデバイス。
【請求項14】
前記複数の導体部分のうちの各導体部分が、メモリアレイのそれぞれのワード線として動作可能であり、
前記複数のビア電極のうちの各ビア電極が、前記メモリアレイのそれぞれのビット線として動作可能であり、
各記憶部分を、前記メモリアレイの情報の部分を記憶するための不揮発性ストレージとして使用可能であり、前記情報は、前記ワード線および前記ビット線を使用してアクセス可能な１または複数のビットのバイナリ情報に分解可能であり、前記ワード線および前記ビット線は、前記ワード線と前記ビット線との間に位置する電気的に連続した前記記憶部分を有する、
請求項１３に記載のメモリデバイス。
前記複数のビア電極のうちの各ビア電極が、前記メモリアレイのそれぞれのビット線として動作可能であり、
各記憶部分を、前記メモリアレイの情報の部分を記憶するための不揮発性ストレージとして使用可能であり、前記情報は、前記ワード線および前記ビット線を使用してアクセス可能な１または複数のビットのバイナリ情報に分解可能であり、前記ワード線および前記ビット線は、前記ワード線と前記ビット線との間に位置する電気的に連続した前記記憶部分を有する、
請求項１３に記載のメモリデバイス。
【請求項15】
前記メモリデバイスが、ソリッドステートディスク（ＳＳＤ）内の不揮発性ストレージを実装すること、ストレージクラスメモリ（ＳＣＭ）を実装すること、および／または、Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ（ＣＸＬ）に適合したメモリを実装することに適している、請求項１４に記載のメモリデバイス。
【請求項16】
メモリデバイスを形成する方法であって、
層のスタックを形成する段階、ここで、前記層が、制御可能導電層および前記制御可能導電層に隣接した電極層を有する；および
前記スタック中を縦方向に延びたビア電極を形成する段階
を備え、
前記電極層が、導体部分およびセパレータ部分を含み、
前記セパレータ部分が、前記ビア電極を前記導体部分から分離しており、
前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続しており、前記導体部分は前記制御可能導電層に接触する、
方法。
層のスタックを形成する段階、ここで、前記層が、制御可能導電層および前記制御可能導電層に隣接した電極層を有する；および
前記スタック中を縦方向に延びたビア電極を形成する段階
を備え、
前記電極層が、導体部分およびセパレータ部分を含み、
前記セパレータ部分が、前記ビア電極を前記導体部分から分離しており、
前記制御可能導電層の少なくとも１つの記憶部分が、前記ビア電極および前記導体部分の間で電気的に連続しており、前記導体部分は前記制御可能導電層に接触する、
方法。
【請求項17】
前記ビア電極を形成する前記段階が、前記スタックを貫通するように孔を形成する段階を有し、前記孔が、前記層全体を通しての前記ビア電極の寸法を規定する、請求項１６に記載の方法。
【請求項18】
前記電極層内にアンダーカットを形成して、前記アンダーカットが前記孔を囲み、前記アンダーカットが前記セパレータ部分についての体積を規定するようにすることで、前記電極層が形成される、請求項１７に記載の方法。
【請求項19】
前記電極層が、前記アンダーカット内に前記セパレータ部分を形成することにより形成される、請求項１８に記載の方法。
【請求項20】
前記制御可能導電層が、オボニック閾値スイッチ（ＯＴＳ）材料を含み、
前記導体部分が、炭素（Ｃ）を含む、
請求項１６から１９のいずれか一項に記載の方法。
前記導体部分が、炭素（Ｃ）を含む、
請求項１６から１９のいずれか一項に記載の方法。