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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025016148
(43)【公開日】2025-01-31
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/50 20230101AFI20250124BHJP
H10D 88/00 20250101ALI20250124BHJP
H10B 43/20 20230101ALI20250124BHJP
H10B 43/27 20230101ALI20250124BHJP
H10D 30/68 20250101ALI20250124BHJP
H01L 21/02 20060101ALI20250124BHJP
H01L 21/3205 20060101ALI20250124BHJP
【ＦＩ】
H10B43/50
H01L27/00 301C
H01L27/00 301B
H10B43/20
H10B43/27
H01L29/78 371
H01L21/02 B
H01L21/88 T
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023119236
(22)【出願日】2023-07-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】岩下 康紀
(72)【発明者】
【氏名】加藤 久詞
(72)【発明者】
【氏名】蘆立 浩明
(72)【発明者】
【氏名】田上 政由
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033HH04
5F033HH11
5F033HH19
5F033HH28
5F033HH33
5F033LL04
5F033MM01
5F033MM12
5F033MM13
5F033MM21
5F033NN06
5F033NN07
5F033QQ48
5F033RR04
5F033RR06
5F033RR22
5F033SS04
5F033UU01
5F033UU03
5F033VV01
5F033VV07
5F033VV16
5F033XX01
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA27
5F083JA03
5F083JA04
5F083JA32
5F083JA39
5F083JA40
5F083KA01
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5F083KA05
5F083KA11
5F083LA21
5F083MA01
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5F083PR03
5F083PR21
5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
(57)【要約】
【課題】ボイドの発生を抑制することが可能な半導体記憶装置が提供される。
【解決手段】半導体記憶装置は、第１チップと、第１チップに対して第１方向側に貼合される第２チップと、を備える。第１チップは、第２チップが貼合される第１貼合面に設けられる複数の第１貼合電極を有する。第２チップは、第１チップが貼合される第２貼合面に設けられる複数の第２貼合電極を有する。複数の第１貼合電極及び複数の第２貼合電極は、互いに接合されることにより複数の接合電極を形成する。複数の接合電極は、第２絶縁層に対して第３方向の一方側に隣り合って配置される接合電極を第１接合電極とし、第２絶縁層に対して第３方向の他方側に隣り合って配置される接合電極を第２接合電極とを含む。複数の第１接合電極及び複数の第２接合電極は、第２方向及び第３方向において互いに千鳥状に配置されている。
【選択図】図７
【解決手段】半導体記憶装置は、第１チップと、第１チップに対して第１方向側に貼合される第２チップと、を備える。第１チップは、第２チップが貼合される第１貼合面に設けられる複数の第１貼合電極を有する。第２チップは、第１チップが貼合される第２貼合面に設けられる複数の第２貼合電極を有する。複数の第１貼合電極及び複数の第２貼合電極は、互いに接合されることにより複数の接合電極を形成する。複数の接合電極は、第２絶縁層に対して第３方向の一方側に隣り合って配置される接合電極を第１接合電極とし、第２絶縁層に対して第３方向の他方側に隣り合って配置される接合電極を第２接合電極とを含む。複数の第１接合電極及び複数の第２接合電極は、第２方向及び第３方向において互いに千鳥状に配置されている。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１チップと、
前記第１チップに対して第１方向側に貼合される第２チップと、を備え、
前記第１チップは、
第１導電層及び第１絶縁層が前記第１方向に交互に複数積層される積層体と、
前記積層体を前記第１方向に貫通して、前記第１導電層との交差部分がメモリセルトランジスタとして機能するメモリピラーと、
前記第２チップが貼合される第１貼合面に設けられる複数の第１貼合電極と、を有し、
前記第２チップは、
前記第１チップが貼合される第２貼合面に設けられる複数の第２貼合電極を有し、
複数の前記第１貼合電極及び複数の前記第２貼合電極は、互いに接合されることにより複数の接合電極を形成し、
前記積層体は、前記第１方向に交差する第２方向に延びるように設けられ、前記積層体の少なくとも一部を前記第１方向及び前記第２方向の両方に交差する第３方向に分断するように第２絶縁層を有し、
複数の前記接合電極は、前記第２絶縁層に対して前記第３方向の一方側に隣り合って配置されて前記第２方向に所定の間隔をあけて配置される第１接合電極と、前記第２絶縁層に対して前記第３方向の他方側に隣り合って配置されて前記第２方向に所定の間隔をあけて配置される第２接合電極とを含み、
複数の前記第１接合電極及び複数の前記第２接合電極は、前記第２方向及び前記第３方向において互いに千鳥状に配置されている
半導体記憶装置。
前記第１チップに対して第１方向側に貼合される第２チップと、を備え、
前記第１チップは、
第１導電層及び第１絶縁層が前記第１方向に交互に複数積層される積層体と、
前記積層体を前記第１方向に貫通して、前記第１導電層との交差部分がメモリセルトランジスタとして機能するメモリピラーと、
前記第２チップが貼合される第１貼合面に設けられる複数の第１貼合電極と、を有し、
前記第２チップは、
前記第１チップが貼合される第２貼合面に設けられる複数の第２貼合電極を有し、
複数の前記第１貼合電極及び複数の前記第２貼合電極は、互いに接合されることにより複数の接合電極を形成し、
前記積層体は、前記第１方向に交差する第２方向に延びるように設けられ、前記積層体の少なくとも一部を前記第１方向及び前記第２方向の両方に交差する第３方向に分断するように第２絶縁層を有し、
複数の前記接合電極は、前記第２絶縁層に対して前記第３方向の一方側に隣り合って配置されて前記第２方向に所定の間隔をあけて配置される第１接合電極と、前記第２絶縁層に対して前記第３方向の他方側に隣り合って配置されて前記第２方向に所定の間隔をあけて配置される第２接合電極とを含み、
複数の前記第１接合電極及び複数の前記第２接合電極は、前記第２方向及び前記第３方向において互いに千鳥状に配置されている
半導体記憶装置。
【請求項2】
第１チップは、前記第１貼合電極と電気的に接続される第２導電層と、
前記第１貼合電極と前記第２導電層との間に設けられる第１ビアと、をさらに有し、
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第２貼合電極は、前記第３導電層に接続される第２ビアである
請求項１に記載の半導体記憶装置。
前記第１貼合電極と前記第２導電層との間に設けられる第１ビアと、をさらに有し、
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第２貼合電極は、前記第３導電層に接続される第２ビアである
請求項１に記載の半導体記憶装置。
【請求項3】
第１チップは、第２導電層と、
前記第１貼合電極と前記第２導電層との間に設けられる第１ビアと、をさらに有し、
第２チップは、第３導電層と、
前記第２貼合電極と前記第３導電層との間に設けられる第２ビアと、をさらに有する
請求項１に記載の半導体記憶装置。
前記第１貼合電極と前記第２導電層との間に設けられる第１ビアと、をさらに有し、
第２チップは、第３導電層と、
前記第２貼合電極と前記第３導電層との間に設けられる第２ビアと、をさらに有する
請求項１に記載の半導体記憶装置。
【請求項4】
第１チップは、前記第１貼合電極と電気的に接続される第２導電層をさらに有し、
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第１チップの前記第１貼合面及び前記第２チップの前記第２貼合面が互いに貼合される部分には、前記第２導電層、及び前記第３導電層に電気的に接続されていないダミー電極が更に設けられている
請求項１に記載の半導体記憶装置。
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第１チップの前記第１貼合面及び前記第２チップの前記第２貼合面が互いに貼合される部分には、前記第２導電層、及び前記第３導電層に電気的に接続されていないダミー電極が更に設けられている
請求項１に記載の半導体記憶装置。
【請求項5】
第１チップは、前記第１貼合電極と電気的に接続される第２導電層をさらに有し、
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第１チップの前記第１貼合面及び前記第２チップの前記第２貼合面が互いに貼合される部分には、前記第２導電層、及び前記第３導電層に電気的に接続されていないダミー電極が設けられていない
請求項１に記載の半導体記憶装置。
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第１チップの前記第１貼合面及び前記第２チップの前記第２貼合面が互いに貼合される部分には、前記第２導電層、及び前記第３導電層に電気的に接続されていないダミー電極が設けられていない
請求項１に記載の半導体記憶装置。
【請求項6】
複数の前記第１接合電極及び複数の前記第２接合電極は、前記第２方向及び第３方向において同一のピッチで千鳥状に配置されている
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項7】
複数の前記第１接合電極及び複数の前記第２接合電極は、前記第２方向及び第３方向において互いに異なるピッチで千鳥状に配置されている
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項8】
前記接合電極は、前記第１方向に直交する断面形状が多角形状に形成されている
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項9】
前記接合電極は、前記第１方向に直交する断面形状が四角形状に形成されている
請求項８に記載の半導体記憶装置。
請求項８に記載の半導体記憶装置。
【請求項10】
前記接合電極は、前記第１方向に直交する断面形状が、互いに対向する２辺が前記第２方向に平行であり、且つ互いに対向する他の２辺が前記第１方向に平行な四角形状に形成されている
請求項９に記載の半導体記憶装置。
請求項９に記載の半導体記憶装置。
【請求項11】
前記接合電極は、前記第１方向に直交する断面形状が、互いに対向する２辺が前記第１方向及び前記第２方向と交差し、且つ互いに対向する他の２辺が前記第１方向及び前記第２方向に交差する四角形状に形成されている
請求項９に記載の半導体記憶装置。
請求項９に記載の半導体記憶装置。
【請求項12】
前記接合電極は、前記第１方向に直交する断面形状が円形状に形成されている
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルトランジスタが３次元状に配置されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－０４８２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、ボイドの発生を抑制することが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１チップと、第１チップに対して第１方向側に貼合される第２チップと、を備える。第１チップは、第１導電層及び第１絶縁層が第１方向に交互に複数積層される積層体と、積層体を第１方向に貫通して、第１導電層との交差部分がメモリセルトランジスタとして機能するメモリピラーと、第２チップが貼合される第１貼合面に設けられる複数の第１貼合電極と、を有する。第２チップは、第１チップが貼合される第２貼合面に設けられる複数の第２貼合電極を有する。複数の第１貼合電極及び複数の第２貼合電極は、互いに接合されることにより複数の接合電極を形成する。積層体は、第１方向に交差する第２方向に延びるように設けられ、積層体の少なくとも一部を第１方向及び第２方向の両方に交差する第３方向に分断するように第２絶縁層を有する。複数の接合電極は、第２絶縁層に対して第３方向の一方側に隣り合って配置されて第２方向に所定の間隔をあけて配置される第１接合電極と、第２絶縁層に対して第３方向の他方側に隣り合って配置されて第２方向に所定の間隔をあけて配置される第２接合電極とを含む。複数の第１接合電極及び複数の第２接合電極は、第２方向及び第３方向において互いに千鳥状に配置されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のメモリシステムの概略構成を示すブロック図。
【図2】第１実施形態の半導体記憶装置に含まれるメモリセルアレイの等価回路を示す回路図。
【図3】第１実施形態の半導体記憶装置の断面構造を示す断面図。
【図4】第１実施形態の半導体記憶装置のメモリピラー周辺の断面構造を示す拡大断面図。
【図6】第１実施形態のボンディングパッド及びダミーパッド周辺の断面構造を示す断面図。
【図8】比較例の半導体記憶装置の断面構造を示す断面図。
【図9】第２実施形態のボンディングパッド周辺の断面構造を示す断面図。
【図10】第２実施形態の半導体記憶装置の断面構造を示す断面図。
【図11】第２実施形態の第１変形例の半導体記憶装置の断面構造を示す断面図。
【図12】第２実施形態の第２変形例の半導体記憶装置の断面構造を示す断面図。
【図13】第２実施形態の第３変形例の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
１ 第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
第１実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【0009】
１．１ 半導体記憶装置の構成
図１は、第１実施形態の半導体記憶装置１を含むメモリシステム３の概略構成の一例を示すブロック図である。半導体記憶装置１は外部のメモリコントローラ２により制御される。半導体記憶装置１とメモリコントローラ２との組み合わせはメモリシステム３を構成し得る。メモリシステム３は、例えばＳＤＴＭカードのようなメモリカード、又はＳＳＤ（Solid State Drive）等である。
図１は、第１実施形態の半導体記憶装置１を含むメモリシステム３の概略構成の一例を示すブロック図である。半導体記憶装置１は外部のメモリコントローラ２により制御される。半導体記憶装置１とメモリコントローラ２との組み合わせはメモリシステム３を構成し得る。メモリシステム３は、例えばＳＤＴＭカードのようなメモリカード、又はＳＳＤ（Solid State Drive）等である。
【0010】
半導体記憶装置１とメモリコントローラ２との間の通信は例えばＮＡＮＤインタフェース規格をサポートしている。半導体記憶装置１とメモリコントローラ２との間の通信では、例えばコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【0011】
入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴ等を含み得る。以下、書込みデータ及び読出しデータのいずれにも参照符号ＤＡＴを付して説明を行う。半導体記憶装置１は、入出力信号Ｉ／Ｏを介してメモリコントローラ２からコマンドＣＭＤ、アドレス情報ＡＤＤ、及び書込みデータＤＡＴを受信する。
【0012】
コマンドラッチイネーブル信号ＣＬＥは、信号Ｉ／Ｏを介してコマンドＣＭＤが送信される期間を半導体記憶装置１に通知するために使用される。アドレスラッチイネーブル信号ＡＬＥは、信号Ｉ／Ｏを介してアドレス情報ＡＤＤが送信される期間を半導体記憶装置１に通知するために使用される。ライトイネーブル信号ＷＥｎは、半導体記憶装置１による信号Ｉ／Ｏの入力を可能にするために使用される。リードイネーブル信号ＲＥｎは、半導体記憶装置１による信号Ｉ／Ｏの出力を可能にするために使用される。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれにあるかをメモリコントローラ２に通知するために使用される。レディ状態では、半導体記憶装置１がメモリコントローラ２からのコマンドを受け付け可能である。ビジー状態では、半導体記憶装置１はメモリコントローラ２からのコマンドを、例外を除いて受け付けない。
【0013】
半導体記憶装置１はメモリセルアレイ１１及び周辺回路ＰＲＣを含む。周辺回路ＰＲＣは、ロウデコーダ１２、センスアンプ１３、及びシーケンサ１４を含む。メモリセルアレイ１１はブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位である。
【0014】
シーケンサ１４は、受信されたコマンドＣＭＤに基づいて半導体記憶装置１全体の動作を制御する。例えばシーケンサ１４はロウデコーダ１２及びセンスアンプ１３等を制御して、書込み動作及び読出し動作等の各種動作を実行する。書込み動作では、半導体記憶装置１が受信した書込みデータＤＡＴがメモリセルアレイ１１に記憶される。読出し動作では、メモリセルアレイ１１から読出しデータＤＡＴが読み出される。
【0015】
ロウデコーダ１２は、受信されたアドレス情報ＡＤＤに基づいて、読出し動作及び書込み動作等の各種動作を実行する対象の所定のブロックＢＬＫを選択する。ロウデコーダ１２は、選択したブロックＢＬＫのワード線に電圧を転送する。
センスアンプ１３は、受信されたアドレス情報ＡＤＤに基づいて、メモリコントローラ２とメモリセルアレイ１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプ１３は、書込み動作において、受信された書込みデータＤＡＴを保持し、書込みデータＤＡＴに基づいてビット線に電圧を印加する。センスアンプ１３は、読出し動作において、ビット線に電圧を印加して、メモリセルアレイ１１に記憶されるデータを読出しデータＤＡＴとして読み出し、読出しデータＤＡＴをメモリコントローラ２に出力する。
センスアンプ１３は、受信されたアドレス情報ＡＤＤに基づいて、メモリコントローラ２とメモリセルアレイ１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプ１３は、書込み動作において、受信された書込みデータＤＡＴを保持し、書込みデータＤＡＴに基づいてビット線に電圧を印加する。センスアンプ１３は、読出し動作において、ビット線に電圧を印加して、メモリセルアレイ１１に記憶されるデータを読出しデータＤＡＴとして読み出し、読出しデータＤＡＴをメモリコントローラ２に出力する。
【0016】
１．２ メモリセルアレイ１１の構成
図２は、第１実施形態の半導体記憶装置１に含まれるメモリセルアレイ１１の等価回路の一例を示した回路図である。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１の所定のブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイ１１の他のブロックＢＬＫはそれぞれ、例えば図２に示されるものと同様の回路構成を有する。
図２は、第１実施形態の半導体記憶装置１に含まれるメモリセルアレイ１１の等価回路の一例を示した回路図である。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１の所定のブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイ１１の他のブロックＢＬＫはそれぞれ、例えば図２に示されるものと同様の回路構成を有する。
【0017】
ブロックＢＬＫは例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）（ｍは１以上の整数）に１対１で対応付けられている。各ＮＡＮＤストリングＮＳは、対応付けられたビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは制御ゲート（以下、ゲートとも称する。）及び電荷蓄積層を含んでおり、データを不揮発に記憶することができる。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時における、選択トランジスタＳＴ１及びＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。
【0018】
各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ＮＡＮＤストリングＮＳに対応付けられたビット線ＢＬに接続されている。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ７が直列接続されている。選択トランジスタＳＴ２のソースはソース線ＳＬに接続されている。
【0019】
ストリングユニットＳＵ０～ＳＵ３に含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ１のゲートはセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通して接続されている。ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通して接続されている。ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれのメモリセルトランジスタＭＴ０～ＭＴ７のゲートはワード線ＷＬ０～ＷＬ７に共通して接続されている。
【0020】
各ビット線ＢＬは、ブロックＢＬＫのストリングユニットＳＵのそれぞれに含まれる対応付けられたＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに接続されている。ソース線ＳＬは、ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースに共通して接続されることにより、ブロックＢＬＫのストリングユニットＳＵ間で共有される。ソース線ＳＬは、例えば異なるブロックＢＬＫにおいても同様に接続されることにより、ブロックＢＬＫ間で共有される。
【0021】
１つのストリングユニットＳＵの中の、１つのワード線ＷＬに共通して接続されるメモリセルトランジスタＭＴの集合は例えばセルユニットＣＵと称される。例えばセルユニットＣＵ内のメモリセルトランジスタＭＴのそれぞれに保持される同位の１ビットのデータの集合を「１ページデータ」と称する。例えばＭＬＣ方式等により各メモリセルに複数ビットのデータが保持される場合には、１つのセルユニットＣＵには「１ページデータ」が複数保持され得る。
【0022】
以上、メモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することも可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの個数は任意の個数に設計することが可能である。ワード線ＷＬ、並びにセレクトゲート線ＳＧＤ及びＳＧＳのそれぞれの本数は、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更することが可能である。ＮＡＮＤストリングＮＳ中に、メモリセルトランジスタＭＴと同じ構造を持ち、有効なデータを記憶しないダミーのメモリセルトランジスタを含むことも可能である。
【0023】
１．３ 半導体記憶装置１の構造
図３は、第１実施形態の半導体記憶装置１の断面構造の一例を示した断面図である。図３に示されるように、半導体記憶装置１は、周辺回路チップ３０及びセルチップ４０をＺ方向に貼り合わせた構造を有している。周辺回路チップ３０には周辺回路ＰＲＣが設けられている。セルチップ４０には、メモリセルアレイ１１の一部として機能する積層体４１０が設けられている。本実施形態では、セルチップ４０が第１チップに相当し、周辺回路チップ３０が第２チップに相当する。
図３は、第１実施形態の半導体記憶装置１の断面構造の一例を示した断面図である。図３に示されるように、半導体記憶装置１は、周辺回路チップ３０及びセルチップ４０をＺ方向に貼り合わせた構造を有している。周辺回路チップ３０には周辺回路ＰＲＣが設けられている。セルチップ４０には、メモリセルアレイ１１の一部として機能する積層体４１０が設けられている。本実施形態では、セルチップ４０が第１チップに相当し、周辺回路チップ３０が第２チップに相当する。
【0024】
以下では、便宜上、周辺回路チップ３０に含まれる半導体基板ＳＢ１１を基準に方向を定義する。半導体基板ＳＢ１１の所定の面に平行な例えば互いに直交する２方向をＸ方向及びＹ方向として定義する。半導体基板ＳＢ１１の所定の面に交わり当該面を基準に周辺回路素子が形成される方向をＺ方向として定義する。Ｚ方向は、Ｘ方向及びＹ方向に直交するものとして説明するが、必ずしもこれに限定されない。以下、Ｚ方向を「上」とし、Ｚ方向と反対の方向を「下」として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。本実施形態では、Ｚ方向が第１方向に相当し、Ｘ方向が、第１方向に交差する第２方向に相当し、Ｙ方向が、第１方向及び第２方向の両方に直交する第３方向に相当する。
【0025】
１．３．１ 周辺回路チップの構造
周辺回路チップ３０の半導体基板ＳＢ１１は例えばシリコン（Ｓｉ）を含む。半導体基板ＳＢ１１の上面には、周辺回路ＰＲＣに含まれる周辺回路素子としてのＭＯＳ（Meta l Oxide Semiconductor）トランジスタＴｒ１１，Ｔｒ１２が複数設けられている。各トランジスタＴｒ１１，Ｔｒ１２は、半導体基板ＳＢ１１の上面に設けられるゲート絶縁体、ゲート絶縁体の上面に設けられるゲート電極、半導体基板ＳＢ１１のうちのゲート絶縁体の下方の領域を挟む１対のソース／ドレイン領域を含む。
周辺回路チップ３０の半導体基板ＳＢ１１は例えばシリコン（Ｓｉ）を含む。半導体基板ＳＢ１１の上面には、周辺回路ＰＲＣに含まれる周辺回路素子としてのＭＯＳ（Meta l Oxide Semiconductor）トランジスタＴｒ１１，Ｔｒ１２が複数設けられている。各トランジスタＴｒ１１，Ｔｒ１２は、半導体基板ＳＢ１１の上面に設けられるゲート絶縁体、ゲート絶縁体の上面に設けられるゲート電極、半導体基板ＳＢ１１のうちのゲート絶縁体の下方の領域を挟む１対のソース／ドレイン領域を含む。
【0026】
トランジスタＴｒ１１，Ｔｒ１２の上方には導電層Ｄ１１，Ｄ１２が設けられている。各導電層Ｄ１１，Ｄ１２は、互いに絶縁された複数の配線を含む。このような配線を介して、トランジスタＴｒ１１，Ｔｒ１２のそれぞれのソース、ドレイン、及びゲートをそれぞれ他の構成要素に電気的に接続することが可能となっている。
【0027】
トランジスタＴｒ１１の所定のソース領域、ドレイン領域、及びゲート領域の上方にはビアＶ１１が設けられている。ビアＶ１１の上面は導電層Ｄ１１中の所定の配線に接してい。導電層Ｄ１１中の所定の配線の上面にはビアＶ１２が設けられている。ビアＶ１２の上面は導電層Ｄ１２中の所定の配線に接している。導電層Ｄ１２中の所定の配線の上面にはビアＶ１３が設けられている。ビアＶ１３の上面には導電層ＰＤ１１が設けられている。
【0028】
導電層ＰＤ１１は例えば銅（Ｃｕ）等の金属材料を含む。導電層ＰＤ１１の上面は、周辺回路チップ３０の上面３００の一部を構成しており、周辺回路チップ３０の上面３００とＺ方向で実質的に同じ位置にある。導電層ＰＤ１１は、他のチップとの電気的な接続に用いられる電極パッドとして機能する。以下、周辺回路チップ３０の上面３００に設けられて電極パッドとして機能する導電体のことをボンディングパッドＰＤ１１と称する。また、このように電極パッドとして機能する導電体には符号ＰＤを付する。
【0029】
周辺回路チップ３０の上面３００には、ボンディングパッドＰＤ１１の他、ボンディングパッドＰＤ１２が設けられている。ボンディングパッドＰＤ１２は、ビアＶ１３、導電層Ｄ１２、ビアＶ１２、導電層Ｄ１１、及びビアＶ１１を介してトランジスタＴｒ１２に電気的に接続されている。
【0030】
なお、本明細書では、例えばビアＶ１２と導電層Ｄ１２中の配線とを区別しているが、それらは一体化されていてもよい。他のビア及び導電層に関しても同様である。本実施形態では、ボンディングパッドＰＤ１１，ＰＤ１２が第２貼合電極に相当する。
導電層Ｄ１１，Ｄ１２の中の配線を介した接続は一例に過ぎない。周辺回路チップ３０では、上記で説明したような各種ビアＶ１１～Ｖ１３、導電層Ｄ１１，Ｄ１２の中の配線、並びにボンディングパッドＰＤ１１が他にも設けられている。図３では、便宜上、このような各種ビアＶ１１～Ｖ１３、導電層Ｄ１１，Ｄ１２の中の配線、並びにボンディングパッドＰＤ１１，ＰＤ１２の全てが必ずしも示されてはいない。
導電層Ｄ１１，Ｄ１２の中の配線を介した接続は一例に過ぎない。周辺回路チップ３０では、上記で説明したような各種ビアＶ１１～Ｖ１３、導電層Ｄ１１，Ｄ１２の中の配線、並びにボンディングパッドＰＤ１１が他にも設けられている。図３では、便宜上、このような各種ビアＶ１１～Ｖ１３、導電層Ｄ１１，Ｄ１２の中の配線、並びにボンディングパッドＰＤ１１，ＰＤ１２の全てが必ずしも示されてはいない。
【0031】
半導体基板ＳＢ１１と周辺回路チップ３０の上面との間には、層間絶縁層３１が設けられている。層間絶縁層３１は、例えばトランジスタＴｒ１１，Ｔｒ１２、各種ビアＶ１１～Ｖ１３、導電層Ｄ１１，Ｄ１２の中の配線、並びにボンディングパッドＰＤ１１，ＰＤ１２が設けられていない部分に設けられている。層間絶縁層３１は例えば酸素とシリコン（例えばＳｉＯ２）を含む。また、層間絶縁層３１は、さらに窒素または炭素を含んでもよい。
【0032】
１．３．２ セルチップの構造
セルチップ４０の底面４００は周辺回路チップ３０の上面３００に貼合されている。本実施形態では、セルチップ４０の底面４００が第１貼合面に相当し、周辺回路チップ３０の上面が第２貼合面に相当する。セルチップ４０は、メモリセルアレイ１１の一部として機能する積層体４１０を含む。より具体的には、積層体４１０に含まれるメモリピラーＰＬの各々が、例えば１つのＮＡＮＤストリングＮＳとして機能する。メモリピラーＰＬは、積層体４１０をＺ方向に貫通するように形成されている。
セルチップ４０の底面４００は周辺回路チップ３０の上面３００に貼合されている。本実施形態では、セルチップ４０の底面４００が第１貼合面に相当し、周辺回路チップ３０の上面が第２貼合面に相当する。セルチップ４０は、メモリセルアレイ１１の一部として機能する積層体４１０を含む。より具体的には、積層体４１０に含まれるメモリピラーＰＬの各々が、例えば１つのＮＡＮＤストリングＮＳとして機能する。メモリピラーＰＬは、積層体４１０をＺ方向に貫通するように形成されている。
【0033】
積層体４１０は、導電層４１１と絶縁層４１２とがＺ方向に交互に複数積層されている。導電層４１１は、Ｘ方向に延びるように板状に形成されている。導電層４１１は、窒素とチタン（例えばＴｉＮ）等を含むのバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層４１１は、例えばリン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。複数の導電層４１１は、例えばワード線及びこれに接続された複数のメモリトランジスタのゲート電極等として機能する。絶縁層４１２は酸素とシリコン（例えばＳｉＯ２）等を含む。本実施形態では、導電層４１１が第１導電層に相当し、絶縁層４１２が第１絶縁層に相当する。
【0034】
積層体４１０のＺ方向の上端及び下端の１つまたは複数の導電層４１１は、例えばソース側のセレクトゲート線ＳＧＳ及びドレイン側のセレクトゲート線ＳＧＤとして機能する。ソース側のセレクトゲート線ＳＧＳは積層体４１０の上方領域に設けられ、ドレイン側のセレクトゲート線ＳＧＤは積層体４１０の下方領域に設けられる。ソース側のセレクトゲート線ＳＧＳとドレイン側のセレクトゲート線ＳＧＤとの間に配置される導電層４１１はワード線ＷＬとして機能する。
【0035】
図４は、図３に示されるメモリピラーＰＬ周辺の断面構造を示した拡大断面図である。メモリピラーＰＬをＸＹ平面にて切断した場合、メモリピラーＰＬは、例えば円形又は楕円形の断面形状を有している。メモリピラーＰＬは、コア部８１、半導体層８２、及びゲート絶縁膜８３を有している。
【0036】
コア部８１は、メモリピラーＰＬの中心部分に設けられており、略円柱状に形成されている。コア部８１にはシリコンと酸素等を含む絶縁体が用いられている。
【0037】
半導体層８２は、略円筒状に形成されており、コア部８１の外周を囲うように設けられている。半導体層８２は例えばポリシリコン（Ｐｏlｙ－Ｓｉ）が用いられている。半導体層８２は、メモリセルトランジスタＭＴ等のチャネルが形成される部分である。
ゲート絶縁膜８３は、略円筒状に形成されており、半導体層８２の外周を囲うように設けられている。ゲート絶縁膜８３は、半導体層８２と導電層４１１との間に積層して配置されるトンネル絶縁膜８３１、電荷蓄積膜８３２、及びブロック絶縁膜８３３を有している。
ゲート絶縁膜８３は、略円筒状に形成されており、半導体層８２の外周を囲うように設けられている。ゲート絶縁膜８３は、半導体層８２と導電層４１１との間に積層して配置されるトンネル絶縁膜８３１、電荷蓄積膜８３２、及びブロック絶縁膜８３３を有している。
【0038】
トンネル絶縁膜８３１は半導体層８２の外周を覆うように設けられている。トンネル絶縁膜８３１には、例えばシリコン及び酸素を含む膜、又は、シリコン、酸素及び窒素を含む膜を用いる。トンネル絶縁膜８３１は、半導体層８２と電荷蓄積膜８３２との間の電位障壁として機能する。例えば半導体層８２から電荷蓄積膜８３２へ電子を注入するとき（書き込み動作のとき）には、電子がトンネル絶縁膜８３１の電位障壁を通過（トンネリング）する。また、半導体層８２から電荷蓄積膜８３２へ正孔を注入するとき（消去動作のとき）には、正孔がトンネル絶縁膜８３１の電位障壁を通過する。
【0039】
電荷蓄積膜８３２はトンネル絶縁膜８３１の外周を覆うように設けられている。電荷蓄積膜８３２は例えばシリコンと窒素を含む膜である。電荷蓄積膜８３２は、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積膜８３２において導電層４１１と半導体層８２との間に挟み込まれている部分は、メモリセルトランジスタＭＴの記憶領域として用いられる。
【0040】
ブロック絶縁膜８３３は電荷蓄積膜８３２の外周を覆うように設けられている。ブロック絶縁膜８３３は、導電層４１１からゲート絶縁膜８３への電荷のバックトネリングを抑制するための膜である。ブロック絶縁膜８３３は、例えばシリコンと酸素又は金属と酸素を含む膜である。金属と酸素を含む膜は、例えばアルミニウム酸化物を含む膜である。
【0041】
導電層４１１の外周はバリア絶縁膜４１３により覆われている。バリア絶縁膜４１３は、例えば導電層４１１にタングステンを用いる場合、シリコンと窒素を含む膜とチタンを含む膜との積層構造膜が選ばれる。バリア絶縁膜４１３に代えてチタンと窒素を含む膜等の導電体膜が用いられていてもよい。
【0042】
メモリピラーＰＬにおいて各導電層４１１の内側に位置する部分、換言すれば導電層４１１との交差部分はトランジスタとして機能する。すなわち、メモリピラーＰＬでは、その長手方向に沿って複数のトランジスタが電気的に直列に接続された状態になっている。各導電層４１１は各トランジスタのゲートとして機能する。半導体層８２は各トランジスタのチャネルとして機能する。
【0043】
メモリピラーＰＬの長手方向に沿って直列に並ぶ各トランジスタの一部は、図２に示される複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両端にそれぞれ設けられるトランジスタは、図２に示される選択トランジスタＳＴ１，ＳＴ２としてそれぞれ機能する。
【0044】
図３に示されるように、セルチップ４０の底面４００にはボンディングパッドＰＤ２１が設けられている。ボンディングパッドＰＤ２１は周辺回路チップ３０のボンディングパッドＰＤ１１の上面に接合されている。ボンディングパッドＰＤ２１のそれぞれの底面は、セルチップ４０の底面４００の一部を構成しており、セルチップ４０の底面４００とＺ方向で実質的に同じ位置にある。ボンディングパッドＰＤ２１は例えば銅（Ｃｕ）等の金属材料を含む。
【0045】
ボンディングパッドＰＤ２１の上面にはビアＶ２１が設けられている。ビアＶ２１の上面は導電層Ｄ２１の中の所定の配線に接続されている。導電層Ｄ２１の中の所定の配線の上面にはビアＶ２２が設けられている。ビアＶ２２の上面は導電層Ｄ２２の中の所定の配線に接続されている。導電層Ｄ２２の中の所定の配線の上面にはビアＶ２３が設けられている。ビアＶ２３の上面は積層体４１０の所定のメモリピラーＰＬの下端に接続している。導電層Ｄ２２の中の配線のうち、ビアＶ２３に電気的に接続される配線はビット線ＢＬの一部として機能する。導電層Ｄ２２のうち、ビット線ＢＬとして機能する部分はＹ方向に延びるように形成されている。
【0046】
積層体４１０の端部には階段部４１４が形成されている。階段部４１４においてワード線ＷＬとして機能する導電層４１１は、コンタクトＣ２０、導電層Ｄ２２、ビアＶ２２、導電層Ｄ２１、及びビアＶ２１を介してボンディングパッドＰＤ２２に電気的に接続されている。ボンディングパッドＰＤ２２の底面は、セルチップ４０の底面４００の一部を構成しており、セルチップ４０の底面４００とＺ方向において実質的に同じ位置にある。
【0047】
図５は、図３のＶ－Ｖ線に沿った断面構造を示す断面図である。図５に示されるように、積層体４１０の一部はブロック間絶縁層１０６によりＸ方向に分断されている。ブロック間絶縁層１０６により分断された各部分は、図２に示されるブロックＢＬＫを構成している。本実施形態では、ブロック間絶縁層１０６が第２絶縁層に相当する。
【0048】
【0049】
半導体層１００は、例えばリン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層である。なお、半導体層１００と絶縁層１０１との間には、例えばタングステン（Ｗ）等の金属又はタングステンシリサイド（ＷＳｉ）等のシリサイドが設けられていても良い。絶縁層１０１は、例えば酸素とシリコン（例えばＳｉＯ２）等を含む絶縁層である。絶縁層１０１は、例えば半導体層１００の上面を全面にわたって覆っている。絶縁層１０２は、例えばポリイミド等を含むパッシベーション層である。
【0050】
セルチップ４０において、各ボンディングパッドＰＤ２１，ＰＤ２２、各ビアＶ２１～Ｖ２３、各導電層Ｄ２１，Ｄ２２、及び積層体４１０等が設けられていない部分の少なくとも一部には、層間絶縁層４４が設けられている。層間絶縁層４４は例えば酸素とシリコンを含む。また、層間絶縁層４４は、さらに窒素または炭素を含んでもよい。
【0051】
１．３．３ ボンディングパッドの構造
次に、ボンディングパッドの構造について具体的に説明する。なお、周辺回路チップ３０のボンディングパッドＰＤ１１及びセルチップ４０のボンディングパッドＰＤ２１の接合構造と、周辺回路チップ３０のボンディングパッドＰＤ１２及びセルチップ４０のボンディングパッドＰＤ２２の接合構造とは同一又は類似であるため、以下では、周辺回路チップ３０のボンディングパッドＰＤ１１及びセルチップ４０のボンディングパッドＰＤ２１の接合構造について代表して説明する。
次に、ボンディングパッドの構造について具体的に説明する。なお、周辺回路チップ３０のボンディングパッドＰＤ１１及びセルチップ４０のボンディングパッドＰＤ２１の接合構造と、周辺回路チップ３０のボンディングパッドＰＤ１２及びセルチップ４０のボンディングパッドＰＤ２２の接合構造とは同一又は類似であるため、以下では、周辺回路チップ３０のボンディングパッドＰＤ１１及びセルチップ４０のボンディングパッドＰＤ２１の接合構造について代表して説明する。
【0052】
図６は、セルチップ４０のボンディングパッドＰＤ２１およびダミーパッドＤＰの周辺の断面構造を示す断面図である。図６に示されるように、層間絶縁層３１は絶縁層３１ａ～３１ｆを含んでいる。各絶縁層３１ａ，３１ｃ，３１ｅは、例えばｄＴＥＯＳを用いて形成されたシリコンと酸素（例えばＳｉＯ２）を含む絶縁層である。絶縁層３１ｂは、Ｚ方向において２つの絶縁層３１ａ，３１ｃの間に挟み込まれるように配置されている。絶縁層３１ｄは、Ｚ方向において２つの絶縁層３１ｃ，３１ｅの間に挟み込まれるように配置されている。絶縁層３１ｆは、Ｚ方向において絶縁層３１ｅの下方に配置されている。絶縁層３１ｂ，３１ｄ，３１ｆは、例えばシリコンと窒素（例えばＳｉＮ）を含む絶縁層である。
【0053】
絶縁層３１ａ，３１ｂには、絶縁層３１ａの上面に開口する形で凹部３２が形成されている。絶縁層３１ｃ，３１ｄには、凹部３２の底面に開口する形で凹部３３が形成されている。絶縁層３１ｅ，３１ｆには、凹部３３の底面に開口する形で凹部３４が形成されている。
【0054】
凹部３２にはボンディングパッドＰＤ１１が埋め込まれている。ボンディングパッドＰＤ１１は、バリアメタル層ＰＤ１１ａと、パッド材層ＰＤ１１ｂとを含んでいる。バリアメタル層ＰＤ１１ａは凹部３２の内壁面及び底面に薄膜状に形成されている。バリアメタル層ＰＤ１１ａの外側には絶縁層３１ａ，３１ｂが設けられている。パッド材層ＰＤ１１ｂはバリアメタル層ＰＤ１１ａを介して凹部３２の内部に設けられている。本実施形態では、ボンディングパッドＰＤ１１が第２貼合電極及び第２パッドに相当する。
【0055】
凹部３３にはビアＶ１３が埋め込まれている。ビアＶ１３は、バリアメタル層Ｖ１３ａと、ビア材層Ｖ１３ｂとを含んでいる。バリアメタル層Ｖ１３ａは、凹部３３の内壁面、及びビアＶ１３と導電層Ｄ１２との境界部分に薄膜状に形成されている。バリアメタル層Ｖ１３ａの外側には絶縁層３１ｃ，３１ｄが設けられている。ビア材層Ｖ１３ｂは、バリアメタル層Ｖ１３ａを介して凹部３３の内部に埋め込まれている。本実施形態では、導電層Ｄ１２が第３導電層に相当し、ビアＶ１３が第２ビアに相当する。
【0056】
凹部３４には導電層Ｄ１２が埋め込まれている。導電層Ｄ１２は、バリアメタル層Ｄ１２ａと、導電材層Ｄ１２ｂとを含んでいる。バリアメタル層Ｄ１２ａは凹部３４の内壁面に薄膜状に形成されている。導電材層Ｄ１２ｂは、バリアメタル層Ｄ１２ａを介して凹部３４の内部に埋め込まれている。
【0057】
層間絶縁層４４は、層間絶縁層３１と同様に、絶縁層４４ａ～４４ｆを含んでいる。各絶縁層４４ａ，４４ｃ，４４ｅは、例えばｄＴＥＯＳを用いて形成されたシリコンと酸素（例えばＳｉＯ２）を含む絶縁層である。絶縁層４４ｂは、Ｚ方向において２つの絶縁層４４ａ，４４ｃの間に挟み込まれるように配置されている。絶縁層４４ｄは、Ｚ方向において２つの絶縁層４４ｃ，４４ｅの間に挟み込まれるように配置されている。絶縁層４４ｆは、Ｚ方向において絶縁層４４ｅの上方に配置されている。絶縁層４４ｂ，４４ｄ，４４ｆは、例えばシリコンと窒素（例えばＳｉＮ）を含む絶縁層である。
【0058】
絶縁層４４ａ，４４ｂには、絶縁層４４ａの底面に開口する形で凹部４５が形成されている。絶縁層４４ｃ，４４ｄには、凹部４５の底面に開口する形で凹部４６が形成されている。絶縁層４４ｅには、凹部４６の底面に開口する形で凹部４７が形成されている。
【0059】
凹部４５にはボンディングパッドＰＤ２１が埋め込まれている。ボンディングパッドＰＤ２１は、バリアメタル層ＰＤ２１ａと、パッド材層ＰＤ２１ｂとを含んでいる。バリアメタル層ＰＤ２１ａは凹部４５の内壁面及び底面に薄膜状に形成されている。バリアメタル層ＰＤ２１ａの外側には絶縁層４４ａ，４４ｂが設けられている。パッド材層ＰＤ２１ｂは、バリアメタル層ＰＤ２１ａを介して凹部４５の内部に設けられている。パッド材層ＰＤ２１ｂは、その下方に設けられるパッド材層ＰＤ１１ｂに接合されている。すなわち、ボンディングパッドＰＤ１１及びボンディングパッドＰＤ２１は電気的に接続されている。本実施形態では、ボンディングパッドＰＤ２１が第１貼合電極及び第１パッドに相当する。
【0060】
凹部４６にはビアＶ２１が埋め込まれている。ビアＶ２１は、バリアメタル層Ｖ２１ａと、ビア材層Ｖ２１ｂとを含んでいる。バリアメタル層Ｖ２１ａは、凹部４６の内壁面、及びビアＶ２１と導電層Ｄ２１との境界部分に薄膜状に形成されている。バリアメタル層Ｖ２１ａの外側には絶縁層４４ｃ，４４ｄが設けられている。ビア材層Ｖ２１ｂは、バリアメタル層Ｖ２１ａを介して凹部４６の内部に埋め込まれている。本実施形態では、ビアＶ２１が第１ビアに相当する。
【0061】
凹部４７には導電層Ｄ２１が埋め込まれている。導電層Ｄ２１は、バリアメタル層Ｄ２１ａと、導電材層Ｄ２１ｂとを含んでいる。バリアメタル層Ｄ２１ａは凹部４７の内壁面に薄膜状に形成されている。導電材層Ｄ２１ｂは、バリアメタル層Ｄ２１ａを介して凹部４７の内部に埋め込まれている。本実施形態では、導電層Ｄ２１が第２導電層に相当する。
【0062】
周辺回路チップ３０には、その上面３００に開口するように凹部３５が更に形成されている。凹部３５にはパッドＰＤ１３が埋め込まれている。パッドＰＤ１３は、ボンディングパッドＰＤ１１と同様に、バリアメタル層ＰＤ１３ａと、パッド材層ＰＤ１３ｂとを含んでいる。パッドＰＤ１３は、ボンディングパッドＰＤ１１と異なり、導電層Ｄ１２に接続されていない。なお、パッドＰＤ１３は、図３及び図５に図示されていない。
【0063】
セルチップ４０には、その底面４００に開口するように凹部４８が更に形成されている。凹部４８にはパッドＰＤ２３が埋め込まれている。パッドＰＤ２３は、ボンディングパッドＰＤ２１と同様に、バリアメタル層ＰＤ２３ａと、パッド材層ＰＤ２３ｂとを含んでいる。パッドＰＤ２３は、ボンディングパッドＰＤ２１と異なり、導電層Ｄ２１に接続されていない。なお、パッドＰＤ２３は、図３及び図５に図示されていない。
【0064】
パッドＰＤ１３のパッド材層ＰＤ１３ｂとパッドＰＤ２３のパッド材層ＰＤ２３ｂとは互いに接合されている。上述の通り、パッドＰＤ１３，ＰＤ２３は導電層Ｄ１２，Ｄ２１に電気的に接続されていないため、以下ではパッドＰＤ１３，ＰＤ２３は「ダミーパッド」と称する。
【0065】
各バリアメタル層Ｄ１２ａ，Ｖ１３ａ，ＰＤ１１ａ，ＰＤ１３ａ，ＰＤ２１ａ，ＰＤ２３ａ，Ｖ２１ａ，Ｄ２１ａは、例えばＴｉ（チタン）またはＴａ（タンタル）を含む金属層である。パッド材層ＰＤ１１ｂ，ＰＤ１３ｂ，ＰＤ２１ｂ，ＰＤ２３ｂ、ビア材層Ｖ１３ｂ，Ｖ２１ｂ、及び導電材層Ｄ１２ｂ，Ｄ２１ｂは、例えばＣｕを含む金属層である。 以下では、互いに接合されるボンディングパッドＰＤ１１，ＰＤ２１をまとめて「ボンディングパッドＢＰ」と称する。また、互いに接合されているダミーパッドＰＤ１３，ＰＤ２３をまとめて「ダミーパッドＤＰ」と称する。本実施形態では、ボンディングパッドＢＰが接合電極に相当し、ダミーパッドＤＰがダミー電極に相当する。
【0066】
図７は、図６のＶＩＩ－ＶＩＩ線に沿った断面構造、換言すればセルチップ４０の底面４００の構造を示す断面図である。図７に示されるように、ボンディングパッドＢＰ及びダミーパッドＤＰは、Ｚ方向に直交する断面形状が多角形状、具体的には四角形状に形成されている。より詳細には、ボンディングパッドＢＰは、互いに対向する２辺Ｓ１１，Ｓ１２がＸ方向に平行であり、且つ外に対向する他の２辺Ｓ１３，Ｓ１４がＹ方向に平行な四角形状に形成されている。ダミーパッドＤＰも同様である。
【0067】
セルチップ４０には、複数のブロック間絶縁層１０６ａ，１０６ｂがＹ方向に所定の間隔をあけて配置されている。各ブロック間絶縁層１０６ａ，１０６ｂはＸ方向に延びるように形成されている。
【0068】
ブロック間絶縁層１０６ａ，１０６ｂの間にはボンディングパッド配置領域Ａ１０が設けられている。ボンディングパッド配置領域Ａ１０には複数のボンディングパッドＢＰａがＸ方向及びＹ方向において千鳥状に配置されている。複数のボンディングパッドＢＰａはＸ方向において所定のピッチＰｘ１０で配置されている。複数のボンディングパッドＢＰａはＹ方向において所定のピッチＰｙ１０で配置されている。ピッチＰｘ１０及びピッチＰｙ１０は例えば互いに同一の値に設定されている。
【0069】
Ｙ方向においてブロック間絶縁層１０６ａに対してボンディングパッドＢＰａが設けられる部分とは反対側の部分にはボンディングパッド配置領域Ａ１１が設けられている。ボンディングパッド配置領域Ａ１１には、ボンディングパッド配置領域Ａ１０と同様に、複数のボンディングパッドＢＰｂが千鳥状に配置されている。
【0070】
Ｙ方向においてボンディングパッド配置領域Ａ１１に対してブロック間絶縁層１０６ａが設けられる部分とは反対側の部分にはダミーパッド配置領域Ａ２１が設けられている。ダミーパッド配置領域Ａ２１には複数のダミーパッドＤＰａが設けられている。ダミーパッドＤＰａはＸ方向及びＹ方向において千鳥状に配置されている。複数のダミーパッドＤＰａはＸ方向において所定のピッチＰｘ１１で配置されている。複数のダミーパッドＤＰａはＹ方向いおいて所定のピッチＰｙ１１で配置されている。ピッチＰｘ１１及びピッチＰｙ１１は例えば互いに異なる値に設定されている。
【0071】
Ｙ方向においてブロック間絶縁層１０６ｂに対してボンディングパッドＢＰａが設けられている部分とは反対側の部分にはボンディングパッド配置領域Ａ１２が設けられている。ボンディングパッド配置領域Ａ１２には、ボンディングパッド配置領域Ａ１０と同様に、複数のボンディングパッドＢＰｃが千鳥状に配置されている。
【0072】
Ｙ方向においてボンディングパッド配置領域Ａ１２に対してブロック間絶縁層１０６ｂが設けられる部分とは反対側の部分にはダミーパッド配置領域Ａ２２が設けられている。ダミーパッド配置領域Ａ２２には、ダミーパッド配置領域Ａ２１と同様に、複数のダミーパッドＤＰｂが千鳥状に配置されている。
【0073】
図７には、ボンディングパッド配置領域Ａ１０に配置される複数のボンディングパッドＢＰａのうち、ブロック間絶縁層１０６ａと隣り合って配置されるボンディングパッドＢＰａが符号ＢＰａ１０で示されている。また、ボンディングパッド配置領域Ａ１１に配置される複数のボンディングパッドＢＰｂのうち、ブロック間絶縁層１０６ａと隣り合って配置されるボンディングパッドＢＰｂが符号ＢＰｂ１０で示されている。複数のボンディングパッドＢＰａ１０及び複数のボンディングパッドＢＰｂ１０はＸ方向及びＹ方向において千鳥状に配置されている。複数のボンディングパッドＢＰａ１０及び複数のボンディングパッドＢＰｂ１０はＸ方向において所定のピッチＰｘ１０で配置されている。複数のボンディングパッドＢＰａ１０及び複数のボンディングパッドＢＰｂ１０はＹ方向において所定のピッチＰｙ１０で配置されている。この場合、ボンディングパッドＢＰａ１０が第１接合電極に相当し、ボンディングパッドＢＰｂ１０が第２接合電極に相当する。
【0074】
図７には、ボンディングパッド配置領域Ａ１０に配置される複数のボンディングパッドＢＰａのうち、ブロック間絶縁層１０６ｂと隣り合って配置されるボンディングパッドが符号ＢＰａ１１で示されている。また、ボンディングパッド配置領域Ａ１２に配置される複数のボンディングパッドＢＰｃのうち、ブロック間絶縁層１０６ｂと隣り合って配置されるボンディングパッドＢＰｃが符号ＢＰｃ１０で示されている。複数のボンディングパッドＢＰａ１１及び複数のボンディングパッドＢＰｃ１０も、ボンディングパッドＢＰａ１０，ＢＰｂ１０と同様に、Ｘ方向及びＹ方向において千鳥状に配置されている。この場合、ボンディングパッドＢＰａ１１が第１接合電極に相当し、ボンディングパッドＢＰｃ１０が第２接合電極に相当する。
【0075】
１．４ 本実施形態の半導体記憶装置の作用及び効果
図８は、比較例の半導体記憶装置２００の断面構造を示したものである。図８に示される比較例の半導体記憶装置２００では、ボンディングパッド配置領域Ａ１０に配置される複数のボンディングパッドＢＰａ１０と、ボンディングパッド配置領域Ａ１１に配置される複数のボンディングパッドＢＰｂ１０とがＹ方向に隣り合うようにしてそれぞれ配置されている。このような配置の場合、ボンディングパッドＢＰａ１０とボンディングパッドＢＰｂ１０とが近接して配置されることになる。そのため、例えば図８に二点鎖線で示される領域Ａ３０におけるボンディングパッドＢＰａ１０，ＢＰｂ１０の被覆率が大きくなる。なお、被覆率は、二点鎖線で示される領域の全面積に対してボンディングパッドＢＰａ１０，ＢＰｂ１０等のパッドの面積が占める率である。ボンディングパッドＢＰａ１０，ＢＰｂ１０の被覆率が大きくなると、例えばセルチップ４０の底面４００をＣＭＰ（Chemical Mechanical Polishing）等を用いて研磨する際に、層間絶縁層４４において、ボンディングパッドＢＰａ１０とボンディングパッドＢＰｂ１０との間に配置されている領域Ａ３１が、より大きく削られる可能性がある。ＣＭＰ等を用いて周辺回路チップ３０の上面３００を研磨する際にも同様の課題が発生する可能性がある。領域Ａ３１がより大きく削られた場合、その部分にボイドが形成されて、製品不良となる可能性がある。
図８は、比較例の半導体記憶装置２００の断面構造を示したものである。図８に示される比較例の半導体記憶装置２００では、ボンディングパッド配置領域Ａ１０に配置される複数のボンディングパッドＢＰａ１０と、ボンディングパッド配置領域Ａ１１に配置される複数のボンディングパッドＢＰｂ１０とがＹ方向に隣り合うようにしてそれぞれ配置されている。このような配置の場合、ボンディングパッドＢＰａ１０とボンディングパッドＢＰｂ１０とが近接して配置されることになる。そのため、例えば図８に二点鎖線で示される領域Ａ３０におけるボンディングパッドＢＰａ１０，ＢＰｂ１０の被覆率が大きくなる。なお、被覆率は、二点鎖線で示される領域の全面積に対してボンディングパッドＢＰａ１０，ＢＰｂ１０等のパッドの面積が占める率である。ボンディングパッドＢＰａ１０，ＢＰｂ１０の被覆率が大きくなると、例えばセルチップ４０の底面４００をＣＭＰ（Chemical Mechanical Polishing）等を用いて研磨する際に、層間絶縁層４４において、ボンディングパッドＢＰａ１０とボンディングパッドＢＰｂ１０との間に配置されている領域Ａ３１が、より大きく削られる可能性がある。ＣＭＰ等を用いて周辺回路チップ３０の上面３００を研磨する際にも同様の課題が発生する可能性がある。領域Ａ３１がより大きく削られた場合、その部分にボイドが形成されて、製品不良となる可能性がある。
【0076】
この点、本実施形態の半導体記憶装置１では、図７に示されるように、ブロック間絶縁層１０６ａを挟んで配置される複数のボンディングパッドＢＰａ１０及び複数のボンディングパッドＢＰｂ１０がＸ方向及びＹ方向において互いに千鳥状に配置されている。換言すれば、複数のボンディングパッドＢＰａ１０及び複数のボンディングパッドＢＰｂ１０は、Ｘ方向において交互に設けられ、且つＹ方向において交互に設けられている。
この構成によれば、図７に二点鎖線で示される領域Ａ３０におけるボンディングパッドＢＰａ１０，ＢＰｂ１０の被覆率を小さくすることができる。結果的に、領域Ａ３０にボイドが形成されることを抑制することが可能となる。
この構成によれば、図７に二点鎖線で示される領域Ａ３０におけるボンディングパッドＢＰａ１０，ＢＰｂ１０の被覆率を小さくすることができる。結果的に、領域Ａ３０にボイドが形成されることを抑制することが可能となる。
【0077】
２ 第２実施形態
次に、半導体記憶装置１の第２実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
次に、半導体記憶装置１の第２実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
【0078】
２．１ ボンディングパッドの構造
図９は、本実施形態のセルチップ４０のボンディングパッドＰＤ２１の周辺の断面構造を示す断面図である。図１０は、図６のＶＩＩ－ＶＩＩ線に沿った断面構造に相当する、本実施形態のセルチップ４０の断面構造を示す断面図である。図９に示されるように、本実施形態の周辺回路チップ３０には、ボンディングパッドＰＤ１１が設けられていない。周辺回路チップ３０の上面３００にはビアＶ１３が露出している。ビアＶ１３はセルチップ４０のボンディングパッドＰＤ２１に接合されている。本実施形態では、ボンディングパッドＢＰは、ビアＶ１３とボンディングパッドＰＤ２１とを含む。本実施形態では、ビアＶ１３が第２貼合電極に相当する。
図９は、本実施形態のセルチップ４０のボンディングパッドＰＤ２１の周辺の断面構造を示す断面図である。図１０は、図６のＶＩＩ－ＶＩＩ線に沿った断面構造に相当する、本実施形態のセルチップ４０の断面構造を示す断面図である。図９に示されるように、本実施形態の周辺回路チップ３０には、ボンディングパッドＰＤ１１が設けられていない。周辺回路チップ３０の上面３００にはビアＶ１３が露出している。ビアＶ１３はセルチップ４０のボンディングパッドＰＤ２１に接合されている。本実施形態では、ボンディングパッドＢＰは、ビアＶ１３とボンディングパッドＰＤ２１とを含む。本実施形態では、ビアＶ１３が第２貼合電極に相当する。
【0079】
本実施形態の半導体記憶装置１には、ダミーパッドＤＰが設けられていない点で第１実施形態の半導体記憶装置１と異なる。したがって、図１０に示されるように、ダミーパッド配置領域Ａ２１，Ａ２２にダミーパッドＤＰａ，ＤＰｂが配置されていない。
【0080】
２．２ 本実施形態の半導体記憶装置の作用及び効果
第１実施形態の半導体記憶装置１では、図６及び図７に示されるように、セルチップ４０の底面４００及び周辺回路チップ３０の上面３００が互いに貼合される部分にダミーパッドＤＰが設けられている。これに対して、本実施形態の半導体記憶装置１では、図９及び図１０に示されるように、セルチップ４０の底面４００及び周辺回路チップ３０の上面３００が互いに貼合される部分にダミーパッドＤＰが設けられていない。
第１実施形態の半導体記憶装置１では、図６及び図７に示されるように、セルチップ４０の底面４００及び周辺回路チップ３０の上面３００が互いに貼合される部分にダミーパッドＤＰが設けられている。これに対して、本実施形態の半導体記憶装置１では、図９及び図１０に示されるように、セルチップ４０の底面４００及び周辺回路チップ３０の上面３００が互いに貼合される部分にダミーパッドＤＰが設けられていない。
【0081】
この構成によれば、ダミーパッド配置領域Ａ２２にダミーパッドＤＰが配置されていないことから、例えばボンディングパッドＢＰｃが配置されるボンディングパッド配置領域Ａ１２におけるパッドの被覆率と、ダミーパッド配置領域Ａ２２におけるパッドの被覆率との差である被覆率差を大きくすることができる。これにより、セルチップ４０と周辺回路チップ３０との貼合面にボイドが形成されることを更に抑制できる。
【0082】
（第１変形例）
次に、第２実施形態の半導体記憶装置１の第１変形例について説明する。
次に、第２実施形態の半導体記憶装置１の第１変形例について説明する。
【0083】
図１１は、図６のＶＩＩ－ＶＩＩ線に沿った断面構造に相当する、本実施形態のセルチップ４０の断面構造を示す断面図である。図１１に示されるように、本変形例のボンディングパッドＢＰは、Ｚ方向に直交する断面形状が、互いに対向する２辺Ｓ１１，Ｓ１２がＸ方向に対して４５度の角度で交差し、且つ互いに対向する他の２辺Ｓ１３，Ｓ１４がＹ方向に対して４５度の角度で交差する四角形状に形成されている。
【0084】
この構成によれば、複数のボンディングパッドＢＰのうち、例えば隣接して配置されるボンディングパッドＢＰ３０とボンディングパッドＢＰ３１との間の距離を広げることができるため、ボンディングパッドＢＰ３０とボンディングパッドＢＰ３１との間の領域にボイドが形成されることを抑制できる。
【0085】
（第２変形例）
次に、第２実施形態の半導体記憶装置１の第２変形例について説明する。
次に、第２実施形態の半導体記憶装置１の第２変形例について説明する。
【0086】
図１２は、図６のＶＩＩ－ＶＩＩ線に沿った断面構造に相当する、本実施形態のセルチップ４０の断面構造を示す断面図である。図１２に示されるように、本変形例のボンディングパッドＢＰは、Ｚ方向に直交する断面形状が円形状になるように形成されている。この構成によれば、複数のボンディングパッドＢＰのうち、例えば隣接して配置されるボンディングパッドＢＰ３０とボンディングパッドＢＰ３１との間の距離を広げることができるため、ボンディングパッドＢＰ３０とボンディングパッドＢＰ３１との間の領域にボイドが形成されることを抑制できる。
【0087】
（第３変形例）
次に、第２実施形態の半導体記憶装置１の第３変形例について説明する。
次に、第２実施形態の半導体記憶装置１の第３変形例について説明する。
【0088】
図１３は、図６のＶＩＩ－ＶＩＩ線に沿った断面構造に相当する、本実施形態のセルチップ４０の断面構造を示す断面図である。図１３に示されるように、本変形例の半導体記憶装置１では、ピッチＰｘ１０とピッチＰｙ１０とが異なる値に設定されている。このような構成であっても、第２実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることができる。
【0089】
３ 他の実施形態
本開示は上記の具体例に限定されるものではない。
例えば図５に示されるブロック間絶縁層１０６は、積層体４１０をＺ方向に切断、より詳細にはセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する導電層４１１の全てを切断するように形成されていた。これに代えて、ブロック間絶縁層１０６は、セレクトゲート線ＳＧＤとして機能する導電層４１１のみを切断するように積層体４１０に形成されていてもよい。
本開示は上記の具体例に限定されるものではない。
例えば図５に示されるブロック間絶縁層１０６は、積層体４１０をＺ方向に切断、より詳細にはセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する導電層４１１の全てを切断するように形成されていた。これに代えて、ブロック間絶縁層１０６は、セレクトゲート線ＳＧＤとして機能する導電層４１１のみを切断するように積層体４１０に形成されていてもよい。
【0090】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0091】
ＢＰ：ボンディングパッド（接合電極）、ＢＰａ１０：ボンディングパッド（第１接合電極）、ＢＰａ１１：ボンディングパッド（第１接合電極）、ＢＰｂ１０：ボンディングパッド（第２接合電極）、ＢＰｃ１０：ボンディングパッド（第２接合電極）、Ｄ１２：導電層（第３導電層）、Ｄ２１：導電層（第２導電層）、ＰＬ：メモリピラー、ＰＤ１１：ボンディングパッド（第２貼合電極、第２パッド）、ＰＤ２１：ボンディングパッド（第１貼合電極、第１パッド）、Ｖ１３：ビア（第２ビア、第２貼合電極）、Ｖ２１：ビア（第１ビア）、１：半導体記憶装置、３０：周辺回路チップ（第２チップ）、４０：セルチップ（第１チップ）、１０６：ブロック間絶縁層（第２絶縁層）、４１０：積層体、４１１：導電層（第１導電層）、４１２：絶縁層（第１絶縁層）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】