IP Force 特許公報掲載プロジェクト 2022.1.31 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 東芝メモリ株式会社の特許一覧

<>
  • 特開-半導体記憶装置 図1
  • 特開-半導体記憶装置 図2
  • 特開-半導体記憶装置 図3
  • 特開-半導体記憶装置 図4
  • 特開-半導体記憶装置 図5
  • 特開-半導体記憶装置 図6
  • 特開-半導体記憶装置 図7
  • 特開-半導体記憶装置 図8
  • 特開-半導体記憶装置 図9
  • 特開-半導体記憶装置 図10
  • 特開-半導体記憶装置 図11
  • 特開-半導体記憶装置 図12
  • 特開-半導体記憶装置 図13
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025016148
(43)【公開日】2025-01-31
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
   H10B 43/50 20230101AFI20250124BHJP
   H10D 88/00 20250101ALI20250124BHJP
   H10B 43/20 20230101ALI20250124BHJP
   H10B 43/27 20230101ALI20250124BHJP
   H10D 30/68 20250101ALI20250124BHJP
   H01L 21/02 20060101ALI20250124BHJP
   H01L 21/3205 20060101ALI20250124BHJP
【FI】
H10B43/50
H01L27/00 301C
H01L27/00 301B
H10B43/20
H10B43/27
H01L29/78 371
H01L21/02 B
H01L21/88 T
【審査請求】未請求
【請求項の数】12
【出願形態】OL
(21)【出願番号】P 2023119236
(22)【出願日】2023-07-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】岩下 康紀
(72)【発明者】
【氏名】加藤 久詞
(72)【発明者】
【氏名】蘆立 浩明
(72)【発明者】
【氏名】田上 政由
【テーマコード(参考)】
5F033
5F083
5F101
【Fターム(参考)】
5F033HH04
5F033HH11
5F033HH19
5F033HH28
5F033HH33
5F033LL04
5F033MM01
5F033MM12
5F033MM13
5F033MM21
5F033NN06
5F033NN07
5F033QQ48
5F033RR04
5F033RR06
5F033RR22
5F033SS04
5F033UU01
5F033UU03
5F033VV01
5F033VV07
5F033VV16
5F033XX01
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA27
5F083JA03
5F083JA04
5F083JA32
5F083JA39
5F083JA40
5F083KA01
5F083KA03
5F083KA05
5F083KA11
5F083LA21
5F083MA01
5F083MA15
5F083PR03
5F083PR21
5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
(57)【要約】
【課題】ボイドの発生を抑制することが可能な半導体記憶装置が提供される。
【解決手段】半導体記憶装置は、第1チップと、第1チップに対して第1方向側に貼合される第2チップと、を備える。第1チップは、第2チップが貼合される第1貼合面に設けられる複数の第1貼合電極を有する。第2チップは、第1チップが貼合される第2貼合面に設けられる複数の第2貼合電極を有する。複数の第1貼合電極及び複数の第2貼合電極は、互いに接合されることにより複数の接合電極を形成する。複数の接合電極は、第2絶縁層に対して第3方向の一方側に隣り合って配置される接合電極を第1接合電極とし、第2絶縁層に対して第3方向の他方側に隣り合って配置される接合電極を第2接合電極とを含む。複数の第1接合電極及び複数の第2接合電極は、第2方向及び第3方向において互いに千鳥状に配置されている。
【選択図】図7
【特許請求の範囲】
【請求項1】
第1チップと、
前記第1チップに対して第1方向側に貼合される第2チップと、を備え、
前記第1チップは、
第1導電層及び第1絶縁層が前記第1方向に交互に複数積層される積層体と、
前記積層体を前記第1方向に貫通して、前記第1導電層との交差部分がメモリセルトランジスタとして機能するメモリピラーと、
前記第2チップが貼合される第1貼合面に設けられる複数の第1貼合電極と、を有し、
前記第2チップは、
前記第1チップが貼合される第2貼合面に設けられる複数の第2貼合電極を有し、
複数の前記第1貼合電極及び複数の前記第2貼合電極は、互いに接合されることにより複数の接合電極を形成し、
前記積層体は、前記第1方向に交差する第2方向に延びるように設けられ、前記積層体の少なくとも一部を前記第1方向及び前記第2方向の両方に交差する第3方向に分断するように第2絶縁層を有し、
複数の前記接合電極は、前記第2絶縁層に対して前記第3方向の一方側に隣り合って配置されて前記第2方向に所定の間隔をあけて配置される第1接合電極と、前記第2絶縁層に対して前記第3方向の他方側に隣り合って配置されて前記第2方向に所定の間隔をあけて配置される第2接合電極とを含み、
複数の前記第1接合電極及び複数の前記第2接合電極は、前記第2方向及び前記第3方向において互いに千鳥状に配置されている
半導体記憶装置。
【請求項2】
第1チップは、前記第1貼合電極と電気的に接続される第2導電層と、
前記第1貼合電極と前記第2導電層との間に設けられる第1ビアと、をさらに有し、
第2チップは、前記第2貼合電極と電気的に接続される第3導電層をさらに有し、
前記第2貼合電極は、前記第3導電層に接続される第2ビアである
請求項1に記載の半導体記憶装置。
【請求項3】
第1チップは、第2導電層と、
前記第1貼合電極と前記第2導電層との間に設けられる第1ビアと、をさらに有し、
第2チップは、第3導電層と、
前記第2貼合電極と前記第3導電層との間に設けられる第2ビアと、をさらに有する
請求項1に記載の半導体記憶装置。
【請求項4】
第1チップは、前記第1貼合電極と電気的に接続される第2導電層をさらに有し、
第2チップは、前記第2貼合電極と電気的に接続される第3導電層をさらに有し、
前記第1チップの前記第1貼合面及び前記第2チップの前記第2貼合面が互いに貼合される部分には、前記第2導電層、及び前記第3導電層に電気的に接続されていないダミー電極が更に設けられている
請求項1に記載の半導体記憶装置。
【請求項5】
第1チップは、前記第1貼合電極と電気的に接続される第2導電層をさらに有し、
第2チップは、前記第2貼合電極と電気的に接続される第3導電層をさらに有し、
前記第1チップの前記第1貼合面及び前記第2チップの前記第2貼合面が互いに貼合される部分には、前記第2導電層、及び前記第3導電層に電気的に接続されていないダミー電極が設けられていない
請求項1に記載の半導体記憶装置。
【請求項6】
複数の前記第1接合電極及び複数の前記第2接合電極は、前記第2方向及び第3方向において同一のピッチで千鳥状に配置されている
請求項1に記載の半導体記憶装置。
【請求項7】
複数の前記第1接合電極及び複数の前記第2接合電極は、前記第2方向及び第3方向において互いに異なるピッチで千鳥状に配置されている
請求項1に記載の半導体記憶装置。
【請求項8】
前記接合電極は、前記第1方向に直交する断面形状が多角形状に形成されている
請求項1に記載の半導体記憶装置。
【請求項9】
前記接合電極は、前記第1方向に直交する断面形状が四角形状に形成されている
請求項8に記載の半導体記憶装置。
【請求項10】
前記接合電極は、前記第1方向に直交する断面形状が、互いに対向する2辺が前記第2方向に平行であり、且つ互いに対向する他の2辺が前記第1方向に平行な四角形状に形成されている
請求項9に記載の半導体記憶装置。
【請求項11】
前記接合電極は、前記第1方向に直交する断面形状が、互いに対向する2辺が前記第1方向及び前記第2方向と交差し、且つ互いに対向する他の2辺が前記第1方向及び前記第2方向に交差する四角形状に形成されている
請求項9に記載の半導体記憶装置。
【請求項12】
前記接合電極は、前記第1方向に直交する断面形状が円形状に形成されている
請求項1に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルトランジスタが3次元状に配置されたNAND型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2021-048249号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、ボイドの発生を抑制することが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第1チップと、第1チップに対して第1方向側に貼合される第2チップと、を備える。第1チップは、第1導電層及び第1絶縁層が第1方向に交互に複数積層される積層体と、積層体を第1方向に貫通して、第1導電層との交差部分がメモリセルトランジスタとして機能するメモリピラーと、第2チップが貼合される第1貼合面に設けられる複数の第1貼合電極と、を有する。第2チップは、第1チップが貼合される第2貼合面に設けられる複数の第2貼合電極を有する。複数の第1貼合電極及び複数の第2貼合電極は、互いに接合されることにより複数の接合電極を形成する。積層体は、第1方向に交差する第2方向に延びるように設けられ、積層体の少なくとも一部を第1方向及び第2方向の両方に交差する第3方向に分断するように第2絶縁層を有する。複数の接合電極は、第2絶縁層に対して第3方向の一方側に隣り合って配置されて第2方向に所定の間隔をあけて配置される第1接合電極と、第2絶縁層に対して第3方向の他方側に隣り合って配置されて第2方向に所定の間隔をあけて配置される第2接合電極とを含む。複数の第1接合電極及び複数の第2接合電極は、第2方向及び第3方向において互いに千鳥状に配置されている。
【図面の簡単な説明】
【0006】
図1】第1実施形態のメモリシステムの概略構成を示すブロック図。
図2】第1実施形態の半導体記憶装置に含まれるメモリセルアレイの等価回路を示す回路図。
図3】第1実施形態の半導体記憶装置の断面構造を示す断面図。
図4】第1実施形態の半導体記憶装置のメモリピラー周辺の断面構造を示す拡大断面図。
図5図3のV-V線に沿った断面構造を示す断面図。
図6】第1実施形態のボンディングパッド及びダミーパッド周辺の断面構造を示す断面図。
図7図6のVII-VII線に沿った断面構造を示す断面図。
図8】比較例の半導体記憶装置の断面構造を示す断面図。
図9】第2実施形態のボンディングパッド周辺の断面構造を示す断面図。
図10】第2実施形態の半導体記憶装置の断面構造を示す断面図。
図11】第2実施形態の第1変形例の半導体記憶装置の断面構造を示す断面図。
図12】第2実施形態の第2変形例の半導体記憶装置の断面構造を示す断面図。
図13】第2実施形態の第3変形例の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
1 第1実施形態
第1実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、NAND型フラッシュメモリとして構成された不揮発性の記憶装置である。
【0009】
1.1 半導体記憶装置の構成
図1は、第1実施形態の半導体記憶装置1を含むメモリシステム3の概略構成の一例を示すブロック図である。半導体記憶装置1は外部のメモリコントローラ2により制御される。半導体記憶装置1とメモリコントローラ2との組み合わせはメモリシステム3を構成し得る。メモリシステム3は、例えばSDTMカードのようなメモリカード、又はSSD(Solid State Drive)等である。
【0010】
半導体記憶装置1とメモリコントローラ2との間の通信は例えばNANDインタフェース規格をサポートしている。半導体記憶装置1とメモリコントローラ2との間の通信では、例えばコマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、リードイネーブル信号REn、レディビジー信号RBn、及び入出力信号I/Oが使用される。
【0011】
入出力信号I/Oは、例えば8ビットの信号であり、コマンドCMD、アドレス情報ADD、及びデータDAT等を含み得る。以下、書込みデータ及び読出しデータのいずれにも参照符号DATを付して説明を行う。半導体記憶装置1は、入出力信号I/Oを介してメモリコントローラ2からコマンドCMD、アドレス情報ADD、及び書込みデータDATを受信する。
【0012】
コマンドラッチイネーブル信号CLEは、信号I/Oを介してコマンドCMDが送信される期間を半導体記憶装置1に通知するために使用される。アドレスラッチイネーブル信号ALEは、信号I/Oを介してアドレス情報ADDが送信される期間を半導体記憶装置1に通知するために使用される。ライトイネーブル信号WEnは、半導体記憶装置1による信号I/Oの入力を可能にするために使用される。リードイネーブル信号REnは、半導体記憶装置1による信号I/Oの出力を可能にするために使用される。レディビジー信号RBnは、半導体記憶装置1がレディ状態及びビジー状態のいずれにあるかをメモリコントローラ2に通知するために使用される。レディ状態では、半導体記憶装置1がメモリコントローラ2からのコマンドを受け付け可能である。ビジー状態では、半導体記憶装置1はメモリコントローラ2からのコマンドを、例外を除いて受け付けない。
【0013】
半導体記憶装置1はメモリセルアレイ11及び周辺回路PRCを含む。周辺回路PRCは、ロウデコーダ12、センスアンプ13、及びシーケンサ14を含む。メモリセルアレイ11はブロックBLK0~BLK(n-1)(nは1以上の整数)を含む。ブロックBLKは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位である。
【0014】
シーケンサ14は、受信されたコマンドCMDに基づいて半導体記憶装置1全体の動作を制御する。例えばシーケンサ14はロウデコーダ12及びセンスアンプ13等を制御して、書込み動作及び読出し動作等の各種動作を実行する。書込み動作では、半導体記憶装置1が受信した書込みデータDATがメモリセルアレイ11に記憶される。読出し動作では、メモリセルアレイ11から読出しデータDATが読み出される。
【0015】
ロウデコーダ12は、受信されたアドレス情報ADDに基づいて、読出し動作及び書込み動作等の各種動作を実行する対象の所定のブロックBLKを選択する。ロウデコーダ12は、選択したブロックBLKのワード線に電圧を転送する。
センスアンプ13は、受信されたアドレス情報ADDに基づいて、メモリコントローラ2とメモリセルアレイ11との間でのデータDATの転送動作を実行する。すなわち、センスアンプ13は、書込み動作において、受信された書込みデータDATを保持し、書込みデータDATに基づいてビット線に電圧を印加する。センスアンプ13は、読出し動作において、ビット線に電圧を印加して、メモリセルアレイ11に記憶されるデータを読出しデータDATとして読み出し、読出しデータDATをメモリコントローラ2に出力する。
【0016】
1.2 メモリセルアレイ11の構成
図2は、第1実施形態の半導体記憶装置1に含まれるメモリセルアレイ11の等価回路の一例を示した回路図である。メモリセルアレイ11の回路構成の一例として、メモリセルアレイ11の所定のブロックBLKの回路構成の一例が示されている。メモリセルアレイ11の他のブロックBLKはそれぞれ、例えば図2に示されるものと同様の回路構成を有する。
【0017】
ブロックBLKは例えば4つのストリングユニットSU0~SU3を含む。各ストリングユニットSUは複数のNANDストリングNSを含む。複数のNANDストリングNSは、m本のビット線BL0~BL(m-1)(mは1以上の整数)に1対1で対応付けられている。各NANDストリングNSは、対応付けられたビット線BLに接続され、例えばメモリセルトランジスタMT0~MT7、並びに選択トランジスタST1及びST2を含む。各メモリセルトランジスタMTは制御ゲート(以下、ゲートとも称する。)及び電荷蓄積層を含んでおり、データを不揮発に記憶することができる。選択トランジスタST1及びST2のそれぞれは、各種動作時における、選択トランジスタST1及びST2を含むNANDストリングNSの選択に使用される。
【0018】
各NANDストリングNSの選択トランジスタST1のドレインは、NANDストリングNSに対応付けられたビット線BLに接続されている。選択トランジスタST1のソースと、選択トランジスタST2のドレインとの間に、メモリセルトランジスタMT0~MT7が直列接続されている。選択トランジスタST2のソースはソース線SLに接続されている。
【0019】
ストリングユニットSU0~SU3に含まれるNANDストリングNSのそれぞれの選択トランジスタST1のゲートはセレクトゲート線SGD0~SGD3に共通して接続されている。ブロックBLKに含まれるNANDストリングNSのそれぞれの選択トランジスタST2のゲートはセレクトゲート線SGSに共通して接続されている。ブロックBLKに含まれるNANDストリングNSのそれぞれのメモリセルトランジスタMT0~MT7のゲートはワード線WL0~WL7に共通して接続されている。
【0020】
各ビット線BLは、ブロックBLKのストリングユニットSUのそれぞれに含まれる対応付けられたNANDストリングNSの選択トランジスタST1のドレインに接続されている。ソース線SLは、ブロックBLKに含まれるNANDストリングNSのそれぞれの選択トランジスタST2のソースに共通して接続されることにより、ブロックBLKのストリングユニットSU間で共有される。ソース線SLは、例えば異なるブロックBLKにおいても同様に接続されることにより、ブロックBLK間で共有される。
【0021】
1つのストリングユニットSUの中の、1つのワード線WLに共通して接続されるメモリセルトランジスタMTの集合は例えばセルユニットCUと称される。例えばセルユニットCU内のメモリセルトランジスタMTのそれぞれに保持される同位の1ビットのデータの集合を「1ページデータ」と称する。例えばMLC方式等により各メモリセルに複数ビットのデータが保持される場合には、1つのセルユニットCUには「1ページデータ」が複数保持され得る。
【0022】
以上、メモリセルアレイ11の回路構成について説明したが、メモリセルアレイ11の回路構成は上述したものに限定されない。例えば、各ブロックBLKが含むストリングユニットSUの個数を任意の個数に設計することも可能である。また、各NANDストリングNSが含むメモリセルトランジスタMT、並びに選択トランジスタST1及びST2のそれぞれの個数は任意の個数に設計することが可能である。ワード線WL、並びにセレクトゲート線SGD及びSGSのそれぞれの本数は、NANDストリングNS中のメモリセルトランジスタMT、並びに選択トランジスタST1及びST2の個数に基づいて変更することが可能である。NANDストリングNS中に、メモリセルトランジスタMTと同じ構造を持ち、有効なデータを記憶しないダミーのメモリセルトランジスタを含むことも可能である。
【0023】
1.3 半導体記憶装置1の構造
図3は、第1実施形態の半導体記憶装置1の断面構造の一例を示した断面図である。図3に示されるように、半導体記憶装置1は、周辺回路チップ30及びセルチップ40をZ方向に貼り合わせた構造を有している。周辺回路チップ30には周辺回路PRCが設けられている。セルチップ40には、メモリセルアレイ11の一部として機能する積層体410が設けられている。本実施形態では、セルチップ40が第1チップに相当し、周辺回路チップ30が第2チップに相当する。
【0024】
以下では、便宜上、周辺回路チップ30に含まれる半導体基板SB11を基準に方向を定義する。半導体基板SB11の所定の面に平行な例えば互いに直交する2方向をX方向及びY方向として定義する。半導体基板SB11の所定の面に交わり当該面を基準に周辺回路素子が形成される方向をZ方向として定義する。Z方向は、X方向及びY方向に直交するものとして説明するが、必ずしもこれに限定されない。以下、Z方向を「上」とし、Z方向と反対の方向を「下」として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。本実施形態では、Z方向が第1方向に相当し、X方向が、第1方向に交差する第2方向に相当し、Y方向が、第1方向及び第2方向の両方に直交する第3方向に相当する。
【0025】
1.3.1 周辺回路チップの構造
周辺回路チップ30の半導体基板SB11は例えばシリコン(Si)を含む。半導体基板SB11の上面には、周辺回路PRCに含まれる周辺回路素子としてのMOS(Meta l Oxide Semiconductor)トランジスタTr11,Tr12が複数設けられている。各トランジスタTr11,Tr12は、半導体基板SB11の上面に設けられるゲート絶縁体、ゲート絶縁体の上面に設けられるゲート電極、半導体基板SB11のうちのゲート絶縁体の下方の領域を挟む1対のソース/ドレイン領域を含む。
【0026】
トランジスタTr11,Tr12の上方には導電層D11,D12が設けられている。各導電層D11,D12は、互いに絶縁された複数の配線を含む。このような配線を介して、トランジスタTr11,Tr12のそれぞれのソース、ドレイン、及びゲートをそれぞれ他の構成要素に電気的に接続することが可能となっている。
【0027】
トランジスタTr11の所定のソース領域、ドレイン領域、及びゲート領域の上方にはビアV11が設けられている。ビアV11の上面は導電層D11中の所定の配線に接してい。導電層D11中の所定の配線の上面にはビアV12が設けられている。ビアV12の上面は導電層D12中の所定の配線に接している。導電層D12中の所定の配線の上面にはビアV13が設けられている。ビアV13の上面には導電層PD11が設けられている。
【0028】
導電層PD11は例えば銅(Cu)等の金属材料を含む。導電層PD11の上面は、周辺回路チップ30の上面300の一部を構成しており、周辺回路チップ30の上面300とZ方向で実質的に同じ位置にある。導電層PD11は、他のチップとの電気的な接続に用いられる電極パッドとして機能する。以下、周辺回路チップ30の上面300に設けられて電極パッドとして機能する導電体のことをボンディングパッドPD11と称する。また、このように電極パッドとして機能する導電体には符号PDを付する。
【0029】
周辺回路チップ30の上面300には、ボンディングパッドPD11の他、ボンディングパッドPD12が設けられている。ボンディングパッドPD12は、ビアV13、導電層D12、ビアV12、導電層D11、及びビアV11を介してトランジスタTr12に電気的に接続されている。
【0030】
なお、本明細書では、例えばビアV12と導電層D12中の配線とを区別しているが、それらは一体化されていてもよい。他のビア及び導電層に関しても同様である。本実施形態では、ボンディングパッドPD11,PD12が第2貼合電極に相当する。
導電層D11,D12の中の配線を介した接続は一例に過ぎない。周辺回路チップ30では、上記で説明したような各種ビアV11~V13、導電層D11,D12の中の配線、並びにボンディングパッドPD11が他にも設けられている。図3では、便宜上、このような各種ビアV11~V13、導電層D11,D12の中の配線、並びにボンディングパッドPD11,PD12の全てが必ずしも示されてはいない。
【0031】
半導体基板SB11と周辺回路チップ30の上面との間には、層間絶縁層31が設けられている。層間絶縁層31は、例えばトランジスタTr11,Tr12、各種ビアV11~V13、導電層D11,D12の中の配線、並びにボンディングパッドPD11,PD12が設けられていない部分に設けられている。層間絶縁層31は例えば酸素とシリコン(例えばSiO)を含む。また、層間絶縁層31は、さらに窒素または炭素を含んでもよい。
【0032】
1.3.2 セルチップの構造
セルチップ40の底面400は周辺回路チップ30の上面300に貼合されている。本実施形態では、セルチップ40の底面400が第1貼合面に相当し、周辺回路チップ30の上面が第2貼合面に相当する。セルチップ40は、メモリセルアレイ11の一部として機能する積層体410を含む。より具体的には、積層体410に含まれるメモリピラーPLの各々が、例えば1つのNANDストリングNSとして機能する。メモリピラーPLは、積層体410をZ方向に貫通するように形成されている。
【0033】
積層体410は、導電層411と絶縁層412とがZ方向に交互に複数積層されている。導電層411は、X方向に延びるように板状に形成されている。導電層411は、窒素とチタン(例えばTiN)等を含むのバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、導電層411は、例えばリン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。複数の導電層411は、例えばワード線及びこれに接続された複数のメモリトランジスタのゲート電極等として機能する。絶縁層412は酸素とシリコン(例えばSiO)等を含む。本実施形態では、導電層411が第1導電層に相当し、絶縁層412が第1絶縁層に相当する。
【0034】
積層体410のZ方向の上端及び下端の1つまたは複数の導電層411は、例えばソース側のセレクトゲート線SGS及びドレイン側のセレクトゲート線SGDとして機能する。ソース側のセレクトゲート線SGSは積層体410の上方領域に設けられ、ドレイン側のセレクトゲート線SGDは積層体410の下方領域に設けられる。ソース側のセレクトゲート線SGSとドレイン側のセレクトゲート線SGDとの間に配置される導電層411はワード線WLとして機能する。
【0035】
図4は、図3に示されるメモリピラーPL周辺の断面構造を示した拡大断面図である。メモリピラーPLをXY平面にて切断した場合、メモリピラーPLは、例えば円形又は楕円形の断面形状を有している。メモリピラーPLは、コア部81、半導体層82、及びゲート絶縁膜83を有している。
【0036】
コア部81は、メモリピラーPLの中心部分に設けられており、略円柱状に形成されている。コア部81にはシリコンと酸素等を含む絶縁体が用いられている。
【0037】
半導体層82は、略円筒状に形成されており、コア部81の外周を囲うように設けられている。半導体層82は例えばポリシリコン(Poly-Si)が用いられている。半導体層82は、メモリセルトランジスタMT等のチャネルが形成される部分である。
ゲート絶縁膜83は、略円筒状に形成されており、半導体層82の外周を囲うように設けられている。ゲート絶縁膜83は、半導体層82と導電層411との間に積層して配置されるトンネル絶縁膜831、電荷蓄積膜832、及びブロック絶縁膜833を有している。
【0038】
トンネル絶縁膜831は半導体層82の外周を覆うように設けられている。トンネル絶縁膜831には、例えばシリコン及び酸素を含む膜、又は、シリコン、酸素及び窒素を含む膜を用いる。トンネル絶縁膜831は、半導体層82と電荷蓄積膜832との間の電位障壁として機能する。例えば半導体層82から電荷蓄積膜832へ電子を注入するとき(書き込み動作のとき)には、電子がトンネル絶縁膜831の電位障壁を通過(トンネリング)する。また、半導体層82から電荷蓄積膜832へ正孔を注入するとき(消去動作のとき)には、正孔がトンネル絶縁膜831の電位障壁を通過する。
【0039】
電荷蓄積膜832はトンネル絶縁膜831の外周を覆うように設けられている。電荷蓄積膜832は例えばシリコンと窒素を含む膜である。電荷蓄積膜832は、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積膜832において導電層411と半導体層82との間に挟み込まれている部分は、メモリセルトランジスタMTの記憶領域として用いられる。
【0040】
ブロック絶縁膜833は電荷蓄積膜832の外周を覆うように設けられている。ブロック絶縁膜833は、導電層411からゲート絶縁膜83への電荷のバックトネリングを抑制するための膜である。ブロック絶縁膜833は、例えばシリコンと酸素又は金属と酸素を含む膜である。金属と酸素を含む膜は、例えばアルミニウム酸化物を含む膜である。
【0041】
導電層411の外周はバリア絶縁膜413により覆われている。バリア絶縁膜413は、例えば導電層411にタングステンを用いる場合、シリコンと窒素を含む膜とチタンを含む膜との積層構造膜が選ばれる。バリア絶縁膜413に代えてチタンと窒素を含む膜等の導電体膜が用いられていてもよい。
【0042】
メモリピラーPLにおいて各導電層411の内側に位置する部分、換言すれば導電層411との交差部分はトランジスタとして機能する。すなわち、メモリピラーPLでは、その長手方向に沿って複数のトランジスタが電気的に直列に接続された状態になっている。各導電層411は各トランジスタのゲートとして機能する。半導体層82は各トランジスタのチャネルとして機能する。
【0043】
メモリピラーPLの長手方向に沿って直列に並ぶ各トランジスタの一部は、図2に示される複数のメモリセルトランジスタMTとして機能する。また、直列に並ぶ複数のメモリセルトランジスタMTの両端にそれぞれ設けられるトランジスタは、図2に示される選択トランジスタST1,ST2としてそれぞれ機能する。
【0044】
図3に示されるように、セルチップ40の底面400にはボンディングパッドPD21が設けられている。ボンディングパッドPD21は周辺回路チップ30のボンディングパッドPD11の上面に接合されている。ボンディングパッドPD21のそれぞれの底面は、セルチップ40の底面400の一部を構成しており、セルチップ40の底面400とZ方向で実質的に同じ位置にある。ボンディングパッドPD21は例えば銅(Cu)等の金属材料を含む。
【0045】
ボンディングパッドPD21の上面にはビアV21が設けられている。ビアV21の上面は導電層D21の中の所定の配線に接続されている。導電層D21の中の所定の配線の上面にはビアV22が設けられている。ビアV22の上面は導電層D22の中の所定の配線に接続されている。導電層D22の中の所定の配線の上面にはビアV23が設けられている。ビアV23の上面は積層体410の所定のメモリピラーPLの下端に接続している。導電層D22の中の配線のうち、ビアV23に電気的に接続される配線はビット線BLの一部として機能する。導電層D22のうち、ビット線BLとして機能する部分はY方向に延びるように形成されている。
【0046】
積層体410の端部には階段部414が形成されている。階段部414においてワード線WLとして機能する導電層411は、コンタクトC20、導電層D22、ビアV22、導電層D21、及びビアV21を介してボンディングパッドPD22に電気的に接続されている。ボンディングパッドPD22の底面は、セルチップ40の底面400の一部を構成しており、セルチップ40の底面400とZ方向において実質的に同じ位置にある。
【0047】
図5は、図3のV-V線に沿った断面構造を示す断面図である。図5に示されるように、積層体410の一部はブロック間絶縁層106によりX方向に分断されている。ブロック間絶縁層106により分断された各部分は、図2に示されるブロックBLKを構成している。本実施形態では、ブロック間絶縁層106が第2絶縁層に相当する。
【0048】
図3及び図5に示されるように、セルチップ40は、積層体410の上方に、半導体層100、絶縁層101、及び絶縁層102を順に備えている。
【0049】
半導体層100は、例えばリン(P)等のN型の不純物又はホウ素(B)等のP型の不純物が注入されたシリコン(Si)等の半導体層である。なお、半導体層100と絶縁層101との間には、例えばタングステン(W)等の金属又はタングステンシリサイド(WSi)等のシリサイドが設けられていても良い。絶縁層101は、例えば酸素とシリコン(例えばSiO)等を含む絶縁層である。絶縁層101は、例えば半導体層100の上面を全面にわたって覆っている。絶縁層102は、例えばポリイミド等を含むパッシベーション層である。
【0050】
セルチップ40において、各ボンディングパッドPD21,PD22、各ビアV21~V23、各導電層D21,D22、及び積層体410等が設けられていない部分の少なくとも一部には、層間絶縁層44が設けられている。層間絶縁層44は例えば酸素とシリコンを含む。また、層間絶縁層44は、さらに窒素または炭素を含んでもよい。
【0051】
1.3.3 ボンディングパッドの構造
次に、ボンディングパッドの構造について具体的に説明する。なお、周辺回路チップ30のボンディングパッドPD11及びセルチップ40のボンディングパッドPD21の接合構造と、周辺回路チップ30のボンディングパッドPD12及びセルチップ40のボンディングパッドPD22の接合構造とは同一又は類似であるため、以下では、周辺回路チップ30のボンディングパッドPD11及びセルチップ40のボンディングパッドPD21の接合構造について代表して説明する。
【0052】
図6は、セルチップ40のボンディングパッドPD21およびダミーパッドDPの周辺の断面構造を示す断面図である。図6に示されるように、層間絶縁層31は絶縁層31a~31fを含んでいる。各絶縁層31a,31c,31eは、例えばdTEOSを用いて形成されたシリコンと酸素(例えばSiO)を含む絶縁層である。絶縁層31bは、Z方向において2つの絶縁層31a,31cの間に挟み込まれるように配置されている。絶縁層31dは、Z方向において2つの絶縁層31c,31eの間に挟み込まれるように配置されている。絶縁層31fは、Z方向において絶縁層31eの下方に配置されている。絶縁層31b,31d,31fは、例えばシリコンと窒素(例えばSiN)を含む絶縁層である。
【0053】
絶縁層31a,31bには、絶縁層31aの上面に開口する形で凹部32が形成されている。絶縁層31c,31dには、凹部32の底面に開口する形で凹部33が形成されている。絶縁層31e,31fには、凹部33の底面に開口する形で凹部34が形成されている。
【0054】
凹部32にはボンディングパッドPD11が埋め込まれている。ボンディングパッドPD11は、バリアメタル層PD11aと、パッド材層PD11bとを含んでいる。バリアメタル層PD11aは凹部32の内壁面及び底面に薄膜状に形成されている。バリアメタル層PD11aの外側には絶縁層31a,31bが設けられている。パッド材層PD11bはバリアメタル層PD11aを介して凹部32の内部に設けられている。本実施形態では、ボンディングパッドPD11が第2貼合電極及び第2パッドに相当する。
【0055】
凹部33にはビアV13が埋め込まれている。ビアV13は、バリアメタル層V13aと、ビア材層V13bとを含んでいる。バリアメタル層V13aは、凹部33の内壁面、及びビアV13と導電層D12との境界部分に薄膜状に形成されている。バリアメタル層V13aの外側には絶縁層31c,31dが設けられている。ビア材層V13bは、バリアメタル層V13aを介して凹部33の内部に埋め込まれている。本実施形態では、導電層D12が第3導電層に相当し、ビアV13が第2ビアに相当する。
【0056】
凹部34には導電層D12が埋め込まれている。導電層D12は、バリアメタル層D12aと、導電材層D12bとを含んでいる。バリアメタル層D12aは凹部34の内壁面に薄膜状に形成されている。導電材層D12bは、バリアメタル層D12aを介して凹部34の内部に埋め込まれている。
【0057】
層間絶縁層44は、層間絶縁層31と同様に、絶縁層44a~44fを含んでいる。各絶縁層44a,44c,44eは、例えばdTEOSを用いて形成されたシリコンと酸素(例えばSiO)を含む絶縁層である。絶縁層44bは、Z方向において2つの絶縁層44a,44cの間に挟み込まれるように配置されている。絶縁層44dは、Z方向において2つの絶縁層44c,44eの間に挟み込まれるように配置されている。絶縁層44fは、Z方向において絶縁層44eの上方に配置されている。絶縁層44b,44d,44fは、例えばシリコンと窒素(例えばSiN)を含む絶縁層である。
【0058】
絶縁層44a,44bには、絶縁層44aの底面に開口する形で凹部45が形成されている。絶縁層44c,44dには、凹部45の底面に開口する形で凹部46が形成されている。絶縁層44eには、凹部46の底面に開口する形で凹部47が形成されている。
【0059】
凹部45にはボンディングパッドPD21が埋め込まれている。ボンディングパッドPD21は、バリアメタル層PD21aと、パッド材層PD21bとを含んでいる。バリアメタル層PD21aは凹部45の内壁面及び底面に薄膜状に形成されている。バリアメタル層PD21aの外側には絶縁層44a,44bが設けられている。パッド材層PD21bは、バリアメタル層PD21aを介して凹部45の内部に設けられている。パッド材層PD21bは、その下方に設けられるパッド材層PD11bに接合されている。すなわち、ボンディングパッドPD11及びボンディングパッドPD21は電気的に接続されている。本実施形態では、ボンディングパッドPD21が第1貼合電極及び第1パッドに相当する。
【0060】
凹部46にはビアV21が埋め込まれている。ビアV21は、バリアメタル層V21aと、ビア材層V21bとを含んでいる。バリアメタル層V21aは、凹部46の内壁面、及びビアV21と導電層D21との境界部分に薄膜状に形成されている。バリアメタル層V21aの外側には絶縁層44c,44dが設けられている。ビア材層V21bは、バリアメタル層V21aを介して凹部46の内部に埋め込まれている。本実施形態では、ビアV21が第1ビアに相当する。
【0061】
凹部47には導電層D21が埋め込まれている。導電層D21は、バリアメタル層D21aと、導電材層D21bとを含んでいる。バリアメタル層D21aは凹部47の内壁面に薄膜状に形成されている。導電材層D21bは、バリアメタル層D21aを介して凹部47の内部に埋め込まれている。本実施形態では、導電層D21が第2導電層に相当する。
【0062】
周辺回路チップ30には、その上面300に開口するように凹部35が更に形成されている。凹部35にはパッドPD13が埋め込まれている。パッドPD13は、ボンディングパッドPD11と同様に、バリアメタル層PD13aと、パッド材層PD13bとを含んでいる。パッドPD13は、ボンディングパッドPD11と異なり、導電層D12に接続されていない。なお、パッドPD13は、図3及び図5に図示されていない。
【0063】
セルチップ40には、その底面400に開口するように凹部48が更に形成されている。凹部48にはパッドPD23が埋め込まれている。パッドPD23は、ボンディングパッドPD21と同様に、バリアメタル層PD23aと、パッド材層PD23bとを含んでいる。パッドPD23は、ボンディングパッドPD21と異なり、導電層D21に接続されていない。なお、パッドPD23は、図3及び図5に図示されていない。
【0064】
パッドPD13のパッド材層PD13bとパッドPD23のパッド材層PD23bとは互いに接合されている。上述の通り、パッドPD13,PD23は導電層D12,D21に電気的に接続されていないため、以下ではパッドPD13,PD23は「ダミーパッド」と称する。
【0065】
各バリアメタル層D12a,V13a,PD11a,PD13a,PD21a,PD23a,V21a,D21aは、例えばTi(チタン)またはTa(タンタル)を含む金属層である。パッド材層PD11b,PD13b,PD21b,PD23b、ビア材層V13b,V21b、及び導電材層D12b,D21bは、例えばCuを含む金属層である。 以下では、互いに接合されるボンディングパッドPD11,PD21をまとめて「ボンディングパッドBP」と称する。また、互いに接合されているダミーパッドPD13,PD23をまとめて「ダミーパッドDP」と称する。本実施形態では、ボンディングパッドBPが接合電極に相当し、ダミーパッドDPがダミー電極に相当する。
【0066】
図7は、図6のVII-VII線に沿った断面構造、換言すればセルチップ40の底面400の構造を示す断面図である。図7に示されるように、ボンディングパッドBP及びダミーパッドDPは、Z方向に直交する断面形状が多角形状、具体的には四角形状に形成されている。より詳細には、ボンディングパッドBPは、互いに対向する2辺S11,S12がX方向に平行であり、且つ外に対向する他の2辺S13,S14がY方向に平行な四角形状に形成されている。ダミーパッドDPも同様である。
【0067】
セルチップ40には、複数のブロック間絶縁層106a,106bがY方向に所定の間隔をあけて配置されている。各ブロック間絶縁層106a,106bはX方向に延びるように形成されている。
【0068】
ブロック間絶縁層106a,106bの間にはボンディングパッド配置領域A10が設けられている。ボンディングパッド配置領域A10には複数のボンディングパッドBPaがX方向及びY方向において千鳥状に配置されている。複数のボンディングパッドBPaはX方向において所定のピッチPx10で配置されている。複数のボンディングパッドBPaはY方向において所定のピッチPy10で配置されている。ピッチPx10及びピッチPy10は例えば互いに同一の値に設定されている。
【0069】
Y方向においてブロック間絶縁層106aに対してボンディングパッドBPaが設けられる部分とは反対側の部分にはボンディングパッド配置領域A11が設けられている。ボンディングパッド配置領域A11には、ボンディングパッド配置領域A10と同様に、複数のボンディングパッドBPbが千鳥状に配置されている。
【0070】
Y方向においてボンディングパッド配置領域A11に対してブロック間絶縁層106aが設けられる部分とは反対側の部分にはダミーパッド配置領域A21が設けられている。ダミーパッド配置領域A21には複数のダミーパッドDPaが設けられている。ダミーパッドDPaはX方向及びY方向において千鳥状に配置されている。複数のダミーパッドDPaはX方向において所定のピッチPx11で配置されている。複数のダミーパッドDPaはY方向いおいて所定のピッチPy11で配置されている。ピッチPx11及びピッチPy11は例えば互いに異なる値に設定されている。
【0071】
Y方向においてブロック間絶縁層106bに対してボンディングパッドBPaが設けられている部分とは反対側の部分にはボンディングパッド配置領域A12が設けられている。ボンディングパッド配置領域A12には、ボンディングパッド配置領域A10と同様に、複数のボンディングパッドBPcが千鳥状に配置されている。
【0072】
Y方向においてボンディングパッド配置領域A12に対してブロック間絶縁層106bが設けられる部分とは反対側の部分にはダミーパッド配置領域A22が設けられている。ダミーパッド配置領域A22には、ダミーパッド配置領域A21と同様に、複数のダミーパッドDPbが千鳥状に配置されている。
【0073】
図7には、ボンディングパッド配置領域A10に配置される複数のボンディングパッドBPaのうち、ブロック間絶縁層106aと隣り合って配置されるボンディングパッドBPaが符号BPa10で示されている。また、ボンディングパッド配置領域A11に配置される複数のボンディングパッドBPbのうち、ブロック間絶縁層106aと隣り合って配置されるボンディングパッドBPbが符号BPb10で示されている。複数のボンディングパッドBPa10及び複数のボンディングパッドBPb10はX方向及びY方向において千鳥状に配置されている。複数のボンディングパッドBPa10及び複数のボンディングパッドBPb10はX方向において所定のピッチPx10で配置されている。複数のボンディングパッドBPa10及び複数のボンディングパッドBPb10はY方向において所定のピッチPy10で配置されている。この場合、ボンディングパッドBPa10が第1接合電極に相当し、ボンディングパッドBPb10が第2接合電極に相当する。
【0074】
図7には、ボンディングパッド配置領域A10に配置される複数のボンディングパッドBPaのうち、ブロック間絶縁層106bと隣り合って配置されるボンディングパッドが符号BPa11で示されている。また、ボンディングパッド配置領域A12に配置される複数のボンディングパッドBPcのうち、ブロック間絶縁層106bと隣り合って配置されるボンディングパッドBPcが符号BPc10で示されている。複数のボンディングパッドBPa11及び複数のボンディングパッドBPc10も、ボンディングパッドBPa10,BPb10と同様に、X方向及びY方向において千鳥状に配置されている。この場合、ボンディングパッドBPa11が第1接合電極に相当し、ボンディングパッドBPc10が第2接合電極に相当する。
【0075】
1.4 本実施形態の半導体記憶装置の作用及び効果
図8は、比較例の半導体記憶装置200の断面構造を示したものである。図8に示される比較例の半導体記憶装置200では、ボンディングパッド配置領域A10に配置される複数のボンディングパッドBPa10と、ボンディングパッド配置領域A11に配置される複数のボンディングパッドBPb10とがY方向に隣り合うようにしてそれぞれ配置されている。このような配置の場合、ボンディングパッドBPa10とボンディングパッドBPb10とが近接して配置されることになる。そのため、例えば図8に二点鎖線で示される領域A30におけるボンディングパッドBPa10,BPb10の被覆率が大きくなる。なお、被覆率は、二点鎖線で示される領域の全面積に対してボンディングパッドBPa10,BPb10等のパッドの面積が占める率である。ボンディングパッドBPa10,BPb10の被覆率が大きくなると、例えばセルチップ40の底面400をCMP(Chemical Mechanical Polishing)等を用いて研磨する際に、層間絶縁層44において、ボンディングパッドBPa10とボンディングパッドBPb10との間に配置されている領域A31が、より大きく削られる可能性がある。CMP等を用いて周辺回路チップ30の上面300を研磨する際にも同様の課題が発生する可能性がある。領域A31がより大きく削られた場合、その部分にボイドが形成されて、製品不良となる可能性がある。
【0076】
この点、本実施形態の半導体記憶装置1では、図7に示されるように、ブロック間絶縁層106aを挟んで配置される複数のボンディングパッドBPa10及び複数のボンディングパッドBPb10がX方向及びY方向において互いに千鳥状に配置されている。換言すれば、複数のボンディングパッドBPa10及び複数のボンディングパッドBPb10は、X方向において交互に設けられ、且つY方向において交互に設けられている。
この構成によれば、図7に二点鎖線で示される領域A30におけるボンディングパッドBPa10,BPb10の被覆率を小さくすることができる。結果的に、領域A30にボイドが形成されることを抑制することが可能となる。
【0077】
2 第2実施形態
次に、半導体記憶装置1の第2実施形態について説明する。以下、第1実施形態の半導体記憶装置1との相違点を中心に説明する。
【0078】
2.1 ボンディングパッドの構造
図9は、本実施形態のセルチップ40のボンディングパッドPD21の周辺の断面構造を示す断面図である。図10は、図6のVII-VII線に沿った断面構造に相当する、本実施形態のセルチップ40の断面構造を示す断面図である。図9に示されるように、本実施形態の周辺回路チップ30には、ボンディングパッドPD11が設けられていない。周辺回路チップ30の上面300にはビアV13が露出している。ビアV13はセルチップ40のボンディングパッドPD21に接合されている。本実施形態では、ボンディングパッドBPは、ビアV13とボンディングパッドPD21とを含む。本実施形態では、ビアV13が第2貼合電極に相当する。
【0079】
本実施形態の半導体記憶装置1には、ダミーパッドDPが設けられていない点で第1実施形態の半導体記憶装置1と異なる。したがって、図10に示されるように、ダミーパッド配置領域A21,A22にダミーパッドDPa,DPbが配置されていない。
【0080】
2.2 本実施形態の半導体記憶装置の作用及び効果
第1実施形態の半導体記憶装置1では、図6及び図7に示されるように、セルチップ40の底面400及び周辺回路チップ30の上面300が互いに貼合される部分にダミーパッドDPが設けられている。これに対して、本実施形態の半導体記憶装置1では、図9及び図10に示されるように、セルチップ40の底面400及び周辺回路チップ30の上面300が互いに貼合される部分にダミーパッドDPが設けられていない。
【0081】
この構成によれば、ダミーパッド配置領域A22にダミーパッドDPが配置されていないことから、例えばボンディングパッドBPcが配置されるボンディングパッド配置領域A12におけるパッドの被覆率と、ダミーパッド配置領域A22におけるパッドの被覆率との差である被覆率差を大きくすることができる。これにより、セルチップ40と周辺回路チップ30との貼合面にボイドが形成されることを更に抑制できる。
【0082】
(第1変形例)
次に、第2実施形態の半導体記憶装置1の第1変形例について説明する。
【0083】
図11は、図6のVII-VII線に沿った断面構造に相当する、本実施形態のセルチップ40の断面構造を示す断面図である。図11に示されるように、本変形例のボンディングパッドBPは、Z方向に直交する断面形状が、互いに対向する2辺S11,S12がX方向に対して45度の角度で交差し、且つ互いに対向する他の2辺S13,S14がY方向に対して45度の角度で交差する四角形状に形成されている。
【0084】
この構成によれば、複数のボンディングパッドBPのうち、例えば隣接して配置されるボンディングパッドBP30とボンディングパッドBP31との間の距離を広げることができるため、ボンディングパッドBP30とボンディングパッドBP31との間の領域にボイドが形成されることを抑制できる。
【0085】
(第2変形例)
次に、第2実施形態の半導体記憶装置1の第2変形例について説明する。
【0086】
図12は、図6のVII-VII線に沿った断面構造に相当する、本実施形態のセルチップ40の断面構造を示す断面図である。図12に示されるように、本変形例のボンディングパッドBPは、Z方向に直交する断面形状が円形状になるように形成されている。この構成によれば、複数のボンディングパッドBPのうち、例えば隣接して配置されるボンディングパッドBP30とボンディングパッドBP31との間の距離を広げることができるため、ボンディングパッドBP30とボンディングパッドBP31との間の領域にボイドが形成されることを抑制できる。
【0087】
(第3変形例)
次に、第2実施形態の半導体記憶装置1の第3変形例について説明する。
【0088】
図13は、図6のVII-VII線に沿った断面構造に相当する、本実施形態のセルチップ40の断面構造を示す断面図である。図13に示されるように、本変形例の半導体記憶装置1では、ピッチPx10とピッチPy10とが異なる値に設定されている。このような構成であっても、第2実施形態の半導体記憶装置1と同一又は類似の作用及び効果を得ることができる。
【0089】
3 他の実施形態
本開示は上記の具体例に限定されるものではない。
例えば図5に示されるブロック間絶縁層106は、積層体410をZ方向に切断、より詳細にはセレクトゲート線SGS、ワード線WL、及びセレクトゲート線SGDとして機能する導電層411の全てを切断するように形成されていた。これに代えて、ブロック間絶縁層106は、セレクトゲート線SGDとして機能する導電層411のみを切断するように積層体410に形成されていてもよい。
【0090】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0091】
BP:ボンディングパッド(接合電極)、BPa10:ボンディングパッド(第1接合電極)、BPa11:ボンディングパッド(第1接合電極)、BPb10:ボンディングパッド(第2接合電極)、BPc10:ボンディングパッド(第2接合電極)、D12:導電層(第3導電層)、D21:導電層(第2導電層)、PL:メモリピラー、PD11:ボンディングパッド(第2貼合電極、第2パッド)、PD21:ボンディングパッド(第1貼合電極、第1パッド)、V13:ビア(第2ビア、第2貼合電極)、V21:ビア(第1ビア)、1:半導体記憶装置、30:周辺回路チップ(第2チップ)、40:セルチップ(第1チップ)、106:ブロック間絶縁層(第2絶縁層)、410:積層体、411:導電層(第1導電層)、412:絶縁層(第1絶縁層)。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13