特開 2025-162099 半導体装置及び半導体装置の作製方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025162099

(43)【公開日】2025-10-27

(54)【発明の名称】半導体装置及び半導体装置の作製方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20251020BHJP

   H10D 62/10 20250101ALI20251020BHJP

   H10D 64/20 20250101ALI20251020BHJP

【ＦＩ】

H01L29/78 652S

H01L29/78 652F

H01L29/78 652K

H01L29/78 653C

H01L29/78 652P

H01L29/06 301F

H01L29/06 301V

H01L29/44 Y

H01L29/78 652M

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2024065209

(22)【出願日】2024-04-15

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】岸田 健

(72)【発明者】

【氏名】中沢 芳人

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104BB01

4M104FF06

4M104FF10

(57)【要約】

【課題】半導体チップ、ひいては半導体ウェハの反りを制御できる半導体装置を提供する。
【解決手段】半導体チップの第１の主面に、平面視において一続きで第１の方向に延在する部分と第１の方向と異なる第２の方向に延在する部分を有するトレンチを備える、半導体装置を提供する。トレンチは、平面視において第１の方向に延在する部分と第２の方向に延在する部分の間に第１の方向及び第２の方向と異なる第３の方向に延在する部分を有し、第１の方向に延在する部分は、第３の方向に延在する部分と鈍角で交わり、第２の方向に延在する部分は、第３の方向に延在する部分と鈍角で交わっていてもよい。
【選択図】図８

【特許請求の範囲】

【請求項1】

半導体チップの第１の主面に、平面視において一続きで第１の方向に延在する部分と前記第１の方向と異なる第２の方向に延在する部分を有するトレンチを備える、半導体装置。

【請求項2】

前記トレンチは、平面視において前記第１の方向に延在する部分と前記第２の方向に延在する部分の間に前記第１の方向及び前記第２の方向と異なる第３の方向に延在する部分を有し、
前記第１の方向に延在する部分は、前記第３の方向に延在する部分と鈍角で交わり、
前記第２の方向に延在する部分は、前記第３の方向に延在する部分と鈍角で交わる、請求項１に記載の半導体装置。

【請求項3】

前記半導体装置は、スプリットゲート型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である、請求項１に記載の半導体装置。

【請求項4】

前記トレンチにフィールドプレートとゲート電極が形成される、請求項３に記載の半導体装置。

【請求項5】

前記トレンチは、複数あり、
複数の前記トレンチは、互いに平行に前記第１の方向に延在する部分と、前記第２の方向に延在する部分が配置される、請求項１に記載の半導体装置。

【請求項6】

前記第１の主面の結晶面は｛１００｝であり、
ノッチまたはオリフラは、＜１１０＞方向であり、
前記第１の方向は、前記ノッチまたは前記オリフラを正面から見て４５°の角度であり、
前記第２の方向は、前記ノッチまたは前記オリフラを正面から見て１３５°の角度である、請求項１に記載の半導体装置。

【請求項7】

半導体チップの第１の主面に、平面視において一続きで第１の方向に延在する部分と前記第１の方向と異なる第２の方向に延在する部分を有するトレンチを形成する、半導体装置の作製方法。

【請求項8】

前記トレンチは、平面視において前記第１の方向に延在する部分と前記第２の方向に延在する部分の間に前記第１の方向及び前記第２の方向と異なる第３の方向に延在する部分を有し、
前記第１の方向に延在する部分は、前記第３の方向に延在する部分と鈍角で交わり、
前記第２の方向に延在する部分は、前記第３の方向に延在する部分と鈍角で交わる、請求項７に記載の半導体装置の作製方法。

【請求項9】

前記半導体装置は、スプリットゲート型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である、請求項７に記載の半導体装置の作製方法。

【請求項10】

前記トレンチにフィールドプレートとゲート電極が形成される、請求項９に記載の半導体装置の作製方法。

【請求項11】

前記トレンチは、複数あり、
複数の前記トレンチは、互いに平行に前記第１の方向に延在する部分と、第２の方向に延在する部分が配置される、請求項７に記載の半導体装置の作製方法。

【請求項12】

前記第１の主面の結晶面は｛１００｝であり、
ノッチまたはオリフラは、＜１１０＞方向であり、
前記第１の方向は、前記ノッチまたは前記オリフラを正面から見て４５°の角度であり、
前記第２の方向は、前記ノッチまたは前記オリフラを正面から見て１３５°の角度である、請求項７に記載の半導体装置の作製方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は半導体装置及び半導体装置の作製方法に関する。

【背景技術】

【0002】

特許文献１には、トレンチにフィールドプレート電極とゲート電極が形成されたパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２４－１７２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、トレンチが半導体チップ上で平行に一方向に並んで配置されるため、複数の半導体チップが形成された半導体ウェハが反ってしまうという問題があった。そこで本開示の目的は、半導体チップに一続きで第１の方向と第２の方向に延在するトレンチを形成し、反りを制御した半導体装置を提供することである。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態によれば、半導体装置は、平面視において一続きで第１の方向に延在する部分と第２の方向に延在する部分を有するトレンチを備える。

【発明の効果】

【0007】

前記一実施の形態によれば、半導体チップ、ひいては半導体ウェハの反りを制御できる半導体装置を提供できる。

【図面の簡単な説明】

【0008】

【図1】関連する半導体装置を示す平面図である。

【図2】関連する半導体装置の要部を示す拡大平面図である。

【図3】関連する半導体装置の要部を示す拡大平面図である。

【図4】関連する半導体装置を示す断面図である。

【図5】関連する半導体装置を示す断面図である。

【図6】関連する半導体装置のトレンチのレイアウトである。

【図7】関連する半導体装置のウェハ反りを示す図である。

【図8】実施の形態にかかる半導体装置のトレンチのレイアウトである。

【発明を実施するための形態】

【0009】

実施の形態
以下、図面を参照して本発明の実施の形態について説明する。しかしながら、特許請求の範囲にかかる発明を以下の実施の形態に限定するものではない。また、実施の形態で説明する構成の全てが課題を解決するための手段として必須であるとは限らない。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

【0010】

また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。

【0011】

（関連する半導体装置の構成と課題の説明）
以下に図１～図５を用いて、関連する半導体装置１００について説明する。また、図６及び図７を用いて、関連する半導体装置の課題を説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。また、特に、関連するＭＯＳＦＥＴは、ゲート電極ＧＥおよびフィールドプレート電極ＦＰを備えたスプリットゲート構造を成している。

【0012】

図１は、半導体装置１００である半導体チップの平面図である。図１は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。図２は、図１の一部を拡大した要部平面図である。図３は、図２の下方の構造体を示し、半導体基板ＳＵＢに形成されたトレンチゲートの構造を示している。

【0013】

図１に示されるように、半導体装置１００の大部分はソース電極（固定電位供給配線）ＳＥで覆われている。ゲート配線ＧＷは、半導体装置１００の外周に沿って設けられ、平面視においてソース電極ＳＥを囲んでいる。ここでは図示していないが、ソース電極ＳＥおよびゲート配線ＧＷは、ポリイミド膜などの保護膜で覆われている。保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥおよびゲート配線ＧＷが、ソースパッドＳＰおよびゲートパッドＧＰになる。ソースパッドＳＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。

【0014】

また、半導体装置１００は、領域１Ａと、平面視において領域１Ａを囲む領域２Ａ、２Ａ’とを含んでいる。領域１Ａは、複数のＭＯＳＦＥＴのような主要な半導体素子が形成されるセル領域である。領域２Ａ、２Ａ’は、ゲート電極ＧＥにゲート配線ＧＷを接続させるため等に用いられる外周領域である。

【0015】

図３に示される孔ＣＨ１～ＣＨ３の位置関係は、図２に示される孔ＣＨ１～ＣＨ３の位置関係と一致している。なお、領域２Ａ’の構造は、領域２Ａの構造を図面上で反転させたものとなる。従って、図５のＣ－Ｃ断面のように、領域２Ａ’の断面構造は、領域２Ａの断面構造と同様のものとなる。

【0016】

図３に示されるように、複数のトレンチＴＲが、Ｙ方向に延在し、Ｘ方向において互いに隣接している。各トレンチＴＲのＸ方向における幅は、例えば１．５μｍ以上且つ１．８μｍ以下である。

【0017】

トレンチＴＲの内部において、トレンチＴＲの下部にはフィールドプレート（固定電位電極）電極ＦＰが形成され、トレンチＴＲの上部にはゲート電極ＧＥが形成されている。従って、図３では、ゲート電極ＧＥが露出している。フィールドプレート電極ＦＰおよびゲート電極ＧＥは、トレンチＴＲに沿って、Ｙ方向に延在している。

【0018】

フィールドプレート電極ＦＰの一部は、コンタクト部ＦＰａを成している。コンタクト部ＦＰａを構成するフィールドプレート電極ＦＰは、領域１ＡのトレンチＴＲの内部において、トレンチＴＲの下部だけでなく、トレンチＴＲの上部にも形成されている。従って、図３では、コンタクト部ＦＰａが露出している。

【0019】

コンタクト部ＦＰａによって、ゲート電極ＧＥは、領域２Ａ側と領域２Ａ’側とに分断されている。

【0020】

以下に図４および図５を用いて、半導体装置１００の断面構造について説明する。図４は、図３に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。図５は、図３に示されるＣ－Ｃ線およびＤ－Ｄ線に沿った断面図である。

【0021】

まず、ＭＯＳＦＥＴの基本的な構造について、図４のＡ－Ａ断面を用いて説明する。半導体装置１００は、上面および下面を有する半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。

【0022】

半導体基板ＳＵＢには、半導体基板ＳＵＢの上面から所定の深さに達する複数のトレンチＴＲ１が形成されている。各トレンチの深さは、例えば５μｍ以上且つ７μｍ以下である。トレンチＴＲの内部において、トレンチＴＲの下部には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成されている。絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成されている。また、トレンチＴＲの内部における半導体基板ＳＵＢ上には、ゲート絶縁膜ＧＩが形成されている。

【0023】

トレンチＴＲの内部において、トレンチＴＲの上部には、ゲート電極ＧＥが形成されている。ゲート電極ＧＥは、絶縁膜ＩＦ２によってフィールドプレート電極ＦＰから電気的に絶縁され、且つ、ゲート絶縁膜ＧＩによって半導体基板ＳＵＢから電気的に絶縁されている。また、ゲート電極ＧＥは、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰと半導体基板ＳＵＢとの間にも、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を介して形成されている。

【0024】

ゲート電極ＧＥの上面は、半導体基板ＳＵＢの上面よりも若干後退している。ゲート電極ＧＥの一部の上面上には、ゲート絶縁膜ＧＩに接するように、絶縁膜ＩＦ３が形成されている。

【0025】

ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。絶縁膜ＩＦ１、絶縁膜ＩＦ２、絶縁膜ＩＦ３およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。

【0026】

絶縁膜ＩＦ１の厚さは、絶縁膜ＩＦ２、絶縁膜ＩＦ３およびゲート絶縁膜ＧＩの各々の厚さよりも厚くなっている。絶縁膜ＩＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。絶縁膜ＩＦ２およびゲート絶縁膜の各々の厚さは、例えば５０ｎｍ以上且つ８０ｎｍ以下である。絶縁膜ＩＦ３の厚さは、例えば３０ｎｍ以上且つ８０ｎｍ以下である。

【0027】

半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢには、トレンチＴＲよりも浅くなるように、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢには、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。

【0028】

半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢには、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。

【0029】

半導体基板ＳＵＢの上面上には、トレンチＴＲを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬの厚さは、例えば７００ｎｍ以上且つ９００ｎｍ以下である。なお、層間絶縁膜ＩＬは、薄い酸化シリコン膜と、リンを含む厚い酸化シリコン膜（ＰＳＧ：Phospho Silicate Glass膜）との積層膜であってもよい。

【0030】

層間絶縁膜ＩＬ中、ソース領域ＮＳ中およびボディ領域ＰＢ中には、孔ＣＨ１が形成されている。孔ＣＨ１の底部において、ボディ領域ＰＢには、高濃度領域ＰＲが形成されている。高濃度領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。

【0031】

層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨ１の内部に埋め込まれている。また、ソース電極ＳＥは、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度領域ＰＲに電気的に接続され、これらにソース電位（固定電位）を供給する。

【0032】

図３および図５のＣ－Ｃ断面に示されるように、ゲート電極ＧＥは、Ｙ方向において、領域２Ａ側の第１端部と、領域２Ａ’側の第２端部とを含む。層間絶縁膜ＩＬ中には、孔ＣＨ２が形成されている。領域２Ａ側の孔ＣＨ２は、ゲート電極ＧＥの第１端部に平面視において重なるように形成され、領域２Ａ’側の孔ＣＨ２は、ゲート電極ＧＥの第２端部に平面視において重なるように形成されている。

【0033】

なお、本明細書で説明する「ゲート電極ＧＥの第１端部」とは、ゲート電極ＧＥのうち、領域２Ａの孔ＣＨ２が設けられる箇所であり、図５のＣ－Ｃ断面のように、ソース領域ＮＳが形成されていないボディ領域ＰＢに隣接する箇所である。同様に、本明細書で説明する「ゲート電極ＧＥの第２端部」とは、ゲート電極ＧＥのうち、領域２Ａ’の孔ＣＨ２が設けられる箇所であり、図５のＣ－Ｃ断面のように、ソース領域ＮＳが形成されていないボディ領域ＰＢに隣接する箇所である。

【0034】

層間絶縁膜ＩＬ上には、ゲート配線ＧＷが形成されている。ゲート配線ＧＷは、孔ＣＨ２の内部に埋め込まれている。また、ゲート配線ＧＷは、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。

【0035】

図３、図４のＢ－Ｂ断面および図５のＤ－Ｄ断面に示されるように、フィールドプレート電極ＦＰの一部は、フィールドプレート電極ＦＰのコンタクト部ＦＰａを成している。コンタクト部ＦＰａは、領域２Ａ側（第１端部側）のゲート電極ＧＥと、領域２Ａ’側（第２端部側）のゲート電極ＧＥとの間に位置するトレンチＴＲの内部において、トレンチＴＲの下部だけでなく、トレンチＴＲの上部にも形成されている。

【0036】

また、コンタクト部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、コンタクト部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。すなわち、Ａ－Ａ断面の絶縁膜ＩＦ１の上面の位置は、半導体基板ＳＵＢの上面から例えば７００ｎｍ以上且つ９００ｎｍ以下の深さに位置する。Ｂ－Ｂ断面の絶縁膜ＩＦ１の上面の位置は、半導体基板ＳＵＢの上面から例えば６００ｎｍ以上且つ８００ｎｍ以下の深さに位置する。

【0037】

また、コンタクト部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面の位置よりも高くなっており、半導体基板ＳＵＢの上面から例えば２００ｎｍ以上且つ４００ｎｍ以下の高さに位置する。

【0038】

連結部ＧＥａは、Ｘ方向において、絶縁膜ＩＦ２を介してコンタクト部ＦＰａの両側面上に形成されている。また、連結部ＧＥａは、Ｙ方向に延在し、領域２Ａ側（第１端部側）のゲート電極ＧＥと、領域２Ａ’側（第２端部側）のゲート電極ＧＥとを接続している。ゲート電極ＧＥおよび連結部ＧＥａは、一体化したｎ型の多結晶シリコン膜からなる。従って、連結部ＧＥａにも、ゲート配線ＧＷからゲート電位が供給される。また、連結部ＧＥａは、絶縁膜ＩＦ３によって覆われている。

【0039】

層間絶縁膜ＩＬ中には、孔ＣＨ３が形成されている。孔ＣＨ３は、コンタクト部ＦＰａに平面視において重なるように形成されている。ソース電極ＳＥは、孔ＣＨ３の内部に埋め込まれている。ソース電極ＳＥは、フィールドプレート電極ＦＰに電気的に接続され、フィールドプレート電極ＦＰにソース電位を供給する。

【0040】

また、ソース電極ＳＥおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。

【0041】

なお、ソース電極ＳＥおよびゲート配線ＧＷは、孔ＣＨ１～ＣＨ３内を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、配線層は、上記バリアメタル膜および上記導電性膜から構成される。プラグ層は、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜とからなる。

【0042】

このような半導体装置を、スプリットゲート型のＭＯＳＦＥＴと呼ぶ。

【0043】

図６は、関連する半導体装置のトレンチのレイアウトである。図６の上図にあるように、関連する半導体装置のトレンチのレイアウトは、半導体チップ中で一方向に平行に複数並んでいる。

【0044】

図７は、関連する半導体装置のウェハ反りを示す図である。図７のウェハは、ノッチまたはオリフラに対して垂直にトレンチが配置されたウェハである。図７に示されるように、ウェハの反り量はノッチに対して垂直な方向である０°が一番小さい。次に、ノッチに対して４５°または１３５°の反り量が大きい。ノッチに対して９０°の反り量が最も大きくなる。

【0045】

このように、トレンチがノッチと平行に配置されると、ノッチに対して左右方向の反りが大きくなる。このため、ウェハ搬送などに影響し、生産性への悪影響がある可能性がある。

【0046】

この問題を解決するために、図６の下図にあるように、半導体チップ内に縦横２方向にトレンチを形成することが考えられる。しかしながら、図６の上図と同じ面積のトランジスタを形成しようとすると、チップサイズが拡大し、生産性が下がる。

【0047】

（実施の形態にかかる半導体装置の説明）
そこで、実施の形態にかかる半導体装置は、生産性を下げずに、ウェハの反りを制御するトレンチのレイアウトを提供する。図８は、実施の形態にかかる半導体装置のトレンチのレイアウトである。

【0048】

図８の上図に示されるように、実施の形態にかかる半導体装置は、半導体チップの第１の主面に、平面視において一続きで第１の方向に延在する部分と第１の方向と異なる第２の方向に延在する部分を有するトレンチを備える。例えば、半導体チップに対して対角線方向にトレンチを形成する。第１の方向がノッチに対して４５°で、第２の方向が１３５°であってもよい。

【0049】

また、図８の下図に示されるように、トレンチは、平面視において第１の方向に延在する部分と第２の方向に延在する部分の間に第１の方向及び前記第２の方向と異なる第３の方向に延在する部分を有していてもよい。例えば第３の方向は、ノッチに対して０°であってもよい。このようにすると、第１の方向に延在する部分は、第３の方向に延在する部分と鈍角で交わる。また、第２の方向に延在する部分は、第３の方向に延在する部分と鈍角で交わる。

【0050】

実施の形態にかかる半導体装置は、トレンチが、複数あり、複数のトレンチは、互いに平行に第１の方向に延在する部分と、第２の方向に延在する部分が配置されてもよい。複数のトレンチは、一続きで第１の方向に延在する部分と、第２の方向に延在する部分を有さなくてもよい。また、トレンチの長さが異なっていてもよい。１つの半導体チップの中に第１の方向に延在する部分と、第２の方向に延在する部分が配置されることが重要である。このためトランジスタを複数配置することができる。また、チップサイズを拡大することなく、ウェハの反りを制御することができる。

【0051】

ここで、半導体装置の電気的性質について考慮する。関連する半導体装置において、ノッチに対して平行にトレンチが形成されていた理由は、表面が｛１００｝面、ノッチが＜１００＞方向のシリコンウェハを用いて、トレンチＭＯＳＦＥＴのチャネルを｛１００｝面にして電気的特性を向上させるためであった。

【0052】

実施の形態にかかる半導体装置のように、ノッチに対して斜め４５°にトレンチを形成する場合、第１の主面の結晶面は、｛１００｝、ノッチは＜１１０＞方向、トレンチＭＯＳＦＥＴのチャネルは｛１００｝面であることが好ましい。すなわち、実施の形態にかかる半導体装置は、第１の主面の結晶面は｛１００｝であり、第１の方向は、ノッチまたはオリフラを正面から見て４５°の角度であり、第２の方向は、ノッチまたはオリフラを正面から見て１３５°の角度であることが好ましい。

【0053】

本開示により、半導体チップ、ひいては半導体ウェハの反りを制御できる半導体装置を提供できる。また、半導体チップの第１の主面に、平面視において一続きで第１の方向に延在する部分と第１の方向と異なる第２の方向に延在する部分を有するトレンチを形成する、半導体装置の作製方法が提供される。

【0054】

例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

【0055】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0056】

１００ 半導体装置、ＳＵＢ 半導体基板、ＳＥ ソース電極、ＧＷ ゲート配線、ＧＰ ゲートパッド、ＳＰ ソースパッド、１Ａ 領域、２Ａ 領域、２Ａ’ 領域、ＴＲ トレンチ、ＧＥ ゲート電極、ＦＰ フィールドプレート電極、ＦＰａ コンタクト部、ＧＥａ 連結部、ＮＶ ドリフト領域、ＧＩ ゲート絶縁膜、ＩＦ１ 絶縁膜、ＩＦ２ 絶縁膜、ＩＦ３ 絶縁膜、ＰＢ ボディ領域、ＮＤ ドレイン領域、ＤＥ ドレイン電極、ＮＳ ソース領域、ＣＨ１ 孔、ＰＲ 高濃度領域、ＩＬ 層間絶縁膜、ＣＨ２ 孔、ＣＨ３ 孔

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】