特開 2025-1623 不均一消去を伴う不揮発性メモリのためのアボート動作検出

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025001623

(43)【公開日】2025-01-08

(54)【発明の名称】不均一消去を伴う不揮発性メモリのためのアボート動作検出

(51)【国際特許分類】

   G11C 16/34 20060101AFI20241225BHJP

   G06F 12/00 20060101ALI20241225BHJP

【ＦＩ】

G11C16/34

G06F12/00 597U

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024003457

(22)【出願日】2024-01-12

(31)【優先権主張番号】63/509,134

(32)【優先日】2023-06-20

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/366,213

(32)【優先日】2023-08-07

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】324010378

【氏名又は名称】サンディスク テクノロジーズ インコーポレイテッド

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】フイウェン シュー

(72)【発明者】

【氏名】ディーパンシュ ダッタ

(72)【発明者】

【氏名】大和田 健

(72)【発明者】

【氏名】ボー レイ

(72)【発明者】

【氏名】ラヴィ ジェイ．クマール

(72)【発明者】

【氏名】スジャトゥル イスラム

(72)【発明者】

【氏名】シュエ ピトナー

【テーマコード（参考）】

5B160

5B225

【Ｆターム（参考）】

5B160AA09

5B225BA01

5B225BA19

5B225CA12

5B225DC03

5B225DC08

5B225EA05

5B225FA01

5B225FA05

5B225FA07

(57)【要約】      （修正有）

【課題】メモリシステムが（例えば、ブロックの状態が未知であり得るときの予期せぬ電力損失の後に）ブロックの状態を効率的に決定する装置及び方法を提供する。
【解決手段】装置は、複数の不揮発性メモリセルに接続する１つ又は複数の制御回路を含む。１つ又は複数の制御回路は、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出し、第１の境界の検出に応答して、オープンブロックが不均一消去動作を受けたかどうかを判定するために、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックする。
【選択図】図１３

【特許請求の範囲】

【請求項1】

装置であって、
複数の不揮発性メモリセルに接続するように構成された１つ又は複数の制御回路を備え、
前記１つ以上の制御回路が、
オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出し、前記第１の境界の検出に応答して、前記オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックして、前記オープンブロックが不均一消去動作を受けたかどうかを判定するように構成されている、装置。

【請求項2】

前記１つ又は複数の制御回路は、少なくとも１つの書き込まれたワード線が識別され、少なくとも１つの書き込まれていないワード線が識別されるまで、前記オープンブロックのワード線の二分探索を実行することによって前記第１の境界を検出するように構成される、請求項１に記載の装置。

【請求項3】

前記１つ又は複数の制御回路が、検出された書き込まれたワード線から所定のオフセットであるテストワード線を読み取ることによって前記第２の境界をチェックするように構成される、請求項２に記載の装置。

【請求項4】

前記不均一消去動作は、奇数ワード線及び偶数ワード線を別々に消去する奇数－偶数消去動作であり、前記テストワード線は、前記検出された書き込まれたワード線にすぐ隣接している、請求項３に記載の装置。

【請求項5】

前記１つ又は複数の制御回路が、前記テストワード線が消去されたと判定したことに応答して、前記オープンブロックからデータをコピーすることなく消去のために前記オープンブロックを準備するように構成される、請求項４に記載の装置。

【請求項6】

前記１つ又は複数の制御回路は、前記オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからないことに応答して、前記第１の境界の位置を見つけるように更に構成される、請求項１に記載の装置。

【請求項7】

前記１つ又は複数の制御回路は、前記オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからない場合、前記第１の境界の書き込み側のデータを前記オープンブロックから別のブロックにコピーするように更に構成される、請求項６に記載の装置。

【請求項8】

前記１つ又は複数の制御回路は、前記オープンブロックが不均一消去動作を受けたと判定したことに応答して、前記オープンブロックからデータをコピーすることなく消去のために前記オープンブロックを準備するように構成される、請求項１に記載の装置。

【請求項9】

前記１つ又は複数の制御回路が、前記複数の不揮発性メモリセルを含むメモリダイに接続されるように構成された制御ダイ上に位置する、請求項１に記載の装置。

【請求項10】

方法であって、
不揮発性メモリのオープンブロックを識別するステップと、
前記オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出するステップと、
その後、前記オープンブロックの前記書き込まれた部分と前記書き込まれていない部分との間の前記第１の境界を検出したことに応答して、前記オープンブロックの前記書き込まれた部分と前記書き込まれていない部分との間の第２の境界をチェックして、前記オープンブロックが不均一消去動作を受けたかどうかを判定するステップと、を含む、方法。

【請求項11】

前記第１の境界を検出するステップは、少なくとも１つの書き込まれたワード線が識別され、少なくとも１つの書き込まれていないワード線が識別されるまで、前記オープンブロックのワード線の二分探索を実行することを含む、請求項１０に記載の方法。

【請求項12】

前記第２の境界をチェックすることは、検出された書き込まれたワード線から所定のオフセットであるテストワード線を読み出すことを含む、請求項１１に記載の方法。

【請求項13】

前記不均一消去動作は、奇数ワード線及び偶数ワード線を別々に消去する奇数－偶数消去動作であり、前記テストワード線は、前記検出された書き込まれたワード線にすぐ隣接している、請求項１２に記載の方法。

【請求項14】

前記テストワード線が消去されたと判定したことに応答して、前記オープンブロックからデータをコピーすることなく、消去のために前記オープンブロックを準備するステップを更に含む、請求項１３に記載の方法。

【請求項15】

前記オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからないことに応答して、前記第１の境界の位置を見つけるステップを更に含む、請求項１０に記載の方法。

【請求項16】

前記オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからなかったことに応答して、前記第１の境界の書き込み済み側のデータを前記オープンブロックから別のブロックにコピーするステップを更に含む、請求項１５に記載の方法。

【請求項17】

前記オープンブロックが不均一消去動作を受けたと判定したことに応答して、前記オープンブロックからデータをコピーすることなく、消去のために前記オープンブロックを準備するステップを更に含む、請求項１１に記載の方法。

【請求項18】

データ記憶システムであって、
ブロック状に配置された複数の不揮発性メモリセルと、
オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出し、前記第１の境界を検出したことに応答して、前記オープンブロックが不均一消去動作を受けたかどうかを決定するために、前記オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックするための手段と、を備える、データ記憶システム。

【請求項19】

前記不均一消去動作は、奇数ワード線と偶数ワード線とを別々に消去する奇数－偶数消去動作であり、書き込まれた部分と書き込まれていない部分との間の前記第２の境界をチェックすることは、書き込まれていると判定されたワード線のすぐ隣に位置するテストワード線をチェックすることを含む、請求項１８に記載のデータ記憶システム。

【請求項20】

前記複数の不揮発性メモリセルが、メモリダイ上に配置され、前記第１の境界を検出するための前記手段が、前記メモリダイに接続された制御ダイ上に配置される、請求項１８に記載のデータ記憶システム。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、参照によりその全体が本明細書に組み込まれる、２０２３年６月２０日出願のＸｕらによる「ＡＢＯＲＴＥＤ ＯＰＥＲＡＴＩＯＮ ＤＥＴＥＣＴＩＯＮ ＦＯＲ ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＷＩＴＨ ＮＯＮ－ＵＮＩＦＯＲＭ ＥＲＡＳＥ」という名称の米国特許仮出願第６３／５０９，１３４号の優先権を主張する。

【背景技術】

【0002】

半導体メモリは、携帯電話、デジタルカメラ、個人情報端末、医療用電子機器、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及びデータサーバなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。不揮発性メモリの実施例としては、フラッシュメモリ（例えば、ＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリ）、電気的に消去可能なプログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory））などが挙げられる。メモリセルの中には、電荷蓄積領域に電荷を蓄積することによって情報を記憶するものがある。他のメモリセルは、メモリセルの抵抗によるなど、他の技法を使用して情報を記憶する。いくつかのメモリは、２つのデータ状態を使用してセル当たり１ビットを記憶し（シングルレベルセルすなわちＳＬＣ）、他のメモリは、２つより多くのデータ状態を使用してセル当たり１ビットより多くを記憶する（セル当たり２ビットを記憶することができるマルチレベルセルすなわちＭＬＣ）。セルごとに４ビットを記憶することは、１６個のデータ状態を使用し得る（クワッドレベルセルすなわちＱＬＣ）。

【0003】

メモリシステムが電子デバイス（ホスト）内に配備されるか又はそれに接続されるとき、メモリシステムは、データを記憶し、データを読み取るために使用することができる。例えば、データは、プログラム（書き込み）コマンドに応答して記憶されてもよい。データは、読み出されるべきデータを指定する読み出しコマンドに応答して読み出され得る。データは、消去コマンドに応答して消去され得る。場合によっては、メモリシステムが電力を失ったときに動作（例えば、書き込み又は消去）が進行中であり得る。電力が戻るとき、メモリシステムの状態を決定することは困難であり得る（例えば、いくつかのデータが部分的に書き込まれ得るか、又は部分的に消去され得る）。

【図面の簡単な説明】

【0004】

同様に番号付けされた要素は、異なる図に対する共通の構成要素を指す。

【図1A】ホストに接続されたメモリシステムの一実施形態を示すブロック図である。

【図1B】フロントエンドプロセッサ回路の一実施形態を示すブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、コントローラの一部である。

【図1C】バックエンドプロセッサ回路の一実施形態を示すブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、コントローラの一部である。

【図1D】メモリパッケージの一実施形態を示すブロック図である。

【図2A】メモリダイの実施形態の機能ブロック図である。

【図2B】集積メモリモアセンブリの実施形態の機能ブロック図である。

【図3】モノリシック３次元メモリ構造の一実施形態の部分斜視図である。

【図4A】２つの平面を有するメモリ構造のブロック図である。

【図4B】メモリセルのブロックの一部の上面図を示す。

【図4C】メモリセルのブロックの一部の断面図を示す。

【図5】センスブロックの一例を示す。

【図6】不揮発性メモリセルの複数のデータ状態をプログラムする例を示す。

【図7】不揮発性メモリセルを消去する例を示す。

【図8A】消去方式の例を示す。

【図8B】消去方式の例を示す。

【図8C】消去方式の例を示す。

【図8D】消去方式の例を示す。

【図8E】消去方式の例を示す。

【図8F】消去方式の例を示す。

【図9A】ブロックの異なる条件の例を示す。

【図9B】ブロックの異なる条件の例を示す。

【図9C】ブロックの異なる条件の例を示す。

【図9D】ブロックの異なる条件の例を示す。

【図10A】ブロック内の境界の二分探索の例を示す。

【図10B】ブロック内の境界の二分探索の例を示す。

【図11A】ブロックの条件を決定する例を示す。

【図11B】ブロックの条件を決定する例を示す。

【図12A】ブロックの条件を決定する例を示す。

【図12B】ブロックの条件を決定する例を示す。

【図13】ブロック内の第２の境界をチェックすることを含む方法の一例を示す。

【図14】ブロック内の第２の境界をチェックすることを含む方法の一例を示す。

【図15】テストワード線が消去されたかどうかを判定することを含む方法の一例を示す。

【発明を実施するための形態】

【0005】

本明細書では、メモリシステムが（例えば、ブロックの状態が未知であり得るときの予期せぬ電力損失の後に）ブロックの状態を効率的に決定することを可能にするための技法が開示される。いくつかのメモリシステムは、不均一消去を使用し、例えば、奇数ワード線及び偶数ワード線のメモリセルを別々に消去し（奇数－偶数消去）、これは、ブロック内の書き込まれた部分及び書き込まれていない部分のパターンをもたらし得る。そのようなパターンは、ブロックが有効なデータを含まない（例えば、消去アボートブロックである）ときに、ブロックを有効なデータで部分的に書き込まれたものとして誤って識別する（例えば、書き込みアボートブロックとして誤って識別される）ことになり得る。誤識別は、メモリシステムの動作に影響を与え得る、そのようなブロックの不適切な処理（例えば、有効データを含まないブロックからデータをコピーしようとすること）をもたらし得る。

【0006】

ブロックの状態を正確かつ効率的に決定するためのスキームは、書き込まれた部分と書き込まれていない部分との間の第１の境界を検出すること（例えば、少なくとも１つの書き込まれたワード線及び少なくとも１つの書き込まれていないワード線を見つけること）を含む。第１の境界を検出したことに応答して、ブロックは、第２の境界について（例えば、プログラミングの順序で書き込まれたワード線の下にある書き込まれていない部分について）チェックされ得る。テストワード線（又は複数のワード線）を選択し、それが消去されているか否かを確認するためにチェックすることができる。テストワード線の選択は、使用される不均一消去方式に依存し得る。奇数－偶数消去の場合、書き込まれたワード線にすぐ隣接するワード線がチェックされてもよい（例えば、テストワード線は、書き込まれたワード線から１ワード線だけオフセットされてもよい）。他の不均一消去方式では、テストワード線が異なる形で選択されてもよい。テストワード線が消去される場合、それは、ブロックが不均一消去（消去アボートブロック）によって部分的に消去されていることを示し、ブロックはそれに応じて（例えば、ブロック内のデータをコピーすることなく、又はデータを維持することなく使用するために準備されたブロックとして）処理されてもよい。テストワード線が消去されていない場合、それは、ブロックが部分的に書き込まれており、有効なデータを含むことを示し（書き込み消去アボート）、ブロックはそれに応じて処理され得る（例えば、ブロック内のデータをコピーするか、又はプログラミングを継続しデータを維持する）。

【0007】

図１Ａは、ホスト１２０に接続されたメモリシステム１００の一実施形態のブロック図である。メモリシステム１００は、本明細書に開示される技術を実装することができる。多くの異なる種類のメモリシステムを、本明細書で提案される技術とともに使用することができる。一実施形態では、メモリシステムは、ソリッドステートドライブ（「ＳＳＤ」）である。しかしながら、他のタイプのメモリシステムも使用することができる。メモリシステム１００は、コントローラ１０２、データを記憶するための不揮発性メモリ１０４、及びローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ）１０６を備える。コントローラ１０２は、フロントエンドプロセッサ回路（ＦＥＰ）１１０、及び１つ以上のバックエンドプロセッサ回路（ＢＥＰ）１１２を備える。一実施形態では、ＦＥＰ回路１１０は、ＡＳＩＣ上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別個のＡＳＩＣ上に実装される。ＢＥＰ回路１１２及びＦＥＰ回路１１０のそれぞれのＡＳＩＣは、コントローラ１０２がシステムオンチップ（「ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ１１０及びＢＥＰ１１２は両方とも、それら自体のプロセッサを含む。一実施形態では、ＦＥＰ回路１１０及びＢＥＰ回路１１２は、ＦＥＰ回路１１０がマスターであり各ＢＥＰ回路１１２がスレーブである、マスタースレーブ構成として機能する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理アドレスから物理アドレスへの変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実施するフラッシュ変換層を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求時にメモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを実行し得る。更に、ＢＥＰ回路１１２は、バッファ管理、ＦＥＰ回路１１０が必要とする特定の電圧レベルの設定、エラー訂正（error correction、ＥＣＣ）、メモリパッケージへのトグルモードインターフェースの制御などを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それ自体のメモリパッケージの組を担当する。コントローラ１０２は、制御回路の一例である。

【0008】

一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを含む。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、コントローラ１０２は、１つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ１４内のそれぞれのメモリダイは、ＮＡＮＤフラッシュメモリ（二次元ＮＡＮＤフラッシュメモリ及び／又は三次元ＮＡＮＤフラッシュメモリを含む）を利用する。他の実施形態では、メモリパッケージは、他の種類のメモリを含んでもよい。

【0009】

コントローラ１０２は、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）を介してＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）を実装するインターフェース１３０を使用してホスト１２０と通信する。メモリシステム１００と協働するために、ホスト１２０は、バス１２８に接続されたホストプロセッサ１２２と、ホストメモリ１２４と、ＰＣＩｅインターフェース１２６とを含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、又は別の種類の記憶部とすることができる。ホスト１２０は、メモリシステム１００の外部にあり、メモリシステム１００とは別個である。一の実施形態では、メモリシステム１００はホスト１２０内に埋め込まれる。

【0010】

図１Ｂは、ＦＥＰ回路１１０の一実施形態を示すブロック図である。図１Ｂは、ホスト１２０と通信するＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２と、を示す。ホストプロセッサ１５２は、実装に好適な、当該技術分野において既知の任意のタイプのプロセッサであり得る。ホストプロセッサ１５２は、ネットワークオンチップ（network-on-chip、ＮＯＣ）１５４と通信している。ＮＯＣは、典型的にはＳｏＣ内のコア間の、集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣのスケーラビリティ及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及びスケーラビリティをもたらす。メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２はＮＯＣ１５４に接続され、これと通信している。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ＤＲＡＭ１０６）を動作させこれと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を動作させ、様々なメモリ動作を実行するために使用される。ＮＯＣと通信するのは、２つのＰＣＩｅインターフェース１６４及び１６６である。図１Ｂの実施形態では、ＳＳＤコントローラは２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、２つより多い又は少ないＢＥＰ回路１１２が存在し得る。したがって、３つ以上のＰＣＩｅインターフェースが存在し得る。

【0011】

図１Ｃは、ＢＥＰ回路１１２の一実施形態を示すブロック図である。図１Ｃは、ＦＥＰ回路１１０と通信するためのＰＣＩｅインターフェース２００を示す（例えば、図１ＢのＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信している。一実施形態では、２つのＮＯＣが１つの大きいＮＯＣに結合され得る。各ＮＯＣ（２０２／２０４）は、ＸＯＲエンジン（２２４／２５４）及びＥＣＣエンジン（２２６／２５６）を介して、ＳＲＡＭ（２３０／２６０）、バッファ（２３２／２６２）、プロセッサ（２２０／２５０）、及びデータ経路コントローラ（２２２／２５２）に接続される。ＥＣＣエンジン２２６／２５６は、当該技術分野において既知のように、エラー訂正を実行するために使用される。ＸＯＲエンジン２２４／２５４は、データをＸＯＲ演算するために使用され、その結果、データは、プログラミングエラーがある場合に復元することができる方法で組み合わされ、記憶され得る。データ経路コントローラ２２は、４つのチャネルを介してメモリパッケージと通信するためのインターフェースモジュールに接続される。したがって、上部ＮＯＣ２０２は、メモリパッケージと通信するための４つのチャネルのためのインターフェース２２８に関連付けられ、下部ＮＯＣ２０４は、メモリパッケージと通信するための４つの追加のチャネルのためのインターフェース２５８と関連付けられる。各インターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルのそれぞれについて、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準的プロセッサであり得る。データ経路コントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他のタイプのコントローラであり得る。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセラレータとして知られる専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ソフトウェアで実装され得る。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。

【0012】

図１Ｄは、メモリバス２９４（データ線、及びチップイネーブル線）に接続された複数のメモリダイ３００を含むメモリパッケージ１０４の一実施形態を示すブロック図である。メモリバス２９４は、ＢＥＰ回路１１２のＴＭインターフェース（例えば、図１Ｃを参照）と通信するためにトグルモードインターフェース２９６に接続する。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含むことができる。メモリパッケージは、１つ以上のメモリダイを有することができる。一実施形態では、各メモリパッケージは、８つ又は１６個のメモリダイを含むが、他の数のメモリダイもまた実装することができる。本明細書に記載の技術は、特定の数のメモリダイに限定されない。

【0013】

図２Ａは、メモリダイ３００の一実施形態の機能ブロック図である。図１Ｄの１つ以上のメモリダイ３００のそれぞれは、図２のメモリダイ３００として実装され得る。図２に示す構成要素は、電気回路である。一実施形態では、それぞれのメモリダイ３００は、メモリ構造３２６、制御回路３１０、及び読み出し／書き込み回路３２８を含み、これらは全て電気回路である。メモリ構造３２６は、行デコーダ３２４を介してワード線によりアドレス指定可能であり、列デコーダ３３２を介してビット線によりアドレス指定可能である。読み出し／書き込み回路３２８は、ＳＢ１、ＳＢ２、．．．、ＳＢｐ（感知回路）など複数のセンスブロック３５０を含み、複数のメモリセル内のデータのページ（又は複数のページ）が並列に読み出される又はプログラムされることを可能にする。一実施形態では、それぞれのセンスブロックは、センスアンプと、ビット線に接続された１組のラッチと、を含む。ラッチは、読み書きされたデータを記憶する。センスブロックは、ビット線ドライバを含む。

【0014】

コマンド及びデータは、メモリダイ３００とコントローラとの間のバス（例えば、メモリバス２９４）を形成し得る線３１８を介して、コントローラとメモリダイ３００との間で転送される。一実施形態では、メモリダイ３００は、線３１８に接続する１組の入力及び／又は出力（Ｉ／Ｏ）ピンを含む。

【0015】

制御回路３１０は、読み取り／書き込み回路３２８と協働して、メモリ構造３２６上でメモリ動作（例えば、書き込み、読み取り、消去、及びその他）を実行する。一実施形態では、制御回路３１０は、ステートマシン３１２と、オンチップアドレスデコーダ３１４と、電力制御モジュール３１６（電力制御回路）と、温度検出回路３１５と、を含む。ステートマシン３１２は、メモリ動作のダイレベル制御を提供する。一実施形態では、ステートマシン３１２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン３１２は、ソフトウェアを使用せず、ハードウェア（例えば、電気回路）内に完全に実装される。他の実施形態では、ステートマシン３１２をプログラム可能なマイクロコントローラ又はマイクロプロセッサに置き換えることができる。一実施形態では、制御回路３１０は、レジスタ、ＲＯＭヒューズ、並びにベース電圧及び他のパラメータ等のデフォルト値を記憶するための他の記憶デバイスのバッファを含む。

【0016】

オンチップアドレスデコーダ３１４は、コントローラ１０２によって使用されるアドレスと、デコーダ３２４及び３３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール３１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール３１６は、電圧を生成するための電荷ポンプを含み得る。

【0017】

本明細書の目的のために、制御回路３１０は、単独で又は読み取り／書き込み回路３２８及びデコーダ３２４／３３２と組み合わせて、メモリ構造３２６に対して１つ以上の制御回路を備える。この１つ以上の制御回路は、フロー図及び信号図において以下に記載される機能を実行する電気回路である。他の実施形態では、１つ以上の制御回路は、ソフトウェアと組み合わせた電気回路であるコントローラ１０２のみからなることができ、これはフロー図及び信号図において以下に記載される機能を実行する。別の代替的な実施形態では、１つ以上の制御回路は、コントローラ１０２、及びフロー図及び信号図において以下に記載される機能を実行する制御回路３１０を備える。別の実施形態では、１つ以上の制御回路は、ステートマシン３１２（又はマイクロコントローラ又はマイクロプロセッサ）を単独で、又はコントローラ１０２と組み合わせて備える。

【0018】

一実施形態では、メモリ構造３２６は、ウェハなど単一基板上に複数のメモリレベルが形成される不揮発性メモリセルのモノリシック３次元メモリアレイを備える。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性領域を有する、１つ以上の物理レベルのメモリセルアレイにモノリシックに形成される、任意の種類の不揮発性メモリを備え得る。一例では、メモリ構造３２６の不揮発性メモリセルは、例えば米国特許第９，７２１，６６２号に記載されているような電荷トラップ材料を有する垂直ＮＡＮＤストリングを備え、その全体が参照により本明細書に組み込まれる。別の実施形態では、メモリ構造３２６は、不揮発性メモリセルの二次元メモリアレイを含む。一例では、不揮発性メモリセルは、例えば米国特許第９，０８２，５０２号に記載されているような浮動ゲートを利用するＮＡＮＤフラッシュメモリセルであり、その全体が参照により本明細書に組み込まれる。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。

【0019】

一実施形態では、制御回路（複数可）（例えば、制御回路３１０）は、制御ダイと称される第１のダイ上に形成され、メモリアレイ（例えば、メモリ構造３２６）は、メモリダイと称される第２のダイ上に形成される。例えば、メモリに関連付けられたいくつか又は全ての制御回路（例えば、制御回路３１０、行デコーダ３２４、列デコーダ３３２、及び読み出し／書き込み回路３２８）は、同じ制御ダイ上に形成されてもよい。制御ダイは、集積メモリアセンブリを形成するために、１つ以上の対応するメモリダイに接合されてもよい。制御ダイ及びメモリダイは、互いに電気的に接続するように配置されたボンドパッドを有してもよい。制御ダイ及びメモリダイのボンドパッドは、ボンドパッドサイズ及びボンドパッド間隔（すなわち、ボンドパッドピッチ）に部分的に依存して、様々な接合手法のいずれかによって位置合わせされ、接合されてもよい。いくつかの実施形態では、ボンドパッドは、はんだ又は他の追加材料なしで、いわゆるＣｕ～Ｃｕ接合プロセスにおいて互いに直接接合される。いくつかの実施例では、ダイは、１対１の配置で（例えば、１つのコントロールダイを１つのメモリダイに）接合される。いくつかの実施例では、集積メモリアセンブリ内に、２つ以上の制御ダイ及び／又は２つ以上のメモリダイが存在してもよい。いくつかの実施形態では、集積メモリアセンブリは、複数の制御ダイ及び／又は複数のメモリダイのスタックを含む。いくつかの実施形態では、制御ダイは、メモリコントローラに接続されるか、ないしは別の方法でメモリコントローラと通信する。例えば、メモリコントローラは、メモリアレイにプログラムされるデータを受信し得る。メモリコントローラは、制御ダイがそのデータをメモリダイ上のメモリアレイにプログラムすることができるように、そのデータを制御ダイに転送することになる。

【0020】

図２Ｂは、接合されたダイ対を提供するためにウェハ間接合を使用して実装され得る、図２Ａの配置の代替配置を示す。図２Ｂは、集積メモリアセンブリ３０７の一実施形態の機能ブロック図である。１つ以上の集積メモリアセンブリ３０７は、メモリシステム１００内のメモリパッケージ１０４に使用され得る。集積メモリアセンブリ３０７は、２種類の半導体ダイ（又はより簡潔に「ダイ」）を含む。メモリダイ３０１は、メモリアレイ３２６（メモリ構造）を含む。メモリ構造３２６は、不揮発性メモリセルを含み得る。

【0021】

制御ダイ３１１は、列制御回路３６４、行制御回路３２０、及びシステム制御論理３６０（ステートマシン３１２、電力制御モジュール３１６、記憶装置３６６、及びメモリインターフェース３６８を含む）を含む。いくつかの実施形態では、制御ダイ３１１は、メモリダイ３０１内のメモリ構造３２６に接続するように構成される。図２Ｂは、メモリダイ３０１内に形成されたメモリアレイ３２６に結合された周辺回路又は制御ダイ３１１に形成された、制御回路を含む周辺回路の例を示す。システム制御論理３６０、行制御回路３２０、及び列制御回路３６４は、制御ダイ３１１内に配置される。いくつかの実施形態では、列制御回路３６４の全て又は一部、及び行制御回路３２０の全て又は一部は、メモリ構造ダイ３０１上に配置される。いくつかの実施形態では、システム制御論理３６０内の回路の一部は、メモリダイ３０１上に配置される。

【0022】

システム制御論理３６０、行制御回路３２０、及び列制御回路３６４は、一般的なプロセス（例えば、ＣＭＯＳプロセス）によって形成されてもよく、それにより、より典型的にはメモリコントローラ１０２上に見られるＥＣＣなどの素子及び機能を追加することは、追加のプロセスステップをほとんど又は全く必要としなくてもよい（すなわち、コントローラ１０２を製造するために使用されるのと同じプロセスステップを使用して、システム制御論理３６０、行制御回路３２０、及び列制御回路３６４を製造することもできる）。したがって、そのような回路をメモリダイ３０１などのダイから移動させることにより、そのようなダイを製造するのに必要なステップの数を減らすことができ、そのような回路を制御ダイ３１１などのダイに追加することは、多くの追加のプロセスステップを必要としない場合がある。

【0023】

図２Ｂは、電気経路３７０を通してメモリダイ３０１上のメモリアレイ３２６に結合された制御ダイ３１１上のセンスブロック３５０を含む列制御回路３６４を示す。例えば、電気経路３７０は、列デコーダ３３２、ドライバ回路３７２、及びブロック選択部３７３とメモリアレイ３２６のビット線との間の電気的接続を提供し得る。電気経路は、メモリ構造３２６のビット線に接続された、メモリダイ３０１の対応するパッドに接合された制御ダイ３１１上のパッドを介して制御ダイ３１１内の列制御回路３６４から延在してもよい。メモリ構造３２６の各ビット線は、列制御回路３６４に接続する１対のボンドパッドを含む電気経路３７０内に対応する電気経路を有してもよい。同様に、行デコーダ３２４、アレイドライバ３７４、及びブロック選択３７６を含む、行制御回路３２０は、電気経路３０８を介してメモリ構造３２６に結合される。電気経路３０８のそれぞれは、ワード線、ダミーワード線、又は選択ゲート線に対応してもよい。更に、制御ダイ３１１とメモリ構造ダイ３０１との間に追加の電気経路が設けられてもよい。

【0024】

いくつかの実施形態では、集積メモリアセンブリ３０７内に、２つ以上の制御ダイ３１１及び／又は２つ以上のメモリダイ３０１が存在する。いくつかの実施形態では、集積メモリアセンブリ３０７は、複数の制御ダイ３１１及び複数のメモリ構造ダイ３０１のスタックを含む。いくつかの実施形態では、各制御ダイ３１１は、メモリ構造ダイ３０１のうちの少なくとも１つに固定（例えば、結合）される。

【0025】

メモリ構造３２６に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリセル技術を使用して、メモリ構造３２６を形成することができる。本明細書で提案される新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造３２６のメモリセルに好適な技術の他の実施例には、ＲｅＲＡＭメモリ、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、相変化メモリ（例えば、ＰＣＭ）などが挙げられる。メモリ構造３２６のアーキテクチャに好適な技術の例として、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。

【0026】

ＲｅＲＡＭ又はＰＣＭＲＡＭ、クロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。

【0027】

磁気抵抗メモリ（Magnetoresistive memory、ＭＲＡＭ）は、磁気記憶素子によってデータを記憶する。素子は、各々が薄い絶縁層によって分離された磁化を保持することができる、２つの強磁性プレートから形成される。２つのプレートのうちの１つは、特定の極性に設定された永久磁石である。他方のプレートの磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、一方はセルの上に、かつ一方はセルの下に配置された１対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。

【0028】

相変化メモリ（phase change memory、ＰＣＭ）は、カルコゲナイドガラスのユニークな挙動を利用する。一実施形態は、レーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の配位状態を単純に変化させることによって、非熱的相変化を達成するために、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用する。したがって、プログラミングの線量はレーザパルスである。メモリセルは、メモリセルが光を受光することをブロックすることによって抑制され得る。本書では「パルス」の使用には四角いパルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又はその他の波を含む。

【0029】

当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。

【0030】

図３は、複数のメモリセルを含む、メモリ構造３２６を備え得るモノリシック３次元メモリアレイの例示的な一実施形態の一部の斜視図である。例えば、図３は、１つのメモリのブロックの一部を示している。描画される構造は、交互の誘電体層及び導電層のスタックの上に位置決めされた１組のビット線ＢＬを含む。例として、誘電体層のうちの１つがＤとしてマークされ、導電層（ワード線層とも呼ばれる）のうちの１つがＷとしてマークされている。交互の誘電体層及び導電層の数は、特定の実装要件に基づいて変化し得る。１組の実施形態は、１０８～２７８個の交互の誘電体層と導電層との間に、例えば１２７個のデータワード線層、８個の選択層、４個のダミーワード線層、及び１３９個の誘電体層を含む。

【0031】

１０８～２７８個よりも多い又は少ない層を使用することもできる。以下に説明するように、交互の誘電体層及び導電層は、ローカルインターコネクトＬＩによって、４つの「フィンガ」に分割される。図３は、２つのフィンガ及び２つのローカルインターコネクトＬＩのみを示す。以下、交互の誘電体層及びワード線層は、ソース線層ＳＬである。メモリホールは、交互の誘電体層及び導電層のスタック内に形成される。例えば、メモリホールのうちの１つはＭＨとしてマークされる。図３では、誘電体層がシースルーとして描画されているので、読者は交互の誘電体層及び導電層のスタックに位置決めされたメモリホールを見ることができる。一実施形態では、メモリセルの垂直列を生成するために、メモリホールを電荷トラップ層を含む材料で充填することによって、ＮＡＮＤストリングが形成される。各メモリセルは、１つ以上のビットのデータを記憶することができる。メモリ構造３２６を備える３次元モノリシックメモリアレイの更なる詳細は、図４Ａ～図４Ｃに関して以下で提供する。

【0032】

図４Ａは、２つの平面３０２及び３０４に分割されたメモリ構造３２６の１つの例示的な構成を説明するブロック図である。次いで、各平面はＭ個のブロックに分割される。一実施例では、各平面は、約２０００個のブロックを有する。しかしながら、異なる数のブロック及び平面を使用することもできる。一実施形態（In on embodiment）では、メモリセルのブロックは、消去の単位である。すなわち、ブロックの全てのメモリセルは、一緒に消去される。他の実施形態では、メモリ構造３２６を編成して信号化回路及び選択回路を有効にするなど、他の理由でメモリセルをブロックにグループ化することができる。いくつかの実施形態では、ブロックは、ブロックのメモリセルが、ワード線の共通セットを共有するように、接続されたメモリセルの群を表す。

【0033】

図４Ｂ～４Ｃは、３次元（「３Ｄ」）ＮＡＮＤ構造の一例を示す。図４Ｂは、メモリ構造３２６からの１つのブロックの一部の上面図を示すブロック図である。図４Ｂに示すブロックの一部は、図４Ａのブロック２の部分３０６に対応する。図４Ｂに示すように、図４Ｂに示すブロックは、４３３の方向に延在する。一実施形態では、メモリアレイは、６０の層を有する。他の実施形態は、６０個よりも少ない又はそれよりも多い層を有する。しかしながら、図４Ｂは、最上層のみを示している。

【0034】

図４Ｂは、垂直列を表す複数の円を示す。各垂直列は、複数の選択ゲート（選択トランジスタとも呼ばれる）及び複数のメモリセル（データメモリセルとも呼ばれる）を含む。一実施形態では、各垂直列は、ＮＡＮＤストリングを実装する。例えば、図４Ｂは、垂直列４２２、４３２、４４２、及び４５２を示す。垂直列４２２は、ＮＡＮＤストリング４８２を実装する。垂直列４３２は、ＮＡＮＤストリング４８４を実装する。垂直列４４２は、ＮＡＮＤストリング４８６を実装する。垂直列４５２は、ＮＡＮＤストリング４８８を実装する。垂直列の詳細は、以下に記載する。図４Ｂに示すブロックは矢印４３３の方向に延びるため、ブロックは図４Ｂに示すよりも多くの垂直列を含む。

【0035】

図４Ｂはまた、ビット線４１１、４１２、４１３、４１４、．．．４１９などビット線４１５のセットを示す。図４Ｂは、ブロックの一部のみを示すため、２４本のビット線を示す。２５本以上のビット線がブロックの垂直列に接続され得ることが企図される。垂直列を表す円の各々は、１本のビット線への接続を示す「ｘ」を有する。例えば、ビット線４１４は垂直列４２２、４３２、４４２、及び４５２に接続されている。

【0036】

図４Ｂに示すブロックは、様々な層を垂直列の下にあるソース線に接続する、１つのローカルインターコネクトのセット（４０２、４０４、４０６、４０８、及び４１０）を含む。ローカルインターコネクト４０２、４０４、４０６、４０８、及び４１０はまた、ブロックの各層を４つの領域に分割する役割を果たす。例えば、図４Ｂに示す最上層は、フィンガと呼ばれる領域４２０、４３０、４４０、及び４５０に分割される。メモリセルを実装するブロックの層において、４つの領域は、ローカルインターコネクトによって分離されるワード線フィンガと称される。一実施形態では、共通のレベルのブロック上のワード線フィンガは、ブロックの終端が互いに接続して単一のワード線を形成する。別の実施形態では、同一レベルのワード線フィンガは、互いに接続していない。例示的な一実装形態では、ビット線は、領域４２０、４３０、４４０、及び４５０の各々で１つの垂直列にのみ接続する。当該実施形態では、各ブロックは１６行の活性列を有し、各ビット線は、各ブロックで４行に接続する。一実施形態では、共通のビット線に接続された４行の全ては、同一ワード線（互いに接続されている同レベルの異なるワード線フィンガを介して）に接続される。したがって、システムは、ソース側選択線及びドレイン側選択線を使用して、メモリ動作（プログラム、検証、読み出し、及び／又は消去）に供される４つのうちの１つ（又は別のサブセット）を選択する。

【0037】

図４Ｂは、４行の垂直列を有する各領域、４領域、及びブロック内の１６行の垂直列を示しているが、これらの正確な数字は例示的な実施形態である。他の実施形態は、１ブロック当たりより多くの領域又はより少ない領域、１領域当たりより多い又は少ない行の垂直列、及び１ブロック当たりより多い又は少ない行の垂直列を含むことができる。

【0038】

図４Ｂはまた、千鳥状の垂直列を示す。他の実施形態では、異なるパターンの千鳥配置を使用することができる。いくつかの実施形態では、垂直列は千鳥状ではない。

【0039】

図４Ｃは、図４Ｂの線ＡＡに沿った断面図を示す３次元メモリ構造３２６の一実施形態の一部を示す。この断面図は、垂直列４３２及び４３４及び領域４３０（図４Ｂを参照）を切断する。図４Ｃの構造は、ドレイン側選択ゲートに対応する４つのドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３と、ソース側選択ゲートに対応する４つのソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＳＧＳ３と、４つのダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１と、データメモリセルに接続するための４８個のデータワード線層ＷＬＬ０～ＷＬＬ１２７と、を含む。他の実施形態は、４つより多い又は少ないドレイン側選択層と、４つより多い又は少ないソース側選択層と、４つより多い又は少ないダミーワード線層と、１２８個より多い又は少ないワード線層と、を実装し得る。垂直列４３２及び４３４は、ドレイン側選択層、ソース側選択層、ダミーワード線層、及びワード線層を通って突出して示される。一実施形態では、各垂直列は、ＮＡＮＤストリングを含む。例えば、垂直列４３２は、ＮＡＮＤストリング４８４を備える。垂直列及び下に列挙される層の下には、基板１０１、基板上の絶縁膜４５４、及びソース線ＳＬが存在する。垂直列４３２のＮＡＮＤストリングは、スタックの底部にソース端を有し、スタックの上部にドレイン端を有する。図４Ｂと一致するように、図４Ｃは、コネクタ４１８を介してビット線４１４に接続された垂直列４３２を示す。ローカルインターコネクト４０４及び４０６も示す。

【0040】

参照を容易にするために、ドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３、ソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３、ダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１、並びにワード線層ＷＬＬ０～ＷＬＬ１２７は、集合的に導電層と呼ばれる。一実施形態では、導電層は、スズとタングステンの組み合わせから作製される。他の実施形態では、ドープポリシリコン、タングステンなど金属、又は金属シリサイドなど他の材料を使用して、導電層を形成することができる。いくつかの実施形態では、異なる導電層は、異なる材料から形成され得る。導電層間には、誘電体層ＤＬ０～ＤＬ１４１が存在する。例えば、誘電体層ＤＬ１３１はワード線層ＷＬＬ１２３よりも上にあり、ワード線層ＷＬＬ１２４よりも下にある。一実施形態では、誘電体層は、ＳｉＯ_２で作製される。他の実施形態では、他の誘電材料を使用して、誘電体層を形成することができる。

【0041】

不揮発性メモリセルは、スタック内で交互に存在する導電層及び誘電体層を通って延在する垂直列に沿って形成される。一実施形態では、メモリセルは、ＮＡＮＤストリング内に配置される。ワード線層ＷＬＬ０～ＷＬＬ１２７は、メモリセル（データメモリセルとも称される）に接続する。ダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１は、ダミーメモリセルに接続される。ダミーメモリセルは、ホストデータ（ホストから提供されたデータ、例えばホストのユーザからのデータなど）を記憶しないが、データメモリセルは、ホストデータを記憶するのに適格である。ドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３は、ビット線からＮＡＮＤストリングを電気的に接続し、切断するために使用される。ソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３は、ソース線ＳＬからＮＡＮＤストリングを電気的に接続し、切断するために使用される。

【0042】

図３～図４Ｃの例示的なメモリシステムは、電荷トラップ材料を有する垂直ＮＡＮＤストリングを含む３次元メモリ構造であるが、他の（２Ｄ及び３Ｄ）メモリ構造を本明細書に記載の技術とともに使用することもできる。

【0043】

上述したメモリシステムは、消去、プログラム、及び読み出しが可能である。良好なプログラミングプロセス（検証を含む）の最後に、必要に応じて、メモリセルの閾値電圧は、プログラムされたメモリセルの閾値電圧の１つ以上の分布内、又は消去されたメモリセルの閾値電圧の分布内にあるべきである。

【0044】

図５は、図２Ａ～２Ｂのセンスブロック３５０などのセンスブロック５００の一実施形態を示す。個々のセンスブロック５００は、センスモジュール５８０と呼ばれるコア部分と、共通部分５９０とに分割され得る。一実施形態では、各ビット線に対して別個のセンスモジュール５８０が存在し、複数のセンスモジュール５８０のセットに対して１つの共通部分５９０が存在する。一例では、センスブロックは、１つの共通部分５９０と８つのセンスモジュール５８０とを含む。グループ内の各センスモジュールは、データバス５７２を介して関連する共通部分と通信する。

【0045】

センスモジュール５８０は、一例として、接続されたビット線内の伝導電流が所定の閾値レベルを上回るか又は下回るかどうかを判定するセンス回路５７０を備える。センスモジュール５８０はまた、接続されたビット線上に電圧状態を設定するために使用されるビット線ラッチ５８２を含む。例えば、ビット線ラッチ５８２にラッチされた所定の状態により、接続されたビット線は、プログラム禁止電圧（例えば、１．５～３Ｖ）を指定する状態にプルされることになり得る。

【0046】

共通部分５９０は、プロセッサ５９２、データラッチの例示的な組５９４、及びデータラッチ５９４の組とデータバス５２０との間に結合されたＩ／Ｏインターフェース５９６を含む。プロセッサ５９２は計算を実行する。例えば、プロセッサ５９２は、感知された記憶素子に記憶されたデータを判定し、データラッチの組内に判定されたデータを記憶し得る。プロセッサ５９２は、ラッチ間でデータを移動させ、ラッチ内のデータに対して演算を実行する（例えば、排他的論理和（ＸＯＲ）演算などの論理演算を実行する）こともできる。データラッチ５９４のセットは、読み出し動作中にプロセッサ５９２によって決定されたデータビットを記憶するために、又はプログラム動作中にデータバス５２０からインポートされたデータビットを記憶するために使用され得る。インポートされたデータビットは、図５のメモリアレイ５０１などのメモリアレイにプログラムされるように意図された書き込みデータを表す。Ｉ／Ｏインターフェース５９６は、データラッチ５９４とデータバス５２０との間のインターフェースを提供する。

【0047】

読み出し動作又は他の記憶素子感知動作の間、図５の状態機械５１２などの状態機械は、アドレス指定された記憶素子への異なる制御ゲート電圧の供給を制御する。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧をステップ実行すると、センスモジュール５８０はこれらの電圧のうちの１つでトリップすることができ、出力は、データバス５７２を介してプロセッサ５９２にセンスモジュール５８０から提供されることになる。その時点で、プロセッサ５９２は、センスモジュールのトリップイベント及び入力線５９３を介したステートマシンからの印加された制御ゲート電圧に関する情報を考慮することによって、結果として得られるメモリ状態を判定する。それは次いで、メモリ状態のバイナリ符号化を計算し、結果として得られるデータビットをデータラッチ５９４内に記憶する。コア部分の別の実施形態では、ビット線ラッチ５８２は、センスモジュール５８０の出力をラッチするためのラッチ、及び上記のようなビット線ラッチの両方として役割を果たす。

【0048】

プログラミング動作中、プログラムされるべきデータは、データラッチ５９４のセットに記憶される。プログラム動作は、ステートマシン５１２の制御下で、アドレス指定された記憶素子の制御ゲートに印加される一連のプログラミング電圧パルスを含む。それぞれのプログラムパルスに続いて、記憶素子が所望のメモリ状態にプログラムされているかどうかを判断するための読み戻し（又は検証プロセス）が続く。プロセッサ５９２は、所望のメモリ状態に対して読み戻しメモリ状態を監視する。これら２つが一致しているとき、プロセッサ５９２は、ビット線が、プログラム禁止を指定する状態にプルされるように、ビット線ラッチ５８２を設定する。これにより、プログラムパルスがその制御ゲートに現れても、ビット線に結合された記憶素子の更なるプログラミングは禁止される。他の実施形態では、プロセッサは、最初にビット線ラッチ５８２をロードし、センス回路は、検証操作中にビット線ラッチを禁止値に設定する。

【0049】

データラッチ５９４は、センスモジュールに対応するデータラッチのスタックを含む。一実施形態では、センスモジュール５８０当たり３つ以上のデータラッチが存在する。データラッチはシフトレジスタとして実装されているため、そこに記憶されたパラレルデータはデータバス５２０のシリアルデータに変換され、逆もまた同様である。読み出し／書き込みブロックに対応する全てのデータラッチを互いにリンクさせて、データのブロックがシリアル転送によって入力又は出力され得るように、ブロックシフトレジスタを形成することができる。具体的には、読み出し／書き込みモジュールのバンクは、データラッチの組の各々が、読み出し／書き込みブロック全体のシフトレジスタの一部であるかのように、データバスの中又は外のデータをシーケンス内でシフトさせるように構成され得る。

【0050】

図６は、各メモリセルが３ビットのデータを記憶するときのメモリアレイの例示的な閾値電圧分布を示す。他の実施形態は、メモリセル当たり他のデータ容量（例えば、メモリセル当たり１、２、４、又は５ビットのデータなど）を使用し得る。２つより多いデータ状態を使用してメモリセル当たり１ビットより多いデータを記憶することは、マルチレベルセル（ＭＬＣ）と呼ばれ、例えば、４つのデータ状態を使用してセル当たり２ビットを記憶することは、ＭＬＣの一例である。２つのデータ状態を使用してメモリセル当たり１ビットのデータを記憶することは、シングルレベルセル（ＳＬＣ）と呼ばれる。１６個のデータ状態を使用してメモリセル当たり４ビットのデータを記憶することは、クワッドレベルセル（ＱＬＣ）と呼ばれる。図６は、８つのデータ状態に対応する８つの閾値電圧分布を示す。第１の閾値電圧分布（データ状態）Ｅｒは、消去されるメモリセルを表す。他の７つの閾値電圧分布（データ状態）Ａ～Ｇはプログラムされるメモリセルを表し、したがってプログラムされた状態とも呼ばれる。各閾値電圧分布（データ状態）は、データビットの組に対する所定の値に対応する。

【0051】

図６は、７つの検証基準電圧ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ、及びＶｖＧを示す。メモリセルをデータ状態Ａにプログラムする場合は、システムは、それらのメモリセルがＶｖＡ以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｂにプログラムする場合は、システムは、メモリセルがＶｖＢ以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｃにプログラムする場合は、システムは、メモリセルがＶｖＣ以上の閾値電圧を有するかどうかを判定し、同様にデータ状態Ｇまで続く。

【0052】

図６はまた、メモリセルからデータを読み取るための、７つの読み取り基準電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧを示す。所定のメモリセルの閾値電圧が７つの読み出し基準電圧よりも高いか低いかを試験する（例えば、センスブロック３５０などのセンスブロックを使用して感知動作を実行する）ことによって、システムは、メモリセルがどのデータ状態（例えば、Ｅｒ、Ａ、Ｂ、Ｃ、・・・）にあるかを判定することができる。メモリセルにプログラムされたデータとセルの閾値電圧レベルとの間の特定の関係は、セルに採用されたデータ符号化方式に依存する。一実施形態では、データ値は、グレーコード割り当てを使用して閾値電圧範囲に割り当てられ、その結果、メモリの閾値電圧がその隣の物理状態に誤ってシフトした場合に、１ビットのみが影響を受けるようになる。図６は、全てのデータ状態が消去状態から一緒にプログラムされることを示しているが、他の例では、特に多数のデータ状態では、プログラミングは複数の動作で実行されてもよい。

【0053】

図７は、各メモリセルが３ビットのデータを記憶するときにメモリアレイを消去する（例えば、図６でプログラムされたメモリセルを消去する）例を示す。（例えば、それらの閾値電圧を図示の範囲に増加させることによって）データ状態Ａ～Ｇにプログラムされたメモリセルは、（例えば、それらの閾値電圧を減少させることによって）消去されたデータ状態Ｅｒに戻される。消去パルスは、メモリセルに印加され得る。メモリセルは、図示されるように、消去検証電圧ＶｖＥｒを使用して、データ状態Ｅｒにあるとして検証され得る。メモリセルのセットは、メモリセルの全て又は実質的に全て（例えば、９９％超）がＶｖＥｒ未満の閾値電圧を有することが分かったときに消去されたと見なされ得る。メモリセルは、チャネルを正電圧まで充電し、消去イネーブル電圧Ｖｅｎ（例えば、０ボルト）をワード線に印加して、メモリセルの電荷記憶素子から電荷を移動させるのに十分な電界を生成することによって消去され得る。

【0054】

消去方式の一例では、ブロックの全てのワード線のメモリセルを並列に消去するために、消去イネーブル電圧（例えば、Ｖｅｎ）がブロックの全てのワード線に印加される。そのような消去方式は、全てのワード線のメモリセルを均一に消去し、均一消去又は全ワード線消去方式と呼ばれることがある。

【0055】

別の消去方式では、消去イネーブル電圧が不均一に印加される。例えば、消去イネーブル電圧Ｖｅｎ（例えば、０ボルト）は、ブロックのワード線の第１のサブセットに印加されてもよく、消去禁止電圧Ｖｉｎｈ（例えば、１０ボルト）は、ブロックのワード線の第２のサブセットに印加される。これにより、ワード線の第２のサブセットのメモリセルを消去することなく、ワード線の第１のサブセットのメモリセルが消去される。続いて、消去イネーブル電圧がワード線の第２のサブセットに印加され、消去禁止電圧がワード線の第１のサブセットに印加されて、ワード線の第２のサブセットのメモリセルを消去する。メモリセルを不均一に消去するそのような消去方式は、不均一消去方式と呼ばれることがある。ワード線は、任意の配列（例えば、交互配列、インターリーブ配列、又は他の配列）であり得る任意の数のサブセット（例えば、２つ、３つ、４つ、又はそれ以上のサブセット）で消去され得る。一例では、ワード線は、交互パターンで２つのサブセットにグループ化され、第１のサブセットは奇数番号のワード線を含み、第２のサブセットは偶数番号のワード線を含む。奇数ワード線と偶数ワード線を別々に消去する消去方式（不均一消去方式）は、奇偶消去方式と呼ばれることがある。

【0056】

図８Ａ～８Ｃは、異なる消去プロセスにおけるワード線電圧の例を示す。図８Ａに示す全ワード線消去では、ＮＡＮＤストリングのチャネルがチャージアップされている間、全てのワード線が０Ｖなどの低い消去イネーブル電圧（Ｖｅｎ）に保持される。これは、メモリセルの各々に対して大きなチャネル－制御ゲート間電界を生成し、これは、トラップ層への正孔注入を駆動し、メモリセルのＶｔｈを下げる。図８Ｂの奇数－偶数ワード線消去では、奇数番目のワード線はＶｅｎに保持され、偶数番目のワード線は１０Ｖなどのより高い消去禁止電圧（Ｖｉｎｈ）に保持され、チャネルは充電される。Ｖｅｎがワード線に印加されると、奇数番号のワード線に接続されたメモリセルの各々に対して大きなチャネル－制御ゲート電界が生成され、その結果、奇数番号のワード線に接続されたメモリセルが消去される。しかし、偶数番目のワード線にＶｉｎｈが印加されると、チャネル－制御ゲート間の電界は消去に十分な大きさではないので、偶数番目のワード線に接続されたメモリセルは消去されない。これとは別に、奇数番目のワード線に接続されたメモリセルの消去の前又は後に、偶数番目のワード線がＶｅｎに保持され、奇数番目のワード線がＶｉｎｈに保持され、チャネルがチャージアップされるので、偶数番目のワード線に接続されたメモリセルは消去されるが、奇数番目のワード線に接続されたメモリセルは消去されない（例えば、図８Ｃ）。

【0057】

更に、奇数－偶数ワード線消去が使用される場合、検証プロセスは、奇数番号のワード線に接続されたメモリセルに対する検証試験が偶数番号のワード線に接続されたメモリセルに対する検証試験と同時に行われるように、全てのメモリセルに対する同時検証試験を含むことができる。あるいは、検証プロセスは、偶数番目のワード線に接続されたメモリセルに対する検証試験とは別に、奇数番目のワード線に接続されたメモリセルに対する検証試験を、偶数番目のワード線に接続されたメモリセルに対する検証試験の前又は後に含むことができる。

【0058】

図８Ａは、全ワード線消去プロセスにおけるワード線電圧を示す。メモリセル７０３～７１４を含む、これらのワード線に接続されたメモリセルが消去されるように、例えば、Ｖｅｎ＝０Ｖが、（例えば、図４Ｃに以前に示されたように）データワード線ＷＬ０～ＷＬ１２７の全てに印加される。ダミーワード線は、Ｖｉｎｈを受け取ることができる。ＮＡＮＤのチャネル７００ａは、消去電圧を基板に印加することによってソース端から、及び／又はＧＩＤＬを使用してドレインから充電することができる。

【0059】

図８Ｂは、奇数番目のワード線消去ステップにおけるワード線電圧を示す。Ｖｅｎ＝０Ｖが奇数番号のワード線、例えば、ＷＬ１、ＷＬ３・・・ＷＬ１２７に印加され、一方、Ｖｉｎｈ＝１０Ｖが偶数番号のワード線、例えば、ＷＬ０、ＷＬ２・・・ＷＬ１２６に同時に印加される。

【0060】

図８Ｃは、偶数番目のワード線消去ステップにおけるワード線電圧を示す。Ｖｅｎ＝０Ｖが偶数番号のワード線、例えば、ＷＬ０、ＷＬ２・・・ＷＬ１２６に印加され、一方、Ｖｉｎｈ＝１０Ｖが奇数番号のワード線、例えば、ＷＬ１、ＷＬ３・・・ＷＬ１２７に同時に印加される。

【0061】

図８Ｄは、全ワード線検証プロセスにおけるワード線電圧を示す。検証電圧ＶｖＥｒは、ＮＡＮＤストリング内の電流を感知しながら、ワード線の各々に同時に印加される。全ワード線検証プロセスは、奇数－偶数検証プロセスと比較して、消費される時間の点で有益であり得る。

【0062】

図８Ｅは、奇数番目のワード線検証ステップにおけるワード線電圧を示す。奇数番目のワード線に接続されたメモリセルは、これらのワード線に検証電圧ＶｖＥｒを印加することによって検証試験が行われる。８Ｖなどのパス電圧Ｖｒｅａｄが、検証試験中に偶数番目のワード線に印加されて、関連するメモリセルを強い導電状態にして、ＮＡＮＤストリング内の感知電流が、主に奇数番目のワード線に接続されたメモリセルの閾値電圧に基づくようにする。

【0063】

図８Ｆは、偶数番目のワード線検証ステップにおけるワード線電圧を示す。偶数番目のワード線に接続されたメモリセルは、これらのワード線に検証電圧ＶｖＥｒを印加することによって検証試験が行われる。Ｖｒｅａｄは、検証試験中に奇数番目のワード線に印加され、関連するメモリセルを強い導電状態にして、ＮＡＮＤストリング内で検知される電流が主に偶数番目のワード線に接続されたメモリセルの閾値電圧に基づくようにする。奇数－偶数検証プロセスは、メモリセルが均一に消去されることを保証することができる。

【0064】

場合によっては、不揮発性メモリに接続された（例えば、コントローラ１０２内の）制御回路は、不揮発性メモリ内の１つ以上のブロックの状態を判定しようと試みてもよい。例えば、電力損失のためにブロックを準備するための十分な時間なしに電力が失われた場合、ブロック（例えば、電力が失われたときに書き込み又は消去動作を受けていた可能性があるブロック）の状態（例えば、書き込まれた、部分的に書き込まれた、消去された、部分的に消去された）は、不揮発性メモリに記録されない可能性があり、電力が戻った後に容易に利用可能でない可能性がある。制御回路は、個々のブロックをチェックして、それらの状態（例えば、何らかのデータがあるかどうか）を判定することができる。そのようなブロックの状態をチェックするための適切なスキームは、均一な消去スキームのみが使用される場合よりも、不均一な消去スキームが使用される場合に、より困難であり得る。

【0065】

図９Ａ～９Ｄは、異なる状態（例えば、電力損失後に電力が回復された後に制御回路がブロック状態を決定しようと試みるときに遭遇し得る状態）におけるブロックの例を示す。

【0066】

図９Ａは、部分的に書き込まれた（例えば、メモリ構造３２６内の）ブロック９００の一例を示す。ブロック９００の書き込まれた部分９０２は陰影によって示され、書き込まれていない部分９０４は空白として示されている。境界９０６は、書き込まれた部分９０２と書き込まれていない部分９０４との間に延在する。例えば、境界９０６のすぐ下のワード線は書き込まれてもよく、境界９０６のすぐ上のワード線は書き込まれなくてもよい。プログラミングは、所定の順序でワード線からワード線へ（図９Ａの下から上へ）進むことができる。図９Ａに示されるプログラミングの論理的順序は、物理的順序に対応してもしなくてもよい（例えば、プログラミングは、物理的により高いワード線から物理的により低いワード線へ、又は何らかの他の順序で進行してもよい）。プログラミングが進むにつれて、書き込まれた部分９０２のサイズは増加し、一方、書き込まれていない部分９０４のサイズは減少し、境界９０６はそれに応じて移動する。場合によっては、オープンブロック（まだクローズ又はフルではなく、データを書き込むために利用可能なブロック）の状態は、予期せぬ電源喪失の前に不揮発性メモリに記録されないことがある。電力が戻されると、ブロックにデータが記憶されているか否かが判定され、記憶されている場合には、書き込まれた部分と書き込まれていない部分との間の境界がどこに位置するかが判定され得る。そのようなブロックに記憶された任意のデータは、新しいロケーションに維持又はコピーされ得る。

【0067】

図９Ｂは、書き込まれた部分９０２がブロック９００全体に延在するように、完全に書き込まれた（例えば、ブロック９００の全てのワード線が書き込まれた）後のブロック９００の例を示す。この場合、書き込まれていない部分が存在しないので、書き込み部分と書き込まれていない部分との境界は存在しない。ブロックは、完全に書き込まれたときに閉じられてもよく、閉じられたときのその状態は不揮発性メモリに記録されてもよい。

【0068】

図９Ｃは、書き込まれていない部分９０４がブロック９００全体に及ぶように、完全に消去された後（例えば、ブロック９００の全てのワード線が均一又は不均一消去で消去された後）のブロック９００の例を示す。この場合、書き込み部分が存在しないので、書き込み部分と書き込まれていない部分との境界は存在しない。完全に消去されたブロックは、その後の使用のために（例えば、データを記憶するために）準備されてもよく、その状態は不揮発性メモリに記録されてもよい（例えば、消去ブロックプールに追加されてもよい）。場合によっては、ブロック（例えば、図９Ｃに示されるようなブロック）の消去状態を記録する前に、予期せぬ電力損失が生じ得る。

【0069】

均一な（全ワード線）消去のみを使用するメモリシステムでは、書き込まれた部分と書き込まれていない部分との間の境界（例えば、境界９０６）の検出は、ブロックが部分的に書き込まれていることを決定するのに十分であり得る。書き込まれた部分と書き込まれていない部分との間の境界を検出することは、不均一消去（例えば、奇数－偶数消去）を使用するメモリシステムにおいて部分的に書き込まれたブロックを示すのに十分ではない場合がある。

【0070】

図９Ｄは、奇数－偶数消去中の中間段階（例えば、図８Ｂの奇数ワード線消去ステップの後、図８Ｃの偶数ワード線消去ステップの前）におけるブロック９００の一例を示す。奇数ワード線（例えば、ＷＬ１、ＷＬ３、ＷＬ５・・・）は消去される（書き込まれない）一方で、偶数ワード線（例えば、ＷＬ０、ＷＬ２、ＷＬ４・・・）は消去されない（書き込まれる）。この交互パターンは、書き込まれた部分と書き込まれていない部分との間に複数の境界を生成する。例えば、図９Ｄは、ＷＬ４（書き込み済み）とＷＬ（未書き込み）との間の境界９０８に加えて、ＷＬ２（書き込み済み）とＷＬ３（未書き込み）との間の境界９１０を示す。図９Ｄのブロック９００の奇数ワード線消去は、書き込まれた部分と書き込まれていない部分との間に１１個のそのような境界を提供する。他の不均一消去方式では、そのような境界の数及び位置は異なってもよい。複数の境界を有する書き込まれた部分及び書き込まれていない部分のパターン（例えば、図９Ｄ又はその他に示されるような）は、消去アボート（例えば、奇数－偶数消去中の電力損失）の結果として生じる場合があり、ブロックの状態を決定しようと試みるときに識別することが困難である場合がある。

【0071】

図１０Ａは、（例えば、図９Ａに示されるように）部分的に書き込まれたときのブロック９００における境界の二分探索の例を示す。二分探索は、最後の論理ワード線（ＷＬ１１）をチェックして（例えば、読み出し動作又は検証動作を実行して）、ブロックが完全に書き込まれているかどうかを判定することによって開始する。ＷＬ１１が書き込まれていないと判定したことに応答して、ブロックの中央のワード線（ＷＬ５）がチェックされる。ＷＬ５が書き込まれていないと判定したことに応答して、ＷＬ５の下のブロックの残りの部分の中央のワード線（この例ではＷＬ２）がチェックされる。ＷＬ２が書き込まれている（ＷＬ２とＷＬ５との間のどこかの境界を示す）という決定に応答して、残りの部分の中央のワード線（この例ではＷＬ４）がチェックされる。ＷＬ４が書き込まれたと判定したことに応答して、境界９０６がＷＬ４とＷＬ５との間に位置すると判定される。それに応答して、書き込みアボートが発生し、ＷＬ０～ＷＬ４に記憶されたデータが別のブロックにコピーされ得ると仮定され得る。

【0072】

図１０Ｂは、（例えば、図８Ｂの奇数ワード線消去ステップの後であって、図８Ｃの偶数ワード線消去ステップの前に）ブロック９００が不均一消去によって部分的に消去されたときの、ブロック９００における境界の二分探索の一例を示す。二分探索は、最後の論理ワード線（ＷＬ１１）をチェックして（例えば、読み出し動作又は検証動作を実行して）、ブロックが完全に書き込まれているかどうかを判定することによって開始する。ＷＬ１１が書き込まれていないと判定したことに応答して、ブロックの中央のワード線（ＷＬ５）がチェックされる。ＷＬ５が書き込まれていないと判定したことに応答して、ＷＬ５の下のブロックの残りの部分の中央のワード線（ＷＬ２）がチェックされる。ＷＬ２が書き込まれている（ＷＬ２とＷＬ５との間のどこかの境界を示す）という決定に応答して、残りの部分の中央のワード線（この例ではＷＬ４）がチェックされる。ＷＬ４が書き込まれたと判定したことに応答して、境界９０６がＷＬ４とＷＬ５との間に位置すると判定される（図１０Ａと同じ結果）。それに応答して、書き込みアボートが発生し、ＷＬ０～ＷＬ４に記憶されたデータが別のブロックにコピーされ得ると仮定され得る。しかしながら、図１０Ｂに示すシナリオでは、ＷＬ０～ＷＬ４には有効なデータが配置されていない（ＷＬ０及びＷＬ３は消去されているが、ＷＬ０、ＷＬ２及びＷＬ４は古いデータしか有していない）。部分的に書き込まれたブロックのそのような誤識別は、不要なデータの不必要なコピーをもたらし、予期せぬ電力損失から回復する時間に影響を与える可能性があるため、望ましくない可能性がある。

【0073】

本技術の態様は、アボートされた不均一消去（例えば、奇数－偶数消去）において部分的に消去されたブロックを識別することを含む、ブロックの状態を正確かつ効率的に決定するための技法を対象とする。

【0074】

図１１Ａ～１１Ｂは、部分的に消去されたブロック（例えば、部分的に不均一な消去の後）と部分的に書き込まれたブロック（例えば、書き込みアボートの後）とを区別することを含む、ブロック９００の状態を判定するための方式の例を示す。図１１Ａは、奇数ワード線のみが消去された、部分的な不均一消去後のブロック９００を示す。境界を検出するために、最初に（図１０Ａ～１０Ｂに示すように）二分探索が使用される。ＷＬ１１から始まり、次いでＷＬ５（両方とも消去済み又は未書き込み）、次いでＷＬ２及びＷＬ４（両方とも書き込み済み）である。ＷＬ４は書き込み済みであり、ＷＬ５は未書き込みであるので、ＷＬ４とＷＬ５との間に境界９０６（第１の境界）があると判定される。ブロック９００の条件を更に識別するために、図１１Ａは、二分探索によって見つかった最後に書き込まれたワード線ＷＬ４にすぐ隣接するワード線（この例ではＷＬ３）をチェックして、それが書き込まれているか書き込まれていないかを確認する（例えば、ＷＬ４の下の第２の境界を探索する）ことを示す。テストワード線ＷＬ３は書き込まれておらず、第２の境界１１５０がＷＬ３とＷＬ４との間に位置するので、ブロック９００は部分的に消去されていると判定され、ブロック９００はそれに応じて処理されてもよい（例えば、データで満たすこと及び／又は消去を完了することを含んでもよい使用のために準備されてもよい）。

【0075】

図１１Ａで使用されるアプローチは、二分探索を使用して、書き込まれた部分と書き込まれていない部分との間の第１の境界を見つけ、次いで、二分探索によって見つけられた最後に書き込まれたワード線の下（書き込まれた側）のテストワード線をチェックして、不均一な消去を示すことになる第２の境界があるかどうかを確認する。この例で選択されたテストワード線（ＷＬ３）は、この例では、二分探索で見つかった最後に書き込まれたワード線（ＷＬ４）に直接隣接している（例えば、１ワード線だけオフセットされている）。１つのワード線のオフセットは、奇数－偶数消去を使用するメモリシステムに適切であり得る。他の例では（例えば、他の不均一な消去を使用して）、第２の境界の探索は、別様に実行され得る。例えば、不均一な消去をテストするために使用されるテストワード線（又は複数のワード線）は、異なって選択されてもよい（例えば、異なる量だけオフセットされる）。

【0076】

図１１Ｂは、ＷＬ０～ＷＬ４に沿って有効なデータが部分的に書き込まれた（例えば、書き込みアボート後）ブロック９００を示す。境界を検出するために、同じ二分探索が最初に使用される（図１１Ａと同じ）。ＷＬ１１から始まり、次にＷＬ５（両方とも消去済み又は未書き込み）、次にＷＬ２及びＷＬ４（両方とも書き込み済み）である。ＷＬ４は書き込まれており、ＷＬ５は書き込まれていないので、ＷＬ２とＷＬ５との間に境界９０６があると判定される。図１１Ｂは、二分探索によって見つかった最後に書き込まれたワード線ＷＬ４にすぐ隣接するワード線（この例ではＷＬ３）をチェックして、それが書き込まれているか書き込まれていないかを確認する（例えば、ＷＬ４の下の第２の境界を探索する）ことを示す。ＷＬ３が書き込まれているので、第２の境界はＷＬ３とＷＬ４との間に位置せず、ブロック９００は部分的に書き込まれていると判定される。ブロック９００は、それに応じて処理され得る（例えば、ＷＬ５～ＷＬ１１に追加のデータを書き込むこと、又はＷＬ０～ＷＬ４から別のブロックに有効なデータをコピーすることを含み得る、使用のために準備され得る）。

【0077】

図１２Ａは、図１１Ａ～１１Ｂに示される実装形態に対する代替実装形態を示す。最初に（図１１Ａに示すように）二分探索を使用して境界を検出する。ＷＬ１１から開始し、次にＷＬ５（両方とも消去済み又は未書き込み）、次にＷＬ２（書き込み済み）である。ＷＬ２は書き込まれ、ＷＬ５は書き込まれていないので、ＷＬ２とＷＬ５との間に境界（例えば、境界９０６）が存在しなければならないが、その位置はこの時点では決定されない。二分探索は、少なくとも１つの書き込まれたワード線及び少なくとも１つの書き込まれていないワード線（必ずしも境界の正確な位置ではない）を識別することによって境界を検出することができる。境界の位置を決定するために二分探索を継続する（例えば、図１１ＡのようにＷＬ４をチェックする）のではなく、図１１Ｂは、ＷＬ２（ＷＬ１）に直接隣接するワード線をチェックして、それが書き込まれているか書き込まれていないかを確認する（例えば、ＷＬ２の下の第２の境界を検索する）ことを示す。ＷＬ１は書き込まれていないので、第２の境界１１５０がＷＬ１とＷＬ２との間に位置し、ブロック９００が部分的に消去されていると判定される。ブロック９００は、それに応じて処理されてもよい（例えば、データで満たすこと及び／又は消去を完了することを含んでもよい使用のために準備されてもよい）。したがって、この例では、二分探索は、第２の境界をチェックする前に完了しない（例えば、第１の境界の位置が正確に決定されない）。

【0078】

図１２Ｂは、ＷＬ０～ＷＬ４に沿って有効データが部分的に書き込まれる（例えば、書き込みアボート後に）ときにブロック９００に適用される図１２Ａと同じ実装形態を示す。境界を検出するために、同じ二分探索が最初に使用される（図１２Ａと同じ）。ＷＬ１１から始まり、次にＷＬ５（両方とも消去済み又は未書き込み）、次にＷＬ２（書き込み済み）である。ＷＬ２が書き込まれ、ＷＬ５が書き込まれていないので、ＷＬ２とＷＬ５との間に境界（例えば、境界９０６）がなければならない。境界の位置を決定するために二分探索を直ちに継続するのではなく、図１２Ｂは、ＷＬ２に直接隣接するワード線（ＷＬ１）をチェックして、それが書き込まれているか書き込まれていないかを確認する（例えば、ＷＬ２の下の第２の境界をサーチする）ことを示す。ＷＬ１が書き込まれているので、第２の境界はＷＬ１とＷＬ２との間に位置せず、ブロック９００は部分的に書き込まれていると判定される。次いで、ＷＬ２とＷＬ５との間を探索することによって、二分探索が継続され得る。ＷＬ４をチェックすることは、ＷＬ４が書き込まれていることを示し、このことから、境界９０６がＷＬ４とＷＬ５との間にあると判定することができる。これは、ブロック９００のＷＬ０～ＷＬ４に有効なデータが存在することを示す。ブロック９００はそれに応じて処理されてもよい（例えば、ブロック９００を消去する前に、有効データがＷＬ０～ＷＬ４からコピーされてもよい）。

【0079】

図１３は、不揮発性メモリのオープンブロックを識別すること（１３６０）と、（例えば、オープンブロックの二分探索を実行することによって）オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出すること（１３６２）とを含む方法の一例を示す。本方法は、その後、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出したことに応答して、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックして、オープンブロックが不均一消去動作を受けたかどうかを判定すること（１３６４）（例えば、検出された書き込み済みワード線から所定のオフセットであるテストワード線をチェックするステップ）を更に含む。

【0080】

図１４は、第１の境界を見つけるために二分探索を実行すること（１４７０）を含む、電力損失後に回復する方法の例を示す。境界が検出されたかどうかについての決定がなされる（１４７２）（第１の境界は、この時点では正確に位置付けられていない可能性がある）。ステップ１４７２において境界が検出されない場合、本方法は、ブロックを消去アボートブロックとして扱うこと（１４７４）を含む（例えば、ブロックが完全に消去され、書き込みのために利用可能にされるか、又はそれに応じて更に消去されるかを確認するためにブロックがチェックされてもよい）。境界（第１の境界）が検出された場合、本方法は、第２の境界をチェックすること（１４７６）と、第２の境界が存在するかどうかを判定すること（１４７８）とを含む。例えば、（プログラミングの論理的順序で）書き込まれたワード線の下にあるテストワード線をチェックして、それが書き込まれていないかどうかを確認することができる。第２の境界が存在しない場合、ブロックはプログラムアボートブロックとして扱われ（１４８０）、これは、プログラムされていないワード線のプログラミングを継続すること、又は有効なデータを別のブロックにコピーすることを含み得る。第２の境界が存在する場合、ブロックは消去アボートブロック（例えば、不均一消去において部分的に消去されたブロック）として扱われる（１４８２）。例えば、オープンブロックが不均一消去動作を受けたと判定したことに応答して、オープンブロックからデータをコピーすることなく、ブロックを消去のために準備することができる。

【0081】

図１５は、最後の論理ワード線から開始してオープンブロックに対して二分探索を実行することを含む、電力損失後に回復する方法の一例を示す（１５７０）。例えば、図８Ａ～８ＦのＷＬ１２７又はブロック９００のＷＬ１１（ここで、ワード線は、０から始まる番号に従ってプログラムされ、例えば、ＷＬ０、ＷＬ１、ＷＬ２・・・）である。最後にプログラムされたワード線が見つかったか否かの判定が行われる（１５７２）（例えば、書き込まれた部分と書き込まれていない部分との間に境界が存在するか否かの判定）。最後にプログラムされたワード線が見つからない場合、ブロックは消去アボートブロックとして扱われる（１５７４）（例えば、偶数ワード線及び奇数ワード線の両方が少なくとも部分的に消去された後の均一消去アボート又は奇数－偶数消去アボート）。これは、第１のワード線（プログラミングの順序における第１のワード線、例えば、ＷＬ０）が消去されるかどうかに関する判定を行うこと（１５７６）を含む。第１のワード線が完全に消去される場合、ブロックは、新しいブロックとしてプログラミングのために利用可能にされ得る（１５７８）（例えば、プログラミングのために利用可能である完全に消去されたブロックとして扱われる）。第１のワード線が完全に消去されていない場合、ブロックは、プログラミング前にフラッシュ充填及び解放されてもよい（１５８０）。ステップ１５７６、１５７８、及び１５８０は、ブロックを消去アボートブロックとして扱う例を提供する（１５７４）。他の処理も可能である。

【0082】

最後にプログラムされたワード線が見つかると（１５７２）、本方法は、テストワード線を選択すること（１５８１）と、テストワード線が消去されたかどうかを判定すること（１５８２）とを含む。例えば、テストワード線は、最後にプログラムされたワード線から所定のオフセット（例えば、奇数－偶数消去を使用するシステムに対して１ワード線オフセット）であってもよい。テストワード線が消去される場合、ブロックは、部分的に消去されたブロック（例えば、奇数－偶数消去などの不均一消去によって部分的に消去されたブロック）として扱われる（１５８４）。この例では、ブロックはフラッシュ充填され、解放される（１５８６）。他の例では、部分的に消去されたブロックは、別様に扱われ得る。テストワード線が消去されている場合、本方法は、有効データを有するプログラムアボートブロックとしてブロックを扱うことを含む（１５８８）。

【0083】

上述の方法（例えば、図１１Ａ～１５）は、適切に構成された制御回路によるものを含む、任意の適切な方法で実装されてもよい。制御回路３１０は、単独で又は読み取り／書き込み回路３２８及びデコーダ３２４／３３２と組み合わせて、メモリ構造３２６に対して１つ以上の制御回路を備える。この１つ以上の制御回路は、フロー図において以下に記載される機能を実行する電気回路である。他の実施形態では、１つ以上の制御回路は、ソフトウェアと組み合わせた電気回路であるコントローラ１０２のみからなることができ、これはフロー図において以下に記載される機能を実行する。別の代替的な実施形態では、１つ以上の制御回路は、コントローラ１０２、及びフロー図において以下に記載される機能を実行する制御回路３１０を備える。別の実施形態では、１つ以上の制御回路は、ステートマシン３１２（又はマイクロコントローラ又はマイクロプロセッサ）を単独で、又はコントローラ１０２と組み合わせて備える。（例えば、ハードウェア構成又はハードウェア構成とソフトウェア構成の組み合わせによって）適切に構成された任意のそのような制御回路は、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出し、第１の境界の検出に応答して、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックして、オープンブロックが不均一消去動作を受けたかどうかを判定するための手段の例と見なされ得る。

【0084】

装置の一例は、複数の不揮発性メモリセルに接続するように構成された１つ又は複数の制御回路を含む。１つ又は複数の制御回路は、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出するように構成され得る。また、第１の境界の検出に応答して、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックして、オープンブロックが不均一消去動作を受けたかどうかを判定するように更に構成されてもよい。

【0085】

１つ又は複数の制御回路は、少なくとも１つの書き込まれたワード線が識別され、少なくとも１つの書き込まれていないワード線が識別されるまで、オープンブロックのワード線の二分探索を実行することによって第１の境界を検出するように構成され得る。１つ又は複数の制御回路は、検出された書き込まれたワード線から所定のオフセットであるテストワード線を読み取ることによって、第２の境界をチェックするように構成され得る。不均一消去動作は、奇数ワード線と偶数ワード線とを別々に消去する奇数－偶数消去動作であってもよく、テストワード線は、検出された書き込まれたワード線に直接隣接してもよい。１つ又は複数の制御回路は、テストワード線が消去されたと判定したことに応答して、オープンブロックからデータをコピーすることなく、消去のためにオープンブロックを準備するように構成され得る。１つ又は複数の制御回路は、オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからないことに応答して、第１の境界の位置を見つけるように更に構成され得る。１つ又は複数の制御回路は、オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからない場合、第１の境界の書き込まれた側のデータをオープンブロックから別のブロックにコピーするように更に構成され得る。１つ又は複数の制御回路は、オープンブロックが不均一消去動作を受けたと判定したことに応答して、オープンブロックからデータをコピーすることなく、消去のためにオープンブロックを準備するように構成され得る。１つ以上の制御回路は、複数の不揮発性メモリセルを含むメモリダイに接続されるように構成された制御ダイ上に配置されてもよい。

【0086】

方法の一例は、不揮発性メモリのオープンブロックを識別するステップと、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出するステップと、その後、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界の検出に応答して、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックして、オープンブロックが不均一消去動作を受けたかどうかを判定するステップとを含む。

【0087】

第１の境界を検出することは、少なくとも１つの書き込まれたワード線が識別され、少なくとも１つの書き込まれていないワード線が識別されるまで、オープンブロックのワード線の二分探索を実行することを含み得る。第２の境界をチェックすることは、検出された書き込まれたワード線から所定のオフセットであるテストワード線を読み取ることを含み得る。不均一消去動作は、奇数ワード線と偶数ワード線とを別々に消去する奇数－偶数消去動作であってもよく、テストワード線は、検出された書き込まれたワード線に直接隣接してもよい。本方法は、テストワード線が消去されたと判定したことに応答して、オープンブロックからデータをコピーすることなく、消去のためにオープンブロックを準備することを更に含み得る。本方法は、オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからないことに応答して、第１の境界の位置を見つけるステップを更に含むことができる。本方法は、オープンブロックの書き込まれた部分と書き込まれていない部分との間に第２の境界が見つからないことに応答して、第１の境界の書き込み済み側のデータをオープンブロックから別のブロックにコピーするステップを更に含むことができる。本方法は、オープンブロックが不均一消去動作を受けたと判定することに応答して、オープンブロックからデータをコピーすることなく、消去のためにオープンブロックを準備することを更に含み得る。

【0088】

データ記憶システムの一例は、ブロックに配列された複数の不揮発性メモリセルと、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第１の境界を検出し、第１の境界の検出に応答して、オープンブロックの書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックして、オープンブロックが不均一消去動作を受けたかどうかを判定する手段とを含む。

【0089】

不均一消去動作は、奇数ワード線及び偶数ワード線を別々に消去する奇数－偶数消去動作であってもよく、書き込まれた部分と書き込まれていない部分との間の第２の境界をチェックすることは、書き込まれていると判定されたワード線のすぐ隣に位置するテストワード線をチェックすることを含んでもよい。複数の不揮発性メモリセルは、メモリダイ上に配置されてもよく、第１の境界を検出するための手段は、メモリダイに接続された制御ダイ上に配置されてもよい。

【0090】

本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。

【0091】

本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ以上の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。

【0092】

本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。

【0093】

本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。

【0094】

本明細書の目的のために、物体の「組」という用語は、物体のうちの１つ以上の物体の「組」を指すことがある。

【0095】

前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。多くの修正形態及び変形形態が、上記の教示に鑑みて可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。本範囲は、本明細書に添付の請求項によって定義されることが意図されている。

【図1A】

【図1B】

【図1C】

【図1D】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図8F】

【図9A】

【図9B】

【図9C】

【図9D】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【外国語明細書】