特開 2025-162327 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025162327

(43)【公開日】2025-10-27

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20251020BHJP

   H10D 64/60 20250101ALI20251020BHJP

   H10D 64/20 20250101ALI20251020BHJP

   H10D 64/23 20250101ALI20251020BHJP

   H10D 62/10 20250101ALI20251020BHJP

   H10D 30/01 20250101ALI20251020BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 652K

H01L29/78 653C

H01L21/28 301S

H01L29/44 S

H01L29/50 M

H01L29/44 Y

H01L29/78 652P

H01L29/06 301F

H01L29/06 301V

H01L29/78 658F

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2024065551

(22)【出願日】2024-04-15

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100217940

【弁理士】

【氏名又は名称】三並 大悟

(72)【発明者】

【氏名】兵頭 功

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104BB04

4M104BB05

4M104BB06

4M104BB14

4M104BB25

4M104BB30

4M104DD08

4M104DD09

4M104DD84

4M104FF06

4M104FF10

4M104FF13

4M104FF18

4M104FF22

4M104GG09

(57)【要約】

【課題】コンタクト抵抗を低減することが可能な半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、第１半導体層と、第１半導体層上に設けられた第２半導体層と、第２半導体層の第１トレンチに設けられた第３半導体層と、を有する半導体部と、第１半導体層の裏面に設けられた第１電極と、第１トレンチで、第２半導体層と接する第１金属膜と、第１トレンチで第３半導体層および第１金属膜と接する第２金属膜と、第１トレンチで第２金属膜と接する第２電極と、を備える。第１金属膜が、高仕事関数金属を含み、第２金属膜が、第１金属膜よりも仕事関数の低い低仕事関数金属を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１半導体層と、前記第１半導体層上に設けられた第２半導体層と、前記第２半導体層の第１トレンチに設けられた第３半導体層と、を有する半導体部と、
前記第１半導体層の裏面に設けられた第１電極と、
前記第１トレンチで、前記第２半導体層と接する第１金属膜と、
前記第１トレンチで前記第３半導体層および前記第１金属膜と接する第２金属膜と、
前記第１トレンチで前記第２金属膜と接する第２電極と、を備え、
前記第１金属膜が、高仕事関数金属を含み、
前記第２金属膜が、前記第１金属膜よりも仕事関数の低い低仕事関数金属を含む、半導体装置。

【請求項2】

前記第３半導体層が、シリサイドを含む、請求項１に記載の半導体装置。

【請求項3】

前記第１トレンチの上部に前記第３半導体層が設けられ、
前記第１トレンチの下部に前記第１金属膜が設けられる、請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第１金属膜および前記第２電極が、前記第１トレンチの前記上部から前記下部まで延在する、請求項３に記載の半導体装置。

【請求項5】

前記第１金属膜および前記第２電極が、前記第１トレンチの前記上部で終端し、
前記第１金属膜が、前記第１トレンチの前記下部に埋め込まれている、請求項３に記載の半導体装置。

【請求項6】

前記第１トレンチが、前記第２半導体層に配列された２つの第２トレンチの間に配置され、
前記第２トレンチ内に、ゲート電極と、前記第２電極と電気的に接続される第３電極と、前記ゲート電極と前記第２電極とを電気的に絶縁する絶縁膜と、が設けられている、請求項１または請求項２に記載の半導体装置。

【請求項7】

前記シリサイドがチタンシリサイド（ＴｉＳｉ）であり、前記高仕事関数金属が白金（Ｐｔ）であり、前記低仕事関数金属がチタン（Ｔｉ）である、請求項２に記載の半導体装置。

【請求項8】

前記第２半導体層および前記第３半導体層の各々は、ｎ型不純物を含み、前記第３半導体層に含まれるｎ型不純物の濃度は、前記第２半導体層に含まれるｎ型不純物の濃度よりも高い、請求項１または請求項２に記載の半導体装置。

【請求項9】

第１半導体層上に形成された第２半導体層に第１トレンチを形成し、
前記第１トレンチに、第３半導体層と、前記第２半導体層と接し、高仕事関数金属を含む第１金属膜と、前記第３半導体層および前記第１金属膜と接し、前記第１金属膜よりも仕事関数が低い低仕事関数金属を含む第２金属膜と、を順次に形成し、
前記第１半導体層の裏面に第１電極を形成するとともに、前記第１トレンチで前記第２金属膜と接する第２電極を形成する、
半導体装置の製造方法。

【請求項10】

前記第１トレンチＴＲ１の内面にＰＳＧ(Phosphorous Silicate Glass)膜を形成し、
前記ＰＳＧ膜を熱処理することによって、前記第３半導体層を形成する、請求項９に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

トレンチゲートを有するＭＯＳＦＥＴ等の半導体装置では、ソース電極と半導体層とをトレンチコンタクトで電気的に接続する構造が知られている。

【0003】

上記のようなトレンチコンタクト構造を有する半導体装置では、オン抵抗を低減するために、コンタクト抵抗の低減が求められている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第５７９２７０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、コンタクト抵抗を低減することが可能な半導体装置およびその製造方法を提供することである。

【課題を解決するための手段】

【0006】

一実施形態に係る半導体装置は、第１半導体層と、第１半導体層上に設けられた第２半導体層と、第２半導体層の第１トレンチに設けられた第３半導体層と、を有する半導体部と、第１半導体層の裏面に設けられた第１電極と、第１トレンチで、第２半導体層と接する第１金属膜と、第１トレンチで第３半導体層および第１金属膜と接する第２金属膜と、第１トレンチで第２金属膜と接する第２電極と、を備える。第１金属膜が、高仕事関数金属を含み、第２金属膜が、第１金属膜よりも仕事関数の低い低仕事関数金属を含む。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る半導体装置の断面図である。

【図2】第２トレンチ内にゲート電極、第３電極、および絶縁膜を形成する工程を説明するための断面図である。

【図3】第２半導体層に第１トレンチを形成する工程を説明するための断面図である。

【図4】第１トレンチの内面にＰＳＧ膜を形成する。工程を説明するための断面図である。

【図5】第３半導体層を形成する工程を説明するための断面図である。

【図6】ＰＳＧ膜を除去する工程を説明するための断面図である。

【図7】第１トレンチをさらに深い位置までエッチングする工程を説明するための断面図である。

【図8】第１トレンチの内面に第１金属膜を形成する工程を説明するための断面図である。

【図9】第１トレンチ内に絶縁膜を埋め込む工程を説明するための断面図である。

【図10】絶縁膜をエッチバックする工程を説明するための断面図である。

【図11】第１金属膜の一部を除去する工程を説明するための断面図である。

【図12】絶縁膜を除去する工程を説明するための断面図である。

【図13】第２金属膜６０と、シリサイドを含んだ第３半導体層を形成する工程を説明するための断面図である。

【図14】第３電極を第１トレンチ内に埋め込む工程を説明するための断面図である。

【図15】比較例に係る半導体装置の断面図である。

【図16】第２実施形態に係る半導体装置の断面図である。

【図17】第１トレンチ内に第１金属膜を成膜する工程を説明するための断面図である。

【図18】第１金属膜をエッチバックする工程を説明するための断面図である。

【図19】第２金属膜を形成する工程を説明するための断面図である。

【図20】シリサイドを含んだ第３半導体層を形成する工程を説明するための断面図である。

【図21】第３電極を第１トレンチ内に埋め込む工程を説明するための断面図である。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体装置の断面図である。以下の説明では、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて半導体装置の各部の配置および構成を説明する場合がある。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。本実施形態では、Ｘ方向およびＹ方向は、第１方向および第３方向に相当し、半導体装置１の表面（または裏面）に平行な面内方向を表す。Ｚ方向は、第２方向に相当し、半導体装置１の表面（または裏面）に直交する面外方向を表す。

【0010】

また、ｐ、ｐ^＋の表記は、ｐ型不純物濃度が、この順番で高くなることを意味する。さらに、ｎ^－、ｎ、ｎ^＋の表記は、ｎ型不純物濃度が、この順番で高くなることを意味する。

【0011】

不純物濃度は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Scanning Capacitance Microscopy）で求められるキャリア濃度の高低から判断することも可能である。また、半導体領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。

【0012】

図１に示す半導体装置１は、ショットキー型の低耐圧ＭＯＳＦＥＴである。半導体装置１は、半導体部１０、第１電極２０、第２電極３０、ゲート電極４０、第３電極４１、第１金属膜５０、および第２金属膜６０を含む。

【0013】

半導体部１０の材料は、例えば、シリコンである。半導体部１０の裏面には第１電極２０が設けられる、一方、半導体部１０の表面には第２電極３０が設けられる。第１電極２０は、ドレイン電極である。第２電極３０は、ソース電極である。第１電極２０は、例えばニッケル（Ｎｉ）、アルミニウム（Ａｌ）等を含む金属材料によって形成される。一方、第２電極３０は、例えばタングステン（Ｗ）およびアルミニウム（Ａｌ）を含む金属材料によって形成される。

【0014】

半導体部１０は、第１半導体層１１と、第２半導体層１２と、第３半導体層１３と、を含む。各半導体層の導電型は、ｎ型である。以下、各半導体層について説明する。

【0015】

第１半導体層１１は、ｎ^＋型基板層である。第１半導体層１１の裏面は、第１電極２０と接する。第１半導体層１１の表面には、第２半導体層１２が接する。

【0016】

第２半導体層１２は、ｎ^－型ドリフト層である。第２半導体層１２に含まれるｎ型不純物の濃度は、第１半導体層１１に含まれるｎ型不純物の濃度よりも低い。第２半導体層１２内には、第３半導体層１３、第１トレンチＴＲ１、第２トレンチＴＲ２、第１金属膜５０、および第２金属膜６０が設けられる。

【0017】

第３半導体層１３は、ｎ^＋型ソース層である。第３半導体層１３に含まれるｎ型不純物の濃度は、第２半導体層１２に含まれるｎ型不純物の濃度よりも高い。また、第３半導体層１３には、シリサイドが含まれる。本実施形態では、チタンシリサイド（ＴｉＳｉ）が、第３半導体層１３に含まれる。ただし、第３半導体層１３に含まれるシリサイドは、チタンシリサイドに限定されない。第３半導体層１３は、第２金属膜６０と接する。

【0018】

第１トレンチＴＲ１は、所謂コンタクトトレンチである。本実施形態では、第１トレンチＴＲ１は、Ｘ方向に配列された２つの第２トレンチＴＲ２の間に配置される。第１トレンチＴＲ１の半導体部１０の表面からの深さは、第２トレンチＴＲ２の半導体部１０の表面からの深さよりも小さい。第１トレンチＴＲ１には、第３半導体層１３、第１金属膜５０、第２金属膜６０、および第２電極３０が設けられる。

【0019】

第１金属膜５０は、第１トレンチＴＲ１の下部で第２半導体層１２と接する。第１金属膜５０の材料は、高仕事関数金属である。本実施形態では、第１金属膜５０は、白金（Ｐｔ）によって形成される。ただし、第１金属膜５０の材料は、白金に限定されず、ＮｉやＣｏといった他の高仕事関数金属であってもよい。

【0020】

第２金属膜６０は、第１トレンチＴＲ１の上部から下部まで延在する。また、第２電極３０も第１トレンチＴＲ１の上部から下部まで延在する。そのため、第１トレンチＴＲ１の下部では、第２金属膜６０は、第１金属膜５０と第２電極３０との間に介在する。また、第２金属膜６０は、第１トレンチＴＲ１の側部において第３半導体層１３と第２電極３０との間に介在する。

【0021】

第２金属膜６０は、例えば、金属層と、バリアメタル層とを有する２層構造を有する。この金属層は、第１金属膜５０および第３半導体層１３と接する。このバリアメタル層は、金属層上に積層される。金属層の材料は、例えばチタン（Ｔｉ）である。一方、バリアメタル層の材料は、窒化チタン（ＴｉＮ）である。ただし、金属層およびバリアメタル層の材料は、チタンおよび窒化チタンに限定されず、第１金属膜５０よりも仕事関数の低い低仕事関数金属であればよい。

【0022】

第２トレンチＴＲ２には、ゲート電極４０、第３電極４１、および絶縁膜４２が設けられる。以下、第２トレンチＴＲ２の内部構造について説明する。

【0023】

ゲート電極４０および第３電極４１は、Ｚ方向に離れて配置される。具体的には、ゲート電極４０が第２トレンチＴＲ２の上部に配置される一方で、第３電極４１は、第２トレンチＴＲ２の下部に配置される。

【0024】

第３電極４１は、所謂フィールドプレートである。第３電極４１は、第２電極３０に電気的に接続される。第３電極４１は、絶縁膜４２によって、ゲート電極４０と電気的に絶縁される。絶縁膜４２は、例えばシリコン酸化膜（ＳｉＯ_２）である。

【0025】

また、絶縁膜４２は、ゲート電極４０を半導体部１０から電気的に絶縁するゲート絶縁膜としても機能する。第２半導体層１２は、このゲート絶縁膜を介して、ゲート電極４０に対向するように設けられる。第３半導体層１３は、このゲート絶縁膜に接する。

【0026】

ここで、図２から図１４を参照して、本実施形態に係る半導体装置１の製造方法について説明する。ここでは、主要な製造工程について説明する。

【0027】

まず、図２に示すように、第１半導体層１１上に積層された第２半導体層１２に第２トレンチＴＲ２を形成し、第２トレンチＴＲ２内にゲート電極４０、第３電極４１、および絶縁膜４２を形成する。ゲート電極４０および第３電極４１は、例えばポリシリコンを用いて形成される。

【0028】

次に、図３に示すように、第２半導体層１２に第１トレンチＴＲ１を形成する。第１トレンチＴＲ１は、例えばＲＩＥ（Reactive Ion Etching）によって形成される。ただし、この工程では、第１トレンチＴＲ１の形成は、第３半導体層１３を形成する深さ、換言するとゲート電極４０の上面と同じ高さ位置レベルに到達した時点で中断する。

【0029】

次に、図４に示すように、第１トレンチＴＲ１の内面にＰＳＧ(Phosphorous Silicate Glass)膜７０を形成する。ＰＳＧ膜７０は、例えばＣＶＤ（Chemical Vapor Deposition）によって成膜することができる。

【0030】

次に、ＰＳＧ膜７０を熱処理する。この熱処理によってＰＳＧ膜７０に含まれたｎ型不純物が第２半導体層１２へ熱拡散する。その結果、図５に示すように、第３半導体層１３１がＰＳＧ膜７０と接する部分、すなわち第１トレンチＴＲ１の内面に形成される。

【0031】

次に、図６に示すように、ＰＳＧ膜７０を除去する。その結果、第３半導体層１３１が露出する。なお、第３半導体層１３１の形成方法は、上述したＰＳＧ膜７０からの熱拡散に限定されない。第３半導体層１３１は、例えば、ｎ型不純物を第２半導体層１２へイオン注入することによって、形成されてもよい。

【0032】

次に、図７に示すように、例えばＲＩＥによって第１トレンチＴＲ１をさらに深い位置までエッチングする。この工程では、第１トレンチＴＲ１の深さは、第１金属膜５０を形成する深さ、換言するとゲート電極４０の底面と同じ高さ位置レベルに到達する。

【0033】

次に、図８に示すように、第１トレンチＴＲ１の内面に第１金属膜５０を形成する。このとき、第３半導体層１３１は、第１金属膜５０に覆われる。

【0034】

次に、図９に示すように、第１トレンチＴＲ１内に絶縁膜８０を埋め込む。絶縁膜８０は、例えば、窒化シリコンまたはＴＥＯＳ（Tetra Ethoxy Silane）を用いて成膜される。絶縁膜８０は、例えばプラズマＣＶＤ、プラズマＡＬＤ（Atomic Layer Deposition）、またはＳＯＧ（Spin On Glass）といった低温の成膜方法で形成されることが望ましい。これらの成膜方法を用いることによって、第３半導体層１３１への白金シリサイド（ＰｔＳｉ）の形成を回避することができる。

【0035】

次に、図１０に示すように、絶縁膜８０をエッチバックする。この工程では、第１トレンチＴＲ１内で絶縁膜８０の上面が、第３半導体層１３１の底面と同等の高さ位置レベルになるように絶縁膜８０をエッチバックする。

【0036】

次に、図１１に示すように、第１金属膜５０のうち、第１トレンチＴＲ１の側面に形成された部分、換言すると絶縁膜８０に非接触な部分を除去する。第１金属膜５０は、例えば王水等の薬液を用いてエッチングされる。

【0037】

次に、図１２に示すように、絶縁膜８０を除去する。これにより、第１金属膜５０が露出する。

【0038】

次に、図１３に示すように、第１トレンチＴＲ１内で第３半導体層１３１および第１金属膜５０を覆うように第２金属膜６０を形成する。続いて、第２金属膜６０を熱処理することによって、シリサイドを含んだ第３半導体層１３を形成する。

【0039】

最後に、図１４に示すように、第２電極３０を第１トレンチＴＲ１内に埋め込む。なお、この工程とは別に、第１半導体層１１の裏面に第１電極２０が形成される。

【0040】

ここで、本実施形態と比較する比較例について説明する。

【0041】

図１５は、比較例に係る半導体装置の断面図である。図１５では、上述した半導体装置１と同様の構成要素には同じ符号を付し、重複する説明を省略する。

【0042】

本比較例に係る半導体装置１００では、第３半導体層１３１と第２金属膜６０との間には、高仕事関数金属を含む第１金属膜５０が介在する。すなわち、第３半導体層１３１と第１金属膜５０との接触領域である上部メサ領域と、第１金属膜５０と第２半導体層１２との接触領域である下部メサ領域との両方でショットキー接合となっている。

【0043】

上記のような構造を有する半導体装置１００では、第３半導体層１３１のｎ型不純物濃度が高くなるにつれて、コンタクト抵抗が低減する。しかし、図１５に示すように、第３半導体層１３１は第１トレンチＴＲ１のサイドウオールに薄く形成されている。そのため、第３半導体層１３１に局所的に高濃度のｎ型不純物を注入することは、プロセスの難易度が高い。

【0044】

そこで、本実施形態では、第３半導体層１３は、低仕事関数金属を含む第２金属膜６０と接触する。その結果、上部メサ領域には、第３半導体層１３と第２金属膜６０とによるオーミック接合が形成されるとともに、下部メサ領域には、高仕事関数金属を含む第１金属膜５０と第２半導体層１２とによるショットキー接合が形成される。

【0045】

したがって、本実施形態によれば、第３半導体層１３１のｎ型不純物濃度を高くするという手法以外の方法で、コンタクト抵抗を低減することが可能となる。

【0046】

また、本実施形態のようにＰＳＧ膜７０の熱拡散によって、高濃度のｎ型不純物を含んだ第３半導体層１３１を形成すると、局所的なイオン注入プロセスが不要になる。

【0047】

（第２実施形態）
図１６は、第２実施形態に係る半導体装置の断面図である。図１６では、上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、重複する説明を省略する。上述した第１実施形態に係る半導体装置１では、第２金属膜６０および第２電極３０が、第１トレンチＴＲ１の上部から下部まで延在する。

【0048】

これに対して、第２実施形態に係る半導体装置２では、図１６に示すように、第１トレンチＴＲ１の下部には第１金属膜５０が埋め込まれている。そのため、第２金属膜６０および第２電極３０は、第１トレンチＴＲ１の上部で終端する。

【0049】

以下、図１７～図２１を参照して、本実施形態に係る半導体装置２の製造方法について説明する。なお、ＰＳＧ膜７０の熱拡散によって、第３半導体層１３１を形成するまでの工程（図２～図７参照）については第１実施形態と同様であるため説明を省略する。

【0050】

本実施形態では、第３半導体層１３１の形成して第１トレンチＴＲ１をさらに深い位置までエッチングした後、図１７に示すように、第１トレンチＴＲ１内に第１金属膜５０を成膜する。このとき、第１トレンチＴＲ１は、第１金属膜５０で充填される。

【0051】

次に、図１８に示すように、第１金属膜５０をエッチバックする。本実施形態では、第１トレンチＴＲ１内で第１金属膜５０の上面が、ゲート電極４０と上面と同等の高さ位置レベルになるように第１金属膜５０をエッチバックする。

【0052】

次に、図１９に示すように、第１トレンチＴＲ１内で第３半導体層１３１および第１金属膜５０を覆うように第２金属膜６０を形成する。

【0053】

次に、第２金属膜６０を熱処理する。これにより、図２０に示すように、シリサイドを含んだ第３半導体層１３が形成される。

【0054】

最後に、図２１に示すように、第２電極３０を第１トレンチＴＲ１内に埋め込む。なお、この工程とは別に、第１半導体層１１の裏面に第１電極２０が形成される。

【0055】

以上説明した本実施形態でも、第１実施形態と同様に、上部メサ領域には、第３半導体層１３と第２金属膜６０とによるオーミック接合が形成されるとともに、下部メサ領域には、第１金属膜５０と第２半導体層１２とによるショットキー接合が形成される。

【0056】

したがって、本実施形態によれば、第１実施形態と同様に、第３半導体層１３１のｎ型不純物濃度を高くするという手法以外の方法で、コンタクト抵抗を低減することが可能となる。また、本実施形態においても、ＰＳＧ膜７０の熱拡散によって、高濃度のｎ型不純物を含んだ第３半導体層１３１を形成すると、局所的なイオン注入プロセスが不要になる。

【0057】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0058】

１，２：半導体装置
１０：半導体部
１１：第１半導体層
１２：第２半導体層
１３：第３半導体層
２０：第１電極
３０：第2電極
４０：ゲート電極
４１：第３電極
４２：絶縁膜
５０：第１金属膜
６０：第２金属膜
７０：ＰＳＧ膜
１３１：第３半導体層
ＴＲ１：第１トレンチ
ＴＲ２：第２トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】