特開 2025-16279 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025016279

(43)【公開日】2025-01-31

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 8/60 20250101AFI20250124BHJP

   H10D 8/01 20250101ALI20250124BHJP

【ＦＩ】

H01L29/86 301F

H01L29/86 301M

H01L29/86 301D

H01L29/86 301E

H01L29/86 301P

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023119445

(22)【出願日】2023-07-21

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】宮本 辰

(72)【発明者】

【氏名】橋爪 悠一

(57)【要約】

【課題】電気的特性を向上させたＪＢＳ構造の半導体装置を提供すること。
【解決手段】半導体基板１０のおもて面側に、ｎ^-型ドリフト領域２とショットキー電極１１とのショットキー接合と、ｐ⁺型領域３とｎ^-型ドリフト領域２とのｐｎ接合と、を混在させたＪＢＳ構造が設けられている。また、半導体基板１０のおもて面に、ｐ⁺型領域３の形成時に副次的に形成された第１トレンチ４と、意図的に形成された第２トレンチ５と、が設けられている。第２トレンチ５は、ｐ⁺型領域３よりも浅い深さで当該ｐ⁺型領域３に交差するストライプ状に設けられ、ショットキー接合によるＳＢＤとｐｎ接合によるｐｎ接合ダイオードとに交差する。第１，２トレンチ４，５によって半導体基板１０のおもて面に高低差の異なる段差４１，４２，５１，５２が所定パターンで繰り返し配置されることで、半導体基板１０のおもて面側でのｎ^-型ドリフト領域２の露出面が増える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板の第１主面に選択的に設けられ、前記第１主面に平行な方向に延在する第２導電型領域と、
前記半導体基板の前記第２導電型領域を除く部分であり、前記第１主面において前記第１主面に平行な方向に前記第２導電型領域に沿って延在する第１導電型領域と、
前記第１主面に設けられ、前記第１導電型領域にショットキー接合し、かつ前記第１主面で前記第２導電型領域に接する第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記第１主面に、
前記第１電極と前記第１導電型領域との接触面の高さ位置よりも前記第１電極と前記第２導電型領域との接触面の高さ位置を低くする第１段差と、
前記第１段差に交差し、前記第１導電型領域の長手方向に高低差を有して前記第１電極と前記第１導電型領域との接触面の高さ位置を部分的に低くする第２段差と、
前記第１段差に交差して前記第２段差に連続し、前記第２導電型領域の長手方向に高低差を有して前記第１電極と前記第２導電型領域との接触面の高さ位置を部分的に低くする第３段差と、を有することを特徴とする半導体装置。

【請求項2】

前記第１主面に設けられ、前記第１主面に平行な方向に前記第２導電型領域に沿って延在し、底面を前記第２導電型領域に囲まれた第１トレンチと、
前記第１主面に前記第１導電型領域および前記第２導電型領域に交差して設けられ、底面を前記第１導電型領域および前記第２導電型領域にそれぞれ選択的に囲まれた第２トレンチと、
を備え、
前記第１トレンチによって前記第１段差が形成され
前記第２トレンチによって前記第２段差および前記第３段差が形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

第１導電型の半導体基板と、
前記半導体基板の第１主面に設けられ、前記第１主面に平行な方向に延在する第１トレンチと、
前記半導体基板に選択的に設けられ、前記第１主面に平行な方向に前記第１トレンチに沿って延在し、前記第１トレンチの底面を囲む第２導電型領域と、
前記半導体基板の前記第２導電型領域を除く部分であり、前記第１主面において前記第１主面に平行な方向に前記第２導電型領域に沿って延在する第１導電型領域と、
前記第１主面に前記第１導電型領域および前記第２導電型領域に交差して設けられ、底面を前記第１導電型領域および前記第２導電型領域にそれぞれ選択的に囲まれた第２トレンチと、
前記第１主面に設けられ、前記第１トレンチおよび前記第２トレンチに埋め込まれ、前記第１導電型領域にショットキー接合し、かつ前記第２導電型領域に接する第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備えることを特徴とする半導体装置。

【請求項4】

前記第２導電型領域は、少なくとも深さ方向に前記第２トレンチに対向する部分で前記第２トレンチの底面よりも前記第２主面側に深くなっていることを特徴とする請求項２または３に記載の半導体装置。

【請求項5】

前記第２導電型領域の前記第１主面からの深さは一様であることを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記第２トレンチの底面は、前記第１トレンチの底面よりも前記第２主面側に深い位置にあることを特徴とする請求項２または３に記載の半導体装置。

【請求項7】

前記第２導電型領域は、前記第１主面に平行な方向にストライプ状に延在し、
前記第２トレンチは、前記第１導電型領域および前記第２導電型領域に交差するストライプ状に延在し、
前記第２トレンチの幅は、前記第２導電型領域の配置間隔よりも狭いことを特徴とする請求項２または３に記載の半導体装置。

【請求項8】

前記第２導電型領域は、前記第１トレンチの内壁の全面を囲むことを特徴とする請求項２または３に記載の半導体装置。

【請求項9】

前記第１電極は、
前記第１主面、前記第１トレンチの内壁および前記第２トレンチの内壁に沿って設けられ、前記第１導電型領域にショットキー接合し、かつ前記第２導電型領域に接する第１金属層と、
前記第１トレンチの内部および前記第２トレンチの内部において前記第１金属層の上に設けられ、前記第１トレンチおよび前記第２トレンチを埋め込まれた第２金属層と、を有することを特徴とする請求項２または３に記載の半導体装置。

【請求項10】

前記第２金属層は、窒化チタンまたはタングステンからなることを特徴とする請求項９に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

従来、パワーデバイスとして用いられるショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）では、半導体基板のおもて面側にショットキー接合とｐｎ接合とを混在させたＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）構造を採用し、当該ｐｎ接合を形成するｐ⁺型領域をアノードトレンチの内壁の表面領域に形成した装置が公知である（例えば、下記特許文献１～３参照。）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－１１６４７１号公報

【特許文献2】特開２０１８－１０１６６８号公報

【特許文献3】特開２０１１－００９７９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＳＢＤの導通損失は、ｎ^-型の半導体基板とショットキー電極との接触面積（ショットキー接合の面積）が大きいほど低減される。しかしながら、ＪＢＳ構造のＳＢＤでは、半導体基板のおもて面側にショットキー接合とｐｎ接合とが混在し、当該ｐｎ接合で形成されるｐｎ接合ダイオードの面積分だけショットキー接合の面積が小さくなるため、同じチップサイズでショットキー接合のみを有するＳＢＤと比べて導通損失が大きくなる。

【0005】

この発明は、上述した従来技術による課題を解消するため、電気的特性を向上させたＪＢＳ構造の半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第２導電型領域は、第１導電型の半導体基板の第１主面に選択的に設けられ、前記第１主面に平行な方向に延在する。第１導電型領域は、前記半導体基板の前記第２導電型領域を除く部分であり、前記第１主面において前記第１主面に平行な方向に前記第２導電型領域に沿って延在する。第１電極は、前記第１主面に設けられ、前記第１導電型領域にショットキー接合し、かつ前記第１主面で前記第２導電型領域に接する。第２電極は、前記半導体基板の第２主面に設けられている。

【0007】

前記第１主面に、第１段差と、第２段差と、第３段差と、が形成されている。
前記第１段差は、前記第１電極と前記第１導電型領域との接触面の高さ位置よりも前記第１電極と前記第２導電型領域との接触面の高さ位置を低くする。
前記第２段差は、前記第１段差に交差し、前記第１導電型領域の長手方向に高低差を有して前記第１電極と前記第１導電型領域との接触面の高さ位置を部分的に低くする。
前記第３段差は、前記第１段差に交差して前記第２段差に連続し、前記第２導電型領域の長手方向に高低差を有して前記第１電極と前記第２導電型領域との接触面の高さ位置を部分的に低くする。

【0008】

また、この発明にかかる半導体装置は、上述した発明において、第１トレンチは、前記第１主面に設けられ、前記第１主面に平行な方向に前記第２導電型領域に沿って延在し、底面を前記第２導電型領域に囲まれている。第２トレンチは、前記第１主面に前記第１導電型領域および前記第２導電型領域に交差して設けられ、底面を前記第１導電型領域および前記第２導電型領域にそれぞれ選択的に囲まれている。前記第１トレンチによって前記第１段差が形成されている。前記第２トレンチによって前記第２段差および前記第３段差が形成されていることを特徴とする。

【0009】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１トレンチは、第１導電型の半導体基板の第１主面に設けられ、前記第１主面に平行な方向に延在する。第２導電型領域は、前記半導体基板に選択的に設けられ、前記第１主面に平行な方向に前記第１トレンチに沿って延在し、前記第１トレンチの底面を囲む。第１導電型領域は、前記半導体基板の前記第２導電型領域を除く部分であり、前記第１主面において前記第１主面に平行な方向に前記第２導電型領域に沿って延在する。第２トレンチは、前記第１主面に前記第１導電型領域および前記第２導電型領域に交差して設けられ、底面を前記第１導電型領域および前記第２導電型領域にそれぞれ選択的に囲まれている。第１電極は、前記第１主面に設けられ、前記第１トレンチおよび前記第２トレンチに埋め込まれ、前記第１導電型領域にショットキー接合し、かつ前記第２導電型領域に接する。第２電極は、前記半導体基板の第２主面に設けられている。

【0010】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型領域は、少なくとも深さ方向に前記第２トレンチに対向する部分で前記第２トレンチの底面よりも前記第２主面側に深くなっていることを特徴とする。

【0011】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型領域の前記第１主面からの深さは一様であることを特徴とする。

【0012】

また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの底面は、前記第１トレンチの底面よりも前記第２主面側に深い位置にあることを特徴とする。

【0013】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型領域は、前記第１主面に平行な方向にストライプ状に延在する。前記第２トレンチは、前記第１導電型領域および前記第２導電型領域に交差するストライプ状に延在する。前記第２トレンチの幅は、前記第２導電型領域の配置間隔よりも狭いことを特徴とする。

【0014】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型領域は、前記第１トレンチの内壁の全面を囲むことを特徴とする。

【0015】

また、この発明にかかる半導体装置は、上述した発明において、前記第１電極は、第１金属層と、第２金属層と、を有する。前記第１金属層は、前記第１主面、前記第１トレンチの内壁および前記第２トレンチの内壁に沿って設けられ、前記第１導電型領域にショットキー接合し、かつ前記第２導電型領域に接する。前記第２金属層は、前記第１トレンチの内部および前記第２トレンチの内部において前記第１金属層の上に設けられ、前記第１トレンチおよび前記第２トレンチを埋め込まれていることを特徴とする。

【0016】

また、この発明にかかる半導体装置は、上述した発明において、前記第２金属層は、窒化チタンまたはタングステンからなることを特徴とする。

【0017】

上述した発明によれば、半導体基板の第１主面側での第１導電型領域もしくは第２導電型領域の露出面が増えるため、半導体基板の第１主面側での第１導電型領域もしくは第２導電型領域とショットキー電極との接触面積が大きくなる。第１導電型領域とショットキー電極との接触面積が大きくなると、ＳＢＤの内部抵抗が低くなり、ＳＢＤの導通損失が低減される。第２導電型領域とショットキー電極との接触面積が大きくなると、第２導電型領域と第１導電型領域とのｐｎ接合によるｐｎ接合ダイオードの許容電流量が大きくなり、定格電流を超える大電流に対する耐量が向上する。

【発明の効果】

【0018】

本発明にかかる半導体装置によれば、電気的特性を向上させたＪＢＳ構造の半導体装置を提供することができるという効果を奏する。

【図面の簡単な説明】

【0019】

【図1】実施の形態１にかかる半導体装置の構造を示す斜視図である。

【図2】図１の切断線Ａ－Ａ’における断面構造を示す断面図である。

【図3】図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。

【図4】図１の切断線Ｃ－Ｃ’における断面構造を示す断面図である。

【図5】図１の切断線Ｄ－Ｄ’における断面構造を示す断面図である。

【図6】図１の切断線Ｄ－Ｄ’における断面構造の別例を示す断面図である。

【図7】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの別例を示す平面図である。

【図8】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その１）。

【図9】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その２）。

【図10】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その３）。

【図11】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その４）。

【図12】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その５）。

【図13】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その６）。

【図14】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その７）。

【図15】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その８）。

【図16】実施の形態２にかかる半導体装置の構造を示す断面図である。

【図17】実施の形態２にかかる半導体装置の構造を示す断面図である。

【図18】実施の形態２にかかる半導体装置の構造を示す断面図である。

【図19】実施の形態２にかかる半導体装置の構造を示す断面図である。

【図20】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その１）。

【図21】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その２）。

【図22】参考例の半導体装置の構造を示す斜視図である。

【図23】図２２の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。

【発明を実施するための形態】

【0020】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0021】

（概要）
本発明者は、鋭意研究を重ねた結果、次のことを見出した。参考例の半導体装置の構造について説明する。図２２は、参考例の半導体装置の構造を示す斜視図である。図２２では、ＪＢＳ構造とトレンチ１０４とのレイアウトを明確にするためにアノード電極１１４を図示省略する。図２３は、図２２の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。図２２，２３に示す参考例の半導体装置１２０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１１０のおもて面側にショットキー接合とｐｎ接合とを混在させたＪＢＳ構造のＳｉＣ－ＳＢＤであり、ショットキー接合領域１２１とｐｎ接合領域１２２とを半導体基板１１０のおもて面に平行な第１方向Ｘに交互に繰り返し有する。

【0022】

ショットキー接合領域１２１には、ｎ^-型ドリフト領域１０２とアノード電極１１４の最下層のショットキー電極１１１とのショットキー接合によるＳＢＤが形成されている。ｐｎ接合領域１２２には、ｐ⁺型領域１０３とｎ^-型ドリフト領域１０２とのｐｎ接合によるｐｎ接合ダイオードが形成されている。ショットキー接合領域１２１のＳＢＤとｐｎ接合領域１２２のｐｎ接合ダイオードとは、ショットキー電極１１１およびカソード電極１１５によって並列接続されている。ショットキー接合領域１２１とｐｎ接合領域１２２とは、半導体基板１１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。

【0023】

ｐ⁺型領域１０３は、トレンチ１０４とｎ^-型ドリフト領域１０２との間に設けられている。ｐ⁺型領域１０３は、第１方向Ｘに互いに離れて複数設けられ、第２方向Ｙにストライプ状に延在する。互いに隣り合うｐ⁺型領域１０３間を、ｎ^-型ドリフト領域１０２が半導体基板１１０のおもて面まで達する。ｐ⁺型領域１０３を設けた部分がｐｎ接合領域１２２であり、互いに隣り合うｐ⁺型領域１０３間に挟まれた部分がショットキー接合領域１２１である。トレンチ１０４は、ｐ⁺型領域１０３の形成に用いるイオン注入用マスクに確実に開口部を形成するためのオーバーエッチングによってマスク開口パターンと同じパターンで半導体基板１１０のおもて面に副次的に形成される。

【0024】

ＳｉＣ中の不純物は、拡散係数が小さく、ほぼ拡散しない。ｐ⁺型領域１０３は、イオン注入用マスクを介してトレンチ１０４の底面にｐ型不純物がイオン注入されることで形成され、トレンチ１０４の底面と略同じ幅となり、トレンチ１０４の底面のみを囲む。ショットキー電極１１１は、活性領域における半導体基板１１０のおもて面およびトレンチ１０４の内壁に沿って設けられている。ショットキー電極１１１は、半導体基板１１０のおもて面およびトレンチ１０４の側壁でｎ^-型ドリフト領域１０２に接し、トレンチ１０４の底面でｐ⁺型領域１０３に接する。半導体基板１１０の裏面側には、ｎ⁺型カソード領域１０１およびカソード電極１１５が設けられている。

【0025】

一般的に、ＳＢＤの導通損失は、ｎ^-型半導体基板とショットキー電極との接触面積（ショットキー接合の面積）が大きいほど低減される。その理由は、配線の直径（断面積）が大きいほど配線抵抗が低くなることと同様に、ショットキー接合の面積が大きいほどＳＢＤの順方向電流の経路の断面積が大きくなり、ＳＢＤの内部抵抗が低くなるからである。上述した参考例の半導体装置１２０（ＪＢＳ構造のＳｉＣ－ＳＢＤ）では、半導体基板１１０のおもて面からトレンチ１０４の側壁にわたってｎ^-型ドリフト領域１０２とショットキー電極１１１とがショットキー接合するため、トレンチ１０４によってショットキー接合の面積が大きくなり、導通損失が低減される。

【0026】

一方、シリコン（Ｓｉ）中の不純物は、拡散係数が大きく、拡散しやすい。Ｓｉを半導体材料として用いたＪＢＳ構造のＳｉ－ＳＢＤ（不図示）に上述した参考例の半導体装置１２０を適用すると、ＪＢＳ構造のｐｎ接合を形成するｐ⁺型領域は、イオン注入用マスク形成時のオーバーエッチングによるトレンチの底面にイオン注入されたｐ型不純物が放射状に拡散されて当該トレンチの内壁の全面を囲むように形成される。当該トレンチによって、ＪＢＳ構造のｐｎ接合を形成するｐ⁺型領域とショットキー電極との接触面積が大きくなる。このため、ｐｎ接合ダイオードの許容電流量が大きくなり、定格電流を超える大電流（サージ電流や突入電流）に対する耐量が向上する。また、ｐｎ接合の面積が増えるため、逆バイアス時のリーク電流の抑制効果が高くなる。

【0027】

しかしながら、トレンチ１０４は、ｐ⁺型領域１０３を形成するためのイオン注入用マスクの形成時のオーバーエッチングによってｐ⁺型領域１０３と同じ幅で形成される。このため、活性領域に形成可能なトレンチ１０４の本数がｐ⁺型領域１０３のパターンに制約され、トレンチ１０４によってショットキー電極１１１との接触面積を増やす効果は限定的である。また、トレンチ１０４は、所定効果を狙って意図的に形成された構成ではないため、ＪＢＳ構造のＳＢＤの電気的特性の向上（例えば導通損失の低減や破壊耐量の向上等）に対して寄与率が低い。したがって、本実施の形態において解消する課題としては、ＪＢＳ構造のＳＢＤの電気的特性の向上が挙げられる。

【0028】

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。図１では、アノード電極１４を図示省略する。図２～５は、それぞれ図１の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’、切断線Ｃ－Ｃ’および切断線Ｄ－Ｄ’における断面構造を示す断面図である。図６は、図１の切断線Ｄ－Ｄ’における断面構造の別例を示す断面図である。図２，５，６には、半導体基板１０のおもて面の第１ｎ型面２ａの高さ位置を破線で示す。図７は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの別例を示す平面図である。図７には、第２トレンチ５（５ａ，５ｂ）のレイアウトの別例を示す。

【0029】

図１～５に示す実施の形態１にかかる半導体装置２０は、ＳｉＣからなる半導体基板（半導体チップ）１０のおもて面側にショットキー接合とｐｎ接合とを混在させたＪＢＳ構造のＳｉＣ－ＳＢＤであり、活性領域にショットキー接合領域２１とｐｎ接合領域２２とを有する。ショットキー接合領域２１とｐｎ接合領域２２とは、半導体基板１０のおもて面に平行な第１方向Ｘに交互に繰り返し隣接して配置され、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。隣接するショットキー接合領域２１およびｐｎ接合領域２２の１組が第２方向Ｙに直線状に延在してもよい。活性領域とは、ＳＢＤの導通時に順方向電流が流れる領域である。

【0030】

エッジ終端領域（不図示）における半導体基板１０のおもて面の全面が層間絶縁膜に覆われ、層間絶縁膜の開口部に活性領域の全域が露出されている。エッジ終端領域は、活性領域と半導体基板１０の側面との間の領域であり、活性領域の周囲を囲む。エッジ終端領域は、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、素子が誤動作や破壊を起こさない最大の電圧である。エッジ終端領域には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造などの所定の耐圧構造が配置される。

【0031】

ショットキー接合領域２１には、ｎ^-型ドリフト領域（第１導電型領域）２とショットキー電極（第１金属層）１１との接合（ショットキー接合）面に形成されるショットキー障壁の整流性を利用したＳＢＤが形成されている。ｐｎ接合領域２２には、ｐ⁺型領域（第２導電型領域）３とｎ^-型ドリフト領域２とのｐｎ接合によるｐｎ接合ダイオードが形成されている。ショットキー接合領域２１のＳＢＤとｐｎ接合領域２２のｐｎ接合ダイオードとは、アノード電極（第１電極）１４およびカソード電極（第２電極）１５によって並列接続されている。

【0032】

ショットキー接合領域２１のＳＢＤは、順バイアス時に定格電流で導通する。ｐｎ接合領域２２のｐｎ接合ダイオードは、電源のオン・オフ時や負荷短絡時に定格電流を超える大電流（サージ電流や突入電流）が流れたときに導通して順方向電圧の上昇を抑制する機能を有する。ｐｎ接合領域２２のｐｎ接合ダイオードに順方向電流が流れ込むタイミングは、ショットキー電極１１とｐ⁺型領域３とのコンタクト抵抗値で決まる。また、逆バイアス時にｐ⁺型領域３とｎ^-型ドリフト領域２とのｐｎ接合から広がる空乏層によってリーク電流が抑制される。

【0033】

半導体基板１０は、ＳｉＣからなるｎ⁺型出発基板３１のおもて面上にｎ^-型ドリフト領域２となるｎ^-型エピタキシャル層３２を積層してなる。半導体基板１０は、ｎ^-型エピタキシャル層３２側の第１主面をおもて面とし、ｎ⁺型出発基板３１側の第２主面（ｎ⁺型出発基板３１の裏面）を裏面とする。ｎ⁺型出発基板３１は、ｎ⁺型カソード領域１となる。ｎ^-型エピタキシャル層３２のうち、ｐ⁺型領域３を除く部分がｎ^-型ドリフト領域２である。ｐ⁺型領域３は、第１トレンチ４の底面とｎ^-型ドリフト領域２との間に、ｎ^-型ドリフト領域２に接して設けられ、第１トレンチ４の底面を囲む。ｐ⁺型領域３は、第１方向Ｘに互いに離れて複数設けられ、第２方向Ｙにストライプ状に延在する。

【0034】

ｐ⁺型領域３の幅（第１方向Ｘの幅）は、例えば２．３μｍ以上３μｍ以下程度である。ｐ⁺型領域３のピッチ（第１方向Ｘの配置間隔（ストライプの間隔））は、例えば２．３μｍ以上３μｍ以下程度である。互いに隣り合うｐ⁺型領域３間を、ｎ^-型ドリフト領域２が半導体基板１０のおもて面まで達し、半導体基板１０のおもて面に露出されている。ｎ^-型ドリフト領域２とｐ⁺型領域３とは、半導体基板１０のおもて面側に露出された部分において、第１方向Ｘに交互に繰り返し隣接して配置され、第２方向Ｙにストライプ状に延在する。半導体基板１０のおもて面側に露出とは、半導体基板１０のおもて面または後述する第１，２トレンチ４，５の内壁（側壁および底面）に露出され、後述するショットキー電極１１に接することである、ｐ⁺型領域３を設けた部分がｐｎ接合領域２２である。互いに隣り合うｐ⁺型領域３間に挟まれた部分がショットキー接合領域２１である。

【0035】

活性領域における半導体基板１０のおもて面に、互いに交差する第１，２トレンチ４，５が設けられている。第１，２トレンチ４，５によって半導体基板１０のおもて面に高低差の異なる３つ以上の段差（図１では段差４１，４２，５１，５２）が所定パターンで繰り返し配置される。第１，２トレンチ４，５の底面は、ｐ⁺型領域３の深さ方向Ｚに対向する部分の下面（ｎ⁺型カソード領域１側の面）よりも半導体基板１０のおもて面側に浅い深さに位置する。第１，２トレンチ４，５は、略矩形状であってもよいし、底面へ向かうにしたがって第１方向Ｘの幅を狭くした台形状であってもよい。第１，２トレンチ４，５によって半導体基板１０のおもて面側でのｎ^-型ドリフト領域２の露出面が増えるため、ｎ^-型ドリフト領域２とショットキー電極１１との接触面積（ショットキー接合の面積）が大きくなる。

【0036】

具体的には、第１トレンチ４は、ｐ⁺型領域３の形成に用いるイオン注入用マスク形成時のオーバーエッチングによりマスク開口パターンと同じパターンで形成される。このため、第１トレンチ４は、ｐ⁺型領域３の幅と略同じ幅（底面の幅）を有し、ｐ⁺型領域３と同じ位置にｐ⁺型領域３と同じパターンで複数形成されている。第１トレンチ４の底面の全面にｐ⁺型領域３が露出され、第１トレンチ４の側壁の全面にｎ^-型ドリフト領域２が露出されている。各第１トレンチ４によって、半導体基板１０のおもて面において隣接するｎ^-型ドリフト領域２とｐ⁺型領域３との間に、ｎ^-型ドリフト領域２の上面（以下、第１，２ｎ型面とする）２ａ，２ｂよりもｐ⁺型領域３の上面（以下、第１，２ｐ型面とする）３ａ，３ｂをｎ⁺型カソード領域１側に低くした段差（第１段差）４１，４２が形成されている（図３，２）。

【0037】

第１ｎ型面２ａと第１ｐ型面３ａとは、第２トレンチ５の長手方向に段差４１を介して交互に繰り返し配置される。第１ｎ型面２ａと第１ｐ型面３ａとをつなぐ第４ｎ型面２ｄ（第１トレンチ４の側壁）にはｎ^-型ドリフト領域２が露出される。第２ｎ型面２ｂと第２ｐ型面３ｂとは、第２トレンチ５の長手方向に段差４２を介して交互に繰り返し配置される。第２ｎ型面２ｂと第２ｐ型面３ｂとをつなぐ第５ｎ型面２ｅ（第１トレンチ４の側壁）にはｎ^-型ドリフト領域２が露出される。段差４１，４２は第１トレンチ４によって同時に形成され、同じ高低差を有する。段差４１，４２同士は段差５１，５２に交差して第２方向Ｙに連続する。第１，２ｎ型面２ａ，２ｂ間および第１，２ｐ型面３ａ，３ｂ間には、それぞれ第２トレンチ５による段差５１，５２が形成されている。

【0038】

第２トレンチ５は、ｐ⁺型領域３に交差するストライプ状に複数設けられ、ショットキー接合領域２１のＳＢＤとｐｎ接合領域２２のｐｎ接合ダイオードとに交差する。第２トレンチ５は、ｐ⁺型領域３と直交（すなわち第１方向Ｘに延在）してもよいし（図１参照）、ｐ⁺型領域３に対して斜めに交差してもよい（図７参照）。第２トレンチ５は、半導体基板１０のおもて面側に最も突出してｎ^-型ドリフト領域２（すなわち第１ｎ型面２ａ）が部分的に残るようにｐ⁺型領域３に交差していればよく、互いに異なる２方向以上にｐ⁺型領域３に交差してもよい。この場合、互いに異なる方向にｐ⁺型領域３に交差する第２トレンチ５同士を互いに異なる深さで形成することによって、ｎ^-型ドリフト領域２およびｐ⁺型領域３と第２トレンチ５との交差箇所で後述するする段差５１，５２の高低差をさらに大きくすることができる。図７には、ｐ⁺型領域３に斜めに交差して互いに異なる２方向ＸＹ１，ＸＹ２に延在する第２トレンチ５（５ａ，５ｂ）の一部を太線で示す。

【0039】

各第２トレンチ５によって、半導体基板１０のおもて面に、第１ｎ型面２ａよりも第２ｎ型面２ｂをｎ⁺型カソード領域１側に低くした段差（第２段差）５１が複数形成される（図４）。第１ｎ型面２ａと第２ｎ型面２ｂとは、第２方向Ｙ（半導体基板１０のおもて面におけるｎ^-型ドリフト領域２の長手方向）に段差５１を介して交互に繰り返し配置される。第１ｎ型面２ａと第２ｎ型面２ｂとをつなぐ第３ｎ型面２ｃ（第２トレンチ５の側壁）にはｎ^-型ドリフト領域２が露出される。また、各第２トレンチ５によって、半導体基板１０のおもて面に、第１ｐ型面３ａよりも第２ｐ型面３ｂをｎ⁺型カソード領域１側に低くした段差（第３段差）５２が複数形成される（図５，６）。第１ｐ型面３ａと第２ｐ型面３ｂとは、第２方向Ｙ（ｐ⁺型領域３の長手方向）に段差５２を介して交互に繰り返し配置される。第１ｐ型面３ａと第２ｐ型面３ｂとをつなぐ第３ｐ型面３ｃ（第２トレンチ５の側壁）には、ｐ⁺型領域３が露出される。段差５１，５２は第２トレンチ５によって同時に形成され、同じ高低差を有する。段差５１，５２同士は、段差４１，４２に交差して第２トレンチ５の長手方向（図１～６では第１方向Ｘ）に連続する。

【0040】

半導体基板１０のおもて面側において、第１，２トレンチ４，５ともの存在しない第１ｎ型面２ａは、最も高い（最も突出した）高さ位置にある。第１トレンチ４と第２トレンチ５との各交差部分にあたる第２ｐ型面３ｂ（第１，２トレンチ４，５の底面）は、異なるタイミングで形成される第１，２トレンチ４，５の総深さ分だけ低くなるため、最も低い（最もｎ⁺型カソード領域１側へ凹んだ）高さ位置にある。第２トレンチ５の底面にあたる第２ｎ型面２ｂと、第１トレンチ４の底面にあたる第１ｐ型面３ａとの高さ位置（段差４１，５１の高低差）は同じであってもよい。ショットキー接合領域２１と第２トレンチ５とが交差する部分で、第２トレンチ５の内壁にｎ^-型ドリフト領域２が露出される。ｐｎ接合領域２２と第２トレンチ５とが交差する部分で、第２トレンチ５の内壁にｐ⁺型領域３が露出される。

【0041】

第２トレンチ５の底面の短手方向の幅は可能な限り狭いことがよく、例えばｐ⁺型領域３のピッチよりも狭い。好ましくは、第２トレンチ５の底面の短手方向の幅は、エッチングの加工限界の最小幅であることがよい。第２トレンチ５の底面の短手方向の幅を狭くするほど、活性領域に配置可能な第２トレンチ５の本数を増やすことができる。これによって、半導体基板１０のおもて面側でのｎ^-型ドリフト領域２の露出面を増やすことができるため、ショットキー接合の面積が大きくなる。半導体基板１０のおもて面側でのｐ⁺型領域３の露出面も増えるため、ショットキー電極１１とｐ⁺型領域３との接触面積も大きくなる。第２トレンチ５の底面は、第１トレンチ４の底面よりもｎ⁺型カソード領域１側に深い位置にあってもよい。第２トレンチ５の深さが深くなるほど、半導体基板１０のおもて面側でのｎ^-型ドリフト領域２およびｐ⁺型領域３の露出面を増やすことができる。

【0042】

第２トレンチ５は、半導体装置２０の製造プロセス開始後、ショットキー電極１１の形成前までのいずれかのタイミングで意図的に形成される。例えば、第２トレンチ５は、アライメントマーク（素子構造の各部を形成する際のマスクの位置合わせ用の目印となる凹部）と同時に形成されてもよい。第２トレンチ５をアライメントマークと同時に形成することで、製造プロセスの工程数増加を抑制することができるため、製造プロセスを簡略化することができる。第２トレンチ５をアライメントマークと同時に形成する場合、例えば、第２トレンチ５は０．５μｍ程度のピッチで０．４μｍ程度の深さ（もしくは０．８μｍ程度の深さ）に形成される。第２トレンチ５の深さに合わせてアライメントマークの深さを設定してもよい。

【0043】

第２トレンチ５をｐ⁺型領域３（第１トレンチ４）の形成前に形成した場合、ｐ⁺型領域３を形成するための後述するイオン注入６５（図１３参照）において第１，２トレンチ４，５の底面にｐ型不純物がイオン注入される。このため、ｐ⁺型領域３の深さは、深さ方向Ｚに第２トレンチ５に対向する部分でｎ⁺型カソード領域１側に突出して深くなる（図５）。一方、第２トレンチ５をｐ⁺型領域３の形成後に形成した場合、第１トレンチ４の底面へのｐ型不純物のイオン注入６５によってｐ⁺型領域３が形成された後に、ｐ⁺型領域３を貫通しない深さで第２トレンチ５が形成される。このため、ｐ⁺型領域３の半導体基板１０のおもて面からの深さは略一様となり、ｐ⁺型領域３の下面は半導体基板１０のおもて面な平行な略平坦面となる（図６）。

【0044】

アノード電極１４は、活性領域における半導体基板１０のおもて面上にショットキー電極１１、埋込電極（第２金属層）１２および表（ひょう）面電極１３を順に積層してなる。ショットキー電極１１は、半導体ウエハ６０のおもて面に第１，２トレンチ４，５によって形成された段差４１，４２，５１，５２による凹凸に沿って形成される。ショットキー電極１１は、第１～５ｎ型面２ａ～２ｅでｎ^-型ドリフト領域２にショットキー接合し、第１～３ｐ型面３ａ～３ｃでｐ⁺型領域３に接する。ショットキー電極１１の材料は、ｎ^-型ドリフト領域２に対してショットキー障壁高さが大きく、かつｐ⁺型領域３に対してショットキー障壁高さが小さい金属であり、具体的には例えばチタン（Ｔｉ）やモリブデン（Ｍｏ）を用いることができる。

【0045】

埋込電極１２は、第１，２トレンチ４，５を埋め込むように、ショットキー電極１１の上に設けられている。埋込電極１２は、アノード電極１４の表面に第１，２トレンチ４，５による凹凸が生じることを抑制して、アノード電極１４の表面を平坦化する機能を有する。埋込電極１２の材料は、例えば窒化チタン（ＴｉＮ）やタングステン（Ｗ）を用いることができる。アノード電極１４の表面が平坦化されることで、アノード電極１４とボンディングワイヤとの密着性低下を抑制することができる。アノード電極１４の表面の平坦性を必要としない場合、埋込電極１２は設けられなくてもよい。表面電極１３は、例えばアルミニウム（Ａｌ）膜か、またはシリコン（Ｓｉ）や銅（Ｃｕ）を含むアルミニウム合金膜である。半導体基板１０の裏面の全面に、ショットキー接合領域２１のＳＢＤおよびｐｎ接合領域２２のｐｎ接合ダイオードに共通のカソード電極１５が設けられている。カソード電極１５は、ｎ⁺型カソード領域１にオーミック接触する。

【0046】

実施の形態１にかかる半導体装置２０（ＪＢＳ構造のＳｉＣ－ＳＢＤ）の動作について説明する。実施の形態１にかかる半導体装置２０に流れる順方向電流が定格電流値以下である場合、アノード電極１４からショットキー電極１１とｎ^-型ドリフト領域２とのショットキー接合を通ってカソード電極１５へ向かう経路（ショットキー接合領域２１のＳＢＤの電流経路）に順方向電流が流れる。半導体装置２０に流れる順方向電流が定格電流値以下である場合、ｐｎ接合領域２２のｐｎ接合ダイオードに順方向電流は流れない。

【0047】

半導体基板１０のおもて面に第１，２トレンチ４，５による段差４１，４２，５１，５２が形成されていることで、半導体基板１０のおもて面にトレンチによる段差の凹凸がない場合（不図示）や参考例（半導体装置１２０：図２２，２３参照）のように第１トレンチ（トレンチ１０４）のみを設けた場合と比べて、半導体基板１０のおもて面側でのｎ^-型ドリフト領域２の露出面が増えて、ショットキー接合の面積が増える。このため、ショットキー接合領域２１のＳＢＤの内部抵抗が低くなり、ＳＢＤの導通損失が低減される。

【0048】

半導体装置２０を実装した回路の電源のオン・オフ時や負荷短絡時に半導体装置２０に流れる順方向電流が定格電流値を超える大電流（サージ電流や突入電流）になると、ショットキー電極１１とｎ^-型ドリフト領域２とのショットキー接合を通る経路だけでは全電流を負担することができず、アノード電極１４からからｐ⁺型領域３にも電流が流れ込み、ｐｎ接合領域２２のｐｎ接合ダイオードにも順方向電流が流れる。これによって、大電流によって半導体装置２０が破壊に至ることを抑制することができる。

【0049】

一方、アノード電極１４に対してカソード電極１５に正の電圧（逆方向電圧）が印加される逆バイアス時、ｐ⁺型領域３とｎ^-型ドリフト領域２との各ｐｎ接合からｐ⁺型領域３およびｎ^-型ドリフト領域２に空乏層が広がる。逆方向電圧が高くなると、互いに隣り合うｐ⁺型領域３間の空乏層同士がつながってパンチスルーする。これによって、最大電界箇所が半導体基板１０のおもて面からｐ⁺型領域３の下面へと移動し、半導体基板１０のおもて面にかかる電界が低くなるため、リーク電流が抑制される。

【0050】

実施の形態１にかかる半導体装置２０の製造方法について説明する。図８～１５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図８～１５には、図３に対応する断面を示す。まず、図８に示すように、ＳｉＣからなる出発ウエハ（ダイシング後にｎ⁺型出発基板３１となる部分）のおもて面上にｎ^-型ドリフト領域２となるｎ^-型エピタキシャル層３２をエピタキシャル成長させることでＳｉＣからなる半導体ウエハ６０を作製する。半導体ウエハ６０は、ｎ^-型エピタキシャル層３２側の第１主面をおもて面とし、出発ウエハ側の第２主面を裏面とする。

【0051】

次に、フォトリソグラフィおよびエッチングにより、半導体ウエハ６０のおもて面において無効領域にアライメントマーク（不図示）を形成するとともに、半導体ウエハ６０のおもて面の有効領域に第２トレンチ５（図１参照）を形成する。半導体ウエハ６０の有効領域とは、ダイシング後に半導体チップ（半導体基板１０）に個片化される領域である。半導体ウエハ６０の無効領域とは、ダイシングライン等の半導体チップに含まれない領域である。次に、半導体ウエハ６０のおもて面に酸化膜（ＳｉＯ₂膜）６１を形成する。

【0052】

次に、図９に示すように、酸化膜６１の上にレジスト膜６２を形成する。次に、図１０に示すように、アライメントマーク（不図示）を基準として、ｐ⁺型領域３のパターンを有するマスク（レチクル）６３の位置合わせを行う。次に、マスク６３を通して所定光源の光６４をレジスト膜６２に照射し、マスク６３のパターンをレジスト膜６２に投影して転写する（露光）。次に、図１１に示すように、レジスト膜６２の露光部を溶して（現像）、レジスト膜６２にマスク６３のパターンと同じパターンの開口部６２ａを形成する。

【0053】

次に、図１２に示すように、レジスト膜６２をマスクとして酸化膜６１をエッチングして部分的に除去し、酸化膜６１にｐ⁺型領域３の形成領域に対応する部分を露出した開口部６１ａを形成する。酸化膜６１のエッチングは、開口部６１ａが深さ方向Ｚに酸化膜６１を確実に貫通するようにオーバーエッチングとする。このオーバーエッチングによって酸化膜６１の開口部６１ａに露出した部分で半導体ウエハ６０のおもて面の表面領域（ＳｉＣ部）が除去され、半導体ウエハ６０のおもて面に第１トレンチ４が副次的に形成される。

【0054】

このオーバーエッチング時、ＳｉＣ部のエッチングは半導体ウエハ６０のおもて面に平行な方向（横方向）にも進行するため、第１トレンチ４の開口側の幅は酸化膜６１の開口部６１ａの幅よりも若干広くなる。第１トレンチ４が形成されることで、半導体ウエハ６０のおもて面に第１，２トレンチ４，５による高低差の異なる段差４１，４２，５１，５２が形成される（図１参照）。オーバーエッチングの時間を意図的に長くして、第１トレンチ４の深さを深くしてもよい。そして、レジスト膜６２を除去する。

【0055】

次に、図１３に示すように、酸化膜６１の残部をマスクとしてｐ型不純物をイオン注入６５することで、第１トレンチ４の底面（第１～ｐ型面３ａ～３ｃ）の表面領域にｐ⁺型領域３を形成する。第１トレンチ４の側壁（第４，５ｎ型面２ｄ，２ｅ）にはｐ型不純物がイオン注入６５されない。このため、酸化膜６１に覆われた部分（第１～３ｎ型面２ａ～２ｃ）および第１トレンチ４の側壁は、エピタキシャル成長時のｎ^-型エピタキシャル層３２（ｎ^-型ドリフト領域２）のまま維持される。

【0056】

第２トレンチ５をｐ⁺型領域３の形成後に形成する場合にも、第１～５ｎ型面２ａ～２ｅにｎ^-型ドリフト領域２が露出される。第２ｎ型面２ｂ（ｎ^-型ドリフト領域２の上面）と第２ｐ型面３ｂ（ｐ⁺型領域３の上面）との高低差で形成された第１トレンチ４による段差４２が第２トレンチ５によって全体的にｎ⁺型カソード領域１側に低い位置へ移動し、ｎ^-型ドリフト領域２の、ｐ⁺型領域３との接触面（界面）が第２ｎ型面２ｂと第２ｐ型面３ｂとをつなぐ第５ｎ型面２ｅとして露出されるからである。

【0057】

第２トレンチ５をｐ⁺型領域３の形成後に形成する場合にも、第１～３ｐ型面３ａ～３ｃにｐ⁺型領域３が露出される。ｐ⁺型領域３の上面（第１トレンチ４の底面）に第２トレンチ５によって第１，２ｐ型面３ａ，３ｂの高低差による段差５２が形成される。第２トレンチ５の底面（第２ｐ型面３ｂ）はｐ⁺型領域３の下面よりも半導体ウエハ６０のおもて面側に浅い深さ位置であることで、ｐ⁺型領域３の上面における第２トレンチ５の側壁（第３ｐ型面３ｃ）にｐ⁺型領域３が露出されるからである。

【0058】

次に、図１４に示すように、酸化膜６１の残部を除去する。そして、図１５に示すように、一般的な方法により、半導体ウエハ６０のおもて面に、半導体ウエハ６０とのシリサイド反応によるショットキー電極１１を形成する。ショットキー電極１１は、半導体ウエハ６０のおもて面および第１，２トレンチ４，５の内壁に沿って形成された例えばニッケル（Ｎｉ）膜中のＮｉと半導体ウエハ６０中のＳｉＣとを熱処理により反応させてなるニッケルシリサイド（ＮｉｘＳｉｙ、ただしｘ、ｙは正数）膜である。

【0059】

ショットキー電極１１のシリサイド化のための熱処理は、半導体ウエハ６０にイオン注入６５されたｐ型不純物の活性化のための熱処理を兼ねる。半導体ウエハ６０にイオン注入された不純物の活性化のための熱処理（活性化アニール）を、ショットキー電極１１のシリサイド化のための熱処理と異なるタイミングで行ってもよい。ＳｉＣ中の不純物は、拡散係数が小さく、ほぼ拡散しない。このため、活性化アニール後においても、ｐ⁺型領域３の深さが若干深くなる程度であり、第１トレンチ４の側壁はｎ型のまま維持される。

【0060】

次に、ショットキー電極１１の上に第１，２トレンチ４，５を埋め込むように埋込電極１２を形成し、埋込電極１２の上に表面電極１３を形成することで、ショットキー電極１１、埋込電極１２および表面電極１３を順に積層してなるアノード電極１４を形成する。半導体ウエハ６０の裏面にカソード電極１５を形成する。その後、半導体ウエハ６０の有効領域をダイシング（切断）して個々の半導体チップ（半導体基板１０）に個片化することで、図１～５に示すＪＢＳ構造のＳｉＣ－ＳＢＤが完成する。

【0061】

以上、説明したように、実施の形態１によれば、半導体基板のおもて面側に、ショットキー接合とｐｎ接合とを混在させたＪＢＳ構造と、ＪＢＳ構造のｐｎ接合をなすｐ⁺型領域を形成するためのイオン注入マスク形成時のオーバーエッチングにより副次的に形成された第１トレンチと、意図的に形成された第２トレンチと、が設けられている。ショットキー接合によるＳＢＤとｐｎ接合によるｐｎ接合ダイオードとは、隣接して配置され、半導体基板のおもて面に平行な方向に延在する。第２トレンチは、ＪＢＳ構造のｐｎ接合を形成するｐ⁺型領域よりも浅い深さで当該ｐ⁺型領域に交差するストライプ状に設けられ、ＳＢＤとｐｎ接合ダイオードとに交差する。第１，２トレンチによって半導体基板のおもて面に高低差の異なる３つ以上の段差が所定パターンで繰り返し配置される。

【0062】

第１，２トレンチによる段差によって、半導体基板のおもて面側でのｎ^-型ドリフト領域の露出面が増えるため、ｎ^-型ドリフト領域とショットキー電極との接触面積（ショットキー接合の面積）が大きくなる。例えば０．５μｍのピッチで深さおよび底面の幅をそれぞれ０．４μｍおよび０．５μｍとした第２トレンチを形成する場合、半導体基板のおもて面にトレンチによる段差の凹凸がないと仮定した場合と比べてショットキー接合の面積が１．８倍以上に拡大する。これによって、ＳＢＤの内部抵抗が低くなるため、チップサイズを維持した場合、ＳＢＤの導通損失が低減される。ＳＢＤの導通損失を維持した場合には、チップサイズを縮小化することができ、１枚の半導体ウエハから作製可能な半導体チップの枚数が増えるため、コストを低減することができる。

【0063】

（実施の形態２）
実施の形態２にかかる半導体装置の構造について説明する。図１６～１９は、実施の形態２にかかる半導体装置の構造を示す断面図である。図１の符号１，２，２ａ～２ｅ，３，３ａ～３ｃ，４，５，１０～１５をそれぞれ符号８１，８２，８２ａ～８２ｅ，８３，８３ａ～８３ｃ，８４，８５，７０～７５と読み替え、かつｐ⁺型領域８３の幅を第１トレンチ８４の幅よりも広くした構造の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’、切断線Ｃ－Ｃ’および切断線Ｄ－Ｄ’における断面構造がそれぞれ図１６～１９に対応する。図１６，１９には、半導体基板７０のおもて面の第１面８２ａの高さ位置を破線で示す。

【0064】

実施の形態２にかかる半導体装置８０は、シリコン（Ｓｉ）を半導体材料とするＪＢＳ構造のＳｉ－ＳＢＤに実施の形態１にかかる半導体装置２０（図１～５参照）を適用したものである。実施の形態２においては、ＳｉＣと比べてＳｉ中の不純物の拡散係数が大きいことで、半導体基板（半導体チップ）７０のおもて面側においてＪＢＳ構造を構成するｐ⁺型領域８３の幅が当該ｐ⁺型領域８３の形成時のオーバーエッチングによって副次的に形成される第１トレンチ８４の幅よりも広くなっている。

【0065】

半導体基板７０は、Ｓｉからなるｎ^-型のバルク単結晶基板である。半導体基板７０のおもて面側には、ＪＢＳ構造を構成するｐ⁺型領域８３と、半導体基板７０のおもて面側の段差４１，４２，５１，５２を形成する第１，２トレンチ８４，８５と、アノード電極７４を構成するショットキー電極７１、埋込電極７２および表（ひょう）面電極７３と、が設けられている。半導体基板７０の裏面側には、ｎ⁺型カソード領域８１およびカソード電極７５が設けられている。

【0066】

ｎ⁺型カソード領域８１は、半導体基板７０の裏面とｎ^-型ドリフト領域８２との間に設けられている。ｎ⁺型カソード領域８１の構成は、イオン注入によって形成された拡散領域であることを除いて、実施の形態１のｎ⁺型カソード領域１と同様である。アノード電極７４（ショットキー電極７１、埋込電極７２および表面電極７３）およびカソード電極７５の構成は、それぞれ実施の形態１のアノード電極１４（ショットキー電極１１、埋込電極１２および表面電極１３）およびカソード電極１５と同様である。

【0067】

ｎ^-型の半導体基板７０のうち、ｎ⁺型カソード領域８１およびｐ⁺型領域８３を除く部分がｎ^-型ドリフト領域８２である。ｐ⁺型領域８３は、第１トレンチ８４の内壁（側壁および底面）とｎ^-型ドリフト領域８２との間に、ｎ^-型ドリフト領域８２に接して設けられ、第１トレンチ８４の内壁を囲む。第１トレンチ８４の内壁の全面にｐ⁺型領域８３が露出されている。ｐ⁺型領域８３の構成は、第１トレンチ８４の内壁の全面に露出することを除いて、実施の形態１のｐ⁺型領域３と同様である。

【0068】

第１，２トレンチ８４，８５は、それぞれ実施の形態１の第１，２トレンチ４，５と同様に形成される。第１，２トレンチ８４，８５によって形成される半導体基板７０のおもて面の段差４１，４２，５１，５２の構成は、それぞれ実施の形態１の半導体基板１０のおもて面の段差４１，４２，５１，５２と同様である。実施の形態２においては、段差４１，４２，５１，５２によって半導体基板７０のおもて面側でのｐ⁺型領域８３の露出面を増やして、ショットキー電極７１とｐ⁺型領域８３との接触面積を大きくしている。

【0069】

具体的には、第１トレンチ８４は、ｐ⁺型領域８３の形成に用いるイオン注入用マスク形成時のオーバーエッチングによってマスク開口パターンと同じパターンで形成され、イオン注入時のｐ⁺型領域８３と同じパターンで形成される。ｐ⁺型領域８３は、その後の活性化アニールによる不純物拡散によって幅が広くなり、第１トレンチ８４の内壁に沿って後述する第１～３面８２ａ～８２ｃ（第２トレンチ８５をｐ⁺型領域８３の形成後に形成した場合には半導体基板７０のおもて面）まで達する。このため、ｐ⁺型領域８３は、第１トレンチ８４の内壁の全面を覆う。第１トレンチ８４の内壁にｎ^-型ドリフト領域８２は露出されていない。

【0070】

各第１トレンチ８４によって、半導体基板７０のおもて面に、ｎ^-型ドリフト領域８２の上面（以下、第１，２面とする）８２ａ，８２ｂよりもｐ⁺型領域８３の上面（第１，２ｐ型面）８３ａ，８３ｂをｎ⁺型カソード領域８１側に低くした段差４１，４２が複数形成される（図１７，１６）。ｐ⁺型領域８３は、段差４１，４２を介して第１，２面８２ａ，８２ｂまで延在する。第２方向Ｙ（半導体基板７０のおもて面におけるｎ^-型ドリフト領域８２の長手方向）に互いに隣り合う第１，２面８２ａ，８２ｂ間に段差５１が形成されている。第２方向Ｙ（ｐ⁺型領域８３の長手方向）に互いに隣り合う第１，２ｐ型面８３ａ，８３ｂ間に段差５２が形成されている。

【0071】

第１面８２ａと第１ｐ型面８３ａとは、第２トレンチ８５の長手方向に段差４１を介して交互に繰り返し配置される。第１面８２ａと第１ｐ型面８３ａとをつなぐ第４ｐ型面８３ｄ（第１トレンチ４の側壁）にはｐ⁺型領域８３が露出される。第２面８２ｂと第２ｐ型面８３ｂとは、第２トレンチ８５の長手方向に段差４２を介して交互に繰り返し配置される。第２面８２ｂと第２ｐ型面８３ｂとをつなぐ第５ｐ型面８３ｅ（第１トレンチ４の側壁）にはｐ⁺型領域８３が露出される。段差４１，４２は第１トレンチ８４によって同時に形成され、同じ高低差を有する。段差４１，４２同士は第２方向Ｙに連続する。

【0072】

第２トレンチ８５は、実施の形態１の第２トレンチ５と同様に、ＪＢＳ構造を構成するｐ⁺型領域８３に交差するストライプ状に設けられている。各第２トレンチ８５によって、半導体基板７０のおもて面に、第１面８２ａよりも第２面８２ｂをｎ⁺型カソード領域８１側に低くした段差５１が複数形成される（図１８）。第１面８２ａと第２面８２ｂとは、第２方向Ｙに段差５１を介して交互に繰り返し配置される。第１，２面８２ａ，８２ｂ、および、第１面８２ａと第２面８２ｂとをつなぐ第３面８２ｃ（第２トレンチ８５の側壁）に、ｎ^-型ドリフト領域８２が露出されるとともに、ｐ⁺型領域８３が露出される。

【0073】

また、各第２トレンチ８５によって、半導体基板７０のおもて面に、第１ｐ型面８３ａよりも第２ｐ型面８３ｂをｎ⁺型カソード領域８１側に低くした段差５２が複数形成される（図１９）。第１ｐ型面８３ａと第２ｐ型面８３ｂとは、第２方向Ｙに段差５２を介して交互に繰り返し配置される。第１ｐ型面８３ａと第２ｐ型面８３ｂとをつなぐ第３ｐ型面８３ｃ（第２トレンチ５の側壁）には、ｐ⁺型領域８３が露出される。段差５１，５２は同時に形成され、同じ高低差を有する。段差５１，５２同士は、段差４１，４２に交差して第２トレンチ８５の長手方向（図１６～１９では第１方向Ｘ）に連続する。

【0074】

このように第１，２トレンチ８４，８５によって半導体基板７０のおもて面側でのｐ⁺型領域８３の露出面が増える。半導体基板７０のおもて面側において、第１，２トレンチ８４，８５ともの存在しない第１面８２ａは、最も高い高さ位置にある。第１トレンチ８４と第２トレンチ８５との各交差部分にあたる第２ｐ型面８３ｂは、異なるタイミングで形成される第１，２トレンチ８４，８５の総深さ分だけ低くなり、最も低い高さ位置にある。第２トレンチ８５の底面にあたる第２面８２ｂと、第１トレンチ８４の底面にあたる第１ｐ型面８３ａとの高さ位置は同じであってもよい。

【0075】

実施の形態２にかかる半導体装置８０の製造方法は、Ｓｉからなるｎ^-型のバルク単結晶ウエハ自体を半導体基板７０となる半導体ウエハ６０とすることと、活性化アニールにおける不純物拡散が広くなることと、を除いて実施の形態１にかかる半導体装置２０の製造方法（図８～１２参照）と同様である。図２０，２１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。図２０，２１には、図１７に対応する断面を示す。

【0076】

まず、実施の形態１と同様に、フォトリソグラフィおよびエッチングにより、Ｓｉからなる半導体ウエハ６０のおもて面にアライメントマーク（不図示）および第２トレンチ８５（図１８，１９参照）を形成する。半導体ウエハ６０を、Ｓｉからなるｎ⁺型のバルク単結晶ウエハ（ｎ⁺型カソード領域８１）のおもて面にｎ^-型エピタキシャル層（ｎ^-型ドリフト領域８２）をエピタキシャル成長させてなる半導体ウエハとしてもよい。

【0077】

次に、図２０に示すように、実施の形態１と同様に、フォトリソグラフィおよびエッチングにより、半導体ウエハ６０のおもて面上に、ｐ⁺型領域８３の形成領域に対応する部分を開口した酸化膜６１を形成する。酸化膜６１の形成時のオーバーエッチングによって、半導体ウエハ６０のおもて面に第１，２トレンチ８４，８５による高低差の異なる段差４１，４２，５１，５２が形成される。

【0078】

次に、実施の形態１と同様に酸化膜６１の残部をマスクとしてｐ型不純物をイオン注入６５することで、第１トレンチ８４の底面（第１～３ｐ型面８３ａ～８３ｃ）の表面領域にｐ⁺型領域８３を形成する。次に、図２１に示すように、酸化膜６１の残部を除去した後、実施の形態１と同様に、半導体ウエハ６０のおもて面に、半導体ウエハ６０とのシリサイド反応によるショットキー電極７１を形成する。

【0079】

このショットキー電極７１のシリサイド化のための熱処理は、実施の形態１と同様に、半導体ウエハ６０にイオン注入６５されたｐ型不純物の活性化のための熱処理を兼ねる。ＳｉＣと比べてＳｉ中の不純物は拡散しやすく、この熱処理により第１トレンチ８４の底面から半導体ウエハ６０中に不純物が放射状に拡散され、ｐ⁺型領域８３によって第１トレンチ４の内壁の全面（第４，５ｐ型面８３ｄ，８３ｅ）が覆われる。

【0080】

次に、実施の形態１と同様に、ショットキー電極７１の上に埋込電極７２および表面電極７３を形成することで、アノード電極７４を形成する。半導体ウエハ６０の裏面側にｎ⁺型カソード領域８１およびカソード電極７５を形成する。その後、半導体ウエハ６０の有効領域をダイシングして個々の半導体チップ（半導体基板７０）に個片化することで、図１６～１９に示すＪＢＳ構造のＳｉＣ－ＳＢＤが完成する。

【0081】

以上、説明したように、実施の形態２によれば、Ｓｉを半導体材料としたＪＢＳ構造のＳＢＤに実施の形態１を適用することで、半導体基板のおもて面側でのｐ⁺型領域の露出面が増えるため、半導体基板のおもて面側でのｐ⁺型領域とショットキー電極との接触面積が大きくなる。したがって、チップサイズを維持した場合には、ｐｎ接合ダイオードの許容電流量が大きくなり、定格電流を超える大電流に対する耐量が向上する。ｐｎ接合ダイオードの許容電流量を維持した場合には、チップサイズを縮小化することができ、１枚の半導体ウエハから作製可能な半導体チップの枚数が増えるため、コストを低減することができる。また、実施の形態２によれば、ＪＢＳ構造のｐｎ接合を形成するｐ⁺型領域が第１トレンチの内壁の全面を囲むことによって、当該ｐｎ接合の面積が増えるため、逆バイアス時のリーク電流の抑制効果が高くなる。

【0082】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。

【産業上の利用可能性】

【0083】

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にＳｉＣを半導体材料とした場合に適している。

【符号の説明】

【0084】

１，８１，１０１ ｎ⁺型カソード領域
２，８２，１０２ ｎ^-型ドリフト領域
２ａ，２ｂ，２ｃ，２ｄ，２ｅ 半導体基板のおもて面の第１～５ｎ型面
３，８３，１０３ ｐ⁺型領域
３ａ，３ｂ，３ｃ 半導体基板のおもて面の第１～３ｐ型面
４，８４ 第１トレンチ
５，８５ 第２トレンチ
１０，７０，１１０ 半導体基板
１１，７１，１１１ ショットキー電極
１２，７２ 埋込電極
１３，７３ 表面電極
１４，７４，１１４ アノード電極
１５，７５，１１５ カソード電極
２０，８０，１２０ 半導体装置
２１，１２１ ショットキー接合領域
２２，１２２ ｐｎ接合領域
３１ ｎ⁺型出発基板
３２ ｎ^-型エピタキシャル層
４１，４２，５１，５２ 半導体基板のおもて面の段差
６０ 半導体ウエハ
６１ 酸化膜
６１ａ 酸化膜の開口部
６２ レジスト膜
６２ａ レジスト膜の開口部
６３ マスク（レチクル）
６４ 露光装置の所定光源の光
６５ イオン注入
８２ａ，８２ｂ，８２ｃ 半導体基板のおもて面の第１～３面
８３ａ，８３ｂ，８３ｃ，８３ｄ，８３ｅ 半導体基板のおもて面の第１～５ｐ型面
１０４ トレンチ
Ｘ 半導体基板のおもて面に平行な第１方向
ＸＹ１，ＸＹ２ ｐ⁺型領域に斜めに交差する方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向Ｘと直交する第２方向
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】