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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025162938
(43)【公開日】2025-10-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20251021BHJP
H10B 61/00 20230101ALI20251021BHJP
【ＦＩ】
G11C11/16 214
H10B61/00
G11C11/16 230
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2024092451
(22)【出願日】2024-06-06
(31)【優先権主張番号】63/634,846
(32)【優先日】2024-04-16
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】松原 謙
(72)【発明者】
【氏名】発田 充弘
(72)【発明者】
【氏名】武田 晃一
(72)【発明者】
【氏名】舟根 聖忠
(72)【発明者】
【氏名】下井 貴裕
【テーマコード（参考）】
4M119
【Ｆターム（参考）】
4M119AA11
4M119BB01
4M119CC05
4M119DD32
4M119DD55
4M119EE22
4M119EE27
4M119GG01
(57)【要約】
【課題】小型化を図ることが可能な、メモリアレイを備えた半導体装置を提供する。
【解決手段】半導体装置は、メモリアレイ１０を備える。メモリアレイ１０は、平面視で見たとき、中央部分に配置されたメモリセル領域ＭＣＡと外周部分に配置されたダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌとを備える。ダミーセル領域ＤＣＡ＿Ｌには、ワード線ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞に接続されたダミーセルＤ２＿ＳＳが配置され、ダミーセルＤ２＿ＳＳは、ワード線ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞にゲート端子が接続され、接地電圧Ｖｓｓがドレイン端子に供給されたトランジスタＮＭ２を備える。メモリセルＮの読み出し動作の際に、ソース線ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞に接地電圧Ｖｓｓが供給されるように、トランジスタＮＭ２は導通状態にされる。
【選択図】図５
【解決手段】半導体装置は、メモリアレイ１０を備える。メモリアレイ１０は、平面視で見たとき、中央部分に配置されたメモリセル領域ＭＣＡと外周部分に配置されたダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌとを備える。ダミーセル領域ＤＣＡ＿Ｌには、ワード線ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞に接続されたダミーセルＤ２＿ＳＳが配置され、ダミーセルＤ２＿ＳＳは、ワード線ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞にゲート端子が接続され、接地電圧Ｖｓｓがドレイン端子に供給されたトランジスタＮＭ２を備える。メモリセルＮの読み出し動作の際に、ソース線ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞に接地電圧Ｖｓｓが供給されるように、トランジスタＮＭ２は導通状態にされる。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１方向に延在する一対の第１辺と、前記第１辺と交差する第２方向に延在する一対の第２辺とを備え、前記第１辺と平行な複数の行と前記第２辺と平行な複数の列とを備えたメモリアレイを備える半導体装置であって、
前記メモリアレイは、平面視で見たとき、前記一対の第１辺間に配置されたメモリセル領域と、前記メモリセル領域と前記第１辺との間に配置されたダミーセル領域とを備え、
前記メモリアレイにおいて、前記メモリセル領域に配置されている各行には、第１ワード線と、前記第１ワード線にゲート端子が接続された第１トランジスタと第１記憶素子とを備える複数のメモリセルとが配置され、前記ダミーセル領域に配置されている各行には、第２ワード線と、前記第２ワード線にゲート端子が接続され、所定の電圧がドレイン端子に供給される第２トランジスタを備える複数の第１ダミーセルとが配置され、
前記メモリアレイにおいて、各列には、ソース線とビット線とが配置され、前記メモリセル領域に配置されている各列では、列に配置されたソース線に前記メモリセルの第１トランジスタのソース端子が接続され、列に配置されたビット線に前記メモリセルの第１トランジスタのドレイン端子が、前記第１記憶素子を介して接続され、前記ダミーセル領域に配置されている各列では、列に配置されたソース線に前記第１ダミーセルの第２トランジスタのソース端子が接続され、
前記複数のメモリセルは、前記メモリセル領域において、前記第1方向に第１ピッチで配置され、かつ前記第２方向に第２ピッチで配置され、前記複数の第１ダミーセルは、前記ダミーセル領域において、前記第1方向に前記第１ピッチで配置され、かつ前記第２方向に前記第２ピッチで配置され、
前記半導体装置は、
複数の前記第１ワード線に接続され、読み出し動作の際に、ロウアドレス信号に従った第１ワード線を選択するロウデコーダと、
前記第２ワード線に接続され、前記読み出し動作の際に、前記ソース線に前記所定の電圧が供給されるように、前記第１ダミーセルの第２トランジスタを導通状態にする選択信号を供給する制御回路と、
を備える、
半導体装置。
前記メモリアレイは、平面視で見たとき、前記一対の第１辺間に配置されたメモリセル領域と、前記メモリセル領域と前記第１辺との間に配置されたダミーセル領域とを備え、
前記メモリアレイにおいて、前記メモリセル領域に配置されている各行には、第１ワード線と、前記第１ワード線にゲート端子が接続された第１トランジスタと第１記憶素子とを備える複数のメモリセルとが配置され、前記ダミーセル領域に配置されている各行には、第２ワード線と、前記第２ワード線にゲート端子が接続され、所定の電圧がドレイン端子に供給される第２トランジスタを備える複数の第１ダミーセルとが配置され、
前記メモリアレイにおいて、各列には、ソース線とビット線とが配置され、前記メモリセル領域に配置されている各列では、列に配置されたソース線に前記メモリセルの第１トランジスタのソース端子が接続され、列に配置されたビット線に前記メモリセルの第１トランジスタのドレイン端子が、前記第１記憶素子を介して接続され、前記ダミーセル領域に配置されている各列では、列に配置されたソース線に前記第１ダミーセルの第２トランジスタのソース端子が接続され、
前記複数のメモリセルは、前記メモリセル領域において、前記第1方向に第１ピッチで配置され、かつ前記第２方向に第２ピッチで配置され、前記複数の第１ダミーセルは、前記ダミーセル領域において、前記第1方向に前記第１ピッチで配置され、かつ前記第２方向に前記第２ピッチで配置され、
前記半導体装置は、
複数の前記第１ワード線に接続され、読み出し動作の際に、ロウアドレス信号に従った第１ワード線を選択するロウデコーダと、
前記第２ワード線に接続され、前記読み出し動作の際に、前記ソース線に前記所定の電圧が供給されるように、前記第１ダミーセルの第２トランジスタを導通状態にする選択信号を供給する制御回路と、
を備える、
半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線とは異なる第３ワード線に接続された複数の第１ダミーセルが配置された行を、さらに備え、
前記第３ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記第３ワード線に接続された複数の第１ダミーセルの第２トランジスタを非導通状態にする、
半導体装置。
前記ダミーセル領域は、前記第２ワード線とは異なる第３ワード線に接続された複数の第１ダミーセルが配置された行を、さらに備え、
前記第３ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記第３ワード線に接続された複数の第１ダミーセルの第２トランジスタを非導通状態にする、
半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記ソース線は、互いに隣接した列間で共用されている、
半導体装置。
前記ソース線は、互いに隣接した列間で共用されている、
半導体装置。
【請求項4】
請求項２に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線および前記第３ワード線とは異なる第４ワード線が接続された複数の第２ダミーセルが配置された行を備え、
前記第２ダミーセルは、第３トランジスタと前記第３トランジスタのドレイン端子に接続された第２記憶素子とを備え、前記第３トランジスタのゲート端子は、前記第４ワード線に接続され、ソース端子は、前記ソース線に接続され、ドレイン端子は、前記第２記憶素子を介して、前記ビット線に接続され、
前記第２記憶素子のデータは、予め設定され、前記制御回路は、前記第２記憶素子のデータを読み出す際に、前記第４ワード線によって、前記第３トランジスタを導通状態にする、
半導体装置。
前記ダミーセル領域は、前記第２ワード線および前記第３ワード線とは異なる第４ワード線が接続された複数の第２ダミーセルが配置された行を備え、
前記第２ダミーセルは、第３トランジスタと前記第３トランジスタのドレイン端子に接続された第２記憶素子とを備え、前記第３トランジスタのゲート端子は、前記第４ワード線に接続され、ソース端子は、前記ソース線に接続され、ドレイン端子は、前記第２記憶素子を介して、前記ビット線に接続され、
前記第２記憶素子のデータは、予め設定され、前記制御回路は、前記第２記憶素子のデータを読み出す際に、前記第４ワード線によって、前記第３トランジスタを導通状態にする、
半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第１記憶素子および前記第２記憶素子は、磁気トンネル接合の固定層、トンネル層および自由層を積層した３層構造の素子である、
半導体装置。
前記第１記憶素子および前記第２記憶素子は、磁気トンネル接合の固定層、トンネル層および自由層を積層した３層構造の素子である、
半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記半導体装置は、前記メモリセル領域内の複数の前記ビット線に接続され、カラムアドレス信号に従ったビット線を選択するカラムデコーダを備え、
前記ロウデコーダ、前記カラムデコーダおよび前記制御回路は、前記メモリアレイの外側に配置されている、
半導体装置。
前記半導体装置は、前記メモリセル領域内の複数の前記ビット線に接続され、カラムアドレス信号に従ったビット線を選択するカラムデコーダを備え、
前記ロウデコーダ、前記カラムデコーダおよび前記制御回路は、前記メモリアレイの外側に配置されている、
半導体装置。
【請求項7】
第１方向に延在する一対の第１辺と、前記第１辺と交差する第２方向に延在する一対の第２辺とを備え、前記第１辺と平行な複数の行と前記第２辺と平行な複数の列とを備えたメモリアレイを備える半導体装置であって、
前記メモリアレイは、平面視で見たとき、前記一対の第１辺間に配置されたメモリセル領域と、前記メモリセル領域と前記第１辺との間に配置されたダミーセル領域とを備え、
前記メモリアレイにおいて、前記メモリセル領域に配置されている各行には、第１ワード線と、前記第１ワード線にゲート端子が接続された第１トランジスタと第１記憶素子とを備える複数のメモリセルとが配置され、前記ダミーセル領域に配置されている各行には、第２ワード線と、前記第２ワード線にゲート端子が接続された第２トランジスタを備える複数の第１ダミーセルとが配置され、
前記メモリアレイにおいて、各列には、ソース線とビット線とが配置され、前記メモリセル領域に配置されている各列では、列に配置されたソース線に前記メモリセルの第１トランジスタのソース端子が接続され、列に配置されたビット線に前記メモリセルの第１トランジスタのドレイン端子が、前記第１記憶素子を介して接続され、前記ダミーセル領域に配置されている各列では、列に配置されたソース線に前記第１ダミーセルの第２トランジスタのソース端子が接続され、列に配置されたビット線に前記第１ダミーセルの第２トランジスタのドレイン端子が接続され、
前記複数のメモリセルは、前記メモリセル領域において、前記第1方向に第１ピッチで配置され、かつ前記第２方向に第２ピッチで配置され、前記複数の第１ダミーセルは、前記ダミーセル領域において、前記第1方向に前記第１ピッチで配置され、かつ前記第２方向に前記第２ピッチで配置され、
前記半導体装置は、
前記第１ワード線に接続され、読み出し動作の際に、ロウアドレス信号に従った第１ワード線を選択するロウデコーダと、
前記第２ワード線に接続され、前記第２トランジスタを導通状態にする選択信号を供給することで、前記ソース線と前記ビット線との間の電位差を低減させる制御回路と、
を備える、
半導体装置。
前記メモリアレイは、平面視で見たとき、前記一対の第１辺間に配置されたメモリセル領域と、前記メモリセル領域と前記第１辺との間に配置されたダミーセル領域とを備え、
前記メモリアレイにおいて、前記メモリセル領域に配置されている各行には、第１ワード線と、前記第１ワード線にゲート端子が接続された第１トランジスタと第１記憶素子とを備える複数のメモリセルとが配置され、前記ダミーセル領域に配置されている各行には、第２ワード線と、前記第２ワード線にゲート端子が接続された第２トランジスタを備える複数の第１ダミーセルとが配置され、
前記メモリアレイにおいて、各列には、ソース線とビット線とが配置され、前記メモリセル領域に配置されている各列では、列に配置されたソース線に前記メモリセルの第１トランジスタのソース端子が接続され、列に配置されたビット線に前記メモリセルの第１トランジスタのドレイン端子が、前記第１記憶素子を介して接続され、前記ダミーセル領域に配置されている各列では、列に配置されたソース線に前記第１ダミーセルの第２トランジスタのソース端子が接続され、列に配置されたビット線に前記第１ダミーセルの第２トランジスタのドレイン端子が接続され、
前記複数のメモリセルは、前記メモリセル領域において、前記第1方向に第１ピッチで配置され、かつ前記第２方向に第２ピッチで配置され、前記複数の第１ダミーセルは、前記ダミーセル領域において、前記第1方向に前記第１ピッチで配置され、かつ前記第２方向に前記第２ピッチで配置され、
前記半導体装置は、
前記第１ワード線に接続され、読み出し動作の際に、ロウアドレス信号に従った第１ワード線を選択するロウデコーダと、
前記第２ワード線に接続され、前記第２トランジスタを導通状態にする選択信号を供給することで、前記ソース線と前記ビット線との間の電位差を低減させる制御回路と、
を備える、
半導体装置。
【請求項8】
請求項７に記載の半導体装置において、
前記ソース線は、互いに隣接した列間で共用されている、
半導体装置。
前記ソース線は、互いに隣接した列間で共用されている、
半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線とは異なる第３ワード線に接続された複数の第２ダミーセルが配置された行を、さらに備え、
前記第２ダミーセルは、前記第３ワード線にゲート端子が接続され、ソース端子が前記ソース線に接続され、所定の電圧がドレイン端子に供給される第３トランジスタを備え、
前記第３ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記ソース線に前記所定の電圧が供給されるように、前記第３ワード線に、前記第３トランジスタを導通状態にする選択信号を供給する、
半導体装置。
前記ダミーセル領域は、前記第２ワード線とは異なる第３ワード線に接続された複数の第２ダミーセルが配置された行を、さらに備え、
前記第２ダミーセルは、前記第３ワード線にゲート端子が接続され、ソース端子が前記ソース線に接続され、所定の電圧がドレイン端子に供給される第３トランジスタを備え、
前記第３ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記ソース線に前記所定の電圧が供給されるように、前記第３ワード線に、前記第３トランジスタを導通状態にする選択信号を供給する、
半導体装置。
【請求項10】
請求項９に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線および前記第３ワード線とは異なる第４ワード線に接続された複数の第２ダミーセルの行を、さらに備え、
前記第４ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記第４ワード線に接続された前記第２ダミーセルの第３トランジスタを非導通状態にする、
半導体装置。
前記ダミーセル領域は、前記第２ワード線および前記第３ワード線とは異なる第４ワード線に接続された複数の第２ダミーセルの行を、さらに備え、
前記第４ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記第４ワード線に接続された前記第２ダミーセルの第３トランジスタを非導通状態にする、
半導体装置。
【請求項11】
請求項１０に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線、前記第３ワード線および前記第４ワード線とは異なる第５ワード線が接続された複数の第３ダミーセルが配置された行を備え、
前記第３ダミーセルは、第４トランジスタと、前記第４トランジスタのドレイン端子に接続された第２記憶素子とを備え、前記第４トランジスタのゲート端子は、前記第５ワード線に接続され、ソース端子は、前記ソース線に接続され、ドレイン端子は、前記第２記憶素子を介して、前記ビット線に接続され、
前記第２記憶素子のデータは、予め設定され、前記制御回路は、前記第２記憶素子のデータを読み出す際に、前記第５ワード線によって、前記第４トランジスタを導通状態にする、
半導体装置。
前記ダミーセル領域は、前記第２ワード線、前記第３ワード線および前記第４ワード線とは異なる第５ワード線が接続された複数の第３ダミーセルが配置された行を備え、
前記第３ダミーセルは、第４トランジスタと、前記第４トランジスタのドレイン端子に接続された第２記憶素子とを備え、前記第４トランジスタのゲート端子は、前記第５ワード線に接続され、ソース端子は、前記ソース線に接続され、ドレイン端子は、前記第２記憶素子を介して、前記ビット線に接続され、
前記第２記憶素子のデータは、予め設定され、前記制御回路は、前記第２記憶素子のデータを読み出す際に、前記第５ワード線によって、前記第４トランジスタを導通状態にする、
半導体装置。
【請求項12】
請求項１１に記載の半導体装置において、
前記第１記憶素子および前記第２記憶素子は、磁気トンネル接合の固定層、トンネル層および自由層を積層した３層構造の素子である、
半導体装置。
前記第１記憶素子および前記第２記憶素子は、磁気トンネル接合の固定層、トンネル層および自由層を積層した３層構造の素子である、
半導体装置。
【請求項13】
請求項１２に記載の半導体装置において、
前記半導体装置は、前記メモリセル領域内の複数の前記ビット線に接続され、カラムアドレス信号に従ったビット線を選択するカラムデコーダを備え、
前記ロウデコーダ、前記カラムデコーダおよび前記制御回路は、前記メモリアレイの外側に配置されている、
半導体装置。
前記半導体装置は、前記メモリセル領域内の複数の前記ビット線に接続され、カラムアドレス信号に従ったビット線を選択するカラムデコーダを備え、
前記ロウデコーダ、前記カラムデコーダおよび前記制御回路は、前記メモリアレイの外側に配置されている、
半導体装置。
【請求項14】
請求項１３に記載の半導体装置において、
前記第３ワード線が接続された複数の第２ダミーセルが配置された行は、前記一対の第１辺のうちの一方の第１辺と前記メモリセル領域との間の第１ダミーセル領域に配置され、
前記第２ワード線が接続された複数の第１ダミーセルが配置された行と、第４ワード線が接続された複数の第１ダミーセルが配置された行は、前記一対の第１辺のうちの他方の第１辺と前記メモリセル領域との間の第２ダミーセル領域に配置され、
第４ワード線に接続された複数の第３ダミーセルが配置された行は、前記第１ダミーセル領域と前記第２ダミーセル領域とに配置されている、
半導体装置。
前記第３ワード線が接続された複数の第２ダミーセルが配置された行は、前記一対の第１辺のうちの一方の第１辺と前記メモリセル領域との間の第１ダミーセル領域に配置され、
前記第２ワード線が接続された複数の第１ダミーセルが配置された行と、第４ワード線が接続された複数の第１ダミーセルが配置された行は、前記一対の第１辺のうちの他方の第１辺と前記メモリセル領域との間の第２ダミーセル領域に配置され、
第４ワード線に接続された複数の第３ダミーセルが配置された行は、前記第１ダミーセル領域と前記第２ダミーセル領域とに配置されている、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば複数の抵抗変化型メモリセルが行列状に配置されたメモリアレイを備えた半導体装置に関する。
【背景技術】
【0002】
抵抗変化型メモリセル（以下、単にメモリセルとも称する）は、記憶する情報（データ）に応じて抵抗値が変化する記憶素子を備えたメモリセルを示している。このようなメモリセルによって構成された電気的に書き換え可能な不揮発性記憶装置（以下、不揮発性記憶装置とも称する）として、例えば磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＭＲＡＭとも称する）がある。
【0003】
複数のメモリセルが行列状に配置されて、メモリアレイが構成され、不揮発性記憶装置に形成される。メモリセルから、例えばデータを読み出す際には、アドレス信号によってメモリアレイからメモリセルが特定され、特定されたメモリセルからデータの読み出しが行われる。この場合、メモリアレイ内の外周部分に配置されているメモリセルの製造バラツキによる特性の変化は、メモリアレイ内の中央部分に配置されているメモリセルの製造バラツキによる特性の変化に比べて、大きくなる。例えば、外周部分に配置されているメモリセルの抵抗値は、製造バラツキによって比較的大きく変化し、正しいデータを読み出すことが困難になる。
【0004】
正しいデータが読み出されるのを保証するために、メモリアレイ内の外周部分には、アドレス信号によって特定されない（使用者に公開しない）メモリセルが形成されたダミーセル領域を配置することが行われる。例えば非特許文献１には、メモリアレイ内の外周部分に、ダミーセル領域を配置し、ダミーセル領域に配置されているメモリセルを、ワンタイムプログラムメモリ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｅｍｏｒｙ：以下、ＯＴＰとも称する）として用いることが示されている。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】“Ａ １６ｎｍ ３２Ｍｂ Ｅｍｍｂｅｄｄｅｄ ＳＴＴ－ＭＲＡＭ ｗｉｔｈ ａ ６ｎｓ Ｒｅａｄ－Ａｃｃｅｓｓ Ｔｉｍｅ， ａ １Ｍ－Ｃｙｃｌｅ Ｗｉｔｈ Ｅｎｄｕｒａｎｃｅ， ２０－Ｙｅａｒ Ｒｅｔｅｎｔｉｏｎ ａｔ １５０°Ｃ ａｎｄ ＭＴＪ－ＯＴＰ Ｓｏｌｕｔｉｏｎｓ ｆｏｒ Ｍａｇｎｅｔｉｃ Ｉｍｍｕｎｉｔｙ”， ＩＳＳＣＣ ２０２３／ＳＥＳＳＩＯＮ ３３／ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＡＮＤ ＣＯＭＰＵＴＥ－ＩＮ－ＭＥＭＯＲＹ／３３．１， ２０２３ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ
【発明の概要】
【発明が解決しようとする課題】
【0006】
一般的に、微細化を進めてメモリセルサイズをシュリンクするほど、メモリアレイ内の外周部分に配置されているメモリセルの製造バラツキによる特性の変化が大きくなるため、ダミーセル領域に配置するメモリセルの数を増やすことが必要である。特に、ＭＲＡＭの場合、メモリセルの抵抗値の差（記憶したデータに対応した高抵抗値と低抵抗値との間の差）が小さく、メモリアレイ内の外周部分に配置されているメモリセルの製造バラツキが大きいと読み出しエラーとなる可能性が高いため、さらにダミーセル領域に配置するメモリセルの数を増やすことが必要となる。
【0007】
非特許文献１に示されているように、ダミーセル領域に配置されているメモリセルを、トリミング情報を格納するＯＴＰとして使用すれば、ダミーセル領域の一部を有効的に利用することが可能である。しかしながら、トリミング情報等は、それほど大きな容量を必要としないため、ダミーセル領域に配置されているメモリセルは、その大部分が未使用となる。また、ＭＲＡＭのような１つの記憶素子と１つの選択トランジスタで構成されるメモリセルは、記憶素子を備えていない選択トランジスタのみのメモリセルも、ダミーセル領域に配置される。記憶素子を備えていないため、このようなメモリセルは、ＯＴＰとして用いることができないため、このようなメモリセルは、未使用のメモリセルとなり、ダミーセル領域に配置されているメモリセルにおいて未使用のものは更に多くなる。
【0008】
メモリセルサイズのシュリンクを行っても、ダミーセル領域に配置するメモリセルの数を増やすことが必要となるため、ダミーセル領域が増加し、メモリアレイにおけるダミーセル領域の面積比率が、シュリンク前よりも高くなり、実効的なメモリセルのサイズが大きくなる。そこで、本発明者らは、ダミーセル領域を有効活用して、メモリアレイを備える半導体装置の小型化を図ることを考えた。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0010】
すなわち、一実施の形態に係る半導体装置は、第１方向に延在する一対の第１辺と、第１辺と交差する第２方向に延在する一対の第２辺とを備え、第１辺と平行な複数の行と第２辺と平行な複数の列とを備えたメモリアレイを備えている。
【0011】
ここで、メモリアレイは、平面視で見たとき、一対の第１辺間に配置されたメモリセル領域と、メモリセル領域と第１辺との間に配置されたダミーセル領域とを備えている。メモリアレイにおいて、メモリセル領域に配置されている各行には、第１ワード線と、第１ワード線にゲート端子が接続された第１トランジスタと第１記憶素子とを備える複数のメモリセルとが配置され、ダミーセル領域に配置されている各行には、第２ワード線と、第２ワード線にゲート端子が接続され、所定の電圧がドレイン端子に供給される第２トランジスタを備える複数の第１ダミーセルとが配置されている。また、メモリアレイにおいて、各列には、ソース線とビット線とが配置され、メモリセル領域に配置されている各列では、列に配置されたソース線にメモリセルの第１トランジスタのソース端子が接続され、列に配置されたビット線にメモリセルの第１トランジスタのドレイン端子が、第１記憶素子を介して接続され、ダミーセル領域に配置されている各列では、列に配置されたソース線に第１ダミーセルの第２トランジスタのソース端子が接続されている。
【0012】
複数のメモリセルは、メモリ領域において、第1方向に第１ピッチで配置され、かつ第２方向に第２ピッチで配置され、複数の第１ダミーセルは、ダミーセル領域において、第1方向に前記第１ピッチで配置され、かつ第２方向に第２ピッチで配置されている。
【0013】
さらに、半導体装置は、第１ワード線に接続され、読み出し動作の際に、ロウアドレス信号に従った第１ワード線を選択するロウデコーダと、第２ワード線に接続され、読み出し動作の際に、ソース線に所定の電圧が供給されるように、第１ダミーセルの第２トランジスタを導通状態にする選択信号を供給する制御回路とを備えている。
【0014】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の効果】
【0015】
一実施の形態によれば、小型化を図ることが可能な、メモリアレイを備えた半導体装置を提供することができる。
【図面の簡単な説明】
【0016】
【発明を実施するための形態】
【0017】
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。
【0018】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0019】
（実施の形態１）
＜半導体装置の構成＞
図６は、実施の形態１に係る半導体装置の構成を示すブロック図である。図６において、１０００は半導体装置を示している。半導体装置１０００は、内部バス１００１と、内部バス１００１に接続された複数の回路ブロックとを備えている。半導体装置１０００が備える内部バス１００１と複数の回路ブロックは、同一の半導体基板上に形成されている。
＜半導体装置の構成＞
図６は、実施の形態１に係る半導体装置の構成を示すブロック図である。図６において、１０００は半導体装置を示している。半導体装置１０００は、内部バス１００１と、内部バス１００１に接続された複数の回路ブロックとを備えている。半導体装置１０００が備える内部バス１００１と複数の回路ブロックは、同一の半導体基板上に形成されている。
【0020】
図６では、複数の回路ブロックの一例として、プロセッサ１００２、揮発性記憶装置（ＲＡＭ）１００３、不揮発性記憶装置１００４、タイマ１００５、アナログ／デジタル変換回路（ＡＤＣ）１００６、デジタル／アナログ変換回路（ＤＡＣ）１００７、通信用インタフェース回路（通信ＩＦ）１００８および周辺回路１００９が示されている。勿論、図６に示した回路ブロックは、一例であって、これに限定されるものではない。
【0021】
例えばプロセッサ１００２がプログラムに従て動作することで、半導体装置１０００により所定の機能が実現される。所定の機能を実現するために、内部バス１００１に接続されている回路ブロック（例えば、不揮発性記憶装置１００４、周辺回路１００９等）が、内部バス１００１を介して、プロセッサ１００２によってアクセスされる。このアクセスによって、プロセッサ１００２が、例えば、不揮発性記憶装置１００４に記憶されているデータを読み出す動作が行われる。この読み出し動作では、プロセッサ１００２が、アドレス信号（ロウアドレス信号とカラムアドレス信号）と読み出し／書き込みに係る制御信号（以下、リード／ライト制御信号Ｒ／Ｗとも称する）を、内部バス１００１を介して、不揮発性記憶装置１００４に供給する。リード／ライト制御信号Ｒ／Ｗによって読み出し動作が指示されると、不揮発性記憶装置１００４は、供給されたアドレス信号に従って特定（選択）されたメモリセルのデータを、内部バス１００１を介してプロセッサ１００２へ出力する。
【0022】
実施の形態１では、不揮発性記憶装置１００４は、ＭＲＡＭであり、ＭＲＡＭのメモリセルが行列状に配置されたメモリアレイを備えるものを例として説明するが、これに限定されず、不揮発性記憶装置１００４は、抵抗変化型メモリセルが行列状に配置されたメモリアレイを備えた記憶装置であればよい。
【0023】
＜不揮発性記憶装置の構成＞
図１は、実施の形態１に係る半導体装置に内蔵されている不揮発性記憶装置の構成を示すブロック図である。
図１は、実施の形態１に係る半導体装置に内蔵されている不揮発性記憶装置の構成を示すブロック図である。
【0024】
実施の形態１に係る不揮発性記憶装置１００４は、メモリアレイ１０と、ロウデコーダ（Ｒ－ＤＥＣ ＆ Ｒ－ＤＲＶ）１１と、カラムデコーダ（Ｃ－ＤＥＣ ＆ Ｃ－ＳＷ）１２と、センスアンプ１３と、書き込み回路１４と、制御回路１５とを備えている。
【0025】
平面視で見たとき、半導体基板上において、ロウデコーダ１１と、カラムデコーダ１２と、センスアンプ１３と、書き込み回路１４と、制御回路１５は、メモリアレイ１０の外側に配置されている。メモリアレイ１０の内部は、模式的ではあるが、半導体基板上における実際の配置に合わせて描かれている。
【0026】
メモリアレイ１０は、平面視で見たとき、半導体基板上において、第１方向ＤＰ１に延在する一対の第１辺１０＿１と、第１方向ＤＰ１と交差（直交）する第２方向ＤＰ２に延在する一対の第２辺１０＿２によって構成された四角形の形状を有している。メモリアレイ１０には、第１辺１０＿１と平行した複数の行と、第２辺１０＿２と平行した複数の列とによって構成された行列が配置されている。図１では、符号ＣＬＭで１列が例示され、符号ＲＬＭで１行が例示されている。
【0027】
メモリアレイ１０は、メモリアレイ１０内の中央部分にメモリセル領域ＭＣＡが配置され、メモリセル領域ＭＣＡを囲むようにダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌ、ＤＣＡ＿Ｒ、ＤＣＡ＿Ｅが配置されている。言い換えると、一対の第１辺１０＿１間に、メモリセル領域ＭＣＡが配置され、一対の第１辺１０＿１のうちの一方の第１辺１０＿１Ａとメモリセル領域ＭＣＡとの間に、第１ダミーセル領域ＤＣＡ＿Ｕが配置され、一対の第１辺１０＿１のうちの他方の第１辺１０＿１Ｂとメモリセル領域ＭＣＡとの間に、第２ダミーセル領域ＤＣＡ＿Ｌが配置されている。また、一対の第２辺１０＿２とメモリセル領域ＭＣＡとの間に、ダミーセル領域ＤＣＡ＿Ｒ、ＤＣＡ＿Ｅが配置されている。
【0028】
メモリアレイ１０に配置されている行列において、メモリセル領域ＭＣＡが配置された（メモリセル領域ＭＣＡが割り当てられた）行列には、図１に示すように、複数のメモリセルＮが配置されている。同様に、メモリアレイ１０に配置されている行列において、ダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌ、ＤＣＡ＿Ｒ、ＤＣＡ＿Ｅが配置された（ダミーセル領域が割り当てられた）行列には、図１に示すように、複数のダミーセルＤ１、Ｄ２が配置されている。メモリセルＮおよびダミーセルＤ１、Ｄ２の構成については、後で図２を用いて一例を説明するので、ここでは説明を省略する。
【0029】
メモリセルおよびダミーセルを、平面視で見たとき、メモリセルＮおよびダミーセルＤ１、Ｄ２の第１方向ＤＰ１の長さおよび第２方向ＤＰ２の長さは、等しくなっている。すなわち、メモリセルＮおよびダミーセルＤ１、Ｄ２の第１方向ＤＰ１の長さは、同じＭＬＬ１であり、第２方向ＤＰ２の長さは、同じＭＬＬ２である。メモリセルＮ、ダミーセルＤ１、Ｄ２は、メモリアレイ１０内の行列において、隙間なく配置されているため、第１方向ＤＰ１において、複数のメモリセルＮは、長さＭＬＬ１に相当するピッチＰ１の間隔で配置され、第２方向ＤＰ２において、長さＭＬＬ２に相当するピッチＰ２の間隔で配置されていることになる。同様に、複数のダミーセルＤ１、Ｄ２も、第１方向ＤＰ１では、長さＭＬＬ１に相当するピッチＰ１で配置され、第２方向ＤＰ２では、長さＭＬＬ２に相当するピッチＰ２で配置されていることになる。
【0030】
メモリアレイ１０を構成する行列の各列には、ソース線とビット線が配置されている。図１では、メモリセル領域ＭＣＡおよびダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌの列に配置されているソース線が、符号ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞で示され、ビット線が、符号ＢＬ＜０＞～ＢＬ＜ｍ＞で示されている。また、ダミーセル領域ＤＣＡ＿Ｒ、ＤＣＡ＿Ｅの列に配置されているソース線が、符号ＣＳＬ＜Ｄ＞で示され、ビット線が符号ＢＬ＜Ｄ＞で示されている。
【0031】
図１では、互いに隣接した２列に対して、１本のソース線（例えばＣＳＬ＜０＞）を配置する例が示されているが、これに限定されるものではない。例えば、各列に対して、１本のソース線と１本のビット線を配置するようにしてもよい。しかしながら、図１に示すように、互いに隣接する列間で、ソース線を共用することで、小型化を図る、またはソース線の配線を太くして配線抵抗を小さくすることが可能である。
【0032】
メモリアレイ１０を構成する行列の各行には、ワード線が配置されている。図１では、メモリセル領域ＭＣＡの行およびダミーセル領域ＤＣＡ＿Ｒ、ＤＣＡ＿Ｅの一部の行に配置されているワード線が、符号ＷＬ＜０＞～ＷＬ＜Ｎ＞で示され、ダミーセル領域ＤＣＡ＿Ｒ、ＤＣＡ＿Ｅの一部の行およびダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌの行に配置されているワード線が、符号ＤＷＬ２＜Ｕ＿０＞～ＤＷＬ２＜Ｕ＿ｎ＞、符号ＤＷＬ１＜Ｕ＿０＞～ＤＷＬ１＜Ｕ＿ｎ＞、符号ＤＷＬ２＜Ｌ＿０＞～ＤＷＬ２＜Ｌ＿ｎ＞、符号ＤＷＬ１＜Ｌ＿０＞～ＤＷＬ１＜Ｌ＿ｎ＞で示されている。
【0033】
＜＜メモリセルＮおよびダミーセルＤ１、Ｄ２＞＞
ここで、メモリセルＮおよびダミーセルＤ１、Ｄ２を、図面を用いて説明しておく。図２は、実施の形態１に係るメモリセルおよびダミーセルの構成を示す回路図である。実施の形態１においては、ダミーセルＤ１の構成は、メモリセルＮと同じである。図２（Ａ）は、メモリセルＮおよびダミーセルＤ１の構成を示しており、図２（Ｂ）は、ダミーセルＤ２の構成を示している。
ここで、メモリセルＮおよびダミーセルＤ１、Ｄ２を、図面を用いて説明しておく。図２は、実施の形態１に係るメモリセルおよびダミーセルの構成を示す回路図である。実施の形態１においては、ダミーセルＤ１の構成は、メモリセルＮと同じである。図２（Ａ）は、メモリセルＮおよびダミーセルＤ１の構成を示しており、図２（Ｂ）は、ダミーセルＤ２の構成を示している。
【0034】
図２（Ａ）に示されているように、メモリセルＮおよびダミーセルＤ１は、Ｎチャンネル型電界効果トランジスタ（以下、単にトランジスタとも称する）ＮＭ１と記憶素子ＭＴＪとを備えている。トランジスタＮＭ１のゲート端子は、ワード線ＷＬまたはＤＷＬ１に接続され、ドレイン端子ＴＤＴは、記憶素子ＭＴＪを介して端子ＴＭＴに接続されている。図２（Ａ）において、符号ＴＳＴは、トランジスタＮＭ１のソース端子を示している。記憶素子ＭＴＪは、実施の形態１では、磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）の３層構造の素子である。この３層構造の素子は、固定層（Ｐｉｎｎｅｄ Ｌａｙｅｒ）、トンネル層（Ｔｕｎｎｅｌｉｎｇ Ｌａｙｓｅｒ）および自由層（Ｆｒｅｅ Ｌａｙｅｒ）を積層した構造の素子であり、書き込んだデータに従って抵抗値が変化する。
【0035】
ダミーセルＤ２は、図２（Ｂ）に示されているように、トランジスタＮＭ２を備えている。トランジスタＮＭ２のゲート端子は、ワード線ＷＬ、ＤＷＬ１またはＤＷＬ２に接続されている。図２（Ｂ）において、符号ＴＤＴは、トランジスタＮＭ２のドレイン端子を示し、符号ＴＳＴは、トランジスタＮＭ２のソース端子を示している。
【0036】
なお、図２において、符号ＭＬＬ１およびＭＬＬ２は、メモリセルＮおよびダミーセルＤ１、Ｄ２の第１方向ＤＰ１および第２方向ＤＰ２の長さを模式的示している。
【0037】
図１に戻って、不揮発性記憶装置１００４の説明を続ける。
【0038】
ワード線ＷＬ＜０＞～ＷＬ＜Ｎ＞は、ロウデコーダ１１に接続されている。ロウデコーダ１１は、デコーダ回路１１＿Ｄとワード線ドライバを備えている。デコーダ回路１１＿Ｄは、プロセッサ１００２（図６)からのロウアドレス信号（Ｒアドレス）をデコードし、ロウアドレス信号に従った選択信号を生成する。ワード線ドライバは、ワード線ＷＬ＜０＞～ＷＬ＜Ｎ＞に対応した複数のスイッチＳＳＷおよびＮＳＷを備えている。デコーダ回路１１＿Ｄによって生成された選択信号に従って、スイッチＳＳＷまたはＮＳＷが導通状態となる。選択信号によってスイッチＳＳＷが導通状態となると、このスイッチＳＳＷを介して、対応するワード線に選択ワード線電圧（電源電圧）Ｖｐｐが供給される。これに対して、選択信号によってスイッチＮＳＷが導通状態となると、スイッチＮＳＷを介して、対応するワード線に非選択ワード線電圧Ｖｍｍ（Ｖｐｐよりも低い電圧、例えば負電圧、接地電圧Ｖｓｓ等）が供給される。
【0039】
メモリセル領域ＭＣＡの行列に配置されたメモリセルＮは、図２（Ａ）で説明したように、トランジスタＮＭ１のゲート端子は、ワード線ＷＬ（ＷＬ＜０＞～ＷＬ＜Ｎ＞）に接続されている。また、メモリセルＮ内のトランジスタＮＭ１のソース端子ＴＳＴは、ソース線ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞に接続され、トランジスタＮＭ１のドレイン端子は、記憶素子ＭＴＪおよび端子ＴＭＴを介してビット線ＢＬ＜０＞～ＢＬ＜ｍ＞に接続されている。
【0040】
ビット線ＢＬ＜０＞～ＢＬ＜ｍ＞は、カラムデコーダ１２に接続されている。カラムデコーダ１２には、プロセッサ１００２（図６）からカラムアドレス信号（Ｃアドレス）が供給される。カラムデコーダ１２は、図示しないが、デコーダ回路（Ｃ－ＤＥＣ）とカラムスイッチ（Ｃ－ＳＷ）を備えている。デコーダ回路（Ｃ－ＤＥＣ）が、カラムアドレス信号をデコードし、選択信号を生成する。カラムスイッチ（Ｃ－ＳＷ）は、ビット線ＢＬ＜０＞～ＢＬ＜ｍ＞から、選択信号によって指定されたビット線を選択し、センスアンプ１３および書き込み回路１４に接続する。
【0041】
例えば、ロウアドレス信号がワード線ＷＬ＜０＞を示し、カラムアドレス信号がビット線ＢＬ＜０＞を示している場合、デコーダ回路１１＿Ｄによって生成された選択信号によって、ワード線ＷＬ＜０＞に対応するスイッチＳＳＷが導通状態となり、ワード線ＷＬ＜０＞に接続されている複数のメモリセルＮ内のトランジスタＮＭ１が導通状態となり、複数のメモリセルＮ内の記憶素子ＭＴＪが、トランジスタＮＭ１を介して対応するビット線とソース線との間に接続されることになる。このとき、デコーダ回路（Ｃ－ＤＥＣ）がカラムアドレス信号に従ってビット線ＢＬ＜０＞を選択する選択信号を生成し、カラムスイッチ（Ｃ－ＳＷ）がビット線ＢＬ＜０＞を、センスアンプ１３と書き込み回路１４に接続することになる。なお、このとき、他のワード線（例えばＷＬ＜Ｎ＞）については、対応するスイッチＮＳＷが導通状態となるため、他のワード線に接続されている複数のメモリセルＮ内のトランジスタＮＭ１は非導通状態となる。その結果、他のワード線に接続されている複数のメモリセルＮ内の記憶素子ＭＴＪは、対応するビット線とは電気的に分離されることになる。
【0042】
センスアンプ１３は、読み出し制御信号Ｒ＿ＣＮＴによって制御され、書き込み回路１４は、書き込み制御信号Ｗ＿ＣＮＴによって制御される。すなわち、センスアンプ１３は、読み出し制御信号Ｒ＿ＣＮＴによって読み出し動作が指示された場合、接続されたビット線における電圧（メモリセルＮのデータに従った電圧）を増幅し、読み出しデータＯｕｔとして、プロセッサ１００２に供給する。これに対して、書き込み制御信号Ｗ＿ＣＮＴによって書き込み動作が指示された場合、書き込み回路１４が、プロセッサ１００２から供給されている入力データＩｎを、接続されているビット線に供給し、メモリセルＮへの書き込みが行われる。
【0043】
制御回路１５は、プロセッサ１００２からのリード／ライト制御信号Ｒ／Ｗに従って、読み出し動作を示す読み出し制御信号Ｒ＿ＣＮＴおよび書き込み動作を示す書き込み制御信号Ｗ＿ＣＮＴを出力する。
【0044】
また、制御回路１５は、ダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌの行およびＤＣＡ＿Ｒ、ＤＣＡ＿Ｅの一部の行に配置されているワード線ＤＷＬ２＜Ｕ＿０＞～ＤＷＬ２＜Ｕ＿ｎ＞、ＤＷＬ１＜Ｕ＿０＞～ＤＷＬ１＜Ｕ＿ｎ＞、ＤＷＬ２＜Ｌ＿０＞～ＤＷＬ２＜Ｌ＿ｎ＞、ＤＷＬ１＜Ｌ＿０＞～ＤＷＬ１＜Ｌ＿ｎ＞に接続されている。実施の形態１に係る制御回路１５には、アドレス信号（ロウアドレス信号：Ｒアドレスおよびカラムアドレス信号：Ｃアドレス）は供給されておらず、予め定められた選択信号および非選択信号を、接続されているワード線に供給する。
【0045】
ダミーセル領域ＤＣＡ＿ＲおよびＤＣＡ＿Ｅの各列に配置されたビット線ＢＬ＜Ｄ＞およびソース線ＣＳＬ＜Ｄ＞は、特に制限されないが、実施の形態１では、図１に示されているように、共通の配線ＩＶＬに接続されている。ビット線ＢＬ＜Ｄ＞およびソース線ＣＳＬ＜Ｄ＞は、読み出し動作および書き込み動作では用いられないため、図１では、配線ＩＶＬに接地電圧Ｖｓｓが供給されている。配線ＩＶＬに供給する電圧は接地電圧Ｖｓｓに限定されず、書き込みを禁止する電圧、書き込み時の耐圧緩和電圧であってもよい。あるいは、配線ＩＶＬはフローティング状態でもよい。
【0046】
図１に示した不揮発性記憶装置１００４においては、メモリアレイ１０内の中央部分に、アドレス信号（ＲアドレスとＣアドレス）によって特定されるメモリセルによって構成されたメモリセル領域ＭＣＡが配置され、メモリセル領域ＭＣＡを囲む、メモリアレイ１０内の外周部分に、上記のアドレス信号によっては特定されず、使用者に公開されないダミーセルによって構成されたダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌ、ＤＣＡ＿Ｒ、ＤＣＡ＿Ｅが配置されている。これにより、ダミーセル領域によって、メモリセル領域の特性が保証されることになる。
【0047】
図１に示されているように、ダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌ、ＤＣＡ＿Ｒ、ＤＣＡ＿Ｅにおいて、メモリセル領域ＭＣＡに近接した部分（領域）には、メモリセルＮと同様の構成を備えたダミーセルＤ１が配置され、その外側の部分（領域）には、トランジスタＮＭ２のみを備えたダミーセルＤ２が配置されている。これにより、メモリセルＮを構成するトランジスタと記憶素子の特性は、メモリセルＮと同様の構成を備えたダミーセルＤ１のトランジスタと記憶素子とによって保証され、さらにメモリセルＮとダミーセルＤ１のトランジスタＮＭ１の特性は、ダミーセルＤ２のトランジスタＮＭ２によって保証されることになる。
【0048】
＜＜＜メモリセルの構造＞＞＞
次に、メモリセルの構造例を、図面を用いて説明する。図３は、実施の形態１に係るメモリセルの構造を示す平面図である。また、図４は、実施の形態１に係るメモリセルの構造を示す断面図である。図４は、図３において破線Ａ－Ａ‘の断面を示している。以下、主に図３および図４を用いて、メモリセルの構造例を説明する。
次に、メモリセルの構造例を、図面を用いて説明する。図３は、実施の形態１に係るメモリセルの構造を示す平面図である。また、図４は、実施の形態１に係るメモリセルの構造を示す断面図である。図４は、図３において破線Ａ－Ａ‘の断面を示している。以下、主に図３および図４を用いて、メモリセルの構造例を説明する。
【0049】
半導体基板上に、Ｐ型ウェル領域１０００＿ＰＷが形成されており、このＰ型ウェル領域１０００＿ＰＷ内にメモリセルＮが形成されている。
【0050】
Ｐ型ウェル領域１０００＿ＰＷ内に形成されたＮ＋型拡散層ＤＦＮが、メモリセルＮのトランジスタＮＭ１(図２（Ａ）参照)のソース領域（Ｓ）およびドレイン領域（Ｄ）を構成する。図示しないゲート絶縁膜を介して、ソース領域（Ｓ）およびドレイン領域（Ｄ）を構成するＮ＋型拡散層ＤＦＮ間のＰ型ウェル領域１０００＿ＰＷ上に形成されたポリシリコン層ＰＳＧによって、トランジスタＮＭ１のゲート電極が構成されている。また、このポリシリコン層ＰＳＧが、ワード線ＷＬとして、第1方向ＤＰ１（図１および図２（Ａ）参照）に延在している。
【0051】
図示しない層間絶縁膜に設けられたビアホールに充填された金属Ｖ０を介して、Ｎ＋型拡散層ＤＦＮによって構成されたソース領域（Ｓ）およびドレイン領域（Ｄ）は、第１層目の金属層Ｍ１に接続されている。ここで、ソース領域（Ｓ）に接続された第1層目の金属層Ｍ１が、ソース線Ｍ１（ＣＳＬ：例えば図１のＣＳＬ＜０＞等）を構成する。
【0052】
第１層目の金属層Ｍ１上に、図示しない層間絶縁膜に設けられたビアホールに充填された金属Ｖ１を介して、第１層目の金属層Ｍ１に第２層目の金属層Ｍ２が接続され、さらに、第２層目の金属層Ｍ２上に、図示しない層間絶縁膜に設けられたビアホールに充填された金属Ｖ２を介して、第２層目の金属層Ｍ２に第３層目の金属層Ｍ３が接続されている。この第３金属層Ｍ３と第４金属層との間に、記憶素子ＭＴＪが接続され、図示しない層間絶縁膜に設けられたビアホールに充填された金属Ｖ４を介して、第４層目の金属層Ｍ４に第５層目の金属層Ｍ５が接続されている。この第５層目の金属層Ｍ５が、ビット線Ｍ５（ＢＬ：例えば図１のＢＬ＜０＞等）を構成する。これにより、メモリセルＮにおいて、トランジスタＮＭ１のドレイン端子とビット線ＢＬとの間に記憶素子ＭＴＪが接続されることになる。なお、ソース線Ｍ１（ＣＳＬ）とビット線Ｍ５（ＢＬ）とは、第１方向ＤＰ１と交差（直交する）第２方向ＤＰ２（図１および図２（Ａ）参照）に延在する。
【0053】
１個のメモリセルＮは、平面視で見たとき、図３において細い破線で囲まれた領域に形成されており、第１方向ＤＰ１の長さがＭＬＬ１で、第２方向ＤＰ２の長さがＭＬＬ２となっている。また、図３に示したメモリセルＮの構造では、１本のワード線ＷＬは、ドレイン領域（Ｄ）および記憶素子ＭＴＪを挟んで配置された２本のポリシリコン層ＰＳＧ（Ｇ＿Ａ）、ＰＳＧ（Ｇ＿Ｂ）によって構成されている。
【0054】
ダミーセルＤ１は、メモリセルＮと構成が同じであるため、図３および図４は、ダミーセルＤ１の構造を示しているとも見なすことができる。また、ダミーセルＤ２は、図３および図４から、記憶素子ＭＴＪを除いた構造である。平面視で見たときのメモリセルＮおよびダミーセルＤ１、Ｄ２の長さ（ＭＬＬ１、ＭＬＬ２）および面積は、互いに等しい。
【0055】
勿論、図３および図４に示したメモリセルの構造は、一例であって、これに限定されるものではない。例えば、図１で説明したように、ソース線Ｍ１（ＣＳＬ）は、２つの列で共用しているが、共用無し、あるいは４列以上で共用するようにしてもよい。
【0056】
＜メモリアレイの構成＞
図５は、実施の形態１に係るメモリアレイ１０の構成を示す回路図である。図５には、図１に示したメモリセル領域ＭＣＡと、メモリセル領域ＭＣＡと第1辺１０＿１Ａ（図1参照）との間に配置されたダミーセル領域（第２ダミーセル領域）ＤＣＡ＿Ｕと、メモリセル領域ＭＣＡと第１辺１０＿１Ｂ（図１参照）との間に配置されたダミーセル領域（第１ダミーセル領域）ＤＣＡ＿Ｌのみが示されている。
図５は、実施の形態１に係るメモリアレイ１０の構成を示す回路図である。図５には、図１に示したメモリセル領域ＭＣＡと、メモリセル領域ＭＣＡと第1辺１０＿１Ａ（図1参照）との間に配置されたダミーセル領域（第２ダミーセル領域）ＤＣＡ＿Ｕと、メモリセル領域ＭＣＡと第１辺１０＿１Ｂ（図１参照）との間に配置されたダミーセル領域（第１ダミーセル領域）ＤＣＡ＿Ｌのみが示されている。
【0057】
図５において、メモリセル領域ＭＣＡ内およびダミーセル領域ＤＣＡ＿Ｕ、ＤＣＡ＿Ｌ内に示されているメモリセル、ダミーセル、ワード線、ビット線およびソース線は、模式的ではあるが、半導体基板における実際の平面的な配置に合わせて描かれている。
【0058】
平面視で見たとき、メモリセル領域ＭＣＡの行には、図１で示したように、ワード線（第１ワード線）ＷＬ＜０＞～ＷＬ＜Ｎ＞が配置され、ワード線ＷＬ＜０＞～ＷＬ＜Ｎ＞には、それが配置された行に配置されているメモリセルＮを構成するトランジスタ（第１トランジスタ）ＮＭ１のゲート端子が接続されている。図５に示すように、メモリセルＮを構成するトランジスタＮＭ１のソース端子ＴＳＴ（図２（Ａ））は対応するソース線（例えばＣＳＬ＜ｎ＞）に接続され、ドレイン端子ＴＤＴ（図２（Ａ））は、記憶素子（第１記憶素子）ＭＴＪ１および端子ＴＭＴ（図２（Ａ））を介して対応するビット線（例えばＢＬ＜ｍ＞）に接続されている。
【0059】
ダミーセル領域ＤＣＡ＿Ｕの行には、ワード線ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞～ＤＷＬ２＿ＥＱＮ＜Ｕ＿３＞とワード線ＤＷＬ１＿ＯＴＰ＜Ｕ＿０＞～ＤＷＬ１＿ＯＴＰ＜Ｕ＿５＞が配置されている。ここで、ワード線ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞～ＤＷＬ２＿ＥＱＮ＜Ｕ＿３＞は、図1に示したワード線ＤＷＬ２＜Ｕ＿０＞～ＤＷＬ２＜Ｕ＿ｎ＞に該当し、ダミーセルＤ２が配置された行に配置されている。また、ワード線ＤＷＬ１＿ＯＴＰ＜Ｕ＿０＞～ＤＷＬ１＿ＯＰＴ＜Ｕ＿５＞は、図1に示したワード線ＤＷＬ１＜Ｕ＿０＞～ＤＷＬ２＜Ｕ＿ｎ＞に該当し、ダミーセルＤ１が配置された行に配置されている。
【0060】
また、ダミーセル領域ＤＣＡ＿Ｌの行には、ワード線ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞～ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿３＞と、ワード線ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿０＞～ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿１＞と、ワード線ＤＷＬ１＿ＯＴＰ＜Ｌ＿０＞～ＤＷＬ１＿ＯＴＰ＜Ｌ＿５＞が配置されている。ここで、ワード線ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞～ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿３＞と、ワード線ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿０＞～ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿１＞は、図1に示したワード線ＤＷＬ２＜Ｌ＿０＞～ＤＷＬ２＜Ｌ＿ｎ＞に該当し、ダミーセルＤ２が配置された行に配置されている。また、ワード線ＤＷＬ１＿ＯＴＰ＜Ｌ＿０＞～ＤＷＬ１＿ＯＰＴ＜Ｌ＿５＞は、図1に示したワード線ＤＷＬ１＜Ｕ＿０＞～ＤＷＬ２＜Ｕ＿ｎ＞に該当し、ダミーセルＤ１が配置された行に配置されている。
【0061】
ダミーセル領域ＤＣＡ＿Ｕについては、後で実施の形態２で説明するので、ここでは、説明を省略する。
【0062】
＜＜ダミーセル領域ＤＣＡ＿Ｌ＞＞
図５においては、平面視で見たとき、ダミーセル領域ＤＣＡ＿Ｌに、１２行の行列が配列されている。この１２行のうち、メモリセル領域ＭＣＡに隣接した６行にダミーセルＤ１（Ｄ１＿ＯＴ）が配置され、その外側の残りの６行にダミーセルＤ２（Ｄ２＿ＳＳ、Ｄ２＿ＮＳ）が配置されている。勿論、この行数は、一例であって、この行数に限定されるものではない。
図５においては、平面視で見たとき、ダミーセル領域ＤＣＡ＿Ｌに、１２行の行列が配列されている。この１２行のうち、メモリセル領域ＭＣＡに隣接した６行にダミーセルＤ１（Ｄ１＿ＯＴ）が配置され、その外側の残りの６行にダミーセルＤ２（Ｄ２＿ＳＳ、Ｄ２＿ＮＳ）が配置されている。勿論、この行数は、一例であって、この行数に限定されるものではない。
【0063】
ダミーセル（第１ダミーセル）Ｄ２＿ＳＳおよびＤ２＿ＮＳが配置された行には、図５に示されているように、ワード線（第２ワード線）ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞～ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿３＞およびワード線（第３ワード線）ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿０＞～ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿１＞が配置されており、ダミーセルＤ２＿ＳＳを構成するトランジスタ（第２トランジスタ）ＮＭ２のゲート端子は、当該ダミーセルが配置された行に配置されたワード線ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞～ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿３＞に接続され、ダミーセルＤ２＿ＮＳを構成するトランジスタＮＭ３のゲート端子は、当該ダミーセルが配置された行に配置されたワード線ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿０＞～ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿１＞に接続されている。
【0064】
また、ダミーセルＤ２＿ＳＳを構成するトランジスタＮＭ２のソース端子は、当該ダミーセルが配置された列に対応するソース線（例えば、ＣＳＬ＜ｎ＞）に接続され、ドレイン端子には所定の電圧（図５では、接地電圧Ｖｓｓ）が供給されている。同様に、ダミーセルＤ２＿ＮＳを構成するトランジスタＮＭ３のソース端子は、当該当該ダミーセルが配置された列に対応するソース線（例えば、ＣＳＬ＜ｎ＞）に接続され、ドレイン端子には所定の電圧（図５では、接地電圧Ｖｓｓ）が供給されている。ダミーセルＤ２＿ＳＳを構成するトランジスタとダミーセルＤ２＿ＮＳを構成するトランジスタとで、説明の都合上、異なる符号を用いているが、サイズおよび特性は等しいものである。
【0065】
図１に示した制御回路１５は、メモリセルＮからデータを読み出す動作の際に、ワード線ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿０＞～ＤＷＬ２＿ＳＬＦＩＸＲＦ＜Ｌ＿３＞に対して、トランジスタＮＭ２を導通状態にするような選択信号を供給するとともに、ワード線ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿０＞～ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿１＞に対して、トランジスタＮＭ３を非導通状態にするような選択信号を供給する。これにより、ダミーセルＤ２＿ＳＳを構成するトランジスタＮＭ２を介して、ソース線ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞に対して所定の電圧（接地電圧Ｖｓｓ）が供給されることになる。ソース線ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞が所定の電圧となることで、ビット線ＢＬ＜０＞～ＢＬ＜ｍ＞の電圧は、所定の電圧を基準電圧として、記憶素子ＭＴＪ１の状態に応じた電圧となり、センスアンプ１３（図１）によって増幅され、読み出される。
【0066】
それぞれのソース線（例えば、ＣＳＬ＜ｎ＞）には、読み出し動作の際に、複数のトランジスタＮＭ２（図５では、８個のトランジスタ）によって並列的に、所定の電圧が供給されることになるため、ソース線の電圧を、確実に所定の電圧に固定することが可能となり、誤ったデータが読み出されるのを低減することが可能である。
【0067】
読み出し動作の際に、ソース線と所定の電圧との間を接続するトランジスタの数が多い程、ソース線の電圧を確実に固定することが可能であるが、ソース線と所定の電圧との間を流れる電流の増加することになる。そこで、図５では、ダミーセルＤ２＿ＳＳと同等の構成を有するダミーセルＤ２＿ＮＳに接続されたワード線ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿０＞～ＤＷＬ２＿ＮＯＳＬ＜Ｌ＿１＞に対しては、制御回路１５から、ダミーセルＤ２＿ＮＳ内のトランジスタＮＭ３を非導通状態にするような選択信号を供給するようにしている。これにより、互いに同等の構成を有する複数のダミーセルＤ２を、ダミーセル領域ＤＣＡ＿Ｌにおいて、規則的に配置しながら、消費電流の増加を抑制しつつ、誤ったデータが読み出されるのを低減することが可能である。
【0068】
さらに消費電流の低減を図るために、ダミーセルＤ２＿ＮＳを構成するトランジスタＮＭ３のドレイン端子は、所定の電圧が供給されないようにし、フローティング状態にしても良いし、さらに、トランジスタＮＭ３のソース端子もソース線から分離し、フローティング状態にしても良い。
【0069】
ダミーセル（第２ダミーセル）Ｄ1＿ＯＴが配置された行には、図５に示されているように、ワード線（第４ワード線）ＤＷＬ１＿ＯＴＰ＜Ｌ＿０＞～ＤＷＬ１＿ＯＴＰ＜Ｌ＿５＞が配置されており、ダミーセルＤ１＿ＯＴを構成するトランジスタ（第３トランジスタ）ＮＭ４のゲート端子は、当該ダミーセルが配置された行に配置されたワード線ＤＷＬ１＿ＯＴＰ＜Ｌ＿０＞～ＤＷＬ１＿ＯＴＰ＜Ｌ＿５＞に接続され、トランジスタＮＭ４のソース端子は、当該ダミーセルが配置された列に配置されたソース線（例えば、ＣＳＬ＜ｎ＞）に接続され、ドレイン端子は、記憶素子（第２記憶素子）ＭＴＪ２を介して、当該ダミーセルが配置された列に配置されたビット線（例えば、ＢＬ＜ｍ＞）に接続されている。
【0070】
ダミーセルＤ１＿ＯＴは、ＯＴＰ用のメモリセルであり、トリミング情報等が予め書き込まれる。例えば、記憶素子ＭＴＪ２を破壊することで、ダミーセルＤ１＿ＯＴにトリミング情報等を構成するデータが書き込まれる。記憶素子ＭＴＪ２を破壊するか否かで、データが書き込まれるため、記憶素子ＭＴＪ２の非破壊時の抵抗値と、破壊後の抵抗値とのと間の差を大きくすることが可能である。また、ダミーセルＤ１＿ＯＴについては、相補でデータを読み出す構成とすることで、さらに抵抗値の差を大きくすることが可能である。
【0071】
例えば、ソース線ＣＳＬ＜ｎ＞と、ワード線ＤＷＬ１＿ＯＰＴ＜Ｌ＿５＞とに接続された２個のダミーセルＤ１＿ＯＴに、相補のデータを書き込み、読み出し時には、ビット線ＢＬ＜ｍ－１＞とＢＬ＜ｍ＞との間の電圧差を読み出すようにすることで、相補的なデータの読み出しが可能である。このように、抵抗値の差を大きくすることで、メモリセル領域ＭＣＡの外側に配置された製造時に抵抗値のバラツキが大きいメモリセルでも、ダミーセルＤ１＿ＯＴから正しいトリミング情報等を読み出すことが可能である。
【0072】
このように、実施の形態１によれば、読み出し動作時に、ソース線に所定の電圧を供給するのに、ダミーセル領域に配置されているダミーセルＤ２＿ＳＳが用いられるため、ダミーセル領域を有効に用いることが可能であり、誤ったデータが読み出されるのも低減することも可能である。また、トリミング情報等も、ダミーセルＤ１＿ＯＴを用いることでダミーセル領域に格納することが可能であり、さらに、ダミーセル領域を有効に用いることが可能である。
【0073】
また、ソース線に所定の電圧を供給するのに、記憶素子ＭＴＪは用いていないため、記憶素子ＭＴＪのバラツキに影響されずに、ソース線に所定の電圧を供給することが可能である。
【0074】
ソース線と所定の電圧との間は、複数の並列接続されたトランジスタＮＭ２によって接続されることになるため、トランジスタＮＭ２の特性にバラツキが存在しても、ソース線には、確実に所定の電圧を供給することが可能である。また、ダミーセルＤ２＿ＳＳは、メモリアレイ１０内の外周部分に配置されているため、トランジスタＮＭ２のオン抵抗が高くなることが考えられるが、図５のように並列接続されたトランジスタＮＭ２が用いられるため、所定の電圧とソース線との間を、低抵抗（並列接続された導通状態のトランジスタＮＭ２の合成抵抗）で接続することが可能である。
【0075】
図５には、ソース線に所定の電圧を供給するのに、４行に配置されたダミーセルＤＳ＿ＳＳを用いる例が示されているが、これに限定されず、１行のダミーセルＤ２＿ＳＳあるいは５行以上のダミーセルＤ２＿ＳＳを用いるようにしてもよい。
【0076】
また、ダミーセルＤ２＿ＳＳの代わり、あるいは併用して、記憶素子ＭＴＪ２を備えるダミーセルＤ１（例えば、Ｄ１＿ＯＴ）を、ソース線に所定の電圧を供給するダミーセルとして用いるようにしてもよい。この場合、記憶素子ＭＴＪ２は、その抵抗値が小さくなるように書き込み等の処理を行っておくことが望ましい。
【0077】
ダミーセルＤ２＿ＳＳを用いずに、例えば、メモリアレイ１０の外側に、所定の電圧（接地電圧Ｖｓｓ）とソース線ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞との間を接続する複数のトランジスタを設けるようにする構成も考えられる。しかしながら、このような構成の場合、メモリアレイ１０の外側に、トランジスタを形成する領域が必要とされるとともに、トランジスタとソース線とを接続する配線を形成する領域が必要なり、面積の増加となる。また、トランジスタとソース線とを接続する配線の寄生容量により、ソース線に接続される寄生容量が増加することが考えられ、ソース線を所定の電圧に設定するまでの時間が長くなることが考えられる。
【0078】
実施の形態１によれば、このようなトランジスタおよび配線が必要とされないため、小型化を図ることが可能であるとともに、ソース線を所定の電圧に設定するまでの時間が長くなるのを防ぐことが可能である。
【0079】
（実施の形態２）
図５を用いて実施の形態２に係るメモリアレイ１０を説明する。
図５を用いて実施の形態２に係るメモリアレイ１０を説明する。
【0080】
平面視で見たとき、図５に示したダミーセル領域ＤＣＡ＿Ｕには、１２行の行列が配置されている。１２行のうち、メモリセル領域ＭＣＡに隣接した６行には、ダミーセルＤ１（Ｄ１＿ＯＴ）が配置され、その外側の残りの６行にダミーセルＤ２（Ｄ２＿ＥＱ）が配置されている。勿論、この行数は、一例であって、この行数に限定されるものではない。
【0081】
ダミーセル（第１ダミーセル）Ｄ２＿ＥＱが配置された行には、図５に示されているように、ワード線（第２ワード線）ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞～ＤＷＬ２＿ＥＱＮ＜Ｕ＿３＞が配置されており、ダミーセルＤ２＿ＥＱを構成するトランジスタ（第２トランジスタ）ＮＭ５のゲート端子は、当該ダミーセルが配置された行に配置されたワード線ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞～ＤＷＬ２＿ＥＱＮ＜Ｕ＿３＞に接続されている。
【0082】
また、ダミーセルＤ２＿ＥＱを構成するトランジスタＮＭ５のソース端子は、当該ダミーセルが配置された列に対応するソース線（例えば、ＣＳＬＭ＜ｎ＞）に接続され、ドレイン端子は、ビット線（例えば、ＢＬ＜ｍ－１＞またはＢＬ＜ｍ＞）に接続されている。
【0083】
なお、図５において、ゲート端子が、ワード線ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞またはＤＷＬ２＿ＥＱＮ＜Ｕ＿３＞に接続され、ソース端子がソース線（ＣＳＬ＜ｎ＞）に接続され、ドレイン端子ＴＤＴがフローティング状態のトランジスタＮＭ５を備えるセルは、ダミーセルＤ２を示している。
【0084】
ダミーセルＤ２＿ＥＱは、メモリセルＮの読み出し動作の前等において、ビット線とソース線とをイコライズするために用いられる。メモリセルＮのデータを読み出す前に、ビット線（例えば、ＢＬ＜ｍ＞）の電圧は、所定の電圧(例えば接地電圧Ｖｓｓ)に固定され、読み出し動作が開始すると、所定の電圧から、メモリセルの記憶素子ＭＴＪ１の抵抗値によって定まる電圧へと遷移し、その後センスアンプによって増幅さえる。すなわち、読み出し動作の前に、ビット線とソース線とをイコライズすることが必要である。
【0085】
実施の形態２では、図１に示した制御回路１５が、メモリセルＮに対する読み出し動作前に、トランジスタＮＭ５を導通状態にするような選択信号を、ワード線ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞～ＤＷＬ２＿ＥＱＮ＜Ｕ＿３＞に供給する。より具体的に述べると、制御回路１５は、メモリセルＮに対する読み出し動作の前に、上記の選択信号をワード線ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞～ＤＷＬ２＿ＥＱＮ＜Ｕ＿３＞へ供給し、その後メモリセルＮに対する読み出しを開始すると、トランジスタＮＭ５を非導通状態にするような非選択信号を、ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞～ＤＷＬ２＿ＥＱＮ＜Ｕ＿３＞へ供給する。これにより、ダミーセルＤ２＿ＳＳ内のトランジスタＮＭ２が導通状態になっている期間のうちの一部の期間において、トランジスタＮＭ５が導通状態となり、その後トランジスタＮＭ５は非導通状態となる。
【0086】
その結果、ダミーセルＤ２＿ＳＳ内のトランジスタＮＭ２によって、ソース線に所定の電圧が供給されている期間のうちの一部の期間において、ビット線とソース線との間の電位差を低減させるイコライズ動作が行われ、メモリセルＮの読み出し動作を開始する前に、ダミーセルＤ２＿ＥＱによる上記のイコライズ動作が終了し、ビット線の電圧がメモリセルＮのデータに従って変化するようになる。
【0087】
ダミーセル（第３ダミーセル）Ｄ1＿ＯＴが配置された行には、図５に示されているように、ワード線（第５ワード線）ＤＷＬ１＿ＯＴＰ＜Ｕ＿０＞～ＤＷＬ１＿ＯＴＰ＜Ｕ＿５＞が配置されている。ダミーセルＤ１＿ＯＴは、実施の形態１のダミーセル領域ＤＣＡ＿Ｌで説明したダミーセルＤ１＿ＯＴと同じ、ＯＴＰ用のメモリセルである。ダミーセルＤ１＿ＯＴは、既に実施の形態１で述べているので、詳しい説明は省略する。
【0088】
イコライズを実施するタイミングとして、メモリセルＮの読み出し動作の前を説明したが、これに限定されるものではない。例えば、読み出し動作において、カラムデコーダ１２（図１）によって非選択とされるビット線は、読み出し動作の期間においても、イコライズを継続することが望ましい。例えば、カラムデコーダ１２によって、図５に示したビット線ＢＬ＜ｍ＞が選択される場合、ビット線ＢＬ＜ｍ－１＞は非選択となる。読み出し動作が実施されている期間においても、ビット線ＢＬ＜ｍ－１＞に接続されているダミーセルＤ２＿ＥＱによって、ビット線ＢＬ＜ｍ－１＞とソース線ＣＳＬ＜ｎ＞とを接続して、イコライズを継続する。これを実現するためには、例えばカラムアドレス信号（Ｃアドレス：図１）が制御回路１５に供給されるようにし、カラムアドレス信号に基づいて、制御回路１５が、ビット線ＢＬ＜ｍ－１＞に接続されているダミーセルＤ２＿ＥＱのワード線（図５の例では、ＤＷＬ２＿ＥＱＮ＜Ｕ＿０＞）に対して、メモリセルＮの読み出し動作の期間においても、選択信号を供給するようにすればよい。
【0089】
イコライズにより、ビット線ＢＬ＜０＞～ＢＬ＜ｍ＞に所定の電圧を供給するためには、ソース線ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞に所定の電圧を供給する必要がある。実施に形態１で説明したように、ダミーセル（第２ダミーセル）Ｄ２＿ＳＳによって、ソース線ＣＳＬには、所定の電圧（接地電圧Ｖｓｓ）が供給される。
【0090】
しかしながら、ダミーセルＤＳ＿ＳＳを用いずに、例えば、メモリアレイ１０の外側に、所定の電圧（接地電圧Ｖｓｓ）とソース線ＣＳＬ＜０＞～ＣＳＬ＜ｎ＞との間を接続する複数のトランジスタを設けるような構成にしてもよい。しかしながら、このような構成では、メモリアレイ１０の外側に、トランジスタを形成する領域が必要とされるとともに、トランジスタとソース線とを接続する配線を形成する領域が必要なり、面積の増加となる。また、トランジスタとソース線とを接続する配線の寄生容量により、ビット線とソース線に接続される寄生容量が増加することが考えられ、読み出し動作が遅くなることが考えられる。
【0091】
実施の形態２によれば、ダミーセルＤ２＿ＳＳ、Ｄ２＿ＥＱによって、ソース線への所定の電圧の供給とイコライズとが実施されるため、小型化を図ることが可能であるとともに、読み出し動作の高速化を図ることが可能である。
【0092】
実施の形態２によれば、ビット線をイコライズするのに、ダミーセル領域にあるダミーセルＤ２＿ＥＱが用いられるため、ダミーセル領域を有効に用いることが可能である。
【0093】
なお、図５に示すように、ダミーセルＤ２＿ＥＱはメモリアレイ１０内の外周部分に配置されている。そのため、ダミーセルＤ２＿ＥＱを構成するトランジスタＮＭ５の特性は悪く、例えば閾値電圧が高くなることが考えられる。しかしながら、トランジスタＮＭ５は、ビット線とソース線とをイコライズするのに用いるものであるため、閾値電圧が高くても問題はない。
【0094】
図５では、イコライズを行うために、記憶素子ＭＴＪ２を有しないダミーセルを用いる例を示したが、記憶素子ＭＴＪ２を有するダミーセルＤ１（例えばＤ１＿ＯＴ）でイコライズを行うようにしてもよい。この場合、イコライズ時には、ソース線とビット線とが、トランジスタＮＭ４と記憶素子ＭＴＪ２を介して接続されることになる。すなわち、比較的高抵抗で、ソース線とビット線とが接続されることになる。
【0095】
図５では、ダミーセル領域ＤＣＡ＿Ｕに配置されたダミーセルＤ２＿ＥＱでイコライズを行い、ダミーセル領域ＤＣＡ＿Ｌに配置されたダミーセルＤ２＿ＳＳでソース線に所定の電圧を供給する例を示したが、これに限定されるものではない。例えば、ダミーセル領域ＤＣＡ＿ＵおよびＤＣＡ＿Ｌのそれぞれに、イコライズを行うダミーセルＤ２＿ＥＱと所定の電圧を供給するダミーセルＤ２＿ＳＳを配置するようにしてもよい。
【0096】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0097】
１０ メモリアレイ
１１ ロウデコーダ
１２ カラムデコーダ
１５ 制御回路
１０００ 半導体装置
１００２ プロセッサ
１００４ 不揮発性記憶装置
Ｄ１、Ｄ１＿ＯＴ、Ｄ２、Ｄ２＿ＥＱ、Ｄ２＿ＮＳ、Ｄ２＿ＳＳ ダミーセル
ＤＣＡ＿Ｅ、ＤＣＡ＿Ｌ、ＤＣＡ＿Ｒ、ＤＣＡ＿Ｕ ダミーセル領域
Ｎ メモリセル
ＮＭ１～ＮＭ５ トランジスタ
ＭＣＡ メモリセル領域
ＭＴＪ、ＭＴＪ１、ＭＴＪ２ 記憶素子
１１ ロウデコーダ
１２ カラムデコーダ
１５ 制御回路
１０００ 半導体装置
１００２ プロセッサ
１００４ 不揮発性記憶装置
Ｄ１、Ｄ１＿ＯＴ、Ｄ２、Ｄ２＿ＥＱ、Ｄ２＿ＮＳ、Ｄ２＿ＳＳ ダミーセル
ＤＣＡ＿Ｅ、ＤＣＡ＿Ｌ、ＤＣＡ＿Ｒ、ＤＣＡ＿Ｕ ダミーセル領域
Ｎ メモリセル
ＮＭ１～ＮＭ５ トランジスタ
ＭＣＡ メモリセル領域
ＭＴＪ、ＭＴＪ１、ＭＴＪ２ 記憶素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】