特開 2025-163069 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025163069

(43)【公開日】2025-10-28

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06G 7/60 20060101AFI20251021BHJP

   G11C 11/405 20060101ALI20251021BHJP

   G11C 11/22 20060101ALI20251021BHJP

   G11C 11/54 20060101ALI20251021BHJP

   G06N 3/02 20060101ALI20251021BHJP

   H10B 12/00 20230101ALI20251021BHJP

   H10B 51/30 20230101ALI20251021BHJP

   H10B 53/30 20230101ALI20251021BHJP

   H10D 86/40 20250101ALI20251021BHJP

   H10D 30/67 20250101ALI20251021BHJP

   H10B 80/00 20230101ALI20251021BHJP

【ＦＩ】

G06G7/60

G11C11/405

G11C11/22 110

G11C11/22 120

G11C11/54

G06N3/02

H10B12/00 671Z

H10B51/30

H10B53/30

H10D86/40 101B

H10D30/67 102T

H10B80/00

【審査請求】有

【請求項の数】1

【出願形態】ＯＬ

(21)【出願番号】P 2025122430

(22)【出願日】2025-07-22

(62)【分割の表示】P 2022550049の分割

【原出願日】2021-09-07

(31)【優先権主張番号】P 2020157570

(32)【優先日】2020-09-18

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2020157607

(32)【優先日】2020-09-18

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2020157610

(32)【優先日】2020-09-18

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】郷戸 宏充

(72)【発明者】

【氏名】黒川 義元

(72)【発明者】

【氏名】津田 一樹

(72)【発明者】

【氏名】大下 智

(57)【要約】

【課題】低消費電力の半導体装置を提供すること。
【解決手段】第１トランジスタと、第２トランジスタと、容量と、を有する。第１トランジスタは、第１ゲートと、第１バックゲートと、を有し、第２トランジスタは、第２ゲートと、第２バックゲートと、を有する。第１バックゲートに対するゲート絶縁層は、強誘電性を有する。第１トランジスタは、オフ状態のときに、第１データに応じた第１電位を保持する機能を有する。第２トランジスタは、出力電流を、第２トランジスタのソース－ドレイン間に流す機能を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１トランジスタと、第２トランジスタと、容量と、を有し、
前記第１トランジスタ及び前記第２トランジスタは、それぞれ、第１ゲートと、第２ゲートと、を有し、
前記第１トランジスタの第２ゲートに対するゲート絶縁層は、強誘電性を有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１トランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記容量の一方の電極と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタの第２ゲートと電気的に接続され、
前記第１トランジスタの第１ゲートは、第２の配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第２トランジスタの第１ゲートと電気的に接続され、
前記容量の他方の電極は、前記第１の配線と電気的に接続され、
前記第２トランジスタの第１ゲートと、前記第２トランジスタのソースまたはドレインの他方には、定電位が与えられる、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は、半導体装置等について説明する。

【0002】

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、またはそれらの製造方法、を一例として挙げることができる。

【背景技術】

【0003】

現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、または「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。

【0004】

「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。人工ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。

【0005】

非特許文献１には、不揮発性メモリセルを用いた積和演算回路が提案されている。当該積和演算回路では、各メモリセルにおいて、チャネル形成領域にシリコンを有するトランジスタのサブスレッショルド領域での動作を利用して、各メモリセルに格納した乗数に対応したデータと被乗数に対応した入力データとの乗算に対応した電流を出力する。また、各列のメモリセルが出力する電流の和により、積和演算に対応したデータを取得する。当該積和演算回路は、内部にメモリセルを有しているため、乗算、加算において外部のメモリからのデータ読み出しおよび書き込みを行う必要がない。このため、読み出しおよび書き込み等に起因するデータ転送の回数を少なくすることができるため、消費電力を低くできると期待されている。

【先行技術文献】

【非特許文献】

【0006】

【非特許文献1】Ｘ．Ｇｕｏ ｅｔ ａｌ．，“Ｆａｓｔ， Ｅｎｅｒｇｙ－Ｅｆｆｉｃｉｅｎｔ， Ｒｏｂｕｓｔ， ａｎｄ Ｒｅｐｒｏｄｕｃｉｂｌｅ Ｍｉｘｅｄ－Ｓｉｇｎａｌ Ｎｅｕｒｏｍｏｒｐｈｉｃ Ｃｌａｓｓｉｆｉｅｒ Ｂａｓｅｄ ｏｎ Ｅｍｂｅｄｄｅｄ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ” ＩＥＤＭ２０１７， ｐｐ．１５１－１５４．

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の一態様は、低消費電力の半導体装置を提供することを課題の一とする。または、本発明の一態様は、長時間データを保持できる半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。

【0008】

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面等の記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面等の記載から、これら以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0009】

本発明の一態様は、第１トランジスタと、第２トランジスタと、容量と、を有し、第１トランジスタは、第１ゲートと、第１バックゲートと、を有し、第２トランジスタは、第２ゲートと、第２バックゲートと、を有し、第１バックゲートに対するゲート絶縁層は、強誘電性を有し、第１トランジスタは、オフ状態のときに、第１トランジスタを介して第２バックゲートに与えられる第１データに応じた第１電位を保持する機能を有し、容量は、容量の一方の電極に与えられる第２データに応じた電位の変化に応じて、第２バックゲートに保持された第１電位を第２電位に変化させる機能を有し、第２トランジスタは、第２バックゲートの電位に応じた出力電流を、第２トランジスタのソース－ドレイン間に流す機能を有し、出力電流は、第２トランジスタがサブスレッショルド領域で動作するときに流れる電流であり、第２ゲートには、定電位が与えられる、半導体装置である。

【0010】

または、本発明の一態様は、第１トランジスタと、第２トランジスタと、容量と、を有し、第１トランジスタは、第１ゲートと、第１バックゲートと、を有し、第２トランジスタは、第２ゲートと、第２バックゲートと、を有し、第１バックゲートに対するゲート絶縁層は、強誘電性を有し、容量の一方の電極は、第２ゲートと電気的に接続され、容量の他方の電極には、定電位が与えられ、第１トランジスタは、オフ状態のときに、第１トランジスタを介して第２ゲートに与えられる第１データに応じた第１電位を保持する機能を有し、第２トランジスタは、第２ゲートの電位に応じた出力電流を、第２トランジスタのソース－ドレイン間に流す機能を有し、出力電流は、第２トランジスタがサブスレッショルド領域で動作するときに流れる電流である半導体装置である。

【0011】

または、本発明の一態様は、第１トランジスタと、第２トランジスタと、容量と、を有し、第１トランジスタは、第１ゲートと、第１バックゲートと、を有し、第２トランジスタは、第２ゲートと、第２バックゲートと、を有し、第１バックゲートに対するゲート絶縁層は、強誘電性を有し、容量の一方の電極は、第２バックゲートと電気的に接続され、容量の他方の電極には、定電位が与えられ、第１トランジスタは、オフ状態のときに、第１トランジスタを介して第２バックゲートに与えられる第１データに応じた第１電位を保持する機能を有し、第２トランジスタは、第２バックゲートの電位に応じた出力電流を、第２トランジスタのソース－ドレイン間に流す機能を有し、出力電流は、第２トランジスタがサブスレッショルド領域で動作するときに流れる電流である半導体装置である。

【0012】

または、上記態様において、半導体装置は、回路を有し、回路は、第１ゲートと電気的に接続され、回路は、第１トランジスタのオンまたはオフを制御する信号を生成する機能を有してもよい。

【0013】

または、上記態様において、第１バックゲートに対するゲート絶縁層は、ハフニウム、およびジルコニウムの一方、または双方を含む酸化物を有してもよい。

【0014】

または、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、第２容量と、強誘電キャパシタと、を有し、第１乃至第３トランジスタは、それぞれゲートと、バックゲートと、を有し、第１トランジスタのソースまたはドレインの一方は、第２トランジスタのソースまたはドレインの一方、および第１容量の一方の電極と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのバックゲート、および第１容量の他方の電極と電気的に接続され、第１トランジスタのバックゲートは、第３トランジスタのソースまたはドレインの一方、第３トランジスタのバックゲート、および第４トランジスタのソースまたはドレインの一方と電気的に接続され、第３トランジスタのゲートは、強誘電キャパシタの一方の電極と電気的に接続され、第４トランジスタのソースまたはドレインの他方は、強誘電キャパシタの他方の電極、および第２容量の一方の電極と電気的に接続される、半導体装置である。

【0015】

または、上記態様において、第２トランジスタのゲートには、定電位が与えられてもよい。

【0016】

または、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、第２容量と、強誘電キャパシタと、を有し、第１乃至第３トランジスタは、それぞれゲートと、バックゲートと、を有し、第１トランジスタのソースまたはドレインの一方は、第２トランジスタのソースまたはドレインの一方と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのゲート、および第１容量の一方の電極と電気的に接続され、第１トランジスタのバックゲートは、第３トランジスタのソースまたはドレインの一方、第３トランジスタのバックゲート、および第４トランジスタのソースまたはドレインの一方と電気的に接続され、第３トランジスタのゲートは、強誘電キャパシタの一方の電極と電気的に接続され、第４トランジスタのソースまたはドレインの他方は、強誘電キャパシタの他方の電極、および第２容量の一方の電極と電気的に接続される、半導体装置である。

【0017】

または、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、第２容量と、強誘電キャパシタと、を有し、第１乃至第３トランジスタは、それぞれゲートと、バックゲートと、を有し、第１トランジスタのソースまたはドレインの一方は、第２トランジスタのソースまたはドレインの一方と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのバックゲート、および第１容量の一方の電極と電気的に接続され、第１トランジスタのバックゲートは、第３トランジスタのソースまたはドレインの一方、第３トランジスタのバックゲート、および第４トランジスタのソースまたはドレインの一方と電気的に接続され、第３トランジスタのゲートは、強誘電キャパシタの一方の電極と電気的に接続され、第４トランジスタのソースまたはドレインの他方は、強誘電キャパシタの他方の電極、および第２容量の一方の電極と電気的に接続される、半導体装置である。

【0018】

または、上記態様において、第１容量の他方の電極には、定電位が与えられてもよい。

【0019】

または、上記態様において、半導体装置は、回路を有し、回路は、第１トランジスタのゲートと電気的に接続され、回路は、第１トランジスタのオンまたはオフを制御する信号を生成する機能を有してもよい。

【0020】

または、上記態様において、強誘電キャパシタは、誘電体層を有し、誘電体層は、ハフニウム、およびジルコニウムの一方、または双方を含む酸化物を有してもよい。

【0021】

または、上記態様において、第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有してもよい。

【0022】

または、上記態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含んでもよい。

【0023】

または、上記態様において、第２トランジスタは、チャネル形成領域にシリコンを有する半導体層を有してもよい。

【0024】

本発明の一態様の半導体装置と、筐体と、を有し、半導体装置によって、ニューラルネットワークの演算を行う、電子機器も、本発明の一態様である。

【0025】

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。

【発明の効果】

【0026】

本発明の一態様により、低消費電力の半導体装置を提供することができる。または、本発明の一態様により、長時間データを保持できる半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置等を提供することができる。

【0027】

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

【図面の簡単な説明】

【0028】

【図1】図１Ａおよび図１Ｂは、半導体装置の構成例を説明する図である。

【図2】図２Ａおよび図２Ｂは、半導体装置の構成例を説明する図である。

【図3】図３Ａおよび図３Ｂは、半導体装置の構成例を説明する図である。

【図4】図４Ａおよび図４Ｂは、半導体装置の構成例を説明する図である。

【図5】図５Ａおよび図５Ｂは、半導体装置の構成例を説明する図である。

【図6】図６Ａおよび図６Ｂは、半導体装置の構成例を説明する図である。

【図7】図７Ａおよび図７Ｂは、半導体装置の構成例を説明する図である。

【図8】図８Ａおよび図８Ｂは、半導体装置の動作方法の一例を説明する図である。

【図9】図９Ａおよび図９Ｂは、半導体装置の動作方法の一例を説明する図である。

【図10】図１０Ａおよび図１０Ｂは、半導体装置の動作方法の一例を説明する図である。

【図11】図１１Ａおよび図１１Ｂは、半導体装置の動作方法の一例を説明する図である。

【図12】図１２Ａおよび図１２Ｂは、半導体装置の動作方法の一例を説明する図である。

【図13】図１３は、半導体装置の構成例を説明する図である。

【図14】図１４は、半導体装置の構成例を説明する図である。

【図15】図１５は、半導体装置の構成例を説明する図である。

【図16】図１６は、演算回路の構成例を説明する図である。

【図17】図１７Ａ、図１７Ｂおよび図１７Ｃは、演算回路の構成例を説明する図である。

【図18】図１８Ａ、図１８Ｂ、図１８Ｃおよび図１８Ｄは、演算回路の構成例を説明する図である。

【図19】図１９Ａ、図１９Ｂおよび図１９Ｃは、演算回路の構成例を説明する図である。

【図20】図２０は、演算回路の構成例を説明する図である。

【図21】図２１、図２１Ａおよび図２１Ｂは、ニューラルネットワークを説明する図である。

【図22】図２２Ａは、半導体装置の構成例を説明する図である。図２２Ｂおよび図２２Ｃは、トランジスタの構成例を説明する図である。

【図23】図２３Ａおよび図２３Ｂは、トランジスタの構成例を説明する図である。

【図24】図２４は、トランジスタの構成例を説明する図である。

【図25】図２５Ａ乃至図２５Ｃは、トランジスタの構成例を説明する図である。

【図26】図２６ＡはＩＧＺＯの結晶構造の分類を説明する図である。図２６Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。図２６Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。

【図27】図２７は、集積回路の構成例を説明する図である。

【図28】図２８Ａおよび図２８Ｂは、集積回路の適用例を説明する図である。

【図29】図２９Ａおよび図２９Ｂは、集積回路の適用例を説明する図である。

【図30】図３０Ａ、図３０Ｂおよび図３０Ｃは、集積回路の適用例を説明する図である。

【図31】図３１は、集積回路の適用例を説明する図である。

【発明を実施するための形態】

【0029】

以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

【0030】

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素となることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

【0031】

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

【0032】

本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。

【0033】

また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”＿ｎ”、”＿ｍ，ｎ”等の識別用の符号を付記して記載する場合がある。

【0034】

（実施の形態１）
本発明の一態様である半導体装置の構成、および動作等について説明する。

【0035】

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタ等の半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置等）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器等は、半導体装置を有すると言える場合がある。

【0036】

図１Ａは、本発明の一態様である半導体装置１０Ａ１を説明するための図である。

【0037】

半導体装置１０Ａ１は、参照セル２１（１）および演算セル３１（１）を有する。参照セル２１（１）は、トランジスタ２２、トランジスタ２４、および容量２５を有する。演算セル３１（１）は、トランジスタ３２、トランジスタ３４、および容量３５を有する。トランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４は、それぞれゲートと、バックゲートと、を有する。

【0038】

本明細書等において、例えばスイッチとしての機能を有するトランジスタがゲートと、バックゲートと、を有する場合、ゲートの電位を制御することにより、トランジスタのオンオフを制御できるものとすることができる。また、バックゲートの電位を制御することにより、トランジスタのしきい値電圧を制御できるものとすることができる。

【0039】

参照セル２１（１）および演算セル３１（１）が有するトランジスタおよび容量は、図１に示すように、配線ＷＳＬ、配線ＸＣＬ、配線ＷＣＬ、およびグラウンド電位を与える配線の少なくとも一に接続される。

【0040】

参照セル２１（１）は、データ書き込み時と、データ読出し時と、において、設定した電流を流すことで、演算セル３１（１）における演算動作を実行させる機能を有する。具体的には、データ書き込み時に、基準となる電流を流すことで、参照セル２１（１）内に基準電位を保持させ、その後、データ読出し時に、演算セル３１（１）に与える入力データ（Ｘ）に応じた電流を参照セル２１（１）に流し、演算セル３１（１）に流れる電流を制御する機能を有する。なお参照セル２１（１）は、単にセルという場合がある。

【0041】

次いで参照セル２１（１）内の接続関係について説明する。

【0042】

トランジスタ２２のゲートは、配線ＷＳＬと電気的に接続される。トランジスタ２２のソースまたはドレインの一方は、トランジスタ２４のソースまたはドレインの一方と電気的に接続され、また配線ＸＣＬを介して容量２５の一方の電極と電気的に接続される。トランジスタ２２のソースまたはドレインの他方は、トランジスタ２４のバックゲートおよび容量２５の他方の電極と電気的に接続される。トランジスタ２２は、データ書き込み時にオン状態として基準電位を参照セル２１（１）内の保持ノード（トランジスタ２４のバックゲート）に書き込み、オフ状態とすることで基準電位を参照セル２１（１）内に保持することができる。なおトランジスタ２４のバックゲート、トランジスタ２２のソースまたはドレインの他方、および容量２５の他方の電極が接続されるノードは、保持ノードともいう。保持ノードは、トランジスタ２４を流れる電流に応じた電位に設定することができる。

【0043】

ここで、トランジスタ２２のバックゲートの電位を制御することにより、トランジスタ２２のしきい値電圧を制御することができる。具体的には、トランジスタ２２のバックゲートの電位を高くすることにより、トランジスタ２２のしきい値電圧を低くすることができる。一方、トランジスタ２２のバックゲートの電位を低くすることにより、トランジスタ２２のしきい値電圧を高くすることができる。よって、トランジスタ２２がオン状態である場合にトランジスタ２２のバックゲートの電位を高くすると、トランジスタ２２のオン電流を高くすることができ、トランジスタ２２がオフ状態である場合にトランジスタ２２のバックゲートの電位を低くすると、トランジスタ２２のオフ電流を低くすることができる。

【0044】

トランジスタ２４のゲート、およびトランジスタ２４のソースまたはドレインの他方は、低電源電位（例えばグラウンド電位）等の定電位を与える配線に接続される。当該グラウンド電位を与える配線は、トランジスタ２４のソースとドレインとの間に電流を流すための配線として機能する。

【0045】

容量２５は、他方の電極が電気的に浮遊状態である時において、一方の電極に与えられる電位の変化に応じて、他方の電極の電位を変化させる。

【0046】

演算セル３１（１）は、データ書き込み時において、演算セル３１（１）に保持する重みデータ（Ｗ）に応じた電流を流すことで、内部に当該電流に応じた電圧を保持する機能を有する。また、演算セル３１（１）は、データ読出し時において、データ書き込み時に保持した電圧が、参照セル２１（１）を流れる電流に応じて昇圧されることで、重みデータと入力データの演算に応じた電流を流す機能を有する。重みデータは、第１データ、入力データは第２データという場合がある。なお演算セル３１（１）は、単にセルという場合がある。なお重みデータは、例えば、人工ニューラルネットワークの積和演算に用いられる重みパラメータに対応するデータ（重みデータ）である。

【0047】

次いで演算セル３１（１）内の接続関係について説明する。

【0048】

トランジスタ３２のゲートは、配線ＷＳＬと電気的に接続される。トランジスタ３２のソースまたはドレインの一方は、トランジスタ３４のソースまたはドレインの一方および配線ＷＣＬと電気的に接続される。容量３５の一方の電極は、配線ＸＣＬと電気的に接続される。トランジスタ３２のソースまたはドレインの他方は、トランジスタ３４のバックゲートおよび容量３５の他方の電極と電気的に接続される。トランジスタ３２は、データ書き込み時にオン状態とすることで重みデータに応じた電圧を演算セル３１（１）内に書き込み、オフ状態とすることで重みデータに応じた電圧を演算セル３１（１）内に保持することができる。なおトランジスタ３４のバックゲート、トランジスタ３２のソースまたはドレインの他方、および容量３５の他方の電極が接続されるノードは、保持ノードともいう。

【0049】

ここで、トランジスタ３２のバックゲートの電位を制御することにより、トランジスタ３２のしきい値電圧を制御することができる。具体的には、トランジスタ３２のバックゲートの電位を高くすることにより、トランジスタ３２のしきい値電圧を低くすることができる。一方、トランジスタ３２のバックゲートの電位を低くすることにより、トランジスタ３２のしきい値電圧を高くすることができる。よって、トランジスタ３２がオン状態である場合にトランジスタ３２のバックゲートの電位を高くすると、トランジスタ３２のオン電流を高くすることができ、トランジスタ３２がオフ状態である場合にトランジスタ３２のバックゲートの電位を低くすると、トランジスタ３２のオフ電流を低くすることができる。

【0050】

トランジスタ３４のゲート、およびトランジスタ３４のソースまたはドレインの他方は、低電源電位（例えばグラウンド電位）等の定電位を与える配線に接続される。当該グラウンド電位を与える配線は、トランジスタ３４のソースとドレインとの間に電流を流すための配線として機能する。

【0051】

容量３５は、他方の電極が電気的に浮遊状態である時において、一方の電極に与えられる電位の変化に応じて、他方の電極の電位を変化させる。

【0052】

次いで参照セル２１（１）および演算セル３１（１）が有するトランジスタについて説明する。

【0053】

トランジスタ２４およびトランジスタ３４は、特に断りの無い場合は、サブスレッショルド領域で動作する。サブスレッショルド領域で動作するトランジスタのドレイン電流Ｉｄは、式（１）で表すことができる。

【0054】

【数1】

【0055】

式（１）中、Ｉ_０はＶ_ｇ＝Ｖ_ｔｈのときのドレイン電流、ｑは電気素量、Ｖ_ｇはゲート電圧、Ｖ_ｔｈはしきい値電圧、ηはデバイス構造等によって定められる係数、ｋ_Ｂはボルツマン定数、Ｔは温度である。式（１）に示すように、サブスレッショルド領域で動作するトランジスタのドレイン電流Ｉｄは、ドレイン電圧に依存しない。トランジスタ２４およびトランジスタ３４に流れる電流は、サブスレッショルド領域で動作するときに流れる電流量となる。トランジスタ２４およびトランジスタ３４のサブスレッショルド領域における電流は、ドレイン電圧のばらつきの影響を低減することができる。そのため、演算によって得られるデータの精度を高めることができる。

【0056】

なお本明細書等においてサブスレッショルド領域とは、トランジスタのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）特性を示すグラフにおいて、ゲート電圧がしきい値電圧よりも低い領域をいう。またはサブスレッショルド領域とは、グラデュアルチャネル近似（ドリフト電流しか考慮しないモデル）から外れた、キャリアの拡散による電流が流れる領域をいう。またはサブスレッショルド領域とは、ゲート電圧の増加に対してドレイン電流が指数関数的に増大する領域をいう。またはサブスレッショルド領域とは、前述の各説明の領域とみなせる領域を含むものとする。

【0057】

また、トランジスタがサブスレッショルド領域で動作する際のドレイン電流を、サブスレッショルド電流という。サブスレッショルド電流は、ドレイン電圧によらず、ゲート電圧に対して指数関数的に増大する。サブスレッショルド電流を用いた回路動作では、ドレイン電圧のばらつきの影響を小さくすることができる。

【0058】

また、トランジスタ２２およびトランジスタ３２は、オフ状態とすることで、トランジスタ２４のバックゲートおよびトランジスタ３４のバックゲートの電位を保持する機能を有する。具体的には、トランジスタ２２を介してトランジスタ２４のバックゲートに与えられる基準電位を保持する機能を有する。また、トランジスタ３２を介してトランジスタ３４のバックゲートに与えられるデータに応じた電位を保持する機能を有する。トランジスタ２２およびトランジスタ３２は、一例として、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタともいう）であることが好ましい。例えば、トランジスタ２２およびトランジスタ３２のチャネル形成領域は、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物であることがより好ましい。また、当該酸化物の代わりとしては、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種等が挙げられる。）、亜鉛の少なくとも一を含む酸化物を用いてもよい。

【0059】

ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。よって、トランジスタ２２および／またはトランジスタ３２として、ＯＳトランジスタを用いることにより、トランジスタ２２および／またはトランジスタ３２のリーク電流を抑えることができるため、半導体装置１０Ａ１の消費電力を低減することができる。具体的には、トランジスタ２４のバックゲートおよびトランジスタ３４のバックゲートのそれぞれに保持した電位の変動を非常に小さくすることができるため、当該電位のリフレッシュ動作を少なくすることができる。また、リフレッシュ動作を少なくすることによって、半導体装置１０Ａ１の消費電力を低減することができる。また、保持ノードから配線ＷＣＬ、または配線ＸＣＬへのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できる。

【0060】

またＯＳトランジスタは、ゲート電圧がトランジスタのしきい値電圧より小さいとき、１×１０^－２０Ａ未満、１×１０^－２２Ａ未満、あるいは１×１０^－２４Ａ未満といったチャネル幅１μｍ当たりのドレイン電流として極めて小さい電流を流すことができる。またＯＳトランジスタは、ゲート電圧がトランジスタのしきい値電圧のとき、１．０×１０^－８Ａ以下、１．０×１０^－１２Ａ以下、あるいは１．０×１０^－１５Ａ以下といった、チャネル幅１μｍ当たりのドレイン電流を流すことができる。そのためＯＳトランジスタは、サブスレッショルド領域で動作するゲート電圧の範囲において、大きさの異なるサブスレッショルド電流を流すことができる。つまり、ＯＳトランジスタは、サブスレッショルド領域で動作するゲート電圧の範囲を大きくとることができる。具体的には、ＯＳトランジスタのしきい値電圧をＶ_ｔｈとしたとき、サブスレッショルド領域では、（Ｖ_ｔｈ－１．０Ｖ）以上Ｖ_ｔｈ以下、または（Ｖ_ｔｈ－０．５Ｖ）以上Ｖ_ｔｈ以下の電圧範囲のゲート電圧を用いた回路動作を行うことができる。

【0061】

酸化物半導体として機能する金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０^－２０Ａ未満、１×１０^－２２Ａ未満、あるいは１×１０^－２４Ａ未満とすることができる。そのため、ＯＳメモリは、ＯＳトランジスタを介して保持ノードからリークする電荷量が極めて少ない。

【0062】

ＯＳトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ－Ｓｎ酸化物、Ｇａ－Ｓｎ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）等がある。特にＭとしてＧａを用いる金属酸化物をＯＳトランジスタに採用する場合、元素の比率を調整することで電界効果移動度等の電気特性に優れたトランジスタとすることができるため、好ましい。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム等から選ばれた一種、または複数種が含まれていてもよい。

【0063】

ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ－ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ等の結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ－ＯＳとは、ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＣ－ＯＳとは、Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ－ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。

【0064】

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。

【0065】

ＣＡＣ－ＯＳは、キャリアとなる電子（または正孔）を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、ＣＡＣ－ＯＳをＯＳトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。

【0066】

ＯＳトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタと比較して短チャネル効果の一つである、ドレイン誘起障壁低下（Ｄｒａｉｎ－Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ：ＤＩＢＬ）の影響が小さい。つまり、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に対する高い耐性を有する。

【0067】

また、トランジスタ２４およびトランジスタ３４に対してもＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタ２４およびトランジスタ３４に対してもＯＳトランジスタを用いることで、トランジスタ２２、およびトランジスタ３２と同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。

【0068】

なお、トランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４は、ＯＳトランジスタとしなくてもよい。例えば、トランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４として、Ｓｉトランジスタとすることができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコン等を用いることができる。

【0069】

また、図１に図示しているトランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４の一部、または全部をｐチャネル型トランジスタに置き換えてもよい。なお、トランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４の一部、または全部をｐチャネル型トランジスタに置き換える場合、トランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４が所望の動作をするように、必要に応じて配線が与える電圧等を変更してもよい。

【0070】

なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４だけに限定されない。例えば、明細書の他の箇所に記載されているトランジスタ、または他の図面に図示されているトランジスタについても同様に構造、極性等を変更してもよい。

【0071】

次いで、参照セル２１（１）および演算セル３１（１）に接続される配線ＷＳＬ、配線ＸＣＬ、および配線ＷＣＬについて説明する。

【0072】

配線ＷＳＬには、スイッチとして機能するトランジスタ２２およびトランジスタ３２のオンまたはオフを制御する信号が与えられる。配線ＷＳＬは、参照セル２１（１）および演算セル３１（１）にデータを書き込む際の書き込みワード線として機能する。ここで、配線ＸＣＬあるいは配線ＷＣＬに、所望のデータに応じた電流を流すことにより、参照セル２１（１）あるいは演算セル３１（１）にデータが書き込まれる。また、配線ＸＣＬあるいは配線ＷＣＬに、所望のデータに応じた電位を与えることにより、参照セル２１（１）あるいは演算セル３１（１）にデータが書き込まれる。データは、トランジスタ２２をオンにすることで参照セル２１（１）に書き込まれ、トランジスタ３２をオンにすることで演算セル３１（１）に書き込まれる。トランジスタ２２およびトランジスタ３２は、配線ＷＳＬをＨレベル（高レベル電位）とすることでオンにすることができる。また、トランジスタ２２をオフにすることで参照セル２１（１）にデータが保持され、トランジスタ３２をオフにすることで演算セル３１（１）にデータが保持される。トランジスタ２２およびトランジスタ３２は、配線ＷＳＬをＬレベル（低レベル電位）とすることでオフにすることができる。

【0073】

配線ＷＣＬは、演算セル３１（１）に対して、重みデータ（第１データ、第１入力データともいう）に応じた量の電流（重み電流あるいは電流Ｉ_Ｗｕｔ）を流す機能、または演算セル３１（１）に保持された電位に応じて電流を流すための定電位を与える機能、を有する。

【0074】

配線ＸＣＬは、参照セル２１（１）および演算セル３１（１）に対して、参照データに応じた電流量（参照電流あるいは電流Ｉ_Ｘｕｔ）、または入力データ（第２データ、第２入力データともいう）に応じた電流量（入力電流あるいは電流Ｉ_Ｘ）を流す機能を有する。

【0075】

図１Ｂは、本発明の一態様である半導体装置１０Ｂ１を説明するための図である。半導体装置１０Ｂ１は、半導体装置１０Ａ１が有するトランジスタ２２のバックゲートに対するゲート絶縁層、およびトランジスタ３２のバックゲートに対するゲート絶縁層が、強誘電性を有し得る材料を有するとしている。

【0076】

本明細書等の回路図において、トランジスタのバックゲートに対するゲート絶縁層が、強誘電性を有し得る材料を有することを、当該バックゲートに斜線を加えることにより示している。

【0077】

本明細書等において、強誘電性とは、電圧を印加して分極させた後に電圧の印加を停止しても、分極の状態を保つ性質を示す。また、常誘電性とは、電圧を印加して分極させた後に電圧の印加を停止すると、分極の状態が維持されず消滅する性質を示す。

【0078】

強誘電性を有し得る材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯ_Ｘ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）等。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）等。）を添加した材料、等が挙げられる。また、強誘電性を有し得る材料として、ＰｂＴｉＯ_Ｘ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、等のペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有し得る材料としては、例えば、上記に列挙した材料から選ばれた複数の材料、または、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯ_Ｘ、および酸化ハフニウムに元素Ｊ１を添加した材料等は、成膜条件だけでなく、各種プロセス等によっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を有し得る材料と呼んでいる。

【0079】

中でも強誘電性を有し得る材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有し得ることができるため、好ましい。

【0080】

また、強誘電性を有し得る材料の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは、１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。また、強誘電性を有し得る材料としてＨｆＺｒＯ_Ｘを用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。

【0081】

また、熱ＡＬＤ法を用いて、強誘電性を有し得る材料を成膜する場合、炭化水素（Ｈｙｄｒｏ Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料をプリカーサとして用いると好適である。強誘電性を有し得る材料中に、水素、および炭素のいずれか一方または双方が含まれる場合、強誘電性を有し得る材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有し得る材料中の、水素、および炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を有し得る材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯ_ｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ_４、および／またはＺｒＣｌ_４を用いればよい。

【0082】

また、熱ＡＬＤ法を用いて、強誘電性を有し得る材料を成膜する場合、酸化剤としてはＨ_２ＯまたはＯ_３を用いることができる。ただし、熱ＡＬＤ法の酸化剤は、これに限定されない。例えば、熱ＡＬＤ法の酸化剤は、Ｏ_２、Ｏ_３、Ｎ_２Ｏ、ＮＯ_２、Ｈ_２Ｏ、およびＨ_２Ｏ_２の中から選ばれるいずれか一または複数を含んでもよい。

【0083】

また、強誘電性を有し得る材料の結晶構造は、特に限定されない。例えば、強誘電性を有し得る材料の結晶構造としては、立方晶系、正方晶系、直方晶系、および単斜晶系の中から選ばれるいずれか一または複数とすればよい。特に強誘電性を有し得る材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を有し得る材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。

【0084】

常誘電性を有し得る材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン等を用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。

【0085】

半導体装置１０Ｂ１では、トランジスタ２２のバックゲートの電位を制御することにより、当該バックゲートに対するゲート絶縁層の分極状態を制御することができる。これにより、トランジスタ２２のしきい値電圧を制御することができる。同様に、トランジスタ３２のバックゲートの電位を制御することにより、当該バックゲートに対するゲート絶縁層の分極状態を制御し、これによりトランジスタ３２のしきい値電圧を制御することができる。

【0086】

また、半導体装置１０Ｂ１では、トランジスタ２２またはトランジスタ３２のバックゲートに対するゲート絶縁層を分極させた後、当該バックゲートへの電位の供給を停止しても、当該ゲート絶縁層は分極の状態を保つことができる。よって、トランジスタ２２およびトランジスタ３２のバックゲートに電位を供給し続ける必要がない。よって、半導体装置１０Ｂ１は、低消費電力の半導体装置とすることができる。

【0087】

図２Ａは、本発明の一態様である半導体装置１０Ａ２を説明するための図である。なお、以降に示す半導体装置１０Ａ２の説明において、半導体装置１０Ａ１と同様の構成等については説明を省略する場合がある。

【0088】

半導体装置１０Ａ２は、参照セル２１（２）および演算セル３１（２）を有する。参照セル２１（２）は、参照セル２１（１）と同様に、トランジスタ２２、トランジスタ２４、および容量２５を有する。演算セル３１（２）は、演算セル３１（１）と同様に、トランジスタ３２、トランジスタ３４、および容量３５を有する。

【0089】

トランジスタ２２のゲートは、配線ＷＳＬと電気的に接続される。トランジスタ２２のソースまたはドレインの一方は、トランジスタ２４のソースまたはドレインの一方、および配線ＸＣＬと電気的に接続される。トランジスタ２２のソースまたはドレインの他方は、トランジスタ２４のゲート、および容量２５の一方の電極と電気的に接続される。トランジスタ２２は、データ書き込み時にオン状態として基準電位を参照セル２１（２）内の保持ノード（トランジスタ２４のゲート）に書き込み、オフ状態とすることで基準電位を参照セル２１（２）内に保持することができる。なおトランジスタ２４のゲート、トランジスタ２２のソースまたはドレインの他方、および容量２５の一方の電極が接続されるノードは、保持ノードともいう。保持ノードは、トランジスタ２４を流れる電流に応じた電位に設定することができる。

【0090】

トランジスタ２４のソースまたはドレインの他方、および容量２５の他方の電極は、低電源電位（例えばグラウンド電位）等の定電位を与える配線に接続される。当該グラウンド電位を与える配線は、トランジスタ２４のソースとドレインとの間に電流を流すための配線として機能する。また、トランジスタ２４のバックゲートは、配線ＸＣＬと電気的に接続される。

【0091】

次いで演算セル３１（２）内の接続関係について説明する。

【0092】

トランジスタ３２のゲートは、配線ＷＳＬと電気的に接続される。トランジスタ３２のソースまたはドレインの一方は、トランジスタ３４のソースまたはドレインの一方および配線ＷＣＬと電気的に接続される。トランジスタ３２のソースまたはドレインの他方は、トランジスタ３４のゲートおよび容量３５の一方の電極と電気的に接続される。トランジスタ３２は、データ書き込み時にオン状態とすることで重みデータに応じた電圧を演算セル３１（２）内に書き込み、オフ状態とすることで重みデータに応じた電圧を演算セル３１（２）内に保持することができる。なおトランジスタ３４のゲート、トランジスタ３２のソースまたはドレインの他方、および容量３５の一方の電極が接続されるノードは、保持ノードともいう。

【0093】

トランジスタ３４のソースまたはドレインの他方は、低電源電位（例えばグラウンド電位）等の定電位を与える配線に接続される。当該グラウンド電位を与える配線は、トランジスタ３４のソースとドレインとの間に電流を流すための配線として機能する。また、トランジスタ３４のバックゲートは、配線ＸＣＬと電気的に接続される。

【0094】

次いで参照セル２１（２）および演算セル３１（２）が有するトランジスタについて説明する。

【0095】

トランジスタ２２およびトランジスタ３２は、オフ状態とすることで、トランジスタ２４のゲートおよびトランジスタ３４のゲートの電位を保持する機能を有する。具体的には、トランジスタ２２を介してトランジスタ２４のゲートに与えられる基準電位を保持する機能を有する。また、トランジスタ３２を介してトランジスタ３４のゲートに与えられるデータに応じた電位を保持する機能を有する。

【0096】

前述のように、ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。よって、トランジスタ２２および／またはトランジスタ３２として、ＯＳトランジスタを用いることにより、トランジスタ２２および／またはトランジスタ３２のリーク電流を抑えることができるため、半導体装置１０Ａ２の消費電力を低減することができる。具体的には、トランジスタ２４のゲートおよびトランジスタ３４のゲートのそれぞれに保持した電位の変動を非常に小さくすることができるため、当該電位のリフレッシュ動作を少なくすることができる。また、リフレッシュ動作を少なくすることによって、半導体装置１０Ａ２の消費電力を低減することができる。また、保持ノードから配線ＷＣＬ、または配線ＸＣＬへのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できる。

【0097】

図２Ｂは、本発明の一態様である半導体装置１０Ｂ２を説明するための図である。半導体装置１０Ｂ２は、半導体装置１０Ａ２が有するトランジスタ２２のバックゲートに対するゲート絶縁層、およびトランジスタ３２のバックゲートに対するゲート絶縁層が、強誘電性を有し得る材料を有するとしている。

【0098】

図３Ａは、本発明の一態様である半導体装置１０Ａ３を説明するための図である。なお、以降に示す半導体装置１０Ａ３の説明において、半導体装置１０Ａ１と同様の構成等については説明を省略する場合がある。

【0099】

半導体装置１０Ａ３は、参照セル２１（３）および演算セル３１（３）を有する。参照セル２１（３）は、参照セル２１（１）と同様に、トランジスタ２２、トランジスタ２４、および容量２５を有する。演算セル３１（３）は、演算セル３１（１）と同様に、トランジスタ３２、トランジスタ３４、および容量３５を有する。トランジスタ２２、トランジスタ２４、トランジスタ３２、およびトランジスタ３４は、それぞれゲートと、バックゲートと、を有する。

【0100】

トランジスタ２２のゲートは、配線ＷＳＬと電気的に接続される。トランジスタ２２のソースまたはドレインの一方は、トランジスタ２４のソースまたはドレインの一方、および配線ＸＣＬと電気的に接続される。トランジスタ２２のソースまたはドレインの他方は、トランジスタ２４のバックゲート、および容量２５の一方の電極と電気的に接続される。トランジスタ２２は、データ書き込み時にオン状態として基準電位を参照セル２１（３）内の保持ノード（トランジスタ２４のバックゲート）に書き込み、オフ状態とすることで基準電位を参照セル２１（３）内に保持することができる。なおトランジスタ２４のバックゲート、トランジスタ２２のソースまたはドレインの他方、および容量２５の一方の電極が接続されるノードは、保持ノードともいう。保持ノードは、トランジスタ２４を流れる電流に応じた電位に設定することができる。

【0101】

トランジスタ２４のソースまたはドレインの他方、および容量２５の他方の電極は、低電源電位（例えばグラウンド電位）等の定電位を与える配線に接続される。当該グラウンド電位を与える配線は、トランジスタ２４のソースとドレインとの間に電流を流すための配線として機能する。また、トランジスタ２４のゲートは、配線ＸＣＬと電気的に接続される。

【0102】

次いで演算セル３１（３）内の接続関係について説明する。

【0103】

トランジスタ３２のゲートは、配線ＷＳＬと電気的に接続される。トランジスタ３２のソースまたはドレインの一方は、トランジスタ３４のソースまたはドレインの一方および配線ＷＣＬと電気的に接続される。トランジスタ３２のソースまたはドレインの他方は、トランジスタ３４のバックゲートおよび容量３５の一方の電極と電気的に接続される。トランジスタ３２は、データ書き込み時にオン状態とすることで重みデータに応じた電圧を演算セル３１（３）内に書き込み、オフ状態とすることで重みデータに応じた電圧を演算セル３１（３）内に保持することができる。なおトランジスタ３４のバックゲート、トランジスタ３２のソースまたはドレインの他方、および容量３５の一方の電極が接続されるノードは、保持ノードともいう。

【0104】

トランジスタ３４のソースまたはドレインの他方は、低電源電位（例えばグラウンド電位）等の定電位を与える配線に接続される。当該グラウンド電位を与える配線は、トランジスタ３４のソースとドレインとの間に電流を流すための配線として機能する。また、トランジスタ３４のゲートは、配線ＸＣＬと電気的に接続される。

【0105】

次いで参照セル２１（３）および演算セル３１（３）が有するトランジスタについて説明する。

【0106】

トランジスタ２２およびトランジスタ３２は、オフ状態とすることで、トランジスタ２４のバックゲートおよびトランジスタ３４のバックゲートの電位を保持する機能を有する。具体的には、トランジスタ２２を介してトランジスタ２４のバックゲートに与えられる基準電位を保持する機能を有する。また、トランジスタ３２を介してトランジスタ３４のバックゲートに与えられるデータに応じた電位を保持する機能を有する。

【0107】

前述のように、ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。よって、トランジスタ２２および／またはトランジスタ３２として、ＯＳトランジスタを用いることにより、トランジスタ２２および／またはトランジスタ３２のリーク電流を抑えることができるため、半導体装置１０Ａ３の消費電力を低減することができる。具体的には、トランジスタ２４のバックゲートおよびトランジスタ３４のバックゲートのそれぞれに保持した電位の変動を非常に小さくすることができるため、当該電位のリフレッシュ動作を少なくすることができる。また、リフレッシュ動作を少なくすることによって、半導体装置１０Ａ３の消費電力を低減することができる。また、保持ノードから配線ＷＣＬ、または配線ＸＣＬへのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できる。

【0108】

図３Ｂは、本発明の一態様である半導体装置１０Ｂ３を説明するための図である。半導体装置１０Ｂ３は、半導体装置１０Ａ３が有するトランジスタ２２のバックゲートに対するゲート絶縁層、およびトランジスタ３２のバックゲートに対するゲート絶縁層が、強誘電性を有し得る材料を有するとしている。

【0109】

図４Ａは、本発明の一態様である半導体装置１０Ｃ１を説明するための図であり、図５Ａは、本発明の一態様である半導体装置１０Ｃ２を説明するための図であり、図６Ａは、本発明の一態様である半導体装置１０Ｃ３を説明するための図である。半導体装置１０Ｃ１は、半導体装置１０Ａ１が有するトランジスタ２２のバックゲート、およびトランジスタ３２のバックゲートが、回路ＨＣと電気的に接続されるとしている。また、半導体装置１０Ｃ２は、半導体装置１０Ａ２が有するトランジスタ２２のバックゲート、およびトランジスタ３２のバックゲートが、回路ＨＣと電気的に接続されるとしている。半導体装置１０Ｃ３は、半導体装置１０Ａ３が有するトランジスタ２２のバックゲート、およびトランジスタ３２のバックゲートが、回路ＨＣと電気的に接続されるとしている。

【0110】

回路ＨＣは、トランジスタ２２のバックゲートの電位、およびトランジスタ３２のバックゲートの電位を保持するための、保持回路としての機能を有する。回路ＨＣは、トランジスタＭ１と、トランジスタＭ２と、容量Ｃ１と、容量ＦＥＣ１と、を有する。トランジスタＭ１、およびトランジスタＭ２は、それぞれゲートと、バックゲートと、を有する。

【0111】

トランジスタＭ１、およびトランジスタＭ２のそれぞれは、ＯＳトランジスタであることが好ましい。前述のように、ＯＳトランジスタは、オフ電流が極めて小さい。よって、トランジスタＭ１、およびトランジスタＭ２としてＯＳトランジスタを用いることで、トランジスタ２２のバックゲートの電位、およびトランジスタ３２のバックゲートの電位を長時間保持することができる。

【0112】

容量ＦＥＣ１は、誘電体として強誘電性を有し得る材料を有する容量である。本明細書等では、強誘電性を有し得る材料を誘電体として用いた容量を強誘電キャパシタと呼称する。

【0113】

なお、本明細書等において、強誘電キャパシタ（例えば、容量ＦＥＣ１）の回路記号は、図４Ａ、図５Ａ、および図６Ａのとおり、容量の回路記号に斜線を加えたものとしている。また、別の回路記号としては、図４Ｂ、図５Ｂ、および図６Ｂのとおり、容量の回路記号において、互いに平行である２本の線の間に複数の斜線を加えたものとしてもよい。

【0114】

回路ＨＣは、参照セル２１、および演算セル３１と電気的に接続される。具体的には、トランジスタ２２のバックゲート、およびトランジスタ３２のバックゲートは、トランジスタＭ１のソースまたはドレインの一方、トランジスタＭ１のバックゲート、およびトランジスタＭ２のソースまたはドレインの一方と電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、配線ＶＩＬと電気的に接続される。トランジスタＭ１のゲートは、容量ＦＥＣ１の一方の電極と電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、容量ＦＥＣ１の他方の電極、および容量Ｃ１の一方の電極と電気的に接続される。トランジスタＭ２のゲートは、配線ＶＧＬと電気的に接続される。容量Ｃ１の他方の電極は、配線ＶＣＬと電気的に接続される。

【0115】

本明細書等において、トランジスタＭ１のゲートと、容量ＦＥＣ１の一方の電極と、の電気的な接続点をノードＮ１と呼称する。また、容量ＦＥＣ１の他方の電極と、容量Ｃ１の一方の電極と、トランジスタＭ２のソースまたはドレインの他方と、の電気的な接続点をノードＮ２と呼称する。さらに、トランジスタＭ１のソースまたはドレインの一方と、トランジスタＭ１のバックゲートと、トランジスタＭ２のソースまたはドレインの一方と、の電気的な接続点をノードＮＢＧと呼称する。つまり、ノードＮＢＧの電位を、トランジスタ２２のバックゲート、およびトランジスタ３２のバックゲートに与える電位とすることができる。

【0116】

なお、ノードＮ１は、トランジスタＭ１のゲートおよび容量ＦＥＣ１の一方の電極以外の回路素子、端子、配線等に電気的に接続されていないため、電圧源等からノードＮ１に電圧が直接入力されることはない。そのため、ノードＮ１は、フローティング状態となっている。ノードＮ１の初期電位は、半導体装置の作製時（具体的には、例えば、回路ＨＣの形成時等）に決めることができる。

【0117】

配線ＶＩＬは、定電位を与える配線として機能する。当該定電位としては、例えば、トランジスタ２２、およびトランジスタ３２のしきい値電圧をプラス側にシフトさせる場合には、低レベル電位、接地電位、負電位等とすることができる。また、例えば、トランジスタ２２、およびトランジスタ３２のしきい値電圧をマイナス側にシフトさせる場合には、高レベル電位、正電位等とすることができる。

【0118】

配線ＶＣＬは、容量ＦＥＣ１に含まれる強誘電性を有し得る材料を分極させるための電位を与えるための配線として機能する。例えば、当該材料が分極することによって当該材料内に生じる電場の方向を、容量ＦＥＣ１の一方の電極から他方の電極への向きとする場合、当該電位としては、正電位等にすればよい。また、例えば、当該材料が分極することによって当該材料内に生じる電場の方向を、容量ＦＥＣ１の他方の電極から一方の電極への向きとする場合、当該電位としては、負電位等にすればよい。また、配線ＶＣＬには、容量ＦＥＣ１に含まれる強誘電性を有し得る材料を分極させない程度の電位を供給してもよい。

【0119】

配線ＶＧＬは、トランジスタＭ２のオン状態とオフ状態との切り替えを制御するための信号電位を供給する配線として機能する。例えば、配線ＶＧＬの電位を高レベル電位とすることで、トランジスタＭ２をオン状態にすることができ、配線ＶＧＬの電位を低レベル電位とすることで、トランジスタＭ２をオフ状態にすることができる。

【0120】

次いで参照セル２１、演算セル３１を複数備えた構成について、図７Ａおよび図７Ｂを参照して説明する。図７Ａはデータ書き込み時の動作の概要を表し、図７Ｂは、データ読出し時の動作の概要を表している。

【0121】

図７Ａ、図７Ｂでは、複数の参照セル２１＿１乃至２１＿ｍ（図１Ａ等の参照セル２１に相当）を備えた参照セル部２０、複数の演算セル３１＿１，１乃至３１＿ｍ，ｎ（図１Ａ等の演算セル３１に相当）を備えた演算セル部３０を備える。また図７Ａ、図７Ｂでは、複数の配線ＸＣＬを配線ＸＣＬ＿１乃至ＸＣＬ＿ｍとして図示している。また図７Ａ、図７Ｂでは、複数の配線ＷＣＬを配線ＷＣＬ＿１乃至ＷＣＬ＿ｎとして図示している。なおｍおよびｎは共に１以上の整数である。

【0122】

なお、図７Ａ、図７Ｂでは、参照セル部２０および演算セル部３０が有するセルが、行方向にｎ＋１個、列方向にｍ個、マトリクス状に配置されている。参照セル部２０および演算セル部３０が有するセルは、行方向に２個以上、列方向に１個以上、マトリクス状に配置されている構成であればよい。

【0123】

図７Ａおよび図７Ｂでは、説明のため、参照セル２１および演算セル３１を簡略化して図示している。参照セル部２０における参照セル２１の端子Ｃ_Ｐは、図１Ａ等の容量２５の一方の電極、図２Ａ等のトランジスタ２４のバックゲート、または図３Ａ等のトランジスタ２４のゲートに相当する。参照セル部２０における参照セル２１の端子Ｔ_Ｗは、図１Ａ、図２Ａ、および図３Ａ等のトランジスタ２２のソースまたはドレインの一方、およびトランジスタ２４のソースまたはドレインの一方が接続される端子に相当する。演算セル部３０における演算セル３１の端子Ｃ_Ｐは、図１Ａ等の容量３５の一方の電極、図２Ａ等のトランジスタ３４のバックゲート、または図３Ａ等のトランジスタ３４のゲートに相当する。演算セル部３０における演算セル３１の端子Ｔ_Ｘは、図１Ａ、図２Ａ、および図３Ａ等のトランジスタ３２のソースまたはドレインの一方およびトランジスタ３４のソースまたはドレインの一方が接続される端子に相当する。

【0124】

図７Ａに示すデータ書き込み時の動作では、各行の参照セル２１に電流Ｉ_Ｘｕｔを流す。各行に与える電流は、規格化された電流Ｉ_Ｘｕｔであり、それぞれ等しい。電流Ｉ_Ｘｕｔは、参照データに応じた電流量（参照電流）に相当する。各行の演算セル３１には、容量を介して接続されているため、電流は流れない。参照セル２１では、流れる電流に応じた電圧が保持されるよう動作する。

【0125】

また図７Ａに示すデータ書き込み時の動作では、各列の演算セルに電流Ｉ_Ｗ１乃至Ｉ_Ｗｎ（Ｉ_Ｗ）を流す。各列に与える電流は、規格化された電流Ｉ_Ｗｕｔに重みデータｗを乗じた電流量に相当する（Ｉ_Ｗ＝ｗＩ_Ｗｕｔ）。電流Ｉ_Ｗ１乃至Ｉ_Ｗｎはそれぞれ列ごとに異なる場合もある。

【0126】

図７Ｂに示すデータ読出し時の動作では、各行の参照セル２１に電流Ｉ_Ｘ１乃至Ｉ_Ｘｍ（Ｉ_ｘ）を流す。各行に与える電流Ｉ_Ｘ１乃至Ｉ_Ｘｍは、規格化された電流Ｉ_Ｘｕｔに入力データｘを乗じた電流量に相当する（Ｉ_Ｘ＝ｘＩ_Ｘｕｔ）。電流Ｉ_Ｘ１乃至Ｉ_Ｘｍはそれぞれ行ごとに異なる場合もある。なお電流Ｉ_Ｘｕｔは、電流Ｉ_Ｗｕｔと等しいことが好ましい。

【0127】

図７Ｂに示すデータ読出し時の動作では、電流Ｉ_Ｘ１乃至Ｉ_Ｘｍによって参照セル２１に保持された電圧が昇圧される。この昇圧に応じて配線ＸＣＬ＿１乃至ＸＣＬ＿ｍも昇圧するため、演算セル３１では容量３５の容量結合により保持している電圧が昇圧される。そして配線ＷＣＬ＿１乃至ＷＣＬ＿ｎの電位を、電圧Ｖｄに設定する。このときトランジスタ３４を流れる電流Ｉ_ｒは、データ書き込み時に演算セル３１に保持した電流値（Ｉ_ｗ）と、データ読出し時に参照セル２１に流した電流値（Ｉ_ｘ）と、の積に相当する（電流Ｉ_ｒ１１乃至Ｉ_ｒｍｎ）。各列を流れる電流Ｉ_ｒ１１乃至Ｉ_ｒｍの和を見積もることで、入力データと重みデータの積和の演算結果に相当するデータを出力することができる。

【0128】

なお参照セル部２０が有するセルのそれぞれに含まれているトランジスタ２２、およびトランジスタ２４のサイズ（例えば、チャネル長、チャネル幅、トランジスタの構成等）は互いに等しいことが好ましい。また、演算セル部３０が有するセルのそれぞれに含まれているトランジスタ３２、およびトランジスタ３４のサイズは互いに等しいことが好ましい。また、トランジスタ２２とトランジスタ３２のサイズは互いに等しいことが好ましい。また、トランジスタ２４とトランジスタ３４のサイズは互いに等しいことが好ましい。

【0129】

トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、参照セル２１＿１，１乃至参照セル２１＿ｍ，ｎのそれぞれに含まれているトランジスタ２２のサイズを等しくし、参照セル２１＿１，１乃至参照セル２１＿ｍ，ｎのそれぞれに含まれているトランジスタ２４のサイズを等しくすることによって、参照セル２１＿１，１乃至参照セル２１＿ｍ，ｎのそれぞれは、互いに条件が同一である場合において、ほぼ同じ動作を行うことができる。ここで条件が同一であるとは、例えば、トランジスタ２２のソース、ドレイン、ゲート等への入力電位、トランジスタ２４のソース、ドレイン、ゲート等への入力電位、参照セル２１＿１，１乃至参照セル２１＿ｍ，ｎのそれぞれに保持される電圧等が等しいことを指す。また、演算セル３１＿１乃至演算セル３１＿ｍのそれぞれに含まれているトランジスタ３２のサイズを等しくし、演算セル３１＿１乃至演算セル３１＿ｍのそれぞれに含まれているトランジスタ３４のサイズを等しくすることによって、例えば、演算セル３１＿１乃至演算セル３１＿ｍは、動作、および当該動作の結果をほぼ同一にすることができる。互いに条件が同一である場合において、ほぼ同じ動作を行うことができる。ここで条件が同一であるとは、例えば、トランジスタ３２のソース、ドレイン、ゲート等への入力電位、トランジスタ３４のソース、ドレイン、ゲート等への入力電位、演算セル３１＿１乃至演算セル３１＿ｍのそれぞれに保持される電圧等が等しいことを指す。

【0130】

データ書き込み時の参照セル２１（１）および演算セル３１（１）の動作について、図８Ａを参照して説明する。

【0131】

配線ＷＳＬをＨレベルとし、トランジスタ２２およびトランジスタ３２をオン状態（ＯＮ）とする。配線ＸＣＬに参照電流にあたる電流Ｉ_Ｘｕｔを流す。また配線ＷＣＬには電流Ｉ_Ｗを流す。電流Ｉ_Ｗは、重みデータｗに規格化された電流Ｉ_Ｗｕｔを乗じた電流（図中、Ｉ_ｗ＝ｗＩ_Ｗｕｔ）に相当する。

【0132】

参照セル２１（１）において、トランジスタ２２をオン状態とする。トランジスタ２４のバックゲートが電気的に接続される保持ノードの電位は、トランジスタ２４のしきい値電圧がＶ_ｔｈ１となるような電位となる。これにより、トランジスタ２４は、電流Ｉ_Ｘｕｔの電流をトランジスタ２４のソース－ドレイン間に流すことができる。具体的には、トランジスタ２４のソース－ドレイン間に流れる電流がＩ_Ｘｕｔとなるように、トランジスタ２４のしきい値電圧を設定することができる。本明細書等では、このような動作を「参照セル２１（１）のトランジスタ２４のソース－ドレイン間に流れる電流をＩ_Ｘｕｔに設定する（プログラミングする）」等と表す場合がある。

【0133】

演算セル３１（１）において、トランジスタ３２をオン状態とする。トランジスタ３４のバックゲートが電気的に接続される保持ノードの電位は、トランジスタ３４のしきい値電圧がＶ_ｔｈ２となるような電位となる。これにより、演算セル３１（１）のトランジスタ３４のソース－ドレイン間に流れる電流がＩ_ｗに設定される。具体的には、トランジスタ３４のソース－ドレイン間に流れる電流がＩ_ｗとなるように、トランジスタ３４のしきい値電圧が設定される。

【0134】

データ書き込み時に配線ＸＣＬを介して参照セル２１（１）に与える電流Ｉ_Ｘｕｔは、式（２）で表すことができる。ここで、トランジスタ２４のゲート、およびトランジスタ２４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0135】

【数2】

【0136】

データ書き込み時に配線ＷＣＬを介して演算セル３１（１）に与える電流Ｉ_Ｗは、式（３）で表すことができる。ここで、トランジスタ３４のゲート、およびトランジスタ３４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0137】

【数3】

【0138】

式（３）に示すように、電流Ｉ_ｗは、重みデータｗと、規格化された電流Ｉ_Ｗｕｔの積で表すことができる。

【0139】

データ読出し時の参照セル２１（１）および演算セル３１（１）の動作について、図８Ｂを参照して説明する。なお、データ書き込み時とデータ読出し時の間の期間において、設定された電流を保持する期間を設けることができる。設定された電流を保持する期間では、トランジスタ２２およびトランジスタ３２をオフ状態（ＯＦＦ）とする。トランジスタ２２およびトランジスタ３２は、ＯＳトランジスタとすることで設定された電流に相当する保持ノードの電位を保持し続けることができる。

【0140】

参照セル２１（１）において、配線ＷＳＬをＬレベルとし、トランジスタ２２をオフ状態（ＯＦＦ）とする。配線ＸＣＬに入力電流にあたる電流Ｉ_ｘを流す。電流Ｉ_Ｘは、入力データｘに規格化された電流Ｉ_ｘｕｔを乗じた電流（図中、Ｉ_Ｘ＝ｘＩ_ｘｕｔ）に相当する。トランジスタ２４のバックゲートが電気的に接続される保持ノードの電位は、トランジスタ２４を電流Ｉ_Ｘが流れることで、容量２５を介した容量結合により変動し、これによりトランジスタ２４のしきい値電圧がＶ_ｔｈ１＋ΔＶ_ｔｈと変動する。これとともに、配線ＸＣＬの電位も変動する。

【0141】

演算セル３１（１）において、配線ＷＳＬをＬレベルとし、トランジスタ３２をオフ状態（ＯＦＦ）とする。そのため、演算セル３１（１）の保持ノードは電気的に浮遊状態（フローティング）にある。参照セル２１（１）の動作による配線ＸＣＬの電位の変動に伴う容量３５の容量結合によって、演算セル３１（１）の保持ノードの電位が変動し、トランジスタ３４のしきい値電圧がＶ_ｔｈ２＋ΔＶ_ｔｈと変動する。これにより、トランジスタ３４のソース－ドレイン間に電流Ｉ_ｒが流れる。

【0142】

データ読出し時に配線ＸＣＬを介して参照セル２１（１）に与える電流Ｉ_Ｘは、式（４）で表すことができる。ここで、トランジスタ２４のゲート、およびトランジスタ２４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0143】

【数4】

【0144】

式（４）中、入力データｘは、式（５）で表すことができる。

【0145】

【数5】

【0146】

式（４）、式（５）から、電流Ｉ_Ｘは、入力データｘと、規格化された電流Ｉ_Ｘｕｔの積で表すことができる。

【0147】

データ読出し時に配線ＷＣＬは、各行の演算セル３１（１）に電流が流れるよう電圧Ｖ_ｄに設定する。そして、演算セル３１（１）のトランジスタ３４のしきい値電圧がＶ_ｔｈ２＋ΔＶ_ｔｈに変化することで、トランジスタ３４を流れる電流Ｉ_ｒは、式（６）で表すことができる。ここで、トランジスタ３４のゲート、およびトランジスタ３４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0148】

【数6】

【0149】

式（３）、式（５）から式（６）におけるＩ_ｒは、重みデータｗと入力データｘの積に相当する電流と見積もることができる。各行の演算セル３１（１）に流れる電流は、足し合わせることができるため、配線ＷＣＬに流れる電流を外部に出力することで、重みデータｗと入力データｘに応じた積和演算処理の演算結果に応じた信号を出力することができる。

【0150】

データ書き込み時の参照セル２１（２）および演算セル３１（２）の動作について、図９Ａを参照して説明する。なお、以下の動作の説明において、トランジスタ２４のバックゲートに与えられる電位と、トランジスタ３４のバックゲートに与えられる電位と、が等しい場合、トランジスタ２４のしきい値電圧と、トランジスタ３４のしきい値電圧と、は等しいものとする。

【0151】

配線ＷＳＬをＨレベルとし、トランジスタ２２およびトランジスタ３２をオン状態（ＯＮ）とする。配線ＸＣＬに参照電流にあたる電流Ｉ_Ｘｕｔを流す。また配線ＷＣＬには電流Ｉ_Ｗを流す。前述のように、電流Ｉ_Ｗは、重みデータｗに規格化された電流Ｉ_Ｗｕｔを乗じた電流（図中、Ｉ_ｗ＝ｗＩ_Ｗｕｔ）に相当する。

【0152】

参照セル２１（２）において、トランジスタ２２をオン状態とする。トランジスタ２４のゲートが電気的に接続される保持ノードの電位は、Ｖ_ｇ１となる。また、トランジスタ２４のバックゲートの電位は、トランジスタ２４のしきい値電圧がＶ_ｔｈ１となるような電位となる。以上により、トランジスタ２４は、電流Ｉ_Ｘｕｔの電流をトランジスタ２４のソース－ドレイン間に流すことができる。

【0153】

演算セル３１（２）において、トランジスタ３２をオン状態とする。トランジスタ３４のゲートが電気的に接続される保持ノードの電位は、Ｖ_ｇ２となる。また、トランジスタ３４のバックゲートの電位は、トランジスタ３４のしきい値電圧がＶ_ｔｈ２となるような電位となる。以上により、演算セル３１（２）のトランジスタ３４のソース－ドレイン間に流れる電流がＩ_ｗに設定される。

【0154】

データ書き込み時に配線ＸＣＬを介して参照セル２１（２）に与える電流Ｉ_Ｘｕｔは、式（７）で表すことができる。ここで、トランジスタ２４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0155】

【数7】

【0156】

データ書き込み時に配線ＷＣＬを介して演算セル３１（２）に与える電流Ｉ_Ｗは、式（８）で表すことができる。ここで、トランジスタ３４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0157】

【数8】

【0158】

式（８）に示すように、電流Ｉ_ｗは、重みデータｗと、規格化された電流Ｉ_Ｗｕｔの積で表すことができる。

【0159】

データ読出し時の参照セル２１（２）および演算セル３１（２）の動作について、図９Ｂを参照して説明する。

【0160】

参照セル２１（２）において、配線ＷＳＬをＬレベルとし、トランジスタ２２をオフ状態（ＯＦＦ）とする。配線ＸＣＬに入力電流にあたる電流Ｉ_ｘを流す。前述のように、電流Ｉ_Ｘは、入力データｘに規格化された電流Ｉ_ｘｕｔを乗じた電流（図中、Ｉ_Ｘ＝ｘＩ_ｘｕｔ）に相当する。トランジスタ２４のバックゲートの電位は、トランジスタ２４を電流Ｉ_Ｘが流れることで、トランジスタ２４のしきい値電圧がＶ_ｔｈ１＋ΔＶ_ｔｈとなるような電位に変動する。これとともに、配線ＸＣＬの電位も変動する。

【0161】

演算セル３１（２）において、配線ＷＳＬをＬレベルとし、トランジスタ３２をオフ状態（ＯＦＦ）とする。参照セル２１（２）の動作による配線ＸＣＬの電位の変動に伴い、トランジスタ３４のバックゲートの電位も変動し、トランジスタ３４のしきい値電圧がＶ_ｔｈ２＋ΔＶ_ｔｈと変動する。これにより、トランジスタ３４のソース－ドレイン間に電流Ｉ_ｒが流れる。

【0162】

データ読出し時に配線ＸＣＬを介して参照セル２１（２）に与える電流Ｉ_Ｘは、式（９）で表すことができる。ここで、トランジスタ２４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0163】

【数9】

【0164】

式（９）中、入力データｘは、式（１０）で表すことができる。

【0165】

【数10】

【0166】

式（９）、式（１０）から、電流Ｉ_Ｘは、入力データｘと、規格化された電流Ｉ_Ｘｕｔの積で表すことができる。

【0167】

データ読出し時に配線ＷＣＬは、各行の演算セル３１（２）に電流が流れるよう電圧Ｖ_ｄに設定する。そして、演算セル３１（２）のトランジスタ３４のしきい値電圧がＶ_ｔｈ２＋ΔＶ_ｔｈに変化することで、演算セル３１（２）のトランジスタ３４を流れる電流Ｉ_ｒは、式（１１）で表すことができる。ここで、トランジスタ３４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0168】

【数11】

【0169】

式（８）、式（１０）から式（１１）におけるＩ_ｒは、重みデータｗと入力データｘの積に相当する電流と見積もることができる。各行の演算セル３１（２）に流れる電流は、足し合わせることができるため、配線ＷＣＬに流れる電流を外部に出力することで、重みデータｗと入力データｘに応じた積和演算処理の演算結果に応じた信号を出力することができる。

【0170】

データ書き込み時の参照セル２１（３）および演算セル３１（３）の動作について、図１０Ａを参照して説明する。

【0171】

配線ＷＳＬをＨレベルとし、トランジスタ２２およびトランジスタ３２をオン状態（ＯＮ）とする。配線ＸＣＬに参照電流にあたる電流Ｉ_Ｘｕｔを流す。また配線ＷＣＬには電流Ｉ_Ｗを流す。前述のように、電流Ｉ_Ｗは、重みデータｗに規格化された電流Ｉ_Ｗｕｔを乗じた電流（図中、Ｉ_ｗ＝ｗＩ_Ｗｕｔ）に相当する。

【0172】

参照セル２１（３）において、トランジスタ２２をオン状態とする。トランジスタ２４のバックゲートが電気的に接続される保持ノードの電位は、トランジスタ２４のしきい値電圧がＶ_ｔｈ１となるような電位となる。また、トランジスタ２４のゲートの電位は、Ｖ_ｇとなる。以上により、トランジスタ２４は、電流Ｉ_Ｘｕｔの電流をトランジスタ２４のソース－ドレイン間に流すことができる。具体的には、トランジスタ２４のゲートの電位がＶ_ｇである場合にトランジスタ２４のソース－ドレイン間に流れる電流がＩ_Ｘｕｔとなるように、トランジスタ２４のしきい値電圧を設定することができる。

【0173】

演算セル３１（３）において、トランジスタ３２をオン状態とする。トランジスタ３４のバックゲートが電気的に接続される保持ノードの電位は、トランジスタ２４のしきい値電圧がＶ_ｔｈ２となるような電位となる。また、トランジスタ３４のゲートの電位は、Ｖ_ｇとなる。以上により、演算セル３１（３）のトランジスタ３４のソース－ドレイン間に流れる電流がＩ_ｗに設定される。具体的には、トランジスタ３４のゲートの電位がＶ_ｇである場合にトランジスタ３４のソース－ドレイン間に流れる電流がＩ_ｗとなるように、トランジスタ３４のしきい値電圧が設定される。

【0174】

データ書き込み時に配線ＸＣＬを介して参照セル２１（３）に与える電流Ｉ_Ｘｕｔは、式（１２）で表すことができる。ここで、トランジスタ２４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0175】

【数12】

【0176】

データ書き込み時に配線ＷＣＬを介して演算セル３１（３）に与える電流Ｉ_Ｗは、式（１３）で表すことができる。ここで、トランジスタ３４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0177】

【数13】

【0178】

式（１３）に示すように、電流Ｉ_ｗは、重みデータｗと、規格化された電流Ｉ_Ｗｕｔの積で表すことができる。

【0179】

データ読出し時の参照セル２１（３）および演算セル３１（３）の動作について、図１０Ｂを参照して説明する。

【0180】

参照セル２１（３）において、配線ＷＳＬをＬレベルとし、トランジスタ２２をオフ状態（ＯＦＦ）とする。配線ＸＣＬに入力電流にあたる電流Ｉ_ｘを流す。前述のように、電流Ｉ_Ｘは、入力データｘに規格化された電流Ｉ_ｘｕｔを乗じた電流（図中、Ｉ_Ｘ＝ｘＩ_ｘｕｔ）に相当する。トランジスタ２４のゲートの電位は、トランジスタ２４を電流Ｉ_ｘが流れることでＶ_ｇ＋ΔＶ_ｇと変動するとともに、配線ＸＣＬの電位もつれて変動する。

【0181】

演算セル３１（３）において、配線ＷＳＬをＬレベルとし、トランジスタ３２をオフ状態（ＯＦＦ）とする。参照セル２１（３）の動作による配線ＸＣＬの電位の変動に伴い、トランジスタ３４のゲートの電位も変動し、Ｖ_ｇ＋ΔＶ_ｇとなる。トランジスタ３４のゲートの電位がＶ_ｇ＋ΔＶ_ｇと変動することで、演算セル３１（３）のトランジスタ３４のソース－ドレイン間に電流Ｉ_ｒが流れる。

【0182】

データ読出し時に配線ＸＣＬを介して参照セル２１（３）に与える電流Ｉ_Ｘは、式（１４）で表すことができる。ここで、トランジスタ２４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0183】

【数14】

【0184】

式（１４）中、入力データｘは、式（１５）で表すことができる。

【0185】

【数15】

【0186】

式（１４）、式（１５）から、電流Ｉ_Ｘは、入力データｘと、規格化された電流Ｉ_Ｘｕｔの積で表すことができる。

【0187】

データ読出し時に配線ＷＣＬは、各行の演算セル３１（３）に電流が流れるよう電圧Ｖ_ｄに設定する。そして、演算セル３１（３）が有するトランジスタ３４のゲートの電位がＶ_ｇ＋ΔＶ_ｇに変化することで、演算セル３１（３）のトランジスタ３４を流れる電流Ｉ_ｒは、式（１６）で表すことができる。ここで、トランジスタ３４のソースまたはドレインの他方には、グラウンド電位が与えられるものとする。

【0188】

【数16】

【0189】

式（１３）、式（１５）から式（１６）におけるＩ_ｒは、重みデータｗと入力データｘの積に相当する電流と見積もることができる。各行の演算セル３１（３）に流れる電流は、足し合わせることができるため、配線ＷＣＬに流れる電流を外部に出力することで、重みデータｗと入力データｘに応じた積和演算処理の演算結果に応じた信号を出力することができる。

【0190】

以下では、半導体装置１０Ｃ１、半導体装置１０Ｃ２、および半導体装置１０Ｃ３が有する回路ＨＣの動作例を説明する。図１１Ａは、回路ＨＣの動作例を示すタイミングチャートであり、時刻Ｔ１１から時刻Ｔ１６までの間、およびその近傍の時刻における、配線ＶＣＬ、配線ＶＧＬ、配線ＶＩＬ、ノードＮ１、ノードＮ２、およびノードＮＢＧのそれぞれの電位の変化を示している。特に、図１１Ａでは、容量ＦＥＣ１への電位の書き込みの動作例を示している。また、図１１Ａにおいて、高レベル電位は“Ｈｉｇｈ”と表記し、低レベル電位は“Ｌｏｗ”と表記している。

【0191】

時刻Ｔ１１から時刻Ｔ１２までの間では、回路ＨＣに電気的に接続されている配線ＶＣＬ、配線ＶＧＬ、および配線ＶＩＬのそれぞれに、初期状態としての電位が与えられる。具体的には、例えば、配線ＶＣＬには電位Ｖ_ＦＣ１が与えられ、配線ＶＧＬには高レベル電位が与えられ、配線ＶＩＬには電位Ｖ_ＩＮ１が与えられている。なお、Ｖ_ＦＣ１は、一例として、正電位、高レベル電位、接地電位等とすることができ、Ｖ_ＩＮ１は、一例として、正電位、高レベル電位、接地電位等とすることができる。

【0192】

また、ノードＮ１の電位Ｖ_１１は、ノードＮ２の電位Ｖ_２１よりも低い電位であるとする。なお、容量ＦＥＣ１の第１端子と第２端子との間の電圧はＶ_１１－Ｖ_１２となるが、当該電圧では、容量ＦＥＣ１に含まれる強誘電性を有し得る誘電体で分極は起こらないものとする。また、時刻Ｔ１１から時刻Ｔ１２までの間において、容量ＦＥＣ１に含まれる強誘電性を有し得る誘電体で分極が起こらない範囲であれば、ノードＮ１の電位Ｖ_１１は、ノードＮ２の電位Ｖ_２１よりも低い電位でなく、電位Ｖ_２１と等しい電位、または電位Ｖ_２１よりも高い電位としてもよい。

【0193】

トランジスタＭ２のゲートには、配線ＶＧＬからの高レベル電位が与えられているため、トランジスタＭ２はオン状態となる。そのため、ノードＮ２とノードＮＢＧとの間は導通状態となり、ノードＮＢＧの電位Ｖ_ＢＧ１は、ノードＮ２の電位Ｖ_２１とほぼ等しくなる。

【0194】

時刻Ｔ１２から時刻Ｔ１３までの間では、配線ＶＧＬに低レベル電位が与えられる。これにより、トランジスタＭ２のゲートには配線ＶＧＬからの低レベル電位が与えられるため、トランジスタＭ２はオフ状態となる。

【0195】

また、トランジスタＭ２がオフ状態になることによって、ノードＮ２は、フローティング状態となる。

【0196】

時刻Ｔ１３から時刻Ｔ１４までの間では、配線ＶＣＬが与えている電位Ｖ_ＦＣ１が電位Ｖ_ＦＣ２に変化する。電位Ｖ_ＦＣ２は、Ｖ_ＦＣ１よりも低い電位であって、容量ＦＥＣ１に含まれている強誘電性を有し得る誘電体で分極が起こる程度の電位とする。

【0197】

ノードＮ２はフローティング状態であるため、配線ＶＣＬが与える電位がＶ_ＦＣ１からＶ_ＦＣ２に変化することで、容量Ｃ１における容量結合によって、その電圧変化に応じてノードＮ２の電位も変化する。本動作例では、時刻Ｔ１３から時刻Ｔ１４までの間において、ノードＮ２の電位は、Ｖ_２１からＶ_２２に変化するものとする。なお、電位Ｖ_ＦＣ２は、Ｖ_ＦＣ１よりも低い電位であるため、電位Ｖ_２２は、Ｖ_２１よりも低い電位となる。

【0198】

また、ノードＮ１もフローティング状態であるため、ノードＮ２の電位がＶ_２１からＶ_２２に変化することで、容量ＦＥＣ１における容量結合によって、その電圧変化に応じてノードＮ１の電位も変化する。但し、ノードＮ１と配線ＶＩＬとの間には、トランジスタＭ１のゲート－第１端子間におけるゲート容量が存在し、また、ノードＮ１とノードＮＢＧとの間には、トランジスタＭ１のゲート－第２端子間におけるゲート容量が存在するため、ノードＮ１における電圧変化は、ノードＮ２の電圧変化Ｖ_２１－Ｖ_２２よりも小さくなる場合がある。このとき、ノードＮ１の電位は、Ｖ_１１からＶ_１２に変化するものとする。

【0199】

このとき、容量ＦＥＣ１の第１端子と第２端子との間の電圧は、Ｖ_１２－Ｖ_２２となり、容量ＦＥＣ１において、容量ＦＥＣ１に含まれている強誘電性を有し得る誘電体で分極が起こるものとする。つまり、このタイミングで容量ＦＥＣ１への書き込み動作が行われるものとする。

【0200】

また、配線ＶＩＬが与える電位Ｖ_ＩＮ１を正電位、高レベル電位等として、配線ＶＩＬからトランジスタＭ１に電位Ｖ_ＩＮ１を与えることによって、トランジスタＭ１のゲート－第１端子間を介して、ノードＮ１の電位を昇圧させることができる場合がある。これにより、容量ＦＥＣ１の第１端子と第２端子との間の電圧Ｖ_１２－Ｖ_２２を高くすることができ、容易に、容量ＦＥＣ１に含まれている強誘電性を有し得る誘電体に分極を起こすことができる場合がある。

【0201】

時刻Ｔ１４から時刻Ｔ１５までの間では、配線ＶＣＬが与えている電位Ｖ_ＦＣ２がＶ_ＦＣ１に変化する。つまり、時刻Ｔ１４から時刻Ｔ１５までの間における配線ＶＣＬが与える電位は、時刻Ｔ１３よりも前の時刻において配線ＶＣＬが与える電位と等しいものとする。

【0202】

ノードＮ２は、時刻Ｔ１２以降では、フローティング状態となっているため、配線ＶＣＬが与えている電位Ｖ_ＦＣ２がＶ_ＦＣ１に変化することで、ノードＮ２の電位はＶ_２２からＶ_２１に戻る。

【0203】

ノードＮ２の電位がＶ_２２からＶ_２１に変化することで、容量ＦＥＣ１の容量結合によって、ノードＮ１の電位Ｖ_１２も変化する。なお、時刻Ｔ１３から時刻Ｔ１４までの間の動作によって、容量ＦＥＣ１に含まれる強誘電性を有し得る誘電体では分極が生じているため、ノードＮ１の電位は、元の電位Ｖ_１１に戻らず、電位Ｖ_１２よりも高くかつ電位Ｖ_１１よりも低い電位となる。本動作例では、時刻Ｔ１４から時刻Ｔ１５までの間において、ノードＮ１の電位は、電位Ｖ_１２から電位Ｖ_１３に変化するものとする。

【0204】

なお、電位Ｖ_１３は、電位Ｖ_２１、および電位Ｖ_ＩＮ１よりも低い電位とする。ここで、トランジスタＭ１のゲート－ソース間電圧Ｖ_１３－Ｖ_ＩＮ１は、トランジスタＭ１のしきい値電圧よりも低くなるものとし、トランジスタＭ１はオフ状態になるものとする。

【0205】

時刻Ｔ１５から時刻Ｔ１６までの間では、配線ＶＧＬに高レベル電位が与えられる。これにより、トランジスタＭ２のゲートには配線ＶＧＬからの高レベル電位が与えられるため、トランジスタＭ２はオン状態となる。

【0206】

上記の動作によって、容量ＦＥＣ１への電位の書き込みを行うことができる。

【0207】

図１１Ｂは、回路ＨＣの動作例を示すタイミングチャートであり、時刻Ｔ２１から時刻Ｔ２４までの間、およびその近傍の時刻における、配線ＶＣＬ、配線ＶＧＬ、配線ＶＩＬ、ノードＮ１、ノードＮ２、およびノードＮＢＧのそれぞれの電位の変化を示している。特に、図１１Ｂでは、トランジスタ２２およびトランジスタ３２のバックゲートへの電位の書き込みの動作例を示している。また、図１１Ｂにおいて、高レベル電位は“Ｈｉｇｈ”と表記し、低レベル電位は“Ｌｏｗ”と表記している。

【0208】

時刻Ｔ２１は、図１１Ａのタイミングチャートの時刻Ｔ１６以降の時刻とする。そのため、時刻Ｔ２１から時刻Ｔ２２までの間では、配線ＶＣＬには電位Ｖ_ＦＣ１が与えられ、配線ＶＧＬには高レベル電位が与えられ、配線ＶＩＬには電位Ｖ_ＩＮ１が与えられている。また、ノードＮ１の電位はＶ_１３となり、ノードＮ２の電位はＶ_２１となり、ノードＮＢＧは、Ｖ_ＢＧ１（＝Ｖ_２１）となっている。

【0209】

時刻Ｔ２２から時刻Ｔ２３までの間では、配線ＶＩＬが与えている電位Ｖ_ＩＮ１が電位Ｖ_ＩＮ２に変化する。なお、電位Ｖ_ＩＮ２は、Ｖ_ＩＮ１よりも低い電位である。また、電位Ｖ_ＩＮ２は、例えば、負電位、低レベル電位等とすることができる。

【0210】

トランジスタＭ１の第１端子には、配線ＶＩＬから電位Ｖ_ＩＮ２が与えられているため、トランジスタＭ１のゲート－ソース間電圧は、Ｖ_１３－Ｖ_ＩＮ２となる。ここで、Ｖ_１３－Ｖ_ＩＮ２は、トランジスタＭ１のしきい値電圧よりも高い電圧とする。

【0211】

Ｖ_１３－Ｖ_ＩＮ２をトランジスタＭ１のしきい値電圧よりも高い電圧とすることで、トランジスタＭ１はオン状態となる。また、配線ＶＧＬには高レベル電位が与えられていて、トランジスタＭ２もオン状態となっているため、配線ＶＩＬから、トランジスタＭ１、ノードＮＢＧ、およびトランジスタＭ２を介して、ノードＮ２に配線ＶＩＬからの電位が供給される。

【0212】

具体的には、ノードＮ２、およびノードＮＢＧのそれぞれの電位はＶ_２１から低下する。本動作例では、時刻Ｔ２２から時刻Ｔ２３までの間において、ノードＮ２、およびノードＮＢＧのそれぞれの電位は、Ｖ_２１から電圧ΔＶ_ＢＧだけ低下するものとする。また、ノードＮ２、およびノードＮＢＧのそれぞれの電位は、ΔＶ_ＢＧだけ低下して、Ｖ_ＢＧ２になるものとする。

【0213】

また、ノードＮ２の電位がＶ_２１からＶ_ＢＧ２に低下することで、容量ＦＥＣ１の容量結合によって、ノードＮ１の電位Ｖ_１３も低下する。なお、本動作例では、時刻Ｔ２２から時刻Ｔ２３までの間において、ノードＮ１の電位は、Ｖ_１３－αΔＶ_ＢＧになるものとする。なお、αは、容量ＦＥＣ１における容量結合係数とする。

【0214】

時刻Ｔ２３から時刻Ｔ２４までの間では、配線ＶＩＬが与えている電位Ｖ_ＩＮ２がＶ_ＩＮ１に変化する。つまり、時刻Ｔ２３から時刻Ｔ２４までの間における配線ＶＩＬが与える電位は、時刻Ｔ２２よりも前の時刻において配線ＶＩＬが与える電位と等しいものとする。

【0215】

このとき、トランジスタＭ１の第１端子には、配線ＶＩＬからの電位Ｖ_ＩＮ１が与えられているため、トランジスタＭ１のゲート－ソース間電圧は、Ｖ_１３－αΔＶ_ＢＧ－Ｖ_ＩＮ１となる。なお、Ｖ_１３－αΔＶ_ＢＧはＶ_１３よりも低い電位であり、Ｖ_１３はＶ_ＩＮ１よりも低い電位である。また、Ｖ_１３－Ｖ_ＩＮ１はトランジスタＭ１のしきい値電圧よりも低くなるため、Ｖ_１３－αΔＶ_ＢＧ－Ｖ_ＩＮ１もトランジスタＭ１のしきい値電圧よりも低くなる。これにより、時刻Ｔ２３から時刻Ｔ２４までの間では、トランジスタＭ１はオフ状態となる。

【0216】

上記の動作によって、回路ＨＣのノードＮＢＧに電圧Ｖ_ＢＧ２の書き込みを行うことができる。特に、Ｖ_ＩＮ２を負電位とすることで、Ｖ_ＢＧ２を負電位にすることができ、回路ＨＣのノードＮＢＧに、負電位としてＶＢＧ２を書き込むことができる。また、トランジスタＭ１のゲート－ソース間電圧をしきい値電圧よりも低くして、トランジスタＭ１をオフ状態にすることができるため、ノードＮＢＧの負電位Ｖ_ＢＧ２を長く保持することができる。これによって、トランジスタ２２およびトランジスタ３２のバックゲートに、長い時間、負電位Ｖ_ＢＧ２を与えることができる。また、状況に応じて、同様の動作を行って、ノードＮＢＧに保持されている負電位をリフレッシュしてもよい。

【0217】

次に、図１１Ｂの動作例の時刻Ｔ２４の後で、ノードＮＢＧの電位を書き換える場合の動作例について説明する。

【0218】

［ノードＮＢＧの電位を低下させる場合］
ノードＮＢＧの電位を低下させたい場合、例えば、図１２Ａに示すタイミングチャートのとおり、回路ＨＣを動作させればよい。図１２Ａのタイミングチャートは、時刻Ｔ３１から時刻Ｔ３４までの間、およびその近傍の時刻における、配線ＶＣＬ、配線ＶＧＬ、配線ＶＩＬ、ノードＮ１、ノードＮ２、およびノードＮＢＧのそれぞれの電位の変化を示している。また、図１２Ａにおいて、高レベル電位は“Ｈｉｇｈ”と表記し、低レベル電位は“Ｌｏｗ”と表記している。

【0219】

時刻Ｔ３１は、図１１Ｂのタイミングチャートの時刻Ｔ２４以降の時刻とする。そのため、時刻Ｔ３１から時刻Ｔ３２までの間では、配線ＶＣＬには電位Ｖ_ＦＣ１が与えられ、配線ＶＧＬには高レベル電位が与えられ、配線ＶＩＬには電位Ｖ_ＩＮ１が与えられている。また、ノードＮ１の電位はＶ_１３－αΔＶ_ＢＧとなり、ノードＮ２の電位はＶ_ＢＧ２となり、ノードＮＢＧは、Ｖ_ＢＧ２となっている。

【0220】

時刻Ｔ３２から時刻Ｔ３３までの間では、配線ＶＩＬが与えている電位Ｖ_ＩＮ１が電位Ｖ_ＩＮ３に変化する。なお、電位Ｖ_ＩＮ３は、Ｖ_ＩＮ２よりも低い電位である。また、電位Ｖ_ＩＮ３は、例えば、Ｖ_ＩＮ２よりも低い負電位、低レベル電位等とすることができる。

【0221】

トランジスタＭ１の第１端子には、配線ＶＩＬから電位Ｖ_ＩＮ３が与えられているため、トランジスタＭ１のゲート－ソース間電圧は、Ｖ_１３－Ｖ_ＩＮ３となる。ところで、Ｖ_１３－Ｖ_ＩＮ２は、トランジスタＭ１のしきい値電圧よりも高い電圧となっており、またＶ_ＩＮ３はＶ_ＩＮ２よりも低い電位であるため、Ｖ_１３－Ｖ_ＩＮ３もトランジスタＭ１のしきい値電圧よりも高い電圧となる。

【0222】

Ｖ_１３－Ｖ_ＩＮ３がトランジスタＭ１のしきい値電圧よりも高い電圧となっているため、トランジスタＭ１はオン状態となる。また、配線ＶＧＬには高レベル電位が与えられていて、トランジスタＭ２もオン状態となっているため、配線ＶＩＬから、トランジスタＭ１、ノードＮＢＧ、およびトランジスタＭ２を介して、ノードＮ２に配線ＶＩＬからの電位が供給される。

【0223】

具体的には、ノードＮ２、およびノードＮＢＧのそれぞれの電位はＶ_ＢＧ２から低下する。本動作例では、時刻Ｔ３２から時刻Ｔ３３までの間において、ノードＮ２、およびノードＮＢＧのそれぞれの電位は、Ｖ_ＢＧ２から電圧ΔＶ_ＢＧＮだけ低下するものとする。また、ノードＮ２、およびノードＮＢＧのそれぞれの電位は、ΔＶ_ＢＧＮだけ低下して、電位Ｖ_ＢＧ３になるものとする。

【0224】

また、ノードＮ２の電位がＶ_ＢＧ２からＶ_ＢＧ３に低下することで、容量ＦＥＣ１の容量結合によって、ノードＮ１の電位Ｖ_１３－αΔＶ_ＢＧも低下する。なお、本動作例では、時刻Ｔ３２から時刻Ｔ３３までの間において、ノードＮ１の電位は、Ｖ_１３－α（ΔＶ_ＢＧ＋ΔＶ_ＢＧＮ）になるものとする。

【0225】

時刻Ｔ３３から時刻Ｔ３４までの間では、配線ＶＩＬが与えている電位Ｖ_ＩＮ３がＶ_ＩＮ１に変化する。つまり、時刻Ｔ３３から時刻Ｔ３４までの間における配線ＶＣＬが与える電位は、時刻Ｔ３２よりも前の時刻において配線ＶＩＬが与える電位と等しいものとする。

【0226】

このとき、トランジスタＭ１の第１端子には、配線ＶＩＬからの電位Ｖ_ＩＮ１が与えられているため、トランジスタＭ１のゲート－ソース間電圧は、Ｖ_１３－α（ΔＶ_ＢＧ＋ΔＶ_ＢＧＮ）－Ｖ_ＩＮ１となる。なお、Ｖ_１３－α（ΔＶ_ＢＧ＋ΔＶ_ＢＧＮ）はＶ_１３よりも低い電位であり、Ｖ_１３はＶ_ＩＮ１よりも低い電位である。また、Ｖ_１３－Ｖ_ＩＮ１はトランジスタＭ１のしきい値電圧よりも低くなるため、Ｖ_１３－α（ΔＶ_ＢＧ＋ΔＶ_ＢＧＮ）－Ｖ_ＩＮ１もトランジスタＭ１のしきい値電圧よりも低くなる。これにより、時刻Ｔ３３から時刻Ｔ３４までの間では、トランジスタＭ１はオフ状態となる。

【0227】

図１２Ｂの動作例を、回路ＨＣに行わせることによって、図１１Ｂの動作例でノードＮＢＧに書き込まれた電圧を、より小さい電圧に書き換えることができる。

【0228】

［ノードＮＢＧの電位を上昇させる場合］
ノードＮＢＧの電位を上昇させたい場合、例えば、図１２Ｂに示すタイミングチャートのとおり、回路ＨＣを動作させればよい。図１２Ｂのタイミングチャートは、時刻Ｔ４１から時刻Ｔ４５までの間、およびその近傍の時刻における、配線ＶＣＬ、配線ＶＧＬ、配線ＶＩＬ、ノードＮ１、ノードＮ２、およびノードＮＢＧのそれぞれの電位の変化を示している。また、図１２Ｂにおいて、高レベル電位は“Ｈｉｇｈ”と表記し、低レベル電位は“Ｌｏｗ”と表記している。

【0229】

時刻Ｔ４１は、図１１Ｂのタイミングチャートの時刻Ｔ２４以降の時刻とする。そのため、時刻Ｔ４１から時刻Ｔ４２までの間では、配線ＶＣＬには電位Ｖ_ＦＣ１が与えられ、配線ＶＧＬには高レベル電位が与えられ、配線ＶＩＬには電位Ｖ_ＩＮ１が与えられている。また、ノードＮ１の電位はＶ_１３－αΔＶ_ＢＧとなり、ノードＮ２の電位はＶ_ＢＧ２となり、ノードＮＢＧは、Ｖ_ＢＧ２となっている。

【0230】

時刻Ｔ４２から時刻Ｔ４３までの間では、配線ＶＣＬが与えている電位Ｖ_ＦＣ１が電位Ｖ_ＦＣ３に変化する。なお、電位Ｖ_ＦＣ３は、Ｖ_ＦＣ１よりも高い電位である。

【0231】

ノードＮ２、およびノードＮＢＧがフローティング状態である場合、配線ＶＣＬが与える電位がＶ_ＦＣ１からＶ_ＦＣ３に変化することで、容量Ｃ１における容量結合によって、その電圧変化に応じてノードＮ２、およびノードＮＢＧの電位も変化する。本動作例では、時刻Ｔ４２から時刻Ｔ４３までの間において、ノードＮ２、およびノードＮＢＧのそれぞれの電位は、Ｖ_ＢＧ２から電圧ΔＶ_ＢＧＰだけ上昇するものとする。また、ノードＮ２、およびノードＮＢＧのそれぞれの電位は、ΔＶ_ＢＧＰだけ低下して、電位Ｖ_ＢＧ４になるものとする。

【0232】

また、ノードＮ１もフローティング状態であるため、ノードＮ２の電位がＶ_ＢＧ２からＶ_ＢＧ４に変化することで、容量ＦＥＣ１における容量結合によって、その電圧変化に応じてノードＮ１の電位も変化する。本動作例では、ノードＮ１の電位は、Ｖ_１３－αΔＶ_ＢＧからＶ_１３－α（ΔＶ_ＢＧ－ΔＶ_ＢＧＰ）に変化するものとする。

【0233】

なお、時刻Ｔ４２から時刻Ｔ４３までの間における、ノードＮ１とノードＮ２との間の電圧では、容量ＦＥＣ１に含まれている強誘電性を有し得る誘電体で分極の反転は起こらないものとする。言い換えると、配線ＶＣＬから与えられる、電位Ｖ_ＦＣ１から電位Ｖ_ＦＣ３に変化した電圧は、当該誘電体で分極の反転が起こらない程度の電圧とする。

【0234】

トランジスタＭ１の第１端子には、配線ＶＩＬからの電位Ｖ_ＩＮ１が与えられているため、トランジスタＭ１のゲート－ソース間電圧は、Ｖ_１３－α（ΔＶ_ＢＧ－ΔＶ_ＢＧＰ）－Ｖ_ＩＮ１となる。時刻Ｔ４１から時刻Ｔ４２までの間における、トランジスタＭ１のゲート－ソース間電圧はＶ_１３－αΔＶ_ＢＧ－Ｖ_ＩＮ１なので、時刻Ｔ４２から時刻Ｔ４３までの動作（配線ＶＣＬが与える電位がＶ_ＦＣ１からＶ_ＦＣ３への変化）によって、トランジスタＭ１のゲート－ソース間電圧は、ΔＶ_ＢＧＰだけ上昇したことになる。

【0235】

ここで、Ｖ_１３－α（ΔＶ_ＢＧ－ΔＶ_ＢＧＰ）－Ｖ_ＩＮ１は、トランジスタＭ１のしきい値電圧よりも小さいものとして、トランジスタＭ１はオフ状態とする。

【0236】

時刻Ｔ４３から時刻Ｔ４４までの間では、配線ＶＩＬが与えている電位Ｖ_ＩＮ１が電位Ｖ_ＩＮ４に変化する。なお、電位Ｖ_ＩＮ４は、Ｖ_ＩＮ１よりも低い電位であって、かつ電位Ｖ_ＩＮ２よりも高い電位である。また、電位Ｖ_ＩＮ４は、例えば、Ｖ_ＩＮ１よりも低く、且つＶ_ＩＮ２よりも高い負電位、低レベル電位等とすることができる。

【0237】

トランジスタＭ１の第１端子には、配線ＶＩＬからの電位Ｖ_ＩＮ４が与えられているため、トランジスタＭ１のゲート－ソース間電圧は、Ｖ_１３－α（ΔＶ_ＢＧ－ΔＶ_ＢＧＰ）－Ｖ_ＩＮ４となる。ここで、Ｖ_１３－α（ΔＶ_ＢＧ－ΔＶ_ＢＧＰ）－Ｖ_ＩＮ４は、トランジスタＭ１のしきい値電圧よりも高い電圧とする。

【0238】

Ｖ_１３－α（ΔＶ_ＢＧ－ΔＶ_ＢＧＰ）－Ｖ_ＩＮ４をトランジスタＭ１のしきい値電圧よりも高い電圧とすることで、トランジスタＭ１はオン状態となる。また、配線ＶＧＬには高レベル電位が与えられていて、トランジスタＭ２もオン状態となっているため、配線ＶＩＬから、トランジスタＭ１、ノードＮＢＧ、およびトランジスタＭ２を介して、ノードＮ２に配線ＶＩＬからの電位が供給される。

【0239】

具体的には、ノードＮ２、およびノードＮＢＧのそれぞれの電位はＶ_ＢＧ４から低下する。本動作例では、時刻Ｔ４３から時刻Ｔ４４までの間において、ノードＮ２、およびノードＮＢＧのそれぞれの電位は、Ｖ_ＢＧ４から電圧ΔＶ_ＢＧＱだけ低下するものとする。また、ノードＮ２、およびノードＮＢＧのそれぞれの電位は、ΔＶ_ＢＧＱだけ低下して、電位Ｖ_ＢＧ５になるものとする。

【0240】

また、ノードＮ２の電位がＶ_ＢＧ４からＶ_ＢＧ５に低下することで、容量ＦＥＣ１の容量結合によって、ノードＮ１の電位Ｖ_１３－α（ΔＶ_ＢＧＮ－ΔＶ_ＢＧＰ）も低下する。なお、本動作例では、時刻Ｔ４３から時刻Ｔ４４までの間において、ノードＮ１の電位は、Ｖ_１３－α（ΔＶ_ＢＧＮ－ΔＶ_ＢＧＰ＋ΔＶ_ＢＧＱ）になるものとする。

【0241】

時刻Ｔ４４から時刻Ｔ４５までの間では、配線ＶＩＬが与えている電位Ｖ_ＩＮ４がＶ_ＩＮ１に変化する。つまり、時刻Ｔ４４から時刻Ｔ４５までの間における配線ＶＩＬが与える電位は、時刻Ｔ４３よりも前の時刻において配線ＶＩＬが与える電位と等しいものとする。

【0242】

このとき、トランジスタＭ１の第１端子には、配線ＶＩＬからの電位Ｖ_ＩＮ１が与えられているため、トランジスタＭ１のゲート－ソース間電圧は、Ｖ_１３－α（ΔＶ_ＢＧＮ－ΔＶ_ＢＧＰ＋ΔＶ_ＢＧＱ）－Ｖ_ＩＮ１となる。なお、Ｖ_１３－α（ΔＶ_ＢＧＮ－ΔＶ_ＢＧＰ＋ΔＶ_ＢＧＱ）はＶ_１３よりも低い電位であり、Ｖ_１３はＶ_ＩＮ１よりも低い電位である。また、Ｖ_１３－Ｖ_ＩＮ１はトランジスタＭ１のしきい値電圧よりも低くなるため、Ｖ_１３－α（ΔＶ_ＢＧＮ－ΔＶ_ＢＧＰ＋ΔＶ_ＢＧＱ）－Ｖ_ＩＮ１もトランジスタＭ１のしきい値電圧よりも低くなる。これにより、時刻Ｔ４４から時刻Ｔ４５までの間では、トランジスタＭ１はオフ状態となる。

【0243】

上記の動作によって、回路ＨＣのノードＮＢＧに電圧Ｖ_ＢＧ２よりも高い電圧Ｖ_ＢＧ５を書き込むことができる。また、トランジスタＭ１がオフ状態なので、ノードＮＢＧの負電位Ｖ_ＢＧ５を長く保持することができ、これにより、トランジスタ２２およびトランジスタ３２のバックゲートに、長い時間、負電位Ｖ_ＢＧ５を与えることができる。

【0244】

図１２Ａ、および図１２Ｂのタイミングチャートの動作によって、回路ＨＣのノードＮＢＧに書き込まれている電圧Ｖ_ＢＧ２を別の電位に書き換えることができる。

【0245】

図１３は、参照セル２１（１）、および演算セル３１（１）を有する半導体装置１０Ｄ１を説明するための図であり、図１４は、参照セル２１（２）、および演算セル３１（２）を有する半導体装置１０Ｄ２を説明するための図であり、図１５は、参照セル２１（３）、および演算セル３１（３）を有する半導体装置１０Ｄ３を説明するための図である。半導体装置１０Ｄ１の参照セル２１（１）、半導体装置１０Ｄ２の参照セル２１（２）、および半導体装置１０Ｄ３の参照セル２１（３）は、トランジスタ２２、トランジスタ２４、および容量２５の他、トランジスタ２３を有する。また、半導体装置１０Ｄ１の演算セル３１（１）、半導体装置１０Ｄ２の演算セル３１（２）、および半導体装置１０Ｄ３の演算セル３１（３）は、トランジスタ３２、トランジスタ３４、および容量３５の他、トランジスタ３３を有する。

【0246】

トランジスタ２３のソースまたはドレインの一方は、トランジスタ２２のソースまたはドレインの一方、および配線ＸＣＬと電気的に接続される。トランジスタ２３のソースまたはドレインの他方は、トランジスタ２４のソースまたはドレインの一方と電気的に接続される。トランジスタ３３のソースまたはドレインの一方は、トランジスタ３２のソースまたはドレインの一方、および配線ＷＣＬと電気的に接続される。トランジスタ３３のソースまたはドレインの他方は、トランジスタ３４のソースまたはドレインの一方と電気的に接続される。トランジスタ２３のゲート、およびトランジスタ３３のゲートは、配線ＶＢＬと電気的に接続される。トランジスタ２３のバックゲート、およびトランジスタ３３のバックゲートには、低電源電位（例えばグラウンド電位）等の定電位を与えることができる。なお、トランジスタ２３のバックゲートの電位、およびトランジスタ３３のバックゲートの電位を変動させることができる構成としてもよい。

【0247】

配線ＶＢＬには、バイアス電位が与えられる。具体的には、配線ＶＢＬには、トランジスタ２３、およびトランジスタ３３を飽和領域で動作させるための電位が与えられる。これにより、トランジスタ２３、およびトランジスタ３３は、定電流源としての機能を有することができ、よってバイアストランジスタとしての機能を有することができる。以上より、トランジスタ２３、トランジスタ３３のゲートにバイアス電位を与えることで、トランジスタ２４のソースまたはドレインの一方の電位、およびトランジスタ３４のソースまたはドレインの一方の電位の変動を小さくすることができる。これにより、トランジスタ２４のしきい値電圧、およびトランジスタ３４のしきい値電圧が、ＤＩＢＬにより変動することを抑制することができる。以上により、演算によって得られるデータの精度を高めることができる。

【0248】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0249】

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置を適用可能な装置である、演算装置の一例について説明する。演算装置は、積和演算が可能な回路を有する。演算装置は、演算回路という場合がある。

【0250】

＜演算装置の構成例＞
図１６は、第１データと、第２データと、の積和演算を行う演算装置の構成例を示している。図１６に示す演算装置ＭＡＣ１は、各セルに保持した電位に応じた第１データ（重みデータ）と、入力された第２データ（入力データ）と、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、および第２データは、一例としては、アナログデータ、または多値のデータ（離散的なデータ）とすることができる。

【0251】

演算装置ＭＡＣ１は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＳＷＳ１と、回路ＳＷＳ２と、セルアレイＣＡと、変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎと、を有する。

【0252】

セルアレイＣＡは、演算セル３１＿１，１乃至演算セル３１＿ｍ，ｎと、参照セル２１＿１乃至参照セル２１＿ｍと、を有する。演算セル３１＿１，１乃至演算セル３１＿ｍ，ｎのそれぞれは、一例として、上記実施の形態で説明した演算セル３１と同様に、トランジスタ３２と、トランジスタ３４と、容量３５と、を有する。参照セル２１＿１乃至参照セル２１＿ｍのそれぞれは、一例として、上記実施の形態で説明した参照セル２１と同様に、トランジスタ２２と、トランジスタ２４と、容量２５と、を有する。なお以下の説明では、上記実施の形態１で説明した「ソースまたはドレインの一方」を「第１端子」、「ソースまたはドレインの他方」を「第２端子」として説明する場合がある。また、以下の説明では、容量の「一方の電極」を「第１端子」、「他方の電極」を「第２端子」として説明する場合がある。

【0253】

図１６では、演算セル３１＿１，１において、トランジスタ３２の第１端子と、トランジスタ３４のバックゲートと、容量３５の第１端子と、の接続箇所をノードＮＮ＿１１としている。同様に図１６では、演算セル３１＿１，ｎ、演算セル３１＿ｍ，１および演算セル３１＿ｍ，ｎにおいて、同様の接続箇所をノードＮＮ＿１ｎ、ノードＮＮ＿ｍ１およびノードＮＮ＿ｍｎとしている。同様に図１６では、参照セル２１＿１および参照セル２１＿ｍにおいて、同様の接続箇所をノードＮＮ＿ｒｅｆ１およびノードＮＮｒｅｆ＿ｍとしている。なお、ノードＮＮ＿１１乃至ノードＮＮ＿ｍｎ、およびノードＮＮｒｅｆ＿１乃至ノードＮＮｒｅｆ＿ｍは、それぞれのセルの保持ノードとして機能する。

【0254】

回路ＳＷＳ１は、一例として、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎを有する。トランジスタＦ３＿１の第１端子は、配線ＷＣＬ＿１に電気的に接続され、トランジスタＦ３＿１の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３＿１のゲートは、配線ＳＷＬ１に電気的に接続されている。トランジスタＦ３＿ｎの第１端子は、配線ＷＣＬ＿ｎに電気的に接続され、トランジスタＦ３＿ｎの第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３＿ｎのゲートは、配線ＳＷＬ１に電気的に接続されている。

【0255】

トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれとしては、例えば、セルアレイＣＡが有するトランジスタに適用できるトランジスタを用いることができる。特に、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれとしては、ＯＳトランジスタを用いることが好ましい。

【0256】

回路ＳＷＳ１は、回路ＷＣＳと、配線ＷＣＬ＿１乃至配線ＷＣＬ＿ｎのそれぞれと、の間を、導通状態または非導通状態にする回路として機能する。

【0257】

回路ＳＷＳ２は、一例として、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎを有する。トランジスタＦ４＿１の第１端子は、配線ＷＣＬ＿１に電気的に接続され、トランジスタＦ４＿１の第２端子は、変換回路ＩＴＲＺ＿１の入力端子に電気的に接続され、トランジスタＦ４＿１のゲートは、配線ＳＷＬ２に電気的に接続されている。トランジスタＦ４＿ｎの第１端子は、配線ＷＣＬ＿ｎに電気的に接続され、トランジスタＦ４＿ｎの第２端子は、変換回路ＩＴＲＺ＿ｎの入力端子に電気的に接続され、トランジスタＦ４＿ｎのゲートは、配線ＳＷＬ２に電気的に接続されている。

【0258】

トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれとしては、例えば、セルアレイＣＡが有するトランジスタに適用できるトランジスタを用いることができる。特に、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれとしては、ＯＳトランジスタを用いることが好ましい。

【0259】

回路ＳＷＳ２は、配線ＷＣＬ＿１と変換回路ＩＴＲＺ＿１との間、および配線ＷＣＬ＿ｎと変換回路ＩＴＲＺ＿ｎとの間を、導通状態または非導通状態にする機能を有する。

【0260】

回路ＷＣＳは、セルアレイＣＡが有するそれぞれのセルに格納するためのデータを供給する機能を有する。

【0261】

回路ＸＣＳは、配線ＸＣＬ＿１乃至配線ＸＣＬ＿ｍに電気的に接続されている。回路ＸＣＳは、セルアレイＣＡが有する参照セル２１＿１および参照セル２１＿ｍのそれぞれに対して、後述する参照データに応じた電流量の電流、または第２データに応じた電流量の電流を流す機能を有する。

【0262】

回路ＷＳＤは、配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍに電気的に接続されている。回路ＷＳＤは、演算セル３１＿１，１乃至演算セル３１＿ｍ，ｎに第１データを書き込む際に、配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍに所定の信号を供給することによって、第１データの書き込み先となるセルアレイＣＡの行を選択する機能を有する。具体的には、回路ＷＳＤは、トランジスタ２２、およびトランジスタ３２のオンまたはオフを制御する信号を生成し、当該信号をトランジスタ２２のゲート、およびトランジスタ３２のゲートに与える機能を有する。つまり、配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍは、書き込みワード線として機能する。

【0263】

また、回路ＷＳＤは、一例として、配線ＳＷＬ１と、配線ＳＷＬ２と、に電気的に接続されている。回路ＷＳＤは、配線ＳＷＬ１に所定の信号を供給することによって、回路ＷＣＳとセルアレイＣＡとの間を導通状態または非導通状態にする機能と、配線ＳＷＬ２に所定の信号を供給することによって、変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎとセルアレイＣＡとの間を導通状態または非導通状態にする機能と、を有する。

【0264】

変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎのそれぞれは、一例として、入力端子と、出力端子と、を有する。例えば、変換回路ＩＴＲＺ＿１の出力端子は、配線ＯＬ＿１に電気的に接続され、変換回路ＩＴＲＺ＿ｎの出力端子は、配線ＯＬ＿ｎに電気的に接続されている。

【0265】

変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎのそれぞれは、入力端子に電流が入力されることで、当該電流量に応じた電圧に変換して、出力端子から当該電圧を出力する機能を有する。当該電圧としては、例えば、アナログ電圧、デジタル電圧等とすることができる。また、変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎのそれぞれは、関数系の演算回路を有してもよい。この場合、例えば、変換された電圧を用いて、当該演算回路によって関数の演算を行って、演算の結果を配線ＯＬ＿１乃至配線ＯＬ＿ｎに出力してもよい。

【0266】

特に、階層型のニューラルネットワークの演算を行う場合、上述した関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数等を用いることができる。

【0267】

＜＜回路ＷＣＳ、回路ＸＣＳ＞＞
ここでは、回路ＷＣＳ、および回路ＸＣＳの具体例について説明する。

【0268】

初めに、回路ＷＣＳについて説明する。図１７Ａは、回路ＷＣＳの一例を示したブロック図である。なお、図１７Ａには、回路ＷＣＳの周辺の回路との電気的な接続を示すため、回路ＳＷＳ１、トランジスタＦ３、配線ＳＷＬ１、配線ＷＣＬも図示している。また、トランジスタＦ３は、図１６の演算装置ＭＡＣ１に含まれているトランジスタＦ３＿１乃至トランジスタＦ３＿ｎのいずれか一であり、配線ＷＣＬは、図１６の演算装置ＭＡＣ１に含まれている配線ＷＣＬ＿１乃至配線ＷＣＬ＿ｎのいずれか一である。

【0269】

図１７Ａに示す回路ＷＣＳは、一例として、スイッチＳＷＷを有する。スイッチＳＷＷの第１端子は、トランジスタＦ３の第２端子に電気的に接続され、スイッチＳＷＷの第２端子は、配線ＶＩＮＩＬ１に電気的に接続されている。配線ＶＩＮＩＬ１は、配線ＷＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、高レベル電位等とすることができる。なお、スイッチＳＷＷは、配線ＷＣＬに初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。

【0270】

スイッチＳＷＷとしては、例えば、アナログスイッチまたはトランジスタ等の電気的なスイッチ等を適用することができる。なお、スイッチＳＷＷとして、例えば、トランジスタを適用する場合、当該トランジスタは、例えば、セルアレイＣＡが有するトランジスタに適用できるトランジスタを用いることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。

【0271】

また、図１７Ａの回路ＷＣＳは、一例として、複数の電流源ＣＳを有する。具体的には、回路ＷＣＳはＫビット（２^Ｋ値）（Ｋは１以上の整数）の第１データを電流として出力する機能を有し、この場合、回路ＷＣＳは、２^Ｋ－１個の電流源ＣＳを有する。なお、回路ＷＣＳは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｋビット目の値に相当する情報を電流として出力する電流源ＣＳを２^Ｋ－１個有する。

【0272】

図１７Ａにおいて、それぞれの電流源ＣＳは、端子Ｔ１と、端子Ｔ２と、を有する。それぞれの電流源ＣＳの端子Ｔ１は、回路ＳＷＳ１が有するトランジスタＦ３の第２端子に電気的に接続されている。また、１個の電流源ＣＳの端子Ｔ２は配線ＤＷ＿１に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ＿２に電気的に接続され、２^Ｋ－１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＷ＿Ｋに電気的に接続されている。

【0273】

回路ＷＣＳが有する複数の電流源ＣＳは、それぞれ同一の定電流Ｉ_Ｗｕｔを端子Ｔ１から出力する機能を有する。定電流Ｉ_Ｗｕｔは、実施の形態１で説明した規格化された電流Ｉ_Ｗｕｔに相当する。なお、実際には、演算装置ＭＡＣ１の作製段階において、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が現れることがある。そのため、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流Ｉ_Ｗｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＷＣＳに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流Ｉ_Ｗｕｔの誤差は無いものとして説明する。

【0274】

配線ＤＷ＿１乃至配線ＤＷ＿Ｋは、電気的に接続されている電流源ＣＳから定電流Ｉ_Ｗｕｔを出力するための制御信号を送信する配線として機能する。具体的には、例えば、配線ＤＷ＿１に高レベル電位が与えられているとき、配線ＤＷ＿１に電気的に接続されている電流源ＣＳは、定電流としてＩ_ＷｕｔをトランジスタＦ３の第２端子に流し、また、配線ＤＷ＿１に低レベル電位が与えられているとき、配線ＤＷ＿１に電気的に接続されている電流源ＣＳは、Ｉ_Ｗｕｔを出力しない。

【0275】

配線ＤＷ＿１に電気的に接続されている１個の電流源ＣＳが流す電流は、１ビット目の値に相当し、配線ＤＷ＿２に電気的に接続されている２個の電流源ＣＳが流す電流は、２ビット目の値に相当し、配線ＤＷ＿Ｋに電気的に接続されているＫ個の電流源ＣＳが流す電流は、Ｋビット目の値に相当する。

【0276】

なお、図１７ＡではＫが３以上の整数である場合の回路ＷＣＳを図示しているが、Ｋが１である場合は、図１７Ａの回路ＷＣＳを、配線ＤＷ＿２乃至配線ＤＷ＿Ｋに電気的に接続されている電流源ＣＳを設けない構成にすればよい。また、Ｋが２である場合は、図１７Ａの回路ＷＣＳを、配線ＤＷ＿３乃至配線ＤＷ＿Ｋに電気的に接続されている電流源ＣＳを設けない構成にすればよい。

【0277】

次に、電流源ＣＳの具体的な構成例について説明する。

【0278】

図１８Ａに示す電流源ＣＳ１は、図１７Ａの回路ＷＣＳに含まれる電流源ＣＳに適用できる回路であって、電流源ＣＳ１は、トランジスタＴｒ１と、トランジスタＴｒ２と、を有する。

【0279】

トランジスタＴｒ１の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ１のゲートと、トランジスタＴｒ１のバックゲートと、トランジスタＴｒ２の第１端子と、に電気的に接続されている。トランジスタＴｒ２の第２端子は、端子Ｔ１に電気的に接続され、トランジスタＴｒ２のゲートは、端子Ｔ２に電気的に接続されている。また、端子Ｔ２は、配線ＤＷに電気的に接続されている。

【0280】

配線ＤＷは、図１７Ａの配線ＤＷ＿１乃至配線ＤＷ＿Ｋのいずれか一である。

【0281】

配線ＶＤＤＬは、定電位を与える配線として機能する。当該定電位としては、例えば、高レベル電位とすることができる。

【0282】

配線ＶＤＤＬが与える定電位を高レベル電位としたとき、トランジスタＴｒ１の第１端子には高レベル電位が入力される。また、トランジスタＴｒ１の第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、トランジスタＴｒ１の第１端子はドレインとして機能し、トランジスタＴｒ１の第２端子はソースとして機能する。また、トランジスタＴｒ１のゲートと、トランジスタＴｒ１の第２端子と、は、電気的に接続されているため、トランジスタＴｒ１のゲート－ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ１のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ１の第１端子－第２端子間には、サブスレッショルド領域の電流範囲の電流（ドレイン電流）が流れる。当該電流の量としては、トランジスタＴｒ１がＯＳトランジスタである場合、例えば、１．０×１０^－８Ａ以下であることが好ましく、また、１．０×１０^－１２Ａ以下であることがより好ましく、また、１．０×１０^－１５Ａ以下であることがより好ましい。また、例えば、当該電流はゲート－ソース間電圧に対して指数関数的に増大する範囲内であることがより好ましい。つまり、トランジスタＴｒ１は、サブスレッショルド領域で動作するときの電流範囲の電流を流すための電流源として機能する。なお、当該電流は上述したＩ_Ｗｕｔ、または後述するＩ_Ｘｕｔに相当する。

【0283】

トランジスタＴｒ２は、スイッチング素子として機能する。ところで、トランジスタＴｒ２の第１端子の電位がトランジスタＴｒ２の第２端子の電位よりも高い場合、トランジスタＴｒ２の第１端子はドレインとして機能し、トランジスタＴｒ２の第２端子はソースとして機能する。また、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ２の第２端子と、は、電気的に接続されているため、バックゲート－ソース間電圧は０Ｖとなる。このため、トランジスタＴｒ２のしきい値電圧が適切な範囲内である場合、トランジスタＴｒ２のゲートに高レベル電位が入力されることで、トランジスタＴｒ２はオン状態となるものとし、トランジスタＴｒ２のゲートに低レベル電位が入力されることで、トランジスタＴｒ２はオフ状態となるものとする。具体的には、トランジスタＴｒ２がオン状態のとき、上述したサブスレッショルド領域の電流範囲の電流がトランジスタＴｒ１の第２端子から端子Ｔ１に流れ、トランジスタＴｒ２がオフ状態のとき、当該電流はトランジスタＴｒ１の第２端子から端子Ｔ１に流れないものとする。

【0284】

なお、図１７Ａの回路ＷＣＳに含まれる電流源ＣＳに適用できる回路は、図１８Ａの電流源ＣＳ１に限定されない。例えば、電流源ＣＳ１は、トランジスタＴｒ２のバックゲートとトランジスタＴｒ２の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートは別の配線に電気的に接続されている構成としてもよい。このような構成例を図１８Ｂに示す。図１８Ｂに示す電流源ＣＳ２は、トランジスタＴｒ２のバックゲートが配線ＶＴＨＬに電気的に接続されている構成となっている。電流源ＣＳ２は、配線ＶＴＨＬが外部回路等と電気的に接続されることで、当該外部回路等によって配線ＶＴＨＬに所定の電位を与えて、トランジスタＴｒ２のバックゲートに当該所定の電位を与えることができる。これにより、トランジスタＴｒ２のしきい値電圧を変動させることができる。特に、トランジスタＴｒ２のしきい値電圧を高くすることによって、トランジスタＴｒ２のオフ電流を小さくすることができる。

【0285】

また、例えば、電流源ＣＳ１は、トランジスタＴｒ１のバックゲートとトランジスタＴｒ１の第２端子とが電気的に接続されている構成となっているが、トランジスタＴｒ２のバックゲートと第２端子との間は容量によって電圧を保持する構成としてもよい。このような構成例を図１８Ｃに示す。図１８Ｃに示す電流源ＣＳ３は、トランジスタＴｒ１、およびトランジスタＴｒ２に加えて、トランジスタＴｒ３と、容量Ｃ６と、を有する。電流源ＣＳ３は、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとが容量Ｃ６を介して電気的に接続されている点と、トランジスタＴｒ１のバックゲートとトランジスタＴｒ３の第１端子とが電気的に接続されている点で電流源ＣＳ１と異なる。また、電流源ＣＳ３は、トランジスタＴｒ３の第２端子が配線ＶＴＬに電気的に接続され、トランジスタＴｒ３のゲートが配線ＶＷＬに電気的に接続されている構成となっている。電流源ＣＳ３は、配線ＶＷＬに高レベル電位を与えて、トランジスタＴｒ３をオン状態にすることによって、配線ＶＴＬとトランジスタＴｒ１のバックゲートとの間を導通状態にすることができる。このとき、配線ＶＴＬからトランジスタＴｒ１のバックゲートに所定の電位を入力することができる。そして、配線ＶＷＬに低レベル電位を与えて、トランジスタＴｒ３をオフ状態にすることによって、容量Ｃ６により、トランジスタＴｒ１の第２端子とトランジスタＴｒ１のバックゲートとの間の電圧を保持することができる。つまり、配線ＶＴＬがトランジスタＴｒ１のバックゲートに与える電圧を定めることによって、トランジスタＴｒ１のしきい値電圧を変動させることができ、かつトランジスタＴｒ３と容量Ｃ６とによって、トランジスタＴｒ１のしきい値電圧を固定することができる。

【0286】

また、例えば、図１７Ａの回路ＷＣＳに含まれる電流源ＣＳに適用できる回路としては、図１８Ｄに示す電流源ＣＳ４としてもよい。電流源ＣＳ４は、図１８Ｃの電流源ＣＳ３において、トランジスタＴｒ２のバックゲートをトランジスタＴｒ２の第２端子でなく、配線ＶＴＨＬに電気的に接続した構成となっている。つまり、電流源ＣＳ４は、図１８Ｂの電流源ＣＳ２と同様に、配線ＶＴＨＬが与える電位によって、トランジスタＴｒ２のしきい値電圧を変動させることができる。

【0287】

電流源ＣＳ４において、トランジスタＴｒ１の第１端子－第２端子間に大きな電流が流れる場合、端子Ｔ１から電流源ＣＳ４の外部に当該電流を流すために、トランジスタＴｒ２のオン電流を大きくする必要がある。この場合、電流源ＣＳ４は、配線ＶＴＨＬに高レベル電位を与えて、トランジスタＴｒ２のしきい値電圧を低くして、トランジスタＴｒ２のオン電流を高くすることによって、トランジスタＴｒ１の第１端子－第２端子間に流れる大きな電流を、端子Ｔ１から電流源ＣＳ４の外部に流すことができる。

【0288】

図１７Ａの回路ＷＣＳに含まれる電流源ＣＳとして、図１８Ａ乃至図１８Ｄに示した電流源ＣＳ１乃至電流源ＣＳ４を適用することによって、回路ＷＣＳは、Ｋビットの第１データに応じた電流を出力することができる。また、当該電流の量は、例えば、トランジスタ３４がサブスレッショルド領域で動作する範囲内における第１端子－第２端子間に流れる電流とすることができる。

【0289】

また、図１７Ａの回路ＷＣＳとしては、図１７Ｂに示す回路ＷＣＳを適用してもよい。図１７Ｂの回路ＷＣＳは、配線ＤＷ＿１乃至配線ＤＷ＿Ｋのそれぞれに、図１８Ａの電流源ＣＳが１つずつ接続された構成となっている。また、トランジスタＴｒ１＿１のチャネル幅をｗ＿１、トランジスタＴｒ１＿２のチャネル幅をｗ＿２、トランジスタＴｒ１＿Ｋのチャネル幅をｗ＿Ｋとしたとき、それぞれのチャネル幅の比は、ｗ＿１：ｗ＿２：ｗ＿Ｋ＝１：２：２^Ｋ－１となっている。サブスレッショルド領域で動作するトランジスタのソース－ドレイン間に流れる電流は、チャネル幅に比例するため、図１７Ｂに示す回路ＷＣＳは、図１７Ａの回路ＷＣＳと同様に、Ｋビットの第１データに応じた電流を出力することができる。

【0290】

なお、トランジスタＴｒ１（トランジスタＴｒ１＿１乃至トランジスタＴｒ２＿Ｋを含む）、トランジスタＴｒ２（トランジスタＴｒ２＿１乃至トランジスタＴｒ２＿Ｋを含む）、およびトランジスタＴｒ３は、例えば、セルアレイＣＡが有するトランジスタに適用できるトランジスタを用いることができる。特に、トランジスタＴｒ１（トランジスタＴｒ１＿１乃至トランジスタＴｒ２＿Ｋを含む）、トランジスタＴｒ２（トランジスタＴｒ２＿１乃至トランジスタＴｒ２＿Ｋを含む）、およびトランジスタＴｒ３としては、ＯＳトランジスタを用いることが好ましい。

【0291】

次に、回路ＸＣＳの具体例について説明する。

【0292】

図１７Ｃは、回路ＸＣＳの一例を示したブロック図である。なお、図１７Ｃには、回路ＷＣＳの周辺の回路との電気的な接続を示すため、配線ＸＣＬも図示している。また、配線ＸＣＬは、図１６の演算装置ＭＡＣ１に含まれている配線ＸＣＬ＿１乃至配線ＸＣＬ＿ｍのいずれか一である。

【0293】

図１７Ｃに示す回路ＸＣＳは、一例として、スイッチＳＷＸを有する。スイッチＳＷＸの第１端子は、配線ＸＣＬと、複数の電流源ＣＳと、に電気的に接続され、スイッチＳＷＸの第２端子は、配線ＶＩＮＩＬ２に電気的に接続されている。配線ＶＩＮＩＬ２は、配線ＸＣＬに初期化用の電位を与える配線として機能し、初期化用の電位としては、接地電位（ＧＮＤ）、低レベル電位、高レベル電位等とすることができる。また、配線ＶＩＮＩＬ２が与える初期化用の電位は、配線ＶＩＮＩＬ１が与える電位と等しくしてもよい。なお、スイッチＳＷＸは、配線ＸＣＬに初期化用の電位を与えるときのみオン状態となり、それ以外のときはオフ状態となるものとする。

【0294】

スイッチＳＷＸとしては、例えば、スイッチＳＷＷに適用できるスイッチとすることができる。

【0295】

また、図１７Ｃの回路ＸＣＳの回路構成は、図１７Ａの回路ＷＣＳとほぼ同様の構成にすることができる。具体的には、回路ＸＣＳは、参照データを電流として出力する機能と、Ｌビット（２^Ｌ値）（Ｌは１以上の整数）の第２データを電流として出力する機能と、を有し、この場合、回路ＸＣＳは、２^Ｌ－１個の電流源ＣＳを有する。なお、回路ＸＣＳは、１ビット目の値に相当する情報を電流として出力する電流源ＣＳを１個有し、２ビット目の値に相当する情報を電流として出力する電流源ＣＳを２個有し、Ｌビット目の値に相当する情報を電流として出力する電流源ＣＳを２^Ｌ－１個有している。

【0296】

ところで、回路ＸＣＳが電流として出力する参照データとしては、例えば、１ビット目の値が“１”、２ビット目以降の値が“０”の情報とすることができる。

【0297】

図１７Ｃにおいて、１個の電流源ＣＳの端子Ｔ２は配線ＤＸ＿１に電気的に接続され、２個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ＿２に電気的に接続され、２^Ｌ－１個の電流源ＣＳの端子Ｔ２のそれぞれは配線ＤＸ＿Ｋに電気的に接続されている。

【0298】

回路ＸＣＳが有する複数の電流源ＣＳは、それぞれ同一の定電流としてＩ_Ｘｕｔを端子Ｔ１から出力する機能を有する。また、配線ＤＸ＿１乃至配線ＤＸ＿Ｋは、電気的に接続されている電流源ＣＳからＩ_Ｘｕｔを出力するための制御信号を送信する配線として機能する。つまり、回路ＸＣＳは、配線ＤＸ＿１乃至配線ＤＸ＿Ｋから送られるＬビットの情報に応じた電流を、配線ＸＣＬに流す機能を有する。

【0299】

なお、回路ＸＣＳが有する、それぞれの電流源ＣＳに含まれているトランジスタの電気特性のバラツキによって誤差が生じている場合、複数の電流源ＣＳの端子Ｔ１のそれぞれから出力される定電流Ｉ_Ｘｕｔの誤差は１０％以内が好ましく、５％以内であることがより好ましく、１％以内であることがより好ましい。なお、本実施の形態では、回路ＸＣＳに含まれている複数の電流源ＣＳの端子Ｔ１から出力される定電流Ｉ_Ｘｕｔの誤差は無いものとして説明する。

【0300】

また、回路ＸＣＳの電流源ＣＳとしては、回路ＷＣＳの電流源ＣＳと同様に、図１８Ａ乃至図１８Ｄの電流源ＣＳ１乃至電流源ＣＳ４のいずれかを適用することができる。この場合、図１８Ａ乃至図１８Ｄに図示している配線ＤＷを配線ＤＸに置き換えればよい。これにより、回路ＸＣＳは、参照データ、またはＬビットの第２データとして、サブスレッショルド領域の電流範囲の電流を配線ＸＣＬに流すことができる。

【0301】

また、図１７Ｃの回路ＸＣＳとしては、図１７Ｂに示す回路ＷＣＳと同様の回路構成を適用することができる。この場合、図１７Ｂに示す回路ＷＣＳを回路ＸＣＳに置き換え、配線ＤＷ＿１を配線ＤＸ＿１に置き換え、配線ＤＷ＿２を配線ＤＸ＿２に置き換え、配線ＤＷ＿Ｋを配線ＤＸ＿Ｋに置き換え、スイッチＳＷＷをスイッチＳＷＸに置き換え、配線ＶＩＮＩＬ１を配線ＶＩＮＩＬ２に置き換えて考えればよい。

【0302】

＜＜変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎ＞＞
ここでは、図１６の演算装置ＭＡＣ１に含まれる変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎに適用できる回路の具体例について説明する。

【0303】

図１９Ａに示す変換回路ＩＴＲＺ１は、図１６の変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎに適用できる回路の一例である。なお、図１９Ａには、変換回路ＩＴＲＺ１の周辺の回路との電気的な接続を示すため、回路ＳＷＳ２、配線ＷＣＬ、配線ＳＷＬ２、トランジスタＦ４も図示している。また、配線ＷＣＬは、図１６の演算装置ＭＡＣ１に含まれている配線ＷＣＬ＿１乃至配線ＷＣＬ＿ｎのいずれか一であり、トランジスタＦ４は、図１６の演算装置ＭＡＣ１に含まれているトランジスタＦ４＿１乃至トランジスタＦ４＿ｎのいずれか一である。

【0304】

図１９Ａの変換回路ＩＴＲＺ１は、トランジスタＦ４を介して配線ＷＣＬに電気的に接続されている。また、変換回路ＩＴＲＺ１は、配線ＯＬに電気的に接続されている。変換回路ＩＴＲＺ１は、変換回路ＩＴＲＺ１から配線ＷＣＬに流れる電流、または配線ＷＣＬから変換回路ＩＴＲＺ１に流れる電流をアナログ電圧に変換して、配線ＯＬに当該アナログ電圧を出力する機能を有する。つまり、変換回路ＩＴＲＺ１は、電流電圧変換回路を有する。

【0305】

図１９Ａの変換回路ＩＴＲＺ１は、一例として、抵抗Ｒ５と、オペアンプＯＰ１と、を有する。

【0306】

オペアンプＯＰ１の反転入力端子は、抵抗Ｒ５の第１端子と、トランジスタＦ４の第２端子と、に電気的に接続されている。オペアンプＯＰ１の非反転入力端子は、配線ＶＲＬに電気的に接続されている。オペアンプＯＰ１の出力端子は、抵抗Ｒ５の第２端子と、配線ＯＬに電気的に接続されている。

【0307】

配線ＶＲＬは、定電位を与える配線として機能する。当該定電位としては、例えば、接地電位（ＧＮＤ）、低レベル電位等とすることができる。

【0308】

変換回路ＩＴＲＺ１は、図１９Ａの構成にすることによって、配線ＷＣＬから、トランジスタＦ４を介して、変換回路ＩＴＲＺ１に流れる電流、または、変換回路ＩＴＲＺ１から、トランジスタＦ４を介して、配線ＷＣＬに流れる電流を、アナログ電圧に変換して配線ＯＬに出力することができる。

【0309】

特に、配線ＶＲＬが与える定電位を接地電位（ＧＮＤ）とすることによって、オペアンプＯＰ１の反転入力端子は仮想接地となるため、配線ＯＬに出力されるアナログ電圧は接地電位（ＧＮＤ）を基準とした電圧とすることができる。

【0310】

また、図１９Ａの変換回路ＩＴＲＺ１は、アナログ電圧を出力する構成となっているが、図１６の変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎに適用できる回路構成は、これに限定されない。例えば、変換回路ＩＴＲＺ１は、図１９Ｂに示すとおり、アナログデジタル変換回路ＡＤＣを有する構成としてもよい。具体的には、図１９Ｂの変換回路ＩＴＲＺ２は、アナログデジタル変換回路ＡＤＣの入力端子がオペアンプＯＰ１の出力端子と、抵抗Ｒ５の第２端子と、に電気的に接続され、アナログデジタル変換回路ＡＤＣの出力端子が配線ＯＬに電気的に接続されている構成となっている。このような構成にすることによって、図１９Ｂの変換回路ＩＴＲＺ２は、配線ＯＬにデジタル信号を出力することができる。

【0311】

また、変換回路ＩＴＲＺ２において、配線ＯＬに出力されるデジタル信号を１ビット（２値）とする場合、変換回路ＩＴＲＺ２は、図１９Ｃに示す変換回路ＩＴＲＺ３に置き換えてもよい。図１９Ｃの変換回路ＩＴＲＺ３は、図１９Ａの変換回路ＩＴＲＺ１にコンパレータＣＭＰ１を設けた構成となっている。具体的には、変換回路ＩＴＲＺ３は、コンパレータＣＭＰ１の第１入力端子がオペアンプＯＰ１の出力端子と、抵抗Ｒ５の第２端子と、に電気的に接続され、コンパレータＣＭＰ１の第２入力端子が配線ＶＲＬ２に電気的に接続され、コンパレータＣＭＰ１の出力端子が配線ＯＬに電気的に接続されている構成となっている。配線ＶＲＬ２は、コンパレータＣＭＰ１の第１端子の電位と比較するための電位を与える配線として機能する。このような構成にすることによって、図１９Ｃの変換回路ＩＴＲＺ３は、電流電圧変換回路によってトランジスタＦ４のソース－ドレイン間に流れる電流から変換された電圧と、配線ＶＲＬ２が与える電圧と、との大小に応じて、配線ＯＬに低レベル電位または高レベル電位（２値のデジタル信号）を出力することができる。

【0312】

また、図１６の演算装置ＭＡＣ１に適用できる変換回路ＩＴＲＺ＿１乃至変換回路ＩＴＲＺ＿ｎは、図１９Ａ乃至図１９Ｃのそれぞれに示した変換回路ＩＴＲＺ１乃至変換回路ＩＴＲＺ３に限定されない。例えば、階層型のニューラルネットワークの演算として、演算装置ＭＡＣ１を用いる場合、変換回路ＩＴＲＺ１乃至変換回路ＩＴＲＺ３には、関数系の演算装置を有することが好ましい。また、関数系の演算装置としては、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数等の演算装置とすることができる。

【0313】

＜演算装置の動作例＞
次に、演算装置ＭＡＣ１の動作例について説明する。

【0314】

図２０に演算装置ＭＡＣ１の動作例のタイミングチャートを示す。図２０のタイミングチャートは、時刻Ｔ５１から時刻Ｔ６３までの間、およびそれらの近傍における、配線ＳＷＬ１、配線ＳＷＬ２、配線ＷＳＬ＿ｉ（ｉは１以上ｍ－１以下の整数とする。）、配線ＷＳＬ＿ｉ＋１、配線ＸＣＬ＿ｉ、配線ＸＣＬ＿ｉ＋１、ノードＮＮ＿ｉ，ｊ（ｊは１以上ｎ－１以下の整数とする。）、ノードＮＮ＿ｉ＋１，ｊ、ノードＮＮｒｅｆ＿ｉ、ノードＮＮｒｅｆ＿ｉ＋１の電位の変動を示している。更に、図２０のタイミングチャートには、演算セル３１＿ｉ，ｊに含まれているトランジスタ３４の第１端子－第２端子間に流れる電流Ｉ_３４＿ｉ，ｊと、参照セル２１＿ｉに含まれているトランジスタ２４の第１端子－第２端子間に流れる電流Ｉ_２４＿ｉと、演算セル３１＿ｉ＋１，ｊに含まれているトランジスタ３４の第１端子－第２端子間に流れる電流Ｉ_３４＿ｉ＋１，ｊと、参照セル２１＿ｉ＋１に含まれているトランジスタ２４の第１端子－第２端子間に流れる電流Ｉ_２４＿ｉ＋１と、のそれぞれの変動についても示している。

【0315】

なお、演算装置ＭＡＣ１の回路ＷＣＳとしては、図１７Ａの回路ＷＣＳを適用し、演算装置ＭＡＣ１の回路ＸＣＳとしては、図１７Ｃの回路ＸＣＳを適用するものとする。

【0316】

なお、本動作例において、トランジスタ２４、トランジスタ３４のソース電位は接地電位ＧＮＤとする。また、時刻Ｔ５１より前では、初期設定として、ノードＮＮ＿ｉ，ｊ、ノードＮＮ＿ｉ＋１，ｊ、ノードＮＮｒｅｆ＿ｉ、およびノードＮＮｒｅｆ＿ｉ＋１のそれぞれの電位を、接地電位ＧＮＤにしているものとする。具体的には、例えば、図１７Ａの配線ＶＩＮＩＬ１の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＷ、トランジスタＦ３、および演算セル３１＿ｉ，ｊ、演算セル３１＿ｉ＋１，ｊに含まれているそれぞれのトランジスタ３２をオン状態にすることによって、ノードＮＮ＿ｉ，ｊ、ノードＮＮ＿ｉ＋１，ｊの電位を接地電位ＧＮＤにすることができる。また、例えば、図１７Ｃの配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸ、および演算セル３１＿ｉ，ｊ、演算セル３１＿ｉ＋１，ｊに含まれているそれぞれのトランジスタ２２をオン状態にすることによって、ノードＮＮｒｅｆ＿ｉ，ｊ、ノードＮＮｒｅｆ＿ｉ＋１，ｊの電位を接地電位ＧＮＤにすることができる。

【0317】

＜＜時刻Ｔ５１から時刻Ｔ５２まで＞＞
時刻Ｔ５１から時刻Ｔ５２までの間において、配線ＳＷＬ１に高レベル電位（図２０ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図２０ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれがオン状態となり、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれがオフ状態となる。

【0318】

また、時刻Ｔ５１から時刻Ｔ５２までの間では、配線ＷＳＬ＿ｉ、配線ＷＳＬ＿ｉ＋１には低レベル電位が印加されている。これにより、セルアレイＣＡのｉ行目の演算セル３１＿ｉ，１乃至演算セル３１＿ｉ，ｎに含まれているトランジスタ３２のゲートと、参照セル２１＿ｉに含まれているトランジスタ２２のゲートと、に低レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオフ状態となる。また、セルアレイＣＡのｉ＋１行目の演算セル３１＿ｉ＋１，１乃至演算セル３１＿ｉ＋１，ｎに含まれているトランジスタ３２のゲートと、参照セル２１＿ｉ＋１に含まれているトランジスタ２２のゲートと、に低レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオフ状態となる。

【0319】

また、時刻Ｔ５１から時刻Ｔ５２までの間では、配線ＸＣＬ＿ｉ、および配線ＸＣＬ＿ｉ＋１には接地電位ＧＮＤが印加されている。具体的には、例えば、図１７Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉ、配線ＸＣＬ＿ｉ＋１のそれぞれである場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ＿ｉ、および配線ＸＣＬ＿ｉ＋１の電位を接地電位ＧＮＤにすることができる。

【0320】

また、時刻Ｔ５１から時刻Ｔ５２までの間では、図１７Ａに記載の配線ＷＣＬが配線ＷＣＬ＿１乃至配線ＷＣＬ＿Ｋのそれぞれである場合において、配線ＤＷ＿１乃至配線ＤＷ＿Ｋには第１データが入力されていない。また、図１７Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿１乃至配線ＸＣＬ＿Ｋのそれぞれである場合において、配線ＤＸ＿１乃至配線ＤＸ＿Ｋには第２データが入力されていない。ここでは、図１７Ａの回路ＷＣＳにおいて、配線ＤＷ＿１乃至配線ＤＷ＿Ｋのそれぞれには低レベル電位が入力されているものとし、また、図１７Ｃの回路ＸＣＳにおいて、配線ＤＸ＿１乃至配線ＤＸ＿Ｋのそれぞれには低レベル電位が入力されているものとする。

【0321】

また、時刻Ｔ５１から時刻Ｔ５２までの間では、配線ＷＣＬ＿ｊ、配線ＸＣＬ＿ｉ、配線ＸＣＬ＿ｉ＋１には電流が流れない。そのため、Ｉ_３４＿ｉ，ｊ、Ｉ_２４＿ｉ、Ｉ_３４＿ｉ＋１，ｊ、Ｉ_２４＿ｉ＋１は０となる。

【0322】

＜＜時刻Ｔ５２から時刻Ｔ５３まで＞＞
時刻Ｔ５２から時刻Ｔ５３までの間において、配線ＷＳＬ＿ｉに高レベル電位が印加される。これにより、セルアレイＣＡのｉ行目の演算セル３１＿ｉ，１乃至演算セル３１＿ｉ，ｎに含まれているトランジスタ３２のゲートと、参照セル２１＿ｉに含まれているトランジスタ２２のゲートと、に高レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオン状態になる。また、時刻Ｔ５２から時刻Ｔ５３までの間において、配線ＷＳＬ＿ｉを除く配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍには低レベル電位が印加されており、セルアレイＣＡのｉ行目以外の演算セル３１＿１，１乃至演算セル３１＿ｍ，ｎに含まれているトランジスタ３２と、ｉ行目以外の参照セル２１＿１乃至参照セル２１＿ｍに含まれているトランジスタ２２は、オフ状態になっているものとする。

【0323】

更に、配線ＸＣＬ＿１乃至配線ＸＣＬ＿ｍには時刻Ｔ５２以前から引き続き接地電位ＧＮＤが印加されている。

【0324】

＜＜時刻Ｔ５３から時刻Ｔ５４まで＞＞
時刻Ｔ５３から時刻Ｔ５４までの間において、回路ＷＣＳから、トランジスタＦ３＿ｊを介してセルアレイＣＡに第１データとして電流Ｉ_０＿ｉ，ｊが流れる。具体的には、図１７Ａに記載の配線ＷＣＬが配線ＷＣＬ＿ｊである場合において、配線ＤＷ＿１乃至配線ＤＷ＿Ｋのそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳからトランジスタＦ３＿ｊの第２端子に電流Ｉ_０＿ｉ，ｊが流れる。つまり、第１データとして入力されたＫビットの信号の値をα＿ｉ，ｊ（α＿ｉ，ｊを０以上２^Ｋ－１以下の整数とする）としたとき、Ｉ_０＿ｉ，ｊ＝α＿ｉ，ｊ×Ｉ_Ｗｕｔとなる（図中、「×」は「＊」で図示）。

【0325】

なお、α＿ｉ，ｊが０のとき、Ｉ_０＿ｉ，ｊ＝０となるので、厳密には、回路ＷＣＳから、トランジスタＦ３＿ｊを介してセルアレイＣＡに電流は流れないが、本明細書等では、「Ｉ_０＿ｉ，ｊ＝０の電流が流れる」等と記載する場合がある。

【0326】

時刻Ｔ５３から時刻Ｔ５４までの間において、セルアレイＣＡのｉ行目の演算セル３１＿ｉ，ｊに含まれているトランジスタ３２の第１端子と配線ＷＣＬ＿ｊとの間が導通状態となっており、かつセルアレイＣＡのｉ行目以外の演算セル３１＿１，ｊ乃至演算セル３１＿ｍ，ｊに含まれているトランジスタ３２の第１端子と配線ＷＣＬ＿ｊとの間が非導通状態となっているので、配線ＷＣＬ＿ｊから演算セル３１＿ｉ，ｊに電流Ｉ_０＿ｉ，ｊが流れる。

【0327】

ところで、演算セル３１＿ｉ，ｊに含まれているトランジスタ３２がオン状態になる。トランジスタ３４において、ゲート－ソース間電圧がＶ_ｇ＿ｉ，ｊ－ＧＮＤとなり、トランジスタ３４の第１端子－第２端子間に流れる電流として、電流Ｉ_０＿ｉ，ｊが設定される。

【0328】

また、時刻Ｔ５３から時刻Ｔ５４までの間において、回路ＸＣＳから、配線ＸＣＬ＿ｉに、参照データとして電流Ｉ_ｒｅｆ０が流れる。具体的には、図１７Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉである場合において、配線ＤＸ＿１に高レベル電位、配線ＤＸ＿２乃至配線ＤＸ＿Ｋのそれぞれに低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ＿ｉに電流Ｉ_ｒｅｆ０が流れる。つまり、Ｉ_ｒｅｆ０＝Ｉ_Ｘｕｔとなる。

【0329】

時刻Ｔ５３から時刻Ｔ５４までの間において、参照セル２１＿ｉに含まれているトランジスタ２２の第１端子と配線ＸＣＬ＿ｉとの間が導通状態となっているので、配線ＸＣＬ＿ｉから参照セル２１＿ｉに電流Ｉ_ｒｅｆ０が流れる。

【0330】

演算セル３１＿ｉ，ｊと同様に、参照セル２１＿ｉに含まれているトランジスタ２２がオン状態になる。トランジスタ２４において、ゲート－ソース間電圧がＶ_ｇｍ＿ｉ－ＧＮＤとなり、トランジスタ２４の第１端子－第２端子間に流れる電流として、電流Ｉ_ｒｅｆ０が設定される。

【0331】

＜＜時刻Ｔ５４から時刻Ｔ５５まで＞＞
時刻Ｔ５４から時刻Ｔ５５までの間において、配線ＷＳＬ＿ｉに低レベル電位が印加される。これにより、セルアレイＣＡのｉ行目の演算セル３１＿ｉ，１乃至演算セル３１＿ｉ，ｎに含まれているトランジスタ３２のゲートと、参照セル２１＿ｉに含まれているトランジスタ２２のゲートと、に低レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオフ状態となる。

【0332】

演算セル３１＿ｉ，ｊに含まれているトランジスタ３２がオフ状態になることによって、容量３５には、トランジスタ３４のゲート（ノードＮＮ＿ｉ，ｊ）の電位と、配線ＸＣＬ＿ｉの電位と、の差であるＶ_ｇ＿ｉ，ｊ－Ｖ_ｇｍ＿ｉが保持される。また、参照セル２１＿ｉに含まれているトランジスタ３２がオフ状態になることによって、容量２５には、トランジスタ２４のゲート（ノードＮＮｒｅｆ＿ｉ）の電位と、配線ＸＣＬ＿ｉの電位と、の差である０が保持される。

【0333】

＜＜時刻Ｔ５５から時刻Ｔ５６まで＞＞
時刻Ｔ５５から時刻Ｔ５６までの間において、配線ＸＣＬ＿ｉにＧＮＤが印加される。具体的には、例えば、図１７Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉである場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ＿ｉの電位を接地電位ＧＮＤにすることができる。

【0334】

このため、ｉ行目の演算セル３１＿ｉ，１乃至演算セル３１＿ｉ，ｎのそれぞれに含まれている容量３５による容量結合によってノードＮＮ＿ｉ，１乃至ノードＮＮ＿ｉ，ｎの電位が変化し、参照セル２１＿ｉに含まれている容量２５による容量結合によってノードＮＮｒｅｆ＿ｉの電位が変化する。

【0335】

ノードＮＮ＿ｉ，１乃至ノードＮＮ＿ｉ，ｎの電位の変化量は、配線ＸＣＬ＿ｉの電位の変化量に、セルアレイＣＡに含まれているそれぞれの演算セル３１＿ｉ，１乃至演算セル３１＿ｉ，ｎの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量３５の容量、トランジスタ３４のゲート容量、寄生容量等によって算出される。演算セル３１＿ｉ，１乃至演算セル３１＿ｉ，ｎのそれぞれにおいて、容量３５による容量結合係数をｐとしたとき、演算セル３１＿ｉ，ｊのノードＮＮ＿ｉ，ｊの電位は、時刻Ｔ５４から時刻Ｔ５５までの間の時点おける電位から、ｐ（Ｖ_ｇｍ＿ｉ－ＧＮＤ）低下する。

【0336】

同様に、配線ＸＣＬ＿ｉの電位が変化することによって、参照セル２１＿ｉに含まれている容量２５による容量結合によって、ノードＮＮｒｅｆ＿ｉの電位も変化する。容量２５による容量結合係数を、容量３５と同様にｐとしたとき、参照セル２１＿ｉのノードＮＮｒｅｆ＿ｉの電位は、時刻Ｔ５４から時刻Ｔ５５までの間における電位から、ｐ（Ｖ_ｇｍ＿ｉ－ＧＮＤ）低下する。なお、図２０のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ５５から時刻Ｔ５６までの間におけるノードＮＮｒｅｆ＿ｉの電位は、ＧＮＤとなる。

【0337】

これによって、演算セル３１＿ｉ，ｊのノードＮＮ＿ｉ，ｊの電位が低下するため、トランジスタ３４はオフ状態となり、同様に、参照セル２１＿ｉのノードＮＮｒｅｆ＿ｉの電位が低下するため、トランジスタ２４もオフ状態となる。そのため、時刻Ｔ５５から時刻Ｔ５６までの間において、Ｉ_３４＿ｉ，ｊ、Ｉ_２４＿ｉのそれぞれは０となる。

【0338】

＜＜時刻Ｔ５６から時刻Ｔ５７まで＞＞
時刻Ｔ５６から時刻Ｔ５７までの間において、配線ＷＳＬ＿ｉ＋１に高レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目の演算セル３１＿ｉ＋１，１乃至演算セル３１＿ｉ＋１，ｎに含まれているトランジスタ３２のゲートと、参照セル２１＿ｉ＋１に含まれているトランジスタ２２のゲートと、に高レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオン状態となる。また、時刻Ｔ５６から時刻Ｔ５７までの間において、配線ＷＳＬ＿ｉ＋１を除く配線ＷＳＬ＿１乃至配線ＷＳＬ＿ｍには低レベル電位が印加されており、セルアレイＣＡのｉ＋１行目以外の演算セル３１＿１，１乃至演算セル３１＿ｍ，ｎに含まれているトランジスタ３２と、ｉ＋１行目以外の参照セル２１＿１乃至参照セル２１＿ｍに含まれているトランジスタ２２は、オフ状態になっているものとする。

【0339】

更に、配線ＸＣＬ＿１乃至配線ＸＣＬ＿ｍには時刻Ｔ５６以前から引き続き接地電位ＧＮＤが印加されている。

【0340】

＜＜時刻Ｔ５７から時刻Ｔ５８まで＞＞
時刻Ｔ５７から時刻Ｔ５８までの間において、回路ＷＣＳから、トランジスタＦ３＿ｊを介してセルアレイＣＡに第１データとして電流Ｉ_０＿ｉ＋１，ｊが流れる。具体的には、図１７Ａに記載の配線ＷＣＬが配線ＷＣＬ＿ｊ＋１である場合において、配線ＤＷ＿１乃至配線ＤＷ＿Ｋのそれぞれに第１データに応じた信号が入力されることによって、回路ＷＣＳからトランジスタＦ３＿ｊの第２端子に電流Ｉ_０＿ｉ＋１，ｊが流れる。つまり、第１データとして入力されたＫビットの信号の値をα＿ｉ＋１，ｊ（α＿ｉ＋１，ｊは０以上２^Ｋ－１以下の整数とする。）としたとき、Ｉ_０＿ｉ＋１，ｊ＝α＿ｉ＋１，ｊ×Ｉ_Ｗｕｔとなる（図中、「×」は「＊」で図示）。

【0341】

なお、α＿ｉ＋１，ｊが０のとき、Ｉ_０＿ｉ＋１，ｊ＝０となるので、厳密には、回路ＷＣＳから、トランジスタＦ３＿ｊを介してセルアレイＣＡに電流は流れないが、本明細書等では、Ｉ_０＿ｉ，ｊ＝０の場合と同様に、「Ｉ_０＿ｉ＋１，ｊ＝０の電流が流れる」等と記載する場合がある。

【0342】

このとき、セルアレイＣＡのｉ＋１行目の演算セル３１＿ｉ＋１，ｊに含まれているトランジスタ３２の第１端子と配線ＷＣＬ＿ｊとの間が導通状態となっており、かつセルアレイＣＡのｉ＋１行目以外の演算セル３１＿１，ｊ乃至演算セル３１＿ｍ，ｊに含まれているトランジスタ３２の第１端子と配線ＷＣＬ＿ｊとの間が非導通状態となっているので、配線ＷＣＬ＿ｊから演算セル３１＿ｉ＋１，ｊに電流Ｉ_０＿ｉ＋１，ｊが流れる。

【0343】

ところで、演算セル３１＿ｉ＋１，ｊに含まれているトランジスタ３２がオン状態とする。トランジスタ３４において、ゲート－ソース間電圧がＶ_ｇ＿ｉ＋１，ｊ－ＧＮＤとなり、トランジスタ３４の第１端子－第２端子間に流れる電流として、電流Ｉ_０＿ｉ＋１，ｊが設定される。

【0344】

また、時刻Ｔ５７から時刻Ｔ５８までの間において、回路ＸＣＳから、配線ＸＣＬ＿ｉ＋１に参照データとして電流Ｉ_ｒｅｆ０が流れる。具体的には、時刻Ｔ５３から時刻Ｔ５４までの間と同様に、図１７Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉ＋１である場合において、配線ＤＸ＿１に高レベル電位、配線ＤＸ＿２乃至配線ＤＸ＿Ｋのそれぞれに低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ＿ｉ＋１に電流Ｉ_ｒｅｆ０＝Ｉ_Ｘｕｔが流れる。

【0345】

時刻Ｔ５７から時刻Ｔ５８までの間において、参照セル２１＿ｉ＋１に含まれているトランジスタ２２の第１端子と配線ＸＣＬ＿ｉ＋１との間が導通状態となるので、配線ＸＣＬ＿ｉ＋１から参照セル２１＿ｉ＋１に電流Ｉ_ｒｅｆ０が流れる。

【0346】

演算セル３１＿ｉ＋１，ｊと同様に、参照セル２１＿ｉ＋１に含まれているトランジスタ２２がオン状態とする。トランジスタ２４において、ゲート－ソース間電圧がＶ_ｇｍ＿ｉ＋１－ＧＮＤとなり、トランジスタ２４の第１端子－第２端子間に流れる電流として、電流Ｉ_ｒｅｆ０が設定される。

【0347】

＜＜時刻Ｔ５８から時刻Ｔ５９まで＞＞
時刻Ｔ５８から時刻Ｔ５９までの間において、配線ＷＳＬ＿ｉ＋１に低レベル電位が印加される。これにより、セルアレイＣＡのｉ＋１行目の演算セル３１＿ｉ＋１，１乃至演算セル３１＿ｉ＋１，ｎに含まれているトランジスタ３２のゲートと、参照セル２１＿ｉ＋１に含まれているトランジスタ２２のゲートと、に低レベル電位が印加されて、それぞれのトランジスタ３２とトランジスタ２２とがオフ状態となる。

【0348】

演算セル３１＿ｉ＋１，ｊに含まれているトランジスタ３２がオフ状態になることによって、容量３５には、トランジスタ３４のゲート（ノードＮＮ＿ｉ＋１，ｊ）の電位と、配線ＸＣＬ＿ｉ＋１の電位と、の差であるＶ_ｇ＿ｉ＋１，ｊ－Ｖ_ｇｍ＿ｉ＋１が保持される。また、参照セル２１＿ｉ＋１に含まれているトランジスタ３２がオフ状態になることによって、容量２５には、トランジスタ２４のゲート（ノードＮＮｒｅｆ＿ｉ＋１）の電位と、配線ＸＣＬ＿ｉ＋１の電位と、の差である０が保持される。なお、容量２５が保持する電圧は、時刻Ｔ５８から時刻Ｔ５９までの動作においてトランジスタ２２およびトランジスタ２４のトランジスタ特性等に応じて０ではない電圧（ここでは、例えば、Ｖ_ｄｓとする）となる場合もある。この場合、ノードＮＮｒｅｆ＿ｉ＋１の電位は、配線ＸＣＬ＿ｉ＋１の電位にＶ_ｄｓを加えた電位として考えればよい。

【0349】

＜＜時刻Ｔ５９から時刻Ｔ６０まで＞＞
時刻Ｔ５９から時刻Ｔ６０までの間において、配線ＸＣＬ＿ｉ＋１に接地電位ＧＮＤが印加される。具体的には、例えば、図１７Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉ＋１である場合において、配線ＶＩＮＩＬ２の初期化用の電位を接地電位ＧＮＤとし、スイッチＳＷＸをオン状態にすることにより、配線ＸＣＬ＿ｉ＋１の電位を接地電位ＧＮＤにすることができる。

【0350】

このため、ｉ＋１行目の演算セル３１＿ｉ＋１，１乃至演算セル３１＿ｉ＋１，ｎのそれぞれに含まれている容量３５による容量結合によってノードＮＮ＿ｉ，１乃至ノードＮＮ＿ｉ＋１，ｎの電位が変化し、参照セル２１＿ｉ＋１に含まれている容量２５による容量結合によってノードＮＮｒｅｆ＿ｉ＋１の電位が変化する。

【0351】

ノードＮＮ＿ｉ＋１，１乃至ノードＮＮ＿ｉ＋１，ｎの電位の変化量は、配線ＸＣＬ＿ｉ＋１の電位の変化量に、セルアレイＣＡに含まれているそれぞれの演算セル３１＿ｉ＋１，１乃至演算セル３１＿ｉ＋１，ｎの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量３５の容量、トランジスタ３４のゲート容量、寄生容量等によって算出される。演算セル３１＿ｉ＋１，１乃至演算セル３１＿ｉ＋１，ｎのそれぞれにおいて、容量３５による容量結合係数を、演算セル３１＿ｉ，１乃至演算セル３１＿ｉ，ｎのそれぞれにおける容量３５による容量結合係数と同様の、ｐとしたとき、演算セル３１＿ｉ＋１，ｊのノードＮＮ＿ｉ＋１，ｊの電位は、時刻Ｔ５８から時刻Ｔ５９までの間の時点おける電位から、ｐ（Ｖ_ｇｍ＿ｉ＋１－ＧＮＤ）低下する。

【0352】

同様に、配線ＸＣＬ＿ｉ＋１の電位が変化することによって、参照セル２１＿ｉ＋１に含まれている容量２５による容量結合によって、ノードＮＮｒｅｆ＿ｉ＋１の電位も変化する。容量２５による容量結合係数を、容量３５と同様にｐとしたとき、参照セル２１＿ｉ＋１のノードＮＮｒｅｆ＿ｉ＋１の電位は、時刻Ｔ５８から時刻Ｔ５９までの間における電位から、ｐ（Ｖ_ｇｍ＿ｉ＋１－ＧＮＤ）低下する。なお、図２０のタイミングチャートでは、一例として、ｐ＝１としている。このため、時刻Ｔ６０から時刻Ｔ６１までの間におけるノードＮＮｒｅｆ＿ｉ＋１の電位は、ＧＮＤとなる。

【0353】

これによって、演算セル３１＿ｉ＋１，ｊのノードＮＮ＿ｉ＋１，ｊの電位が低下するため、トランジスタ３４はオフ状態となり、同様に、参照セル２１＿ｉ＋１のノードＮＮｒｅｆ＿ｉ＋１の電位が低下するため、トランジスタ２４もオフ状態となる。そのため、時刻Ｔ５９から時刻Ｔ６０までの間において、Ｉ_３４＿ｉ＋１，ｊ、Ｉ_２４＿ｉ＋１のそれぞれは０となる。

【0354】

＜＜時刻Ｔ６０から時刻Ｔ６１まで＞＞
時刻Ｔ６０から時刻Ｔ６１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３＿１乃至トランジスタＦ３＿ｎのそれぞれがオフ状態となる。

【0355】

＜＜時刻Ｔ６１から時刻Ｔ６２まで＞＞
時刻Ｔ６１から時刻Ｔ６２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４＿１乃至トランジスタＦ４＿ｎのそれぞれがオン状態となる。

【0356】

＜＜時刻Ｔ６２から時刻Ｔ６３まで＞＞
時刻Ｔ６２から時刻Ｔ６３までの間において、回路ＸＣＳから、配線ＸＣＬ＿ｉに第２データとして電流Ｉ_ｒｅｆ０のｘ＿ｉ倍であるｘ＿ｉＩ_ｒｅｆ０の電流が流れる。具体的には、例えば、図１７Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉである場合において、配線ＤＸ＿１乃至配線ＤＸ＿Ｋのそれぞれに、ｘ＿ｉの値に応じて、高レベル電位または低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ＿ｉに電流としてｘ＿ｉＩ_ｒｅｆ０＝ｘ＿ｉＩ_Ｘｕｔが流れる。なお、本動作例では、ｘ＿ｉは、第２データの値に相当する。このとき、配線ＸＣＬ＿ｉの電位は、０からＶ_ｇｍ＿ｉ＋ΔＶ＿ｉに変化するものとする。

【0357】

配線ＸＣＬ＿ｉの電位が変化することによって、セルアレイＣＡのｉ行目の演算セル３１＿ｉ，１乃至演算セル３１＿ｉ，ｎのそれぞれに含まれている容量３５による容量結合によって、ノードＮＮ＿ｉ，１乃至ノードＮＮ＿ｉ，ｎの電位も変化する。そのため、演算セル３１＿ｉ，ｊのノードＮＮ＿ｉ，ｊの電位は、Ｖ_ｇ＿ｉ，ｊ＋ｐΔＶ＿ｉとなる。

【0358】

同様に、配線ＸＣＬ＿ｉの電位が変化することによって、参照セル２１＿ｉに含まれている容量２５による容量結合によって、ノードＮＮｒｅｆ＿ｉの電位も変化する。そのため、参照セル２１＿ｉのノードＮＮｒｅｆ＿ｉの電位は、Ｖ_ｇｍ＿ｉ＋ｐΔＶ＿ｉとなる。

【0359】

そのため演算セル３１＿ｉ，ｊに含まれているトランジスタ３４の第１端子－第２端子間に流れる電流は、実施の形態１で説明したように、第１データｗ＿ｉ，ｊと、第２データｘ＿ｉと、の積に比例する。

【0360】

また、時刻Ｔ６２から時刻Ｔ６３までの間において、回路ＸＣＳから、配線ＸＣＬ＿ｉ＋１に第２データとして電流Ｉ_ｒｅｆ０のｘ＿ｉ＋１倍であるｘ＿ｉ＋１Ｉ_ｒｅｆ０の電流が流れる。具体的には、例えば、図１７Ｃに記載の配線ＸＣＬが配線ＸＣＬ＿ｉ＋１である場合において、配線ＤＸ＿１乃至配線ＤＸ＿Ｋのそれぞれに、ｘ＿ｉ＋１の値に応じて、高レベル電位または低レベル電位が入力されて、回路ＸＣＳから配線ＸＣＬ＿ｉ＋１に電流としてｘ＿ｉ＋１Ｉ_ｒｅｆ０＝ｘ＿ｉ＋１Ｉ_Ｘｕｔが流れる。なお、本動作例では、ｘ＿ｉ＋１は、第２データの値に相当する。このとき、配線ＸＣＬ＿ｉ＋１の電位は、０からＶ_ｇｍ＿ｉ＋１＋ΔＶ＿ｉ＋１に変化するものとする。

【0361】

配線ＸＣＬ＿ｉ＋１の電位が変化することによって、セルアレイＣＡのｉ＋１行目の演算セル３１＿ｉ＋１，１乃至演算セル３１＿ｉ＋１，ｎのそれぞれに含まれている容量３５による容量結合によって、ノードＮＮ＿ｉ＋１，１乃至ノードＮＮ＿ｉ＋１，ｎの電位も変化する。そのため、演算セル３１＿ｉ＋１，ｊのノードＮＮ＿ｉ＋１，ｊの電位は、Ｖ_ｇ＿ｉ＋１，ｊ＋ｐΔＶ＿ｉ＋１となる。

【0362】

同様に、配線ＸＣＬ＿ｉ＋１の電位が変化することによって、参照セル２１＿ｉ＋１に含まれている容量２５による容量結合によって、ノードＮＮｒｅｆ＿ｉ＋１の電位も変化する。そのため、参照セル２１＿ｉ＋１のノードＮＮｒｅｆ＿ｉ＋１の電位は、Ｖ_ｇｍ＿ｉ＋１＋ｐΔＶ＿ｉ＋１となる。

【0363】

そのため演算セル３１＿ｉ＋１，ｊに含まれているトランジスタ３４の第１端子－第２端子間に流れる電流は、実施の形態１で説明したように、第１データであるｗ＿ｉ＋１，ｊと、第２データであるｘ＿ｉ＋１と、の積に比例する。

【0364】

したがって、変換回路ＩＴＲＺ＿ｊから出力される電流は、第１データである重み係数ｗ＿ｉ，ｊおよびｗ＿ｉ＋１，ｊと、第２データであるニューロンの信号の値ｘ＿ｉおよびｘ＿ｉ＋１と、の積和に比例した電流となる。

【0365】

このため、３行以上且つ２列以上のセルアレイＣＡを有する演算装置ＭＡＣ１の場合でも、上記の通り、積和演算を行うことができる。この場合の演算装置ＭＡＣ１は、複数列のうち１列を、電流としてＩ_ｒｅｆ０、およびｘＩ_ｒｅｆ０を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。そのため単位電力当たりの演算処理能力に優れた演算装置を提供することができる。

【0366】

また、本実施の形態では、演算装置ＭＡＣ１に含まれているトランジスタをＯＳトランジスタ、またはＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算装置ＭＡＣ１に含まれているトランジスタは、例えば、Ｇｅ等がチャネル形成領域に含まれるトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅ等の化合物半導体がチャネル形成領域に含まれるトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。

【0367】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0368】

（実施の形態３）
本実施の形態では、階層型の人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）について説明する。なお、階層型のニューラルネットワークの演算は、上記の実施の形態で説明した半導体装置および演算装置を用いることによって行うことができる。

【0369】

ニューラルネットワークにおいて、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。

【0370】

また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」または「認知」と呼称する場合がある。前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）は、上記実施の形態で説明した重みデータに相当する。

【0371】

ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型等が挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。

【0372】

＜階層型のニューラルネットワーク＞
階層型のニューラルネットワークは、一例としては、一の入力層と、一または複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図２１Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図２１Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。

【0373】

ニューラルネットワーク１００の各層は、一または複数のニューロンを有する。図２１Ａにおいて、第１層はニューロンＮ_１ ^（１）乃至ニューロンＮ_ｐ ^（１）（ここでのｐは１以上の整数である。）を有し、第（ｋ－１）層はニューロンＮ_１ ^{（ｋ－１）}乃至ニューロンＮ_ｍ ^{（ｋ－１）}（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ_１ ^（ｋ）乃至ニューロンＮ_ｎ ^（ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ_１ ^（Ｒ）乃至ニューロンＮ_ｑ ^（Ｒ）（ここでのｑは１以上の整数である。）を有する。

【0374】

なお、図２１Ａには、ニューロンＮ_１ ^（１）、ニューロンＮ_ｐ ^（１）、ニューロンＮ_１ ^{（ｋ－１）}、ニューロンＮ_ｍ ^{（ｋ－１）}、ニューロンＮ_１ ^（ｋ）、ニューロンＮ_ｎ ^（ｋ）、ニューロンＮ_１ ^（Ｒ）、ニューロンＮ_ｑ ^（Ｒ）に加えて、第（ｋ－１）層のニューロンＮ_ｉ ^{（ｋ－１）}（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮ_ｊ ^（ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。

【0375】

次に、前層のニューロンから次層のニューロンへの信号の伝達、およびそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮ_ｊ ^（ｋ）に着目する。

【0376】

図２１Ｂには、第ｋ層のニューロンＮ_ｊ ^（ｋ）と、ニューロンＮ_ｊ ^（ｋ）に入力される信号と、ニューロンＮ_ｊ ^（ｋ）から出力される信号と、を示している。

【0377】

具体的には、第（ｋ－１）層のニューロンＮ_１ ^{（ｋ－１）}乃至ニューロンＮ_ｍ ^{（ｋ－１）}のそれぞれの出力信号であるｚ_１ ^{（ｋ－１）}乃至ｚ_ｍ ^{（ｋ－１）}が、ニューロンＮ_ｊ ^（ｋ）に向けて出力されている。そして、ニューロンＮ_ｊ ^（ｋ）は、ｚ_１ ^{（ｋ－１）}乃至ｚ_ｍ ^{（ｋ－１）}に応じてｚ_ｊ ^（ｋ）を生成して、ｚ_ｊ ^（ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。

【0378】

前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ－１）層のニューロンＮ_ｉ ^{（ｋ－１）}と第ｋ層のニューロンＮ_ｊ ^（ｋ）との間のシナプスの重み係数をｗ_ｉ ^{（ｋ－１）} _ｊ ^（ｋ）としたとき、第ｋ層のニューロンＮ_ｊ ^（ｋ）に入力される信号は、式（１７）で表すことができる。

【0379】

【数17】

【0380】

つまり、第（ｋ－１）層のニューロンＮ_１ ^{（ｋ－１）}乃至ニューロンＮ_ｍ ^{（ｋ－１）}のそれぞれから第ｋ層のニューロンＮ_ｊ ^（ｋ）に信号が伝達するとき、当該信号であるｚ_１ ^{（ｋ－１）}乃至ｚ_ｍ ^{（ｋ－１）}には、それぞれの信号に対応する重み係数（ｗ_１ ^{（ｋ－１）} _ｊ ^（ｋ）乃至ｗ_ｍ ^{（ｋ－１）} _ｊ ^（ｋ））が乗じられる。そして、第ｋ層のニューロンＮ_ｊ ^（ｋ）には、ｗ_１ ^{（ｋ－１）} _ｊ ^（ｋ）・ｚ_１ ^{（ｋ－１）}乃至ｗ_ｍ ^{（ｋ－１）} _ｊ ^（ｋ）・ｚ_ｍ ^{（ｋ－１）}が入力される。このとき、第ｋ層のニューロンＮ_ｊ ^（ｋ）に入力される信号の総和ｕ_ｊ ^（ｋ）は、式（１８）となる。

【0381】

【数18】

【0382】

また、重み係数ｗ_１ ^{（ｋ－１）} _ｊ ^（ｋ）乃至ｗ_ｍ ^{（ｋ－１）} _ｊ ^（ｋ）と、ニューロンの信号ｚ_１ ^{（ｋ－１）}乃至ｚ_ｍ ^{（ｋ－１）}と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（１８）は、次の式（１９）に書き直すことができる。

【0383】

【数19】

【0384】

ニューロンＮ_ｊ ^（ｋ）は、ｕ_ｊ ^（ｋ）に応じて、出力信号ｚ_ｊ ^（ｋ）を生成する。ここで、ニューロンＮ_ｊ ^（ｋ）からの出力信号ｚ_ｊ ^（ｋ）を次の式（２０）で定義する。

【0385】

【数20】

【0386】

関数ｆ（ｕ_ｊ ^（ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数等を用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、または異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。

【0387】

ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線形ランプ関数、シグモイド関数等を用いればよい。デジタル値の２値の場合、例えば、出力を－１若しくは１、または、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、この場合、活性化関数は３値、例えば出力は－１、０、若しくは１とするステップ関数、または、０、１、若しくは２とするステップ関数等を用いればよい。また、例えば、５値を出力する活性化関数として、－２、－１、０、１、若しくは２とするステップ関数等を用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、等が出来る。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることが出来る。

【0388】

ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（１７）、式（１８）（または式（１９））、式（２０）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。

【0389】

実施の形態２で述べた演算装置ＭＡＣ１を、上述した隠れ層として適用する場合、重み係数ｗ_{ｓ［ｋ－１］} ^{（ｋ－１）} _ｓ＿Ｋ ^（ｋ）（ｓ［ｋ－１］は１以上ｍ以下の整数とし、ｓ＿Ｋは１以上ｎ以下の整数とする）を第１データとして、第１データに応じた電流を同じ列の各セルに順次記憶させて、第（ｋ－１）層のニューロンＮ_{ｓ［ｋ－１］} ^{（ｋ－１）}からの出力信号ｚ_{ｓ［ｋ－１］} ^{（ｋ－１）}を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、変換回路ＩＴＲＺに入力される電流Ｉ_Ｓから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層のニューロンＮ_ｓ＿Ｋ ^（ｋ）の出力信号ｚ_ｓ＿Ｋ ^（ｋ）とすることができる。

【0390】

また、実施の形態２で述べた演算装置ＭＡＣ１を、上述した出力層として適用する場合、重み係数ｗ_{ｓ［Ｒ－１］} ^{（Ｒ－１）} _ｓ［Ｒ］ ^（Ｒ）（ｓ［Ｒ－１］は１以上の整数とし、ｓ［Ｒ］は１以上ｑ以下の整数とする）を第１データとして、第１データに応じた電流を同じ列の各セルに順次記憶させて、第（Ｒ－１）層のニューロンＮ_{ｓ［Ｒ－１］} ^{（Ｒ－１）}からの出力信号ｚ_{ｓ［Ｒ－１］} ^{（Ｒ－１）}を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、変換回路ＩＴＲＺに入力される電流Ｉ_Ｓから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｒ層のニューロンＮ_ｓ［Ｒ］ ^（Ｒ）の出力信号ｚ_ｓ［Ｒ］ ^（Ｒ）とすることができる。

【0391】

なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。

【0392】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0393】

（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置の構成例、および上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。

【0394】

＜半導体装置の構成例１＞
図２２Ａは、一例として、上記実施の形態で説明した半導体装置であって、当該半導体装置は、トランジスタ５００と、容量６００と、を有する。また、図２２Ｂにはトランジスタ５００のチャネル長方向の断面図を、図２２Ｃにはトランジスタ５００のチャネル幅方向の断面図をそれぞれ示している。

【0395】

トランジスタ５００は、ＯＳトランジスタとすることができる。トランジスタ５００は、例えば上記実施の形態で説明した、トランジスタ２２、またはトランジスタ３２等に適用することができる。なお、トランジスタ５００は、Ｓｉトランジスタとしてもよく、シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコン等を用いることができる。

【0396】

トランジスタ５００は、例えば基板（図示しない）上方に設けられる絶縁体５１２の上方に設けられる。容量６００は、例えばトランジスタ５００の上方に設けられる。容量６００は、上記実施の形態で説明した容量２５等に適用することができる。

【0397】

絶縁体５１２上には絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素、および水素に対してバリア性のある物質を用いることが好ましい。

【0398】

例えば、絶縁体５１４には、基板を設ける領域等から、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

【0399】

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、絶縁体５１４として、水素の拡散を抑制する膜を用いることにより、トランジスタ５００等の半導体素子の特性が低下することを抑制することができる。ここで、水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

【0400】

また、水素に対するバリア性を有する膜として、例えば絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の金属酸化物を用いることが好ましい。

【0401】

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分等の不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分等の不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。

【0402】

絶縁体５１２、および絶縁体５１６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。

【0403】

本明細書等において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書等において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

【0404】

また、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、トランジスタ５００を構成する導電体（例えば、図２２Ｂ、および図２２Ｃに示す導電体５０３）等が埋め込まれている。

【0405】

絶縁体５１６の上方には、トランジスタ５００が設けられている。

【0406】

図２２Ｂ、および図２２Ｃに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図２２Ｂ、および図２２Ｃに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２の側面、絶縁体５７１の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。なお、本明細書等において、導電体５４２ａと導電体５４２ｂをまとめて導電体５４２といい、絶縁体５７１ａと絶縁体５７１ｂをまとめて絶縁体５７１という場合がある。他の要素も同様の表現をする場合がある。

【0407】

絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。

【0408】

酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。

【0409】

なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、トランジスタ５００は、酸化物５３０ｂの単層、または３層以上の積層構造を有する構成とすることができる。または、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有する構成とすることができる。

【0410】

導電体５６０は、ゲート電極として機能し、導電体５０３は、バックゲート電極として機能する。なお、導電体５０３をゲート電極として機能させ、導電体５６０をバックゲート電極として機能させてもよい。また、絶縁体５５２、絶縁体５５０、および絶縁体５５４は、導電体５６０に対するゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、導電体５０３に対するゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。

【0411】

ここで、図２２Ｂにおけるチャネル形成領域近傍の拡大図を図２３Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図２３Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。

【0412】

チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶ_Ｏ（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。

【0413】

金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（Ｖ_Ｏ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（Ｖ_Ｏ）近傍の水素が、酸素欠損（Ｖ_Ｏ）に水素が入った欠陥（以下、Ｖ_ＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶ_ＯＨはできる限り低減されていることが好ましい。

【0414】

また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（Ｖ_Ｏ）が多く、または水素、窒素、金属元素等の不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。

【0415】

ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０^１８ｃｍ^－３以下であることが好ましく、１×１０^１７ｃｍ^－３未満であることがより好ましく、１×１０^１６ｃｍ^－３未満であることがさらに好ましく、１×１０^１３ｃｍ^－３未満であることがさらに好ましく、１×１０^１２ｃｍ^－３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０^－９ｃｍ^－３とすることができる。

【0416】

また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。

【0417】

なお、図２３Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。

【0418】

また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素等の不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素等の不純物元素の濃度が減少していればよい。

【0419】

トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。

【0420】

また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

【0421】

酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物を用いてもよい。

【0422】

ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

【0423】

このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。

【0424】

また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

【0425】

酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。

【0426】

ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、および欠陥（例えば、酸素欠損（Ｖ_Ｏ等）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物または酸素の拡散をより低減することができる。

【0427】

一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。

【0428】

酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、Ｖ_ＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶ_ＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。

【0429】

これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶ_ＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。

【0430】

よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶ_ＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。

【0431】

そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶ_ＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。

【0432】

酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波等の作用により、領域５３０ｂｃのＶ_ＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損Ｖ_Ｏを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「Ｖ_ＯＨ→Ｈ＋Ｖ_Ｏ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶ_ＯＨを低減し、キャリア濃度を低下させることができる。

【0433】

また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマ等の作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、Ｖ_ＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。

【0434】

また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率良く領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。

【0435】

また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）等様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であれば好ましく、特に酸素ラジカルであると好適である。また、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。

【0436】

このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶ_ＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、ｎ型の電気特性を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。

【0437】

以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。

【0438】

また、図２２Ｃに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。

【0439】

上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。

【0440】

酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

【0441】

また、酸化物５３０ｂは、ＣＡＡＣ－ＯＳ等の結晶性を有する酸化物であることが好ましい。ＣＡＡＣ－ＯＳ等の結晶性を有する酸化物は、不純物、および欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。

【0442】

ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。言い換えると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。

【0443】

具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｍ－Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物等を用いてもよい。

【0444】

具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。

【0445】

なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。

【0446】

また、図２２Ｂ等に示すように、酸化物５３０の上面および側面に接して、酸化アルミニウム等により形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ－Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。

【0447】

酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。

【0448】

絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水、水素等の不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。

【0449】

なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。

【0450】

絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素等の不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコン等を用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコン等を用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウム等を用いることが好ましい。これにより、水、水素等の不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散することを抑制できる。または、水、水素等の不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜等から、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４等に含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０等に含まれる酸素が、絶縁体５７４等を介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素等の不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。

【0451】

ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯ_ｘ（ｘは０より大きい任意数）、またはＭｇＯ_ｙ（ｙは０より大きい任意数）等の金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。

【0452】

また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。

【0453】

絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法等を適宜用いてもよい。

【0454】

また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０^１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０等のチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０^１０Ωｃｍ以上１×１０^１５Ωｃｍ以下とする。

【0455】

また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン等を適宜用いればよい。

【0456】

また、絶縁体５８１は、一例として、層間膜、平坦化膜等として機能する絶縁体とすることが好ましい。

【0457】

導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。

【0458】

導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。

【0459】

ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２等）、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。

【0460】

導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素等の不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。

【0461】

また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。

【0462】

また、導電体５０３の電気抵抗率は、導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素等の不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。

【0463】

なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２２Ｃに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、ゲート電極として機能する導電体５６０の電界と、バックゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。

【0464】

なお、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。

【0465】

また、図２２Ｃに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。

【0466】

なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。

【0467】

絶縁体５２２は、水素（例えば、水素原子、水素分子等の少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。

【0468】

絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出と、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散と、を抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、または酸化物５３０が有する酸素と反応することを抑制することができる。

【0469】

または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

【0470】

また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム等の、いわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）等の誘電率が高い物質を用いることができる場合もある。

【0471】

酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコン等を適宜用いればよい。

【0472】

また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（Ｖ_Ｏ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。

【0473】

なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖ_Ｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ_２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶ_ＯＨが形成されるのを抑制することができる。

【0474】

なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。

【0475】

導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。

【0476】

導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物等を用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。

【0477】

なお、酸化物５３０ｂ等に含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂ等に含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂ等に含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。

【0478】

また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。

【0479】

絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコン等のシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素等の不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウム等の絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。

【0480】

絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウム等の絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。

【0481】

上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。

【0482】

絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）等を用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。

【0483】

図２２Ｃに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理等を行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶ_ＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。

【0484】

また、逆に、絶縁体５８０および絶縁体５５０等に過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。

【0485】

また、図２２Ｂに示すように、絶縁体５５２は、導電体５４２、絶縁体５４４、絶縁体５７１、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。

【0486】

また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０等に形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、または１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、または５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、および上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。

【0487】

絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサおよびリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法等がある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。

【0488】

ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホール等の欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、等の効果がある。よって、絶縁体５５２を絶縁体５８０等に形成された開口の側面等に被覆性良く、上記のような薄い膜厚で成膜することができる。

【0489】

なお、ＡＬＤ法で用いるプリカーサには炭素等を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素等の不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。

【0490】

絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン等を用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。

【0491】

絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素等の不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、または０．５ｎｍ以上とすることが好ましく、かつ１５ｎｍ以下、または２０ｎｍ以下とすることが好ましい。なお、上述した下限値、および上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。

【0492】

図２２Ｂ、および図２２Ｃ等では、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図２３Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。

【0493】

図２３Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）等を用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、または１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、または５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、および上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。

【0494】

なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコン等を用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ－ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。

【0495】

絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素等の不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述した絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。

【0496】

また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。

【0497】

また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０とともに、絶縁体５８０等に形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、または１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、または５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、および上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。

【0498】

導電体５６０は、トランジスタ５００のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図２２Ｂおよび図２２Ｃに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図２２Ｂおよび図２２Ｃでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、導電体５６０は、当該２層構造以外としては、単層構造、または３層以上の積層構造とすることができる。

【0499】

導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。

【0500】

また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることが好ましい。

【0501】

また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構造とすることができる。具体的には、例えば、導電体５６０ｂは、チタン、または窒化チタンと上記導電性材料との積層構造とすることができる。

【0502】

また、トランジスタ５００では、導電体５６０は、絶縁体５８０等に形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。

【0503】

また、図２２Ｃに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０等を介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、または５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、または１００ｎｍ以下とすることが好ましい。なお、上述した下限値、および上限値はそれぞれ組み合わせることができるものとする。

【0504】

絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。

【0505】

層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコン等の材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。

【0506】

絶縁体５８０は、絶縁体５８０中の水、水素等の不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコン等のシリコンを含む酸化物を適宜用いればよい。

【0507】

絶縁体５７４は、水、水素等の不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素等の不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウム等の絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素等の不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０等に含まれる水素等の不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。

【0508】

絶縁体５７６は、水、水素等の不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコン等の、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。

【0509】

また、トランジスタ５００の第１端子、または第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、または第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、および導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。

【0510】

プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

【0511】

各プラグ、および配線の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料等の導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデン等の高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅等の低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

【0512】

導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図２２Ｂに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、および絶縁体５８１、更に図２２Ａに示す絶縁体５８２、および絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図２２Ｂに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、および絶縁体５８１、更に図２２Ａに示す絶縁体５８２、および絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、および絶縁体５８６については後述する。

【0513】

さらに、図２２Ｂに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、および絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。

【0514】

導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。

【0515】

また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素等の不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウム等を用いることが好ましい。また、水、水素等の不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素等の不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。

【0516】

絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４等に用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコン等の絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０等に含まれる水、水素等の不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されるのを防ぐことができる。

【0517】

絶縁体５４１ａおよび絶縁体５４１ｂを、図２２Ｂに示すように積層構造にする場合、絶縁体５８０等の開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。

【0518】

例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。

【0519】

なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。

【0520】

また、図２２Ａに示すとおり、導電体５４０ａの上部、および導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２等を配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもすることができる。具体的には、例えば、当該導電体は、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。

【0521】

なお、本発明の一隊の半導体装置に含まれるトランジスタの構造は、図２２Ａ乃至図２２Ｃに示したトランジスタ５００に限定されない。本発明の一態様の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。

【0522】

例えば、図２２Ａ乃至図２２Ｃに示すトランジスタ５００は、図２４に示す構成としてもよい。図２４のトランジスタは、酸化物５４３ａ、および酸化物５４３ｂを有する点で、図２２Ａ乃至図２２Ｃに示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、および酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図２４のトランジスタのチャネル幅方向の断面の構成については、図２２Ｃ示すトランジスタ５００の断面と同様の構成とすることができる。

【0523】

酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。

【0524】

酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極、またはドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。

【0525】

また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、または１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、または５ｎｍ以下であることが好ましい。なお、上述した下限値、および上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶等の結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。

【0526】

絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。

【0527】

絶縁体５８２は、酸素、および水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の金属酸化物を用いることが好ましい。

【0528】

また、絶縁体５８６は、絶縁体５１２と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。

【0529】

続いて、図２２Ａに示す半導体装置に含まれている。容量６００、およびその周辺の配線、またはプラグについて説明する。なお、図２２Ａに示すトランジスタ５００の上方には、容量６００と、配線、および／またはプラグが設けられている。

【0530】

容量６００は、一例として、導電体６１０と、導電体６２０、絶縁体６３０とを有する。

【0531】

導電体５４０ａまたは導電体５４０ｂの一方、導電体５４６、および絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量６００の一対の電極の一方としての機能を有する。

【0532】

また、導電体５４０ａ、または導電体５４０ｂの他方、および絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、上方に配置される回路素子、配線等と、を電気的に接続するプラグ、配線、端子等としての機能を有する。

【0533】

なお、導電体６１２、および導電体６１０は、同時に形成してもよい。

【0534】

導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の導電性材料を適用することもできる。

【0535】

図２２Ａでは、導電体６１２、および導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

【0536】

絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量６００の一対の電極に挟まれる誘電体として機能する。

【0537】

絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウム等を用いることができる。また、絶縁体６３０は、上述した材料を用いて、積層または単層として設けることができる。

【0538】

また、例えば、絶縁体６３０には、酸化窒化シリコン等の絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量６００は、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量６００の静電破壊を抑制することができる。

【0539】

なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物等がある。

【0540】

または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ、Ｓｒ）ＴｉＯ_３（ＢＳＴ）等のｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物等を用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、容量素子等のリーク電流等の問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。

【0541】

絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６１０は、容量６００の一対の電極の一方としての機能を有する。

【0542】

なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料等の導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデン等の高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体等の他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。

【0543】

導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素、不純物等が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体５１４と同様の材料を用いることができる。

【0544】

絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体５１２と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体５１４に適用できる材料とすることができる。

【0545】

ところで、図２２Ａに示す容量６００は、プレーナ型としているが、容量素子の形状はこれに限定されない。容量６００は、プレーナ型ではなく、例えば、シリンダ型としてもよい。

【0546】

また、容量６００の上方には、配線層を設けてもよい。例えば、図２２Ａにおいて、絶縁体４１１、絶縁体４１２、絶縁体４１３、および絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、および絶縁体４１３には、プラグ、または配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。

【0547】

また、絶縁体６３０、絶縁体６４０、および絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、配線として機能する。

【0548】

絶縁体４１１、および絶縁体４１４は、例えば、絶縁体５１４等と同様に、水、水素等の不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、および絶縁体４１４としては、例えば、絶縁体５１４等に適用できる材料を用いることができる。

【0549】

絶縁体４１２、および絶縁体４１３は、例えば、絶縁体５１２と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。

【0550】

＜トランジスタの構成例＞
次に、金属酸化物がチャネル形成領域に含まれているトランジスタ５００内に、またその周辺に強誘電性を有し得る誘電体が設けられている構成について説明する。

【0551】

図２５Ａは、図２２Ａ、図２２Ｂ等のトランジスタ５００の構成に強誘電性を有し得る誘電体が設けられた、トランジスタの構成の一例を示している。

【0552】

図２５Ａに示すトランジスタは、導電体５０３に対するゲート絶縁体として機能する絶縁体５２２を絶縁体５２０に置き換えた構成となっている。絶縁体５２０は、一例として、強誘電性を有し得る誘電体を用いることができる。

【0553】

なお、強誘電性を有し得る材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯ_Ｘ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）等。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）等。）を添加した材料、等が挙げられる。また、強誘電性を有し得る材料として、ＰｂＴｉＯ_Ｘ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、等のペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有し得る材料としては、例えば、上記に列挙した材料から選ばれた混合物または化合物とすることができる。または、強誘電性を有し得る材料としては、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯ_Ｘ、および酸化ハフニウムに元素Ｊ１を添加した材料等は、成膜条件だけでなく、各種プロセス等によっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶのではなく、強誘電性を有し得る材料と呼んでいる。

【0554】

中でも強誘電性を有し得る材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有し得るため、好ましい。ここで、絶縁体５２０の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下にすることができる。膜化された強誘電体層を用いることによって、強誘電体キャパシタを、微細化されたトランジスタ５００に組み合わせて半導体装置を形成することができる。

【0555】

また、図２５Ａにおいて、絶縁体５２０は１層として図示したが、絶縁体５２０は、強誘電性を有し得る誘電体を含む２層以上の絶縁膜としてもよい。その具体的な一例のトランジスタを図２５Ｂに示す。図２５Ｂにおいて、例えば、絶縁体５２０は、絶縁体５２０ａと絶縁体５２０ｂとを有する。絶縁体５２０ａは、絶縁体５１６と、導電体５０３と、のそれぞれの上面に設けられ、絶縁体５２０ｂは、絶縁体５２０ａの上面に設けられている。

【0556】

絶縁体５２０ａとしては、例えば、強誘電性を有し得る誘電体を用いることができる。また、絶縁体５２０ｂとしては、例えば、酸化シリコン等を用いることができる。また、例えば、逆に絶縁体５２０ａに酸化シリコンを用いて、絶縁体５２０ｂに強誘電性を有し得る誘電体を用いてもよい。

【0557】

図２５Ｂに示すとおり、絶縁体５２０を２層として、一方の層に強誘電性を有し得る誘電体を設けて、他方の層に酸化シリコンを設けることで、ゲート電極として機能する導電体５０３と酸化物５３０との間に流れる電流リークを抑えることができる。

【0558】

また、図２５Ｃには、絶縁体５２０を３層とする、トランジスタの構成例を示している。図２５Ｃにおいて、絶縁体５２０は、例えば、絶縁体５２０ａと、絶縁体５２０ｂと、絶縁体５２０ｃと、を有する。絶縁体５２０ｃは、絶縁体５１６と、導電体５０３と、のそれぞれの上面に設けられ、絶縁体５２０ａは、絶縁体５２０ｃの上面に設けられ、絶縁体５２０ｂは、絶縁体５２０ａの上面に設けられている。

【0559】

絶縁体５２０ａとしては、例えば、強誘電性を有し得る誘電体を用いることができる。また、絶縁体５２０ｂ、および絶縁体５２０ｃとしては、例えば、酸化シリコン等を用いることができる。

【0560】

図２５Ａ乃至図２５Ｃに示す、トランジスタの構成は、例えば、上記実施の形態で説明した、図１Ｂに示すトランジスタ２２、およびトランジスタ３２に適用することができる。

【0561】

酸化物半導体を有するトランジスタを用いた半導体装置に、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。

【0562】

また、酸化物半導体を有するトランジスタを用いた半導体装置において、積層構造、微細化、高集積化等を図ることで、半導体装置を構成する回路の面積を低減することができる。特に、半導体装置に含まれる容量素子として、強誘電キャパシタを用いることによって、当該容量素子の静電容量の値を大きくすることができるため、容量素子の微細化を図ることができる。このため、当該容量素子を含む回路の面積を低減することができる。また、本実施の形態で説明したとおり、トランジスタおよび容量素子を積層することにより、半導体装置の回路面積の増加を抑えつつ、回路規模を大きくすることができる。

【0563】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0564】

（実施の形態５）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。

【0565】

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズ等が含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルト等から選ばれた一種、または複数種が含まれていてもよい。

【0566】

＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図２６Ａを用いて説明を行う。図２６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。

【0567】

図２６Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、およびｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、およびｐｏｌｙ ｃｒｙｓｔａｌが含まれる。

【0568】

なお、図２６Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、および「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。

【0569】

なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図２６Ｂに示す。図２６Ｂにおいて、横軸は２θ［ｄｅｇ．］であり、縦軸はＩｎｔｅｎｓｉｔｙ［ａ．ｕ．］である。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図２６Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す場合がある。なお、図２６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。

【0570】

図２６Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２６Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。

【0571】

また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図２６Ｃに示す。図２６Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２６Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。

【0572】

図２６Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。

【0573】

＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２６Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、およびｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、等が含まれる。

【0574】

ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、およびａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。

【0575】

［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。

【0576】

なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。

【0577】

また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタン等から選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。

【0578】

ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成等により変動する場合がある。

【0579】

また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。

【0580】

上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、等によって、歪みを許容することができるためと考えられる。

【0581】

なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下等を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、およびＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。

【0582】

ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、および欠陥の生成等によって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物、欠陥（酸素欠損等）等の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。

【0583】

［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ、および非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。

【0584】

［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。

【0585】

＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。

【0586】

［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

【0587】

さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。

【0588】

ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。

【0589】

具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物等が主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物等が主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。

【0590】

なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。

【0591】

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。

【0592】

ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉ_ｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。

【0593】

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。

【0594】

＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

【0595】

上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

【0596】

トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０^１７ｃｍ^－３以下、好ましくは１×１０^１５ｃｍ^－３以下、さらに好ましくは１×１０^１３ｃｍ^－３以下、より好ましくは１×１０^１１ｃｍ^－３以下、さらに好ましくは１×１０^１０ｃｍ^－３未満であり、１×１０^－９ｃｍ^－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼称する場合がある。

【0597】

また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

【0598】

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

【0599】

従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

【0600】

＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。

【0601】

酸化物半導体において、第１４族元素の一つであるシリコン、炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素の濃度と、酸化物半導体との界面近傍のシリコン、炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

【0602】

また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

【0603】

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下にする。

【0604】

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満にする。

【0605】

不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

【0606】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0607】

（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置および演算装置ＭＡＣ１が有する各構成を含む集積回路の構成について図２７を参照しながら説明する。

【0608】

図２７は、集積回路３９０を組み込んだ半導体チップ３９１の一例である。図２７に示す半導体チップ３９１は、リード３９２および集積回路３９０を有する。集積回路３９０は、上記実施の形態で示した半導体装置および演算装置ＭＡＣ１を含む各種の回路が１のダイに設けられている。集積回路３９０は積層構造をもち、Ｓｉトランジスタを有する層（Ｓｉトランジスタ層３９３）、配線層３９４、ＯＳトランジスタを有する層（ＯＳトランジスタ層３９５）に大別される。ＯＳトランジスタ層３９５は、Ｓｉトランジスタ層３９３上に積層して設けることができるため、半導体チップ３９１の小型化が容易である。

【0609】

図２７では、半導体チップ３９１のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。その他の構成例としては、挿入実装型であるＤＩＰ（Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｐａｃｋａｇｅ）、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、表面実装型であるＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ－Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＬＣＣ（Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＦＢＧＡ（Ｆｉｎｅ ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、接触実装型であるＤＴＰ（Ｄｕａｌ Ｔａｐｅ ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＱＴＰ（Ｑｕａｄ Ｔａｐｅ－ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）等の構造を適宜用いることができる。

【0610】

Ｓｉトランジスタを有する半導体装置および演算装置ＭＡＣ１は、全て、Ｓｉトランジスタ層３９３、配線層３９４およびＯＳトランジスタ層３９５に形成することができる。すなわち、上記半導体装置を構成する素子は、同一の製造プロセスで形成することが可能である。そのため、図２７に示す半導体チップは、構成する素子が増えても製造プロセスを増やす必要がなく、上記半導体装置を低コストで組み込むことができる。

【0611】

以上説明した本発明の一態様により、新規な半導体装置および電子機器を提供することができる。または、本発明の一態様により、消費電力の小さい半導体装置および電子機器を提供することができる。または、本発明の一態様により、発熱の抑制が可能な半導体装置および電子機器を提供することができる。

【0612】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0613】

（実施の形態７）
本実施の形態では、上記実施の形態で説明した集積回路３９０（あるいは上記集積回路３９０を組み込んだ半導体チップ３９１）を適用することが可能な電子機器、移動体、演算システムについて、図２８乃至図３１を参照しながら説明する。

【0614】

図２８Ａは、移動体の一例として自動車の外観図を図示している。図２８Ｂは、自動車内でのデータのやり取りを簡略化した図である。自動車５９０は、複数のカメラ５９１等を有する。また、自動車５９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダー等各種センサ（図示せず）等を備える。

【0615】

自動車５９０において、カメラ５９１等に上記集積回路３９０を用いることができる。自動車５９０は、カメラ５９１が複数の撮像方向５９２で得られた複数の画像を上記実施の形態で説明した集積回路３９０で処理し、バス５９３等を介してホストコントローラ５９４等により複数の画像をまとめて解析することで、ガードレールまたは歩行者の有無等、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測等を行うシステムに用いることができる。

【0616】

集積回路３９０では、得られた画像データに対してニューラルネットワーク等の演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的等）、物体認識（自動運転の目的等）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減等の処理を行うことができる。

【0617】

なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）等も挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。

【0618】

図２９Ａは、携帯型電子機器の一例を示す外観図である。図２９Ｂは、携帯型電子機器内でのデータのやり取りを簡略化した図である。携帯型電子機器５９５は、プリント配線基板５９６、スピーカー５９７、カメラ５９８、マイクロフォン５９９等を有する。

【0619】

携帯型電子機器５９５において、プリント配線基板５９６に上記集積回路３９０を設けることができる。携帯型電子機器５９５は、スピーカー５９７、カメラ５９８、マイクロフォン５９９等で得られる複数のデータを上記実施の形態で説明した集積回路３９０を用いて処理・解析することで、ユーザの利便性を向上させることができる。

【0620】

集積回路３９０では、得られた画像データをニューラルネットワーク等の演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的等）、物体認識（自動運転の目的等）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減等の処理を行うことができる。

【0621】

図３０Ａに示す携帯型ゲーム機１１００は、筐体１１０１、筐体１１０２、筐体１１０３、表示部１１０４、接続部１１０５、操作キー１１０７等を有する。筐体１１０１、筐体１１０２および筐体１１０３は、取り外すことが可能である。筐体１１０１に設けられている接続部１１０５を筐体１１０８に取り付けることで、表示部１１０４に出力される映像を、別の映像機器に出力することができる。他方、筐体１１０２および筐体１１０３を筐体１１０９に取り付けることで、筐体１１０２および筐体１１０３を一体化し、操作部として機能させる。筐体１１０２および筐体１１０３の基板に設けられているチップ等に先の実施の形態に示す集積回路３９０を組み込むことができる。

【0622】

図３０ＢはＵＳＢ接続タイプのスティック型の電子機器１１２０である。電子機器１１２０は、筐体１１２１、キャップ１１２２、ＵＳＢコネクタ１１２３および基板１１２４を有する。基板１１２４は、筐体１１２１に収納されている。例えば、基板１１２４には、メモリチップ１１２５、コントローラチップ１１２６が取り付けられている。基板１１２４のコントローラチップ１１２６等に先の実施の形態に示す集積回路３９０を組み込むことができる。

【0623】

図３０Ｃは人型のロボット１１３０である。ロボット１１３０は、センサ２１０１乃至２１０６、および制御回路２１１０を有する。例えば、制御回路２１１０には、先の実施の形態に示す集積回路３９０を組み込むことができる。

【0624】

上記実施の形態で説明した集積回路３９０は、電子機器に内蔵する代わりに、電子機器と通信を行うサーバーに用いることもできる。この場合、電子機器とサーバーによって演算システムが構成される。図３１に、システム３０００の構成例を示す。

【0625】

システム３０００は、電子機器３００１と、サーバー３００２によって構成される。電子機器３００１とサーバー３００２間の通信は、インターネット回線３００３を介して行うことができる。

【0626】

サーバー３００２には、複数のラック３００４を有する。複数のラックには、複数の基板３００５が設けられ、当該基板３００５上に上記実施の形態で説明した集積回路３９０を搭載することができる。これにより、サーバー３００２にニューラルネットワークが構成される。そして、サーバー３００２は、電子機器３００１からインターネット回線３００３を介して入力されたデータを用いて、ニューラルネットワークの演算を行うことができる。サーバー３００２による演算の結果は必要に応じて、インターネット回線３００３を介して電子機器３００１に送信することができる。これにより、電子機器３００１における演算の負担を低減することができる。

【0627】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0628】

（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。

【0629】

各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。

【0630】

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換え等を行うことが出来る。

【0631】

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。

【0632】

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

【0633】

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

【0634】

また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値等に限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつき等を含むことが可能である。

【0635】

また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。

【0636】

本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

【0637】

また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合等も含む。

【0638】

また本明細書等において、ノードは、回路構成またはデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

【0639】

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

【0640】

また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。

【0641】

「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と言い換えることができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中等）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流で記載する。言い換えると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。

【0642】

本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。言い換えれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。

【0643】

本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

【0644】

本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

【0645】

本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

【0646】

なお本明細書等において、「膜」、「層」等の語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

【符号の説明】

【0647】

１０Ａ１：半導体装置、１０Ａ２：半導体装置、１０Ａ３：半導体装置、１０Ｂ１：半導体装置、１０Ｂ２：半導体装置、１０Ｂ３：半導体装置、１０Ｃ１：半導体装置、１０Ｃ２：半導体装置、１０Ｃ３：半導体装置、１０Ｄ１：半導体装置、１０Ｄ２：半導体装置、１０Ｄ３：半導体装置、２０：参照セル部、２１：参照セル、２２：トランジスタ、２３：トランジスタ、２４：トランジスタ、２５：容量、３０：演算セル部、３１：演算セル、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、３５：容量、１００：ニューラルネットワーク、３９０：集積回路、３９１：半導体チップ、３９２：リード、３９３：Ｓｉトランジスタ層、３９４：配線層、３９５：ＯＳトランジスタ層、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５２０：絶縁体、５２０ａ：絶縁体、５２０ｂ：絶縁体、５２０ｃ：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４１：絶縁体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：酸化物、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１：絶縁体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、５９０：自動車、５９１：カメラ、５９２：撮像方向、５９３：バス、５９４：ホストコントローラ、５９５：携帯型電子機器、５９６：プリント配線基板、５９７：スピーカー、５９８：カメラ、５９９：マイクロフォン、６００：容量、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、６５０：絶縁体、６６０：導電体、１１００：携帯型ゲーム機、１１０１：筐体、１１０２：筐体、１１０３：筐体、１１０４：表示部、１１０５：接続部、１１０７：操作キー、１１０８：筐体、１１０９：筐体、１１２０：電子機器、１１２１：筐体、１１２２：キャップ、１１２３：ＵＳＢコネクタ、１１２４：基板、１１２５：メモリチップ、１１２６：コントローラチップ、１１３０：ロボット、２１０１：センサ、２１０６：センサ、２１１０：制御回路、３０００：システム、３００１：電子機器、３００２：サーバー、３００３：インターネット回線、３００４：ラック、３００５：基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】