特開 2025-16314 集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025016314

(43)【公開日】2025-01-31

(54)【発明の名称】集積回路

(51)【国際特許分類】

   H10B 51/30 20230101AFI20250124BHJP

   G11C 11/22 20060101ALI20250124BHJP

【ＦＩ】

H10B51/30

G11C11/22 120

【審査請求】未請求

【請求項の数】5

【出願形態】書面

(21)【出願番号】P 2023128884

(22)【出願日】2023-07-21

(71)【出願人】

【識別番号】511252615

【氏名又は名称】渡辺 重佳

(72)【発明者】

【氏名】渡辺 重佳

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FR05

5F083GA01

5F083GA05

5F083GA09

5F083KA01

5F083KA05

5F083LA12

5F083LA16

(57)【要約】      （修正有）

【課題】高速で低コストの特性を持つＭＢＣＦＥＴ（Ｍｕｌｔｉ Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ ＦＥＴ）に代表される縦方向に積層された積層型ゲートアラウンド型トランジスタ構造（ＧＡＡ）が不揮発性特性を実現する集積回路を提供する。
【解決手段】同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴ（ＧＡＡ１０，１１，１２）において、前記複数個の横型ＦＥＴのうち少なくとも１素子にゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用する。
【選択図】図１

【特許請求の範囲】

【請求項1】

同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴにおいて、前記複数個の横型ＦＥＴのうち少なくとも１素子のゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用する事により不揮発性機能を実現する集積回路。

【請求項2】

前記請求項１記載の集積回路において、前記横型ＦＥＴとして４側面をチャネルに用いるゲートアラウンド型を用いる事を特徴とする特許請求項第１項記載の集積回路。

【請求項3】

前記請求項１ないし２記載の集積回路において、前記不揮発性機能として不揮発性メモリを実現する事を特徴する集積回路。

【請求項4】

前記請求項１ないし２記載の集積回路において、前記不揮発性機能として積和演算回路を実現する事を特徴する集積回路。

【請求項5】

前記請求項１ないし２記載の集積回路において、前記不揮発性機能として任意の論理回路の演算結果を記憶する機能を具備する事を特徴する集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

ゲートオールアラウンド型トランジスタを用いた集積回路に関する。

【背景技術】

【0002】

ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。

【0003】

その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。

【0004】

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。

【0005】

過去平面型トランジスタの微細化が難しい問題を解決するため、４側面をチャネルに使用できるゲートアラウンド型トランジスタ（以後ＧＡＡと略す）や、ＧＡＡを縦方向に複数個積層してＧＡＡ以上に高速化に適したＭＢＣＦＥＴ（Ｍｕｌｔｉ Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ ＦＥＴ）などが提案されている。これらにより微細化によらず高速低コストな特性が実現されている。

【0006】

過去提案されている前記ＧＡＡもしくはＭＢＣＦＥＴに代表される縦方向に積層された積層型ＧＡＡでは、ゲート絶縁膜に酸化膜や高誘電体膜を使用するため、高速で低コストな特性は実現できる。しかしながらＧＡＡもしくは積層型ＧＡＡ単体では不揮発情報を記憶できないため、不揮発性メモリ、論理回路の出力情報をその上部に記憶する不揮発性論理回路、不揮発性素子を用いた積和演算回路等の不揮発性素子を用いた多様なメモリや論理回路を実現する事が出来なかった。

【文献１】

Ｍ． Ｓａｋｏ ｅｔ ａｌ，” Ａ Ｌｏｗ－Ｐｏｗｅｒ ６４Ｇｂ ＭＬＣ ＮＡＮＤ－Ｆｌａｓｈ Ｍｅｍｏｒｙ ｉｎ １５ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．

【発明の概要】

【発明が解決しようとしている課題】

【0007】

高速、低コストが実現可能なゲートアラウンド型トランジスタ構造（ＧＡＡ）もしくはそれを積層した積層型ＧＡＡ単体では、情報を不揮発で記憶する手段及びその手段を用いた不揮発性メモリや不揮発性論理回路は提案されていない。

【課題を解決するための手段】

【0008】

同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴにおいて、前記複数個の横型ＦＥＴのうち少なくとも１素子にゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用する事により実現した。

【発明の効果】

【0009】

本発明により、高速で低コストの特性を持つＭＢＣＦＥＴに代表される縦方向に積層された積層型ＧＡＡが不揮発性特性を実現する事が出来る。その結果低コストでパターン面積の小さな不揮発性メモリ、論理回路の出力情報をその上部に記憶する不揮発性論理回路、低コストで処理能力が向上した不揮発性素子を用いた積和演算回路等の不揮発性素子を用いた多様なメモリや論理回路を実現する事が出来る。

【発明を実施するための最良の形態】

【0010】

以下、図面を参照して、本発明に係る集積回路の第１実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）

【0011】

以下本発明の第一の実施形態を説明する。
図１に、同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴとして強誘電型トランジスタ（ＦｅＦＥＴ）を使用している。図１ではＧＡＡを３個積層した積層型ＧＡＡを示し、３個のＧＡＡ１０，１１，１２全てにＦｅＦＥＴを使用している。

【0012】

図２に、以下本発明の第二の実施形態を説明する。
同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴを使用している点では第一の実施形態と同じである。図２ではＧＡＡを３個積層した積層型ＧＡＡのうち１個のＧＡＡ２０にはＦｅＦＥＴを使用し、残り２個のＧＡＡには。ゲート絶縁膜に酸化膜や高誘電体膜を使用する。

【0013】

以下本発明の第一の実施形態の変形例１を説明する。
図３に、積層型ＧＡＡで２層積層した場合を示す。ＦｅＦＥＴ ３０と３１で一つ目の積層型ＧＡＡを形成し、ＦｅＦＥＴ ３２と３３で二個目の積層型ＧＡＡを形成している。同一積層型ＧＡＡ内では積層型ＧＡＡのソース電極は上下でそれぞれソース線３６、３７として縦方向に接続されている。同様に同一積層型ＧＡＡ内では積層型ＧＡＡのドレイン電極は上下でそれぞれビット線３８、３９として縦方向に接続されている。３４と３５はそれそれ上層のＦｅＦＥＴのゲート信号（ワード線）、下層のＦｅＦＥＴのゲート信号（ワード線）を示す。

【0014】

縦方向の積層数を増加させ、積層型ＧＡＡの個数を増やすと大容量で高速低コストの大容量ＦｅＲＡＭを実現できる。図３で３０を選択されたＦｅＦＥＴとすると３４は選択されたワード線、３６は選択されたソース線、３８は選択されたビット線になる。一方３５は非選択なワード線、３７は非選択なソース線、３９は非選択なビット線になる。

【0015】

この大容量ＦｅＲＡＭではプログラム時に３４にプログラム用高電圧ＶＰＰを印加し、３６、３８は接地電位としてＦｅＦＥＴ３０にプログラムを行う。残りのＦｅＦＥＴには誤書き込みを防ぐため、３５に接地電位、３７と３９には非選択用の中間電圧（例えばＶＰＰ／２）を印加する。読出し時には３４には低い読み出し電圧、３６は接地電位とし、３８に３０へのプログラム情報を読みだす。

【0016】

以下本発明の第一の実施形態の変形例２を説明する。
図４に、積層型ＧＡＡで２層積層した場合を示す。ＦｅＦＥＴ ４０と４１で一つ目の積層型ＧＡＡを形成し、ＦｅＦＥＴ ４２と４３で二個目の積層型ＧＡＡを形成している。この構成では不揮発性素子を用いた積和演算回路を実現できる。２個の積層型ＧＡＡのソース電極は上層のＦｅＦＥＴへのプログラム及び積和演算への入力信号４６１、４６２として使用される。一方、２個の積層型ＧＡＡのソース電極は下層のＦｅＦＥＴへのプログラム及び積和演算への入力信号４７１、４７２として使用される。ビット線４８と４９ではそれぞれ異なる積層型ＧＡＡでの積和演算結果が出力される。

【0017】

図４ではまずＦｅＦＥＴに積和演算のおける重みをそれぞれのＦｅＦＥＴの抵抗値として記憶するために、ＦｅＦＥＴ４０－４３にプログラムを行う。プログラム時には例えばＦｅＦＥＴ４０にプログラムを行う場合には４４に重みの値に対応したプログラム電圧を印加し、４６１、４７１、４５には接地電圧を印加する。一方、ＦｅＦＥＴ４２と４３へのプログラムを防ぐため、４６２、４７２には中間電圧を与える。

【0018】

次にプログラムされた情報を用いて積和演算を行う場合には、それぞれ同じ積層場所にあるＦｅＦＥＴのソースには同じ入力電圧（図４で上層では４６１と４６２には同じ入力電圧を印加、下層では４７１と４７２に同じ入力電圧を印加）を印加する。ゲート電圧４４と４５には閾値電圧以上の同じゲート電圧を印加する。その結果ビット線４８と４９にそれぞれの積層型ＧＡＡでの積和演算回路の演算結果が電流値として出力される。
この他にもゲート電圧４４と４５を共通にし、ビット線４８と４９の電圧を上層のＧＡＡと下層のＧＡＡで分離する方法も考えられる。その場合にはプログラム時には上下のＧＡＡでヒット線とソース線に別の電圧を印加して（同一ＦｅＦＥＴのソース電圧とドレイン電圧は同一にする）ＦｅＦＥＴへのプログラム量（閾値電圧の変化）をコントロールする。プログラム後の積和演算時には、上下のＧＡＡに接続されるビット線を接続して積和演算の評価を行う。

【0019】

以下本発明の第一の実施形態の変形例３を説明する。
基本的構成は第一の実施例の第一の変形例と同じ構成をしている積和演算回路である。ＦｅＦＥＴへの重みのプログラムは第一の実施例の変形例１と同じである。積和演算に関しては、第一の実施形態の変形例２ではソースから入力しているのに対して変形例３ではゲートから入力しているのが特徴である。つまり積和演算時にはゲート３４と３５には異なる入力信号を印加する。通常ＦｅＦＥＴのドレイン電流は三極管動作の場合、ゲート電圧からプログラム後の閾値電圧を引いた値に比例する。そのためプログラムされる閾値の値が異なる場合にゲート電圧に入力信号を入れる方式では重みと入力電圧を独立して制御するのは困難であると考えられていた。（積和演算では重みと入力信号は独立して制御される必要がある）。

【0020】

そこで変形例３ではＦｅＦＥＴがサブスレッショルド動作する場合にはドレイン電流がゲート電圧、閾値電圧、ドレイン電圧の指数関数で表されるため、ドレイン電流をゲートへの入力電圧と、重みに関する閾値の積の形で表すことが出来る。その結果、従来方式で問題だった重みとゲートへの入力電圧を独立して制御できる特徴がある。

【0021】

以下本発明の第一の実施形態の変形例４を説明する（図５）。
基本的構成は第一の実施例の第一の変形例と同じ構成をしている積和演算回路である。ＦｅＦＥＴへの重みのプログラムは第一の実施例の変形例１と同じである。積和演算に関しては、第一の実施形態の変形例２ではソースから入力しているのに対して変形例４ではゲートから入力しているのが特徴である。つまり積和演算時にはゲート３４と３５には異なる入力信号を印加する。通常ＦｅＦＥＴのドレイン電流は三極管動作の場合、ゲート電圧からプログラム後の閾値電圧を引いた値に比例する。そのためプログラムされる閾値の値が異なる場合にゲート電圧に入力信号を入れる方式では重みと入力電圧を独立して制御するのは困難であると考えられていた。

【0022】

そこで変形例４では評価用ＦｅＦＥＴ以外に新たに別の基準用ＦｅＦＥＴ（ＦｅＦＥＴアレイ５１を構成）を設ける。そして評価用ＦｅＦＥＴのプログラム後の閾値電圧を基準用ＦｅＦＥＴにも同様にプログラムする。そして積和演算時には基準ＦｅＦＥＴの閾値電圧に応じてゲートへの入力信号をコントロールする。ゲート３４と３５に異なるゲート入力信号を入れる。その結果ドレイン電流が三極管動作する時にも常にゲートへの入力電圧と重みに関する積の形で表すことが可能になる。

【0023】

以上の動作を実現するためには基準用ＦｅＦＥＴの閾値電圧を検知する回路５２と閾値電圧に応じたゲート入力信号への変換回路５３が必要になる。ゲート入力信号への変換回路には解析的な計算で閾値電圧からゲート入力信号へ変換する回路か、両者の関係を参照するテーブル方式等が考えられる。

【0024】

図６に、以下本発明の第二の実施形態の第一の変形例を説明する。
図６では論理回路の出力情報をその上部に記憶する不揮発性論理回路を実現する事が出来る。積層型ＧＡＡにおいて縦方向に積層されたＧＡＡによって構成された論理回路６７の上に６７での演算結果を記憶するＦｅＦＥＴ６５、その上にＦｅＦＥＴ６３への書き込み制御用ＧＡＡを積層する。６３，６５、６７は一個の積層型ＧＡＡを形成するが、その中でＦｅＦＥＴを使用するのは記憶用ＦｅＦＥＴ６５のみになる。

【0025】

回路動作は以下のように行う。初めのプリチャージ時には６１と６２は読出し用電圧１Ｖに、６６は接地電位に設定する。出力６４は１Ｖにプリチャージされる。その時に書き込み用ワード線６６は０Ｖを印加する。次の読出し時にはプリチャージ信号６２を接地電圧にし、６６を２Ｖに設定し、出力６４に論理回路６７の評価結果を出力する。次のプログラム時は６１と６２を中間電圧まで昇圧し、６４を書き込み電圧ＶＰまで昇圧して評価結果をＦｅＦＥＴ６８に書き込む。

【0026】

読出し時に出力６４が１Ｖの場合にはプログラム時に６４は中間電位まで充電されるためＦｅＦＥＴ６８にはプログラムされない。一方読出し時に出力６４が０Ｖの場合にはプログラム時に６４は０ＶであるためＦｅＦＥＴ６８にはプログラムされる。

【実施形態の効果】

【0027】

本発明により、高速で低コストな特性を持つＭＢＣＦＥＴに代表される縦方向に積層された積層型ＧＡＡが不揮発性特性を実現する事が出来る。その結果低コストでパターン面積の小さな不揮発性メモリ、論理回路の出力情報をその上部に記憶する不揮発性論理回路、低コストで処理能力が向上した不揮発性素子を用いた積和演算回路等の不揮発性素子を用いた多様なメモリや論理回路を実現する事が出来る。

【0028】

不揮発性素子としてＦｅＦＥＴを用いた場合には、１本のビット線に１Ｋ個のＦｅＦＥＴが接続される場合には１Ｋ層にＦｅＦＥＴを同じ位置に積層した積層型ＧＡＡによりメモリセルアレイの面積を１／１Ｋに縮小できる。ＦｅＲＡＭの面積は大部分メモリセルアレイで占められているため、本発明によりＦｅＲＡＭの面積を従来の１／１ｋに縮小できる効果が有る。その結果低コスト化が期待できる。

【0029】

本発明の不揮発性素子を用いた積和演算回路に適用した場合には、１本のビット線に１Ｋ個のＦｅＦＥＴが接続される場合には１Ｋ層にＦｅＦＥＴを同じ位置に積層した積層型ＧＡＡにより積和演算回路の面積を１／１Ｋに縮小できる。その結果処理能力を変更せずに積和演算回路の面積を１／１Ｋに縮小出来、これが低コスト化につながる。あるいは積和演算回路のパターン面積を変更しない場合には、本発明により従来の１Ｋ倍の入力に対応でき、従来と比較して高性能な積和演算回路を実現できる効果が有る。

【他の実施例】

【産業用の利用可能性】

【0030】

本発明は本実施例に限定されない。不揮発性素子としてスピントランジスタ、ＰＣＭ等を使用することもできる。積和演算以外の活性化関数の生成、ＣＮＮ、ＲＮＮ等のプロトコルの生成に伴うＡＩ関連のコア回路に適用することもできる。その結果システムＬＳＩ，ロジックＬＳＩ、ＡＩ専用ＬＳＩ，ＦＰＧＡ等の現在商品化されている集積回路全てに適用可能である。

【図面の簡単な説明】

【0031】

【図1】本発明にかかわる集積回路のゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用した積層型ＧＡＡの第一の実施例の断面方向から見た回路図である。

【図2】本発明にかかわる集積回路のゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用した積層型ＧＡＡの第二の実施例の断面方向から見た回路図である。

【図3】本発明にかかわる集積回路のゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用した積層型ＧＡＡの第一の実施例の第１の変形例の断面方向から見た回路図である。

【図4】本発明にかかわる集積回路のゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用した積層型ＧＡＡの第一の実施例の第２の変形例の断面方向から見た回路図である。

【図5】本発明にかかわる集積回路のゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用した積層型ＧＡＡの第一の実施例の第４の変形例の断面方向から見た回路図である。

【図6】本発明にかかわる集積回路のゲート絶縁膜に情報を不揮発に記憶できる絶縁膜を使用した積層型ＧＡＡの第二の実施例の第１の変形例の断面方向から見た回路図である。

【符号の説明】

【0031】

１０－１２は３層積層されたＦｅＦＥＴを、２０は積層型ＧＡＡの中でＦｅＦＥＴを、２１、２２は通常のゲート酸化膜を用いたＧＡＡを示す。
３０－３９は実施形態１の第一の変形例の記号を示す。３０－３３はＦｅＦＥＴを、３４、３５はゲート入力信号を、３６，３７はソース線を、３８，３８はビット線を示す。
４０－４５、４６１、４６２、４７１、４７２、４８、４９は実施形態１の第二の変形例の記号を示す。４０－４３はＦｅＦＥＴを、４４、４５はゲート入力信号を、４６１、４６２、４７１、４７２はソース線を、４８，４８はビット線を示す。
３０－３９、５１，５２，５３は実施形態１の第４の変形例の記号を示す。３０－３３はＦｅＦＥＴを、３４、３５はゲート入力信号を、３６，３７はソース線を、３８，３８はビット線を示す。５１は基準用ＦｅＦＥＴアレイ、５２はＦｅＦＥＴの閾値検出回路、５３は閾値電圧からゲート信号への変換回路を示す。
６１－６８は実施形態２の第一の変形例の記号を示す。６８は記憶用ＦｅＦＥＴを、６３はプリチャージ用ＧＡＡを、６１は書き込み電源を、６２は書き込み信号を、６４は出力、６６はＦｅＦＥＴのゲート信号、６７は論理回路を示す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】