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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025163703
(43)【公開日】2025-10-30
(54)【発明の名称】間欠動作制御回路
(51)【国際特許分類】
G01R 19/25 20060101AFI20251023BHJP
G06F 3/05 20060101ALI20251023BHJP
G06F 1/3287 20190101ALI20251023BHJP
【ＦＩ】
G01R19/25
G06F3/05 Z
G06F1/3287
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2024067131
(22)【出願日】2024-04-18
(71)【出願人】
【識別番号】000006666
【氏名又は名称】アズビル株式会社
(74)【代理人】
【識別番号】110003166
【氏名又は名称】弁理士法人山王内外特許事務所
(72)【発明者】
【氏名】栗林 英毅
(72)【発明者】
【氏名】手島 紘明
(72)【発明者】
【氏名】野見山 隆
【テーマコード（参考）】
2G035
5B011
【Ｆターム（参考）】
2G035AA20
2G035AD26
2G035AD28
2G035AD55
2G035AD65
5B011DC06
5B011EA09
5B011LL00
(57)【要約】
【課題】本開示技術は、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する、という条件下で、ＣＰＵの動作周波数を上げずに、消費電流制約を満たしつつ高精度AD値を取得するシステムを提供することを目的とする。
【解決手段】本開示技術に係る間欠動作制御回路は、外部のセンサ（２０００）と接続され、システム制御部（１００）と、デルタシグマＡＤ変換器（２００）と、プロセッサ（３００）と、ＳＲＡＭ（４００）と、フラッシュメモリ（５００）と、を含み、システム制御部（１００）が、デルタシグマＡＤ変換器（２００）、プロセッサ（３００）、ＳＲＡＭ（４００）、フラッシュメモリ（５００）、及びセンサ（２０００）のそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅとを切り替える指令を出す、というものである。
【選択図】図１
【解決手段】本開示技術に係る間欠動作制御回路は、外部のセンサ（２０００）と接続され、システム制御部（１００）と、デルタシグマＡＤ変換器（２００）と、プロセッサ（３００）と、ＳＲＡＭ（４００）と、フラッシュメモリ（５００）と、を含み、システム制御部（１００）が、デルタシグマＡＤ変換器（２００）、プロセッサ（３００）、ＳＲＡＭ（４００）、フラッシュメモリ（５００）、及びセンサ（２０００）のそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅとを切り替える指令を出す、というものである。
【選択図】図１
【特許請求の範囲】
【請求項1】
外部のセンサと接続され、
システム制御部と、デルタシグマＡＤ変換器と、プロセッサと、ＳＲＡＭと、フラッシュメモリと、を含み、
前記システム制御部が、前記デルタシグマＡＤ変換器、前記プロセッサ、前記ＳＲＡＭ、前記フラッシュメモリ、及び前記センサのそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅとを切り替える指令を出す、
間欠動作制御回路。
システム制御部と、デルタシグマＡＤ変換器と、プロセッサと、ＳＲＡＭと、フラッシュメモリと、を含み、
前記システム制御部が、前記デルタシグマＡＤ変換器、前記プロセッサ、前記ＳＲＡＭ、前記フラッシュメモリ、及び前記センサのそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅとを切り替える指令を出す、
間欠動作制御回路。
【請求項2】
前記デルタシグマＡＤ変換器は、デルタシグマ変調部と、デジタルフィルタ部と、スケーリング部と、を備え、
前記デジタルフィルタ部は、ＳＩＮＣ Ｆｉｌｔｅｒである、
請求項１に記載の間欠動作制御回路。
前記デジタルフィルタ部は、ＳＩＮＣ Ｆｉｌｔｅｒである、
請求項１に記載の間欠動作制御回路。
【請求項3】
前記デルタシグマＡＤ変換器の前段に備えられ、前記センサの出力をサンプリングしてホールドするサンプルホールド回路を更に備える、
請求項１に記載の間欠動作制御回路。
請求項１に記載の間欠動作制御回路。
【請求項4】
前記サンプルホールド回路は、少なくとも接続される前記センサの個数だけあり、それぞれが１つの対応する前記センサの出力をサンプリングしてホールドし、前記システム制御部により制御される選択回路で選択される、
請求項３に記載の間欠動作制御回路。
請求項３に記載の間欠動作制御回路。
【請求項5】
前記スケーリング部は、前記デジタルフィルタ部の積算期間に応じて、スケーリングの係数を切り替える、
請求項２に記載の間欠動作制御回路。
請求項２に記載の間欠動作制御回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示技術は、間欠動作制御回路に関する。
【背景技術】
【0002】
石油精製等の化学工業の技術分野において、製造プロセスの自動化に関する技術開発が多くなされている。製造プロセスの自動化に用いられる制御機器の多くは、アナログ信号の出力として４－２０［ｍＡ］（「ヨンニジュウ」と称されることもある）の規格が用いられる。この４－２０［ｍＡ］の出力が用いられることのメリットは、断線時に０［ｍＡ］になるため異常が分かりフェイルセーフであること、長距離の伝送でも減衰しにくいこと、２５０［Ω］の抵抗を利用することで容易に１－５［Ｖ］の電圧入力に変換できること、などが挙げられる。
【0003】
工場、及び化学プラントの現場においては、製造プロセスの自動化に貢献すべく、多くの調整弁（「コントロールバルブ」とも称される）が用いられている。この調整弁は、バルブポジショナと称される制御器部分と、アクチュエータ（駆動部分）と、を有する。バルブポジショナは、単に「ポジショナ」と称されることもある。
バルブポジショナは、例えば、上位コントローラから、調整弁の開度を指示する制御信号として、上記の４－２０［ｍＡ］の規格に基づいた信号が入力される、という使われ方がよくなされる。
バルブポジショナは、例えば、上位コントローラから、調整弁の開度を指示する制御信号として、上記の４－２０［ｍＡ］の規格に基づいた信号が入力される、という使われ方がよくなされる。
【0004】
工場、及び化学プラントで用いられる調整弁等の自動化機器は、上位コントローラから送られる信号を、単なる制御信号としてのみならず、内部の電気回路を動作させるための電流源として使用することもある。
自動化機器が、４－２０［ｍＡ］の信号を、内部の電気回路を動作させるための電流源として使用する場合、電流が下限値の４［ｍＡ］であるときにおいても、内部の電気回路を正常に動作させなければならない。すなわち、このような自動化機器は、どのような条件下であっても、全体の消費電流を４［ｍＡ］未満に抑える必要がある。全体の消費電流を４［ｍＡ］未満に抑えられなかった場合に、自動化機器は、上位コントローラからの制御信号に基づいて正しく制御できないおそれも生じる。
自動化機器が、４－２０［ｍＡ］の信号を、内部の電気回路を動作させるための電流源として使用する場合、電流が下限値の４［ｍＡ］であるときにおいても、内部の電気回路を正常に動作させなければならない。すなわち、このような自動化機器は、どのような条件下であっても、全体の消費電流を４［ｍＡ］未満に抑える必要がある。全体の消費電流を４［ｍＡ］未満に抑えられなかった場合に、自動化機器は、上位コントローラからの制御信号に基づいて正しく制御できないおそれも生じる。
【0005】
このように、自動化機器が、４－２０［ｍＡ］の信号を、内部の電気回路を動作させるための電流源として使用する場合、自動化機器の消費電流を低く抑える設計は、非常に重要な課題である。なお、自動化機器が、４－２０［ｍＡ］の信号を、内部の電気回路を動作させるための電流源として使用する構成の場合、このような自動化機器は、信号端子が２つしか存在しないことから、「二線式」と称されることがある。
また、仮に自動化機器が、内部に電池等を保有して、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用しない場合であっても、消費電流は製品寿命に関わるため、重要な設計課題であると言える。
また、仮に自動化機器が、内部に電池等を保有して、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用しない場合であっても、消費電流は製品寿命に関わるため、重要な設計課題であると言える。
【0006】
工場、及び化学プラントの現場において用いられるセンサ類は、必ずしも、４－２０［ｍＡ］のアナログ信号を出力するものに限らない。工場、及び化学プラントの現場において用いられるシステムにおいて、複数種類の静電容量型センサを備えるものもある。
例えば、特許文献１には、容量型センサの容量値（アナログ値）をデジタルデータ化する信号変換部（例えば特許文献１の図５における「容量－デジタル変換部（２２）」を参照）を備える、インタフェース装置が開示されている。
例えば、特許文献１には、容量型センサの容量値（アナログ値）をデジタルデータ化する信号変換部（例えば特許文献１の図５における「容量－デジタル変換部（２２）」を参照）を備える、インタフェース装置が開示されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１３－８４１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献１において開示された信号変換部は、例えば、逐次比較型Ａ／Ｄ変換方式、ΔΣＡ／Ｄ変換方式（「デルタシグマＡ／Ｄ変換方式」と称する）、等により構成される。特に、高精度なセンシングが要求される場合、ΔΣＡ／Ｄ変換方式がよく用いられる。ここで、ΔΣＡ／Ｄ変換方式は、高精度なセンシングに向いているが、例えば、逐次比較型Ａ／Ｄ変換方式と比較して、消費電流が大きい、という欠点がある。
【0009】
前述の調整弁を例にとると、調整弁は、弁の開度を検出するために、角度センサが用いられる。調整弁を駆動するためのいわゆる制御基板は、角度センサの出力であるアナログ信号を高精度に読み取るために、上記のΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路が搭載される。そして制御基板は、角度センサ、Ａ／Ｄ変換回路、その他ＣＰＵ、ＳＲＡＭ、及びＦＬＡＳＨ等の電子部品をアクティブにするための電流を要する。ここで、上記の文脈における「アクティブにする」の意味は、外部からエネルギーを供給しその機能を発揮できる状態にすること、簡単に言えば電源をＯＮにすること、と同じである。
【0010】
工場、及び化学プラントで用いられる調整弁等の自動化機器において、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する場合、従来の制御基板では、消費電流上限値の仕様が厳しく、低消費電流の動作周波数が低いＣＰＵしか用いることができない、という課題があった。なお、工場、及び化学プラントで用いられる調整弁等の自動化機器に対しては、μ秒単位の周期で制御を実現したい、という場合もある。
本開示技術は、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する、という条件下で、ＣＰＵの動作周波数を上げずに、消費電流制約を満たしつつ高精度AD値を取得するシステムを提供することを目的とする。
本開示技術は、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する、という条件下で、ＣＰＵの動作周波数を上げずに、消費電流制約を満たしつつ高精度AD値を取得するシステムを提供することを目的とする。
【課題を解決するための手段】
【0011】
本開示技術に係る間欠動作制御回路は、外部のセンサと接続され、システム制御部と、デルタシグマＡＤ変換器と、プロセッサと、ＳＲＡＭと、フラッシュメモリと、を含み、システム制御部が、デルタシグマＡＤ変換器、プロセッサ、ＳＲＡＭ、フラッシュメモリ、及びセンサのそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅとを切り替える指令を出す、というものである。
【発明の効果】
【0012】
本開示技術に係る間欠動作制御回路は上記の技術的特徴を有するため、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する、という条件下で、ＣＰＵの動作周波数を上げずに、消費電流制約を満たしつつ高精度AD値を取得することができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
実施の形態１．
図１は、実施の形態１に係る間欠動作制御回路１０００の構成を示すブロック図である。図１に示されるとおり、実施の形態１に係る間欠動作制御回路１０００は、システム制御部１００と、デルタシグマＡＤ変換器２００と、プロセッサ３００と、ＳＲＡＭ４００と、フラッシュメモリ５００と、汎用デジタル回路６００と、を含む。
また、図１に示されるとおり、デルタシグマＡＤ変換器２００は、デルタシグマ変調部２１０と、デジタルフィルタ部２２０と、スケーリング部２３０と、を含む。
さらに、図１に示されるとおり、本開示技術に係る間欠動作制御回路１０００は、外部にあるセンサ２０００と接続される。
図１は、実施の形態１に係る間欠動作制御回路１０００の構成を示すブロック図である。図１に示されるとおり、実施の形態１に係る間欠動作制御回路１０００は、システム制御部１００と、デルタシグマＡＤ変換器２００と、プロセッサ３００と、ＳＲＡＭ４００と、フラッシュメモリ５００と、汎用デジタル回路６００と、を含む。
また、図１に示されるとおり、デルタシグマＡＤ変換器２００は、デルタシグマ変調部２１０と、デジタルフィルタ部２２０と、スケーリング部２３０と、を含む。
さらに、図１に示されるとおり、本開示技術に係る間欠動作制御回路１０００は、外部にあるセンサ２０００と接続される。
【0015】
《間欠動作制御回路１０００》
実施の形態１に係る間欠動作制御回路１０００は、工場、及び化学プラントで用いられる調整弁等の自動化機器（不図示）を制御する構成要素である。本開示技術に係る間欠動作制御回路１０００の技術的特徴の一つは、以下に述べるシステム制御部１００を備えることである。
なお、図１における太線は、間欠動作制御回路１０００におけるＢＵＳ（バス）を表している。
実施の形態１に係る間欠動作制御回路１０００は、工場、及び化学プラントで用いられる調整弁等の自動化機器（不図示）を制御する構成要素である。本開示技術に係る間欠動作制御回路１０００の技術的特徴の一つは、以下に述べるシステム制御部１００を備えることである。
なお、図１における太線は、間欠動作制御回路１０００におけるＢＵＳ（バス）を表している。
【0016】
《システム制御部１００》
実施の形態１に係るシステム制御部１００は、センサ２０００、デルタシグマＡＤ変換器２００、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及び汎用デジタル回路６００のそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅと切り替える指令を出す構成要素である。ここで、Ａｃｔｉｖｅとは、前述のとおり、電源ＯＮと同義である。すなわち、別の言い方をすれば、システム制御部１００は、センサ２０００、デルタシグマＡＤ変換器２００、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及び汎用デジタル回路６００のそれぞれに対して、電源ＯＮ／ＯＦＦの指令を出し、間欠動作制御回路１０００をタイムシェアリングシステムとして実現する。
実施の形態１に係るシステム制御部１００は、センサ２０００、デルタシグマＡＤ変換器２００、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及び汎用デジタル回路６００のそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅと切り替える指令を出す構成要素である。ここで、Ａｃｔｉｖｅとは、前述のとおり、電源ＯＮと同義である。すなわち、別の言い方をすれば、システム制御部１００は、センサ２０００、デルタシグマＡＤ変換器２００、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及び汎用デジタル回路６００のそれぞれに対して、電源ＯＮ／ＯＦＦの指令を出し、間欠動作制御回路１０００をタイムシェアリングシステムとして実現する。
【0017】
《デルタシグマＡＤ変換器２００》
デルタシグマＡＤ変換器２００は、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路により実現される。前述のとおり、デルタシグマＡＤ変換器２００は、デルタシグマ変調部２１０と、デジタルフィルタ部２２０と、スケーリング部２３０と、を含む。
デルタシグマＡＤ変換器２００の詳細は、後述の説明により明らかとなる。
デルタシグマＡＤ変換器２００は、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路により実現される。前述のとおり、デルタシグマＡＤ変換器２００は、デルタシグマ変調部２１０と、デジタルフィルタ部２２０と、スケーリング部２３０と、を含む。
デルタシグマＡＤ変換器２００の詳細は、後述の説明により明らかとなる。
【0018】
《プロセッサ３００》
プロセッサ３００は、メモリに格納されるプログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＤＳＰ、とも称される）である。
プロセッサ３００は、メモリに格納されるプログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＤＳＰ、とも称される）である。
【0019】
《ＳＲＡＭ４００》
ＳＲＡＭ４００は、Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙであり、読み書きが可能な半導体メモリであるＲＡＭの方式の一つである。ＳＲＡＭ４００は、一定時間ごとに記録内容の再書き込み処理、いわゆるリフレッシュ動作を行う必要がない。このためＳＲＡＭ４００は、同じ規模のＤＲＡＭと比較して、消費電力が少ない。ＳＲＡＭ４００は、演算に必要なデータをストレージ（後述のフラッシュメモリ５００）から読み込み、一時的に置いておくために使われる。
ＳＲＡＭ４００は、Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙであり、読み書きが可能な半導体メモリであるＲＡＭの方式の一つである。ＳＲＡＭ４００は、一定時間ごとに記録内容の再書き込み処理、いわゆるリフレッシュ動作を行う必要がない。このためＳＲＡＭ４００は、同じ規模のＤＲＡＭと比較して、消費電力が少ない。ＳＲＡＭ４００は、演算に必要なデータをストレージ（後述のフラッシュメモリ５００）から読み込み、一時的に置いておくために使われる。
【0020】
《フラッシュメモリ５００》
フラッシュメモリ５００は、書き換え可能な上、電源を切ってもメモリ内容が消えない不揮発性のメモリである。フラッシュメモリ５００は、主にストレージとして使われる。
フラッシュメモリ５００は、書き換え可能な上、電源を切ってもメモリ内容が消えない不揮発性のメモリである。フラッシュメモリ５００は、主にストレージとして使われる。
【0021】
《汎用デジタル回路６００》
汎用デジタル回路６００は、例えば、ＳＰＩ（シリアルペリフェラルインターフェイス）、Ｉ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＧＰＩＯ（汎用入出力）など、マイクロコントローラには必ず搭載されている、汎用的なデジタル回路を表現したものである。
汎用デジタル回路６００は、例えば、ＳＰＩ（シリアルペリフェラルインターフェイス）、Ｉ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＧＰＩＯ（汎用入出力）など、マイクロコントローラには必ず搭載されている、汎用的なデジタル回路を表現したものである。
【0022】
図２は、実施の形態１に係る間欠動作制御回路１０００のタイミングチャートである。図２に例示されるタイミングチャートにおいては、５［ｍｓ］という長さの時間が、前半の１～２［ｍｓ］である「センサ＋ＡＤＣフェーズ」と、後半の３～４［ｍｓ］である「ＣＰＵフェーズ」と、に分けられている。
【0023】
図２に例示される動作タイミングは、システム制御部１００により実現される。図２に例示される動作タイミングに基づけば、システム制御部１００は、「センサ＋ＡＤＣフェーズ」においては、センサ２０００、デルタシグマＡＤ変換器２００におけるデルタシグマ変調部２１０及びデジタルフィルタ部２２０、をＡｃｔｉｖｅとする。また、システム制御部１００は、「ＣＰＵフェーズ」においては、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及び汎用デジタル回路６００をＡｃｉｔｉｖｅとする。
なお、デルタシグマＡＤ変換器２００によるＡＤ変換結果をＳＲＡＭ４００に格納する時は、「センサ＋ＡＤＣフェーズ」であっても、ＳＲＡＭ４００をＡｃｔｉｖｅとしてもよい。
なお、デルタシグマＡＤ変換器２００によるＡＤ変換結果をＳＲＡＭ４００に格納する時は、「センサ＋ＡＤＣフェーズ」であっても、ＳＲＡＭ４００をＡｃｔｉｖｅとしてもよい。
【0024】
このように、実施の形態１に係る間欠動作制御回路１０００の技術的特徴は、システム制御部１００を備え、間欠動作制御回路１０００がタイムシェアリングシステムとして実現されることである。
上記の技術的特徴を備えることにより、実施の形態１に係る間欠動作制御回路１０００は、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する、という条件下で、消費電流値の上限（例えば４［ｍＡ］）を越えずに動作できる、という効果を奏する。
上記の技術的特徴を備えることにより、実施の形態１に係る間欠動作制御回路１０００は、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する、という条件下で、消費電流値の上限（例えば４［ｍＡ］）を越えずに動作できる、という効果を奏する。
【0025】
実施の形態２．
実施の形態２に係る間欠動作制御回路１０００は、本開示技術に係る間欠動作制御回路１０００の変形例である。特に明記する場合を除き、実施の形態２においては、実施の形態１で用いた符号と同じものが使用される。また、実施の形態２においては、実施の形態１と重複する説明が、適宜、省略される。
実施の形態２に係る間欠動作制御回路１０００は、本開示技術に係る間欠動作制御回路１０００の変形例である。特に明記する場合を除き、実施の形態２においては、実施の形態１で用いた符号と同じものが使用される。また、実施の形態２においては、実施の形態１と重複する説明が、適宜、省略される。
【0026】
図３は、実施の形態２に係る間欠動作制御回路１０００の構成を示すブロック図である。図３に示されるとおり、実施の形態２に係る間欠動作制御回路１０００は、システム制御部１００と、デルタシグマＡＤ変換器２００と、プロセッサ３００と、ＳＲＡＭ４００と、フラッシュメモリ５００と、汎用デジタル回路６００と、サンプルホールド回路７００と、を含む。
実施の形態１に係る図１と比較すると、実施の形態２に係る図３は、間欠動作制御回路１０００にサンプルホールド回路７００が備えられていることを示している。このように、本開示技術に係る間欠動作制御回路１０００は、外部のセンサ２０００から出力されるアナログ信号を、サンプルホールド回路７００が取得する構成であってもよい。
実施の形態１に係る図１と比較すると、実施の形態２に係る図３は、間欠動作制御回路１０００にサンプルホールド回路７００が備えられていることを示している。このように、本開示技術に係る間欠動作制御回路１０００は、外部のセンサ２０００から出力されるアナログ信号を、サンプルホールド回路７００が取得する構成であってもよい。
【0027】
《サンプルホールド回路７００》
サンプルホールド回路７００は、文字どおり、アナログ信号をサンプリングし（サンプル）、一定時間その値を保持する（ホールド）、回路である。サンプルホールド回路７００は、サンプル＆ホールド回路、トラック＆ホールド回路、と称されることもある。
本開示技術に係るサンプルホールド回路７００は、センサ２０００とデルタシグマＡＤ変換器２００とがＡｃｔｉｖｅになるフェーズを分ける目的で使用される。
サンプルホールド回路７００は、文字どおり、アナログ信号をサンプリングし（サンプル）、一定時間その値を保持する（ホールド）、回路である。サンプルホールド回路７００は、サンプル＆ホールド回路、トラック＆ホールド回路、と称されることもある。
本開示技術に係るサンプルホールド回路７００は、センサ２０００とデルタシグマＡＤ変換器２００とがＡｃｔｉｖｅになるフェーズを分ける目的で使用される。
【0028】
図４は、実施の形態２に係る間欠動作制御回路１０００のタイミングチャートである。図４に例示されるタイミングチャートにおいては、５［ｍｓ］という長さの時間が、前半の１［ｍｓ］である「センサフェーズ」と、中間の１［ｍｓ］である「ＡＤＣフェーズ」と、後半の３［ｍｓ］である「ＣＰＵフェーズ」と、に分けられている。
【0029】
図４に例示される動作タイミングは、システム制御部１００により実現される。図４に例示される動作タイミングに基づけば、システム制御部１００は、「センサフェーズ」においては、センサ２０００及びサンプルホールド回路７００をＡｃｔｉｖｅとする。続いて、システム制御部１００は、「ＡＤＣフェーズ」においては、デルタシグマＡＤ変換器２００におけるデルタシグマ変調部２１０及びデジタルフィルタ部２２０をＡｃｔｉｖｅとする。最後に、システム制御部１００は、「ＣＰＵフェーズ」においては、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及び汎用デジタル回路６００をＡｃｉｔｉｖｅとする。
なお、図４に示されるとおり、サンプルホールド回路７００は、「センサフェーズ」と「ＡＤＣフェーズ」との両フェーズにおいて、Ａｃｔｉｖｅである。
なお、図４に示されるとおり、サンプルホールド回路７００は、「センサフェーズ」と「ＡＤＣフェーズ」との両フェーズにおいて、Ａｃｔｉｖｅである。
【0030】
サンプルホールド回路７００は、センサ２０００が出力する電圧値をホールドすることができる。この性質を利用し、実施の形態２に係る間欠動作制御回路１０００は、センサ２０００をＩｎａｃｔｉｖｅにすると同時にデルタシグマＡＤ変換器２００をＡｃｔｉｖｅとし、サンプルホールド回路７００で保持された電圧に基づいて、ＡＤ変換を行うことができる。
【0031】
このように、実施の形態２に係る間欠動作制御回路１０００は、実施の形態１で述べた技術的特徴に加え、「センサフェーズ」と「ＡＤＣフェーズ」との両フェーズにおいてＡｃｔｉｖｅであるサンプルホールド回路７００を備える。
上記の技術的特徴を備えることにより、実施の形態２に係る間欠動作制御回路１０００は、実施の形態１に係る間欠動作制御回路１０００の効果に加え、消費電流の大きいセンサ２０００と、同じく消費電流の大きいデルタシグマＡＤ変換器２００とを、異なるフェーズでＡｃｔｉｖｅにすることができる、という効果を奏する。
上記の技術的特徴を備えることにより、実施の形態２に係る間欠動作制御回路１０００は、実施の形態１に係る間欠動作制御回路１０００の効果に加え、消費電流の大きいセンサ２０００と、同じく消費電流の大きいデルタシグマＡＤ変換器２００とを、異なるフェーズでＡｃｔｉｖｅにすることができる、という効果を奏する。
【0032】
実施の形態３．
実施の形態３に係る間欠動作制御回路１０００は、本開示技術に係る間欠動作制御回路１０００の変形例である。特に明記する場合を除き、実施の形態３においては、既出の実施の形態で用いた符号と同じものが使用される。また、実施の形態３においては、既出の実施の形態と重複する説明が、適宜、省略される。
実施の形態３に係る間欠動作制御回路１０００は、本開示技術に係る間欠動作制御回路１０００の変形例である。特に明記する場合を除き、実施の形態３においては、既出の実施の形態で用いた符号と同じものが使用される。また、実施の形態３においては、既出の実施の形態と重複する説明が、適宜、省略される。
【0033】
図５は、実施の形態３に係る間欠動作制御回路１０００の構成を示すブロック図である。図５に例示される間欠動作制御回路１０００には、センサ２０００－１、センサ２０００－２、と複数のセンサ２０００が接続されている。このように、１枚の制御基板が、複数のセンサ２０００からの信号を処理し、複数のアクチュエータ（不図示）を制御することがある。図５に例示される間欠動作制御回路１０００は、センサ２０００－１から出力されるアナログ信号の電圧値をサンプル＆ホールドするサンプルホールド回路７００－１と、センサ２０００－２から出力されるアナログ信号の電圧値をサンプル＆ホールドするサンプルホールド回路７００－２と、を備える。
【0034】
図５に示されるとおり、サンプルホールド回路７００は、少なくとも接続されるセンサ２０００の個数だけ存在する。サンプルホールド回路７００のそれぞれが、１つの対応するセンサ２０００の出力をサンプリングしてホールドする。図５には、サンプルホールド回路７００－１とセンサ２０００－２とを切り替える選択回路（スイッチャー）が、システム制御部１００により制御されることが示されている。
【0035】
図６は、実施の形態３に係る間欠動作制御回路１０００のタイミングチャートである。図６に例示される動作タイミングも、システム制御部１００により実現される。図６に例示される動作タイミングは、「センサ１フェーズ」、「センサ２フェーズ」、「ＡＤＣ１ｓｔフェーズ」、「ＡＤＣ２ｎｄフェーズ」、及び「ＣＰＵフェーズ」の５つのフェーズに分けられる。「センサ１フェーズ」において、システム制御部１００は、センサ２０００－１及びサンプルホールド回路７００－１をＡｃｔｉｖｅとする。「センサ２フェーズ」において、システム制御部１００は、センサ２０００－２及びサンプルホールド回路７００－２をＡｃｔｉｖｅとする。「ＡＤＣ１ｓｔフェーズ」及び「ＡＤＣ２ｎｄフェーズ」において、システム制御部１００は、デルタシグマＡＤ変換器２００（デルタシグマ変調部２１０及びデジタルフィルタ部２２０）をＡｃｔｉｖｅとする。最後に「ＣＰＵフェーズ」において、システム制御部１００は、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及び汎用デジタル回路６００をＡｃｔｉｖｅとする。
また、図６に示されるとおり、サンプルホールド回路７００－１は、「センサ１フェーズ」、「センサ２フェーズ」、「ＡＤＣ１ｓｔフェーズ」の３つのフェーズにおいて、Ａｃｔｉｖｅとするとよい。また、サンプルホールド回路７００－２は、「センサ２フェーズ」、「ＡＤＣ１ｓｔフェーズ」、「ＡＤＣ２ｎｄフェーズ」の３つのフェーズにおいて、Ａｃｔｉｖｅとするとよい。
さらに、図６に示されるとおり、「ＡＤＣ１ｓｔフェーズ」においてはサンプルホールド回路７００－１が、「ＡＤＣ２ｎｄフェーズ」においてはサンプルホールド回路７００－２が、それぞれ選択されるとよい。
また、図６に示されるとおり、サンプルホールド回路７００－１は、「センサ１フェーズ」、「センサ２フェーズ」、「ＡＤＣ１ｓｔフェーズ」の３つのフェーズにおいて、Ａｃｔｉｖｅとするとよい。また、サンプルホールド回路７００－２は、「センサ２フェーズ」、「ＡＤＣ１ｓｔフェーズ」、「ＡＤＣ２ｎｄフェーズ」の３つのフェーズにおいて、Ａｃｔｉｖｅとするとよい。
さらに、図６に示されるとおり、「ＡＤＣ１ｓｔフェーズ」においてはサンプルホールド回路７００－１が、「ＡＤＣ２ｎｄフェーズ」においてはサンプルホールド回路７００－２が、それぞれ選択されるとよい。
【0036】
このように、本開示技術に係る間欠動作制御回路１０００は、接続されるセンサ２０００の数だけ、サンプルホールド回路７００を備えるようにするとよい。
上記の構成を備えることにより、本開示技術に係る間欠動作制御回路１０００は、接続される複数のセンサ２０００の動作タイミングをずらし、全てのフェーズにおいて消費電流の上限値に係る制約の中で動作できる、との効果を奏する。
上記の構成を備えることにより、本開示技術に係る間欠動作制御回路１０００は、接続される複数のセンサ２０００の動作タイミングをずらし、全てのフェーズにおいて消費電流の上限値に係る制約の中で動作できる、との効果を奏する。
【0037】
実施の形態４．
実施の形態４に係る間欠動作制御回路１０００は、本開示技術に係る間欠動作制御回路１０００の変形例である。特に明記する場合を除き、実施の形態４においては、既出の実施の形態で用いた符号と同じものが使用される。また、実施の形態４においては、既出の実施の形態と重複する説明が、適宜、省略される。
実施の形態４に係る間欠動作制御回路１０００は、本開示技術に係る間欠動作制御回路１０００の変形例である。特に明記する場合を除き、実施の形態４においては、既出の実施の形態で用いた符号と同じものが使用される。また、実施の形態４においては、既出の実施の形態と重複する説明が、適宜、省略される。
【0038】
図７は、実施の形態４に係る間欠動作制御回路１０００の構成を示すブロック図である。図７に例示される間欠動作制御回路１０００には、センサ２０００－１、センサ２０００－２、と複数のセンサ２０００が接続されている。実施の形態３においても示されたように、１枚の制御基板が、複数のセンサ２０００からの信号を処理し、複数のアクチュエータ（不図示）を制御することがある。図７に例示される間欠動作制御回路１０００は、センサ２０００－１から出力されるアナログ信号の電圧値をサンプル＆ホールドするサンプルホールド回路７００－１と、センサ２０００－２から出力されるアナログ信号の電圧値をサンプル＆ホールドするサンプルホールド回路７００－２と、を備える。さらに、図７に例示される間欠動作制御回路１０００は、サンプルホールド回路７００－１によりホールドされた電圧値に対してＡＤＣを行うデルタシグマＡＤ変換器２００－１と、サンプルホールド回路７００－２によりホールドされた電圧値に対してＡＤＣを行うデルタシグマＡＤ変換器２００－２と、を備える。すなわち、実施の形態４に係る間欠動作制御回路１０００は、接続されるセンサ２０００の数だけ、デルタシグマＡＤ変換器２００のチャンネルが用意されている、という構成である。
【0039】
図７に例示されるような、複数のデルタシグマＡＤ変換器２００のチャンネルを備える構成は、特に、デルタシグマＡＤ変換器２００の消費電流と比較して、センサ２０００の消費電流が支配的な場合に有効である。
【0040】
図８は、実施の形態４に係る間欠動作制御回路１０００のタイミングチャートである。図８に例示される動作タイミングも、システム制御部１００により実現される。図８に例示される動作タイミングは、「センサ１フェーズ」、「センサ２フェーズ」、「ＡＤＣフェーズ」、及び「ＣＰＵフェーズ」の４つのフェーズに分けられる。
実施の形態３に係る図６と比較してわかるように、実施の形態４に係る間欠動作制御回路１０００は、複数のデルタシグマＡＤ変換器２００のチャンネルにおいて、ＡＤ変換が、同じ１つの「ＡＤＣフェーズ」において、並列処理される。
実施の形態３に係る図６と比較してわかるように、実施の形態４に係る間欠動作制御回路１０００は、複数のデルタシグマＡＤ変換器２００のチャンネルにおいて、ＡＤ変換が、同じ１つの「ＡＤＣフェーズ」において、並列処理される。
【0041】
このように、本開示技術に係る間欠動作制御回路１０００は、接続されるセンサ２０００の数だけ、デルタシグマＡＤ変換器２００のチャンネルを備えるようにしてもよい。
上記の構成を備えることにより、本開示技術に係る間欠動作制御回路１０００は、同じ１つの「ＡＤＣフェーズ」において、ＡＤ変換を並列処理することができる。
上記の構成を備えることにより、本開示技術に係る間欠動作制御回路１０００は、同じ１つの「ＡＤＣフェーズ」において、ＡＤ変換を並列処理することができる。
【0042】
実施の形態５．
実施の形態５に係る間欠動作制御回路１０００は、本開示技術に係る間欠動作制御回路１０００の変形例である。特に明記する場合を除き、実施の形態５においては、既出の実施の形態で用いた符号と同じものが使用される。また、実施の形態５においては、既出の実施の形態と重複する説明が、適宜、省略される。
実施の形態５に係る間欠動作制御回路１０００は、本開示技術に係る間欠動作制御回路１０００の変形例である。特に明記する場合を除き、実施の形態５においては、既出の実施の形態で用いた符号と同じものが使用される。また、実施の形態５においては、既出の実施の形態と重複する説明が、適宜、省略される。
【0043】
図９は、本開示技術に係るデジタルフィルタ部２２０の例を示す説明図である。デジタルフィルタ部２２０は、例えば、ＳＩＮＣ Ｆｉｌｔｅｒ、又はＣＩＣ Ｆｉｌｔｅｒであってよい。
図９に示されるように、ＳＩＮＣ Ｆｉｌｔｅｒは、Ａｃｃｕｍｕｌａｔｏｒと、Ｄｉｆｆｅｒｅｎｔｉａｔｏｒと、から構成される。ＳＩＮＣ Ｆｉｌｔｅｒの離散伝達関数Ｆ（ｚ）は、以下の数式で表すことができる。
ここで、数式（１）に登場するｚは、Ｚ変換における演算子（「Ｚ演算子」とも称される）である。また、Ｎは、ＳＩＮＣ Ｆｉｌｔｅｒの積算期間である。図９においては、３次のＳＩＮＣが示されており、この場合はＮ＝３となる。３次のＳＩＮＣ Ｆｉｌｔｅｒは、次数を明示するため、“ＳＩＮＣ３ Ｆｉｌｔｅｒ”と表現される場合がある。
ＳＩＮＣ Ｆｉｌｔｅｒは、積算期間（Ｎ）を大きくすればするほどローパスフィルタとしての効果が得られるが、その反面、演算時間も長くなる、という性質を有する。
図９に示されるように、ＳＩＮＣ Ｆｉｌｔｅｒは、Ａｃｃｕｍｕｌａｔｏｒと、Ｄｉｆｆｅｒｅｎｔｉａｔｏｒと、から構成される。ＳＩＮＣ Ｆｉｌｔｅｒの離散伝達関数Ｆ（ｚ）は、以下の数式で表すことができる。
ここで、数式（１）に登場するｚは、Ｚ変換における演算子（「Ｚ演算子」とも称される）である。また、Ｎは、ＳＩＮＣ Ｆｉｌｔｅｒの積算期間である。図９においては、３次のＳＩＮＣが示されており、この場合はＮ＝３となる。３次のＳＩＮＣ Ｆｉｌｔｅｒは、次数を明示するため、“ＳＩＮＣ３ Ｆｉｌｔｅｒ”と表現される場合がある。
ＳＩＮＣ Ｆｉｌｔｅｒは、積算期間（Ｎ）を大きくすればするほどローパスフィルタとしての効果が得られるが、その反面、演算時間も長くなる、という性質を有する。
【0044】
また、ＳＩＮＣ Ｆｉｌｔｅｒの出力ビット幅（Ｏｕｔｐｕｔ Ｂｉｔ Ｗｉｄｔｈ）は、以下の数式で与えられる。
ここで、数式（２）に登場するｂはフィルタへ入力される信号のビット幅を、ｓは符号ビットを、それぞれ表す。
数式（２）は、デジタルフィルタ部２２０の積算期間であるＮの値に応じて、スケーリング部２３０が行うスケーリングの係数を変える必要があることを示唆している。
数式（１）及び数式（２）の導出等に関しては、本願の筆頭発明者が筆頭執筆者である、以下の論文に詳しく記載されている。
参考論文：Ｈ．Ｋｕｒｉｂａｙａｓｈｉ ａｎｄ Ｔ．Ｋａｊｉｔａ、“Ａｒｅａ－Ｅｆｆｉｃｉｅｎｔ Ｄｅｃｉｍａｔｉｏｎ Ｆｉｌｔｅｒ ｗｉｔｈ ５０／６０Ｈｚ Ｐｏｗｅｒ－Ｌｉｎｅ Ｎｏｉｓｅ Ｓｕｐｐｒｅｓｓｉｏｎ ｆｏｒ ΔΣ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒｓ”， ＳＩＣＥ Ｊｏｕｒｎａｌ ｏｆ Ｃｏｎｔｒｏｌ， Ｍｅａｓｕｒｅｍｅｎｔ， ａｎｄ Ｓｙｓｔｅｍ Ｉｎｔｅｇｒａｔｉｏｎ， Ｖｏｌ． １０， Ｎｏ． ３， ｐｐ． １６５－１６９， Ｍａｙ ２０１７
ここで、数式（２）に登場するｂはフィルタへ入力される信号のビット幅を、ｓは符号ビットを、それぞれ表す。
数式（２）は、デジタルフィルタ部２２０の積算期間であるＮの値に応じて、スケーリング部２３０が行うスケーリングの係数を変える必要があることを示唆している。
数式（１）及び数式（２）の導出等に関しては、本願の筆頭発明者が筆頭執筆者である、以下の論文に詳しく記載されている。
参考論文：Ｈ．Ｋｕｒｉｂａｙａｓｈｉ ａｎｄ Ｔ．Ｋａｊｉｔａ、“Ａｒｅａ－Ｅｆｆｉｃｉｅｎｔ Ｄｅｃｉｍａｔｉｏｎ Ｆｉｌｔｅｒ ｗｉｔｈ ５０／６０Ｈｚ Ｐｏｗｅｒ－Ｌｉｎｅ Ｎｏｉｓｅ Ｓｕｐｐｒｅｓｓｉｏｎ ｆｏｒ ΔΣ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒｓ”， ＳＩＣＥ Ｊｏｕｒｎａｌ ｏｆ Ｃｏｎｔｒｏｌ， Ｍｅａｓｕｒｅｍｅｎｔ， ａｎｄ Ｓｙｓｔｅｍ Ｉｎｔｅｇｒａｔｉｏｎ， Ｖｏｌ． １０， Ｎｏ． ３， ｐｐ． １６５－１６９， Ｍａｙ ２０１７
【0045】
図１０は、本開示技術に係るスケーリング部２３０の処理を説明する表である。より具体的に言えば図１０は、ｂ＝２、ｓ＝１としたときに（数式（２）を参照）、スケーリング部２３０が行うスケーリングにおいて、スケーリングの係数としてどの値を用いればよいかを、表にまとめたものである。図１０に示される表において、左から１つ目の列は、ＳＩＮＣ Ｆｉｌｔｅｒの積算期間である“Ｎ”を表している。また、右から３つ目の列は、スケーリング部２３０が行うスケーリングにおいて用いられるスケーリングの“係数”を表している。
設定できるＮの値を２のべき乗で表せる値に限定すれば、スケーリング部２３０が行うスケーリングにおいて用いられるスケーリング“係数”は、“０．６６６６７”の１種類であってよい（図１０において、Ｎ＝２５６、５１２、１０２４のケース）。これは、ＡＤ変換結果を符号付き２４ｂｉｔとし、出力が取り得る範囲を０ｘ８０＿００００から０ｘ７Ｆ＿ＦＦＦＦとしている。
しかし、実際の現場においては、デジタルフィルタ部２２０の積算期間（Ｎ）を、制限なく細かく設定したい、という場合がある。仮に、設定できるデジタルフィルタ部２２０の積算期間（Ｎ）を２のべき乗で表せる値に制限してしまうと、デルタシグマＡＤ変換器２００のサンプリング周期を短くしなければならない、といった状況が生じてしまい、装置全体として高スペック、高価格になってしまう。
本開示技術に係る間欠動作制御回路１０００は、デルタシグマＡＤ変換器２００がスケーリング部２３０を含み、図１０に示されるスケーリング“係数”のルックアップテーブルに基づいてスケーリングを行うため、柔軟に、細かくデジタルフィルタ部２２０の積算期間（Ｎ）を設定することができる。
設定できるＮの値を２のべき乗で表せる値に限定すれば、スケーリング部２３０が行うスケーリングにおいて用いられるスケーリング“係数”は、“０．６６６６７”の１種類であってよい（図１０において、Ｎ＝２５６、５１２、１０２４のケース）。これは、ＡＤ変換結果を符号付き２４ｂｉｔとし、出力が取り得る範囲を０ｘ８０＿００００から０ｘ７Ｆ＿ＦＦＦＦとしている。
しかし、実際の現場においては、デジタルフィルタ部２２０の積算期間（Ｎ）を、制限なく細かく設定したい、という場合がある。仮に、設定できるデジタルフィルタ部２２０の積算期間（Ｎ）を２のべき乗で表せる値に制限してしまうと、デルタシグマＡＤ変換器２００のサンプリング周期を短くしなければならない、といった状況が生じてしまい、装置全体として高スペック、高価格になってしまう。
本開示技術に係る間欠動作制御回路１０００は、デルタシグマＡＤ変換器２００がスケーリング部２３０を含み、図１０に示されるスケーリング“係数”のルックアップテーブルに基づいてスケーリングを行うため、柔軟に、細かくデジタルフィルタ部２２０の積算期間（Ｎ）を設定することができる。
【0046】
図１１は、本開示技術に係るスケーリング部２３０の処理を説明するブロック図である。図１１において、〇に乗算子“×”が記載されている記号が、スケーリング部２３０が行うスケーリングにおいて、係数を乗算することを表している。図１１の例示は、係数が１からｎまで準備され、ＳＩＮＣ Ｆｉｌｔｅｒの積算期間である“Ｎ”によって係数が切り換えられることを示している。また、図１１は、係数を乗算した後に、下位ビット（小数点以下に相当）の切り捨てを行っていることを示している。
【0047】
このように本開示技術に係る間欠動作制御回路１０００は、スケーリング部２３０が、デジタルフィルタ部２２０（すなわちＳＩＮＣ Ｆｉｌｔｅｒ）の積算期間（Ｎ）に応じて、スケーリングの係数を切り替えるようにするとよい。
上記のスケーリング部２３０を備えることにより、本開示技術に係る間欠動作制御回路１０００は、デジタルフィルタ部２２０（すなわちＳＩＮＣ Ｆｉｌｔｅｒ）の積算期間（Ｎ）を、制限なく細かく設定することができる。
上記のスケーリング部２３０を備えることにより、本開示技術に係る間欠動作制御回路１０００は、デジタルフィルタ部２２０（すなわちＳＩＮＣ Ｆｉｌｔｅｒ）の積算期間（Ｎ）を、制限なく細かく設定することができる。
【0048】
（付記）
本開示技術に係る間欠動作制御回路１０００の一つの態様は、外部のセンサ２０００と接続され、システム制御部１００と、デルタシグマＡＤ変換器２００と、プロセッサ３００と、ＳＲＡＭ４００と、フラッシュメモリ５００と、を含み、システム制御部１００が、デルタシグマＡＤ変換器２００、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及びセンサ２０００のそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅと切り替える指令を出す、というものである。
この技術的特徴を有するため、本開示技術に係る間欠動作制御回路１０００は、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する、という条件下で、消費電流値の上限（例えば４［ｍＡ］）を越えずに動作できる、という効果を奏する。
本開示技術に係る間欠動作制御回路１０００の一つの態様は、外部のセンサ２０００と接続され、システム制御部１００と、デルタシグマＡＤ変換器２００と、プロセッサ３００と、ＳＲＡＭ４００と、フラッシュメモリ５００と、を含み、システム制御部１００が、デルタシグマＡＤ変換器２００、プロセッサ３００、ＳＲＡＭ４００、フラッシュメモリ５００、及びセンサ２０００のそれぞれに対して、ＡｃｔｉｖｅとＩｎａｃｔｉｖｅと切り替える指令を出す、というものである。
この技術的特徴を有するため、本開示技術に係る間欠動作制御回路１０００は、４－２０［ｍＡ］の信号を内部の電気回路を動作させるための電流源として使用し、かつ、ΔΣＡ／Ｄ変換方式のＡ／Ｄ変換回路を使用する、という条件下で、消費電流値の上限（例えば４［ｍＡ］）を越えずに動作できる、という効果を奏する。
【0049】
本開示技術に係る間欠動作制御回路１０００の別の態様は、デルタシグマＡＤ変換器２００は、デルタシグマ変調部２１０と、デジタルフィルタ部２２０と、スケーリング部２３０と、を備え、デジタルフィルタ部２２０は、ＳＩＮＣ Ｆｉｌｔｅｒである、というものである。
これは、本開示技術に係る間欠動作制御回路１０００が、ＳＩＮＣ Ｆｉｌｔｅｒを備える汎用のΔΣ型ＡＤコンバータを利用できることを意味する。
これは、本開示技術に係る間欠動作制御回路１０００が、ＳＩＮＣ Ｆｉｌｔｅｒを備える汎用のΔΣ型ＡＤコンバータを利用できることを意味する。
【0050】
本開示技術に係る間欠動作制御回路１０００の別の態様は、デルタシグマＡＤ変換器２００の前段に備えられセンサ２０００の出力をサンプリングしてホールドするサンプルホールド回路７００、を更に備えてもよい。
サンプルホールド回路７００を更に備えることにより、本開示技術に係る間欠動作制御回路１０００は、センサ２０００とデルタシグマＡＤ変換器２００とがＡｃｔｉｖｅになるフェーズをずらすことができる。
サンプルホールド回路７００を更に備えることにより、本開示技術に係る間欠動作制御回路１０００は、センサ２０００とデルタシグマＡＤ変換器２００とがＡｃｔｉｖｅになるフェーズをずらすことができる。
【0051】
本開示技術に係る間欠動作制御回路１０００の別の態様は、サンプルホールド回路７００を、少なくとも接続されるセンサ２０００の個数だけ備え、それぞれが１つの対応するセンサ２０００の出力をサンプリングしてホールドし、システム制御部１００により制御される選択回路で選択されるようにしてもよい。
サンプルホールド回路７００を接続されるセンサ２０００の個数だけ備えることにより、本開示技術に係る間欠動作制御回路１０００は、接続される複数のセンサ２０００の動作タイミングをずらし、全てのフェーズにおいて消費電流の上限値に係る制約の中での動作が可能である。
サンプルホールド回路７００を接続されるセンサ２０００の個数だけ備えることにより、本開示技術に係る間欠動作制御回路１０００は、接続される複数のセンサ２０００の動作タイミングをずらし、全てのフェーズにおいて消費電流の上限値に係る制約の中での動作が可能である。
【0052】
本開示技術に係る間欠動作制御回路１０００の別の態様は、スケーリング部２３０が、デジタルフィルタ部２２０（すなわちＳＩＮＣ Ｆｉｌｔｅｒ）の積算期間（Ｎ）に応じて、スケーリングの係数を切り替えるようにするとよい。
このようなスケーリング部２３０を備えることにより、本開示技術に係る間欠動作制御回路１０００は、デジタルフィルタ部２２０（すなわちＳＩＮＣ Ｆｉｌｔｅｒ）の積算期間（Ｎ）を、制限なく細かく設定することができる。
このようなスケーリング部２３０を備えることにより、本開示技術に係る間欠動作制御回路１０００は、デジタルフィルタ部２２０（すなわちＳＩＮＣ Ｆｉｌｔｅｒ）の積算期間（Ｎ）を、制限なく細かく設定することができる。
【産業上の利用可能性】
【0053】
本開示技術は、例えば、工場、及び化学プラントで用いられる調整弁等の自動化機器の制御に応用でき、産業上の利用可能性を有する。
【符号の説明】
【0054】
１００ システム制御部、２００ デルタシグマＡＤ変換器、２１０ デルタシグマ変調部、２２０ デジタルフィルタ部、２３０ スケーリング部、３００ プロセッサ、４００ ＳＲＡＭ、５００ フラッシュメモリ、６００ 汎用デジタル回路、１０００ 間欠動作制御回路、２０００ センサ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】