知財求人 - 知財ポータルサイト「IP Force」
特開2025-163949半導体装置の製造方法および半導体装置の製品履歴管理方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025163949
(43)【公開日】2025-10-30
(54)【発明の名称】半導体装置の製造方法および半導体装置の製品履歴管理方法
(51)【国際特許分類】
H01L 21/66 20060101AFI20251023BHJP
H10D 30/01 20250101ALI20251023BHJP
H10D 30/66 20250101ALI20251023BHJP
【ＦＩ】
H01L21/66 A
H01L21/66 J
H01L29/78 658Z
H01L29/78 652Q
H01L29/78 653A
H01L29/78 652T
H01L29/78 652L
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024067613
(22)【出願日】2024-04-18
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】金尾 剛史
(72)【発明者】
【氏名】野中 淳平
(72)【発明者】
【氏名】久田 賢一
【テーマコード（参考）】
4M106
【Ｆターム（参考）】
4M106AA01
4M106AA07
4M106AB01
4M106CA38
4M106CA50
4M106CB19
4M106DA15
4M106DB21
4M106DJ20
4M106DJ21
(57)【要約】
【課題】コストの増加を抑制できると共に、半導体装置のトレーサビリティを精度良く行える技術が求められる。
【解決手段】結晶欠陥１０の位置をマッピングすることにより、ウェハマップＷＦＭ上における結晶欠陥１０の位置情報を記憶装置に記憶させる。複数のチップ領域（ＣＨＰａ）において、それぞれ半導体素子１Ｑよりも上方に位置する配線層中に、金属膜ＭＦを形成する。複数のチップ領域（ＣＨＰａ）において、それぞれ金属膜ＭＦのうち特定エリア１Ａの表面モフォロジー画像１ＡＩを取得する。ウェハマップＷＦＭ上における結晶欠陥１０の位置情報と、ウェハ識別番号ＩＤと、複数のチップ領域（ＣＨＰａ）の位置情報と、チップ領域（ＣＨＰａ）内における特定エリア１Ａの位置情報と、複数のチップ領域（ＣＨＰａ）毎の表面モフォロジー画像１ＡＩとを紐づけて、記憶装置に記憶させる。
【選択図】図１
【解決手段】結晶欠陥１０の位置をマッピングすることにより、ウェハマップＷＦＭ上における結晶欠陥１０の位置情報を記憶装置に記憶させる。複数のチップ領域（ＣＨＰａ）において、それぞれ半導体素子１Ｑよりも上方に位置する配線層中に、金属膜ＭＦを形成する。複数のチップ領域（ＣＨＰａ）において、それぞれ金属膜ＭＦのうち特定エリア１Ａの表面モフォロジー画像１ＡＩを取得する。ウェハマップＷＦＭ上における結晶欠陥１０の位置情報と、ウェハ識別番号ＩＤと、複数のチップ領域（ＣＨＰａ）の位置情報と、チップ領域（ＣＨＰａ）内における特定エリア１Ａの位置情報と、複数のチップ領域（ＣＨＰａ）毎の表面モフォロジー画像１ＡＩとを紐づけて、記憶装置に記憶させる。
【選択図】図１
【特許請求の範囲】
【請求項1】
（ａ）炭化ケイ素からなるウェハにウェハ識別番号を割り当てる工程、
（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、
（ｃ）前記ウェハに内在する結晶欠陥を検査する工程、
（ｄ）前記結晶欠陥の位置をマッピングすることにより、前記ウェハマップ上における前記結晶欠陥の位置情報を記憶装置に記憶させる工程、
（ｅ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、
（ｆ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する配線層中に、金属膜を形成する工程、
（ｇ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、
（ｈ）前記ウェハマップ上における前記結晶欠陥の位置情報と、前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を備える、半導体装置の製造方法。
（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、
（ｃ）前記ウェハに内在する結晶欠陥を検査する工程、
（ｄ）前記結晶欠陥の位置をマッピングすることにより、前記ウェハマップ上における前記結晶欠陥の位置情報を記憶装置に記憶させる工程、
（ｅ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、
（ｆ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する配線層中に、金属膜を形成する工程、
（ｇ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、
（ｈ）前記ウェハマップ上における前記結晶欠陥の位置情報と、前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を備える、半導体装置の製造方法。
【請求項2】
請求項１に記載の半導体装置の製造方法において、
前記金属膜は、アルミニウムを主成分とする膜である、半導体装置の製造方法。
前記金属膜は、アルミニウムを主成分とする膜である、半導体装置の製造方法。
【請求項3】
請求項１に記載の半導体装置の製造方法において、
（ｉ）前記特定エリアを覆うように、前記金属膜の一部上に、保護膜を形成する工程、
を更に備え、
前記（ｇ）工程では、前記保護膜を介して前記第１表面モフォロジー画像が取得される、半導体装置の製造方法。
（ｉ）前記特定エリアを覆うように、前記金属膜の一部上に、保護膜を形成する工程、
を更に備え、
前記（ｇ）工程では、前記保護膜を介して前記第１表面モフォロジー画像が取得される、半導体装置の製造方法。
【請求項4】
請求項１に記載の半導体装置の製造方法において、
前記特定エリアの平面サイズは、５０μｍ×５０μｍ以上且つ２００μｍ×２００μｍ以下である、半導体装置の製造方法。
前記特定エリアの平面サイズは、５０μｍ×５０μｍ以上且つ２００μｍ×２００μｍ以下である、半導体装置の製造方法。
【請求項5】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程で前記記憶装置に記憶した前記結晶欠陥の位置情報を、前記結晶欠陥の第１位置情報とし、
前記（ｅ）工程は、
（ｅ１）前記ウェハに対して熱処理を行う工程、
（ｅ２）前記（ｅ１）工程後、前記ウェハに内在する結晶欠陥を再検査する工程、
（ｅ３）前記（ｅ２）工程後、前記結晶欠陥の位置を再びマッピングすることにより、前記ウェハマップ上における前記結晶欠陥の第２位置情報を前記記憶装置に記憶させる工程、
を有する、半導体装置の製造方法。
前記（ｄ）工程で前記記憶装置に記憶した前記結晶欠陥の位置情報を、前記結晶欠陥の第１位置情報とし、
前記（ｅ）工程は、
（ｅ１）前記ウェハに対して熱処理を行う工程、
（ｅ２）前記（ｅ１）工程後、前記ウェハに内在する結晶欠陥を再検査する工程、
（ｅ３）前記（ｅ２）工程後、前記結晶欠陥の位置を再びマッピングすることにより、前記ウェハマップ上における前記結晶欠陥の第２位置情報を前記記憶装置に記憶させる工程、
を有する、半導体装置の製造方法。
【請求項6】
請求項１に記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１表面モフォロジー画像の複数の第１特徴量が抽出され、
前記（ｈ）工程では、前記複数の第１特徴量は、前記第１表面モフォロジー画像に関連する情報として、前記記憶装置に記憶される、半導体装置の製造方法。
前記（ｇ）工程では、前記第１表面モフォロジー画像の複数の第１特徴量が抽出され、
前記（ｈ）工程では、前記複数の第１特徴量は、前記第１表面モフォロジー画像に関連する情報として、前記記憶装置に記憶される、半導体装置の製造方法。
【請求項7】
請求項１に記載の半導体装置の製造方法において、
前記特定エリア内若しくは前記特定エリアの周囲、または、それらの両方に位置する前記金属膜に、幾何学模様パターンが設けられている、半導体装置の製造方法。
前記特定エリア内若しくは前記特定エリアの周囲、または、それらの両方に位置する前記金属膜に、幾何学模様パターンが設けられている、半導体装置の製造方法。
【請求項8】
請求項１に記載の半導体装置の製造方法において、
前記複数のチップ領域において、それぞれ複数の前記特定エリアが設けられ、
前記（ｇ）工程では、前記複数の前記特定エリア毎に、前記第１表面モフォロジー画像が取得される、半導体装置の製造方法。
前記複数のチップ領域において、それぞれ複数の前記特定エリアが設けられ、
前記（ｇ）工程では、前記複数の前記特定エリア毎に、前記第１表面モフォロジー画像が取得される、半導体装置の製造方法。
【請求項9】
請求項１に記載の半導体装置の製造方法において、
前記複数のチップ領域は、それぞれ、
前記半導体素子が形成されるセル領域と、
平面視において前記セル領域を囲む外周領域と、
を有し、
前記金属膜は、前記セル領域に形成され、前記半導体素子に電気的に接続されている、半導体装置の製造方法。
前記複数のチップ領域は、それぞれ、
前記半導体素子が形成されるセル領域と、
平面視において前記セル領域を囲む外周領域と、
を有し、
前記金属膜は、前記セル領域に形成され、前記半導体素子に電気的に接続されている、半導体装置の製造方法。
【請求項10】
請求項１に記載の半導体装置の製造方法において、
前記複数のチップ領域は、それぞれ、
前記半導体素子が形成されるセル領域と、
平面視において前記セル領域を囲む外周領域と、
を有し、
前記金属膜は、前記外周領域に形成され、前記半導体素子から電気的に絶縁されている、半導体装置の製造方法。
前記複数のチップ領域は、それぞれ、
前記半導体素子が形成されるセル領域と、
平面視において前記セル領域を囲む外周領域と、
を有し、
前記金属膜は、前記外周領域に形成され、前記半導体素子から電気的に絶縁されている、半導体装置の製造方法。
【請求項11】
請求項１に記載の半導体装置の製造方法において、
（ｊ）前記（ｅ）工程における前記半導体素子の製造過程と、前記（ｆ）工程における前記金属膜の製造過程とに含まれる処理履歴を、前記記憶装置に記憶させる工程、
（ｋ）前記（ｅ）工程中および前記（ｆ）工程中に、インライン検査を行う工程、
（ｌ）前記処理履歴と、前記インライン検査の検査データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
（ｊ）前記（ｅ）工程における前記半導体素子の製造過程と、前記（ｆ）工程における前記金属膜の製造過程とに含まれる処理履歴を、前記記憶装置に記憶させる工程、
（ｋ）前記（ｅ）工程中および前記（ｆ）工程中に、インライン検査を行う工程、
（ｌ）前記処理履歴と、前記インライン検査の検査データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
前記インライン検査は、異物検査、欠陥検査、寸法検査、重ね合わせ検査および外観検査のうち、何れか１つ以上を含む、半導体装置の製造方法。
前記インライン検査は、異物検査、欠陥検査、寸法検査、重ね合わせ検査および外観検査のうち、何れか１つ以上を含む、半導体装置の製造方法。
【請求項13】
請求項１に記載の半導体装置の製造方法において、
（ｍ）前記複数のチップ領域毎の前記半導体素子に対して電気的特性試験を行う工程、
（ｎ）前記電気的特性試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
（ｍ）前記複数のチップ領域毎の前記半導体素子に対して電気的特性試験を行う工程、
（ｎ）前記電気的特性試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
【請求項14】
請求項１に記載の半導体装置の製造方法において、
（ｏ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、
（ｐ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、
（ｑ）前記複数の第１半導体装置のそれぞれの信頼性を選別する選別試験を行う工程、
（ｒ）前記選別試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
（ｏ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、
（ｐ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、
（ｑ）前記複数の第１半導体装置のそれぞれの信頼性を選別する選別試験を行う工程、
（ｒ）前記選別試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
【請求項15】
（ａ）炭化ケイ素からなるウェハにウェハ識別番号を割り当てる工程、
（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、
（ｃ）前記ウェハに内在する結晶欠陥を検査する工程、
（ｄ）前記結晶欠陥の位置をマッピングすることにより、前記ウェハマップ上における前記結晶欠陥の位置情報を記憶装置に記憶させる工程、
（ｅ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、
（ｆ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する配線層中に、金属膜を形成する工程、
（ｇ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、
（ｈ）前記ウェハ識別番号と、前記ウェハマップ上における前記結晶欠陥の位置情報と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
（ｉ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、
（ｊ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、
（ｋ）不良判定された第２半導体装置を取得する工程、
（ｌ）前記第２半導体装置の前記封止樹脂を開封し、前記第２半導体装置に設けられた前記金属膜のうち前記特定エリアに相当する箇所の第２表面モフォロジー画像を取得する工程、
（ｍ）前記第２表面モフォロジー画像を、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像に照合することで、前記第２半導体装置が製造された前記ウェハの前記ウェハ識別番号と、前記第２半導体装置が製造された前記チップ領域の位置とを特定する工程、
を備え、
前記（ｍ）工程で特定された前記チップ領域の位置と、前記ウェハマップ上における前記結晶欠陥の位置情報とを照合し、前記（ｍ）工程で特定された前記チップ領域に前記結晶欠陥が存在する場合、前記第２半導体装置の不良が、前記結晶欠陥に起因していると推定できる、半導体装置の製品履歴管理方法。
（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、
（ｃ）前記ウェハに内在する結晶欠陥を検査する工程、
（ｄ）前記結晶欠陥の位置をマッピングすることにより、前記ウェハマップ上における前記結晶欠陥の位置情報を記憶装置に記憶させる工程、
（ｅ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、
（ｆ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する配線層中に、金属膜を形成する工程、
（ｇ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、
（ｈ）前記ウェハ識別番号と、前記ウェハマップ上における前記結晶欠陥の位置情報と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
（ｉ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、
（ｊ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、
（ｋ）不良判定された第２半導体装置を取得する工程、
（ｌ）前記第２半導体装置の前記封止樹脂を開封し、前記第２半導体装置に設けられた前記金属膜のうち前記特定エリアに相当する箇所の第２表面モフォロジー画像を取得する工程、
（ｍ）前記第２表面モフォロジー画像を、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像に照合することで、前記第２半導体装置が製造された前記ウェハの前記ウェハ識別番号と、前記第２半導体装置が製造された前記チップ領域の位置とを特定する工程、
を備え、
前記（ｍ）工程で特定された前記チップ領域の位置と、前記ウェハマップ上における前記結晶欠陥の位置情報とを照合し、前記（ｍ）工程で特定された前記チップ領域に前記結晶欠陥が存在する場合、前記第２半導体装置の不良が、前記結晶欠陥に起因していると推定できる、半導体装置の製品履歴管理方法。
【請求項16】
請求項１５に記載の半導体装置の製品履歴管理方法において、
（ｎ）前記（ｅ）工程における前記半導体素子の製造過程と、前記（ｆ）工程における前記金属膜の製造過程とに含まれる処理履歴を、前記記憶装置に記憶させる工程、
（ｏ）前記（ｅ）工程中および前記（ｆ）工程中に、インライン検査を行う工程、
（ｐ）前記半導体素子に対して電気的特性試験を行う工程、
（ｑ）前記（ｊ）工程後、前記複数の第１半導体装置のそれぞれの信頼性を選別する選別試験を行う工程、
（ｒ）前記処理履歴と、前記インライン検査の検査データと、前記電気的特性試験の試験データと、前記選別試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備え、
前記（ｍ）工程で前記第２半導体装置が製造された前記チップ領域の位置を特定することで、前記第２半導体装置に対応する前記処理履歴を特定でき、前記第２半導体装置に対応する前記インライン検査の前記検査データ、前記電気的特性試験の前記試験データおよび前記選別試験の前記試験データのうち何れか１つ以上を特定できる、半導体装置の製品履歴管理方法。
（ｎ）前記（ｅ）工程における前記半導体素子の製造過程と、前記（ｆ）工程における前記金属膜の製造過程とに含まれる処理履歴を、前記記憶装置に記憶させる工程、
（ｏ）前記（ｅ）工程中および前記（ｆ）工程中に、インライン検査を行う工程、
（ｐ）前記半導体素子に対して電気的特性試験を行う工程、
（ｑ）前記（ｊ）工程後、前記複数の第１半導体装置のそれぞれの信頼性を選別する選別試験を行う工程、
（ｒ）前記処理履歴と、前記インライン検査の検査データと、前記電気的特性試験の試験データと、前記選別試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備え、
前記（ｍ）工程で前記第２半導体装置が製造された前記チップ領域の位置を特定することで、前記第２半導体装置に対応する前記処理履歴を特定でき、前記第２半導体装置に対応する前記インライン検査の前記検査データ、前記電気的特性試験の前記試験データおよび前記選別試験の前記試験データのうち何れか１つ以上を特定できる、半導体装置の製品履歴管理方法。
【請求項17】
請求項１６に記載の半導体装置の製品履歴管理方法において、
（ｓ）前記第２半導体装置に対して故障解析を行う工程、
を更に備え、
前記故障解析の解析データと、前記第２半導体装置に対応する前記インライン検査の前記検査データ、前記電気的特性試験の前記試験データおよび前記選別試験の前記試験データのうち何れか１つ以上との関係から、前記第２半導体装置の不良原因を特定できる、半導体装置の製品履歴管理方法。
（ｓ）前記第２半導体装置に対して故障解析を行う工程、
を更に備え、
前記故障解析の解析データと、前記第２半導体装置に対応する前記インライン検査の前記検査データ、前記電気的特性試験の前記試験データおよび前記選別試験の前記試験データのうち何れか１つ以上との関係から、前記第２半導体装置の不良原因を特定できる、半導体装置の製品履歴管理方法。
【請求項18】
請求項１７に記載の半導体装置の製品履歴管理方法において、
前記故障解析は、発光解析、ＯＢＩＲＣＨ解析、ＤＬＳ解析、ＩＤＤＱ解析、発熱解析、ナノプローバ解析およびＥＢＡＣ解析のうち何れか１つ以上を含む、半導体装置の製品履歴管理方法。
前記故障解析は、発光解析、ＯＢＩＲＣＨ解析、ＤＬＳ解析、ＩＤＤＱ解析、発熱解析、ナノプローバ解析およびＥＢＡＣ解析のうち何れか１つ以上を含む、半導体装置の製品履歴管理方法。
【請求項19】
請求項１７に記載の半導体装置の製品履歴管理方法において、
特定された前記第２半導体装置の不良原因は、前記（ｅ）工程および前記（ｆ）工程にフィードバックされる、半導体装置の製品履歴管理方法。
特定された前記第２半導体装置の不良原因は、前記（ｅ）工程および前記（ｆ）工程にフィードバックされる、半導体装置の製品履歴管理方法。
【請求項20】
請求項１５に記載の半導体装置の製品履歴管理方法において、
前記第２表面モフォロジー画像が、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像の何れにも一致しない場合、前記第２半導体装置が、偽造製品であると特定できる、半導体装置の製品履歴管理方法。
前記第２表面モフォロジー画像が、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像の何れにも一致しない場合、前記第２半導体装置が、偽造製品であると特定できる、半導体装置の製品履歴管理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法および半導体装置の製品履歴管理方法に関する。
【背景技術】
【0002】
半導体装置の製造後に不良が発見された場合、早期に不良原因を特定し、半導体装置の製造工程へのフィードバックを行うことが求められている。そのために、不良と判定された半導体装置のトレーサビリティが有効である。すなわち、不良と判定された半導体装置が、どのロット番号およびどのウェハ識別番号に属するウェハで製造され、ウェハ内のどの位置で製造されていたかを明らかにすることが有効である。
【0003】
例えば特許文献１では、半導体チップの４隅において、ウェハ側面のダイシング痕の画像と、プローブ検査時に形成されたパッド電極の表面の接触痕の画像とを記憶装置に記憶している。不良判定された半導体チップについても同様の画像を取得し、それらの画像を、記憶装置に記憶された画像に照合することで、不良判定された半導体チップが製造されたウェハ識別番号およびウェハ内の位置を特定する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００７－１６５３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一般的に、半導体の前工程段階では、ウェハに識別記号が付されている。しかし、ウェハから個片化された半導体チップには、識別記号が付されていない。全ての半導体チップに識別記号を付すことで、トレーサビリティが可能になるが、そのような手法は、コストの増加につながる。
【0006】
ウェハから個片化された半導体チップは、半導体の後工程処理を経てパッケージ化され、半導体装置が製造される。その過程で、パッド電極の表面上には、ボンディングワイヤまたはバンプ電極などの外部接続用部材が形成される。また、半導体チップは、封止樹脂に覆われる。不良判定された半導体装置のトレーサビリティを行うためには、封止樹脂を開封し、外部接続用部材を除去した後でも、半導体チップの特定に繋がる情報を精度良く取得する必要がある。
【0007】
すなわち、コストの増加を抑制できると共に、半導体装置のトレーサビリティを精度良く行える技術が求められる。また、早期に半導体装置の不良原因を特定でき、早期に半導体装置の製造方法へのフィードバックを行える技術が求められる。それらの技術によって、フィードバック後において、信頼性の高い半導体装置を供給でき、歩留まりを改善でき、市場への不良品の流出を抑制できる。
【0008】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
一実施の形態に係る半導体装置の製造方法は、（ａ）炭化ケイ素からなるウェハにウェハ識別番号を割り当てる工程、（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、（ｃ）前記ウェハに内在する結晶欠陥を検査する工程、（ｄ）前記結晶欠陥の位置をマッピングすることにより、前記ウェハマップ上における前記結晶欠陥の位置情報を記憶装置に記憶させる工程、（ｅ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、（ｆ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する配線層中に、金属膜を形成する工程、（ｇ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、（ｈ）前記ウェハマップ上における前記結晶欠陥の位置情報と、前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、を備える。
【0011】
一実施の形態に係る半導体装置の製品履歴管理方法は、（ａ）炭化ケイ素からなるウェハにウェハ識別番号を割り当てる工程、（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、（ｃ）前記ウェハに内在する結晶欠陥を検査する工程、（ｄ）前記結晶欠陥の位置をマッピングすることにより、前記ウェハマップ上における前記結晶欠陥の位置情報を記憶装置に記憶させる工程、（ｅ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、（ｆ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する配線層中に、金属膜を形成する工程、（ｇ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、（ｈ）前記ウェハ識別番号と、前記ウェハマップ上における前記結晶欠陥の位置情報と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、（ｉ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、（ｊ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、（ｋ）不良判定された第２半導体装置を取得する工程、（ｌ）前記第２半導体装置の前記封止樹脂を開封し、前記第２半導体装置に設けられた前記金属膜のうち前記特定エリアに相当する箇所の第２表面モフォロジー画像を取得する工程、（ｍ）前記第２表面モフォロジー画像を、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像に照合することで、前記第２半導体装置が製造された前記ウェハの前記ウェハ識別番号と、前記第２半導体装置が製造された前記チップ領域の位置とを特定する工程、を備える。前記（ｍ）工程で特定された前記チップ領域の位置と、前記ウェハマップ上における前記結晶欠陥の位置情報とを照合し、前記（ｍ）工程で特定された前記チップ領域に前記結晶欠陥が存在する場合、前記第２半導体装置の不良が、前記結晶欠陥に起因していると推定できる。
【発明の効果】
【0012】
一実施の形態によれば、コストの増加を抑制できると共に、半導体装置のトレーサビリティを精度良く行える。また、早期に半導体装置の不良原因を特定でき、早期に半導体装置の製造方法へのフィードバックを行える。
【図面の簡単な説明】
【0013】
【図1】実施の形態１における半導体装置の製造方法および半導体装置の製品履歴管理方法を示すフローチャートである。
【図2】実施の形態１におけるウェハマップを示す平面図である。
【図3】実施の形態１におけるチップ領域を示す平面図である。
【図4】実施の形態１における記憶装置へのデータの格納を示す模式図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図14】実施の形態２における結晶欠陥の位置情報を示す平面図である。
【図15】実施の形態３における表面モフォロジー画像の照合方法を示す模式図である。
【図16】実施の形態４における金属膜の形状パターンを示す平面図である。
【図17】実施の形態５におけるチップ領域を示す平面図である。
【図18】実施の形態６における半導体装置の製造方法および半導体装置の製品履歴管理方法を示すフローチャートである。
【図19】実施の形態６における記憶装置へのデータの格納を示す模式図である。
【図20】実施の形態６における半導体装置の製品履歴管理方法を示す平面図である。
【発明を実施するための形態】
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0016】
（実施の形態１）
＜半導体装置の製造方法および半導体装置の製品履歴管理方法＞
以下に図１を用いて、実施の形態１における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。半導体装置１００の製品履歴管理方法は、図１に示されるステップＳ１からステップＳ１３を備える。半導体装置１００の製造方法は、半導体装置１００の製品履歴管理方法の一部であり、ステップＳ１からステップＳ８を備える。
＜半導体装置の製造方法および半導体装置の製品履歴管理方法＞
以下に図１を用いて、実施の形態１における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。半導体装置１００の製品履歴管理方法は、図１に示されるステップＳ１からステップＳ１３を備える。半導体装置１００の製造方法は、半導体装置１００の製品履歴管理方法の一部であり、ステップＳ１からステップＳ８を備える。
【0017】
【0018】
ステップＳ１では、まず、ウェハＷＦを用意し、図４に示されるように、ウェハＷＦの一部にウェハ識別番号ＩＤを割り当てる。次に、図２に示されるように、ウェハＷＦを行列状に配置された複数のチップ領域ＣＨＰａに区画し、ウェハマップＷＦＭを生成する。複数のチップ領域ＣＨＰａは、それぞれダイシングラインＤＬによって区画される。複数のチップ領域ＣＨＰａがダイシングラインＤＬに沿って個片化されることで、複数の半導体チップＣＨＰが取得される。
【0019】
図３は、チップ領域ＣＨＰａ（半導体チップＣＨＰ）の詳細を示す平面図である。チップ領域ＣＨＰａは、半導体素子１Ｑが形成されるセル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを有する。半導体素子１Ｑは、例えばパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなパワーデバイスである。実施の形態１では、半導体素子１Ｑは、トレンチゲート構造のｎ型パワーＭＯＳＦＥＴである場合を例示する。
【0020】
ソース配線ＳＷは、セル領域ＣＲの大部分に形成されている。ゲート配線ＧＷは、平面視においてソース配線ＳＷを囲むように外周領域ＯＲに形成されている。フィールドリミッティング配線ＦＬＷは、平面視においてゲート配線ＧＷを囲むように外周領域ＯＲに形成されている。ソース配線ＳＷおよびゲート配線ＧＷは、同じ金属膜ＭＦによって形成され、半導体素子１Ｑに電気的に接続されている。
【0021】
また、外周領域ＯＲにおいて、フィールドリミッティング配線ＦＬＷとダイシングラインＤＬ（半導体チップＣＨＰの側面）との間には、ダミーパターンＤＰが形成されている。ダミーパターンＤＰは、金属膜ＭＦによって形成され、半導体素子１Ｑから電気的に絶縁されている。
【0022】
ここでは図示していないが、ソース配線ＳＷ、ゲート配線ＧＷ、フィールドリミッティング配線ＦＬＷおよびダミーパターンＤＰは、ポリイミド膜のような保護膜ＰＩＱによって覆われている。保護膜ＰＩＱの一部には、開口部が設けられている。ソース配線ＳＷおよびゲート配線ＧＷのうち上記開口部で露出している箇所が、ソースパッドＳＰおよびゲートパッドＧＰになる。図３に示される破線に囲まれた箇所が、ソースパッドＳＰおよびゲートパッドＧＰである。ソースパッドＳＰ上およびゲートパッドＧＰ上に、ボンディングワイヤ、バンプ電極またはクリップ（銅板）などの外部接続用部材が接続されることで、半導体チップＣＨＰが、他の半導体チップまたは配線基板などに電気的に接続できる。
【0023】
なお、ウェハＷＦは、炭化珪素（ＳｉＣ）からなり、ｎ型の導電性を有する。図５に示されるように、ウェハＷＦは、炭化珪素からなる支持基板ＳＳと、炭化珪素からなる半導体層ＮＥＰとを有する。半導体層ＮＥＰは、エピタキシャル成長法によって支持基板ＳＳ上に形成されている。支持基板ＳＳおよび半導体層ＮＥＰは、ｎ型の導電性を有する。半導体層ＮＥＰは、支持基板ＳＳの不純物濃度よりも低い不純物濃度を有し、ドリフト層として機能する。
【0024】
炭化珪素からなる支持基板ＳＳには、様々な結晶欠陥が内在していることが知られている。また、エピタキシャル成長中に、結晶性障害が伝播するので、半導体層ＮＥＰにも、様々な結晶欠陥が内在している可能性が高い。それ故、炭化珪素からなるウェハＷＦは、シリコンからなるウェハと比較して、結晶欠陥に起因する不良の発生頻度が高い傾向にある。
【0025】
ステップＳ２では、図４に示されるように、まず、ウェハＷＦに内在する結晶欠陥１０を検査する。次に、結晶欠陥１０の位置をマッピングすることにより、ウェハマップＷＦＭ上における結晶欠陥１０の位置情報を記憶装置ＭＤに記憶させる。
【0026】
結晶欠陥１０の種類としては、例えば、基底面欠陥、積層欠陥、螺旋欠陥およびマイクロパイプが挙げられる。以降の工程で半導体素子１Ｑなどを形成していくが、後に半導体装置１００が不良と判定される場合がある。この時点では、どの種類の結晶欠陥１０が不良に直結するか否かの判定は難しい。半導体素子１Ｑの種類、半導体素子１Ｑを製造するための各製造工程における製造条件、または、半導体装置１００の使用状況によって、何れかの結晶欠陥１０が不良原因になる可能性がある。従って、どの種類の結晶欠陥１０が不良原因になったのかを特定または推定するために、ウェハマップＷＦＭ上における結晶欠陥１０の位置情報を取得しておく。
【0027】
【0028】
図５に示されるように、ウェハＷＦを用意する。上述のように、ウェハＷＦは、支持基板ＳＳと、エピタキシャル成長法によって支持基板ＳＳ上に形成された半導体層ＮＥＰとを有する。
【0029】
図６に示されるように、ウェハＷＦ内に、ｎ型のドレイン領域ＮＤ、ｐ型のボディ領域ＰＢおよびｎ型のソース領域ＮＳを形成する。
【0030】
まず、ウェハＷＦの下面から所定の深さに達するように、フォトリソグラフィ技術およびイオン注入法によって、支持基板ＳＳ内にドレイン領域ＮＤを形成する。次に、ウェハＷＦの上面から所定の深さに達するように、フォトリソグラフィ技術およびイオン注入法によって、半導体層ＮＥＰ内に、ボディ領域ＰＢを形成する。次に、ウェハＷＦの上面から所定の深さに達するように、フォトリソグラフィ技術およびイオン注入法によって、ボディ領域ＰＢ内に、ソース領域ＮＳを形成する。ドレイン領域ＮＤおよびソース領域ＮＳは、それぞれ半導体層ＮＥＰの不純物濃度よりも高い不純物濃度を有する。
【0031】
図７に示されるように、ウェハＷＦの上面から所定の深さに達するように、半導体層ＮＥＰ内にトレンチＴＲを形成する。
【0032】
まず、ウェハＷＦ上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いた成膜処理によって、例えば酸化シリコン膜を形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記酸化シリコン膜をパターニングすることで、ハードマスクを形成する。次に、上記ハードマスクをマスクとして異方性エッチング処理を行うことで、ソース領域ＮＳおよびボディ領域ＰＢを貫通し、且つ、半導体層ＮＥＰ中に達するように、トレンチＴＲを形成する。その後、例えばフッ酸を含む溶液を用いた等方性エッチング処理によって、上記ハードマスクを除去する。
【0033】
図８に示されるように、ウェハＷＦの上面から所定の深さに達するように、半導体層ＮＥＰ内に溝ＧＲを形成し、溝ＧＲの底部に高濃度拡散領域ＰＲを形成する。
【0034】
まず、フォトリソグラフィ技術および異方性エッチング処理によって、半導体層ＮＥＰ内に選択的に溝ＧＲを形成する。溝ＧＲは、ソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢ中に達する。次に、フォトリソグラフィ技術およびイオン注入法によって、溝ＧＲの底部においてボディ領域ＰＢ内に、ｐ型の高濃度拡散領域ＰＲを形成する。高濃度拡散領域ＰＲは、ボディ領域ＰＢの不純物濃度よりも高い不純物濃度を有する。
【0035】
その後、ボディ領域ＰＢ、ソース領域ＮＳおよび高濃度拡散領域ＰＲに含まれる不純物を活性化させるために、ウェハＷＦに対して熱処理を行う。
【0036】
図９に示されるように、トレンチＴＲの内部に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。
【0037】
まず、トレンチＴＲの内部およびウェハＷＦの上面上に、熱酸化処理によって、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜である。次に、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法を用いた成膜処理によって、導電性膜を形成する。上記導電性膜は、例えばｎ型の多結晶シリコン膜である。
【0038】
次に、フォトリソグラフィ技術および異方性エッチング処理によって、ゲート絶縁膜ＧＩおよびゲート電極ＧＥをパターニングする。この際、トレンチＴＲの内部は、ゲート絶縁膜ＧＩを介してゲート電極ＧＥによって埋め込まれる。また、ウェハＷＦの上面上では、ソース領域ＮＳおよび高濃度拡散領域ＰＲが、ゲート絶縁膜ＧＩおよびゲート電極ＧＥから露出する。
【0039】
以上のように、複数のチップ領域ＣＨＰａにおいて、それぞれ半導体素子１Ｑが形成される。
【0040】
ステップＳ４では、複数のチップ領域ＣＨＰａにおいて、それぞれ半導体素子１Ｑよりも上方に位置する配線層中に、金属膜ＭＦを形成する。以下に図１０および図１１を用いて、配線層を形成するための各製造工程について説明する。
【0041】
図１０に示されるように、まず、ゲート電極ＧＥを覆うように、例えばＣＶＤ法によって、ウェハＷＦの上面上に、層間絶縁膜ＩＬを形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、層間絶縁膜ＩＬをパターニングし、スルーホールＴＨを形成する。この際、ゲート電極ＧＥは、層間絶縁膜ＩＬによって覆われている。また、ウェハＷＦの上面上では、ソース領域ＮＳおよび高濃度拡散領域ＰＲが、スルーホールＴＨ内において露出する。
【0042】
図１１に示されるように、スパッタリング法またはＣＶＤ法を用いた成膜処理によって、スルーホールＴＨ内および溝ＧＲ内を埋め込むように、層間絶縁膜ＩＬ上およびウェハＷＦの上面上に、金属膜ＭＦを形成する。金属膜ＭＦは、アルミニウムを主体とする膜である。具体的には、金属膜ＭＦは、例えばチタンタングステン膜からなるバリアメタル膜と、上記バリアメタル膜上に形成され、且つ、例えば銅またはシリコンが添加されたアルミニウム合金膜との積層膜である。
【0043】
次に、フォトリソグラフィ技術および異方性エッチング処理によって、金属膜ＭＦをパターニングする。これにより、図３に示されるように、第１配線層中に、金属膜ＭＦからソース配線ＳＷ、ゲート配線ＧＷ、フィールドリミッティング配線ＦＬＷおよびダミーパターンＤＰが形成される。なお、実施の形態１では、半導体素子１Ｑよりも上方に位置する配線層は、第１配線層のみである。
【0044】
ソース配線ＳＷは、ソース領域ＮＳ、高濃度拡散領域ＰＲおよびボディ領域ＰＢに電気的に接続され、これらの領域にソース電位を供給する。ここでは図示はしないが、ゲート配線ＧＷ上にもスルーホールＴＨが形成されている。従って、ゲート配線ＧＷは、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
【0045】
なお、スルーホールＴＨ内および溝ＧＲ内に、例えばタングステン膜を主体としたプラグ層を形成し、その後、層間絶縁膜ＩＬ上に金属膜ＭＦを形成してもよい。その場合、プラグ層を介して、ソース配線ＳＷと、ソース領域ＮＳ、高濃度拡散領域ＰＲおよびボディ領域ＰＢとが電気的に接続される。また、プラグ層を介して、ゲート配線ＧＷとゲート電極ＧＥとが電気的に接続される。
【0046】
次に、ソース配線ＳＷ上、ゲート配線ＧＷ上、フィールドリミッティング配線ＦＬＷ上およびダミーパターンＤＰ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜ＰＩＱを形成する。次に、保護膜ＰＩＱの一部を感光して開口部を形成することで、ソース電極ＳＥおよびゲート配線ＧＷのうち、ソースパッドＳＰおよびゲートパッドＧＰになる領域を露出させる。次に、ウェハＷＦの下面上に、スパッタリング法を用いた成膜処理によって、ドレイン電極ＤＥを形成する。
【0047】
なお、ステップＳ３における半導体素子１Ｑの製造過程と、ステップＳ４おける金属膜ＭＦの製造過程とに含まれる処理履歴は、記憶装置ＭＤに記憶される。
【0048】
ステップＳ５では、複数のチップ領域ＣＨＰａにおいて、それぞれ金属膜ＭＦのうち特定エリア１Ａの表面モフォロジー画像１ＡＩを取得する。
【0049】
図３に示されるように、チップ領域ＣＨＰａ内に存在する金属膜ＭＦのうち一部は、特定エリア１Ａとして設けられている。複数のチップ領域ＣＨＰａ毎に特定エリア１Ａの位置は同じである。実施の形態１では、金属膜ＭＦは、特定エリア１Ａを占有するように形成される。図３の例では、特定エリア１Ａとして、例えばソース配線ＳＷの一部またはダミーパターンＤＰの一部を使用する。特定エリア１Ａとして、例えばゲート配線ＧＷの一部を使用してもよい。特定エリア１Ａの平面サイズは、例えば５０μｍ×５０μｍ以上且つ２００μｍ×２００μｍ以下である。
【0050】
図１２に示されるように、複数のチップ領域ＣＨＰａ毎に特定エリア１Ａの表面モフォロジー画像１ＡＩを取得し、それらの表面モフォロジー画像１ＡＩを記憶装置ＭＤに記憶させる。
【0051】
なお、ステップＳ５では、特定エリア１Ａが保護膜ＰＩＱに覆われた状態で、保護膜ＰＩＱを介して表面モフォロジー画像１ＡＩを取得することが望ましい。表面モフォロジー画像１ＡＩは、後に、不良判定された半導体装置２００の表面モフォロジー画像２ＡＩとの照合に使用される。例えばソースパッドＳＰ内に特定エリア１Ａを設定すると、特定エリア１Ａにボンディングワイヤなどが設けられる虞がある。そうすると、半導体装置２００の表面モフォロジー画像２ＡＩが取得できなくなる。
【0052】
また、表面モフォロジー画像２ＡＩを取得する際に、特定エリア１Ａが保護膜ＰＩＱに覆われていないと、半導体装置２００の特定エリア１Ａの表面状態が変化する虞がある。そうすると、正確な表面モフォロジー画像２ＡＩの取得が困難になる。
【0053】
ステップＳ６では、図４に示されるように、ウェハ識別番号ＩＤと、ウェハマップＷＦＭ上における結晶欠陥１０の位置情報と、複数のチップ領域ＣＨＰａの位置情報と、チップ領域ＣＨＰａ内における特定エリア１Ａの位置情報と、複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩとを紐づけて、記憶装置ＭＤに記憶させる。このように各情報と紐づけられた表面モフォロジー画像１ＡＩは、不良判定された半導体装置２００のトレーサビリティに有効に利用できる。
【0054】
ステップＳ７では、ウェハＷＦの複数のチップ領域ＣＨＰａをダイシングラインＤＬに沿って個片化することで、複数の半導体チップＣＨＰを取得する。
【0055】
ステップＳ８では、複数の半導体チップＣＨＰを封止樹脂ＳＲでそれぞれ封止することで、複数の半導体装置１００を形成する。
【0056】
例えば、まず、半導体チップＣＨＰをリードフレームに搭載し、ボンディングワイヤ、クリップまたはペースト材などの外部接続用部材を用いて、ソースパッドＳＰ、ゲートパッドＧＰおよびドレイン電極ＤＥを、それぞれリード端子に電気的に接続させる。次に、エポキシ樹脂のような封止樹脂ＳＲで、半導体チップＣＨＰおよび各リード端子を封止する。各リード端子をリードフレームから切り離すことで、図１２に示されるような半導体装置１００が形成される。
【0057】
以上のように、ウェハＷＦから複数の半導体装置１００を取得できる。
【0058】
ステップＳ９では、図１２に示されるように、不良判定された半導体装置２００を取得する。不良判定された半導体装置２００は、例えば、顧客へ製品出荷された後、顧客から不具合を指摘されて返品された半導体装置である。このような半導体装置２００のトレーサビリティを行うために、半導体装置２００の封止樹脂ＳＲを開封する。また、必要に応じて半導体装置２００の外部接続用部材を除去する。
【0059】
ステップＳ１０では、半導体装置２００に設けられた金属膜ＭＦのうち特定エリア１Ａに相当する箇所の表面モフォロジー画像２ＡＩを取得する。この際、特定エリア１Ａに相当する箇所が保護膜ＰＩＱに覆われている場合、保護膜ＰＩＱを残した状態で表面モフォロジー画像２ＡＩを取得してもよいし、保護膜ＰＩＱを除去した後に表面モフォロジー画像２ＡＩを取得してもよい。特定エリア１Ａが保護膜ＰＩＱによって保護されていたことで、封止樹脂ＳＲの開封後にも、特定エリア１Ａの表面が良好に保たれている。従って、精度の良い表面モフォロジー画像２ＡＩを取得できる。
【0060】
ステップＳ１１では、表面モフォロジー画像２ＡＩを、記憶装置ＭＤに格納された複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩに照合することで、半導体装置２００が製造されたウェハＷＦのウェハ識別番号ＩＤと、半導体装置２００が製造されたチップ領域ＣＨＰａ１の位置とを特定する。
【0061】
なお、表面モフォロジー画像２ＡＩが、記憶装置ＭＤに格納された複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩの何れにも一致しない場合、半導体装置２００が、偽造製品であると特定できる。
【0062】
ステップＳ１２では、図１３に示されるように、特定されたチップ領域ＣＨＰａ１の位置と、ウェハマップＷＦＭ上における結晶欠陥１０の位置情報とを照合し、特定されたチップ領域ＣＨＰａ１に結晶欠陥１０が存在する場合、半導体装置２００の不良が、結晶欠陥１０に起因していると推定できる。
【0063】
また、特定されたチップ領域ＣＨＰａ１に存在する結晶欠陥１０の種類は、ステップＳ２の検査によって事前に判明している。従って、ウェハマップＷＦＭ上において、同じ種類の結晶欠陥１０が存在している他のチップ領域ＣＨＰａを照合することで、他のチップ領域ＣＨＰａから製造された半導体装置１００についても、半導体装置２００と同じ不良が発生する可能性が高いと推定できる。
【0064】
ステップＳ１３では、ステップＳ１２の結果を、半導体装置１００の製造方法へフィードバックする。例えば、ステップＳ１２の結果をステップＳ３およびステップＳ４へフィードバックし、各製造条件の見直しを行う、または、チップ領域ＣＨＰａ１の製品化を行わない等の対策を行える。また、チップ領域ＣＨＰａ１と同じ種類の結晶欠陥１０を有するチップ領域ＣＨＰａについても、同様の対策を行ってもよい。
【0065】
このように、実施の形態１によれば、全ての半導体チップＣＨＰに識別記号を付す必要が無く、ウェハＷＦ内において特殊な加工を行う必要も無く、トレーサビリティを行える。従って、トレーサビリティに係るコストの増加を抑制できる。
【0066】
また、封止樹脂ＳＲを開封し、外部接続用部材を除去した後でも、正確な表面モフォロジー画像２ＡＩを取得できる。すなわち、半導体チップＣＨＰの特定に繋がる情報を精度良く取得できる。そして、早期に半導体装置２００の不良原因を特定でき、早期に半導体装置１００の製造方法へのフィードバックを行える。これにより、フィードバック後において、信頼性の高い半導体装置１００を供給でき、歩留まりを改善でき、市場への不良品の流出を抑制できる。
【0067】
なお、実施の形態１では、半導体素子１ＱとしてパワーＭＯＳＦＥＴを例示したが、半導体素子１Ｑは、ＩＧＢＴであってもよい。その場合、ソース領域ＮＳ、ソース配線ＳＷ、ボディ領域ＰＢ、ドレイン領域ＮＳおよびドレイン電極ＤＥは、エミッタ領域、エミッタ配線、ベース領域、コレクタ領域およびコレクタ電極として機能する。
【0068】
また、実施の形態１では、半導体素子１Ｑとしてトレンチゲート構造を採用したが、半導体素子１Ｑは、プレーナ構造であってもよい。その場合、ウェハＷＦの内部にトレンチＴＲは形成されず、ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、ウェハＷＦの上面上に形成される。
【0069】
（実施の形態２）
以下に図１４を用いて、実施の形態２における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１４を用いて、実施の形態２における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0070】
実施の形態２では、ステップＳ２において記憶装置ＭＤに記憶した結晶欠陥１０の位置情報（第１位置情報）の他に、熱処理後の結晶欠陥１０の位置情報（第２位置情報）も取得する。
【0071】
すなわち、ウェハＷＦに対して熱処理が行われた後、ウェハＷＦに内在する結晶欠陥１０を再検査する。そして、図１４に示されるように、結晶欠陥１０の位置を再びマッピングすることにより、ウェハマップＷＦＭ上における結晶欠陥１０の位置情報（第２位置情報）を記憶装置ＭＤに記憶させる。
【0072】
熱処理の温度が高い場合、結晶欠陥１０の数が増加し易いということが知られている。従って、図１４に示されるように、熱処理後の結晶欠陥１０の数が、熱処理前の結晶欠陥１０の数から変化している。
【0073】
ステップＳ１１で特定されたチップ領域ＣＨＰａ１の位置と、第１位置情報および第２位置情報の両方とを照合する。特定されたチップ領域ＣＨＰａ１に、第１位置情報の結晶欠陥１０が存在せず、且つ、第２位置情報の結晶欠陥１０が存在する場合、半導体装置２００の不良が、熱処理に起因していると推定できる。
【0074】
ステップＳ１２において、不良が熱処理に起因しているという結果を、半導体装置１００の製造方法へフィードバックする。例えば、結晶欠陥１０の数が増えないように、熱処理の条件（温度、時間など）を変更することもできる。
【0075】
なお、ステップＳ３およびステップＳ４で行われる全ての熱処理後に、実施の形態２の手法を適用することが理想的である。しかし、工程数を削減するために、実施の形態２で対象とする熱処理を、相対的に高い温度の熱処理のように、結晶欠陥１０の数が増え易いと推測される熱処理のみに限定してもよい。例えば、実施の形態２で対象とする熱処理を、図８で不純物を活性化させるための熱処理、または、図９でゲート絶縁膜ＧＩを形成するための熱酸化処理としてもよい。
【0076】
（実施の形態３）
以下に図１５を用いて、実施の形態３における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１５を用いて、実施の形態３における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0077】
実施の形態３では、図１５に示されるように、表面モフォロジー画像１ＡＩと表面モフォロジー画像２ＡＩとの照合に、それぞれの画像から抽出した複数の特徴量を用いる。
【0078】
ステップＳ５では、表面モフォロジー画像１ＡＩを取得すると共に、表面モフォロジー画像１ＡＩの複数の特徴量を抽出する。例えば、表面モフォロジー画像１ＡＩ内で、複数の線分が集まる交点、または、線分に囲まれた領域の中央を特徴点として定め、その特徴点における特徴量を抽出する。
【0079】
ステップＳ６では、複数の特徴量は、表面モフォロジー画像１ＡＩに関連する情報として、記憶装置ＭＤに記憶される。
【0080】
ステップＳ１０では、表面モフォロジー画像２ＡＩを取得すると共に、表面モフォロジー画像２ＡＩの複数の特徴量を抽出する。
【0081】
ステップＳ１１では、表面モフォロジー画像２ＡＩと、記憶装置ＭＤに格納された複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩとの照合は、表面モフォロジー画像２ＡＩの複数の特徴量と、表面モフォロジー画像１ＡＩの複数の特徴量とを比較することで行われる。
【0082】
実施の形態３では、互いの複数の特徴量を照合するので、表面モフォロジー画像１ＡＩおよび表面モフォロジー画像２ＡＩの各々の座標が完全に一致していなくても、特定エリア１Ａ内の画像か否かを判定できる。
【0083】
例えば、表面モフォロジー画像２ＡＩを撮像する際の座標が、表面モフォロジー画像１ＡＩを撮像した際の座標から若干ずれていた場合、または、表面モフォロジー画像２ＡＩが、表面モフォロジー画像１ＡＩに対して回転した状態で撮像された場合などがある。それらの場合でも、互いの複数の特徴量が一致すれば、これらの画像が特定エリア１Ａ内の画像であると判定できる。従って、互いの複数の特徴量を使用することで、表面モフォロジー画像１ＡＩと表面モフォロジー画像２ＡＩとの照合精度を高めることができる。
【0084】
なお、実施の形態３で開示した技術は、実施の形態２で開示した技術と組み合わせて適用できる。
【0085】
（実施の形態４）
以下に図１６を用いて、実施の形態４における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１６を用いて、実施の形態４における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0086】
実施の形態４では、図１６に示されるように、特定エリア１Ａ内若しくは特定エリア１Ａの周囲、または、それらの両方に位置する金属膜ＭＦに、幾何学模様パターン２０が設けられている。なお、図１６では、金属膜ＭＦのうち破線で囲まれた領域を特定エリア１Ａとして示している。また、図１６では、特定エリア１Ａを含む金属膜ＭＦとして、四角形状のダミーパターンＤＰを用いた場合を例示する。
【0087】
幾何学模様パターン２０を設けることで、表面モフォロジー画像１ＡＩまたは表面モフォロジー画像２ＡＩの取得する際に、特定エリア１Ａを探し易くなる。従って、特定エリア１Ａの正確な座標を合わせ易くなり、表面モフォロジー画像１ＡＩと表面モフォロジー画像２ＡＩとの照合の精度を向上できる。なお、幾何学模様パターン２０の形状データは、チップ領域ＣＨＰａ内における特定エリア１Ａの位置情報に関連する情報として、記憶装置ＭＤに記憶されている。
【0088】
幾何学模様パターン２０として、図１６に示される「パターン１」から「パターン４」を例示する。「パターン１」では、幾何学模様パターン２０として複数の凹凸が、平面視における金属膜ＭＦの４辺のうち、少なくとも１辺に設けられている。「パターン２」では、幾何学模様パターン２０として３つの二次元コードパターンが、金属膜ＭＦに設けられている。「パターン２」の場合、３つの幾何学模様パターン２０に囲まれた領域を特定エリア１Ａとして認識できる。「パターン３」および「パターン４」では、幾何学模様パターン２０としてスリットが、金属膜ＭＦに設けられている。
【0089】
幾何学模様パターン２０は、「パターン１」から「パターン４」の形状に限られず、特定エリア１Ａを探し易い形状であれば、幾何学模様パターン２０は、他のパターンであってもよい。
【0090】
なお、実施の形態４で開示した技術は、実施の形態２および実施の形態３で開示した技術と組み合わせて適用できる。
【0091】
（実施の形態５）
以下に図１７を用いて、実施の形態５における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１７を用いて、実施の形態５における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0092】
実施の形態５では、図１７に示されるように、チップ領域ＣＨＰａに、複数の特定エリア１Ａが設けられている。ステップＳ５では、複数の特定エリア１Ａ毎に、表面モフォロジー画像１ＡＩを取得する。
【0093】
ステップＳ１０では、複数の特定エリア１Ａに相当する箇所の複数の表面モフォロジー画像２ＡＩを取得する。
【0094】
ステップＳ１１では、複数の表面モフォロジー画像２ＡＩを、記憶装置ＭＤに格納された複数のチップ領域ＣＨＰａ毎の複数の表面モフォロジー画像１ＡＩに照合する。
【0095】
１つのチップ領域ＣＨＰａに対して１つの特定エリア１Ａのみの表面モフォロジー画像１ＡＩを取得していた場合で、且つ、不良判定された半導体装置２００の特定エリア１Ａに相当する箇所が破損または変形していた場合、表面モフォロジー画像２ＡＩの取得が困難になる。例えば、半導体装置１００の使用時に、ソース配線ＳＷの一部に高電界が集中し、ソース配線ＳＷの一部が破損または変形する場合がある。
【0096】
１つのチップ領域ＣＨＰａに対して複数の特定エリア１Ａの複数の表面モフォロジー画像１ＡＩを取得しておけば、ある箇所の表面モフォロジー画像２ＡＩの取得が困難であったとしても、他の箇所で表面モフォロジー画像２ＡＩを取得すればよい。従って、実施の形態５によれば、表面モフォロジー画像１ＡＩと表面モフォロジー画像２ＡＩとの照合が出来なくなるという虞を解消し易くなる。
【0097】
なお、実施の形態５で開示した技術は、実施の形態２から実施の形態４で開示した技術と組み合わせて適用できる。
【0098】
（実施の形態６）
以下に図１８を用いて、実施の形態６における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１８を用いて、実施の形態６における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0099】
実施の形態１では、結晶欠陥１０と半導体装置２００の不良との関係について説明したが、半導体装置２００の不良の特定または推定は、結晶欠陥１０との関係だけに限られない。実施の形態６では、ウェハＷＦから半導体装置１００を製造する過程で、インライン検査、電気的特性試験および選別試験を行い、取得した各検査データまたは各試験データを半導体装置２００の不良の特定に利用する。
【0100】
半導体装置１００の製品履歴管理方法は、図１８に示されるステップＳ１４からステップＳ２０を備える。半導体装置１００の製造方法は、半導体装置１００の製品履歴管理方法のうち、図１８に示されるステップＳ１４からステップＳ１７を備える。
【0101】
図１８に示されるように、ステップＳ３およびステップＳ４を行っている最中に、インライン検査を適宜行う（ステップＳ１４）。インライン検査は、例えば、異物検査、欠陥検査、寸法検査、重ね合わせ検査および外観検査のうち、何れか１つ以上を含む。また、ステップＳ７を行う前に、複数のチップ領域ＣＨＰａ毎の半導体素子１Ｑに対して電気的特性試験を行う（ステップＳ１５）。また、ステップＳ９を行う前に、複数の半導体装置１００のそれぞれの信頼性を選別する選別試験を行う（ステップＳ１６）。選別試験は、例えばバーンイン試験である。
【0102】
なお、上述のように、ステップＳ３における半導体素子１Ｑの製造過程と、ステップＳ４おける金属膜ＭＦの製造過程とに含まれる処理履歴は、記憶装置ＭＤに記憶されている。
【0103】
ステップＳ１７では、図１９に示されるように、処理履歴と、インライン検査の検査データと、電気的特性試験の試験データと、選別試験の試験データと、複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩとを紐づけて、記憶装置ＭＤに記憶させる。
【0104】
例えば、インライン検査として異物検査を行った際に、あるチップ領域ＣＨＰａで異物が検出されたとする。この時点で処理履歴を参照し、異物が発生した製造工程の製造条件を見直してもよいが、全ての異物が不良に直結するわけではなく、放置しても不良に繋がらない異物も存在する。従って、半導体素子１Ｑの電気的特性および半導体装置１００の信頼性に影響が無ければ、その異物を放置してもよいと判断する場合がある。
【0105】
しかしながら、半導体装置１００の使用中に、何らかの理由で半導体装置１００が不良品になり、故障解析の結果、放置した異物が不良原因になっていたという可能性もある。このように、潜在的な不良要因を有する半導体装置１００に対して、早急にトレーサビリティを行い、不良原因を特定するために、処理履歴、各検査データおよび各試験データを、表面モフォロジー画像１ＡＩに紐づけておく。
【0106】
その後、ステップＳ９およびステップＳ１０を行い、ステップＳ１１で、半導体装置２００が製造されたチップ領域ＣＨＰａ１の位置を特定する。ステップＳ１８では、ステップＳ１７を行っていたことで、半導体装置２００に対応する処理履歴を特定でき、半導体装置２００に対応するインライン検査の検査データ、電気的特性試験の試験データおよび選別試験の試験データのうち何れか１つ以上を特定できる。
【0107】
例えば、半導体装置２００が製造されたチップ領域ＣＨＰａ１が、異物検査を行った際に、放置しても問題無さそうな異物が検出されたチップ領域ＣＨＰａであったとすれば、その異物が不良原因になった可能性があると推測できる。
【0108】
ステップＳ１９では、半導体装置２００に対して故障解析を行う。故障解析は、発光解析、ＯＢＩＲＣＨ解析、ＤＬＳ解析、ＩＤＤＱ解析、発熱解析、ナノプローバ解析およびＥＢＡＣ解析のうち何れか１つ以上を含む。
【0109】
ステップＳ２０では、故障解析の解析データと、半導体装置２００に対応するインライン検査の検査データ、電気的特性試験の試験データおよび選別試験の試験データのうち何れか１つ以上との関係から、半導体装置２００の不良原因を特定できる。
【0110】
ステップＳ１８で、半導体装置２００に対応するインライン検査の検査データ、電気的特性試験の試験データおよび選別試験の試験データが特定されていれば、ステップＳ１９で行う故障解析のうち、適切な解析を優先的に行える。例えば、異物検査において異物が検出された履歴を有し、且つ、寸法検査において異常が検出されなかった履歴を有する半導体装置２００の場合、検出されていた異物によって、不良が引き起こされた可能性が高いと予想できる。従って、予想される不良を検出するために適した故障解析を優先的に行える。
【0111】
このように、実施の形態６においても、早期に半導体装置２００の不良原因を特定でき、ステップＳ１２で、早期に半導体装置１００の製造方法へのフィードバックを行える。これにより、フィードバック後において、信頼性の高い半導体装置１００を供給でき、歩留まりを改善でき、市場への不良品の流出を抑制できる。
【0112】
例えば、異物検査を行った際に検出された異物が不良原因であると特定できた場合、処理履歴を参照して、異物が発生する直前の製造工程の見直しを行うという対策を行える。または、チップ領域ＣＨＰａ１の製品化を行わない等の対策も行える。
【0113】
また、図２０に示されるように、ステップＳ１８において、半導体装置２００（チップ領域ＣＨＰａ１）に対応するインライン検査の検査データ、電気的特性試験の試験データおよび選別試験の試験データと、類似した各データを有する他のチップ領域ＣＨＰａが存在する場合がある。その場合、該当するチップ領域ＣＨＰａから製造された半導体装置１００についても、半導体装置２００と同じ不良が発生する可能性が高いと推定できる。従って、ウェハマップＷＦＭ上において、該当するチップ領域ＣＨＰａを照合し、該当するチップ領域ＣＨＰａについてもステップＳ１２と同じフィードバックを行ってもよい。
【0114】
また、実施の形態６の技術は、実施の形態１で不良原因が結晶欠陥１０ではない場合に、特に有効に利用できる。例えば、ステップＳ１１で特定されたチップ領域ＣＨＰａ１の位置と、ウェハマップＷＦＭ上における結晶欠陥１０の位置情報とを照合し、チップ領域ＣＨＰａ１に結晶欠陥１０が存在しない場合、結晶欠陥１０以外の原因によって不良が発生したと判断できる。そのような場合、実施の形態６の技術を用いることで、不良原因を特定できる。
【0115】
なお、実施の形態６で開示した技術は、実施の形態２から実施の形態５で開示した技術と組み合わせて適用できる。
【0116】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されず、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0117】
１００ 半導体装置
２００ 不良判定された半導体装置
１０ 結晶欠陥
２０ 幾何学模様パターン
１Ａ 特定エリア
１ＡＩ、２ＡＩ 表面モフォロジー画像
１Ｑ 半導体素子
ＣＨＰ 半導体チップ
ＣＨＰａ チップ領域
ＣＨＰａ１ 特定されたチップ領域
ＣＲ セル領域
ＤＥ ドレイン電極
ＤＬ ダイシングライン
ＤＰ ダミーパターン
ＦＬＷ フィールドリミッティング配線
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＲ 溝
ＧＷ ゲート配線
ＩＤ ウェハ識別番号
ＩＬ 層間絶縁膜
ＭＤ 記憶装置
ＭＦ 金属膜
ＮＤ ドレイン領域
ＮＥＰ 半導体層
ＮＳ ソース領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＩＱ 保護膜
ＰＲ 高濃度拡散領域
ＳＰ ソースパッド
ＳＲ 封止樹脂
ＳＳ 支持基板
ＳＷ ソース配線
ＴＨ スルーホール
ＴＲ トレンチ
ＷＦ ウェハ
ＷＦＭ ウェハマップ
２００ 不良判定された半導体装置
１０ 結晶欠陥
２０ 幾何学模様パターン
１Ａ 特定エリア
１ＡＩ、２ＡＩ 表面モフォロジー画像
１Ｑ 半導体素子
ＣＨＰ 半導体チップ
ＣＨＰａ チップ領域
ＣＨＰａ１ 特定されたチップ領域
ＣＲ セル領域
ＤＥ ドレイン電極
ＤＬ ダイシングライン
ＤＰ ダミーパターン
ＦＬＷ フィールドリミッティング配線
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＲ 溝
ＧＷ ゲート配線
ＩＤ ウェハ識別番号
ＩＬ 層間絶縁膜
ＭＤ 記憶装置
ＭＦ 金属膜
ＮＤ ドレイン領域
ＮＥＰ 半導体層
ＮＳ ソース領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＩＱ 保護膜
ＰＲ 高濃度拡散領域
ＳＰ ソースパッド
ＳＲ 封止樹脂
ＳＳ 支持基板
ＳＷ ソース配線
ＴＨ スルーホール
ＴＲ トレンチ
ＷＦ ウェハ
ＷＦＭ ウェハマップ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】