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特開2025-163951半導体装置の製造方法および半導体装置の製品履歴管理方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025163951
(43)【公開日】2025-10-30
(54)【発明の名称】半導体装置の製造方法および半導体装置の製品履歴管理方法
(51)【国際特許分類】
H01L 21/66 20060101AFI20251023BHJP
【ＦＩ】
H01L21/66 A
H01L21/66 J
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024067616
(22)【出願日】2024-04-18
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】金尾 剛史
(72)【発明者】
【氏名】野中 淳平
【テーマコード（参考）】
4M106
【Ｆターム（参考）】
4M106AA01
4M106AA07
4M106AB01
4M106CA38
4M106CA50
4M106CB19
4M106DA15
4M106DB21
4M106DJ20
4M106DJ21
(57)【要約】
【課題】コストの増加を抑制できると共に、半導体装置のトレーサビリティを精度良く行える技術が求められる。
【解決手段】複数のチップ領域（ＣＨＰａ）において、それぞれ最上層配線層中に金属膜ＭＦを有する多層配線層を形成する。複数のチップ領域（ＣＨＰａ）において、それぞれ金属膜ＭＦのうち特定エリア１Ａの表面モフォロジー画像１ＡＩを取得する。ウェハ識別番号ＩＤと、複数のチップ領域（ＣＨＰａ）の位置情報と、チップ領域（ＣＨＰａ）内における特定エリア１Ａの位置情報と、複数のチップ領域（ＣＨＰａ）毎の表面モフォロジー画像１ＡＩとを紐づけて、記憶装置に記憶させる。
【選択図】図１
【解決手段】複数のチップ領域（ＣＨＰａ）において、それぞれ最上層配線層中に金属膜ＭＦを有する多層配線層を形成する。複数のチップ領域（ＣＨＰａ）において、それぞれ金属膜ＭＦのうち特定エリア１Ａの表面モフォロジー画像１ＡＩを取得する。ウェハ識別番号ＩＤと、複数のチップ領域（ＣＨＰａ）の位置情報と、チップ領域（ＣＨＰａ）内における特定エリア１Ａの位置情報と、複数のチップ領域（ＣＨＰａ）毎の表面モフォロジー画像１ＡＩとを紐づけて、記憶装置に記憶させる。
【選択図】図１
【特許請求の範囲】
【請求項1】
（ａ）半導体材料からなるウェハにウェハ識別番号を割り当てる工程、
（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、
（ｃ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、
（ｄ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置し、且つ、その最上層配線層中に金属膜を有する多層配線層を形成する工程、
（ｅ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、
（ｆ）前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、記憶装置に記憶させる工程、
を備える、半導体装置の製造方法。
（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、
（ｃ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、
（ｄ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置し、且つ、その最上層配線層中に金属膜を有する多層配線層を形成する工程、
（ｅ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、
（ｆ）前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、記憶装置に記憶させる工程、
を備える、半導体装置の製造方法。
【請求項2】
請求項１に記載の半導体装置の製造方法において、
前記金属膜は、アルミニウムを主成分とする膜である、半導体装置の製造方法。
前記金属膜は、アルミニウムを主成分とする膜である、半導体装置の製造方法。
【請求項3】
請求項１に記載の半導体装置の製造方法において、
前記金属膜には、外部接続用部材が接続されない、半導体装置の製造方法。
前記金属膜には、外部接続用部材が接続されない、半導体装置の製造方法。
【請求項4】
請求項１に記載の半導体装置の製造方法において、
前記特定エリアの平面サイズは、５０μｍ×５０μｍ以上且つ２００μｍ×２００μｍ以下である、半導体装置の製造方法。
前記特定エリアの平面サイズは、５０μｍ×５０μｍ以上且つ２００μｍ×２００μｍ以下である、半導体装置の製造方法。
【請求項5】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記特定エリアを覆うように、前記金属膜の一部上に、保護膜が形成され、
前記（ｅ）工程では、前記保護膜を介して前記第１表面モフォロジー画像が取得される、半導体装置の製造方法。
前記（ｄ）工程では、前記特定エリアを覆うように、前記金属膜の一部上に、保護膜が形成され、
前記（ｅ）工程では、前記保護膜を介して前記第１表面モフォロジー画像が取得される、半導体装置の製造方法。
【請求項6】
請求項１に記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１表面モフォロジー画像の複数の第１特徴量が抽出され、
前記（ｆ）工程では、前記複数の第１特徴量は、前記第１表面モフォロジー画像に関連する情報として、前記記憶装置に記憶される、半導体装置の製造方法。
前記（ｅ）工程では、前記第１表面モフォロジー画像の複数の第１特徴量が抽出され、
前記（ｆ）工程では、前記複数の第１特徴量は、前記第１表面モフォロジー画像に関連する情報として、前記記憶装置に記憶される、半導体装置の製造方法。
【請求項7】
請求項１に記載の半導体装置の製造方法において、
前記特定エリア内若しくは前記特定エリアの周囲、または、それらの両方に位置する前記金属膜に、幾何学模様パターンが設けられている、半導体装置の製造方法。
前記特定エリア内若しくは前記特定エリアの周囲、または、それらの両方に位置する前記金属膜に、幾何学模様パターンが設けられている、半導体装置の製造方法。
【請求項8】
請求項１に記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記複数のチップ領域において、それぞれ、複数の前記特定エリアの複数の前記第１表面モフォロジー画像が取得される、半導体装置の製造方法。
前記（ｅ）工程では、前記複数のチップ領域において、それぞれ、複数の前記特定エリアの複数の前記第１表面モフォロジー画像が取得される、半導体装置の製造方法。
【請求項9】
請求項１に記載の半導体装置の製造方法において、
（ｇ）前記（ｃ）工程における前記半導体素子の製造過程と、前記（ｄ）工程における前記多層配線層の製造過程とに含まれる処理履歴を、前記記憶装置に記憶させる工程、
（ｈ）前記（ｃ）工程中および前記（ｄ）工程中に、インライン検査を行う工程、
（ｉ）前記処理履歴と、前記インライン検査の検査データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
（ｇ）前記（ｃ）工程における前記半導体素子の製造過程と、前記（ｄ）工程における前記多層配線層の製造過程とに含まれる処理履歴を、前記記憶装置に記憶させる工程、
（ｈ）前記（ｃ）工程中および前記（ｄ）工程中に、インライン検査を行う工程、
（ｉ）前記処理履歴と、前記インライン検査の検査データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
【請求項10】
請求項９に記載の半導体装置の製造方法において、
前記インライン検査は、異物検査、欠陥検査、寸法検査、重ね合わせ検査および外観検査のうち、何れか１つ以上を含む、半導体装置の製造方法。
前記インライン検査は、異物検査、欠陥検査、寸法検査、重ね合わせ検査および外観検査のうち、何れか１つ以上を含む、半導体装置の製造方法。
【請求項11】
請求項１に記載の半導体装置の製造方法において、
（ｊ）前記複数のチップ領域毎の前記半導体素子に対して電気的特性試験を行う工程、
（ｋ）前記電気的特性試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程
を更に備える、半導体装置の製造方法。
（ｊ）前記複数のチップ領域毎の前記半導体素子に対して電気的特性試験を行う工程、
（ｋ）前記電気的特性試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程
を更に備える、半導体装置の製造方法。
【請求項12】
請求項１に記載の半導体装置の製造方法において、
（ｌ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、
（ｍ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、
（ｎ）前記複数の第１半導体装置のそれぞれの信頼性を選別する選別試験を行う工程、
（ｏ）前記選別試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
（ｌ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、
（ｍ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、
（ｎ）前記複数の第１半導体装置のそれぞれの信頼性を選別する選別試験を行う工程、
（ｏ）前記選別試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備える、半導体装置の製造方法。
【請求項13】
（ａ）半導体材料からなるウェハにウェハ識別番号を割り当てる工程、
（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、
（ｃ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、
（ｄ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する多層配線層のうち最上層配線層中に、金属膜を形成する工程、
（ｅ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、
（ｆ）前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、記憶装置に記憶させる工程、
（ｇ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、
（ｈ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、
（ｉ）不良判定された第２半導体装置を取得する工程、
（ｊ）前記第２半導体装置の前記封止樹脂を開封し、前記第２半導体装置に設けられた前記金属膜のうち前記特定エリアに相当する箇所の第２表面モフォロジー画像を取得する工程、
（ｋ）前記第２表面モフォロジー画像を、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像に照合することで、前記第２半導体装置が製造された前記ウェハの前記ウェハ識別番号と、前記第２半導体装置が製造された前記チップ領域の位置とを特定する工程、
を備える、半導体装置の製品履歴管理方法。
（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、
（ｃ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、
（ｄ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する多層配線層のうち最上層配線層中に、金属膜を形成する工程、
（ｅ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、
（ｆ）前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、記憶装置に記憶させる工程、
（ｇ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、
（ｈ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、
（ｉ）不良判定された第２半導体装置を取得する工程、
（ｊ）前記第２半導体装置の前記封止樹脂を開封し、前記第２半導体装置に設けられた前記金属膜のうち前記特定エリアに相当する箇所の第２表面モフォロジー画像を取得する工程、
（ｋ）前記第２表面モフォロジー画像を、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像に照合することで、前記第２半導体装置が製造された前記ウェハの前記ウェハ識別番号と、前記第２半導体装置が製造された前記チップ領域の位置とを特定する工程、
を備える、半導体装置の製品履歴管理方法。
【請求項14】
請求項１３に記載の半導体装置の製品履歴管理方法において、
（ｌ）前記（ｃ）工程における前記半導体素子の製造過程と、前記（ｄ）工程における前記多層配線層の製造過程とに含まれる処理履歴を、前記記憶装置に記憶させる工程、
（ｍ）前記処理履歴と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備え、
前記（ｋ）工程で前記第２半導体装置が製造された前記チップ領域の位置を特定することで、前記第２半導体装置に対応する前記処理履歴を特定できる、半導体装置の製品履歴管理方法。
（ｌ）前記（ｃ）工程における前記半導体素子の製造過程と、前記（ｄ）工程における前記多層配線層の製造過程とに含まれる処理履歴を、前記記憶装置に記憶させる工程、
（ｍ）前記処理履歴と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備え、
前記（ｋ）工程で前記第２半導体装置が製造された前記チップ領域の位置を特定することで、前記第２半導体装置に対応する前記処理履歴を特定できる、半導体装置の製品履歴管理方法。
【請求項15】
請求項１４に記載の半導体装置の製品履歴管理方法において、
（ｎ）前記（ｃ）工程中および前記（ｄ）工程中に、インライン検査を行う工程、
（ｏ）前記半導体素子に対して電気的特性試験を行う工程、
（ｐ）前記（ｈ）工程後、前記複数の第１半導体装置のそれぞれの信頼性を選別する選別試験を行う工程、
（ｑ）前記インライン検査の検査データと、前記電気的特性試験の試験データと、前記選別試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備え、
前記（ｋ）工程で前記第２半導体装置が製造された前記チップ領域の位置を特定することで、前記第２半導体装置に対応する前記インライン検査の前記検査データ、前記電気的特性試験の前記試験データおよび前記選別試験の前記試験データのうち何れか１つ以上を特定できる、半導体装置の製品履歴管理方法。
（ｎ）前記（ｃ）工程中および前記（ｄ）工程中に、インライン検査を行う工程、
（ｏ）前記半導体素子に対して電気的特性試験を行う工程、
（ｐ）前記（ｈ）工程後、前記複数の第１半導体装置のそれぞれの信頼性を選別する選別試験を行う工程、
（ｑ）前記インライン検査の検査データと、前記電気的特性試験の試験データと、前記選別試験の試験データと、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、前記記憶装置に記憶させる工程、
を更に備え、
前記（ｋ）工程で前記第２半導体装置が製造された前記チップ領域の位置を特定することで、前記第２半導体装置に対応する前記インライン検査の前記検査データ、前記電気的特性試験の前記試験データおよび前記選別試験の前記試験データのうち何れか１つ以上を特定できる、半導体装置の製品履歴管理方法。
【請求項16】
請求項１５に記載の半導体装置の製品履歴管理方法において、
（ｒ）前記第２半導体装置に対して故障解析を行う工程、
を更に備え、
前記故障解析の解析データと、前記第２半導体装置に対応する前記インライン検査の前記検査データ、前記電気的特性試験の前記試験データおよび前記選別試験の前記試験データのうち何れか１つ以上との関係から、前記第２半導体装置の不良原因を特定できる、半導体装置の製品履歴管理方法。
（ｒ）前記第２半導体装置に対して故障解析を行う工程、
を更に備え、
前記故障解析の解析データと、前記第２半導体装置に対応する前記インライン検査の前記検査データ、前記電気的特性試験の前記試験データおよび前記選別試験の前記試験データのうち何れか１つ以上との関係から、前記第２半導体装置の不良原因を特定できる、半導体装置の製品履歴管理方法。
【請求項17】
請求項１６に記載の半導体装置の製品履歴管理方法において、
前記故障解析は、発光解析、ＯＢＩＲＣＨ解析、ＤＬＳ解析、ＩＤＤＱ解析、発熱解析、ナノプローバ解析およびＥＢＡＣ解析のうち何れか１つ以上を含む、半導体装置の製品履歴管理方法。
前記故障解析は、発光解析、ＯＢＩＲＣＨ解析、ＤＬＳ解析、ＩＤＤＱ解析、発熱解析、ナノプローバ解析およびＥＢＡＣ解析のうち何れか１つ以上を含む、半導体装置の製品履歴管理方法。
【請求項18】
請求項１７に記載の半導体装置の製品履歴管理方法において、
特定された前記第２半導体装置の不良原因は、前記（ｃ）工程および前記（ｄ）工程にフィードバックされる、半導体装置の製品履歴管理方法。
特定された前記第２半導体装置の不良原因は、前記（ｃ）工程および前記（ｄ）工程にフィードバックされる、半導体装置の製品履歴管理方法。
【請求項19】
請求項１３に記載の半導体装置の製品履歴管理方法において、
前記第２表面モフォロジー画像が、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像の何れにも一致しない場合、前記第２半導体装置が、偽造製品であると特定できる、半導体装置の製品履歴管理方法。
前記第２表面モフォロジー画像が、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像の何れにも一致しない場合、前記第２半導体装置が、偽造製品であると特定できる、半導体装置の製品履歴管理方法。
【請求項20】
請求項１に記載の半導体装置の製品履歴管理方法において、
前記（ｅ）工程では、前記第１表面モフォロジー画像の複数の第１特徴量が抽出され、
前記（ｇ）工程では、前記複数の第１特徴量は、前記第１表面モフォロジー画像に関連する情報として、前記記憶装置に記憶され、
前記（ｊ）工程では、前記第２表面モフォロジー画像の複数の第２特徴量が抽出され、
前記（ｋ）工程では、前記第２表面モフォロジー画像と、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像との照合は、前記複数の第２特徴量と、前記記憶装置に格納された前記複数の第１特徴量とを比較することで行われる、半導体装置の製品履歴管理方法。
前記（ｅ）工程では、前記第１表面モフォロジー画像の複数の第１特徴量が抽出され、
前記（ｇ）工程では、前記複数の第１特徴量は、前記第１表面モフォロジー画像に関連する情報として、前記記憶装置に記憶され、
前記（ｊ）工程では、前記第２表面モフォロジー画像の複数の第２特徴量が抽出され、
前記（ｋ）工程では、前記第２表面モフォロジー画像と、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像との照合は、前記複数の第２特徴量と、前記記憶装置に格納された前記複数の第１特徴量とを比較することで行われる、半導体装置の製品履歴管理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法および半導体装置の製品履歴管理方法に関する。
【背景技術】
【0002】
半導体装置の製造後に不良が発見された場合、早期に不良原因を特定し、半導体装置の製造工程へのフィードバックを行うことが求められている。そのために、不良と判定された半導体装置のトレーサビリティが有効である。すなわち、不良と判定された半導体装置が、どのロット番号およびどのウェハ識別番号に属するウェハで製造され、ウェハ内のどの位置で製造されていたかを明らかにすることが有効である。
【0003】
例えば特許文献１では、半導体チップの４隅において、ウェハ側面のダイシング痕の画像と、プローブ検査時に形成されたパッド電極の表面の接触痕の画像とを記憶装置に記憶している。不良判定された半導体チップについても同様の画像を取得し、それらの画像を記憶装置に記憶された画像に照合することで、不良判定された半導体チップが製造されたウェハ識別番号およびウェハ内の位置を特定する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００７－１６５３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一般的に、半導体の前工程段階では、ウェハに識別記号が付されている。しかし、ウェハから個片化された半導体チップには、識別記号が付されていない。全ての半導体チップに識別記号を付すことで、トレーサビリティが可能になるが、そのような手法は、コストの増加につながる。
【0006】
ウェハから個片化された半導体チップは、半導体の後工程処理を経てパッケージ化され、半導体装置が製造される。その過程で、パッド電極の表面上には、ボンディングワイヤまたはバンプ電極などの外部接続用部材が形成される。また、半導体チップは、封止樹脂に覆われる。不良判定された半導体装置のトレーサビリティを行うためには、封止樹脂を開封し、外部接続用部材を除去した後でも、半導体チップの特定に繋がる情報を精度良く取得する必要がある。
【0007】
すなわち、コストの増加を抑制できると共に、半導体装置のトレーサビリティを精度良く行える技術が求められる。また、早期に半導体装置の不良原因を特定でき、早期に半導体装置の製造方法へのフィードバックを行える技術が求められる。それらの技術によって、フィードバック後において、信頼性の高い半導体装置を供給でき、歩留まりを改善でき、市場への不良品の流出を抑制できる。
【0008】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
一実施の形態に係る半導体装置の製造方法は、（ａ）半導体材料からなるウェハにウェハ識別番号を割り当てる工程、（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、（ｃ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、（ｄ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置し、且つ、その最上層配線層中に金属膜を有する多層配線層を形成する工程、（ｅ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、（ｆ）前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、記憶装置に記憶させる工程、を備える。
【0011】
一実施の形態に係る半導体装置の製品履歴管理方法は、（ａ）半導体材料からなるウェハにウェハ識別番号を割り当てる工程、（ｂ）前記ウェハを行列状に配置された複数のチップ領域に区画し、ウェハマップを生成する工程、（ｃ）前記複数のチップ領域において、それぞれ半導体素子を形成する工程、（ｄ）前記複数のチップ領域において、それぞれ前記半導体素子よりも上方に位置する多層配線層のうち最上層配線層中に、金属膜を形成する工程、（ｅ）前記複数のチップ領域において、それぞれ前記金属膜のうち特定エリアの第１表面モフォロジー画像を取得する工程、（ｆ）前記ウェハ識別番号と、前記複数のチップ領域の位置情報と、前記チップ領域内における前記特定エリアの位置情報と、前記複数のチップ領域毎の前記第１表面モフォロジー画像とを紐づけて、記憶装置に記憶させる工程、（ｇ）前記ウェハの前記複数のチップ領域を個片化することで、複数の半導体チップを取得する工程、（ｈ）前記複数の半導体チップを封止樹脂でそれぞれ封止することで、複数の第１半導体装置を形成する工程、（ｉ）不良判定された第２半導体装置を取得する工程、（ｊ）前記第２半導体装置の前記封止樹脂を開封し、前記第２半導体装置に設けられた前記金属膜のうち前記特定エリアに相当する箇所の第２表面モフォロジー画像を取得する工程、（ｋ）前記第２表面モフォロジー画像を、前記記憶装置に格納された前記複数のチップ領域毎の前記第１表面モフォロジー画像に照合することで、前記第２半導体装置が製造された前記ウェハの前記ウェハ識別番号と、前記第２半導体装置が製造された前記チップ領域の位置とを特定する工程、を備える。
【発明の効果】
【0012】
一実施の形態によれば、コストの増加を抑制できると共に、半導体装置のトレーサビリティを精度良く行える。また、早期に半導体装置の不良原因を特定でき、早期に半導体装置の製造方法へのフィードバックを行える。
【図面の簡単な説明】
【0013】
【図1】実施の形態１における半導体装置の製造方法および半導体装置の製品履歴管理方法を示すフローチャートである。
【図2】実施の形態１におけるウェハマップを示す平面図である。
【図3】実施の形態１におけるチップ領域を示す平面図である。
【図4】実施の形態１における記憶装置へのデータの格納を示す模式図である。
【図5】実施の形態１における記憶装置へのデータの格納を示す模式図である。
【図6】実施の形態１における半導体装置の製造工程を示す断面図である。
【図14】実施の形態２における表面モフォロジー画像の照合方法を示す模式図である。
【図15】実施の形態３における金属膜の形状パターンを示す平面図である。
【図16】実施の形態４におけるチップ領域を示す平面図である。
【発明を実施するための形態】
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0016】
（実施の形態１）
＜半導体装置の製造方法および半導体装置の製品履歴管理方法＞
以下に図１を用いて、実施の形態１における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。半導体装置１００の製品履歴管理方法は、図１に示されるステップＳ１からステップＳ１８を備える。半導体装置１００の製造方法は、半導体装置１００の製品履歴管理方法の一部であり、ステップＳ１からステップＳ１３を備える。
＜半導体装置の製造方法および半導体装置の製品履歴管理方法＞
以下に図１を用いて、実施の形態１における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。半導体装置１００の製品履歴管理方法は、図１に示されるステップＳ１からステップＳ１８を備える。半導体装置１００の製造方法は、半導体装置１００の製品履歴管理方法の一部であり、ステップＳ１からステップＳ１３を備える。
【0017】
【0018】
ステップＳ１では、まず、ウェハＷＦを用意し、図４に示されるように、ウェハＷＦの一部にウェハ識別番号ＩＤを割り当てる。次に、図２に示されるように、ウェハＷＦを行列状に配置された複数のチップ領域ＣＨＰａに区画し、ウェハマップＷＦＭを生成する。複数のチップ領域ＣＨＰａは、それぞれダイシングラインＤＬによって区画される。複数のチップ領域ＣＨＰａがダイシングラインＤＬに沿って個片化されることで、複数の半導体チップＣＨＰが取得される。
【0019】
図３は、チップ領域ＣＨＰａ（半導体チップＣＨＰ）の詳細を示す平面図である。チップ領域ＣＨＰａは、多層配線層を有し、多層配線層のうち最上層配線層中に複数の金属膜ＭＦを有する。複数の金属膜ＭＦは、複数の配線Ｍ９および複数のダミーパターンＤＰを含む。
【0020】
ここでは図示していないが、複数の配線Ｍ９および複数のダミーパターンＤＰは、保護膜ＰＦによって覆われている。保護膜ＰＦの一部には、開口部が設けられている。複数の配線Ｍ９のうち上記開口部で露出している箇所が、パッド電極ＰＡＤになる。図３に示される破線に囲まれた箇所が、パッド電極ＰＡＤである。パッド電極ＰＡＤ上に、ボンディングワイヤまたはバンプ電極などの外部接続用部材が接続されることで、半導体チップＣＨＰが、他の半導体チップまたは配線基板などに電気的に接続できる。
【0021】
複数の配線Ｍ９は、後述する半導体素子１Ｑに電気的に接続されている。複数のダミーパターンＤＰは、半導体素子１Ｑに電気的に接続されず、電気的にフローティングである。また、複数のダミーパターンＤＰには、外部接続用部材が接続されない。
【0022】
ステップＳ２では、複数のチップ領域ＣＨＰａにおいて、それぞれ半導体素子１Ｑを形成する。以下に図６から図８を用いて、半導体素子１Ｑを形成するための各製造工程について説明する。ここでは、半導体素子１Ｑとしてｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例示する。なお、ｎ型のＭＯＳＦＥＴは半導体素子１Ｑの一例であり、ウェハＷＦには、ｐ型のＭＯＳＦＥＴ、容量素子および抵抗素子など、他の複数の半導体素子が形成されるが、ここでは、それらの説明を省略する。
【0023】
図６に示されるように、まず、ｐ型の単結晶シリコン基板からなるウェハＷＦを用意する。ウェハＷＦは、上記単結晶シリコン基板と、上記単結晶シリコン基板上にエピタキシャル成長法を用いて形成されたシリコン層との積層体であってもよい。
【0024】
次に、ウェハＷＦ上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いた成膜処理によって、例えば窒化シリコン膜のような絶縁膜を形成する。次に、上記絶縁膜をパターニングすることで、ハードマスクを形成する。次に、上記ハードマスクをマスクとして、ウェハＷＦ内に溝を形成する。次に、上記溝の内部を埋め込むように、ウェハＷＦ上に、例えばＣＶＤ法を用いた成膜処理によって、酸化シリコン膜のような絶縁膜を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）法による研磨処理によって、上記溝の外部に位置する上記絶縁膜を除去する。次に、ウェットエッチング処理によって、上記ハードマスクを除去する。以上により、ウェハＷＦ内に、活性領域を規定する複数の素子分離部ＳＴＩを形成する。
【0025】
図７に示されるように、まず、ウェハＷＦ内に、フォトリソグラフィ技術およびイオン注入法によって、ｎ型の不純物領域であるウェル領域ＤＮＷを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、ウェル領域ＤＮＷ内に、ｐ型の不純物領域であるウェル領域ＰＷを形成する。
【0026】
次に、ウェハＷＦ上に、熱酸化処理によって、酸化シリコン膜からなるゲート絶縁膜ＧＩを形成する。次に、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法を用いた成膜処理によって、例えばｎ型の多結晶シリコン膜を形成する。次に、上記多結晶シリコン膜をパターニングすることで、ゲート電極ＧＥを形成する。
【0027】
図８に示されるように、まず、ゲート電極ＧＥから露出しているウェル領域ＰＷ内に、フォトリソグラフィ技術およびイオン注入法によって、ｎ型の不純物領域であるエクステンション領域ＮＥＸを形成する。
【0028】
次に、ゲート電極ＧＥを覆うように、例えばＣＶＤ法を用いた成膜処理によって、例えば酸化シリコン膜と窒化シリコン膜とを順次形成する。次に、異方性エッチング処理によって、上記酸化シリコン膜および上記窒化シリコン膜を加工する。これにより、ゲート電極ＧＥの側面上に、サイドウォールスペーサＳＷを形成する。
【0029】
次に、サイドウォールスペーサＳＷから露出しているウェル領域ＰＷ内に、フォトリソグラフィ技術およびイオン注入法によって、ｎ型の不純物領域である高濃度拡散領域ＮＲを形成する。高濃度拡散領域ＮＲは、エクステンション領域ＮＥＸよりも高い不純物濃度を有する。
【0030】
以上により、半導体素子１Ｑとしてｎ型のＭＯＳＦＥＴが形成される。ｎ型のＭＯＳＦＥＴは、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、エクステンション領域ＮＥＸおよび高濃度拡散領域ＮＲを有する。エクステンション領域ＮＥＸおよび高濃度拡散領域ＮＲが、ｎ型のＭＯＳＦＥＴのソース領域またはドレイン領域を構成する。ウェル領域ＰＷのうち、２つのエクステンション領域ＮＥＸに挟まれ、且つ、ゲート電極ＧＥ下に位置する箇所が、ｎ型のＭＯＳＦＥＴのチャネル領域を構成する。
【0031】
ステップＳ３では、複数のチップ領域ＣＨＰａにおいて、それぞれ半導体素子１Ｑよりも上方に位置する多層配線層を形成する。以下に図９および図１０を用いて、多層配線層を形成するための各製造工程について説明する。
【0032】
多層配線層は、例えば、第１配線層ＷＬ１から第９配線層ＷＬ９によって構成される。ここでは、第９配線層ＷＬ９が、多層配線層の最上層配線層であるが、配線層の層数は一例であり、適宜変更できる。
【0033】
図９に示されるように、第１配線層ＷＬ１中から第８配線層ＷＬ８中に、それぞれ、複数の配線Ｍ１から複数の配線Ｍ８を形成する。複数の配線Ｍ１から複数の配線Ｍ８は、それぞれ、既存のダマシン法またはデュアルダマシン法を用いて形成できる。複数の配線Ｍ１から複数の配線Ｍ８は、それぞれ、例えば、タンタル膜および窒化タンタル膜を含むバリアメタル膜と、バリアメタル膜上に形成され、且つ、バリアメタル膜よりも厚い厚さを有する銅膜とによって構成される。
【0034】
図１０に示されるように、まず、第８配線層ＷＬ８上に、例えばＣＶＤ法を用いた成膜処理によって、層間絶縁膜ＩＬ９を形成する。層間絶縁膜ＩＬ９は、例えば酸化シリコン膜からなる。次に、フォトリソグラフィ技術および異方性エッチング処理によって、層間絶縁膜ＩＬ９に、選択的にコンタクトホールを形成する。次に、上記コンタクトホールの内部を埋め込むように、スパッタリング法またはＣＶＤ法を用いた成膜処理によって、層間絶縁膜ＩＬ９上に、窒化チタン膜およびタングステン膜を順次形成する。次に、ＣＭＰ法による研磨処理によって、上記コンタクトホールの外部に位置する上記窒化チタン膜および上記タングステン膜を除去することで、上記コンタクトホールの内部に、ビアＶ９を形成する。
【0035】
次に、スパッタリング法またはＣＶＤ法を用いた成膜処理によって、層間絶縁膜ＩＬ９上に、アルミニウムを主体とする膜を形成する。具体的には、上記アルミニウムを主体とする膜は、例えば、チタンタングステン膜からなるバリアメタル膜と、上記バリアメタル膜上に形成され、且つ、例えば銅またはシリコンが添加されたアルミニウム合金膜との積層膜である。
【0036】
次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記アルミニウムを主体とする膜をパターニングする。これにより、第９配線層中に、複数の金属膜ＭＦを形成する。図２に示されるように、複数の金属膜ＭＦは、複数の配線Ｍ９および複数のダミーパターンＤＰを含む。
【0037】
次に、複数の配線Ｍ９および複数のダミーパターンＤＰを覆うように、層間絶縁膜ＩＬ９上に、例えばＣＶＤ法を用いた成膜処理によって、保護膜ＰＦを形成する。保護膜ＰＦは、例えば、酸化シリコン膜、酸窒化シリコン膜または窒化シリコン膜であるか、これらを適宜積層させた積層膜である。次に、フォトリソグラフィ技術および異方性エッチング処理によって、配線Ｍ９上に位置する保護膜ＰＦの一部をパターニングすることで、配線Ｍ９のうちパッド電極ＰＡＤになる領域を露出させる。なお、保護膜ＰＦは、更にポリイミド膜を含んでいてもよい。
【0038】
パッド電極ＰＡＤの表面上には、後述のステップＳ７において、ボンディングワイヤまたはバンプ電極などの外部接続用部材ＢＷが形成される。
【0039】
以上により、最上層配線層（第９配線層ＷＬ９）中に金属膜ＭＦを有する多層配線層が形成される。
【0040】
また、ステップＳ２における半導体素子１Ｑの製造過程と、ステップＳ３における多層配線層の製造過程とに含まれる処理履歴は、記憶装置ＭＤに記憶される。
【0041】
ステップＳ４では、複数のチップ領域ＣＨＰａにおいて、それぞれ金属膜ＭＦのうち特定エリア１Ａの表面モフォロジー画像１ＡＩを取得する。
【0042】
図３に示されるように、チップ領域ＣＨＰａ内に存在する金属膜ＭＦのうち一部は、特定エリア１Ａとして設けられている。複数のチップ領域ＣＨＰａ毎に特定エリア１Ａの位置は同じである。図３の例では、特定エリア１Ａとして、例えばダミーパターンＤＰの一部を使用する。特定エリア１Ａとして、配線Ｍ９のうちパッド電極ＰＡＤとして用いられない箇所を使用してもよい。特定エリア１Ａの平面サイズは、例えば５０μｍ×５０μｍ以上且つ２００μｍ×２００μｍ以下である。
【0043】
図１１に示されるように、複数のチップ領域ＣＨＰａ毎に特定エリア１Ａの表面モフォロジー画像１ＡＩを取得し、それらの表面モフォロジー画像１ＡＩを記憶装置ＭＤに記憶させる。
【0044】
なお、ステップＳ４では、特定エリア１Ａが保護膜ＰＦに覆われた状態で、保護膜ＰＦを介して表面モフォロジー画像１ＡＩを取得することが望ましい。表面モフォロジー画像１ＡＩは、後に、不良判定された半導体装置２００の表面モフォロジー画像２ＡＩとの照合に使用される。例えばパッド電極ＰＡＤ内に特定エリア１Ａを設定すると、特定エリア１Ａに外部接続用部材ＢＷが設けられる虞がある。そうすると、半導体装置２００の表面モフォロジー画像２ＡＩが取得できなくなる。
【0045】
また、表面モフォロジー画像２ＡＩを取得する際に、特定エリア１Ａが保護膜ＰＦに覆われていないと、半導体装置２００の特定エリア１Ａの表面状態が変化する虞がある。そうすると、正確な表面モフォロジー画像２ＡＩの取得が困難になる。
【0046】
ステップＳ５では、図４に示されるように、ウェハ識別番号ＩＤと、複数のチップ領域ＣＨＰａの位置情報と、チップ領域ＣＨＰａ内における特定エリア１Ａの位置情報と、複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩとを紐づけて、記憶装置ＭＤに記憶させる。このように各情報と紐づけられた表面モフォロジー画像１ＡＩは、不良判定された半導体装置２００のトレーサビリティに有効に利用できる。
【0047】
ステップＳ６では、ウェハＷＦの複数のチップ領域ＣＨＰａをダイシングラインＤＬに沿って個片化することで、複数の半導体チップＣＨＰを取得する。
【0048】
ステップＳ７では、複数の半導体チップＣＨＰを封止樹脂ＳＲでそれぞれ封止することで、複数の半導体装置１００を形成する。
【0049】
例えば、まず、半導体チップＣＨＰをリードフレームに搭載し、外部接続用部材ＢＷを用いて、パッド電極ＰＡＤを、それぞれリード端子に電気的に接続させる。次に、エポキシ樹脂のような封止樹脂ＳＲで、半導体チップＣＨＰおよび各リード端子を封止する。各リード端子をリードフレームから切り離すことで、図１１に示されるような半導体装置１００が形成される。
【0050】
以上のように、ウェハＷＦから複数の半導体装置１００を取得できる。
【0051】
実施の形態１では、ウェハＷＦから半導体装置１００を製造する過程で、インライン検査、電気的特性試験および選別試験を行い、取得した各検査データまたは各試験データを、後述の半導体装置２００の不良の特定に利用する。
【0052】
ステップＳ８では、ステップＳ３およびステップＳ４を行っている最中に、インライン検査を適宜行う。インライン検査は、例えば、異物検査、欠陥検査、寸法検査、重ね合わせ検査および外観検査のうち、何れか１つ以上を含む。
【0053】
ステップＳ９では、ステップＳ６を行う前に、複数のチップ領域ＣＨＰａ毎の半導体素子１Ｑに対して電気的特性試験を行う。
【0054】
ステップＳ１０では、ステップＳ９を行う前に、複数の半導体装置１００のそれぞれの信頼性を選別する選別試験を行う。選別試験は、例えばバーンイン試験である。
【0055】
なお、上述のように、ステップＳ２における半導体素子１Ｑの製造過程と、ステップＳ３おける多層配線層の製造過程とに含まれる処理履歴は、記憶装置ＭＤに記憶されている。
【0056】
ステップＳ１１では、図５に示されるように、処理履歴と、インライン検査の検査データと、電気的特性試験の試験データと、選別試験の試験データと、複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩとを紐づけて、記憶装置ＭＤに記憶させる。
【0057】
例えば、インライン検査として異物検査を行った際に、あるチップ領域ＣＨＰａで異物が検出されたとする。この時点で処理履歴を参照し、異物が発生した製造工程の製造条件を見直してもよいが、全ての異物が不良に直結するわけではなく、放置しても不良に繋がらない異物も存在する。従って、半導体素子１Ｑの電気的特性および半導体装置１００の信頼性に影響が無ければ、その異物を放置してもよいと判断する場合がある。
【0058】
しかしながら、半導体装置１００の使用中に、何らかの理由で半導体装置１００が不良品になり、故障解析の結果、放置した異物が不良原因になっていたという可能性もある。このように、潜在的な不良要因を有する半導体装置１００に対して、早急にトレーサビリティを行い、不良原因を特定するために、処理履歴、各検査データおよび各試験データを、表面モフォロジー画像１ＡＩに紐づけておく。
【0059】
ステップＳ１２では、図１１に示されるように、不良判定された半導体装置２００を取得する。不良判定された半導体装置２００は、例えば、顧客へ製品出荷された後、顧客から不具合を指摘されて返品された半導体装置である。このような半導体装置２００のトレーサビリティを行うために、半導体装置２００の封止樹脂ＳＲを開封する。また、必要に応じて半導体装置２００の外部接続用部材ＢＷを除去する。
【0060】
ステップＳ１３では、半導体装置２００に設けられた金属膜ＭＦのうち特定エリア１Ａに相当する箇所の表面モフォロジー画像２ＡＩを取得する。この際、特定エリア１Ａに相当する箇所が保護膜ＰＦに覆われている場合、保護膜ＰＦを残した状態で表面モフォロジー画像２ＡＩを取得してもよいし、保護膜ＰＦを除去した後に表面モフォロジー画像２ＡＩを取得してもよい。特定エリア１Ａが保護膜ＰＦによって保護されていたことで、封止樹脂ＳＲの開封後にも、特定エリア１Ａの表面が良好に保たれている。従って、精度の良い表面モフォロジー画像２ＡＩを取得できる。
【0061】
ステップＳ１４では、図１２に示されるように、表面モフォロジー画像２ＡＩを、記憶装置ＭＤに格納された複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩに照合することで、半導体装置２００が製造されたウェハＷＦのウェハ識別番号ＩＤと、半導体装置２００が製造されたチップ領域ＣＨＰａ１の位置とを特定する。
【0062】
なお、表面モフォロジー画像２ＡＩが、記憶装置ＭＤに格納された複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩの何れにも一致しない場合、半導体装置２００が、偽造製品であると特定できる。
【0063】
ステップＳ１５では、半導体装置２００が製造されたチップ領域ＣＨＰａ１の位置が特定されたことで、半導体装置２００に対応する処理履歴を特定でき、半導体装置２００に対応するインライン検査の検査データ、電気的特性試験の試験データおよび選別試験の試験データのうち何れか１つ以上を特定できる。
【0064】
例えば、半導体装置２００が製造されたチップ領域ＣＨＰａ１が、異物検査を行った際に、放置しても問題無さそうな異物が検出されたチップ領域ＣＨＰａであったとすれば、その異物が不良原因になった可能性があると推測できる。
【0065】
ステップＳ１６では、半導体装置２００に対して故障解析を行う。故障解析は、発光解析、ＯＢＩＲＣＨ解析、ＤＬＳ解析、ＩＤＤＱ解析、発熱解析、ナノプローバ解析およびＥＢＡＣ解析のうち何れか１つ以上を含む。
【0066】
ステップＳ１７では、故障解析の解析データと、半導体装置２００に対応するインライン検査の検査データ、電気的特性試験の試験データおよび選別試験の試験データのうち何れか１つ以上との関係から、半導体装置２００の不良原因を特定できる。
【0067】
ステップＳ１５で、半導体装置２００に対応するインライン検査の検査データ、電気的特性試験の試験データおよび選別試験の試験データが特定されていれば、ステップＳ１６で行う故障解析のうち、適切な解析を優先的に行える。例えば、異物検査において異物が検出された履歴を有し、且つ、寸法検査において異常が検出されなかった履歴を有する半導体装置２００の場合、検出されていた異物によって、不良が引き起こされた可能性が高いと予想できる。従って、予想される不良を検出するために適した故障解析を優先的に行える。
【0068】
ステップＳ１８では、ステップＳ１７の結果を、半導体装置１００の製造方法へフィードバックする。例えば、ステップＳ１７の結果をステップＳ２およびステップＳ３へフィードバックし、各製造条件の見直しを行う。例えば、インライン検査として異物検査を行った際に検出された異物が不良原因であると特定できた場合、処理履歴を参照して、異物が発生する直前の製造工程の見直しを行うという対策を行える。または、チップ領域ＣＨＰａ１の製品化を行わない等の対策も行える。
【0069】
また、図１３に示されるように、ステップＳ１５において、半導体装置２００（チップ領域ＣＨＰａ１）に対応するインライン検査の検査データ、電気的特性試験の試験データおよび選別試験の試験データと、類似した各データを有する他のチップ領域ＣＨＰａが存在する場合がある。その場合、該当するチップ領域ＣＨＰａから製造された半導体装置１００についても、半導体装置２００と同じ不良が発生する可能性が高いと推定できる。従って、ウェハマップＷＦＭ上において、該当するチップ領域ＣＨＰａを照合し、該当するチップ領域ＣＨＰａについてもステップＳ１８と同じフィードバックを行ってもよい。
【0070】
このように、実施の形態１によれば、全ての半導体チップＣＨＰに識別記号を付す必要が無く、ウェハＷＦ内において特殊な加工を行う必要も無く、トレーサビリティを行える。従って、トレーサビリティに係るコストの増加を抑制できる。
【0071】
また、封止樹脂ＳＲを開封し、外部接続用部材ＢＷを除去した後でも、正確な表面モフォロジー画像２ＡＩを取得できる。すなわち、半導体チップＣＨＰの特定に繋がる情報を精度良く取得できる。そして、早期に半導体装置２００の不良原因を特定でき、早期に半導体装置１００の製造方法へのフィードバックを行える。これにより、フィードバック後において、信頼性の高い半導体装置１００を供給でき、歩留まりを改善でき、市場への不良品の流出を抑制できる。
【0072】
（実施の形態２）
以下に図１４を用いて、実施の形態２における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１４を用いて、実施の形態２における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0073】
実施の形態２では、図１４に示されるように、表面モフォロジー画像１ＡＩと表面モフォロジー画像２ＡＩとの照合に、それぞれの画像から抽出した複数の特徴量を用いる。
【0074】
ステップＳ４では、表面モフォロジー画像１ＡＩを取得すると共に、表面モフォロジー画像１ＡＩの複数の特徴量を抽出する。例えば、表面モフォロジー画像１ＡＩ内で、複数の線分が集まる交点、または、線分に囲まれた領域の中央を特徴点として定め、その特徴点における特徴量を抽出する。
【0075】
ステップＳ５では、複数の特徴量は、表面モフォロジー画像１ＡＩに関連する情報として、記憶装置ＭＤに記憶される。
【0076】
ステップＳ１３では、表面モフォロジー画像２ＡＩを取得すると共に、表面モフォロジー画像２ＡＩの複数の特徴量を抽出する。
【0077】
ステップＳ１４では、表面モフォロジー画像２ＡＩと、記憶装置ＭＤに格納された複数のチップ領域ＣＨＰａ毎の表面モフォロジー画像１ＡＩとの照合は、表面モフォロジー画像２ＡＩの複数の特徴量と、表面モフォロジー画像１ＡＩの複数の特徴量とを比較することで行われる。
【0078】
実施の形態２では、互いの複数の特徴量を照合するので、表面モフォロジー画像１ＡＩおよび表面モフォロジー画像２ＡＩの各々の座標が完全に一致していなくても、特定エリア１Ａ内の画像か否かを判定できる。
【0079】
例えば、表面モフォロジー画像２ＡＩを撮像する際の座標が、表面モフォロジー画像１ＡＩを撮像した際の座標から若干ずれていた場合、または、表面モフォロジー画像２ＡＩが、表面モフォロジー画像１ＡＩに対して回転した状態で撮像された場合などがある。それらの場合でも、互いの複数の特徴量が一致すれば、これらの画像が特定エリア１Ａ内の画像であると判定できる。従って、互いの複数の特徴量を使用することで、表面モフォロジー画像１ＡＩと表面モフォロジー画像２ＡＩとの照合精度を高めることができる。
【0080】
（実施の形態３）
以下に図１５を用いて、実施の形態３における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１５を用いて、実施の形態３における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0081】
実施の形態３では、図１５に示されるように、特定エリア１Ａ内若しくは特定エリア１Ａの周囲、または、それらの両方に位置する金属膜ＭＦに、幾何学模様パターン２０が設けられている。なお、図１５では、金属膜ＭＦのうち破線で囲まれた領域を特定エリア１Ａとして示している。また、図１５では、特定エリア１Ａを含む金属膜ＭＦとして、四角形状のダミーパターンＤＰを用いた場合を例示する。
【0082】
幾何学模様パターン２０を設けることで、表面モフォロジー画像１ＡＩまたは表面モフォロジー画像２ＡＩの取得する際に、特定エリア１Ａを探し易くなる。従って、特定エリア１Ａの正確な座標を合わせ易くなり、表面モフォロジー画像１ＡＩと表面モフォロジー画像２ＡＩとの照合の精度を向上できる。なお、幾何学模様パターン２０の形状データは、チップ領域ＣＨＰａ内における特定エリア１Ａの位置情報に関連する情報として、記憶装置ＭＤに記憶されている。
【0083】
幾何学模様パターン２０として、図１５に示される「パターン１」から「パターン４」を例示する。「パターン１」では、幾何学模様パターン２０として複数の凹凸が、平面視における金属膜ＭＦの４辺のうち、少なくとも１辺に設けられている。「パターン２」では、幾何学模様パターン２０として３つの二次元コードパターンが、金属膜ＭＦに設けられている。「パターン２」の場合、３つの幾何学模様パターン２０に囲まれた領域を特定エリア１Ａとして認識できる。「パターン３」および「パターン４」では、幾何学模様パターン２０としてスリットが、金属膜ＭＦに設けられている。
【0084】
幾何学模様パターン２０は、「パターン１」から「パターン４」の形状に限られず、特定エリア１Ａを探し易い形状であれば、幾何学模様パターン２０は、他のパターンであってもよい。
【0085】
なお、実施の形態３で開示した技術は、実施の形態２で開示した技術と組み合わせて適用できる。
【0086】
（実施の形態４）
以下に図１６を用いて、実施の形態４における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１６を用いて、実施の形態４における半導体装置１００の製造方法および半導体装置１００の製品履歴管理方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0087】
実施の形態４では、図１６に示されるように、チップ領域ＣＨＰａに、複数の特定エリア１Ａが設けられている。ステップＳ４では、複数のチップ領域ＣＨＰａにおいて、複数の特定エリア１Ａ毎に、表面モフォロジー画像１ＡＩを取得する。
【0088】
ステップＳ１３では、複数の特定エリア１Ａに相当する箇所の複数の表面モフォロジー画像２ＡＩを取得する。
【0089】
ステップＳ１４では、複数の表面モフォロジー画像２ＡＩを、記憶装置ＭＤに格納された複数のチップ領域ＣＨＰａ毎の複数の表面モフォロジー画像１ＡＩに照合する。
【0090】
１つのチップ領域ＣＨＰａに対して１つの特定エリア１Ａのみの表面モフォロジー画像１ＡＩを取得していた場合で、且つ、不良判定された半導体装置２００の特定エリア１Ａに相当する箇所が破損または変形していた場合、表面モフォロジー画像２ＡＩの取得が困難になる。例えば、封止樹脂ＳＲまたは保護膜ＰＦからの応力によって、金属膜ＭＦの一部が破損または変形する場合がある。
【0091】
１つのチップ領域ＣＨＰａに対して複数の特定エリア１Ａの複数の表面モフォロジー画像１ＡＩを取得しておけば、ある箇所の表面モフォロジー画像２ＡＩの取得が困難であったとしても、他の箇所で表面モフォロジー画像２ＡＩを取得すればよい。従って、実施の形態４によれば、表面モフォロジー画像１ＡＩと表面モフォロジー画像２ＡＩとの照合が出来なくなるという虞を解消し易くなる。
【0092】
なお、実施の形態４で開示した技術は、実施の形態２および実施の形態３で開示した技術と組み合わせて適用できる。
【0093】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されず、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0094】
１００ 半導体装置
２００ 不良判定された半導体装置
２０ 幾何学模様パターン
１Ａ 特定エリア
１ＡＩ、２ＡＩ 表面モフォロジー画像
１Ｑ 半導体素子
ＢＷ 外部接続用部材
ＣＨＰ 半導体チップ
ＣＨＰａ チップ領域
ＣＨＰａ１ 特定されたチップ領域
ＤＬ ダイシングライン
ＤＰ ダミーパターン
ＤＮＷ ウェル領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＤ ウェハ識別番号
ＩＬ９ 層間絶縁膜
Ｍ１からＭ９ 配線
ＭＤ 記憶装置
ＭＦ 金属膜
ＮＥＸ エクステンション領域
ＮＲ 高濃度拡散領域
ＰＡＤ パッド電極
ＰＦ 保護膜
ＰＷ ウェル領域
ＳＲ 封止樹脂
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
Ｖ９ ビア
ＷＦ ウェハ
ＷＦＭ ウェハマップ
ＷＬ１からＷＬ９ 配線層
２００ 不良判定された半導体装置
２０ 幾何学模様パターン
１Ａ 特定エリア
１ＡＩ、２ＡＩ 表面モフォロジー画像
１Ｑ 半導体素子
ＢＷ 外部接続用部材
ＣＨＰ 半導体チップ
ＣＨＰａ チップ領域
ＣＨＰａ１ 特定されたチップ領域
ＤＬ ダイシングライン
ＤＰ ダミーパターン
ＤＮＷ ウェル領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＤ ウェハ識別番号
ＩＬ９ 層間絶縁膜
Ｍ１からＭ９ 配線
ＭＤ 記憶装置
ＭＦ 金属膜
ＮＥＸ エクステンション領域
ＮＲ 高濃度拡散領域
ＰＡＤ パッド電極
ＰＦ 保護膜
ＰＷ ウェル領域
ＳＲ 封止樹脂
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
Ｖ９ ビア
ＷＦ ウェハ
ＷＦＭ ウェハマップ
ＷＬ１からＷＬ９ 配線層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】