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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025164669
(43)【公開日】2025-10-30
(54)【発明の名称】半導体装置および書き込み方法
(51)【国際特許分類】
G11C 11/16 20060101AFI20251023BHJP
【ＦＩ】
G11C11/16 240
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2024199720
(22)【出願日】2024-11-15
(31)【優先権主張番号】63/635,980
(32)【優先日】2024-04-18
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】佐藤 洋平
(72)【発明者】
【氏名】岡山 昌太
(72)【発明者】
【氏名】山口 雄一郎
(72)【発明者】
【氏名】武田 晃一
(72)【発明者】
【氏名】蛇島 浩史
(72)【発明者】
【氏名】河野 史
(57)【要約】 （修正有）
【課題】書き込み時間が長くなるのを抑制する半導体装置及びメモリセルの書き込み方法を提供する。
【解決手段】半導体装置１は、書き込み時に高電圧が供給され、ＦＦ回路ＦＦに保持されているデータに従って、メモリセルに書き込み行う入力回路ＩＮＣＫＴを備え、ＦＦ回路ＦＦの個数に相当する数のデータを有するデータ列ＩＯを、入力回路に供給し、ＦＦ回路ＦＦに保持させるメモリコントローラＭＣＴＲを備えている。メモリコントローラは、データ列に含まれる反転データの個数を計数するポップカウンタ回路ＰＰ＿ＣＮＴを備え、ポップカウンタ回路による計数に基づいて、反転データを格納しているＦＦ回路ＦＦの個数が所定個数以下となるように、ＦＦ回路ＦＦを複数の領域に分け、複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されているＦＦ回路ＦＦに保持されているデータを同時に書き込むように、入力回路を制御する。
【選択図】図１
【解決手段】半導体装置１は、書き込み時に高電圧が供給され、ＦＦ回路ＦＦに保持されているデータに従って、メモリセルに書き込み行う入力回路ＩＮＣＫＴを備え、ＦＦ回路ＦＦの個数に相当する数のデータを有するデータ列ＩＯを、入力回路に供給し、ＦＦ回路ＦＦに保持させるメモリコントローラＭＣＴＲを備えている。メモリコントローラは、データ列に含まれる反転データの個数を計数するポップカウンタ回路ＰＰ＿ＣＮＴを備え、ポップカウンタ回路による計数に基づいて、反転データを格納しているＦＦ回路ＦＦの個数が所定個数以下となるように、ＦＦ回路ＦＦを複数の領域に分け、複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されているＦＦ回路ＦＦに保持されているデータを同時に書き込むように、入力回路を制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数のデータ線と、前記複数のデータ線に接続された複数のメモリセルと、複数の記憶回路を備え、書き込み時に高電圧が供給され、前記記憶回路に保持されているデータに従って、メモリセルに書き込み行う入力回路と、を備えたメモリアレイ回路と、
前記記憶回路の個数に相当する数のデータを有するデータ列を、前記入力回路に供給し、前記複数の記憶回路に保持させるメモリコントローラと、
を備え、
前記データ列には、前記メモリセルに書き込みを行うことにより、前記メモリセルの状態を変化させる反転データと、前記メモリセルの状態を変化させない非反転データと、が混在し、
前記メモリコントローラは、
前記データ列に含まれる前記反転データの個数を計数するカウンタ回路を備え、
前記カウンタ回路による計数に基づいて、前記反転データを格納している記憶回路の個数が所定個数以下となるように、前記データ列を格納している前記複数の記憶回路を複数の領域に分け、前記複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されている記憶回路に保持されているデータを同時に書き込むように、前記入力回路を制御する、
半導体装置。
前記記憶回路の個数に相当する数のデータを有するデータ列を、前記入力回路に供給し、前記複数の記憶回路に保持させるメモリコントローラと、
を備え、
前記データ列には、前記メモリセルに書き込みを行うことにより、前記メモリセルの状態を変化させる反転データと、前記メモリセルの状態を変化させない非反転データと、が混在し、
前記メモリコントローラは、
前記データ列に含まれる前記反転データの個数を計数するカウンタ回路を備え、
前記カウンタ回路による計数に基づいて、前記反転データを格納している記憶回路の個数が所定個数以下となるように、前記データ列を格納している前記複数の記憶回路を複数の領域に分け、前記複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されている記憶回路に保持されているデータを同時に書き込むように、前記入力回路を制御する、
半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記メモリアレイ回路は、書き込み時に、前記高電圧を生成する昇圧回路を備え、
前記メモリセルは、書き込まれたデータに従って、前記状態である抵抗値が定まる抵抗変化型メモリセルである、
半導体装置。
前記メモリアレイ回路は、書き込み時に、前記高電圧を生成する昇圧回路を備え、
前記メモリセルは、書き込まれたデータに従って、前記状態である抵抗値が定まる抵抗変化型メモリセルである、
半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、前記複数のメモリブロックに対応した複数のブロック選択線と、を備え、
前記ブロック入力回路は、ｎ個の記憶回路と、前記記憶回路と前記ブロック選択線と前記データ線とに接続された論理回路と、を備え、
前記メモリコントローラは、
前記カウンタ回路の計数に基づいて、前記反転データを格納している記憶回路の個数が、前記所定個数以下となる複数の領域を判定する判定回路と、
前記判定回路によって判定された複数の領域から選択された領域を指定するブロック選択情報と、前記ブロック選択情報の順番を示す順番情報とが格納されるテーブルと、
を備え、
前記テーブルに格納された順番情報によって示された順番で、前記テーブルから前記ブロック選択情報が、前記ブロック選択線に出力され、前記ブロック選択情報で指定された前記メモリブロックにおいて前記メモリセルへのデータの書き込みが行われる、
半導体装置。
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、前記複数のメモリブロックに対応した複数のブロック選択線と、を備え、
前記ブロック入力回路は、ｎ個の記憶回路と、前記記憶回路と前記ブロック選択線と前記データ線とに接続された論理回路と、を備え、
前記メモリコントローラは、
前記カウンタ回路の計数に基づいて、前記反転データを格納している記憶回路の個数が、前記所定個数以下となる複数の領域を判定する判定回路と、
前記判定回路によって判定された複数の領域から選択された領域を指定するブロック選択情報と、前記ブロック選択情報の順番を示す順番情報とが格納されるテーブルと、
を備え、
前記テーブルに格納された順番情報によって示された順番で、前記テーブルから前記ブロック選択情報が、前記ブロック選択線に出力され、前記ブロック選択情報で指定された前記メモリブロックにおいて前記メモリセルへのデータの書き込みが行われる、
半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記昇圧回路による昇圧動作が行われている期間において、前記判定回路による判定が行われる、
半導体装置。
前記昇圧回路による昇圧動作が行われている期間において、前記判定回路による判定が行われる、
半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記複数の記憶回路に格納される前記データ列は、前記メモリアレイ回路から読み出されたデータ列と、書き込まれるべきデータ列との間の演算によって求められたデータ列である、
半導体装置。
前記複数の記憶回路に格納される前記データ列は、前記メモリアレイ回路から読み出されたデータ列と、書き込まれるべきデータ列との間の演算によって求められたデータ列である、
半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記カウンタ回路は、前記データ列において、前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべき複数のデータが供給されるポップカウンタ回路を備え、前記ポップカウンタ回路によって、前記反転データの個数が計数される、
半導体装置。
前記カウンタ回路は、前記データ列において、前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべき複数のデータが供給されるポップカウンタ回路を備え、前記ポップカウンタ回路によって、前記反転データの個数が計数される、
半導体装置。
【請求項7】
請求項２に記載の半導体装置において、
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、を備え、
前記ブロック入力回路は、ｎ個の記憶回路と、前記ｎ本のデータ線と前記ｎ個の記憶回路とに接続されたｎ個の論理回路と、を備え、
前記カウンタ回路は、
前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべきｎ個のデータが供給され、前記ｎ個のデータにおける前記反転データの個数を計数するポップカウンタ回路と、
前記反転データの個数が前記所定個数を超えたことが、前記ポップカウンタ回路によって判定されたとき、前記ｎ個のデータにおける前記反転データの個数を計数し、前記所定個数を超える点を求めるクロックカウンタ回路と、
前記ポップカウンタ回路の計数値と前記クロックカウンタ回路の計数値とを加算して、前記データ列を格納している前記複数の記憶回路において、複数の前記領域の境界を示す分離点を算出する演算回路と、
を備え、
前記メモリコントローラは、前記カウンタ回路で算出された前記分離点を示す分離点情報を順次出力し、
前記論理回路は、接続された記憶回路が配置されている領域を特定する特定情報と、前記分離点情報とを比較する比較器を備え、前記論理回路は、前記比較器が、前記分離点情報で特定される領域に、前記特定情報で示される領域が存在することを示しているとき、接続されている前記記憶回路に格納されているデータを、前記データ線に供給する、
半導体装置。
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、を備え、
前記ブロック入力回路は、ｎ個の記憶回路と、前記ｎ本のデータ線と前記ｎ個の記憶回路とに接続されたｎ個の論理回路と、を備え、
前記カウンタ回路は、
前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべきｎ個のデータが供給され、前記ｎ個のデータにおける前記反転データの個数を計数するポップカウンタ回路と、
前記反転データの個数が前記所定個数を超えたことが、前記ポップカウンタ回路によって判定されたとき、前記ｎ個のデータにおける前記反転データの個数を計数し、前記所定個数を超える点を求めるクロックカウンタ回路と、
前記ポップカウンタ回路の計数値と前記クロックカウンタ回路の計数値とを加算して、前記データ列を格納している前記複数の記憶回路において、複数の前記領域の境界を示す分離点を算出する演算回路と、
を備え、
前記メモリコントローラは、前記カウンタ回路で算出された前記分離点を示す分離点情報を順次出力し、
前記論理回路は、接続された記憶回路が配置されている領域を特定する特定情報と、前記分離点情報とを比較する比較器を備え、前記論理回路は、前記比較器が、前記分離点情報で特定される領域に、前記特定情報で示される領域が存在することを示しているとき、接続されている前記記憶回路に格納されているデータを、前記データ線に供給する、
半導体装置。
【請求項8】
請求項２に記載の半導体装置において、
前記メモリコントローラは、第１タイミングで、第１領域を選択し、前記第１タイミングに続く第２タイミングで、前記第１領域を含む第２領域を選択し、
前記メモリコントローラは、前記第１タイミングにおいて、前記第１領域に含まれている複数の記憶回路に格納されている反転データを、複数のメモリセルに書き込むように指示した後、前記第１領域において、前記反転データを格納している記憶回路に、非反転データを書き込むように指示する、
半導体装置。
前記メモリコントローラは、第１タイミングで、第１領域を選択し、前記第１タイミングに続く第２タイミングで、前記第１領域を含む第２領域を選択し、
前記メモリコントローラは、前記第１タイミングにおいて、前記第１領域に含まれている複数の記憶回路に格納されている反転データを、複数のメモリセルに書き込むように指示した後、前記第１領域において、前記反転データを格納している記憶回路に、非反転データを書き込むように指示する、
半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、を備え、
前記ブロック入力回路は、前記ｎ本のデータ線に対応するｎ個の記憶回路と、前記ｎ本のデータ線と前記ｎ個の記憶回路とに接続されたｎ個の論理回路と、を備え、
前記カウンタ回路は、
前記第１タイミングにおいて、前記反転データの個数が前記所定個数未満となる領域を示す第１ブロック選択信号を生成する第１カウンタ回路と、
前記第１タイミングにおいて、前記第１ブロック選択信号によって示される前記領域を超え、前記反転データの個数が前記所定個数に到達するまでの領域を示す第１データ信号を生成する第２カウンタ回路と、
を備える、
半導体装置。
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、を備え、
前記ブロック入力回路は、前記ｎ本のデータ線に対応するｎ個の記憶回路と、前記ｎ本のデータ線と前記ｎ個の記憶回路とに接続されたｎ個の論理回路と、を備え、
前記カウンタ回路は、
前記第１タイミングにおいて、前記反転データの個数が前記所定個数未満となる領域を示す第１ブロック選択信号を生成する第１カウンタ回路と、
前記第１タイミングにおいて、前記第１ブロック選択信号によって示される前記領域を超え、前記反転データの個数が前記所定個数に到達するまでの領域を示す第１データ信号を生成する第２カウンタ回路と、
を備える、
半導体装置。
【請求項10】
請求項９に記載の半導体装置において、
前記第１カウンタ回路は、前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべきｎ個のデータが供給され、前記ｎ個のデータにおける前記反転データの個数を計数するポップカウンタ回路を含み、
前記第２カウンタ回路は、前記第１領域を超える領域における前記反転データの個数をカウントするクロックカウンタ回路を含む、
半導体装置。
前記第１カウンタ回路は、前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべきｎ個のデータが供給され、前記ｎ個のデータにおける前記反転データの個数を計数するポップカウンタ回路を含み、
前記第２カウンタ回路は、前記第１領域を超える領域における前記反転データの個数をカウントするクロックカウンタ回路を含む、
半導体装置。
【請求項11】
複数のデータ線と、前記複数のデータ線に接続された複数のメモリセルと、複数の記憶回路を備え、書き込み時に高電圧が供給され、前記記憶回路に保持されているデータに従って、メモリセルに書き込み行う入力回路と、を備えたメモリアレイ回路と、
前記記憶回路の個数に相当する数のデータを有するデータ列を、前記入力回路に供給し、前記複数の記憶回路に保持させるメモリコントローラと、
を備え、
前記データ列には、前記メモリセルに書き込みを行うことにより、前記メモリセルの状態を変化させる反転データと、前記メモリセルの状態を変化させない非反転データとが混在し、
前記メモリコントローラは、
前記高電圧を生成している期間において、前記データ列に含まれる前記反転データの個数を計数し、
前記計数により、前記反転データを格納している記憶回路の個数が所定個数以下となるように、前記複数の記憶回路を複数の領域に分け、前記複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されている前記記憶回路に保持されているデータを前記メモリセルに書き込む、
書き込み方法。
前記記憶回路の個数に相当する数のデータを有するデータ列を、前記入力回路に供給し、前記複数の記憶回路に保持させるメモリコントローラと、
を備え、
前記データ列には、前記メモリセルに書き込みを行うことにより、前記メモリセルの状態を変化させる反転データと、前記メモリセルの状態を変化させない非反転データとが混在し、
前記メモリコントローラは、
前記高電圧を生成している期間において、前記データ列に含まれる前記反転データの個数を計数し、
前記計数により、前記反転データを格納している記憶回路の個数が所定個数以下となるように、前記複数の記憶回路を複数の領域に分け、前記複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されている前記記憶回路に保持されているデータを前記メモリセルに書き込む、
書き込み方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および書き込み方法に関し、例えば複数の抵抗変化型メモリセルを備える半導体装置および抵抗変化型メモリセルへのデータの書き込み方法に関する。
【背景技術】
【0002】
抵抗変化型メモリセル（以下、単にメモリセルとも称する）は、格納（記憶）している情報（データ）に応じて抵抗値が変化する記憶素子を備えたメモリセルを示している。このようなメモリセルによって構成された電気的に書き換え可能な不揮発性記憶装置（以下、単に不揮発性記憶装置とも称する）として、例えば磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＭＲＡＭとも称する）がある。
【0003】
ＭＲＡＭは、メモリアレイ回路と、例えばプロセッサからの指示に従って、メモリアレイ回路に対してデータの読み出しおよび書き込み等を行うメモリコントローラとを備えている。ここで、メモリアレイ回路は、例えば、それぞれ複数のメモリセルが行列状に配置された複数のメモリブロックと、複数のメモリブロックに対応した入出力回路と、高電圧を生成する昇圧回路とを備えている。例えば、データの書き込みの場合、メモリコントローラから入出力回路にデータが供給される。入出力回路は、昇圧回路により生成された高電圧を、供給されたデータに従って、複数のメモリセルに供給し、複数のメモリセルに対してデータの書き込みを行う。
【0004】
ＭＲＡＭは、例えば非特許文献１および２に記載されている。非特許文献１および２には、ＭＲＡＭにおいて、データを書き込む前に、読み出しを行い、書き換える必要があるか否かを判定することが示されている。また、非特許文献１では、書き換える必要がないと判定された場合に、書き込み信号をマスクすることが示されており、非特許文献２では、書き換えを行う場合、メモリセルに印加する電圧を徐々に上昇させることが示されている。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】“７．２ ４Ｍｂ ＳＴＴ－ＭＲＡＭ－Ｂａｓｅｄ Ｃａｃｈｅ ｗｉｔｈ Ｍｅｍｏｒｙ－Ａｃｃｅｓｓ－Ａｗａｒｅ Ｐｏｗｅｒ Ｏｐｔｉｍｉｚａｔｉｏｎ ａｎｄ Ｗｒｉｔｅ－Ｖｅｒｉｆｙ－Ｗｒｉｔｅ／Ｒｅａｄ－Ｍｏｄｉｆｙ－Ｗｉｔｅ Ｓｃｈｅｍｅ”， ＩＳＳＣＣ ２０１６／ＳＥＳＳＩＯＮ ７／ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＳＯＬＵＴＩＯＮＳ／７．２， ２０１６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ．
【非特許文献2】“１３．３ Ａ ７Ｍｂ ＳＴＴ－ＭＲＡＭ ｉｎ ２２ＦＦＬ ＦｉｎＦＥＴ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ ４ｎｓ Ｒｅａｄ ｓｅｎｓｉｎｇ Ｔｉｍｅ ａｔ ０．９Ｖ Ｕｓｉｎｇ Ｗｒｉｔｅ－Ｖｅｒｉｆｙ－Ｗｒｉｔｅ Ｓｃｈｅｍｅ ａｎｄ Ｏｆｆｓｅｔ－Ｃａｎｃｅｌｌａｔｉｏｎ Ｓｅｎｓｉｎｇ Ｔｅｃｈｎｉｑｕｅ”， ＩＳＳＣＣ ２０１９／ＳＥＳＳＩＯＮ １３／ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＩＥＳ／１３．３， ２０１９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ．
【発明の概要】
【発明が解決しようとする課題】
【0006】
書き込みにより、メモリセルの状態（抵抗値）を変化させる場合、すなわち、書き換えの場合、昇圧回路によって生成された高電圧をメモリセルに供給することが必要とされる。占有面積の増加を抑制するために昇圧回路は、電流供給能力に制限がある。電流供給能力の制限により、同時に書き換えることが可能なメモリセルの個数には制限が生じることになる。そのため、多量のメモリセルを書き換える場合には、書き込み動作を、複数サイクルに渡って実行することが必要となり、書き込み時間が長くなるという課題がある。
【0007】
非特許文献１および２には、書き換えを行う必要があるか否かを判定することが示されているが、昇圧回路の電流供給能力については示されていない。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】
すなわち、一実施の形態に係る半導体装置は、複数のデータ線と、複数のデータ線に接続された複数のメモリセルと、複数の記憶回路を備え、書き込み時に高電圧が供給され、記憶回路に保持されているデータに従って、メモリセルに書き込み行う入力回路とを備えたメモリアレイ回路と、記憶回路の個数に相当する数のデータを有するデータ列を、入力回路に供給し、複数の記憶回路に保持させるメモリコントローラとを備えている。ここで、データ列には、メモリセルに書き込みを行うことにより、メモリセルの状態を変化させる反転データと、メモリセルの状態を変化させない非反転データとが混在している。また、メモリコントローラは、データ列に含まれる反転データの個数を計数するカウンタ回路を備え、カウンタ回路による計数に基づいて、反転データを格納している記憶回路の個数が所定個数以下となるように、データ列を格納している複数の記憶回路を複数の領域に分け、複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されている記憶回路に保持されているデータを同時に書き込むように、前記入力回路を制御する。
【0010】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の効果】
【0011】
一実施の形態によれば、書き込み時間が長くなるのを抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。
【0014】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0015】
＜比較例＞
書き込み時間が長くなるのを抑制するために、本発明者らは、非特許文献１および２等を基にして、ＭＲＡＭの構成を検討した。実施の形態に係る半導体装置の理解を容易にするために、先ず、ＭＲＡＭの構成例と、検討したＭＲＡＭの構成とを説明する。図２３は、ＭＲＡＭの構成例を示す図である。ここで、図２３（Ａ）は、ＭＲＡＭの構成例を示すブロック図であり、図２３（Ｂ）は、図２３（Ａ）に示したＭＲＡＭの書き込み時のタイミングを示すタイミング図である。また、図２４は、本発明者らが検討したＭＲＡＭ（以下、比較例とも称する）の構成を示す図である。ここで、図２４（Ａ）は、比較例の構成を示すブロック図であり、図２４（Ｂ）は、比較例の書き込みタイミングを示すタイミング図である。また、図２４（Ｃ）は、実施の形態の概要を説明するためのタイミング図である。
書き込み時間が長くなるのを抑制するために、本発明者らは、非特許文献１および２等を基にして、ＭＲＡＭの構成を検討した。実施の形態に係る半導体装置の理解を容易にするために、先ず、ＭＲＡＭの構成例と、検討したＭＲＡＭの構成とを説明する。図２３は、ＭＲＡＭの構成例を示す図である。ここで、図２３（Ａ）は、ＭＲＡＭの構成例を示すブロック図であり、図２３（Ｂ）は、図２３（Ａ）に示したＭＲＡＭの書き込み時のタイミングを示すタイミング図である。また、図２４は、本発明者らが検討したＭＲＡＭ（以下、比較例とも称する）の構成を示す図である。ここで、図２４（Ａ）は、比較例の構成を示すブロック図であり、図２４（Ｂ）は、比較例の書き込みタイミングを示すタイミング図である。また、図２４（Ｃ）は、実施の形態の概要を説明するためのタイミング図である。
【0016】
＜＜ＭＲＡＭの一構成例＞＞
図２３（Ａ）において、１は半導体装置を示している。半導体装置１は、プロセッサＣＰＵと、メモリコントローラＭＣＴＲと、メモリアレイ回路ＭＡＲＹとを備えている。図２３に示したメモリアレイ回路ＭＡＲＹは、８個のメモリブロックＭＢ０～ＭＢ７と、メモリブロックＭＢ０～ＭＢ７に対応した入出力回路ＩＯＣＫＴとを備えている。
図２３（Ａ）において、１は半導体装置を示している。半導体装置１は、プロセッサＣＰＵと、メモリコントローラＭＣＴＲと、メモリアレイ回路ＭＡＲＹとを備えている。図２３に示したメモリアレイ回路ＭＡＲＹは、８個のメモリブロックＭＢ０～ＭＢ７と、メモリブロックＭＢ０～ＭＢ７に対応した入出力回路ＩＯＣＫＴとを備えている。
【0017】
メモリブロックＭＢ０～ＭＢ７は、互いに同様な構成であるので、ここではメモリブロックＭＢ０を例に説明する。メモリブロックＭＢ０は、所定のビット幅（図２３（Ａ）では、３２ビット）で、同時に書き込みおよび読み出しが可能となっている。書き込み動作の場合、３２ビットのデータが、入力データバスＤＩ＿ＢＳ[３１：０]を介して、メモリコントローラＭＣＴＲから、入出力回路ＩＯＣＫＴに供給される。また、入出力回路ＩＯＣＫＴには、メモリコントローラＭＣＴＲからブロック選択信号ＢＬ＿ＳＬ[７：０]が供給されている。ブロック選択信号ＢＬ＿ＳＬ[７：０]は、メモリブロックＭＢ０～ＭＢ７に一対一に対応している。例えば、ブロック選択信号ＢＬ＿ＳＬ［０］は、メモリブロックＭＢ０に対応し、ブロック選択信号ＢＬ＿ＳＬ［７］は、メモリブロックＭＢ７に対応している。
【0018】
書き込み動作の時に、メモリコントロータＭＣＴＲが、例えばブロック選択信号ＢＬ＿ＳＬ[０]を選択レベル（ハイレベル）にすると、このブロック選択信号ＢＬ＿ＳＬ［０］に対応するメモリブロックＭＢ０が選択され、入出力回路ＩＯＣＫＴにおいて、メモリブロックＭＢ０に対応する入出力回路部（以下、ブロック入出力回路とも称する）を介して、入力データバスＤＩ＿ＢＳ［３１：０］における３２ビットのデータが、メモリブロックＭＢ０に供給され、メモリブロックＭＢ０内の３２個のメモリセルに、実質的に同時に書き込まれる。
【0019】
メモリブロックＭＢ１～ＭＢ７も、メモリブロックＭＢ０と同様であるため、メモリコントローラＭＣＴＲは、メモリアレイ回路ＭＡＲＹに、３２ビット×８＝２５６ビットのデータ（データ列）ＩＯ［２５５：０］を供給し、書き込むことが可能である。この書き込むべきデータ列ＩＯ［２５５：０］は、プログラムに従って動作するプロセッサＣＰＵから、メモリコントローラＭＣＴＲに対して書き込みデータとして供給される。また、プロセッサＣＰＵは、データ列ＩＯ［２５５：０］を書き込むべきアドレスと、書き込み命令をメモリコントローラＭＣＴＲに供給する。メモリコントローラＭＣＴＲは、書き込み命令に応答して、ライト命令をメモリアレイ回路ＭＡＲＹに供給するとともに、図示しない書き込みアドレスをメモリアレイ回路ＭＡＲＹに供給する。これにより、メモリアレイ回路ＭＡＲＹにおいては、書き込みアドレスで指定されたメモリセル（３２個×８）にデータ列ＩＯ［２５５：０］が書き込まれることになる。
【0020】
なお、本明細書では、複数のビットｍ＋１を備えるデータ（データ列）を、[ｍ：０]で表している。例えば、データ列ＩＯ［２５５：０］は、例えば最下位ビットのデータＩＯ［０］から最上位ビットのデータＩＯ［２５５］までの２５６ビットで構成されていることを表している。また、データ列ＩＯにおける所定の位置ｉのデータは、ＩＯ［ｉ］で表し、所定の範囲（例えばビット０～ｉ）のデータ列は、ＩＯ［ｉ：０］で表す。
【0021】
メモリコントローラＭＣＴＲは、図２３（Ｂ）に示すように、ブロック選択信号ＢＬ＿ＳＬ［０］～ＢＬ＿ＳＬ［７］の順に、選択レベルに変化させることで、メモリブロックＭＢ０～ＭＢ７にデータ列ＩＯ［２５５：０］を書き込むことが可能である。
【0022】
図２３（Ａ）には、示されていないが、メモリアレイ回路ＭＡＲＹは、昇圧回路を備えており、昇圧回路は、ブロック選択信号ＢＬ＿ＳＬ［０］～ＢＬ＿ＳＬ［７］の選択レベルへの変化に応答して、高電圧を生成するように昇圧動作を行う。
【0023】
［発明が解決しようとする課題］の欄で示したように、メモリセルの抵抗値を変化させる場合、すなわちメモリセルを書き換える場合、メモリセルに高電圧を供給することが必要とされる。占有面積の増加を抑制するために昇圧回路は、電流供給能力に制限があり、同時に書き換えることが可能なメモリセルの個数は、所定個数に制限されることになる。図２３に示した例では、所定個数は３２個となっている。そのため、２５６ビットのデータ列ＩＯ［２５５：０］をメモリアレイ回路ＭＡＲＹに書き込むために、図２３（Ｂ）に示されているように８サイクルに渡って、書き込み動作を実行しており、書き込み時間が長くなっている。
【0024】
＜＜比較例の構成＞＞
本発明者らは、非特許文献１および２等に基づいて、図２３のメモリアレイ回路ＭＡＲＹおよびメモリコントローラＭＣＴＲを変更し、書き込み時間が長くなるのを抑制することが可能なＭＲＡＭを、比較例として考えた。
本発明者らは、非特許文献１および２等に基づいて、図２３のメモリアレイ回路ＭＡＲＹおよびメモリコントローラＭＣＴＲを変更し、書き込み時間が長くなるのを抑制することが可能なＭＲＡＭを、比較例として考えた。
【0025】
図２４（Ａ）は、本発明者らが、本発明に先立って検討した比較例の構成を示している。図２４（Ａ）には、図２３（Ａ）に示したメモリアレイ回路ＭＡＲＹと入出力回路ＩＯＣＫＴのみが示されている。図２４（Ａ）において、Ｄ１＿１、Ｄ１＿２およびＤ２＿１、Ｄ２＿２、Ｄ２＿３は、データを書き換える領域を示している。すなわち、書き込むべきデータ列ＩＯ［２５５：０］において、データを書き換える領域が、領域Ｄ１＿１、Ｄ１＿２およびＤ２＿１、Ｄ２＿２、Ｄ２＿３であり、残りの領域は、書き換えを行わない領域である。
【0026】
非特許文献１および２には、データを書き込む前に、読み出しを行い、書き換えを行う必要があるか否かを判定することが示されている。この技術に基づいて、図２４の比較例では、データ列ＩＯ［２５５：０］を書き込む前に、メモリブロックＭＢ０～ＭＢ７からデータを読み出し、書き換えを行う必要があるメモリブロックを判定する。図２４（Ａ）に示した例では、メモリブロックＭＢ１、ＭＢ３、ＭＢ４およびＭＢ６が、書き換える領域Ｄ１＿１、Ｄ１＿２およびＤ２＿１、Ｄ２＿２、Ｄ２＿３を含んでいるため、書き換えを行う必要があるメモリブロックとして判定される。比較例においては、書き換えを行う必要があると判定されたメモリブロックＭＢ１、ＭＢ３、ＭＢ４およびＭＢ６を選択するブロック選択信号ＢＬ＿ＳＬ［１］、ＢＬ＿ＳＬ［３］、ＢＬ＿ＳＬ［４］およびＢＬ＿ＳＬ［６］のみが、図２４（Ｂ）に示されたように、順次選択レベルにされる。これにより、書き込み動作は、８サイクルではなく、４サイクルのみ実行すれば、データ列ＩＯ［２５５：０］を書き込むことが可能となるため、書き込み時間を抑制することが可能である。
【0027】
しかしながら、比較例では、メモリブロックが書き込み領域の単位となっており、例えば、２個のメモリブロックＭＢ１、ＭＢ３内の領域Ｄ１＿１、Ｄ１＿２に含まれる書き換えるべきメモリセルの合計数が、所定個数（３２個）以下であっても、２個のメモリブロックＭＢ１、ＭＢ３に対応する２サイクルの書き込み動作が必要となり、まだ書き込み時間が長いという課題が存在する。
【0028】
＜＜実施の形態の概要＞＞
後で説明する実施の形態においては、メモリブロックは書き込み領域の単位とはなっておらず、書き込み領域は、実質的に同時に書き換えるメモリセルの個数が所定個数（３２個）以下となる領域として特定される。例えば、領域Ｄ１＿１、Ｄ１＿２に含まれる書き換えるべきメモリセルの合計数が、所定個数以下であり、領域Ｄ２＿１、Ｄ２＿２、Ｄ２＿３に含まれる書き換えるべきメモリセルの合計数も、所定個数以下である場合、図２４（Ｃ）に示されているように、ブロック選択信号ＢＬ＿ＳＬ［１］、ＢＬ＿ＳＬ［３］が、同時に選択レベルとなり、ブロック選択信号ＢＬ＿ＳＬ［４］、ＢＬ＿ＳＬ［６］が、同時に選択レベルとなる。これにより、図２４（Ｃ）に示されているように、書き込み動作を２サイクルのみ実行することで、データ列ＩＯ［２５５：０］を書き込むことが可能となるため、書き込み時間をさらに抑制することが可能である。
後で説明する実施の形態においては、メモリブロックは書き込み領域の単位とはなっておらず、書き込み領域は、実質的に同時に書き換えるメモリセルの個数が所定個数（３２個）以下となる領域として特定される。例えば、領域Ｄ１＿１、Ｄ１＿２に含まれる書き換えるべきメモリセルの合計数が、所定個数以下であり、領域Ｄ２＿１、Ｄ２＿２、Ｄ２＿３に含まれる書き換えるべきメモリセルの合計数も、所定個数以下である場合、図２４（Ｃ）に示されているように、ブロック選択信号ＢＬ＿ＳＬ［１］、ＢＬ＿ＳＬ［３］が、同時に選択レベルとなり、ブロック選択信号ＢＬ＿ＳＬ［４］、ＢＬ＿ＳＬ［６］が、同時に選択レベルとなる。これにより、図２４（Ｃ）に示されているように、書き込み動作を２サイクルのみ実行することで、データ列ＩＯ［２５５：０］を書き込むことが可能となるため、書き込み時間をさらに抑制することが可能である。
【0029】
図２４（Ａ）において、書き換える領域を示す符号Ｄ１＿１、Ｄ１＿２、Ｄ２＿１、Ｄ２＿２およびＤ２＿３における符号Ｄの直後に付された数字１、２は、図２４（Ｃ）において書き込みが行われるサイクルを表している。すなわち、書き換える領域Ｄ１＿１およびＤ１＿２は、１サイクル目に書き込みが行われる領域であり、書き換える領域Ｄ２＿１～Ｄ２＿３は、２サイクル目に書き込みが行われる領域である。
【0030】
（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。図１において、１は半導体装置を示している。半導体装置１は、同一の半導体基板上に形成された複数の回路ブロックを備えているが、図面が複雑になるのを避けるために、図１では、説明に必要な回路ブロックのみが描かれている。
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。図１において、１は半導体装置を示している。半導体装置１は、同一の半導体基板上に形成された複数の回路ブロックを備えているが、図面が複雑になるのを避けるために、図１では、説明に必要な回路ブロックのみが描かれている。
【0031】
図１において、ＭＡＲＹはメモリアレイ回路を示し、ＭＣＴＲはメモリコントローラを示し、ＣＰＵはプロセッサを示している。
【0032】
プロセッサＣＰＵは、図示しない記憶装置からプログラムを読み出し、読み出したプログラムに従って所定の処理を実行する。この所定の処理において、プロセッサＣＰＵは、メモリコントローラＭＣＴＲに対して、書き込み命令および読み出し命令を発行する。また、書き込み命令を発行する際には、プロセッサＣＰＵは、ＭＲＡＭに書き込むべきデータ列（書き込みデータ列）と、ＭＲＡＭにおいて書き込むアドレスを示すアドレス（書き込みアドレス）とを、メモリコントローラＭＣＴＲに対して発行する。
【0033】
図１では、メモリアレイ回路ＭＡＲＹとメモリコントローラＭＣＴＲによってＭＲＡＭが構成されている例が示されている。しかしながら、ＭＲＡＭは、例えばメモリアレイ回路ＭＡＲＹのみによって構成され、メモリコントローラＭＣＴＲは、プロセッサＣＰＵの管理下で、ＭＲＡＭを制御する回路ブロックであってもよい。
【0034】
＜＜メモリアレイ回路＞＞
＜＜＜メモリブロック＞＞＞
メモリアレイ回路ＭＡＲＹは、実施の形態１では、８個のメモリブロックＭＢ０～ＭＢ７と、入出力回路ＩＯＣＫＴとを備えている。メモリブロックＭＢ０～ＭＢ７は、互いに同様な構成を有しているため、ここではメモリブロックＭＢ０を代表として説明する。
＜＜＜メモリブロック＞＞＞
メモリアレイ回路ＭＡＲＹは、実施の形態１では、８個のメモリブロックＭＢ０～ＭＢ７と、入出力回路ＩＯＣＫＴとを備えている。メモリブロックＭＢ０～ＭＢ７は、互いに同様な構成を有しているため、ここではメモリブロックＭＢ０を代表として説明する。
【0035】
メモリブロックＭＢ０は、図示していないが、行列状（アレイ状）に配置された複数のメモリセルと、各行に配置されたワード線と、各列に配置された１対のビット線およびソース線とを備えている。後で図１１等で一例を示すが、同じ行に配置された複数のメモリセルは、その行に配置されたワード線に接続され、さらに同じ列に配置された複数のメモリセルは、その列に配置された１対のビット線およびソース線に接続されている。書き込み動作において、ワード線に選択レベルが供給されると、そのワード線に接続された複数のメモリセルが選択され、選択されたメモリセルには、１対のビット線およびソース線における電圧に従って、データが書き込まれる。読み出し動作では、ワード線に選択レベルが供給されると、そのワード線に接続された複数のメモリセルが選択され、選択されたメモリセルに格納されているデータに従って、ビット線の電圧が変化する。本明細書では、ビット線とソース線とを合わせて、データ線とも称する。
【0036】
メモリブロックＭＢ０において、１行に配置されているメモリセルの個数は、３２個であり、ワード線に選択レベルを供給することで、３２個のメモリセルを同時に選択することができる。これにより、読み出し動作時および書き込み動作時、メモリブロックＭＢ０は、３２ビット（３２ビット幅）のデータ列ＵＩＯ［３１：０］を同時に読み出しおよび書き込むことが可能となっている。
【0037】
メモリブロックＭＢ１～ＭＢ７の構成も、メモリブロックＭＢ０と同様である。但し、メモリブロックＭＢ０～ＭＢ７間で、ワード線は共通である。なお、図１において、ＵＩＯ［２５５：２２４］は、メモリブロックＭＢ７で同時に読み出しおよび書き込みが可能な３２ビットのデータ列を例示している。他のメモリブロックＭＢ１～ＭＢ６についても、それぞれが３２ビットのテータ列ＵＩＯ［ｍ：ｎ］で、同時に読み出しおよび書き込みが可能である。但し、読み出しおよび書き込みが可能な３２ビットのデータ列ＵＩＯの開始ビットの位置ｍと、終了ビットの位置ｎは、メモリブロック毎に異なっており、メモリブロックＭＢ０～ＭＢ７の全体では、２５６ビットのデータ列ＩＯ［２５５：０］となる。
【0038】
＜＜＜入出力回路＞＞＞
入出力回路ＩＯＣＫＴは、入力回路ＩＮＣＫＴと出力回路ＯＰＣＫＴとを備えている。入力回路ＩＮＣＫＴは、書き込み動作において用いられる回路であり、出力回路ＯＰＣＫＴは、読み出し動作と書き込み動作において用いられる回路である。
入出力回路ＩＯＣＫＴは、入力回路ＩＮＣＫＴと出力回路ＯＰＣＫＴとを備えている。入力回路ＩＮＣＫＴは、書き込み動作において用いられる回路であり、出力回路ＯＰＣＫＴは、読み出し動作と書き込み動作において用いられる回路である。
【0039】
入力回路ＩＮＣＫＴは、メモリブロックＭＢ０～ＭＢ７に一対一に対応した８個のブロック入力回路ＢＩＮＣＫＴを備え、出力回路ＯＰＣＫＴも、メモリブロックＭＢ０～ＭＢ７に一対一に対応した８個のブロック出力回路ＢＯＰＣＫＴを備えている。本明細書では、メモリブロックに一対一に対応したブロック入力回路ＢＩＮＣＫＴとブロック出力回路ＢＯＰＣＫＴとを合わせて、メモリブロックに対応したブロック入出力回路と称する。
【0040】
メモリブロックＭＢ０に対応したブロック出力回路ＢＯＰＣＫＴは、メモリブロックＭＢ０のビット幅（３２ビット）に相当する個数（３２個）の単位出力回路を備えている。読み出し動作のとき、３２個の単位出力回路は、対応するメモリブロックＭＢ０内の３２本のビット線における電圧を、３２ビットの読み出しデータとして、メモリコントローラＭＣＴＲに出力する。他のメモリブロックＭＢ１～ＭＢ７に対応したブロック出力回路ＢＯＰＣＫＴも同様であり、読み出し動作時には、対応するメモリブロックにおけるビット線の電圧を、読み出しデータとして、メモリコントローラＭＣＴＲへ出力する。読み出し動作時に、メモリブロックＭＢ０～ＭＢ７に対応した８個のブロック出力回路ＢＯＰＣＫＴからメモリコントローラＭＣＴＲへ出力される２５６ビット(３２ビット×８＝２５６ビット)のデータ列が、図１では、ＤＯ＿Ｄａｔａ［２５５：０］として示されている。
【0041】
メモリブロックＭＢ０～ＭＢ７に対応した８個のブロック入力回路ＢＩＮＣＫＴは、入力データバスＤＩ＿ＢＳ［３１：０］と、入力データ選択線ＤＩ＿ＳＬ［７：０］と、ブロック選択信号（ブロック選択線）ＢＬ＿ＳＬ［７：０］によって、メモリコントローラＭＣＴＲに接続されている。メモリコントローラＭＣＴＲは、メモリブロックＭＢ０～ＭＢ７に書き込むべき２５６ビットのデータ列ＩＯ［２５５：０］を、３２ビットのデータ列に分割して、時分割で、３２本の入力データバスＤＩ＿ＢＳ［３１：０］に供給する。また、メモリコントローラＭＣＴＲは、メモリブロックＭＢ０～ＭＢ７のうちの、いずれのメモリブロックに、分割した３２ビットのデータを供給するのかを指定する入力データ選択信号を入力データ選択線ＤＩ＿ＳＬ［７：０］に供給する。
【0042】
例えば、メモリブロックＭＢ０に対応したブロック入力回路ＢＩＮＣＫＴに３２ビットのデータ列を供給する場合、メモリコントローラＭＣＴＲは、メモリブロックＭＢ０を指定する入力データ選択線ＤＩ＿ＳＬ［０］に、例えばハイレベル（選択レベル）の入力データ選択信号を供給し、残りのメモリブロックＭＢ１～ＭＢ７を指定する入力データ選択線ＤＩ＿ＳＬ［１］～ＤＩ＿ＳＬ［７］に対して、ロウレベル（非選択レベル）の入力データ選択信号を供給する。入力データバスＤＩ＿ＢＳ［３１：０］は、メモリブロックＭＢ０～ＭＢ７に対応した８個のブロック入力回路ＢＩＮＣＫＴに共通となっているが、メモリブロックＭＢ０に対応するブロック入力回路ＢＩＮＣＫＴにのみ、ハイレベルの入力データ選択信号が供給されることにより、入力データバスＤＩ＿ＢＳ［３１：０］における３２ビットのデータ列は、メモリブロックＭＢ０にのみ取込まれることになる。
【0043】
他のメモリブロックＭＢ１～ＭＢ７に対応するブロック入力回路も、メモリブロックＭＢ０に対応するブロック入力回路と同様である。メモリコントローラＭＣＴＲは、メモリブロックＭＢ０に対応する３２ビットのデータ列を、入力データバスＤＩ＿ＢＳ［３１：０］に供給し、入力データ選択線ＤＩ＿ＳＬ［０］にハイレベルの入力データ線選択信号を供給した後、メモリブロックＭＢ１に対応する３２ビットのデータ列を、入力データバスＤＩ＿ＢＳ［３１：０］に供給し、入力データ選択線ＤＩ＿ＳＬ［１］にハイレベルの入力データ線選択信号を供給する。このとき、入力データ選択線ＤＩ＿ＳＬ［１］以外の入力データ選択線ＤＩ＿ＳＬ［０］およびＤＩ＿ＳＬ［７：２］には、ロウレベルの入力データ線選択信号を供給する。これにより、メモリブロックＭＢ１に対応する３２ビットのデータ列が、メモリブロックＭＢ１に対応するブロック入力回路にのみ取り込まれることになる。
【0044】
以降、メモリコントローラＭＣＴＲは、メモリブロックＭＢ２～ＭＢ７に対応する３２ビットのデータ列を、順次、入力データバスＤＩ＿ＢＳ［３１：０］に供給し、入力データ選択線ＤＩ＿ＳＬ［２］～ＤＩ＿ＳＬ［７］の順に、ハイレベルの入力データ線選択信号を供給する。これにより、２５６ビットのデータ列ＩＯ［２５５：０］が、メモリブロックＭＢ０～ＭＢ７に対応する８個のブロック入力回路ＢＩＮＣＫＴに取り込まれることになる。
【0045】
＜＜＜＜単位入力回路＞＞＞＞
ブロック入力回路ＢＩＮＣＫＴは、対応するメモリブロック内の１対のビット線およびソース線に対応する単位入力回路ＵＩＮを備えている。実施の形態１に係るメモリブロックは、３２ビット幅であるため、ブロック入力回路ＢＩＮＣＫＴは、３２個の単位入力回路を備えていることになる。図１には、メモリブロックＭＢ０に対応するブロック入力回路ＢＩＮＣＫＴが備える３２個の単位入力回路のうち、３個の単位入力回路ＵＩＮ［０］～ＵＩＮ［２］が例示されている。３２個の単位入力回路は、互いに同様の構成であるため、単位入力回路ＵＩＮ［０］を例にして説明する。
ブロック入力回路ＢＩＮＣＫＴは、対応するメモリブロック内の１対のビット線およびソース線に対応する単位入力回路ＵＩＮを備えている。実施の形態１に係るメモリブロックは、３２ビット幅であるため、ブロック入力回路ＢＩＮＣＫＴは、３２個の単位入力回路を備えていることになる。図１には、メモリブロックＭＢ０に対応するブロック入力回路ＢＩＮＣＫＴが備える３２個の単位入力回路のうち、３個の単位入力回路ＵＩＮ［０］～ＵＩＮ［２］が例示されている。３２個の単位入力回路は、互いに同様の構成であるため、単位入力回路ＵＩＮ［０］を例にして説明する。
【0046】
単位入力回路ＵＩＮ［０］は、フリップフロップ回路（以下、ＦＦ回路とも称する）ＦＦと、アンド回路（論理回路）ＡＬＧを備えている。ＦＦ回路ＦＦは、トリガ端子ＴＧ＿Ｔと入力端子ＩＮ＿Ｔと出力端子ＯＵ＿Ｔとを備えている。トリガ端子ＴＧ＿Ｔは、入力データ選択線ＤＩ＿ＳＬ［７：０］のうち、メモリブロックＭＢに対応する入力データ選択線ＤＩ＿ＳＬ［０］に接続され、入力端子ＩＮ＿Ｔは、入力データバスＤＩ＿ＢＳ［３１：０］のうちの１つの入力データバスＤＩ＿ＢＳ［０］に接続されている。アンド回路ＡＬＧは、２入力のアンド回路であり、一方の入力端子は、ＦＦ回路ＦＦの出力端子ＯＵ＿Ｔに接続され、他方の入力端子は、ブロック選択信号ＢＬ＿ＳＬ［７：０］のうち、メモリブロックＭＢ０に対応するブロック選択信号ＢＬ＿ＳＬ［０］に接続されている。
【0047】
単位入力回路ＵＩＮ［０］におけるＦＦ回路ＦＦは、トリガ端子ＴＧ＿Ｔに接続されている入力データ選択線ＤＩ＿ＳＬ［０］に、選択レベル(ハイレベル)の入力データ選択信号が供給されると、入力端子ＩＮ＿Ｔに接続されている入力データバスＤＩ＿ＢＳ［０］におけるデータ（論理値１または０）を取込んで、保持する。アンド回路ＡＬＧは、ブロック選択信号ＢＬ＿ＳＬ［０］に、メモリブロックＭＢ０の選択を指定する選択レベル（ハイレベル）が供給されると、ＦＦ回路ＦＦに保持されているデータ（１または０）を書き込むべき入力データ（データ列ＩＯ［２５５：０］のうちの１ビット：以下、書き込み有効信号とも称する）ＩＯ［０］として、対応するメモリブロックＭＢ０へ供給する。書き込み動作の場合、メモリブロックＭＢ０では、単位入力回路ＵＩＮ［０］に対応するビット線およびソース線の電圧が、ＦＦ回路ＦＦに保持されているデータに応じた値となり、書き換え等が行われることになる。
【0048】
メモリブロックＭＢ０に対応するブロック入力回路ＢＩＮＣＫＴに配置されている他の単位入力回路ＵＩＮ［１］～ＵＩＮ［３１］も、単位入力回路ＵＩＮ［０］と同様であるが、単位入力回路の入力端子ＩＮ＿Ｔが接続されている入力データバスＤＩ＿ＢＳ［３１：０］が異なっている。例えば、単位入力回路ＵＩＮ［１］においては、ＦＦ回路ＦＦの入力端子ＩＮ＿Ｔは、入力データバスＤＩ＿ＢＳ［１］に接続され、単位入力回路ＵＩＮ［２］においては、ＦＦ回路ＦＦの入力端子ＩＮ＿Ｔは、入力データバスＤＩ＿ＢＳ［２］に接続され、図示していない単位入力回路ＵＩＮ［３１］においては、ＦＦ回路ＦＦの入力端子ＩＮ＿Ｔは、入力データバスＤＩ＿ＢＳ［３１］に接続されている。
【0049】
これにより、入力データ選択線ＤＩ＿ＳＬ［０］に、選択レベルの入力データ選択信号が供給されると、メモリブロックＭＢ０に対応するブロック入力回路ＢＩＮＣＫＴ内の３２個の単位入力回路ＵＩＮ［０］～ＵＩＮ［３１］には、メモリコントローラＭＣＴＲからの供給される２５６ビットのデータ列ＩＯ［２５５：０］のうちの３２ビットのデータ列ＩＯ［３１：０］が保持されることになる。
【0050】
メモリブロックＭＢ１～ＭＢ７に対応するブロック入力回路ＢＩＮＣＫＴにおいても、メモリブロックＭＢ０に対応するブロック入力回路ＢＩＮＣＫＴと同様に、３２個の単位入力回路ＵＩＮ［０］～ＵＩＮ［３１］を備えている。メモリブロックＭＢ０に対する単位入力回路と、他のメモリブロックＭＢ１～ＭＢ７に対する単位入力回路との相違点は、ＦＦ回路ＦＦのトリガ端子ＴＧ＿Ｔに接続される入力データ選択線と、アンド回路ＡＬＧの他方の入力端子に接続されているメモリブロック選択線が異なることである。すなわち、メモリブロックＭＢ１～ＭＢ７に対するＦＦ回路ＦＦのトリガ端子ＴＧ＿Ｔには、入力データ選択線ＤＩ＿ＳＬ［１］～ＤＩ＿ＳＬ［７］が接続され、アンド回路ＡＬＧの他方の入力端子には、ブロック選択信号ＢＬ＿ＳＬ［１］～ＢＬ＿ＳＬ［７］が接続されている。
【0051】
これにより、メモリコントローラＭＣＴＲが、例えば入力データ選択線をＤＩ＿ＳＬ［０］からＤＩ＿ＳＬ［７］の順に、選択レベルにすることで、時分割で入力データバスＤＩ＿ＢＳ［３１：０］に供給されている２５６ビットのデータ列ＩＯ［２５５：０］が、メモリブロックＭＢ０～ＭＢ７に対応するブロック入力回路ＢＩＮＣＫＴ内の２５６個（３２個×８）の単位入力回路に保持されることになる。また、書き込み動作においては、メモリコントローラＭＣＴＲが、ブロック選択信号ＢＬ＿ＳＬ［７：０］を選択レベルに変化させることで、予め単位入力回路に保持されているデータ列を、対応するメモリブロックに供給して、書き換え等を行うことが可能となる。
【0052】
＜＜メモリコントローラ＞＞
次に、メモリコントローラＭＣＴＲを説明する。メモリコントローラＭＣＴＲは、プロセッサＣＰＵからの読み出し命令および書き込み命令に従って、メモリアレイＭＡＲＹに対して読み出し動作および書き込み動作を実施する。本明細書では、メモリコントローラＭＣＴＲによる書き込み動作を説明する。そのため、図１に示したメモリコントローラＭＣＴＲには、主に書き込み動作に係る回路ブロックのみが示されており、主に読み出しに係る回路ブロックは省略されている。
次に、メモリコントローラＭＣＴＲを説明する。メモリコントローラＭＣＴＲは、プロセッサＣＰＵからの読み出し命令および書き込み命令に従って、メモリアレイＭＡＲＹに対して読み出し動作および書き込み動作を実施する。本明細書では、メモリコントローラＭＣＴＲによる書き込み動作を説明する。そのため、図１に示したメモリコントローラＭＣＴＲには、主に書き込み動作に係る回路ブロックのみが示されており、主に読み出しに係る回路ブロックは省略されている。
【0053】
メモリコントローラＭＣＴＲは、ライトデータレジスタＷ＿ＤＲ、リードデータレジスタＲ＿ＤＲ、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲ、データインシーケンサーＤ＿ＩＳＱ、ライトセレクタＷ＿ＳＥＬ、ビット計算回路Ｂ＿ＣＡＬ，ルックアップテーブルＬＵＴおよびライトシーケンサーＷ＿ＳＱＲを備えている。書き込み動作の場合、プロセッサＣＰＵは、メモリコントローラＭＣＴＲに対して、書き込み命令と、書き込みアドレスと、書き込みデータ列とを供給する。ここでは、書き込みデータ列は、２５６ビットのデータ列Ｗ＿Ｄａｔａ［２５５：０］である。
【0054】
実施の形態１に係るメモリコントローラＭＣＴＲは、書き込み命令が供給された場合、プロセッサＣＰＵからの書き込みデータ列Ｗ＿Ｄａｔａ［２５６］を、ライトデータレジスタＷ＿ＤＲに書き込む。また、メモリコントローラＭＣＴＲは、プロセッサＣＰＵからの書き込みアドレスを読み出しアドレスとして、メモリアレイ回路ＭＡＲＹに供給し、読み出しアドレスで指定されたアドレスに保持されている２５６ビットのデータ列を読み出す読み出し動作を、メモリアレイ回路ＭＡＲＹに対して指示する。この指示により、メモリアレイ回路ＭＡＲＹは、読み出しアドレスで指定された２５６個のメモリセルに格納されているデータを読み出し、読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］として、出力回路ＯＰＣＫＴからメモリコントローラＭＣＴＲへ供給する。メモリコントローラＭＣＴＲでは、この読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］がリードデータレジスタＲ＿ＤＲに保持される。
【0055】
メモリコントローラＭＣＴＲは、リードデータレジスタＲ＿ＤＲとライトデータレジスタＷ＿ＤＲに格納されているデータ列を比較することで、データ列において書き換えるデータ部を特定することが可能である。
【0056】
実施の形態１に係るＭＲＡＭは、書き込み動作として、Ｐライト（Ｐ－Ｗｒｉｔｅ）モードとＡＰライト（ＡＰ－Ｗｒｉｔｅ）モードとを備えている。ここで、Ｐライトモードとは、書き込みアドレスによって指定されたメモリセルを論理値“０”に書き換えるモードを示し、ＡＰライトモードとは、書き込みアドレスによって指定されたメモリセルを論理値“１”に書き換えるモードを示している。例えば、Ｐライトモードでは、指定されたメモリセルの抵抗値を低い値に変化させ、ＡＰライトモードでは、指定されたメモリセルの抵抗値を高い値（Ｐライトモードで達成される抵抗値よりも高い値）に変化させるものである。
【0057】
メモリコントローラＭＣＴＲは、リードデータレジスタＲ＿ＤＲに格納されている読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］とライトデータレジスタＷ＿ＤＲに格納されている書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］とを演算することで、Ｐライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａとを生成する。メモリコントローラＭＣＴＲは、生成したＰライト用データ列ＰＷ－Ｄａｔａ／ＡＰライト用データ列ＡＰＷ－Ｄａｔａを、２５６ビットのＰ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納する。
【0058】
＜＜＜Ｐライト用データ列とＡＰライト用データ列の生成＞＞
次に、Ｐライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａの生成方法を、図面を用いて説明しておく。図２は、実施の形態１に係るメモリコントローラによるＰライト用データ列およびＡＰライト用データ列の生成を説明するための図である。ここで、図２（Ａ）は、Ｐライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａの生成において用いられる式を示しており、図２（Ｂ）は、生成したＰライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａの一例を示している。
次に、Ｐライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａの生成方法を、図面を用いて説明しておく。図２は、実施の形態１に係るメモリコントローラによるＰライト用データ列およびＡＰライト用データ列の生成を説明するための図である。ここで、図２（Ａ）は、Ｐライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａの生成において用いられる式を示しており、図２（Ｂ）は、生成したＰライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａの一例を示している。
【0059】
Ｐライト用データ列ＰＷ－Ｄａｔａは、図２（Ａ）に示した式（１）によって生成され、ＡＰライト用データ列ＡＰＷ－Ｄａｔａは、図２（Ａ）に示した式（２）によって生成される。式（１）および式（２）に示した符号“～”は、ビット毎の論理反転を示しており、符号“＆”は、ビット毎の論理積を示している。
【0060】
式（１）を例にして述べると、“（～Ｗ＿Ｄａｔａ［２５５：０］）”は、２５６ビットの書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］のそれぞれのビットを反転することを示し、ビット毎に反転した書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］の各ビットと、読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］の各ビットとの間で論理積演算を実施することで、２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａが生成されることを、式（１）は示している。式（２）は、書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］のそれぞれのビットと、ビット毎に反転した読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］の各ビットとの間で論理積演算を実施することで、２５６ビットのＡＰライト用データ列ＡＰＷ－Ｄａｔａが生成されることを示している。
【0061】
図２（Ａ）に示した式（３）および（４）は、前提で示したように、書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］が、“０１１００１０１０００・・・”で、読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］が、“０００１０１０１１００・・・”とした場合のＰライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａを示している。
【0062】
図２（Ｂ）の表には、書き込みデータ列Ｗ＿Ｄａｔａおよび読み出しデータ列ＤＯ＿Ｄａｔａのうちの特に下位４ビットを明示して、より具体的な一例が示されている。すなわち、書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］の下位４ビットが、“０１０１”で、読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］の下位４ビットが、“００１１”の場合が示されている。この場合、Ｐライト用データ列ＰＷ－Ｄａｔａの下位４ビットは、式（１）に従って、“００１０”と算出され、ＡＰライト用データ列ＡＰＷ－Ｄａｔａの下位４ビットは、式（２）に従って、“０１００”と算出される。
【0063】
算出されたＰライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａは、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納される。特に制限されないが、実施の形態１に係るメモリコントローラＭＣＴＲは、先にＰライト用データ列ＰＷ－Ｄａｔａを生成し、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納する。その後、メモリコントローラＭＣＴＲは、ＡＰライト用データ列ＡＰＷ－Ｄａｔａを生成し、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納する。
【0064】
図２（Ｂ）から理解されるように、読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］と書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］とにおいて、同じビット位置で、論理値が異なる場合、すなわち書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］の書き込み動作において、書き換え動作が行われるビット位置では、Ｐライト用データ列ＰＷ－ＤａｔａまたはＡＰライト用データ列ＡＰＷ－Ｄａｔａにおいて、そのビット位置における論理値は“１”となり、書き換え動作が行われないビット位置では、論理値は“０”となる。Ｐライト用データ列ＰＷ－ＤａｔａおよびＡＰライト用データ列ＡＰＷ－Ｄａｔａは、書き換え対象であることを示す論理値“１”と、書き換え対象でないことを示す論理値“０”とが混在したデータ列となる。同様に、プロセッサＣＰＵから供給される書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］も、書き換え対象のビット（反転データ）と、書き換え対象でないビット（非反転データ）とが混在したデータ列と見なすことができる。
【0065】
図１に戻って、説明を続ける。
【0066】
＜＜＜＜Ｐライト用データの書き込み＞＞＞＞
Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納されたＰライト用データ列ＰＷ－Ｄａｔａは、ライトセレクタＷ＿ＳＥＬとビット計算回路Ｂ＿ＣＡＬとに供給される。
Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納されたＰライト用データ列ＰＷ－Ｄａｔａは、ライトセレクタＷ＿ＳＥＬとビット計算回路Ｂ＿ＣＡＬとに供給される。
【0067】
ライトセレクタＷ＿ＳＥＬは、データインシーケンサーＤ＿ＩＳＱによって制御される。すなわち、データインシーケンサーＤ＿ＩＳＱは、ライトセレクタＷ＿ＳＥＬに対して、供給された２５６ビットのデータ列を、最下位ビットから最上位ビットに向けて３２ビット単位で分割し、分割により得られた８個の３２ビットのデータ列を、時分割で、入力データバスＤＩ＿ＢＳ［３１：０］へ出力するように制御する。また、データインシーケンサーＤ＿ＩＳＱは、時分割で３２ビットのデータ列を出力する際に、ライトセレクタＷ＿ＳＥＬが、入力データ選択線ＤＩ＿ＳＬ［０］からＤＩ＿ＳＬ［７］に順次選択レベルを出力するように制御する。
【0068】
これにより、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲからライトセレクタＷ＿ＳＥＬに供給された２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａは、３２ビット毎に分割され、メモリブロックＭＢ０に対応するブロック入力回路ＢＩＮＣＫＴ内の３２個のＦＦ回路ＦＦからメモリブロックＭＢ７に対応するブロック入力回路ＢＩＮＣＫＴ内の３２個のＦＦ回路ＦＦに向けて、順次供給され、順次格納される。すなわち、２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａが、データ列ＩＯ［２５５：０］として、メモリブロックＭＢ０～ＭＢ７に対応する８個のブロック入力回路ＢＩＮＣＫＴに取り込まれることになる。
【0069】
ビット計算回路Ｂ＿ＣＡＬは、後で詳しく説明するが、供給されたＰライト用データ列ＰＷ－Ｄａｔａに含まれる書き換え対象であることを示す論理値“１”の個数を計数する。ビット計算回路Ｂ＿ＣＡＬは、計数結果に基づいて、同時に書き込むメモリブロックを指定するブロック選択信号と、書き込む順番を生成する。ビット計算回路Ｂ＿ＣＡＬで生成されたブロック選択信号と書き込む順番は、ルックアップテーブルＬＵＴに供給され、格納される。
【0070】
ライトシーケンサーＷ＿ＳＱＲは、ビット計算回路Ｂ＿ＣＡＬからの指示に従って、書き込む順番を示すサイクル信号を、ルックアップテーブルＬＵＴに出力する。また、ライトシーケンサーＷ＿ＳＱＲは、ＰライトモードであるかＡＰライトモードであるかを示すモード信号ＰＷ／ＡＰＷ－Ｍｏｄｅと、プロセッサＣＰＵからの書き込みアドレスに基づいたアドレスと、書き込みを指示する書き込み命令Ｐ／ＡＰ－ＷｒｉｔｅとをメモリアレイＭＡＲＹに供給する。
【0071】
ルックアップテーブルＬＵＴは、予め格納されているブロック選択信号と書き込む順番から、ライトシーケンサーＷ＿ＳＱＲから供給されたサイクル信号によって特定される書き込む順番に対応するブロック選択信号を選択し、選択されたブロック選択信号を選択レベルにする。これにより、図２４（Ｃ）に示したように、例えば同時に２個以上のブロック選択信号が選択レベルとなり、メモリブロック間の境界を越えて、２個以上のメモリブロックに対して同時に書き込みを行うことが可能となる。
【0072】
＜＜＜＜ＡＰライト用データの書き込み＞＞＞＞
メモリコントローラＭＣＴＲは、Ｐライト用データ列ＰＷ－Ｄａｔａを、メモリアレイＭＡＲＹに書き込んだ後、リードデータレジスタＲ＿ＤＲに格納されている読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］とライトデータレジスタＷ＿ＤＲに格納されている書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］とを演算することで、ＡＰライト用データ列ＡＰＷ－Ｄａｔａを生成し、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納する。Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納された２５６ビットのＡＰライト用データ列ＡＰＷ－Ｄａｔａは、Ｐライト用データ列Ｐ－Ｄａｔａと同様に、データインシーケンサーＤ＿ＩＳＱおよびライトセレクタＷ＿ＳＥＬによって、３２ビット単位に、メモリブロックＭＢ０～ＭＢ７に対応するブロック入力回路ＢＩＮＣＫＴに供給され、格納される。また、２５６ビットのＡＰライト用データ列ＡＰＷ－Ｄａｔａは、Ｐライト用データ列ＰＷ－Ｄａｔａと同様に、ビット計算回路Ｂ＿ＣＡＬにおいて、書き換え対象である論理値“１”の個数が計数される。ビット計算回路Ｂ＿ＣＡＬは、この計数結果に基づいて、同時に書き込むメモリブロックを指定するブロック選択信号と、書き込む順番を生成し、ルックアップテーブルＬＵＴに供給して、格納する。
メモリコントローラＭＣＴＲは、Ｐライト用データ列ＰＷ－Ｄａｔａを、メモリアレイＭＡＲＹに書き込んだ後、リードデータレジスタＲ＿ＤＲに格納されている読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］とライトデータレジスタＷ＿ＤＲに格納されている書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］とを演算することで、ＡＰライト用データ列ＡＰＷ－Ｄａｔａを生成し、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納する。Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納された２５６ビットのＡＰライト用データ列ＡＰＷ－Ｄａｔａは、Ｐライト用データ列Ｐ－Ｄａｔａと同様に、データインシーケンサーＤ＿ＩＳＱおよびライトセレクタＷ＿ＳＥＬによって、３２ビット単位に、メモリブロックＭＢ０～ＭＢ７に対応するブロック入力回路ＢＩＮＣＫＴに供給され、格納される。また、２５６ビットのＡＰライト用データ列ＡＰＷ－Ｄａｔａは、Ｐライト用データ列ＰＷ－Ｄａｔａと同様に、ビット計算回路Ｂ＿ＣＡＬにおいて、書き換え対象である論理値“１”の個数が計数される。ビット計算回路Ｂ＿ＣＡＬは、この計数結果に基づいて、同時に書き込むメモリブロックを指定するブロック選択信号と、書き込む順番を生成し、ルックアップテーブルＬＵＴに供給して、格納する。
【0073】
その後、ビット計算回路Ｂ＿ＣＡＬは、ビット計算回路Ｂ＿ＣＡＬからの指示に従って、書き込む順番を示すサイクル信号を、ルックアップテーブルＬＵＴに出力する。また、ライトシーケンサーＷ＿ＳＱＲは、ＡＰライトモードであることを示すモード信号ＰＷ／ＡＰＷ－Ｍｏｄｅと、プロセッサＣＰＵからの書き込みアドレスに基づいたＰ／ＡＰ用のライトアドレスと、書き込み命令Ｐ／ＡＰ－ＷｒｉｔｅとをメモリアレイＭＡＲＹに供給する。
【0074】
ルックアップテーブルＬＵＴは、予め格納されているブロック選択信号と書き込む順番から、ライトシーケンサーＷ＿ＳＱＲから供給されたサイクル信号によって特定される書き込む順番に対応するブロック選択信号を選択し、選択されたブロック選択信号を選択レベルにする。これにより、図２４（Ｃ）に示したように、例えば同時に２個以上のブロック選択信号が選択レベルとなり、ＡＰライト用データ列ＡＰＷ－Ｄａｔａについても、メモリブロック間の境界を越えて、２個以上のメモリブロックに対して同時に書き込みを実施することが可能となる。
【0075】
＜＜＜ビット計算回路＞＞＞
次に、実施の形態1に係るビット計算回路を説明する。ビット計算回路Ｂ＿ＣＡＬは、ポップカウンタ回路ＰＰ＿ＣＮＴと、ポップカウンタ回路ＰＰ＿ＣＮＴによる計数結果を基に判定を行う判定回路ＤＪ＿ＣＫＴとを備えている。
次に、実施の形態1に係るビット計算回路を説明する。ビット計算回路Ｂ＿ＣＡＬは、ポップカウンタ回路ＰＰ＿ＣＮＴと、ポップカウンタ回路ＰＰ＿ＣＮＴによる計数結果を基に判定を行う判定回路ＤＪ＿ＣＫＴとを備えている。
【0076】
同時に書き換えを行うメモリセルの個数は、昇圧回路の電流供給能力等によって、所定個数（実施の形態１では、３２個）に制限される。
【0077】
ビット計算回路Ｂ＿ＣＡＬは、Ｐライトモードでは、Ｐライト用データ列ＰＷ－Ｄａｔａに含まれる論理値“１”（書き換え対象であることを示す論理値）を計数し、所定個数以下となるように、同時に選択レベルにするブロック選択信号を定める。これを行うためには、ビット計算回路Ｂ＿ＣＡＬにおいて、Ｐライト用データ列ＰＷ－Ｄａｔａを構成する２５６ビットの論理値を、例えばクロックカウンタ回路で逐次調べることが必要となる。これは、２５６ビットに相当するクロック数（サイクル数）だけ、クロックカウンタ回路を動作させることが必要となることを意味し、計数時間が長くなる。さらに、ビット計算回路Ｂ＿ＣＡＬは、ＡＰライト用データ列ＡＰＷ－Ｄａｔａについても同様に、論理値“１”を計数するため、さらに計数時間が長くなることになる。
【0078】
そこで、実施の形態１に係るビット計算回路Ｂ＿ＣＡＬでは、ポップカウンタ回路ＰＰ＿ＣＮＴによって、Ｐライト用データ列ＰＷ－ＤａｔａおよびＡＰライト用データ列ＡＰＷ－Ｄａｔａに含まれる論理値“１”が計数される。ポップカウンタ回路ＰＰ＿ＣＮＴの一例を、図面を用いて説明する。図３は、実施の形態１に係るポップカウンタ回路を説明するための図である。
【0079】
＜＜＜＜ポップカウンタ回路＞＞＞＞
実施の形態1に係るポップカウンタ回路ＰＰ＿ＣＮＴは、３２ビットのデータ列が入力されるデコード回路によって構成されている。このデコード回路は、入力をビットシフトさせながら、互いに隣り合うビット間を足すように動作する。図３には、デコード回路を実現するための論理式（式（５）～式（９））が示されている。図３では、デコード回路に入力される３２ビットのデータ列として、２５６ビットのデータ列（例えばＰライト用データ列ＰＷ－Ｄａｔａ）のうち、最下位側の３２ビットのデータ列Ｄａｔａ［３１：０］が例示されている。式（５）は、入力されたデータ列Ｄａｔａにおいて、１個隣の“１”を足すことを示している。同様に、式（６）は、２個隣の“１”を足すことを示し、式（７）、式（８）および（９）は、４個隣の“１”、８個隣の“１”、１６個隣の“１”を足すことを示している。これにより、入力された３２ビットのデータ列Ｄａｔａ［３１：０］に含まれる論理値“１”の個数が、デコード回路から出力される。式（５）～式（９）は、同時実行することが可能であるため、１クロック（１サイクル）で、３２ビットのデータ列Ｄａｔａ［３１：０］に含まれる論理値“１”の個数を計数することが可能である。
実施の形態1に係るポップカウンタ回路ＰＰ＿ＣＮＴは、３２ビットのデータ列が入力されるデコード回路によって構成されている。このデコード回路は、入力をビットシフトさせながら、互いに隣り合うビット間を足すように動作する。図３には、デコード回路を実現するための論理式（式（５）～式（９））が示されている。図３では、デコード回路に入力される３２ビットのデータ列として、２５６ビットのデータ列（例えばＰライト用データ列ＰＷ－Ｄａｔａ）のうち、最下位側の３２ビットのデータ列Ｄａｔａ［３１：０］が例示されている。式（５）は、入力されたデータ列Ｄａｔａにおいて、１個隣の“１”を足すことを示している。同様に、式（６）は、２個隣の“１”を足すことを示し、式（７）、式（８）および（９）は、４個隣の“１”、８個隣の“１”、１６個隣の“１”を足すことを示している。これにより、入力された３２ビットのデータ列Ｄａｔａ［３１：０］に含まれる論理値“１”の個数が、デコード回路から出力される。式（５）～式（９）は、同時実行することが可能であるため、１クロック（１サイクル）で、３２ビットのデータ列Ｄａｔａ［３１：０］に含まれる論理値“１”の個数を計数することが可能である。
【0080】
メモリコントローラＭＣＴＲは、２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａを３２ビット毎に、８個に分割し、順次、ポップカウンタ回路ＰＰ＿ＣＮＴに供給することで、８サイクルで、Ｐライト用データ列ＰＷ－Ｄａｔａに含まれる論理値“１”の個数を計数することが可能である。同様に、２５６ビットのＡＰライト用データ列ＡＰＷ－Ｄａｔａについても、８サイクルで、ＡＰライト用データ列ＡＰＷ－Ｄａｔａに含まれる論理値“１”の個数を計数することが可能である。
【0081】
＜＜＜＜判定回路＞＞＞＞
判定回路ＤＪ＿ＣＫＴは、ポップカウンタ回路ＰＰ＿ＣＮＴの計数結果に基づいて、２５６ビットのデータ列（Ｐライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａ）を書き込むのに際して、同時に書き込み動作を行うことが可能なメモリブロックを特定する。また、判定回路ＤＪ＿ＣＫＴは、計数結果に基づいて、２５６ビットのデータ列を書き込むのに際して、複数サイクルで行う場合の書き込む順番を特定する。
判定回路ＤＪ＿ＣＫＴは、ポップカウンタ回路ＰＰ＿ＣＮＴの計数結果に基づいて、２５６ビットのデータ列（Ｐライト用データ列ＰＷ－ＤａｔａとＡＰライト用データ列ＡＰＷ－Ｄａｔａ）を書き込むのに際して、同時に書き込み動作を行うことが可能なメモリブロックを特定する。また、判定回路ＤＪ＿ＣＫＴは、計数結果に基づいて、２５６ビットのデータ列を書き込むのに際して、複数サイクルで行う場合の書き込む順番を特定する。
【0082】
【0083】
図４には、ポップカウンタ回路ＰＰ＿ＣＮＴの計数結果の表が示されている。前記したように、メモリコントローラＭＣＴＲは、２５６ビットのデータ列Ｄａｔａ［２５５：０］を、３２ビット毎に分割して、順次、ポップカウンタ回路ＰＰ＿ＣＮＴに供給する。ここでは、データ列として、Ｐライト用データ列ＰＷ－Ｄａｔａ［２５５：０］を例にして説明する。３２ビット毎に分割して、ポップカウンタ回路ＰＰ＿ＣＮＴに供給されるため、ポップカウンタ回路ＰＰ＿ＣＮＴは、３２ビットのＰライト用データ列ＰＷ－Ｄａｔａ［３１：０］～ＰＷ－Ｄａｔａ［２５５：２２４］（図４では、Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］と表示）に含まれる論理値“１”の個数を、Ｐ０～Ｐ７として出力する。例えば、符号Ｐ０は、最下位ビット側の３２ビットのＰライト用データ列ＰＷ－Ｄａｔａ［３１：０］に含まれる論理値“１”の個数を示し、符号Ｐ７は、最上位側の３２ビットのＰライト用データ列ＰＷ－Ｄａｔａ［２５５：２２４］に含まれる論理値“１”の個数を示している。
【0084】
図４に示した計数結果である個数Ｐ０～Ｐ７を基にして、判定回路ＤＪ＿ＣＫＴは、図５に示した条件式に基づいて判定を行う。すなわち、判定回路は、個数Ｐ０～Ｐ７を用いて、条件Ｃｏｎｄ１～２３のそれぞれの条件式の演算を実行し、それぞれの条件式が成立（Ｔｒｕｅ＝論理値“１”）したか不成立（Ｆａｉｌ＝論理値“０”）かを判定する。条件Ｃｏｎｄ１～２３において、条件式に示されている符号“＋”は、個数の加算を意味し、符号“＜＝”は、符号の右辺の値が、左辺の値以上の場合、成立であることを示し、それ以外の場合は不成立であることを示している。また、条件Ｃｏｎｄ１～２３において、符号“＆＆”は、左辺の（）内の論理値と右辺の（）内の論理値との積を示している。すなわち、符号“＆＆”は、左辺の（）内と右辺の（）内の条件がそれぞれ成立する場合、成立（論理値“１”）となり、それ以外の場合は不成立となる。
【0085】
図５に示した条件Ｃｏｎｄ１～２３のうちの一例を説明すると、次の通りである。例えば条件Ｃｏｎｄ１では、個数Ｐ０～Ｐ７の和の合計が、３２以下であれば、条件１は成立となり、３２を超える場合、条件１は不成立と判定される。また、条件Ｃｏｎｄ３では、個数Ｐ０とＰ１との和が、３２以下で、かつ個数Ｐ２とＰ３との和が３２以下の場合、成立となり。それ以外の場合には不成立と判定される。さらに、条件Ｃｏｎｄ１２では、条件１～（図５では、符号～）１１の全てが不成立の場合に、成立となり、それ以外の場合には不成立と判定される。さらに、条件Ｃｏｎｄ２３では、条件１および条件１３～（図５では、符号～）２２が不成立の場合に、成立となり、それ以外の場合には不成立と判定される。
【0086】
判定回路ＤＪ＿ＣＫＴは、条件Ｃｏｎｄ１～Ｃｏｎｄ２３の条件式の演算を実行し、条件Ｃｏｎｄ１～２３のそれぞれについて、成立および不成立の判定を行う。
【0087】
判定回路ＤＪ＿ＣＫＴは、条件Ｃｏｎｄ１～２３のそれぞれの成立および不成立の判定結果と、図６に示す表とに基づいて、次に述べるように、書き込むメモリブロックの順番を決定する。
【0088】
＜＜＜＜書き込み順番＞＞＞＞
判定回路ＤＪ＿ＣＫＴは、まず、条件Ｃｏｎｄ１が成立しているか不成立かを否かを判定する。条件Ｃｏｎｄ１が成立している場合、条件Ｃｏｎｄ１で書き込み動作を行う。これに対して、条件Ｃｏｎｄ１が不成立の場合、実施の形態１に係る判定回路ＤＪ＿ＣＫＴは、８個のメモリブロックＭＢ０～ＭＢ７に対応するデータ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］を２つ領域（データ列Ｄａｔａ［３１：０］～Ｄａｔａ［１２７：９６］とＤａｔａ［１５９：１２８］～Ｄａｔａ［２５５：２２４］）に分けて、領域毎に、書き込むメモリブロックの順番を決定する。
判定回路ＤＪ＿ＣＫＴは、まず、条件Ｃｏｎｄ１が成立しているか不成立かを否かを判定する。条件Ｃｏｎｄ１が成立している場合、条件Ｃｏｎｄ１で書き込み動作を行う。これに対して、条件Ｃｏｎｄ１が不成立の場合、実施の形態１に係る判定回路ＤＪ＿ＣＫＴは、８個のメモリブロックＭＢ０～ＭＢ７に対応するデータ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］を２つ領域（データ列Ｄａｔａ［３１：０］～Ｄａｔａ［１２７：９６］とＤａｔａ［１５９：１２８］～Ｄａｔａ［２５５：２２４］）に分けて、領域毎に、書き込むメモリブロックの順番を決定する。
【0089】
条件Ｃｏｎｄ２～１２は、図４および図５から理解されるように、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］のうちデータ列Ｄａｔａ［３１：０］～Ｄａｔａ［１２７：９６］に関する条件であり、条件Ｃｏｎｄ１３～２３は、データ列Ｄａｔａ［１５９：１２８］～Ｄａｔａ［２５５：２２４］に関する条件である。そのため、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［１２７：９６］に対する書き込みの順番は、条件Ｃｏｎｄ２～１２によって特定され、データ列Ｄａｔａ［１５９：１２８］～Ｄａｔａ［２５５：２２４］に対する書き込みの順番は、条件Ｃｏｎｄ３～２３によって特定される。
【0090】
実施の形態１においては、条件Ｃｏｎｄ２～１２において、複数の条件が成立している場合、成立している条件のうち最も番号の小さい条件で、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［１２７：９６］の書き込み順番が特定される。同様に、条件Ｃｏｎｄ１３～２３において、複数の条件が成立している場合、成立している条件のうち最も番号の小さい条件で、データ列Ｄａｔａ［１５９：１２８］～Ｄａｔａ［２５５：２２４］の書き込み順番が特定される。
【0091】
図６は、条件Ｃｏｎｄ１～２３と、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］と、書き込み順番Ａ～Ｈとの関係を示す表である。表の横軸は、条件Ｃｏｎｄ１～２３であり、縦軸は、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］である。横軸の条件と、縦軸のデータ列との交差部に、書き込み順番が設定されている。
【0092】
前記したように、条件Ｃｏｎｄ２～１２が、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［１２７：９６］の書き込み順番を特定するものであるため、図６の表に示されているように、条件Ｃｏｎｄ２～１２に係る書き込みの順番Ａ～Ｄは、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［１２７：９６］との交差部に設定されている。同様に、条件Ｃｏｎｄ１３～２３が、データ列Ｄａｔａ［１５９：１２８］～Ｄａｔａ［２５５：２２４］の書き込み順番を特定するものであるため、図６の表に示されているように、条件Ｃｏｎｄ１３～２３に係る書き込みの順番Ｅ～Ｈは、データ列Ｄａｔａ［１５９：１２８］～Ｄａｔａ［２５５：２２４］との交差部に設定されている。
【0093】
一方、条件Ｃｏｎｄ１は、８個のデータ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］に関係しているため、条件Ｃｏｎｄ１とデータ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］のそれぞれとの交差部には、書き込み順番Ａが設定されている。
【0094】
書き込み動作は、書き込み順番ＡからＢ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの順に実行される。書き込み順番Ａ～Ｈの全てが実行される場合には、書き込み順番Ａが最も早く実行され、書き込み順番Ｈが最も遅く実行されることになる。判定回路ＤＪ＿ＣＫＴは、この図６の表を参照して、書き込む順番を特定する。同じ書き込み順番（例えば、書き込み順番Ａ）が設定されている複数のデータ列は、同時に書き込み動作が実行される。
【0095】
＜＜＜＜判定回路の判定例＞＞＞＞
判定回路ＤＪ＿ＣＫＴは、横軸に示した条件Ｃｏｎｄ１～２３において、条件Ｃｏｎｄ１が成立した場合、この条件Ｃｏｎｄ１の列を選択する。条件Ｃｏｎｄ１の列は、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］と交差しているため、判定回路ＤＪ＿ＣＫＴは、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］に対応するメモリブロックＭＢ０～ＭＢ７を指定するブロック選択信号と、書き込む順番を生成し、ルックアップテーブルＬＵＴに格納する。
判定回路ＤＪ＿ＣＫＴは、横軸に示した条件Ｃｏｎｄ１～２３において、条件Ｃｏｎｄ１が成立した場合、この条件Ｃｏｎｄ１の列を選択する。条件Ｃｏｎｄ１の列は、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］と交差しているため、判定回路ＤＪ＿ＣＫＴは、データ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］に対応するメモリブロックＭＢ０～ＭＢ７を指定するブロック選択信号と、書き込む順番を生成し、ルックアップテーブルＬＵＴに格納する。
【0096】
これに対して、条件Ｃｏｎｄ１が不成立で、条件Ｃｏｎｄ２～１２のうちの複数の条件（例えば、条件Ｃｏｎｄ２～５）と、条件Ｃｏｎｄ１３～２３のうちの複数の条件（例えば、条件Ｃｏｎｄ１３～１８）が成立した場合、判定回路ＤＪ＿ＣＫＴは、成立した条件Ｃｏｎｄ２～５のうちで最も番号の小さい条件Ｃｏｎｄ２と、成立した条件Ｃｏｎｄ１３～１８のうちで最も番号の小さい条件Ｃｏｎｄ１３とを選択する。
【0097】
条件Ｃｏｎｄ２とＣｏｎｄ１３を選択すると、判定回路ＤＪ＿ＣＫＴは、図６の表において、条件Ｃｏｎｄ２の列を選択し、この条件Ｃｏｎｄ２と交差するデータ列Ｄａｔａ［３１：０］～Ｄａｔａ［１２７：９６］に対応するメモリブロックＭＢ０～ＭＢ３を指定するブロック選択信号と、書き込む順番Ａを生成し、ルックアップテーブルＬＵＴに格納する。また、判定回路ＤＪ＿ＣＫＴは、図６の表において、条件Ｃｏｎｄ１３の列を選択し、この条件Ｃｏｎｄ１３と交差するデータ列Ｄａｔａ［１５９：１２８］～Ｄａｔａ［２５５：２２４］に対応するメモリブロックＭＢ４～ＭＢ７を指定するブロック選択信号と、書き込む順番Ｅを生成し、ルックアップテーブルＬＵＴに格納する。
【0098】
さらに、条件Ｃｏｎｄ１が不成立で、条件Ｃｏｎｄ２～１２のうちの複数の条件（例えば、条件Ｃｏｎｄ３～５）と、条件Ｃｏｎｄ１３～２３のうちの複数の条件（例えば、条件Ｃｏｎｄ１４～１８）が成立した場合、判定回路ＤＪ＿ＣＫＴは、成立した条件Ｃｏｎｄ３～５のうちで最も番号の小さい条件Ｃｏｎｄ３と、成立した条件Ｃｏｎｄ１４～１８のうちで最も番号の小さい条件Ｃｏｎｄ１４とを選択する。
【0099】
条件Ｃｏｎｄ３とＣｏｎｄ１４を選択すると、判定回路ＤＪ＿ＣＫＴは、図６の表において、条件Ｃｏｎｄ３の列を選択し、この条件Ｃｏｎｄ３と交差するデータ列Ｄａｔａ［３１：０］とＤａｔａ［６３：３２］に対応するメモリブロックＭＢ０とＭＢ１を指定するブロック選択信号と、書き込む順番Ａを生成し、さらに条件Ｃｏｎｄ３と交差するデータ列Ｄａｔａ［９５：６４］とＤａｔａ［１２７：９６］に対応するメモリブロックＭＢ２とＭＢ３を指定するブロック選択信号と、書き込む順番Ｂを生成し、ルックアップテーブルＬＵＴに格納する。また、判定回路ＤＪ＿ＣＫＴは、図６の表において、条件Ｃｏｎｄ１３の列を選択し、この条件Ｃｏｎｄ１３と交差するデータ列Ｄａｔａ［１５９：１２８］とＤａｔａ［１９１：１６０］に対応するメモリブロックＭＢ４とＭＢ５を指定するブロック選択信号と、書き込む順番Ｅを生成し、さらに条件Ｃｏｎｄ１４と交差するデータ列Ｄａｔａ［２２３：１９２］とＤａｔａ［２５５：２２４］に対応するメモリブロックＭＢ６とＭＢ７を指定するブロック選択信号と、書き込む順番Ｆを生成し、ルックアップテーブルＬＵＴに格納する。
【0100】
実施の形態１に係るビット計算回路Ｂ＿ＣＡＬは、ポップカウンタ回路ＰＰ＿ＣＮＴによる８サイクルの演算（図４のＰ０～Ｐ７）と、判定回路ＤＪ＿ＣＫＴによる２１サイクルの演算（図５の条件Ｃｏｎｄ１～１１、Ｃｏｎｄ１３～２２）との合計２９サイクルの演算で、書き込むメモリブロックを指定するブロック選択信号と書き込む順番を生成することが可能である。なお、図５に示した条件Ｃｏｎｄ１２と２３は、演算を行う必要が無いため、演算のサイクル数から除外している。
【0101】
＜＜＜＜判定回路からルックアップテーブルへ格納するデータ＞＞＞＞
図７および図８は、実施の形態１に係るビット演算回路からルックアップテーブルへ出力されるデータを説明するための図である。図７には、条件Ｃｏｎｄ１～１２と、それに対応するデータとが示されており、図８には、条件Ｃｏｎｄ１３～２３と、それに対応するデータとが示されている。
図７および図８は、実施の形態１に係るビット演算回路からルックアップテーブルへ出力されるデータを説明するための図である。図７には、条件Ｃｏｎｄ１～１２と、それに対応するデータとが示されており、図８には、条件Ｃｏｎｄ１３～２３と、それに対応するデータとが示されている。
【0102】
条件に対応するデータは、１個から４個の８ビット（８‘ｂ）のデータで構成されている。条件Ｃｏｎｄ１～１２に対応するデータにおいて、符号“＝”の左辺に記載している符号“Ｌ（０）”～“Ｌ（３）”は、サイクルを示している。すなわち、符号“Ｌ（０）”から符号“Ｌ（３）”は、符号“＝”の右辺に記載したものを実行するサイクルを示しており、サイクルＬ（０）からＬ（３）の順に実行される。また、条件Ｃｏｎｄ２～１２に対応するデータに記載されている符号“ｃｙｃ＝”は、サイクル数を示している。符号Ｌ（０）～Ｌ（３）の個数がサイクル数である。例えば、対応する式が、Ｌ（０）のみであれば、サイクル数ｃｙｃ＝１であり、対応する式が、Ｌ（０）～（２）であれば、サイクル数ｃｙｃ＝３である。なお、条件Ｃｏｎｄ１には、後で述べる条件１３～２３との組み合わせが生じないため、サイクル数ｃｙｃの記載はなく、サイクル数ｃｙｃ＝１である。
【0103】
また、符号“＝”の右辺に記載している符号“８‘ｂ”以降の符号“ｘｘｘｘｘｘｘｘ”は、メモリブロックＭＢ～ＭＢ７を指定するブロック番号（ブロック選択信号ＢＬ＿ＳＬ［７：０］）である。すなわち、８ビットの符号“ｘｘｘｘｘｘｘｘ”のそれぞれが、メモリブロックＭＢ０～ＭＢ７のそれぞれに対応している。例えば、メモリブロックＭＢ０は、最下位ビットが論理値“１”で示され、“１０００００００”となり、メモリブロックＭＢ７は、最上位ビットの論理値“１”で示され、“０００００００１”となる。同時に複数のメモリブロックを示す場合には、そのメモリブロックに対応している論理値が“１”となる。
【0104】
条件Ｃｏｎｄ１３～２３に対応する式も、条件Ｃｏｎｄ１～１２に対応する式と同様である。相違点は、符号“＝”の左辺に記載しているサイクルを示す符号が、“Ｌ（０＋ｃｙｃ）”～“Ｌ（３＋ｃｙｃ）”となっていることである。ここで、ｃｙｃには、図７に示した符号“ｃｙｃ”のサイクル数が代入される。例えば、条件Ｃｏｎｄ１３に対応するデータにおいて、符号“＝”の左辺に記載しているサイクルは、図７に示したサイクル数ｃｙｃ＝に１サイクルを示すサイクルＬ（０）を加算した値となる。
【0105】
次に、前記の＜＜＜＜判定回路の判定例＞＞＞＞で述べた３つの例を基にして、ビット演算回路からルックアップテーブルへ出力されるデータの例を説明する。
【0106】
先ず、条件Ｃｏｎｄ１が成立した場合、ビット計算回路Ｂ＿ＣＡＬは、図７に示した条件Ｃｏｎｄ１に対応するデータである８‘ｂ１１１１１１１１を、ルックアップテーブルＬＵＴに供給し、ルックアップテーブルＬＵＴは、このデータを格納する。このデータは、ブロック番号（ブロック選択信号）を指定する８ビットの全てが、論理値“１”であるため、同一のサイクルで、全てのメモリブロックＭＢ０～ＭＢ７が指定されていることになる。
【0107】
次に、条件Ｃｏｎｄ１が不成立で、条件Ｃｏｎｄ２と条件Ｃｏｎｄ１３が選択された場合、ビット計算回路Ｂ＿ＣＡＬは、図７に示した条件に対応するデータと図８に示した条件に対応するデータとを組み合わせて、ルックアップテーブルＬＵＴに格納する。すなわち、ビット計算回路Ｂ＿ＣＡＬは、図７に示した条件Ｃｏｎｄ２に対応するデータである８‘ｂ１１１１００００を１サイクルＬ（０）目のデータとして、ルックアップテーブルＬＵＴに供給し、ルックアップテーブルＬＵＴは、このデータを格納する。その後、ビット計算回路Ｂ＿ＣＡＬは、図８に示した条件Ｃｏｎｄ１３に対応するデータである８‘ｂ００００１１１１を２サイクルＬ（０＋ｃｙｃ（ｃｙｃ＝１：条件Ｃｏｎｄ２のサイクル数））目のデータとして、ルックアップテーブルＬＵＴに供給し、ルックアップテーブルＬＵＴは、このデータを格納する。これにより、ルックアップテーブルＬＵＴには、条件Ｃｏｎｄ２に対応するデータ、条件Ｃｏｎｄ１３に対応するデータの順に格納されることになる。
【0108】
さらに、条件Ｃｏｎｄ１が不成立で、条件Ｃｏｎｄ３とＣｏｎｄ１４が選択された場合、ビット計算回路Ｂ＿ＣＡＬは、図７に示した条件Ｃｏｎｄ３に対応するデータである８‘ｂ１１００００００を１サイクルＬ（０）目のデータとして、ルックアップテーブルＬＵＴに供給し、さらにデータ８‘ｂ００１１００００を２サイクルＬ（１）目のデータとして、ルックアップテーブルＬＵＴに供給する。その後、ビット計算回路Ｂ＿ＣＡＬは、図８に示した条件Ｃｏｎｄ１４に対応するデータである８‘ｂ００００１１００を３サイクルＬ（０＋（ｃｙｃ＝２：条件Ｃｏｎｄ３のサイクル数））目のデータとして、ルックアップテーブルＬＵＴに供給し、さらにデータ８‘ｂ００００００１１を４サイクルＬ（１＋（ｃｙｃ＝２））目のデータとして、ルックアップテーブルＬＵＴに供給する。これにより、ルックアップテーブルＬＵＴには、条件Ｃｏｎｄ３に対応するデータ８’ｂ１１００００００、８‘ｂ００１１００００、条件Ｃｏｎｄ１４に対応するデータ８’ｂ００００１１００、８‘ｂ００００００１１の順に格納されることになる。
【0109】
このように、ビット計算回路Ｂ＿ＣＡＬは、図８に示したサイクルＬ（０＋ｃｙｃ）～Ｌ（３＋ｃｙｃ）に、図７に示したデータにおけるサイクル数ｃｙｃを加算することで、書き込み動作のサイクル数を生成する。生成したサイクル数は、２５６ビットのデータ列を書き込む際の書き込み動作の回数として、ライトシーケンサーＷ＿ＳＱＲに通知される。ライトシーケンサーＷ＿ＳＱＲは、通知されたサイクル数を基にしてルックアップテーブルＬＵＴを格納されているデータを指定するサイクル信号を生成し、ルックアップテーブルＬＵＴに供給する。
【0110】
＜＜＜２５６ビットデータ列の書き込み動作＞＞＞
次に、図１に示したＰ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲから出力される２５６ビットのデータ列をメモリアレイ回路ＭＡＲＹに書き込む場合の動作を説明する。２５６ビットのデータ列は、例えばＰライト用データ列ＰＷ－Ｄａｔａ［２５５：０］であるが、勿論ＡＰライト用データ列ＡＰＷ－Ｄａｔａ[２５５：０]であってもよい。また、ビット計算回路Ｂ＿ＣＡＬでは、条件Ｃｏｎｄ１が不成立で、条件Ｃｏｎｄ２とＣｏｎｄ１３とが選択されているものとする。
次に、図１に示したＰ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲから出力される２５６ビットのデータ列をメモリアレイ回路ＭＡＲＹに書き込む場合の動作を説明する。２５６ビットのデータ列は、例えばＰライト用データ列ＰＷ－Ｄａｔａ［２５５：０］であるが、勿論ＡＰライト用データ列ＡＰＷ－Ｄａｔａ[２５５：０]であってもよい。また、ビット計算回路Ｂ＿ＣＡＬでは、条件Ｃｏｎｄ１が不成立で、条件Ｃｏｎｄ２とＣｏｎｄ１３とが選択されているものとする。
【0111】
【0112】
条件Ｃｏｎｄ１が不成立で、条件Ｃｏｎｄ２とＣｏｎｄ１３とが選択されているため、ビット計算回路Ｂ＿ＣＡＬからは、図７および図８で説明したように、データ８‘ｂ１１１１００００が１サイクルＬ（０）目のデータとして、ルックアップテーブルＬＵＴに供給され、次にデータ８‘ｂ００００１１１１が２サイクルＬ（１）目のデータとして、ルックアップテーブルＬＵＴに供給される。この１サイクル目の８ビットのデータと２サイクル目の８ビットのデータは、ルックアップテーブルＬＵＴに格納される。この８ビットのデータは、２５６ビットのデータ列を構成する８個のメモリブロックを指定するブロック選択信号ＢＬ＿ＳＬ［７：０］である。
【0113】
そのため、図９（Ａ）に示すように、ルックアップテーブルＬＵＴに格納された１サイクル目であるサイクル数０のデータであるブロック選択信号ＢＬ＿ＳＬ［７：０］は、メモリブロックＭＢ０～ＭＢ３を選択し、メモリブロックＭＢ４～ＭＢ７を非選択とするものとなる。これに対して、２サイクル目であるサイクル数１のデータであるブロック選択信号ＢＬ＿ＳＬ［７：０］は、メモリブロックＭＢ０～ＭＢ３を非選択とし、メモリブロックＭＢ４～ＭＢ７を選択とするものとなる。
【0114】
ライトシーケンサーＷ＿ＳＱＲには、ビット計算回路Ｂ＿ＣＡＬからサイクル数が通知されるため、ライトシーケンサーＷ＿ＳＱＲは、１サイクル目であるサイクル数０では、サイクル数０を指定するサイクル信号をルックアップテーブルＬＵＴに供給する。これにより、ルックアップテーブルＬＵＴから、サイクル数０のブロック選択信号ＢＬ＿ＳＬ［７：０］が出力されることになる。また、ライトシーケンサーＷ＿ＳＱＲは、２サイクル目であるサイクル数１では、サイクル数１を指定するサイクル信号をルックアップテーブルＬＵＴに供給する。これにより、ルックアップテーブルＬＵＴから、サイクル数１のブロック選択信号ＢＬ＿ＳＬ［７：０］が出力されることになる。
【0115】
サイクル数０（サイクル信号が０）では、図９（Ａ）および（Ｂ）に示すように、ブロック選択信号ＢＬ＿ＳＬ［０］～ＢＬ＿ＳＬ［３］が論理値１で、ブロック選択信号ＢＬ＿ＳＬ［４］～ＢＬ＿ＳＬ［７］が論理値０となる。そのため、メモリブロックＭＢ０～ＭＢ３に対応するブロック入力回路ＢＩＮＣＫＴ内の単位入力回路ＵＩＮ［０］～ＵＩＮ［３１］のアンド回路ＡＬＧに論理値１が供給されることになる。そのため、これらの単位入力回路におけるＦＦ回路ＦＦに書き換えを示す論理値１が格納されている場合、メモリブロックＭＢ０～ＭＢ３において、複数のメモリセルの書き換えが同時に実行される。
【0116】
また、サイクル数１（サイクル信号が１）では、図９（Ａ）および（Ｂ）に示すように、ブロック選択信号ＢＬ＿ＳＬ［０］～ＢＬ＿ＳＬ［３］が論理値０で、ブロック選択信号ＢＬ＿ＳＬ［４］～ＢＬ＿ＳＬ［７］が論理値１となる。そのため、メモリブロックＭＢ４～ＭＢ７に対応するブロック入力回路ＢＩＮＣＫＴ内の単位入力回路ＵＩＮ［０］～ＵＩＮ［３１］のアンド回路ＡＬＧに論理値１が供給されることになる。そのため、これらの単位入力回路におけるＦＦ回路ＦＦに書き換えを示す論理値１が格納されている場合、メモリブロックＭＢ０～ＭＢ３において、複数のメモリセルの書き換えが同時に実行される。
【0117】
すなわち、図９によれば、メモリブロックの境界を越えて、４個のメモリブロックに同時に書き換え動作を行うことが可能となり、書き込み時間が長くなるのを抑制することが可能である。
【0118】
このように書き込み時間が長くなるのを抑制することが可能であるが、メモリコントローラＭＣＴＲにおいて複雑な演算処理を行う必要があり、演算処理に掛かる演算時間によって、メモリアレイ回路ＭＡＲＹに対する書き込み動作の開始が遅くなることが危惧される。
【0119】
メモリコントローラＭＣＴＲにおいて行われる複雑な演算としては、次のようなものである。先ず、Ｐライト用データ列ＰＷ－ＤａｔａおよびＡＰライト用データ列ＡＰＷ－Ｄａｔａを生成するために、読み出しデータ列ＤＯ＿Ｄａｔａ［２５５：０］と書き込みデータ列Ｗ＿Ｄａｔａ［２５５：０］との間で演算を行うことが必要である。さらに、ビット計算回路Ｂ＿ＣＡＬでは、ポップカウンタ回路ＰＰ＿ＣＮＴによる演算および判定回路ＤＪ＿ＣＫＴによる条件に係る演算が必要とされる。
【0120】
演算時間による書き込み動作の開始の遅延を低減するために、次に図面を用いて説明するが、実施の形態１に係る半導体装置では、ＰライトモードおよびＡＰライトモードへモード遷移する遷移期間において、前記したような演算が行われる。遷移期間は、例えば昇圧回路によって安定した高電圧を生成するための昇圧動作が行われる期間であり、前記した複雑な演算とは無関係で、書き込み動作のためには必要とされる時間である。時間的に、演算時間を遷移期間と重ねることで、書き込み動作の開始が遅くなるのを低減することが可能である。
【0121】
＜＜＜動作フロー＞＞＞
図１０は、実施の形態１に係る半導体装置の動作を示すフロー図である。図１０には、書き込み動作のフローが示されている。以下、図１と図１０とを参照して、実施の形態１に係る書き込み動作においては、演算処理とモード遷移の処理とが並列的に実行されることを説明する。
図１０は、実施の形態１に係る半導体装置の動作を示すフロー図である。図１０には、書き込み動作のフローが示されている。以下、図１と図１０とを参照して、実施の形態１に係る書き込み動作においては、演算処理とモード遷移の処理とが並列的に実行されることを説明する。
【0122】
ステップＳ０で、メモリコントローラＭＣＴＲは、書き込み動作を開始（Ｓｔａｒｔ）する。ステップＳ１において、メモリコントローラＭＣＴＲは、プロセッサＣＰＵからの２５６ビットの書き込みデータＷ－ＤａｔａをライトデータレジスタＷ＿ＤＲに格納する。次のステップＳ２において、メモリコントローラＭＣＴＲは、書き込みアドレスによって指定されるメモリアレイ回路ＭＡＲＹのアドレスに格納されている２５６ビットのデータを読み出す（Ｐｒｅ－Ｒｅａｄ）。
【0123】
メモリコントローラＭＣＴＲは、次にステップＳ３、Ｓ４＿Ｐ～Ｓ７＿Ｐの順に実行するとともに、ステップＳ３を実行するとき、ステップＳ８＿Ｐも開始する。これにより、ステップＳ３～Ｓ７＿Ｐの処理とステップＳ８＿Ｐの処理とが並列的に実行されることになる。ステップＳ３～Ｓ７＿Ｐを具体的に述べると、次の通りである。
【0124】
先ず、ステップＳ３では、メモリコントローラＭＣＴＲは、ステップＳ２で読み出した読み出しデータＲ－ＤａｔａをリードデータレジスタＲ＿ＤＲに格納する。ステップＳ４＿Ｐで、メモリコントローラＭＣＴＲは、ライトデータレジスタＷ＿ＤＲに格納されている書き込みデータＷ－ＤａｔａとリードデータレジスタＲ＿ＤＲに格納されている読み出しデータＲ－Ｄａｔａとを用いて、２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａを求める演算を実行し、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納する。
【0125】
次に、ステップＳ５＿Ｐで、メモリコントローラＭＣＴＲは、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納されている２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａを、データインシーケンサーＤ＿ＩＳＱとライトセレクタＷ＿ＳＥＬとによって、３２ビット毎の８個（ｘ８）のデータ列ＰＷ－Ｄａｔａ（３２ｂｉｔ）に分割して、メモリブロックＭＢ０～ＭＢ７に対応する８個のブロック入力回路ＢＩＮＣＫＴ内のＦＦ回路ＦＦ（３２ｘ８＝２５６個）に供給する。これにより、２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａの全てが、メモリブロックＭＢ０～ＭＢ７に対応する２５６個のＦＦ回路ＦＦに格納される。
【0126】
ステップＳ６＿Ｐで、メモリコントローラＭＣＴＲは、ポップカウンタ回路ＰＰ＿ＣＮＴおよび判定回路ＤＪ＿ＣＫＴによって、図４および図５等で説明した演算の処理を実行する。また、ステップＳ７＿Ｐで、メモリコントローラＭＣＴＲは、ステップＳ６＿Ｐで求めた１個から８個（ｘ１～ｘ８）の８ビットデータ（ブロック選択信号ＢＬ＿ＳＬ［７：０］）を、ルックアップテーブルＬＵＴに格納する。また、特に制限されないが、ステップＳ７＿Ｐで、メモリコントローラＭＣＴＲは、ステップＳ６＿Ｐで求めたサイクル数を、ライトシーケンサーＷ＿ＳＱＲに供給する。
【0127】
一方、ステップＳ８＿Ｐでは、Ｐライトモードへの遷移が行われる。このステップＳ８＿Ｐにおいて、メモリコントローラＭＣＴＲは、図示しない昇圧回路に対して、高電圧を生成するための昇圧動作を指示する。昇圧回路によって、安定した高電圧を生成するためには、比較的長い時間が必要となる。
【0128】
次にステップＳ９＿Ｐでは、ルックアップテーブルＬＵＴに格納されている１個から８個（ｘ１～（図１０では、符号～）ｘ８）の８ビットデータ（ブロック選択信号ＢＬ＿ＳＬ［７：０］）から、ライトシーケンサーＷ＿ＳＱＲからのサイクル信号によって特定されたものが選択され、選択されたブロック選択信号ＢＬ＿ＳＬ［７：０］が、メモリブロックＭＢ０～ＭＢ７に対応する８個のブロック入力回路ＢＩＮＣＫＴに供給され、メモリブロックの境界を越えて、ステップＳ８＿Ｐで生成した高電圧を利用して、複数のメモリセルに対して、同時にＰライト用データの書き込みが行われる。
【0129】
ステップＳ４＿Ａ～Ｓ７＿ＡおよびＳ９＿Ａは、ステップＳ４＿Ｐ～Ｓ７＿ＰおよびＳ９＿Ｐと類似している。相違点は、ステップＳ４＿Ａ～Ｓ７＿ＡおよびＳ９＿Ａでは、対象のデータが、ＡＰライト用データ列ＡＰＷ－Ｄａｔａである。ステップＳ４＿Ａ～Ｓ７＿ＡおよびＳ９＿Ａで行われる動作は、ステップＳ４＿Ｐ～Ｓ７＿ＰおよびＳ９＿Ｐと同じであるため、説明は省略する。
【0130】
ステップＳ４＿Ａ～Ｓ７＿Ａと並列的に実行されるステップＳ８＿Ａでは、ＡＰライトモードへの遷移が行われる。このステップＳ８＿Ａにおいて、メモリコントローラＭＣＴＲは、図示しない昇圧回路に対して、高電圧を生成するための昇圧動作を指示する。これにより、昇圧回路によって安定した高電圧が生成されることになる。
【0131】
ステップＳ０～Ｓ９＿Ａによって、２５６ビットのデータ列Ｗ－Ｄａｔａが、メモリアレイ回路ＭＡＲＹに書き込まれると、ステップＳ１０が実行される。ステップＳ１０で、メモリコントローラＭＣＴＲは、書き込み動作からスタンバイモードへ遷移を行う。
【0132】
＜＜＜メモリアレイ回路の構成例＞＞＞
次に、実施の形態１に係るメモリアレイ回路ＭＡＲＹの具体的な構成例を、図面を用いて説明する。ここでは、メモリアレイ回路ＭＡＲＹが、書き込み動作に用いる高電圧を生成する昇圧回路を備えている場合を説明するが、これに限定されるものでない。例えば昇圧回路は、メモリコントローラＭＣＴＲに設けられていてもよい。
次に、実施の形態１に係るメモリアレイ回路ＭＡＲＹの具体的な構成例を、図面を用いて説明する。ここでは、メモリアレイ回路ＭＡＲＹが、書き込み動作に用いる高電圧を生成する昇圧回路を備えている場合を説明するが、これに限定されるものでない。例えば昇圧回路は、メモリコントローラＭＣＴＲに設けられていてもよい。
【0133】
図１１は、実施の形態１に係るメモリアレイ回路の構成例を示す回路図である。また、図１２は、実施の形態１に係るメモリアレイ回路の動作を説明するためのタイミング図である。なお、図１１には、メモリコントローラＭＣＴＲも示されているが、図１１では、ライトシーケンサーＷ＿ＳＱＲのみが示されており、他の回路ブロックは省略されている。
【0134】
メモリアレイ回路ＭＡＲＹは、複数の回路ブロックを備えているが、図１１には、説明に必要なもののみが描かれている。メモリアレイ回路ＭＡＲＹは、昇圧回路ＰＷＣ、分配回路（ディストリビュータ）ＤＩＳＴ、デコーダＤＥＣ、ワードドライバーＷＬＤ、メモリブロックＭＢ０～ＭＢ７および単位入力回路ＵＩＮ［０］～ＵＩＮ［３１］を備えている。
【0135】
メモリブロックＭＢ０～ＭＢ７は、互いに同様な構成であるため、メモリブロックＭＢ０を例に説明する。メモリブロックＭＢ０は、行列状に配置された複数のメモリセルＭＣＬと、各行に配置されたワード線ＷＬ（図１１では、代表としてＷＬ１のみを図示）と、各列に配置された１対のビット線ＢＬおよびソース線ＳＬとを備えている。図１１に示したメモリブロックＭＢ０は、特に制限されないが、３２個の列を備えている。
【0136】
各列のビット線ＢＬとソース線ＳＬは、カラムスイッチを構成するＮチャンネル型電界効果トランジスタ（以下、トランジスタとも称する）Ｎ１、Ｎ２のソース・ドレイン経路を介して、電源配線ＶＬＢ、ＶＬＳに接続されている。トランジスタＮ１、Ｎ２のゲートは、列に配置されたビット線ＢＬおよびソース線ＳＬに対応する単位入力回路（例えばＵＩＮ［０］）に接続されている。単位入力回路ＵＩＮ［０］～ＵＩＮ［３１］は、図１に示した構成を備えており、単位入力回路から出力される書き込み有効信号（入力データ）ＩＯ［０］～ＩＯ［３１］が、カラムスイッチを構成するトランジスタＮ１、Ｎ２のゲートに供給されている。
【0137】
メモリセルＭＣＬは、選択トランジスタＮＣと記憶素子ＭＴＪとを備えている。選択トランジスタＮＣのゲートは、行に配置されたワード線ＷＬ１に接続され、ドレインは、記憶素子ＭＴＪを介してビット線ＢＬに接続され、ソースは、ソース線ＳＬに接続されている。記憶素子ＭＴＪは、特に制限されないが、磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）の３層構造の素子である。この３層構造の素子は、固定層（Ｐｉｎｎｅｄ Ｌａｙｅｒ）、トンネル層（Ｔｕｎｎｅｌｉｎｇ Ｌａｙｓｅｒ）および自由層（Ｆｒｅｅ Ｌａｙｅｒ）を積層した構造の素子であり、書き込んだデータに従って抵抗値が変化する。
【0138】
各行に配置されたワード線ＷＬ１は、対応するワードドライバーＷＬＤを介してデコーダＤＥＣに接続されている。ワードドライバーＷＬＤの電源端子は、電源配線ＷＶＤに接続されており、ワードドライバーＷＬＤは、デコーダＤＥＣからの選択信号に従って、電源配線ＷＶＤにおける動作電圧または接地電圧をワード線ＷＬ１に供給する。
【0139】
昇圧回路ＰＷＣは、メモリブロックＭＢ０～ＭＢ７に対して共通であり、図１１では、１個である。この昇圧回路ＰＷＣは、ライトシーケンサーＷ＿ＳＱＲからのモード信号ＰＷ／ＡＰＷ－Ｍｏｄｅによって制御されるチャージポンプ回路ＣＰＣと、チャージポンプ回路ＣＰＣによる昇圧動作で生成された高電圧を安定化させるレギュレータＬＤＯとを備えている。モード信号ＰＷ／ＡＰＷ－ＭｏｄｅによってＰライトモードまたはＡＰライトモードが指示されると、チャージポンプ回路ＣＰＣが昇圧動作を開始し、昇圧動作により生成された高電圧がレギュレータＬＤＯによって安定化され、書き込み用の高電圧ＶＣＰとして、昇圧回路ＰＷＣから分配回路ＤＩＳＴに供給される。
【0140】
分配回路ＤＩＳＴは、モード信号ＰＷ／ＡＰＷ－Ｍｏｄｅに従って、昇圧回路ＰＷＣから供給されている高電圧ＶＣＰに基づいた書き込み用の高電圧または接地電圧ＶＳ（例えば０Ｖ）を、電源配線ＶＬＳ、ＶＬＢおよびＷＶＤに供給する。
【0141】
デコーダＤＥＣは、書き込み命令Ｐ／ＡＰ－Ｗｒｉｔｅが供給されると、ライトシーケンサーＷ＿ＳＱＲからの書き込みアドレスをデコードし、書き込みアドレスによって特定されるワード線を選択する選択信号を生成し、ワードドライバーＷＬＤに供給する。
【0142】
＜＜＜＜書き込み高電圧および書き込み動作＞＞＞＞
分配回路ＤＩＳＴは、モード信号ＰＷ／ＡＰＷ－Ｍｏｄｅによって指定されるモード、すなわちＰライトモードかＡＰライトモードかに従って、電源配線ＶＬＳ、ＶＬＢおよびＷＶＤに供給する電圧を定める。
分配回路ＤＩＳＴは、モード信号ＰＷ／ＡＰＷ－Ｍｏｄｅによって指定されるモード、すなわちＰライトモードかＡＰライトモードかに従って、電源配線ＶＬＳ、ＶＬＢおよびＷＶＤに供給する電圧を定める。
【0143】
すなわち、Ｐライトモードの場合、分配回路ＤＩＳＴは、昇圧回路ＰＷＣからの高電圧ＶＣＰに基づいた第１高電圧ＶＢＬ０を、電源配線ＶＬＢに供給し、高電圧ＶＣＰに基づいた第１ワード線電圧ＶＷＬ０を、電源配線ＷＶＤに供給し、接地電圧ＶＳを、電源配線ＶＬＳに供給する。このとき、書き込み有効信号（例えばＩＯ［０］）が論理値１に相当するハイレベルであれば、トランジスタＮ１、Ｎ２が導通状態となり、ビット線ＢＬに第１高電圧ＶＢＬ０が供給され、ソース線ＳＬに接地電圧ＶＳが供給されることになる。さらに、このとき、デコーダＤＥＣが、ワード線ＷＬ１を指定するハイレベルの選択信号を、ワードドライバーＷＬＤに供給していれば、ワードドライバーＷＬＤは、ワード線ＷＬに第１ワード線電圧ＶＷＬ０を供給することになる。これによりメモリセルＭＣＬを構成する選択トランジスタＮＣが導通状態となり、記憶素子ＭＴＪおよび選択トランジスタＮＣを介して、電源配線ＶＬＢから電源配線ＶＬＳに向かう電流が流れ、記憶素子ＭＴＪの抵抗値が変化する。すなわち、メモリセルＭＣＬの書き換えが行われることになる。
【0144】
これに対して、ＡＰライトモードの場合、分配回路ＤＩＳＴは、高電圧ＶＣＰに基づいた第２高電圧ＶＳＬ１を、電源配線ＶＬＳに供給し、高電圧ＶＣＰに基づいた第２ワード線電圧ＶＷＬ１を、電源配線ＷＶＤに供給し、接地電圧ＶＳを、電源配線ＶＬＢに供給する。このとき、書き込み有効信号（例えばＩＯ［０］）が論理値１に相当するハイレベルであれば、トランジスタＮ１、Ｎ２が導通状態となり、ソース線ＳＬに第２高電圧ＶＳＬ１が供給され、ビット線ＢＬに接地電圧ＶＳが供給されることになる。さらに、このとき、デコーダＤＥＣが、ワード線ＷＬ１を指定するハイレベルの選択信号を、ワードドライバーＷＬＤに供給していれば、ワードドライバーＷＬＤは、ワード線ＷＬに第２ワード線電圧ＶＷＬ１を供給することになる。これによりメモリセルＭＣＬを構成する選択トランジスタＮＣが導通状態となり、選択トランジスタＮＣおよび記憶素子ＭＴＪを介して、電源配線ＶＬＳから電源配線ＶＬＢに向かう電流が流れ、記憶素子ＭＴＪの抵抗値が変化する。すなわち、メモリセルＭＣＬの書き換えが行われることになる。
【0145】
もし、書き込み有効信号（例えばＩＯ［０］）が論理値０に相当するロウレベルであれば、トランジスタＮ１、Ｎ２は非導通状態となり、第１高電圧ＶＢＬ０、第２高電圧ＶＳＬ１および接地電圧ＶＳは、ビット線ＢＬおよびソース線ＳＬには供給されず、メモリセルＭＣＬの書き込み（書き換え）は行われない。同様に、デコーダＤＥＣからワードドライバーＷＬＤに供給される選択信号がロウレベルの場合には、メモリセルＭＣＬを構成する選択トランジスタＮＣが非導通となるため、メモリセルＭＣＬの書き込み（書き換え）は行われない。
【0146】
図１２に示されているように、時刻ｔ１において、モード信号ＰＷ／ＡＰＷ－Ｍｏｄｅによって、ＰライトモードまたはＡＰライトモードがメモリアレイ回路ＭＡＲＹに指定されると、ＰライトモードまたはＡＰライトモードへのモード遷移が開始する。このモード遷移の期間（時刻ｔ１～ｔ２の期間）において、チャージポンプ回路ＣＰＣが昇圧動作を開始し、安定した書き込み用の高電圧ＶＣＰが生成されることになる。また、モード遷移後に、分配回路ＤＩＳＴが、モードに従った高電圧（ＶＢＬ０、ＶＳＬ１、ＶＷＬ０、ＶＷＬ１）および接地電圧ＶＳを電源配線に供給する。
【0147】
特に制限されないが、書き込みアドレスＡＤＤＲも、時刻ｔ１においてメモリアレイ回路ＭＡＲＹに供給され、時刻ｔ２において、書き込み命令Ｐ／ＡＰ－Ｗｒｉｔｅが供給されると、デコーダＤＥＣが、アドレスＡＤＤＲによって指定されているワード線ＷＬ１を選択する選択信号を出力する。これにより、ワード線ＷＬ１の電圧が、メモリセルＭＣＬの選択トランジスタＮＣを導通状態にするような電圧値となる。
【0148】
図１に示したルックアップテーブルＬＵＴから、図９（Ａ）に示したようなブロック選択信号ＢＬ＿ＳＬ［７：０］が出力される場合、図１２に示した時刻ｔ２～ｔ３の期間において、メモリブロックＭＢ０～ＭＢ３が同時に選択され、時刻ｔ３～ｔ４の期間において、メモリブロックＭＢ４～ＭＢ７が同時に選択されることになる。
【0149】
その結果、メモリブロックＭＢ０～ＭＢ３に配置されたメモリセルであって、ハイレベルの書き込み有効信号（例えばＩＯ［０］）を出力している単位入力回路に対応する複数のメモリセルが、時刻ｔ３～ｔ４の期間において、同時に書き換えられることになる。同様に、メモリブロックＭＢ４～ＭＢ７に配置されたメモセルであって、ハイレベルの書き込み有効信号（例えばＩＯ［２５５］）を出力している単位入力回路に対応する複数のメモリセルが、時刻ｔ３～ｔ４の期間において、同時に書き換えられることになる。
【0150】
実施の形態１によれば、時刻ｔ２～ｔ３の期間において、同時にハイレベルとなる書き込み有効信号の個数は、所定個数（３２個）以下となる。同様に、時刻ｔ２～ｔ３の期間において、同時にハイレベルとなる書き込み有効信号の個数は、所定個数（３２個）以下となる。その結果、分配回路ＤＩＳＴから、メモリセルに供給する合成電流の値を制限しながら、複数のメモリセルを同時に書き換えることが可能であり、書き込み時間が長くなるのを抑制することが可能である。
【0151】
＜変形例＞
図１３および図１４は、実施の形態１の変形例に係る半導体装置を説明するための図である。図１３は、実施の形態１の変形例に係る半導体装置の構成を示すブロック図である。図１４は、図１３に示した半導体装置の書き込み動作を説明するための図である。図１４は、図６に類似しており、書き込むメモリブロックの順番を示している。
図１３および図１４は、実施の形態１の変形例に係る半導体装置を説明するための図である。図１３は、実施の形態１の変形例に係る半導体装置の構成を示すブロック図である。図１４は、図１３に示した半導体装置の書き込み動作を説明するための図である。図１４は、図６に類似しており、書き込むメモリブロックの順番を示している。
【0152】
変形例においては、半導体装置１が、２個のメモリアレイ回路ＭＡＲＹ１、ＭＡＲＹ２と、２個のメモリアレイ回路ＭＡＲＹ１、ＭＡＲＹ２の書き込みを制御する共通のメモリコントローラＭＣＴＲとを備えている。
【0153】
メモリアレイ回路ＭＡＲＹ１、ＭＡＲＹ２のそれぞれは、８個のメモリブロックＭＢ０～ＭＢ７を備えており、それぞれのメモリブロックは、３２ビット単位で書き込みが行われる。
【0154】
メモリコントローラＭＣＴＲは、例えば５１２ビットのデータ列Ｄａｔａを、２個のメモリアレイＭＡＲＹ１、ＭＡＲＹ２に分散して書き込む。図１３において、Ｄ１＿１～Ｄ２＿２は、分散して書き込む領域を示している。
【0155】
メモリコントローラＭＣＴＲは、５１２ビットのデータ列を、メモリアレイ回路ＭＡＲＹ１用の２５６ビットのデータ列と、メモリアレイ回路ＭＡＲＹ２用の２５６ビットのデータ列に分割し、それぞれを３２ビットのデータ列Ｄａｔａ［３１：０］～Ｄａｔａ［２５５：２２４］として書き込む。この書き込みの際に、メモリコントローラＭＣＴＲは、同時に書き換えるメモリセルの個数が、所定個数以下となるように、図４で説明した計数を行い、さらに図５で説明したような条件の演算を実行する。メモリコントローラＭＣＴＲは、この演算で求めた条件を基に、図１４に示す表を参照して、書き込むメモリブロックと、書き込む順番を決定し、２個のメモリアレイ回路ＭＡＲＹ１、ＭＡＲＹ２に対して書き込みを行う。図１４でも、図６と同様に、書き込みの順番は、アルファベットの順番である。
【0156】
【0157】
実施の形態１においては、単位入力回路（例えばＵＩＮ［１］）は、図１に示したように、アンド回路ＡＬＧとＦＦ回路ＦＦとによって構成されるため、メモリアレイ回路ＭＡＲＹの占有面積の増加を抑制することが可能である。また、３２ビットのようなメモリブロックの単位で、書き換えるメモリセルの個数を計数し、同時に書き込むメモリブロックと、書き込みの順番を特定するため、ＰライトモードおよびＡＰライトモードへの遷移する期間が短くても、遷移期間に、書き換えるメモリセルの個数の計数等を並列的に実行することが可能である。
【0158】
実施の形態１においては、ルックアップテーブルＬＵＴから出力されるブロック選択信号ＢＬ＿ＳＬ［７：０］によって、メモリブロックＭＢ０～ＭＢ７に対応する２５６個のＦＦ回路ＦＦが、複数の領域（例えば図６の符号Ａ～Ｈ）に分割され、分割された複数の領域のそれぞれが異なるタイミング（例えば図７、図８の符号Ｌ（０）～Ｌ（３＋ｃｙｃ））で選択され、選択された領域に含まれるＦＦ回路ＦＦの保持データに従って、実質的に同時に書き込みが行われる。ここで、実施の形態１に係るメモリコントローラＭＣＴＲは、２５６個のＦＦ回路ＦＦ（記憶回路）において、反転データである論理値“１”を格納しているＦＦ回路ＦＦの個数が、所定個数（３２個）以下となるように、２５６個のＦＦ回路ＦＦを複数の領域に分割するブロック選択信号ＢＬ＿ＳＬ［７：０］を生成し、ルックアップテーブルＬＵＴに格納する。これにより、実質的に同時に書き換えを行うメモリセルの個数を所定個数以下に制限することが可能となり、電流供給能力の低い昇圧回路であっても、書き込みを行うメモリセルを増やすことが可能となり、書き込みサイクル数を減らして、書き込み時間が長くなるのを抑制することが可能である。
【0159】
（実施の形態２）
実施の形態１では、メモリブロックを単位として、同時に書き込み動作を行うメモリブロックと、書き込み順番とを特定していた。実施の形態２においては、メモリブロックを跨いで、同時に書き込み動作行う領域と、書き込み順番とが特定される。例えば、実施の形態２では、１個のメモリブロックが、複数（例えば２個）の領域に分けられて、異なるタイミングで書き込みが行われる。
実施の形態１では、メモリブロックを単位として、同時に書き込み動作を行うメモリブロックと、書き込み順番とを特定していた。実施の形態２においては、メモリブロックを跨いで、同時に書き込み動作行う領域と、書き込み順番とが特定される。例えば、実施の形態２では、１個のメモリブロックが、複数（例えば２個）の領域に分けられて、異なるタイミングで書き込みが行われる。
【0160】
図１５は、実施の形態２に係る半導体装置を説明するための図である。実施の形態２に係るメモリコントローラＭＣＴＲは、実施の形態１と同様に、２５６ビットのＰライト用データ列ＰＷ－ＤａｔａおよびＡＰライト用データ列ＡＰＷ－Ｄａｔａを生成し、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納する。図１５（Ａ）には、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納された２５６ビットのデータ列の一例が示されている。ここでは、Ｐライト用データ列ＰＷ－Ｄａｔａを例にして述べるが、ＡＰライト用データ列ＡＰＷ－Ｄａｔａでも同様である。
【0161】
実施の形態２に係るメモリコントローラＭＣＴＲは、Ｐ／ＡＰライトレジスタＰ／ＡＰ＿ＤＲに格納された２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａを、最下位ビットＰＷ－Ｄａｔａ[０]から最上位ビットＰＷ－Ｄａｔａ[２５５]に向けて、１クロックずつ論理値“１”の個数を計数し、論理値“１”の個数が所定個数（３２個)に到達する毎に、Ｐライト用データ列ＰＷ－Ｄａｔａを分割する。これにより、Ｐライト用データ列ＰＷ－Ｄａｔａは、論理値“１”の個数に依存するが、１個から最大８個の領域に分割されることになる。
【0162】
図１５（Ｂ）は、Ｐライト用データ列ＰＷ－Ｄａｔａが、４個の領域（領域１～４）に分割された例が示されている。なお、Ｐライト用データ列ＰＷ－Ｄａｔａにおいて、論理値“１”の個数が所定個数に到達したビット位置が、分離点１～３として示され、領域１は、最下位ビットから分離点１までの領域であり、領域２（３）は、分離点１（分離点２）から分離点２（分離点３）までの領域であり、領域４は、分離点３から最上位ビットまでの領域である。
【0163】
このように領域１～領域４を求めることで、メモリコントローラＭＣＴＲは、同時に書き換えるメモリセルの個数を、所定個数以下に制限しながら、メモリブロックに制限されずに、領域１に含まれる複数のメモリセルに対して同時に書き込み動作を行うことができる。領域２、領域３および領域４についても、同様に、それぞれの領域内のメモリセルについては、同時に書き込み動作を行うことが可能である。また、書き込み順番は、例えば領域１から領域４の順にする。これにより、４サイクルで２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａを書き込むことが可能となり、書き込み時間が長くなるのを抑制することが可能である。
【0164】
また、論理値“１”を計数するための回路としては、占有面積の小さいクロックカウンタ回路で実現することが可能であるため、メモリコントローラＭＣＴＲの小型化を図ることが可能である。
【0165】
＜変形例＞
図１５では、２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａに対して、１クロックで１ビットずつ計数して、論理値“１”の個数を計数している。そのため、論理値“１”を計数するのに、Ｐライト用データ列ＰＷ－Ｄａｔａを構成するビット数分のクロックサイクルが必要となる。そのため、図１５に示した方法では、計数時間が長くなることが危惧される。
図１５では、２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａに対して、１クロックで１ビットずつ計数して、論理値“１”の個数を計数している。そのため、論理値“１”を計数するのに、Ｐライト用データ列ＰＷ－Ｄａｔａを構成するビット数分のクロックサイクルが必要となる。そのため、図１５に示した方法では、計数時間が長くなることが危惧される。
【0166】
変形例においては、ポップカウンタ回路ＰＰ＿ＣＮＴによって、３２ビット単位で論理値“１”の個数を計数する。ポップカウンタ回路ＰＰ＿ＣＮＴによる３２ビット単位での計数で、論理値“１”の個数が３２個を超えた場合、どのビット位置で論理値“１”の個数が、３２個を超えたかをクロックカウンタ回路で特定することで、分離点を特定する。
【0167】
図１６は、実施の形態２の変形例に係る半導体装置を説明するための図である。先ず、ポップカウンタ回路ＰＰ＿ＣＮＴによって、Ｐライト用データ列ＰＷ－Ｄａｔａの最下位ビット側の３２ビットのデータ列ＰＷ－Ｄａｔａ[３１：０]について、論理値“１”の個数ＰＰ１を計数する。次に、ポップカウンタ回路ＰＰ＿ＣＮＴによって、次の３２ビットデータ列ＰＷ－Ｄａｔａ[６３：３２]について、論理値“１”の個数ＰＰ２を計数する。計数した個数ＰＰ１とＰＰ２との和が、所定個数（３２）を超えていた場合、１つ前のデータ列ＰＷ－Ｄａｔａ[３１：０]のビット位置ＰＷ－Ｄａｔａ[３１]＋１から、クロックカウンタ回路ＣＬＫ＿ＣＮＴによって、論理値“１”の個数を計数し、ポップカウンタ回路ＰＰ＿ＣＮＴによって計数した個数ＰＰ１とクロックカウンタ回路ＣＬＫ＿ＣＮＴによって計数した数との和が、所定個数に到達した点を分離点１として特定する。
【0168】
次に、分離点１から始まる３２ビットのデータ列を単位として、ポップカウンタ回路ＰＰ＿ＣＮＴで計数し、ポップカウンタ回路ＰＰ＿ＣＮＴでの計数した個数が、所定個数を超えた場合、クロックカウンタ回路ＣＬＫ＿ＣＮＴで計数して、分離点２を特定する。以降同様にして、分離点３を特定する。
【0169】
図１７は、実施の形態２の変形例に係る半導体装置の構成を示すブロック図である。図１７は、図１と類似している。図１７と図１との間の主な相違点は、図１７では、ビット計算回路Ｂ＿ＣＡＬ、各メモリブロックＭＢ０～ＭＢ７に対応したブロック入力回路ＢＩＮＣＫＴおよびルックアップテーブルＬＵＴが、図１から変更されていることである。
【0170】
図１７に示されているように、ビット計算回路Ｂ＿ＣＡＬは、ポップカウンタ回路ＰＰ＿ＣＮＴと、クロックカウンタ回路ＣＬＫ＿ＣＮＴと、加算回路ＡＤＤ＿ＣＫＴとを備えている。メモリコントローラＭＣＴＲは、図１５で説明したように、ポップカウンタ回路ＰＰ＿ＣＮＴで、３２ビットのデータ列を単位として論理値“１”の個数を計数する。
【0171】
ポップカウンタ回路ＰＰ＿ＣＮＴによる計数で、計数した論理値“１”の個数（ＰＰ１＋ＰＰ２）が、所定個数（３２）を超えた場合、メモリコントローラＭＣＴＲは、1つ前の３２ビットのデータ列のビット位置＋１からクロックカウンタ回路ＣＬＫ＿ＣＮＴで、論理値“１”の個数を計数し、加算回路ＡＤＤ＿ＣＫＴによって、ポップカウンタ回路ＰＰ＿ＣＮＴによって計数された論理値“１”の個数とクロックカウンタ回路ＣＬＫ＿ＣＮＴによって計数された論理値“１”の個数とを加算し、所定個数（３２）に到達したときのＰライト用データ列ＰＷ－Ｄａｔａにおけるビット位置を、分離点として特定する。
【0172】
メモリコントローラＭＣＴＲは、ビット計算回路Ｂ＿ＣＡＬによって、Ｐライト用データ列ＰＷ－Ｄａｔａの全ビットに対して、分離点を特定し、特定した分離点（図１６の例では、分離点1～３）を、ルックアップテーブルＬＵＴに格納し、特定した分離点＋１をサイクル数として、ライトシーケンサーＷ＿ＳＱＲに通知する。
【0173】
各ブロック入力回路ＢＩＮＣＫＴは、図１と同様に、３２個の単位入力回路ＵＩＮを備えている。図１７では、メモリブロックＭＢ０に対応するブロック入力回路ＢＩＮＣＫＴ内の３個の単位入力回路ＵＩＮ［０］～ＵＩＮ［２］が例示されている。変形例に係る３２個の単位入力回路は、互いに同じ構成を有しているので、ここでは単位入力回路ＵＩＮ［０］を例に説明する。
【0174】
単位入力回路ＵＩＮ［０］は、３入力のアンド回路ＡＬＧ１と、ＦＦ回路ＦＦと、２個の比較器（上位側比較器と下位側比較器）ＣＭＰ＿Ｕ、ＣＭＰ＿Ｌとを備えている。アンド回路ＡＬＧ１には、ＦＦ回路ＦＦの出力と、上位側比較器ＣＭＰ＿Ｕの出力と、下位側比較器ＣＭＰ＿Ｌの出力とが供給される。アンド回路ＡＬＧ１の出力が、図１に示したアンド回路ＡＬＧの出力と同様に書き込み有効信号（入力データ）ＩＯ［０］となる。また、ＦＦ回路ＦＦは、図１に示したＦＦ回路ＦＦと同様に、書き込むべきデータが、予め格納されている。
【0175】
下位側比較器ＣＭＰ＿Ｌは、Ｐライト用データ列ＰＷ－Ｄａｔａにおいて、最下位のビット位置ＰＷ－Ｄａｔａ[０]に対応するビット位置Ａ０と下位側マスク信号ＭＳＫ＿Ｌとを比較し、比較の結果を、アンド回路ＡＬＧ１へ出力する。また、上位側比較器ＣＭＰ＿Ｕは、上位側の次のビット位置ＰＷ－Ｄａｔａ[１]に対応するビット位置Ａ１と上位側マスク信号ＭＳＫ＿Ｕとを比較し、比較の結果を、アンド回路ＡＬＧ１へ出力する。ここで、ビット位置Ａ０とＡ１は、単位入力回路ＵＩＮ［０］内のＦＦ回路ＦＦが配置されている領域を特定する特定情報と見なすことができる。
【0176】
他の単位入力回路（例えば、単位入力回路ＵＩＮ［１］、ＵＩＮ［２］）も、単位入力回路ＵＩＮ［０］と同様であるが、下位側比較器ＣＭＰ＿Ｌおよび上位側比較器ＣＭＰ＿Ｕにおいて、比較するビット位置が異なっている。例えば、単位入力回路ＵＩＮ［１］内の下位側比較器ＣＭＰ＿Ｌは、この単位入力回路ＵＩＮ［１］に対応するビット位置Ａ１と下位側マスク信号ＭＳＫ＿Ｌとを比較し、上位側比較器ＣＭＰ＿Ｕは、上位側のビット位置Ａ２と上位側マスク信号ＭＳＫ＿Ｕとを比較する。
【0177】
上位側マスク信号ＭＳＫ＿Ｕおよび下位側マスク信号ＭＳＫ＿Ｌは、ルックアップテーブルＬＵＴから出力される。すなわち、ルックアップテーブルＬＵＴに格納されている分離点が、上位側マスク信号ＭＳＫ＿Ｕ、下位側マスク信号ＭＳＫ＿Ｌとして出力される。
【0178】
図１８は、実施の形態２の変形例に係るルックアップテーブルＬＵＴを説明するための図である。前記したように、ルックアップテーブルＬＵＴには、ビット計算回路Ｂ＿ＣＡＬによって特定された分離点が格納される。図１８では、図１６で示した分離点１～３と、ライトシーケンサーＷ＿ＳＱＲに通知されたサイクル数とが、ルックアップテーブルＬＵＴに格納された例が示されている。
【0179】
上位側マスク信号ＭＳＫ＿Ｕと下位側マスク信号ＭＳＫ＿Ｌとによって、図１６に示した領域１～４が特定される。ルックアップテーブルＬＵＴは、ライトシーケンサーＷ＿ＳＱＲからのサイクル信号に従って、サイクル数１～４の順に、分離点を、上位側マスク信号ＭＳＫ＿Ｕおよび下位側マスク信号ＭＳＫ＿Ｌとして出力する。例えば、サイクル数１では、ルックアップテーブルＬＵＴは、分離点１を上位側マスク信号ＭＳＫ＿Ｕとして出力し、数値０を下位側マスク信号ＭＳＫとして出力する。これにより、数値０から分離点１の範囲（領域１の範囲）に含まれている複数の単位入力回路は、同時に選択され、複数のメモリセルに対して同時に書き込みを行うことが可能となる、このとき、ＦＦ回路ＦＦに論理値“１”が格納されているものについては、書き込み有効信号が論理値“１”となり、書き換えが行われることになる。領域１で書き換えが行われるメモリセルの個数は、所定個数である３２個である。このとき、領域１の外側の領域は、マスクされるため、ＦＦ回路ＦＦに論理値“１”が格納されていても、書き込み有効信号は論理値“０”となり、書き換え動作は行われない。
【0180】
以降、サイクル数２～４の順に、領域２～４の範囲が順に選択され、同時に複数のメモリセルへの書き込みが行われる。その結果、４サイクルで、２５６ビットのデータ列（例えばＰライト用データ列ＰＷ－Ｄａｔａ）の書き込みが行われることになる。
【0181】
ここでは、Ｐライト用データ列を例にして説明したが、ＡＰライト用データ列も同様である。
【0182】
図１７を用いて変形例を説明したが、図１７において、ビット計算回路Ｂ＿ＣＡＬから、ポップカウンタ回路ＰＰ＿ＣＮＴおよび加算回路ＡＤＤ＿ＣＫＴを削除し、クロックカウンタ回路ＣＬＫ＿ＣＮＴで、Ｐライト用データ列およびＡＰライト用データ列における論理値“１”の個数を計数し、３２ビット毎に分割すれば、図１５（Ｂ）で説明した実施の形態２を実現することができる。
【0183】
実施の形態２においては、ルックアップテーブルＬＵＴから出力されるマスク信号ＭＳＫ＿Ｕ、ＭＳＫ＿Ｌによって、２５６個のＦＦ回路ＦＦが、複数の領域（例えば図１５（Ｂ）、図１６の領域１～４）に分割され、分割された複数の領域のそれぞれが異なるタイミング（例えば図１８のサイクル数１～４）で選択され、選択された領域に含まれるＦＦ回路ＦＦの保持データに従って、実質的に同時に書き込みが行われる。ここで、実施の形態２に係るメモリコントローラＭＣＴＲは、２５６個のＦＦ回路ＦＦ（記憶回路）において、反転データを格納しているＦＦ回路ＦＦの個数が、所定個数（３２個）あるいは所定個数（３２個）以下となるように、２５６個のＦＦ回路ＦＦを複数の領域に分割する分離点を特定する。これにより、実質的に同時に書き換えを行うメモリセルの個数を所定個数以下に制限することが可能となり、電流供給能力の低い昇圧回路であっても、書き込みを行うメモリセルを増やすことが可能となり、書き込みサイクル数を減らして、書き込み時間が長くなるのを抑制することが可能である。
【0184】
（実施の形態３）
実施の形態２によれば、書き込みを行う領域を分離点によって特定することで、書き込み時間が長くなるのを抑制すること可能である。しかしながら、例えば図１７では、各単位入力回路に、２個の比較器ＣＭＰ＿Ｕ、ＣＭＰ＿Ｌが必要となり、占有面積が増大することが危惧される。
実施の形態２によれば、書き込みを行う領域を分離点によって特定することで、書き込み時間が長くなるのを抑制すること可能である。しかしながら、例えば図１７では、各単位入力回路に、２個の比較器ＣＭＰ＿Ｕ、ＣＭＰ＿Ｌが必要となり、占有面積が増大することが危惧される。
【0185】
図１９は、実施の形態３に係る半導体装置の構成を示すブロック図である。図１９は、図１および図１７と類似している。図１との主な相違点は、図１９では、データインシーケンサーＤ＿ＩＳＱ、ライトセレクタＷ＿ＳＥＬ、ルックアップテーブルＬＵＴ、ライトシーケンサーＷ＿ＳＱＲ、ビット計算回路Ｂ＿ＣＡＬおよび単位入力回路が変更されていることである。
【0186】
先ず、単位入力回路を説明する。２５６ビットの入力データ（書き込み有効信号）ＩＯ［２５５：０］に対応するように、メモリアレイ回路ＭＡＲＹは、２５６個の単位入力回路ＵＩＮ[０]～ＵＩＮ［２５５］を備えている。これらの単位入力回路は互いに同じ類似しているので、単位入力回路ＵＩＮ［ｎ］を代表例として説明する。単位入力回路ＵＩＮ［ｎ］は、アンド回路ＡＬＧ２、ＡＮＤ１、ＡＮＤ２、オア回路ＯＲ、ＦＦ回路ＦＦおよびデータセレクタＤ＿ＳＥＬによって構成されている。
【0187】
図１９において、符号Ｕ＿ＭＳＫは、実施の形態２の変形例で述べた上位側マスク信号および上位側比較器ＣＭＰ＿Ｕにより実現される機能、すなわち分離点から下位側で書き込み有効信号が論理値“１”となるのを許容する機能に相当する機能を実現する上位マスク回路を示している。上位マスク回路Ｕ＿ＭＳＫは、アンド回路ＡＮＤ１とオア回路ＯＲとを備えている。ここで、オア回路ＯＲの入力は、入力データバスＤＩ＿ＢＳ［３１：０］内の入力データＤａｔａ［ｎ］とブロック選択信号ＢＬ＿ＳＬ［ｎ＋１］とに接続され、アンド回路ＡＮＤ１の入力は、オア回路ＯＲの出力とブロック選択信号ＢＬ＿ＳＬ［ｎ］に接続されている。アンド回路ＡＮＤ１の出力が、上位マスク回路Ｕ＿ＭＳＫの出力である書き込み領域信号Ｗ＿ＡＲＡとなる。
【0188】
図１９において、符号Ｌ＿ＭＳＫは、実施の形態２の変形例で述べた下位側マスク信号および下位側比較器ＣＭＰ＿Ｌにより実現される機能、すなわち分離点から下位側で書き込み有効信号が論理値“１”となるのを禁止する機能に相当する機能を実現する下位マスク回路を示している。下位マスク回路Ｌ＿ＭＳＫは、アンド回路ＡＮＤ２を備えており、アンド回路ＡＮＤ２の入力は、書き込み領域信号Ｗ＿ＡＲＡとリセットイネーブル信号ＲＳＴ＿ＥＮに接続されている。
【0189】
データセレクタＤ＿ＳＥＬは、２個の選択端子Ｓ０、Ｓ１（図１９では、符号Ｓを省略し、符号０、符号１）と、３個の入力端子００、０１、１Ｘと、出力端子ＯＴを備えている。選択端子Ｓ０、Ｓ１に供給される論理値に従って、データセレクタＤ＿ＳＥＬは、３個の入力端子から１つの入力端子を選択し、選択した入力端子を出力端子ＯＴに電気的に接続する。
【0190】
すなわち、選択端子Ｓ０に供給されているデータインイネーブル信号Ｄａｔａ－Ｉｎ＿ＥＮが論理値“１”で、選択端子Ｓ１に供給されているアンド回路ＡＮＤ２の出力が論理値“０”のとき、データセレクタＤ＿ＳＥＬは、入力端子１Ｘに接続されている入力データバスＤＩ＿ＢＳ［３１：０］内のデータＤａｔａ［ｎ］を、出力端子ＯＴから出力する。また、選択端子Ｓ０におけるデータインイネーブル信号Ｄａｔａ－Ｉｎ＿ＥＮが論理値“０”で、選択端子Ｓ１におけるアンド回路ＡＮＤ２の出力が論理値“０”のとき、データセレクタＤ＿ＳＥＬは、入力端子００に接続されているＦＦ回路ＦＦから出力されている１ビットのデータを、出力端子ＯＴに出力する。さらに、選択端子Ｓ０におけるデータインイネーブル信号Ｄａｔａ－Ｉｎ＿ＥＮが論理値“０”で、選択端子Ｓ１におけるアンド回路ＡＮＤ２の出力が論理値“１”のとき、データセレクタＤ＿ＳＥＬは、入力端子０１に供給されている１ビットの論理値“０”を、出力端子ＯＴに出力する。
【0191】
ＦＦ回路ＦＦは、データセレクタＤ＿ＳＥＬから出力された１ビットの論理値のデータを格納し、出力する。
【0192】
ＦＦ回路ＦＦの出力と、書き込み領域信号Ｗ＿ＡＲＡとが、アンド回路ＡＬＧ２の入力に供給され、アンド回路ＡＬＧ２の出力が、書き込み有効信号（入力データ）ＩＯ［ｎ］となる。
【0193】
データインイネーブル信号Ｄａｔａ－Ｉｎ＿ＥＮは、データインシーケンサーＤ＿ＩＳＱから出力されるものであり、ＦＦ回路ＦＦにＰライト用データまたはＡＰライト用データを格納する際に、論理値“１”となる。
【0194】
入力データバスＤＩ＿ＢＳ［３１：０］とブロック選択信号ＢＬ＿ＳＬ［７：０］は、ライトセレクタＷ＿ＳＥＬとルックアップテーブルＬＵＴとに接続されている。また、リセットイネーブル信号ＲＳＴ＿ＥＮは、ライトシーケンサーＷ＿ＳＱＲから出力される。
【0195】
実施の形態１では、ＦＦ回路ＦＦにＰライト用データまたはＡＰライト用データを格納するのに、図１に示したように、入力データバスＤＩ＿ＢＳ［３１：０］と入力データ選択線ＤＩ＿ＳＬ［７：０］とを用い、書き込みの領域の選択に、ブロック選択信号ＢＬ＿ＳＬ［７：０］を用いていた。これに対して、図１９では、ＦＦ回路ＦＦにＰライト用データまたはＡＰライト用データを格納する際の選択と、書き込み領域の選択との両方の選択に、入力データバスＤＩ＿ＢＳ［３１：０］とブロック選択信号ＢＬ＿ＳＬ［７：０］とが用いられる。これにより、配置するバスの個数を抑制することが可能となり、占有面積の増大を抑制することが可能である。
【0196】
図１９に示した単位入力回路ＵＩＮ［ｎ］では、上位マスク回路Ｕ＿ＭＳＫで、書き込み領域の上位側の分離点を特定する機能が実現され、ＦＦ回路ＦＦに保持されているＰライト用データまたはＡＰライト用データが書き込まれた後は、下位マスク回路Ｌ＿ＭＳＫで、ＦＦ回路ＦＦを論理値“０”にリセットし、書き込み領域の下位側の分離点が特定される。このようにＦＦ回路ＦＦに格納されている論理値を“０”とすることで、書き込み有効信号が論理値“１”になることが禁止され、書き換えが行われなくなる。その結果、下位マスク回路Ｌ＿ＭＳＫで、書き込み領域の下位側の分離点が実質的に特定されることになる。
【0197】
単位入力回路ＵＩＮ［ｎ］を例にして述べたが、他の単位入力回路は、対応するメモリブロックと対応する書き込み有効信号とに従って、データセレクタＤ＿ＳＥＬおよびオア回路ＯＲに接続されるＤａｔａのビット位置と、オア回路ＯＲとアンド回路ＡＮＤ１が接続されるブロック選択信号が異なるだけで、構成は同様である。
【0198】
ビット計算回路Ｂ＿ＣＡＬは、図１９に示すように、ポップカウンタ回路（第１カウンタ回路）ＰＰ＿ＣＮＴとクロックカウンタ回路（第２カウンタ回路）ＣＬＫ＿ＣＮＴとを備えている。メモリコントローラＭＣＴＲは、ポップカウンタ回路ＰＰ＿ＣＮＴで、３２ビット単位で論理値“１”の個数を計数し、論理値“１”の個数が所定個数に到達するまで計数を行う。また、メモリコントローラＭＣＴＲは、ポップカウンタ回路ＰＰ＿ＣＮＴによる計数で、所定個数を超えた場合、超えた３２ビット単位の領域に対して、クロックカウンタ回路ＣＬＫ＿ＣＮＴで論理値“１”の個数を計数する。また、メモリコントローラＭＣＴＲは、クロックカウンタ回路ＣＬＫ＿ＣＮＴで、論理値“１”の個数が、所定個数に到達したときの論理値“１”の存在するビット位置を特定する。
【0199】
図１９では、メモリコントローラＭＣＴＲは、ポップカウンタ回路ＰＰ＿ＣＮＴでの３２ビット単位の計数の結果を、対応するブロック選択信号の論理値“１”で表す。例えば、最下位側のＰライト用データ列ＰＷ－Ｄａｔａ[３１：０]の計数結果が所定個数以下であれば、最下位側のブロック選択信号ＢＬ＿ＳＬ［０］を、論理値“１”とする。また、メモリコントローラＭＣＴＲは、クロックカウンタ回路ＣＬＫ＿ＣＮＴで特定された、論理値“１”のビット位置を反映した３２ビットの入力データ列Ｄａｔａを生成する。ビット計算回路Ｂ＿ＣＡＬで生成されたブロック選択信号と入力データ列Ｄａｔａは、ルックアップテーブルＬＵＴに供給され、格納される。
【0200】
次に、図面を用いて動作例を説明する。図２０は、実施の形態３に係る半導体装置を説明するための図である。
【0201】
図２０では、Ｐライト用データ列ＰＷ－Ｄａｔａにおいて、論理値“１”の個数が、所定個数に到達するビット位置のデータがＤａｔａ［ｎ］として示されている。Ｄａｔａ[ｎ]のビット位置は、図２０の例では、メモリブロックＭＢ３に格納される３２ビットのデータ列内である。
【0202】
メモリコントローラＭＣＴＲは、ビット計算回路Ｂ＿ＣＡＬ内のポップカウンタ回路ＰＰ＿ＣＮＴによる、メモリブロックＭＢ０～ＭＢ３までの計数で、論理値“１”の個数が所定個数を超えたと特定し、メモリブロックＭＢ０～ＭＢ３に対応するブロック選択信号ＢＬ＿ＳＬ［７：０］を［１、１、１、１、０、０、０、０］とする。分離点があるメモリブロック（この例ではＭＢ３）と、それより左側（ＭＢ０側）のメモリブロックに対応する選択信号をすべて”1”に設定する。また、メモリコントローラＭＣＴＲは、ポップカウンタ回路ＰＰ＿ＣＮＴによる、メモリブロックＭＢ３の計数で、論理値“１”の個数が所定個数を超えたと特定し、クロックカウンタ回路ＣＬＫ＿ＣＮＴでメモリブロックＭＢ３の論理値“１”の個数を計数する。この計数で、論理値“１”の個数が、所定個数に到達すると、メモリコントローラＭＣＴＲは、メモリブロックＭＢ３に対応する３２ビットにおける、到達したビット位置を特定する。図２０の例では、４ビット目のビット位置が特定される。メモリコントローラＭＣＴＲは、特定したビット位置（４ビット目）から左側（最下位側）の全てのビットを論理値“１”とし、５ビット目から右側（最上位側）の全てのビットを論理値“０”として入力データ列Ｄａｔａ［３１：０］＝３２‘ｂ１１１１００００・・・０を生成する。
【0203】
メモリコントローラＭＣＴＲによって生成されたブロック選択信号が、図１９に示した単位入力回路ＵＩＮ［ｎ］内の上位マスク回路Ｕ＿ＭＳＫに供給される。分離点があるメモリブロックより、左側（ＭＢ０側）にあるメモリブロックに対しては、ブロック選択信号ＢＬ＿ＳＬ［ｎ］とブロック選択信号ＢＬ＿ＳＬ［ｎ＋１］との間の、ビット単位の論理積演算の結果によって選択が行われる。この演算により、メモリブロックＭＢ０～ＭＢ２を選択するブロック選択信号ＢＬ＿ＳＬ［ｎ＋１］＆ＢＬ＿ＳＬ［ｎ］＝［１、１、１、０、０、０、０、０］が生成されることになる。これにより、図２０に示すように領域０を構成する第１領域０＿０が選択されることになる。
【0204】
また、メモリコントローラＭＣＴＲによって生成された入力データ列Ｄａｔａ［３１：０］が、入力データバスＤＩ＿ＢＳ［３１：０］に供給される。分離点があるメモリブロックでは、ブロック選択信号ＢＬ＿ＳＬ［ｎ］と入力データ列Ｄａｔａ［３１：０］との間で、ビット単位の論理積演算が実行される。この論理積演算によって、図２０に示すように領域０を構成する第２領域０＿１が選択されることになる。
【0205】
領域０では、書き込み領域信号Ｗ＿ＡＲＡが論理値“１”となる。その結果、ＦＦ回路ＦＦに論理値“１”が格納されていると、書き込み有効信号ＩＯ［ｎ］がハイレベルとなり、書き換えが実行されることになる。
【0206】
書き込み後に、ライトシーケンサーＷ＿ＳＱＲは、リセットイネーブル信号ＲＳＴ＿ＥＮを論理値“１”にする。書き込み領域信号Ｗ＿ＡＲＡとリセットイネーブル信号ＲＳＴ＿ＥＮが、ともに論理値“１”となることで、データセレクタＤ＿ＳＥＬは、入力端子０１に供給されている論理値“０”をＦＦ回路ＦＦに供給し、ＦＦ回路ＦＦのデータを論理値“０”にリセットする。これにより、次のサイクルで書き込み領域信号Ｗ＿ＡＲＡが論理値“１”となっても、書き込み有効信号ＩＯ［ｎ］は論理値“０”となり、書き換え動作は行われない。
【0207】
図２１は、実施の形態３に係る書き込み動作を説明するための図である。図２１には、２５６ビットのＰライト用データ列ＰＷ－Ｄａｔａが、書き込まれる場合が示されている。勿論、ＡＰライト用データ列ＡＰＷ－Ｄａｔａでも同様である。図２１では、図２０で示したように、メモリブロックＭＢ３の４ビット目で分離点が特定され、図２１（Ａ）には、分離点から下位側の領域０のデータが同時に書き込まれ、分離点から上位側の領域１のデータが同時に書き込まれる場合が示されている。
【0208】
この場合、ルックアップテーブルＬＵＴには、ビット計算回路Ｂ＿ＣＡＬから、図２１（Ｂ）に示すような、ブロック選択信号ＢＬ＿ＳＬ［７：０］と入力データ列Ｄａｔａ［３１：０］が格納される。書き込み動作の際に、ライトシーケンサーＷ＿ＳＱＲからのサイクル信号によって、書き込みサイクル数１、２の順に、ブロック選択信号ＢＬ＿ＳＬ［７：０］と入力データ列Ｄａｔａ［３１：０］が選択され、２５６個の単位入力回路ＵＩＮ［０］～ＵＩＮ［２５５］に供給され、書き込み動作が行われることになる。
【0209】
図２２は、実施の形態３に係る書き込み動作を説明するためのタイミング図である。図２２において、ｃｌｋはクロック信号を示しており、例えばチャージポンプ回路ＣＰＣ（図１１）等がこのクロック信号に同期して動作する。
【0210】
書き込み命令Ｐ／ＡＰ－Ｗｒｉｔｅを発行（図２２では論理値“１”への変化）することで、書き込み動作が開始する。メモリコントローラＭＣＴＲから、メモリアレイ回路ＭＡＲＹに対して、複数のメモリブロックＢ０、Ｂ１を順次指定するブロック選択信号ＢＬ＿ＳＬ［７：０］と、入力データＤ０、Ｄ１を順次示す入力データ列Ｄａｔａ［３１：０］とが供給される。
【0211】
２５６個の単位入力回路ＵＩＮにおいては、メモリブロックＢ０を指定するブロック選択信号ＢＬ＿ＳＬ［７：０］と入力データＤ０を示す入力データ列Ｄａｔａ［３１：０］とに基づいて、領域０を指定する書き込み領域信号Ｗ＿ＡＲＡが論理値“１”となり、論理値“１”が格納されている、領域０に対応したＦＦ回路ＦＦに対応する書き込み有効信号が論理値“１”となって、書き換えが実行される。その後、リセットイネーブル信号ＲＳＴ＿ＥＮが論理値“１”となることで、領域０に対応したＦＦ回路ＦＦのリセットが行われる。
【0212】
その後、領域０と同様に、領域１に対する書き換えと、対応するＦＦ回路ＦＦのリセットが行われる。
【0213】
実施の形態３に係る半導体装置の動作フローは、図１０に示した実施の形態１の動作フローと類似している。相違点は、実施の形態３では、ステップＳ６＿Ｐ、Ｓ６＿Ａにおいて、判定回路の代わりにクロックカウンタ回路ＣＬＫ＿ＣＮＴが用いられ、ステップＳ７＿Ｐ、Ｓ７＿Ａにおいて、入力データ列Ｄａｔａ［３１：０］とブロック選択信号ＢＬ＿ＳＬ［７：０］がルックアップテーブルＬＵＴに格納されることである。また、実施の形態３では、ステップＳ５＿Ｐ、Ｓ５＿Ａにおいて、データインシーケンサーＤ＿ＩＳＱが、データインイネーブル信号Ｄａｔａ－Ｉｎ＿ＥＮ(図１９)を有効（論理値“１”）にする。これにより、図１９に示したデータセレクタＤ＿ＳＥＬが、入力端子１Ｘを選択し、入力データバスＤＩ＿ＢＳ［３１：０］上の対応する入力データが、ＦＦ回路ＦＦに格納される。
【0214】
実施の形態２および３においては、書き換えるメモリセルの個数が、所定個数に到達するまで、計数を行うため、同時に書き込みを行う領域をフレキシブルに選択することが可能であり、書き込みを行う領域を最適化することが可能である。
【0215】
実施の形態３においては、ルックアップテーブルＬＵＴから出力されるブロック選択信号ＢＬ＿ＳＬ［７：０］と入力データ列Ｄａｔａ［３１：０］とによって、２５６個のＦＦ回路ＦＦが、複数の領域（例えば図２０、図２１の領域０～１）に分割され、分割された複数の領域のそれぞれが異なるタイミング（例えば図２１（Ｂ）のサイクル数１～２）で選択され、選択された領域に含まれるＦＦ回路ＦＦの保持データに従って、実質的に同時に書き込みが行われる。実施の形態３に係るメモリコントローラＭＣＴＲでも、２５６個のＦＦ回路ＦＦ（記憶回路）において、反転データを格納しているＦＦ回路ＦＦの個数が、所定個数（３２個）あるいは所定個数（３２個）以下となるように、２５６個のＦＦ回路ＦＦは複数の領域に分割される。これにより、実質的に同時に書き換えを行うメモリセルの個数を所定個数以下に制限することが可能となり、電流供給能力の低い昇圧回路であっても、書き込みを行うメモリセルを増やすことが可能となり、書き込みサイクル数を減らして、書き込み時間が長くなるのを抑制することが可能である。
【0216】
実施の形態では、記憶回路（ＦＦ回路ＦＦ）がデータ線に対応する例を説明したが、これに限定されるものではない。すなわち、記憶回路は、書き込むべきデータに対応していれば良い。例えば同時に書き込むデータの個数が、データ線の個数よりも少ない場合、記憶回路の個数は、データ線の個数よりも少なくなる。
【0217】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0218】
１ 半導体装置
Ｂ＿ＣＡＬ ビット計算回路
ＤＪ＿ＣＫＴ 判定回路
Ｄ＿ＩＳＱ データインシーケンサー
ＬＵＴ ルックアップテーブル
ＭＢ０～ＭＢ７ メモリブロック
ＭＡＲＹ メモリアレイ回路
ＭＣＴＲ メモリコントローラ
ＰＰ＿ＣＮＴ ポップカウンタ回路
Ｐ／ＡＰ＿ＤＲ Ｐ／ＡＰライトレジスタ
Ｒ＿ＤＲ リードデータレジスタ
Ｗ＿ＤＲ ライトデータレジスタ
Ｗ＿ＳＥＬ ライトセレクタ
Ｗ＿ＳＱＲ ライトシーケンサー
Ｂ＿ＣＡＬ ビット計算回路
ＤＪ＿ＣＫＴ 判定回路
Ｄ＿ＩＳＱ データインシーケンサー
ＬＵＴ ルックアップテーブル
ＭＢ０～ＭＢ７ メモリブロック
ＭＡＲＹ メモリアレイ回路
ＭＣＴＲ メモリコントローラ
ＰＰ＿ＣＮＴ ポップカウンタ回路
Ｐ／ＡＰ＿ＤＲ Ｐ／ＡＰライトレジスタ
Ｒ＿ＤＲ リードデータレジスタ
Ｗ＿ＤＲ ライトデータレジスタ
Ｗ＿ＳＥＬ ライトセレクタ
Ｗ＿ＳＱＲ ライトシーケンサー
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】