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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025165486
(43)【公開日】2025-11-05
(54)【発明の名称】振動デバイス
(51)【国際特許分類】
H03B 5/32 20060101AFI20251028BHJP
H03H 9/02 20060101ALI20251028BHJP
H01L 23/14 20060101ALI20251028BHJP
【ＦＩ】
H03B5/32 H
H03H9/02 A
H03B5/32 A
H01L23/14 S
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2024069546
(22)【出願日】2024-04-23
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100179475
【弁理士】
【氏名又は名称】仲井 智至
(74)【代理人】
【識別番号】100216253
【弁理士】
【氏名又は名称】松岡 宏紀
(74)【代理人】
【識別番号】100225901
【弁理士】
【氏名又は名称】今村 真之
(72)【発明者】
【氏名】横山 好彦
【テーマコード（参考）】
5J079
5J108
【Ｆターム（参考）】
5J079AA04
5J079BA02
5J079BA48
5J079CB01
5J079HA03
5J079HA07
5J079HA25
5J108AA04
5J108BB02
5J108CC04
5J108DD02
5J108EE03
5J108EE19
5J108GG03
(57)【要約】
【課題】強度が低下することを抑制する振動デバイスを提供すること。
【解決手段】表裏関係にある上面５ａおよび下面５ｂを有し、上面５ａから下面５ｂまでを貫通する貫通孔ｔｈ１を有する半導体基板５と、半導体基板５に配置された振動素子３と、半導体基板５の上面５ａの外周部５ｐに接合され、半導体基板５の上面５ａとの間に、振動素子３を収納する蓋体４と、半導体基板５の上面５ａに設けられ、振動素子３を発振させる発振回路７０と、半導体基板５の下面５ｂに配置された端子５１０と、半導体基板５の貫通孔ｔｈ１に設けられ、端子５１０と発振回路７０とを電気的に接続する貫通電極５１と、を備え、貫通電極５１は、半導体基板５の平面視において、上面５ａの中央ｃ１よりも外周部５ｐの近くに配置される。
【選択図】図１
【解決手段】表裏関係にある上面５ａおよび下面５ｂを有し、上面５ａから下面５ｂまでを貫通する貫通孔ｔｈ１を有する半導体基板５と、半導体基板５に配置された振動素子３と、半導体基板５の上面５ａの外周部５ｐに接合され、半導体基板５の上面５ａとの間に、振動素子３を収納する蓋体４と、半導体基板５の上面５ａに設けられ、振動素子３を発振させる発振回路７０と、半導体基板５の下面５ｂに配置された端子５１０と、半導体基板５の貫通孔ｔｈ１に設けられ、端子５１０と発振回路７０とを電気的に接続する貫通電極５１と、を備え、貫通電極５１は、半導体基板５の平面視において、上面５ａの中央ｃ１よりも外周部５ｐの近くに配置される。
【選択図】図１
【特許請求の範囲】
【請求項1】
表裏関係にある第１面および第２面を有し、前記第１面から前記第２面までを貫通する貫通孔を有する半導体基板と、
前記半導体基板に配置された振動片と、
前記半導体基板の前記第１面の外周部に接合され、前記半導体基板の前記第１面との間に、前記振動片を収納する蓋体と、
前記半導体基板の前記第１面に設けられ、前記振動片を発振させる発振回路と、
前記半導体基板の前記第２面に配置された端子と、
前記半導体基板の前記貫通孔に設けられ、前記端子と前記発振回路とを電気的に接続する貫通電極と、を備え、
前記貫通電極は、前記半導体基板の平面視において、前記第１面の中央よりも前記外周部の近くに配置される、
振動デバイス。
前記半導体基板に配置された振動片と、
前記半導体基板の前記第１面の外周部に接合され、前記半導体基板の前記第１面との間に、前記振動片を収納する蓋体と、
前記半導体基板の前記第１面に設けられ、前記振動片を発振させる発振回路と、
前記半導体基板の前記第２面に配置された端子と、
前記半導体基板の前記貫通孔に設けられ、前記端子と前記発振回路とを電気的に接続する貫通電極と、を備え、
前記貫通電極は、前記半導体基板の平面視において、前記第１面の中央よりも前記外周部の近くに配置される、
振動デバイス。
【請求項2】
前記第１面の前記外周部は、隅部を有し、
前記貫通電極は前記隅部の近くに配置される、
請求項１に記載の振動デバイス。
前記貫通電極は前記隅部の近くに配置される、
請求項１に記載の振動デバイス。
【請求項3】
前記端子と前記貫通電極とは、導電保護膜で覆われる、
請求項１に記載の振動デバイス。
請求項１に記載の振動デバイス。
【請求項4】
前記導電保護膜は、ニッケル、パラジウム、および金の積層膜からなる、
請求項３に記載の振動デバイス。
請求項３に記載の振動デバイス。
【請求項5】
前記貫通孔と前記貫通電極との間に設けられた絶縁膜と、
前記絶縁膜と前記貫通電極との間に設けられたシード層と、を有し、
前記貫通電極は、銅からなる、
請求項３に記載の振動デバイス。
前記絶縁膜と前記貫通電極との間に設けられたシード層と、を有し、
前記貫通電極は、銅からなる、
請求項３に記載の振動デバイス。
【請求項6】
表裏関係にある第１面および第２面を有し、前記第１面から前記第２面までを貫通する第１貫通孔、第２貫通孔、第３貫通孔、および第４貫通孔を有する半導体基板と、
前記半導体基板に配置された振動片と、
前記半導体基板の前記第１面の外周部に接合され、前記半導体基板の前記第１面との間に、前記振動片を収納する蓋体と、
前記半導体基板の前記第１面に設けられ、前記振動片を発振させる発振回路と、
前記半導体基板の前記第２面に配置された第１端子、第２端子、第３端子、および第４端子と、
前記半導体基板の前記第１貫通孔に設けられ、前記第１端子と前記発振回路とを電気的に接続する第１貫通電極と、
前記半導体基板の前記第２貫通孔に設けられ、前記第２端子と前記発振回路とを電気的に接続する第２貫通電極と、
前記半導体基板の前記第３貫通孔に設けられ、前記第３端子と前記発振回路とを電気的に接続する第３貫通電極と、
前記半導体基板の前記第４貫通孔に設けられ、前記第４端子と前記発振回路とを電気的に接続する第４貫通電極と、を備え、
前記第１貫通電極、前記第２貫通電極、前記第３貫通電極、および前記第４貫通電極は、前記半導体基板の平面視において、前記第１面の中央よりも前記外周部の近くに配置される、
振動デバイス。
前記半導体基板に配置された振動片と、
前記半導体基板の前記第１面の外周部に接合され、前記半導体基板の前記第１面との間に、前記振動片を収納する蓋体と、
前記半導体基板の前記第１面に設けられ、前記振動片を発振させる発振回路と、
前記半導体基板の前記第２面に配置された第１端子、第２端子、第３端子、および第４端子と、
前記半導体基板の前記第１貫通孔に設けられ、前記第１端子と前記発振回路とを電気的に接続する第１貫通電極と、
前記半導体基板の前記第２貫通孔に設けられ、前記第２端子と前記発振回路とを電気的に接続する第２貫通電極と、
前記半導体基板の前記第３貫通孔に設けられ、前記第３端子と前記発振回路とを電気的に接続する第３貫通電極と、
前記半導体基板の前記第４貫通孔に設けられ、前記第４端子と前記発振回路とを電気的に接続する第４貫通電極と、を備え、
前記第１貫通電極、前記第２貫通電極、前記第３貫通電極、および前記第４貫通電極は、前記半導体基板の平面視において、前記第１面の中央よりも前記外周部の近くに配置される、
振動デバイス。
【請求項7】
前記第１面の前記外周部は、第１隅部、第２隅部、第３隅部、および第４隅部を有し、
前記第１貫通電極は前記第１隅部の近くに配置され、前記第２貫通電極は前記第２隅部の近くに配置され、前記第３貫通電極は前記第３隅部の近くに配置され、前記第４貫通電極は前記第４隅部の近くに配置される、
請求項６に記載の振動デバイス。
前記第１貫通電極は前記第１隅部の近くに配置され、前記第２貫通電極は前記第２隅部の近くに配置され、前記第３貫通電極は前記第３隅部の近くに配置され、前記第４貫通電極は前記第４隅部の近くに配置される、
請求項６に記載の振動デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、振動デバイスに関する。
【背景技術】
【0002】
特許文献１には、表裏関係にある第１面および第２面を有する半導体基板と、半導体基板に配置された振動片と、半導体基板の第１面に設けられ、振動片を発振させる発振回路と、半導体基板の第２面に配置された端子と、半導体基板の第２面から第１面まで貫通し、端子と発振回路とを電気的に接続する貫通電極と、振動片を収納するように半導体基板の外周部に接合された蓋、を有する振動デバイスが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－７２４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
このような振動デバイスは、貫通電極を有するため、貫通電極が設けられる半導体基板に強度低下の懸念があった。
【課題を解決するための手段】
【0005】
本願の一態様に係る振動デバイスは、表裏関係にある第１面および第２面を有し、前記第１面から前記第２面までを貫通する貫通孔を有する半導体基板と、前記半導体基板に配置された振動片と、前記半導体基板の前記第１面の外周部に接合され、前記半導体基板の前記第１面との間に、前記振動片を収納する蓋体と、前記半導体基板の前記第１面に設けられ、前記振動片を発振させる発振回路と、前記半導体基板の前記第２面に配置された端子と、前記半導体基板の前記貫通孔に設けられ、前記端子と前記発振回路とを電気的に接続する貫通電極と、を備え、前記貫通電極は、前記半導体基板の平面視において、前記第１面の中央よりも前記外周部の近くに配置される。
【0006】
本願の一態様に係る振動デバイスは、表裏関係にある第１面および第２面を有し、前記第１面から前記第２面までを貫通する第１貫通孔、第２貫通孔、第３貫通孔、および第４貫通孔を有する半導体基板と、前記半導体基板に配置された振動片と、前記半導体基板の前記第１面の外周部に接合され、前記半導体基板の前記第１面との間に、前記振動片を収納する蓋体と、前記半導体基板の前記第１面に設けられ、前記振動片を発振させる発振回路と、前記半導体基板の前記第２面に配置された第１端子、第２端子、第３端子、および第４端子と、前記半導体基板の前記第１貫通孔に設けられ、前記第１端子と前記発振回路とを電気的に接続する第１貫通電極と、前記半導体基板の前記第２貫通孔に設けられ、前記第２端子と前記発振回路とを電気的に接続する第２貫通電極と、前記半導体基板の前記第３貫通孔に設けられ、前記第３端子と前記発振回路とを電気的に接続する第３貫通電極と、前記半導体基板の前記第４貫通孔に設けられ、前記第４端子と前記発振回路とを電気的に接続する第４貫通電極と、を備え、前記第１貫通電極、前記第２貫通電極、前記第３貫通電極、および前記第４貫通電極は、前記半導体基板の平面視において、前記第１面の中央よりも前記外周部の近くに配置される。
【図面の簡単な説明】
【0007】
【図1】実施形態１に係る振動デバイスの斜視図。
【図4】半導体基板の平面図。
【図5】半導体基板および振動素子の平面図。
【図7】半導体回路の構成例を示すブロック図。
【図8】振動デバイスの製造工程を示すフローチャート。
【図10】製造過程における一態様を示す断面図。
【図11】製造過程における一態様を示す断面図。
【図12】製造過程における一態様を示す断面図。
【図13】製造過程における一態様を示す断面図。
【図14】製造過程における一態様を示す断面図。
【図15】製造過程における一態様を示す断面図。
【図16】製造過程における一態様を示す断面図。
【図17】製造過程における一態様を示す断面図。
【図18】製造過程における一態様を示す断面図。
【図19】製造過程における一態様を示す断面図。
【図20】製造過程における一態様を示す断面図。
【図21】製造過程における一態様を示す断面図。
【発明を実施するための形態】
【0008】
本発明の実施形態において、各図面に示される構成要素は、見やすくするために、寸法の縮尺を異ならせて示されることがある。
図面には、互いに直交するＸ軸、Ｙ軸、およびＺ軸の３軸が図示されることがある。以下の説明において、３軸の矢印の先端側は「プラス側」、矢印の基端側は「マイナス側」と記述されることがある。Ｘ軸に平行な方向は「Ｘ軸方向」、Ｙ軸に平行な方向は「Ｙ軸方向」、Ｚ軸に平行な方向は「Ｚ軸方向」と記述されることがある。Ｚ軸方向に見ることは「平面視」と記述されることがある。
図面には、互いに直交するＸ軸、Ｙ軸、およびＺ軸の３軸が図示されることがある。以下の説明において、３軸の矢印の先端側は「プラス側」、矢印の基端側は「マイナス側」と記述されることがある。Ｘ軸に平行な方向は「Ｘ軸方向」、Ｙ軸に平行な方向は「Ｙ軸方向」、Ｚ軸に平行な方向は「Ｚ軸方向」と記述されることがある。Ｚ軸方向に見ることは「平面視」と記述されることがある。
【0009】
以下の説明において、例えば、基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物を介して配置される場合、または基板の上に一部が接して配置され、一部が他の構造物を介して配置される場合のいずれかを表す。
ある構成の上面との記載は、当該構成のＺ軸方向プラス側の面、例えば「基板の上面」は、可動体のＺ軸方向プラス側の面を示すものとする。
ある構成の下面との記載は、当該構成のＺ軸方向マイナス側の面、例えば「基板の下面」は可動体のＺ軸方向マイナス側の面を示すものとする。
ある構成の表面および裏面との記載は、いずれも当該構成の外側に現れている面を示すものとし、表面は該構成のＺ軸方向プラス側の面を示し、裏面は該構成のＺ軸方向マイナス側の面を示すものとする。
ある構成の上面との記載は、当該構成のＺ軸方向プラス側の面、例えば「基板の上面」は、可動体のＺ軸方向プラス側の面を示すものとする。
ある構成の下面との記載は、当該構成のＺ軸方向マイナス側の面、例えば「基板の下面」は可動体のＺ軸方向マイナス側の面を示すものとする。
ある構成の表面および裏面との記載は、いずれも当該構成の外側に現れている面を示すものとし、表面は該構成のＺ軸方向プラス側の面を示し、裏面は該構成のＺ軸方向マイナス側の面を示すものとする。
【0010】
【0011】
図１は、実施形態１に係る振動デバイス１の斜視図である。図２は、振動デバイス１を裏面から見た斜視図である。図３Ａは、図１および図４のＡ－Ａ線に沿う振動デバイス１の断面図である。図３Ｂは、図３Ａの領域Ｃの拡大図である。図４は、半導体基板５の平面図である。図５は、半導体基板５および振動素子３の平面図である。図６は、図１および図５のＢ－Ｂ線に沿う振動デバイス１の断面図である。図７は、半導体回路７の構成例を示すブロック図である。
【0012】
図１に示す振動デバイス１は、発振器であり、より具体的には、水晶からなる振動素子３と発振回路７０とをワンパッケージ化した水晶発振器である。振動デバイス１は、例えば、実装基板１００に実装され、基準信号を実装基板１００に出力する。本実施形態において、振動素子３は、振動片の一例である。
【0013】
振動デバイス１は、半導体装置２、振動素子３、および蓋体４を有する。
半導体装置２は、図３Ａに示すように、半導体基板５と半導体回路７とを含む。半導体回路７は、半導体基板５の上面５ａに設けられる。
振動素子３は、半導体基板５上に設けられた半導体回路７の上面に配置される。このように、本実施形態では、半導体基板５の半導体回路７の形成面側に、振動素子３を実装するフェイスアップ方式を採用している。
半導体装置２は、図３Ａに示すように、半導体基板５と半導体回路７とを含む。半導体回路７は、半導体基板５の上面５ａに設けられる。
振動素子３は、半導体基板５上に設けられた半導体回路７の上面に配置される。このように、本実施形態では、半導体基板５の半導体回路７の形成面側に、振動素子３を実装するフェイスアップ方式を採用している。
【0014】
蓋体４は凹部４１を有し、半導体装置２の上面の外周部５ｐに接合され、パッケージＰを形成する。パッケージＰ内の収容空間Ｓには、振動素子３が収容される。収容空間Ｓは、気密であり、減圧状態、好ましくはより真空に近い状態となっている。これにより、粘性抵抗が減り、振動素子３の発振特性が向上する。ただし、収容空間Ｓの雰囲気は、特に限定されない。
【0015】
図２に示すように、振動デバイス１の裏面には、端子５１０，５２０，５３０，５４０が設けられる。端子５１０，５２０，５３０，５４０は、貫通電極５１，５２，５３，５４を介して、図１に示す発振回路７０を含む半導体回路７に電気的に接続される。
本実施形態において、端子５１０は、第１端子の一例であり、端子５２０は、第２端子の一例であり、端子５３０は、第３端子の一例であり、端子５４０は、第４端子の一例である。貫通電極５１は、第１貫通電極の一例であり、貫通電極５２は、第２貫通電極の一例であり、貫通電極５３は、第３貫通電極の一例であり、貫通電極５４は、第４貫通電極の一例である。
本実施形態において、端子５１０は、第１端子の一例であり、端子５２０は、第２端子の一例であり、端子５３０は、第３端子の一例であり、端子５４０は、第４端子の一例である。貫通電極５１は、第１貫通電極の一例であり、貫通電極５２は、第２貫通電極の一例であり、貫通電極５３は、第３貫通電極の一例であり、貫通電極５４は、第４貫通電極の一例である。
【0016】
図７は、半導体回路７の構成例を示すブロック図である。半導体回路７は、発振回路７０、制御回路１３０、記憶部１４０、温度補償回路１５０、温度センサー１６０、基準電圧生成回路１７０、クロック信号出力回路１８０を含む。
【0017】
発振回路７０は、振動素子３を用いて発振信号を生成する回路である。具体的には、発振回路７０は、端子３２３と端子３２４を介して振動素子３に接続される。発振回路７０は、振動素子３を発振させることで、発振信号を生成する。例えばＴＣＸＯ（Temperature Compensated Crystal Oscillator）やＯＣＸＯ（Oven Controlled crystal Oscillator）では、検出温度に応じた制御電圧ＶＣＯＭＰが発振回路７０に入力され、発振回路７０は、その制御電圧ＶＣＯＭＰに対応する発振周波数で振動素子３を発振させる。制御電圧ＶＣＯＭＰは、発振周波数の温度特性を補償する温度補償用電圧である。
【0018】
クロック信号出力回路１８０は、発振回路７０の出力信号ＯＳＱに基づいてクロック信号を端子ＣＬＫＯに出力する。端子ＣＬＫＯは、図２において、例えば、端子５１０が対応する。クロック信号出力回路１８０は、出力信号ＯＳＱ或いは出力信号ＯＳＱを分周した信号をバッファリングし、そのバッファリングした信号をクロック信号として出力する。
【0019】
制御回路１３０は、半導体回路７の各部の制御を行う。また制御回路１３０は、半導体回路７の外部のＣＰＵ等とのインターフェイス処理なども行う。制御回路１３０は、例えばゲートアレイ等のロジック回路により実現される。
【0020】
記憶部１４０は、半導体回路７の動作に必要な各種の情報を記憶する。例えば温度補償回路１５０が温度補償処理を行うために必要な温度補償用の多項式の係数等を記憶する。記憶部１４０は、例えば、不揮発性メモリーである。
【0021】
温度補償回路１５０は、温度センサー１６０からの温度検出信号ＶＴおよび端子ＶＣＮＴを介して外部から入力される発振周波数の制御電圧に基づいて制御電圧ＶＣＯＭＰを出力する。端子ＶＣＮＴは、図２において、例えば、端子５２０が対応する。
【0022】
温度センサー１６０は、半導体回路７の温度を検出するセンサーである。例えば、温度センサー１６０は、ダイオード等で構成できる。ダイオードで構成された温度センサー１６０は、ダイオードの順方向電圧の温度依存性を用いて温度検出を行い、温度検出信号ＶＴを出力する。
【0023】
基準電圧生成回路１７０は、半導体回路７の各部に供給するための電源や基準電圧、バイアス電圧、バイアス電流等を生成する回路である。基準電圧生成回路１７０には、高電位側電源に接続される端子ＶＤＤを介して高電位側電源が入力され、低電位側電源に接続される端子ＶＳＳを介して低電位側電源（グランド）が入力される。図２において、端子ＶＤＤは、例えば、端子５３０が対応し、端子ＶＳＳは、例えば、端子５４０が対応する。基準電圧生成回路１７０は、温度補償回路１５０に基準電圧を供給したり、或いは発振回路７０に電源電圧を供給したりする。
【0024】
１．２．半導体装置２の構成
上述したように、半導体装置２は、半導体基板５と半導体回路７とを有する。
上述したように、半導体装置２は、半導体基板５と半導体回路７とを有する。
【0025】
１．２．１．半導体基板５の構成
半導体基板５は、シリコン基板である。半導体基板５は、例えば、Ｇｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ等のシリコン以外の半導体材料で構成された基板を用いてもよい。半導体基板５は、表裏関係にある第１面としての上面５ａおよび第２面としての下面５ｂを有する。
半導体基板５は、シリコン基板である。半導体基板５は、例えば、Ｇｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ等のシリコン以外の半導体材料で構成された基板を用いてもよい。半導体基板５は、表裏関係にある第１面としての上面５ａおよび第２面としての下面５ｂを有する。
【0026】
図３Ａ、図４、図５、および図６に示すように、半導体基板５は、上面５ａから下面５ｂまでを貫通する貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４を備える。
貫通電極５１，５２，５３，５４は、それぞれ貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４に設けられる。貫通電極５１，５２，５３，５４は、それぞれＴＳＶ（Through Silicon Via）である。なお、貫通電極５４および貫通孔ｔｈ４の断面は、図示していないが、貫通電極５１，５２，５３および貫通孔ｔｈ１，ｔｈ２，ｔｈ３と同様に構成される。
貫通電極５１，５２，５３，５４は、それぞれ貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４に設けられる。貫通電極５１，５２，５３，５４は、それぞれＴＳＶ（Through Silicon Via）である。なお、貫通電極５４および貫通孔ｔｈ４の断面は、図示していないが、貫通電極５１，５２，５３および貫通孔ｔｈ１，ｔｈ２，ｔｈ３と同様に構成される。
【0027】
貫通電極５１，５２，５３，５４は、図１に示すように、半導体基板５の外周部５ｐの四隅の近くに、それぞれ配置される。より具体的には、図４および図５に示すように、貫通電極５１は、平面視で、半導体基板５の上面５ａの中央ｃ１よりも外周部５ｐの隅部５ｐ１の近くに配置される。貫通電極５２は、平面視で、半導体基板５の上面５ａの中央ｃ１よりも外周部５ｐの隅部５ｐ２の近くに配置される。貫通電極５３は、平面視で、半導体基板５の上面５ａの中央ｃ１よりも外周部５ｐの隅部５ｐ３の近くに配置される。貫通電極５４は、平面視で、半導体基板５の上面５ａの中央ｃ１よりも外周部５ｐの隅部５ｐ４の近くに配置される。本実施形態において、隅部５ｐ１は、第１隅部の一例であり、隅部５ｐ２は、第２隅部の一例であり、隅部５ｐ３は、第３隅部の一例であり、隅部５ｐ４は、第４隅部の一例である。
【0028】
上述したように、本実施形態では、発振回路７０を含む半導体回路７が、半導体基板５の振動素子３と対向する側の面に設けられる。したがって、振動デバイス１は、半導体回路７を機能させるために、少なくとも４つの貫通電極５１，５２，５３，５４を設ける必要がある。換言すると、本実施形態では、半導体基板５に少なくとも４つの貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４を設ける必要がある。
【0029】
しかしながら、半導体基板５に貫通電極５１，５２，５３，５４を設けると、半導体基板５の強度が低下する虞がある。本実施形態では、半導体基板５の強度の低下を抑制するために、貫通電極５１，５２，５３，５４を設ける位置を、外周部５ｐに近づけている。換言すると、本実施形態では、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４を設ける位置を、外周部５ｐに近づけている。外周部５ｐには、蓋体４が接合されるため、蓋体４によって、半導体基板５を補強することができる。
【0030】
さらに、貫通電極５１，５２，５３，５４は、外周部５ｐの４つの隅部５ｐ１，５ｐ２，５ｐ３，５ｐ４の近くに一つずつ設けることが、強度的により好ましい。蓋体４および外周部５ｐは、それぞれ矩形であるため、外周部５ｐの２辺が交わる隅部５ｐ１，５ｐ２，５ｐ３，５ｐ４の位置が、各隅部間の辺の部分よりも、蓋体４による補強効果がより高いからである。
【0031】
図３Ａおよび図６に示すように、半導体基板５の上面５ａには、絶縁膜６１が設けられる。半導体基板５の下面５ｂには、絶縁膜６２が設けられる。絶縁膜６２は、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の内周面も設けられる。絶縁膜６１，６２は、例えば、酸化シリコン（ＳｉＯ2）である。
【0032】
貫通電極５１および端子５１０は、電解めっき法によって形成された銅（Ｃｕ）めっき電極である。貫通電極５１および端子５１０は、同じ工程で形成されるため、一体に構成される。本実施形態では、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４と、平面視で重なる部分を、それぞれ貫通電極５１，５２，５３，５４と定義する。
【0033】
貫通電極５１および端子５１０と絶縁膜６２との間には、シード（種）層５７が設けられる。なお、貫通電極５１および端子５１０は、銅ペースト印刷によって、形成してもよい。貫通電極５２および端子５２０、貫通電極５３および端子５３０、および貫通電極５４および端子５４０も、貫通電極５１および端子５１０と同様に構成される。
【0034】
貫通電極５１および端子５１０を覆うように、導電保護膜５９が設けられる。導電保護膜５９は、貫通電極５１および端子５１０から発生するアウトガスを抑制するために設けられる。銅めっき電極からなる貫通電極５１および端子５１０は、水分や水素を含んでいるため、水分や水素がアウトガスとなって放出される虞がある。当該アウトガスは、実装基板１００との電気的な接続面に、接触不良などの不具合を生じさせる原因となる。貫通電極５２および端子５２０、貫通電極５３および端子５３０、および貫通電極５４および端子５４０にも、貫通電極５１および端子５１０と同様に、導電保護膜５９によって、覆われる。
【0035】
図３Ｂは、図３Ａの領域Ｃの拡大断面図であり、シード層５７および導電保護膜５９の構成を示す。
シード層５７は、チタン／タングステン合金（ＴｉＷ）のスパッタ膜５７１および銅のスパッタ膜５７２からなる二層の積層構造を有する。シード層５７のチタン／タングステン合金に代えて、クロム（Ｃｒ）やチタン（Ｔｉ）を用いてもよい。
導電保護膜５９は、ニッケル（Ｎｉ）の無電解めっき膜５９１、パラジウム（Ｐｄ）の無電解めっき膜５９２、および金（Ａｕ）の無電解めっき膜５９３からなる三層の積層構造を有する。
シード層５７は、チタン／タングステン合金（ＴｉＷ）のスパッタ膜５７１および銅のスパッタ膜５７２からなる二層の積層構造を有する。シード層５７のチタン／タングステン合金に代えて、クロム（Ｃｒ）やチタン（Ｔｉ）を用いてもよい。
導電保護膜５９は、ニッケル（Ｎｉ）の無電解めっき膜５９１、パラジウム（Ｐｄ）の無電解めっき膜５９２、および金（Ａｕ）の無電解めっき膜５９３からなる三層の積層構造を有する。
【0036】
１．２．２．半導体回路７の構成
図３Ａに示すように、半導体回路７は、半導体基板５の上面５ａに形成された複数の素子７００と、半導体基板５の上面５ａに積層された積層体７１と、を有する。
積層体７１は、半導体基板５の上面５ａに形成された配線層７２と、配線層７２の上面に形成された絶縁層７３と、絶縁層７３の上面に形成されたパッシベーション膜７４と、パッシベーション膜７４の上面に形成された端子層７５と、を有する。配線層７２は、１層に限定されない。複数の配線層７２が、複数の絶縁層７３を介して、設けられていてもよい。
図３Ａに示すように、半導体回路７は、半導体基板５の上面５ａに形成された複数の素子７００と、半導体基板５の上面５ａに積層された積層体７１と、を有する。
積層体７１は、半導体基板５の上面５ａに形成された配線層７２と、配線層７２の上面に形成された絶縁層７３と、絶縁層７３の上面に形成されたパッシベーション膜７４と、パッシベーション膜７４の上面に形成された端子層７５と、を有する。配線層７２は、１層に限定されない。複数の配線層７２が、複数の絶縁層７３を介して、設けられていてもよい。
【0037】
複数の素子７００、配線層７２、および端子層７５は、コンタクトホール７６や図示しない接続部材等を介して、電気的に接続されて、発振回路７０を構成する。素子７００は、例えば、トランジスター、抵抗、容量素子等である。
【0038】
このように、半導体基板５に半導体回路７を形成することにより、半導体基板５のスペースを有効活用することができる。また、半導体回路７を振動デバイス１と一体形成することができるため、装置全体の小型化を図ることもできる。
【0039】
配線層７２は、図３Ａおよび図６に示すように、電極パッド７２１、７２２、７２３を有する。電極パッド７２１は、貫通孔ｔｈ１および貫通電極５１と重なり、貫通電極５１と導通する。電極パッド７２２は、貫通孔ｔｈ２および貫通電極５２と重なり、貫通電極５２と導通する。電極パッド７２３は、貫通孔ｔｈ３および貫通電極５３と重なり、貫通電極５３と導通する。図示しないが、配線層７２は、貫通孔ｔｈ４および貫通電極５４と重なり、貫通電極５４と導通する電極パッド７２４を有する。
【0040】
端子層７５は、配線兼用の内部端子７５１と内部端子７５２とを有する。内部端子７５１は、配線層７２と接合部材Ｂ１との間を電気的に接続する。内部端子７５２は、配線層７２と接合部材Ｂ２との間を電気的に接続する。
【0041】
１．３．蓋体４の構成
蓋体４は、半導体基板５と同様、シリコン基板である。これにより、半導体基板５と蓋体４との線膨張係数が等しくなり、熱膨張に起因する熱応力の発生が抑えられ、優れた振動特性を有する振動デバイス１となる。また、振動デバイス１を半導体プロセスによって形成することができるため、振動デバイス１を精度よく製造することができると共に、その小型化を図ることができる。ただし、蓋体４としては、特に限定されず、例えば、Ｇｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ等のシリコン以外の半導体材料で構成された基板を用いてもよい。
蓋体４は、半導体基板５と同様、シリコン基板である。これにより、半導体基板５と蓋体４との線膨張係数が等しくなり、熱膨張に起因する熱応力の発生が抑えられ、優れた振動特性を有する振動デバイス１となる。また、振動デバイス１を半導体プロセスによって形成することができるため、振動デバイス１を精度よく製造することができると共に、その小型化を図ることができる。ただし、蓋体４としては、特に限定されず、例えば、Ｇｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ等のシリコン以外の半導体材料で構成された基板を用いてもよい。
【0042】
１．４．振動素子３の構成
図３Ａ、図５、および図６に示すように、振動素子３は、振動基板３１と、励振電極３２１，３２２と、を有する。
振動基板３１は、厚みすべり振動モードを有し、本実施形態ではＡＴカット水晶基板から形成されている。ＡＴカット水晶基板は、三次の周波数温度特性を有しているため、優れた温度特性を有する振動素子３となる。
図３Ａ、図５、および図６に示すように、振動素子３は、振動基板３１と、励振電極３２１，３２２と、を有する。
振動基板３１は、厚みすべり振動モードを有し、本実施形態ではＡＴカット水晶基板から形成されている。ＡＴカット水晶基板は、三次の周波数温度特性を有しているため、優れた温度特性を有する振動素子３となる。
【0043】
励振電極３２１は、振動基板３１の上面に配置され、配線３２５を介して、端子３２３に電気的に接続される。
励振電極３２２は、振動基板３１の下面に配置され、配線３２６を介して、端子３２４に電気的に接続される。
励振電極３２２は、振動基板３１の下面に配置され、配線３２６を介して、端子３２４に電気的に接続される。
【0044】
なお、振動素子３の構成は、上述の構成に限定されない。例えば、振動素子３は、励振電極３２１、３２２に挟まれた振動領域がその周囲から突出したメサ型となっていてもよいし、逆に、振動領域がその周囲から凹没した逆メサ型となっていてもよい。また、振動基板３１の周囲を研削するベベル加工や、上面および下面を凸曲面とするコンベックス加工が施されていてもよい。また、振動素子３としては、厚みすべり振動モードで振動するものに限定されず、例えば、複数の振動腕が面内方向に屈曲振動する振動素子であってもよい。つまり、振動基板３１は、ＡＴカット水晶基板から形成されたものに限定されず、ＡＴカット水晶基板以外の水晶基板、例えば、Ｘカット水晶基板、Ｙカット水晶基板、Ｚカット水晶基板、ＢＴカット水晶基板、ＳＣカット水晶基板、ＳＴカット水晶基板等から形成されていてもよい。また、本実施形態では、振動基板３１が水晶で構成されているが、これに限定されず、例えば、ニオブ酸リチウム、タンタル酸リチウム、四ホウ酸リチウム、ランガサイト、ニオブ酸カリウム、リン酸ガリウム等の圧電単結晶体により構成されていてもよいし、これら以外の圧電単結晶体で構成されていてもよい。更にまた、振動素子３は、圧電駆動型の振動素子に限らず、静電気力を用いた静電駆動型の振動素子であってもよい。
【0045】
振動素子３は、図３Ａおよび図６に示すように、導電性の接合部材Ｂ１，Ｂ２によって内部端子７５１，７５２に接合されている。これにより、振動素子３と半導体回路７とが接合部材Ｂ１，Ｂ２を介して電気的に接続される。本実施形態において、接合部材Ｂ１，Ｂ２は、無電解めっき処理によって形成されたバンプである。
【0046】
１．５．振動デバイスの製造方法
図８ないし図２１は、本実施形態の振動デバイス１の製造方法を説明する図面である。
図８は、振動デバイス１の製造工程を説明するフローチャートである。図９は、図８の貫通電極形成工程Ｓ４の詳細を示すフローチャートである。図１０から図２１は、製造過程における一態様を示す断面図であり、各断面図は、図１および図４のＡ－Ａ線に対応する位置での断面を示す。
図８ないし図２１は、本実施形態の振動デバイス１の製造方法を説明する図面である。
図８は、振動デバイス１の製造工程を説明するフローチャートである。図９は、図８の貫通電極形成工程Ｓ４の詳細を示すフローチャートである。図１０から図２１は、製造過程における一態様を示す断面図であり、各断面図は、図１および図４のＡ－Ａ線に対応する位置での断面を示す。
【0047】
図８に示すように、振動デバイス１の製造方法は、半導体基板準備工程Ｓ１，振動片実装工程Ｓ２、封止工程Ｓ３、貫通電極形成工程Ｓ４、および導電保護膜形成工程Ｓ５を含む。
【0048】
半導体基板準備工程Ｓ１では、図１０に示すように、半導体基板５を準備し、上面５ａ側に半導体回路７を形成する。これにより、半導体装置２の母材が得られる。
振動片実装工程Ｓ２では、図１１に示すように、接合部材Ｂ１，Ｂ２を介して、振動素子３を内部端子７５１，７５２に接合する。
封止工程Ｓ３では、図１２に示すように、減圧状態において蓋体４を半導体基板５の上面５ａの外周部５ｐに、接合部材４０を介して接合し、振動素子３を収容空間Ｓに真空封止する。
振動片実装工程Ｓ２では、図１１に示すように、接合部材Ｂ１，Ｂ２を介して、振動素子３を内部端子７５１，７５２に接合する。
封止工程Ｓ３では、図１２に示すように、減圧状態において蓋体４を半導体基板５の上面５ａの外周部５ｐに、接合部材４０を介して接合し、振動素子３を収容空間Ｓに真空封止する。
【0049】
貫通電極形成工程Ｓ４は、図９に示すように、薄型工程Ｓ４１、レジストマスク形成工程Ｓ４２、貫通孔形成工程Ｓ４３、パッド露出工程Ｓ４４、絶縁膜成膜工程Ｓ４５、パッド露出工程Ｓ４６、シード層成膜工程Ｓ４７、貫通電極形成工程Ｓ４８、除去工程Ｓ４９、および導電保護膜形成工程Ｓ５０を含む。
【0050】
薄型工程Ｓ４１では、図１３に示すように、半導体基板５を下面５ｂ側から研削、研磨し、半導体基板５を所定の厚さまで薄くする。
【0051】
レジストマスク形成工程Ｓ４２では、図１４に示すように、半導体基板５の下面５ｂにレジストを塗布し、レジストをパターニングして、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４に対応する位置に開口を有するレジストマスク８１を形成する。
【0052】
貫通孔形成工程Ｓ４３では、図１５に示すように、半導体基板５をドライエッチングして、半導体基板５に電極パッド７２１，７２２，７２３，７２４に対応する位置の絶縁膜６１に到達する貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４を形成する。その後、この工程では、レジストマスク８１を除去する。
【0053】
パッド露出工程Ｓ４４では、図１６に示すように、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の底の絶縁膜６１を除去し、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の底に電極パッド７２１，７２２，７２３，７２４を露出させる。
【0054】
絶縁膜成膜工程Ｓ４５では、図１７に示すように、半導体基板５の下面５ｂおよび貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の内面に、絶縁膜６２を成膜する。
【0055】
パッド露出工程Ｓ４６では、図１８に示すように、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の底の絶縁膜６２を除去し、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の底に電極パッド７２１，７２２，７２３，７２４を露出させる。なお、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の底の絶縁膜６２を除去する際に、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の内周面の絶縁膜６２が一緒に除去される場合は、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の内周面に有機絶縁膜を設けてもよい。
【0056】
シード層成膜工程Ｓ４７では、図１９に示すように、スパッタリングによって、半導体基板５の下面５ｂおよび貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４の内面の絶縁膜６２を覆うように、シード層５７を成膜する。シード層５７は、図３Ｂに示したように、深層がチタン／タングステン合金のスパッタ膜５７１および表層が銅のスパッタ膜５７２からなる積層膜である。シード層５７のチタン／タングステン合金に代えて、クロムやチタンを用いてもよい。
【0057】
貫通電極形成工程Ｓ４８では、図２０に示すように、貫通孔ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４および端子５１０，５２０，５３０，５４０に対応する位置に開口を有するレジストマスク８２を形成する。その後、この工程では、電解めっきによって、開口内に銅めっきを成膜して、貫通電極５１，５２，５３，５４および端子５１０，５２０，５３０，５４０を形成する。
【0058】
除去工程Ｓ４９では、図２１に示すように、レジストマスク８２を除去した後、エッチングによって、銅めっきをマスクとして、貫通電極５１，５２，５３，５４および端子５１０，５２０，５３０，５４０から露出するシード層５７を除去する。
【0059】
導電保護膜形成工程Ｓ５は、図３Ａおよび図６に示したように、無電解めっきによって、貫通電極５１，５２，５３，５４および端子５１０，５２０，５３０，５４０を覆う導電保護膜５９を形成する。導電保護膜５９は、深層がニッケルの無電解めっき膜５９１、中間層がパラジウムの無電解めっき膜５９２、および表層が金の無電解めっき膜５９３からなる積層膜である。
【0060】
以上、述べたとおり、本実施形態の振動デバイス１は、表裏関係にある第１面としての上面５ａおよび第２面としての下面５ｂを有し、上面５ａから下面５ｂまでを貫通する貫通孔ｔｈ１を有する半導体基板５と、半導体基板５に配置された振動片しての振動素子３と、半導体基板５の上面５ａの外周部５ｐに接合され、半導体基板５の上面５ａとの間に、振動素子３を収納する蓋体４と、半導体基板５の上面５ａに設けられ、振動素子３を発振させる発振回路７０と、半導体基板５の下面５ｂに配置された端子５１０と、半導体基板５の貫通孔ｔｈ１に設けられ、端子５１０と発振回路７０とを電気的に接続する貫通電極５１と、を備え、貫通電極５１は、半導体基板５の平面視において、上面５ａの中央ｃ１よりも外周部５ｐの近くに配置される。
【0061】
このように本実施形態では、半導体基板５に設けられる貫通電極５１は、上面５ａの中央ｃ１よりも外周部５ｐの近くに配置される。そして、外周部５ｐには、蓋体４が接合されるため、振動デバイス１において、外周部５ｐの強度は、中央ｃ１よりも高い。したがって、本実施形態の振動デバイス１は、半導体基板５に貫通電極５１を設けても、半導体基板５の強度が低下することを抑制することができる。
【0062】
本実施形態の振動デバイス１において、第１面としての上面５ａの外周部５ｐは、隅部５ｐ１を有し、貫通電極５１は隅部５ｐ１の近くに配置される。
このように本実施形態では、貫通電極５１は隅部５ｐ１の近くに配置される。蓋体４および外周部５ｐは、それぞれ矩形であるため、外周部５ｐの２辺が交わる隅部５ｐ１の位置は、外周部５ｐの辺の部分よりも強度が高い。したがって、本実施形態の振動デバイス１は、半導体基板５に貫通電極５１を設けても、半導体基板５の強度が低下することを抑制することができる。
このように本実施形態では、貫通電極５１は隅部５ｐ１の近くに配置される。蓋体４および外周部５ｐは、それぞれ矩形であるため、外周部５ｐの２辺が交わる隅部５ｐ１の位置は、外周部５ｐの辺の部分よりも強度が高い。したがって、本実施形態の振動デバイス１は、半導体基板５に貫通電極５１を設けても、半導体基板５の強度が低下することを抑制することができる。
【0063】
本実施形態の振動デバイス１において、端子５１０と貫通電極５１とは、導電保護膜５９で覆われる。
このように本実施形態では、端子５１０と貫通電極５１とは、導電保護膜５９で覆われる。したがって、振動デバイス１を実装基板１００に実装した際に、実装基板１００との電気的な接続面に、接触不良などの不具合が生じることを抑制できる。
このように本実施形態では、端子５１０と貫通電極５１とは、導電保護膜５９で覆われる。したがって、振動デバイス１を実装基板１００に実装した際に、実装基板１００との電気的な接続面に、接触不良などの不具合が生じることを抑制できる。
【0064】
本実施形態の振動デバイス１において、導電保護膜５９は、ニッケル、パラジウム、および金の積層膜からなる。
このように本実施形態では、端子５１０と貫通電極５１とは、ニッケル、パラジウム、および金の積層膜からなる導電保護膜５９で覆われる。したがって、振動デバイス１を実装基板１００に実装した際に、実装基板１００との電気的な接続面に、接触不良などの不具合が生じることを抑制できる。
このように本実施形態では、端子５１０と貫通電極５１とは、ニッケル、パラジウム、および金の積層膜からなる導電保護膜５９で覆われる。したがって、振動デバイス１を実装基板１００に実装した際に、実装基板１００との電気的な接続面に、接触不良などの不具合が生じることを抑制できる。
【0065】
本実施形態の振動デバイス１において、貫通孔ｔｈ１と貫通電極５１との間に設けられた絶縁膜６２と、絶縁膜６２と貫通電極５１との間に設けられたシード層５７と、を有し、貫通電極５１は、銅からなる。
このように本実施形態では、貫通孔ｔｈ１の内周面には、絶縁膜６２とシード層５７と貫通電極５１とを有し、貫通電極５１は、銅からなる。しがたって、電気的な接続性および導電性の優れた貫通電極５１を形成することができる。
このように本実施形態では、貫通孔ｔｈ１の内周面には、絶縁膜６２とシード層５７と貫通電極５１とを有し、貫通電極５１は、銅からなる。しがたって、電気的な接続性および導電性の優れた貫通電極５１を形成することができる。
【0066】
本実施形態の振動デバイス１は、表裏関係にある第１面としての上面５ａおよび第２面としての下面５ｂを有し、上面５ａから下面５ｂまでを貫通する第１貫通孔としての貫通孔ｔｈ１、第２貫通孔としての貫通孔ｔｈ２、第３貫通孔としての貫通孔ｔｈ３、および第４貫通孔としての貫通孔ｔｈ４を有する半導体基板５と、半導体基板５に配置された振動片としての振動素子３と、半導体基板５の上面５ａの外周部５ｐに接合され、半導体基板５の上面５ａとの間に、振動素子３を収納する蓋体４と、半導体基板５の上面５ａに設けられ、振動素子３を発振させる発振回路７０と、半導体基板５の下面５ｂに配置された第１端子としての端子５１０、第２端子としての端子５２０、第３端子としての端子５３０、および第４端子としての端子５４０と、半導体基板５の貫通孔ｔｈ１に設けられ、端子５１０と発振回路７０とを電気的に接続する第１貫通電極としての貫通電極５１と、半導体基板５の貫通孔ｔｈ２に設けられ、端子５２０と発振回路７０とを電気的に接続する第２貫通電極としての貫通電極５２と、半導体基板５の貫通孔ｔｈ３に設けられ、端子５３０と発振回路７０とを電気的に接続する第３貫通電極としての貫通電極５３と、半導体基板５の貫通孔ｔｈ４に設けられ、端子５４０と発振回路７０とを電気的に接続する第４貫通電極としての貫通電極５４と、を備え、貫通電極５１、貫通電極５２、貫通電極５３、および貫通電極５４は、半導体基板５の平面視において、上面５ａの中央ｃ１よりも外周部５ｐの近くに配置される。
【0067】
このように本実施形態では、半導体基板５に設けられる貫通電極５１，５２，５３，５４は、それぞれ上面５ａの中央ｃ１よりも外周部５ｐの近くに配置される。そして、外周部５ｐには、蓋体４が接合されるため、振動デバイス１において、外周部５ｐの強度は、中央ｃ１よりも高い。したがって、本実施形態の振動デバイス１は、半導体基板５に貫通電極５１，５２，５３，５４を設けても、半導体基板５の強度が低下することを抑制することができる。
【0068】
本実施形態の振動デバイス１において、上面５ａの外周部５ｐは、第１隅部としての隅部５ｐ１、第２隅部としての隅部５ｐ２、第３隅部としての隅部５ｐ３、および第４隅部としての隅部５ｐ４を有し、貫通電極５１は隅部５ｐ１の近くに配置され、貫通電極５２は隅部５ｐ２の近くに配置され、貫通電極５３は隅部５ｐ３の近くに配置され、貫通電極５４は隅部５ｐ４の近くに配置される。
【0069】
このように本実施形態では、貫通電極５１，５２，５３，５４は、それぞれ隅部５ｐ１，５ｐ２，５ｐ３，５ｐ４の近くに配置される。蓋体４および外周部５ｐは、それぞれ矩形であるため、外周部５ｐの２辺が交わる隅部５ｐ１，５ｐ２，５ｐ３，５ｐ４の位置は、外周部５ｐの各隅部間の辺の部分よりも強度が高い。したがって、本実施形態の振動デバイス１は、半導体基板５に貫通電極５１，５２，５３，５４を設けても、半導体基板５の強度が低下することを抑制することができる。
【0070】
以上、好適な実施形態について説明したが、本発明は上述の実施形態に限定されない。本発明の各部の構成は、上述の実施形態の同様の機能を発揮する任意の構成に置換できる。
【符号の説明】
【0071】
１…振動デバイス、２…半導体装置、３…振動素子、３１…振動基板、３２１，３２２…励振電極、３２３，３２４…端子、３２５，３２６…配線、４…蓋体、４０…接合部材、４１…凹部、５…半導体基板、５ｐ…外周部、５ｐ１，５ｐ２，５ｐ３，５ｐ４…隅部、５ａ…上面、５ｂ…下面、５１，５２，５３，５４…貫通電極、５７…シード層、５９…導電保護膜、６１，６２…絶縁膜、７…半導体回路、７０…発振回路、７１…積層体、７２…配線層、７３…絶縁層、７４…パッシベーション膜、７５…端子層、７６…コンタクトホール、８１，８２…レジストマスク、１００…実装基板、５１０，５２０，５３０，５４０…端子、５７１，５７２…スパッタ膜、５９１，５９２，５９３…無電解めっき膜、７００…素子、７２１，７２２，７２３，７２４…電極パッド、７５１，７５２…内部端子、Ｂ１，Ｂ２…接合部材、ｃ１…中央、ｔｈ１，ｔｈ２，ｔｈ３，ｔｈ４…貫通孔。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】