2025-168774 半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025168774

(43)【公開日】2025-11-12

(54)【発明の名称】半導体装置とその製造方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20251105BHJP

   H10D 30/01 20250101ALI20251105BHJP

【ＦＩ】

H01L29/78 652P

H01L29/78 652T

H01L29/78 658A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2024073513

(22)【出願日】2024-04-30

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】池山 和希

(57)【要約】

【課題】 絶縁層とＧａＮ系基板の界面におけるホールのトラップを抑制し、外周耐圧領域の耐圧性能を向上する。
【解決手段】 半導体装置であって、窒化ガリウム系半導体によって構成された半導体基板と、前記半導体基板の上面を覆う電極層と、前記半導体基板の前記上面であって前記電極層の周囲の領域を覆う絶縁層、を有する。前記半導体基板が、前記電極層と前記上面の接触領域の下側に位置する素子領域と、前記絶縁層と前記上面との接触領域の下側に位置する周辺耐圧領域を有する。前記周辺耐圧領域が、前記絶縁層に接するｐ型耐圧層と、前記ｐ型耐圧層に対して下側から接するｎ型耐圧層、を有する。前記ｐ型耐圧層が、前記絶縁層に接する上部ｐ型耐圧層と、前記上部ｐ型耐圧層に対して下側から接するとともに前記上部ｐ型耐圧層よりも低いｐ型不純物濃度を有する下部ｐ型耐圧層、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体装置であって、
窒化ガリウム系半導体によって構成された半導体基板（１２）と、
前記半導体基板の上面を覆う電極層（１４）と、
前記半導体基板の前記上面であって前記電極層の周囲の領域を覆う絶縁層（１６）、
を有し、
前記半導体基板が、前記電極層と前記上面の接触領域の下側に位置する素子領域（２０）と、前記絶縁層と前記上面との接触領域の下側に位置する周辺耐圧領域（２２）を有し、
前記周辺耐圧領域が、
前記絶縁層に接するｐ型耐圧層（５０）と、
前記ｐ型耐圧層に対して下側から接するｎ型耐圧層（６０）、
を有し、
前記ｐ型耐圧層が、
前記絶縁層に接する上部ｐ型耐圧層（５０ａ）と、
前記上部ｐ型耐圧層に対して下側から接し、前記上部ｐ型耐圧層よりも低いｐ型不純物濃度を有する下部ｐ型耐圧層（５０ｂ）、
を有する半導体装置。

【請求項2】

前記上部ｐ型耐圧層におけるｐ型不純物の活性化率が、前記下部ｐ型耐圧層におけるｐ型不純物の活性化率よりも低い、請求項１に記載の半導体装置。

【請求項3】

前記上部ｐ型耐圧層におけるｐ型不純物の活性化率が９０％以下である、請求項２に記載の半導体装置。

【請求項4】

前記素子領域から前記半導体基板の外周端に向かう方向において前記ｐ型耐圧層が間隔を空けて複数配置されている、請求項１～３のいずれか一項に記載の半導体装置。

【請求項5】

前記上部ｐ型耐圧層の下側に、前記素子領域から前記半導体基板の外周端に向かう方向において前記下部ｐ型耐圧層が間隔を空けて複数配置されている、請求項１～３のいずれか一項に記載の半導体装置。

【請求項6】

前記下部ｐ型耐圧層が、高濃度ｐ型層（５１）と前記高濃度ｐ型層よりもｐ型不純物濃度が低い低濃度ｐ型層（５２）を有し、
前記上部ｐ型耐圧層の下側に、前記素子領域から前記半導体基板の外周端に向かう方向において前記高濃度ｐ型層と前記低濃度ｐ型層が隣接して配置されている、
請求項１～３のいずれか一項に記載の半導体装置。

【請求項7】

前記上部ｐ型耐圧層の厚さが、前記下部ｐ型耐圧層の厚さよりも小さい、請求項１～３のいずれか一項に記載の半導体装置。

【請求項8】

前記ｐ型耐圧層が、前記素子領域を囲むように環状に伸びている、請求項１～３のいずれか一項に記載の半導体装置。

【請求項9】

半導体装置の製造方法であって、
窒化ガリウム系半導体によって構成された半導体基板であって、特定領域と前記特定領域の周囲に位置する周辺領域を有し、前記周辺領域に前記半導体基板の上面に露出するｎ型耐圧層が設けられた前記半導体基板を準備する工程と、
前記ｎ型耐圧層内にｐ型不純物を注入することによって下部ｐ型耐圧層を形成する工程と、
前記半導体基板をアニールすることによって前記下部ｐ型耐圧層内のｐ型不純物を活性化する工程と、
前記アニールの後に、前記ｎ型耐圧層内であって前記上面と前記下部ｐ型耐圧層の間の範囲にｐ型不純物を注入することによって、前記上面に露出しているとともに前記下部ｐ型耐圧層よりもｐ型不純物濃度が高い上部ｐ型耐圧層を形成する工程と、
前記周辺領域内の前記上面に前記上部ｐ型耐圧層に接する絶縁層を形成する工程と、
前記特定領域内の前記上面に電極層を形成する工程、
を有する製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、半導体装置とその製造方法に関する。

【0002】

一般に、素子領域と周辺耐圧領域を有する半導体装置が知られている。素子領域内の半導体基板の上面には、電極層が設けられている。素子領域には、電極層に接続された半導体素子（例えば、トランジスタ、ダイオード等）が設けられている。外周耐圧領域内の半導体基板の上面は、絶縁層によって覆われている。外周耐圧領域には、絶縁層に接するｐ型耐圧層と、ｐ型耐圧層に対して下側から接するｎ型耐圧層が設けられている。ｐ型耐圧層とｎ型耐圧層の界面から空乏層が広がることで、外周耐圧領域で電位差を保持することができる。この種の半導体装置において、外周耐圧領域内で発生したホットホールが絶縁層とｐ型耐圧層の界面によってトラップされる場合がある。絶縁層とｐ型耐圧層の界面にホールがトラップされると、当該界面において界面準位密度及び正電荷密度が増加して、外周耐圧領域内で空乏層が伸展し難くなる。このため、界面にホールがトラップされると、外周耐圧領域の耐圧性能が低下する。

【0003】

これに対し、特許文献１には、ｐ型耐圧層の上面に接する半絶縁層を設ける技術が開示されている。このように半絶縁層を設けると、半絶縁層とｐ型耐圧層の界面におけるホールのトラップを抑制できる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１７－０９８４４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

窒化ガリウム系半導体によって構成されている半導体基板（以下、ＧａＮ系基板という）では、ホールは絶縁層とｐ型耐圧層の界面においてｐ型耐圧層側（すなわち、ＧａＮ系基板側）の領域にトラップされる。したがって、ＧａＮ系基板では、外周耐圧領域を覆う絶縁層として半絶縁層を用いても、ホールのトラップを抑制できない。また、半絶縁層は固定電荷を有するため、ＧａＮ系半導体基板において外周耐圧領域を覆う半絶縁層を設けると、外周耐圧領域の耐圧性能はむしろ低くなる。本明細書では、ＧａＮ系基板を有する半導体装置において、絶縁層とＧａＮ系基板の界面におけるホールのトラップを抑制し、外周耐圧領域の耐圧性能を向上する技術を提案する。

【課題を解決するための手段】

【0006】

本明細書が開示する半導体装置は、窒化ガリウム系半導体によって構成された半導体基板と、前記半導体基板の上面を覆う電極層と、前記半導体基板の前記上面であって前記電極層の周囲の領域を覆う絶縁層、を有する。前記半導体基板が、前記電極層と前記上面の接触領域の下側に位置する素子領域と、前記絶縁層と前記上面との接触領域の下側に位置する周辺耐圧領域を有する。前記周辺耐圧領域が、前記絶縁層に接するｐ型耐圧層と、前記ｐ型耐圧層に対して下側から接するｎ型耐圧層、を有する。前記ｐ型耐圧層が、前記絶縁層に接する上部ｐ型耐圧層と、前記上部ｐ型耐圧層に対して下側から接するとともに前記上部ｐ型耐圧層よりも低いｐ型不純物濃度を有する下部ｐ型耐圧層、を有する。

【0007】

なお、本明細書において、窒化ガリウム系半導体は、窒素とガリウムを含む化合物半導体を意味する。例えば、窒化ガリウム系半導体は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等である。

【0008】

また、本明細書において、ｐ型不純物濃度は、活性化したｐ型不純物と活性化していないｐ型不純物の総和を半導体層の体積で除算した値を意味する。

【0009】

例えば、Hidetoshi, M. et al (2023). Applied Physics Express 16, 105501に報告されているように、高濃度のｐ型ＧａＮと絶縁層との界面にはホールがトラップされ難い。本明細書が開示する半導体装置では、高いｐ型不純物濃度を有する上部ｐ型耐圧層が絶縁層に接しているので、絶縁層と半導体基板の界面におけるホールのトラップを抑制できる。したがって、この半導体装置では、ホールのトラップによる耐圧性能の低下が生じ難い。

【図面の簡単な説明】

【0010】

【図1】実施例の半導体装置１０の平面図。

【図2】実施例の半導体装置１０の断面図（図１のＩＩ－ＩＩ線における断面図）。

【図3】ｐ型耐圧領域内におけるｐ型不純物濃度分布を示すグラフ。

【図4】加工前の半導体基板の断面図。

【図5】変形例の半導体装置の断面図。

【図6】変形例の半導体装置の断面図。

【図7】変形例の半導体装置の断面図。

【図8】変形例の半導体装置の断面図。

【発明を実施するための形態】

【実施例0011】

図１に示す半導体装置１０は、窒化ガリウム系半導体によって構成された半導体基板１２を有している。半導体基板１２の上面の中央部には、上部電極層１４が設けられている。また、半導体基板１２の上面であって上部電極層１４の周囲の領域には、絶縁層１６が設けられている。絶縁層１６は、酸化シリコンによって構成されている。図２に示すように、上部電極層１４と絶縁層１６は、半導体基板１２の上面に接している。以下では、半導体基板１２のうち、上部電極層１４と半導体基板１２の接触領域の下側の領域を素子領域２０といい、絶縁層１６と半導体基板１２の接触領域の下側の領域を外周耐圧領域２２という。また、半導体装置１０は、半導体基板１２の下面に接する下部電極層１８を有している。下部電極層１８は、半導体基板１２の下面の全域に接している。

【0012】

素子領域２０内には、上部電極層１４と下部電極層１８の間に電流を流すことが可能な半導体素子が設けられている。特に限定されないが、素子領域２０内に、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）、ＨＥＭＴ（high electron mobility transistor）等のトランジスタが設けられていてもよいし、ＰＩＮダイオード、ショットキーバリアダイオード等のダイオードが設けられていてもよい。図２では、例として、素子領域２０内にＭＯＳＦＥＴが設けられている場合を示している。ＭＯＳＦＥＴは、ソース層４０、ボディ層４２、ドリフト層４４、ドレイン層４６、ゲート絶縁膜３０、ゲート電極３２及び層間絶縁膜３４を有している。

【0013】

ゲート絶縁膜３０、ゲート電極３２及び層間絶縁膜３４は、半導体基板１２の上側に配置されている。ゲート絶縁膜３０は、素子領域２０内において半導体基板１２の上面の一部を覆っている。ゲート電極３２は、ゲート絶縁膜３０の上側に配置されている。ゲート電極３２は、ゲート絶縁膜３０によって半導体基板１２から絶縁されている。層間絶縁膜３４は、ゲート電極３２の表面を覆っている。層間絶縁膜３４によって、ゲート電極３２は上部電極層１４から絶縁されている。

【0014】

ソース層４０、ボディ層４２、ドリフト層４４及びドレイン層４６は、半導体基板１２の内部に設けられている。ソース層４０は、ｎ型層であり、半導体基板１２の内部に複数設けられている。各ソース層４０は、上部電極層１４に接している。ボディ層４２は、ｐ型層であり、半導体基板１２の内部に複数設けられている。各ボディ層４２は、ｐ型不純物としてＭｇ（マグネシウム）を含んでいる。各ボディ層４２は、ソース層４０の周囲に設けられている。各ボディ層４２は、ソース層４０に隣接する位置で半導体基板１２の上面まで伸びている。各ボディ層４２は、図示しない位置で上部電極層１４に接している。ドリフト層４４は、ソース層４０よりも低いｎ型不純物濃度を有するｎ型層である。ドリフト層４４は、各ボディ層４２の下側に配置されている。ドリフト層４４は、ボディ層４２によってソース層４０から分離されている。ドリフト層４４は、ボディ層４２が設けられていない位置で、半導体基板１２の上面まで伸びている。ゲート絶縁膜３０は、半導体基板１２の上面であってソース層４０、ボディ層４２及びドリフト層４４に跨る範囲を覆っている。ドレイン層４６は、ドリフト層４４よりも高いｎ型不純物濃度を有するｎ型層である。ドレイン層４６は、ドリフト層４４の下側に配置されている。ドレイン層４６は、半導体基板１２の下面全域において下部電極層１８に接している。

【0015】

外周耐圧領域２２内には、ｐ型耐圧層５０とｎ型耐圧層６０が設けられている。本実施例では、外周耐圧領域２２内に複数のｐ型耐圧層５０が設けられている。

【0016】

複数のｐ型耐圧層５０は、半導体基板１２の上面を含む範囲に設けられている。複数のｐ型耐圧層５０は、素子領域２０から半導体基板１２の外周端１２ａに向かう方向において間隔を空けて配置されている。各ｐ型耐圧層５０は、素子領域２０を囲むように環状に伸びている。各ｐ型耐圧層５０は、ｐ型不純物としてＭｇを含んでいる。各ｐ型耐圧層５０は、上部ｐ型耐圧層５０ａと、上部ｐ型耐圧層５０ａよりも低いｐ型不純物濃度を有する下部ｐ型耐圧層５０ｂを有している。上部ｐ型耐圧層５０ａは、絶縁層１６に接している。下部ｐ型耐圧層５０ｂは、上部ｐ型耐圧層５０ａの下側に配置されており、上部ｐ型耐圧層５０ａに接している。ｎ型耐圧層６０は、素子領域２０内のドリフト層４４に連続するｎ型層であり、ドリフト層４４と略同じｎ型不純物濃度を有している。ｎ型耐圧層６０は、ドリフト層４４から半導体基板１２の外周端１２ａまで分布している。ｎ型耐圧層６０は、複数のｐ型耐圧層５０の下側の領域に跨って分布している。ｎ型耐圧層６０は、各下部ｐ型耐圧層５０ｂに対して下側から接している。また、ｎ型耐圧層６０は、複数のｐ型耐圧層５０の間の間隔において半導体基板１２の上面まで伸びている。このため、ｎ型耐圧層６０は、各ｐ型耐圧層５０の側面に接している。各ｐ型耐圧層５０は、ｎ型耐圧層６０によって分離されている。ｎ型耐圧層６０の下側には、ドレイン層４６が配置されている。

【0017】

図３は、ｐ型耐圧層５０内の深さ方向（すなわち、半導体基板１２の厚さ方向）におけるｐ型不純物（すなわち、Ｍｇ）の濃度の分布を示している。図３において、グラフＡは上部ｐ型耐圧層５０ａに対するイオン注入工程で注入されたｐ型不純物の濃度分布であり、グラフＢは下部ｐ型耐圧層５０ｂに対するイオン注入工程で注入されたｐ型不純物の濃度分布である。なお、図３に示すｐ型不純物濃度は、活性化したｐ型不純物と活性化していないｐ型不純物の総和の濃度である。図３に示すように、上部ｐ型耐圧層５０ａのｐ型不純物濃度は、下部ｐ型耐圧層５０ｂのｐ型不純物濃度よりも高い。上部ｐ型耐圧層５０ａの厚さは、下部ｐ型耐圧層５０ｂの厚さよりも小さい。

【0018】

また、上部ｐ型耐圧層５０ａ内のｐ型不純物の活性化率は、下部ｐ型耐圧層５０ｂ内のｐ型不純物の活性化率よりも低い。なお、活性化率は、活性化したｐ型不純物（すなわち、アクセプタ）の数を、活性化したｐ型不純物と活性化していないｐ型不純物の総和で除算した値である。例えば、上部ｐ型耐圧層５０ａ内の活性化率は９０％であり、下部ｐ型耐圧層５０ｂ内の活性化率は９９％以上である。なお、上部ｐ型耐圧層５０ａ内のアクセプタ濃度（すなわち、活性化したｐ型不純物の濃度）は、下部ｐ型耐圧層５０ｂ内のアクセプタ濃度より高くてもよいし、低くてもよい。

【0019】

半導体装置１０の使用時には、下部電極層１８に上部電極層１４よりも高い電位が印加される。ゲート電極３２に閾値以上の電位を印加すると、ＭＯＳＦＥＴがオンし、下部電極層１８からドレイン層４６、ドリフト層４４、ボディ層４２（すなわち、チャネル）、ソース層４０を介して上部電極層１４へ電流が流れる。ゲート電極３２の電位を閾値未満の値まで低下させると、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、素子領域２０内において、ボディ層４２からドリフト層４４内に空乏層が伸びる。空乏化したドリフト層４４によって、ＭＯＳＦＥＴに印加されている電圧が保持される。また、ＭＯＳＦＥＴがオフすると半導体基板１２の外周端１２ａの電位が高くなるので、外周耐圧領域２２には横方向に電圧が印加される。すると、各ｐ型耐圧層５０を介してボディ層４２から外周端１２ａに向かって空乏層が伸びる。このように伸びる空乏層によって、ｎ型耐圧層６０が空乏化される。空乏化されたｎ型耐圧層６０によって外周耐圧領域２２に印加されている電圧が保持される。また、ＭＯＳＦＥＴがオフしている状態において、ｐ型不純物濃度が低い下部ｐ型耐圧層５０ｂが空乏化される。下部ｐ型耐圧層５０ｂが空乏化されることで、外周耐圧領域２２内における電界集中が抑制される。また、上部ｐ型耐圧層５０ａの厚さが小さいことでも、外周耐圧領域２２内における電界集中が抑制される。なお、ＭＯＳＦＥＴがオフしている状態において、上部ｐ型耐圧層５０ａが空乏化されてもよい。上部ｐ型耐圧層５０ａの活性化率を低くすることで、ＭＯＳＦＥＴのオフ状態において上部ｐ型耐圧層５０ａを空乏化させることができる。上部ｐ型耐圧層５０ａが空乏化される場合には、外周耐圧領域２２内における電界集中をさらに抑制できる。

【0020】

ＭＯＳＦＥＴがオフしている状態において、ｎ型耐圧層６０内で発生したホットホールが半導体基板１２と絶縁層１６の界面に突入する場合がある。一般に、窒化ガリウム系半導体基板では、ｐ型半導体層と絶縁層の界面でホットホールがトラップされ易い。ホットホールがｐ型耐圧層５０と絶縁層１６の界面でトラップされると、外周耐圧領域２２内で空乏層が進展し難くなり、外周耐圧領域２２の耐圧性能が低下する。しかしながら、実施例の半導体装置１０では、ｐ型耐圧層５０のうちの絶縁層１６に接する部分がｐ型不純物濃度が高い上部ｐ型耐圧層５０ａによって構成されているので、ホットホールがｐ型耐圧層５０と絶縁層１６の界面でトラップされ難い。したがって、外周耐圧領域２２の耐圧性能が低下し難い。このように、実施例の半導体装置１０の構造によれば、外周耐圧領域２２内でホットホールが発生しても、外周耐圧領域２２の耐圧性能が低下し難い。

【0021】

次に、実施例の半導体装置１０の製造方法として、第１の製造方法と第２の製造方法を説明する。なお、これらの製造方法は、外周耐圧領域２２に対する加工工程に特徴を有するので、素子領域２０に対する加工工程（特に、ＭＯＳＦＥＴ構造の形成工程）については説明を省略する。

【0022】

第１の製造方法では、まず、図４に示すようにドレイン層４６上に低濃度のｎ型層（すなわち、ドリフト層４４とｎ型耐圧層６０）が設けられている半導体基板１２を準備する。例えば、ドレイン層４６上にエピタキシャル成長によってｎ型層（すなわち、ドリフト層４４とｎ型耐圧層６０）を形成することで、図４の半導体基板１２を得ることができる。図４において、特定領域２０は後でＭＯＳＦＥＴが形成される領域であり、図２の素子領域２０に相当する。また、図４において、周辺領域２２は特定領域２０の周囲の領域であり、図２の外周耐圧領域２２に相当する。この段階では、周辺領域２２内において半導体基板１２の上面全体にｎ型耐圧層６０が露出している。次に、マスクを介してｎ型耐圧層６０に選択的にｐ型不純物（すなわち、Ｍｇ）を注入することによって、図２のように複数の下部ｐ型耐圧層５０ｂと複数の上部ｐ型耐圧層５０ａを形成する。なお、下部ｐ型耐圧層５０ｂと上部ｐ型耐圧層５０ａのいずれを先に形成してもよい。下部ｐ型耐圧層５０ｂに対するイオン注入では、ｎ型耐圧層６０の深い位置に低濃度にｐ型不純物を注入する。上部ｐ型耐圧層５０ａに対するイオン注入では、ｎ型耐圧層６０の浅い位置に高濃度にｐ型不純物を注入する。次に、半導体基板１２をアニールすることによって、上部ｐ型耐圧層５０ａと下部ｐ型耐圧層５０ｂの内部のｐ型不純物を活性化させる。半導体基板１２のアニール条件（すなわち、温度、時間等）を調整することにより、ｐ型不純物濃度が低い下部ｐ型耐圧層５０ｂにおけるｐ型不純物の活性化率を、ｐ型不純物濃度が高い上部ｐ型耐圧層５０ａにおけるｐ型不純物の活性化率よりも高くすることができる。その後、周辺領域２２内の半導体基板１２の上面に絶縁層１６を形成することで、図２に示す外周耐圧領域２２の構造が完成する。なお、ＭＯＳＦＥＴの構造は、外周耐圧領域２２に対する加工工程と並行して形成することができる。次に、素子領域２０内において半導体基板１２の上面に上部電極層１４を形成する。次に、半導体基板１２の下面に下部電極層１８を形成する。これにより、図２に示す半導体装置１０が完成する。

【0023】

第２の製造方法でも、まず、図４に示すようにドレイン層４６上に低濃度のｎ型層（すなわち、ドリフト層４４とｎ型耐圧層６０）が設けられている半導体基板１２を準備する。この段階では、周辺領域２２内において半導体基板１２の上面全体にｎ型耐圧層６０が露出している。次に、マスクを介してｎ型耐圧層６０に選択的にｐ型不純物（すなわち、Ｍｇ）を注入することによって、図２のように複数の下部ｐ型耐圧層５０ｂを形成する。下部ｐ型耐圧層５０ｂに対するイオン注入では、ｎ型耐圧層６０の深い位置に低濃度にｐ型不純物を注入する。次に、半導体基板１２をアニールすることによって、下部ｐ型耐圧層５０ｂの内部のｐ型不純物を活性化させる。次に、マスクを介してｎ型耐圧層６０に選択的にｐ型不純物を注入することによって、図２のように複数の上部ｐ型耐圧層５０ａを形成する。上部ｐ型耐圧層５０ａに対するイオン注入では、ｎ型耐圧層６０の浅い位置に高濃度にｐ型不純物を注入する。すなわち、半導体基板１２の上面と下部ｐ型耐圧層５０ｂの間の範囲にｐ型不純物を高濃度に注入する。その後、外周耐圧領域２２内の半導体基板１２の上面に絶縁層１６を形成することで、図２に示す外周耐圧領域２２の構造が完成する。なお、ＭＯＳＦＥＴの構造は、外周耐圧領域２２に対する加工工程と並行して形成することができる。第２の製造方法では、活性化アニールの後に上部ｐ型耐圧層５０ａを形成するので、上部ｐ型耐圧層５０ａの活性化率が低い。第２の製造方法でも、下部ｐ型耐圧層５０ｂにおけるｐ型不純物の活性化率を、上部ｐ型耐圧層５０ａにおけるｐ型不純物の活性化率よりも高くすることができる。次に、素子領域２０内において半導体基板１２の上面に上部電極層１４を形成する。次に、半導体基板１２の下面に下部電極層１８を形成する。これにより、図２に示す半導体装置１０が完成する。

【0024】

上述した実施例では、互いに分離された複数のｐ型耐圧層５０が外周耐圧領域２２に設けられていた。しかしながら、図５に示すように、１つの上部ｐ型耐圧層５０ａと複数の下部ｐ型耐圧層５０ｂによってｐ型耐圧層５０が構成されていてもよい。図５では、幅が広い単一の上部ｐ型耐圧層５０ａの下側に、複数の下部ｐ型耐圧層５０ｂが設けられている。複数の下部ｐ型耐圧層５０ｂは、素子領域２０から半導体基板１２の外周端１２ａに向かう方向において間隔を空けて配置されている。この構成でも、ｐ型不純物濃度が高い上部ｐ型耐圧層５０ａによってホットホールのトラップを抑制できる。また、この構成でも、ｐ型耐圧層５０によって空乏層の伸展を促進でき、外周耐圧領域２２において高い耐圧性能を実現できる。

【0025】

また、図６に示すように、１つの上部ｐ型耐圧層５０ａと１つの下部ｐ型耐圧層５０ｂによってｐ型耐圧層５０が構成されていてもよい。図６では、幅が広い単一の上部ｐ型耐圧層５０ａの下側に、上部ｐ型耐圧層５０ａと同程度の幅を有する単一の下部ｐ型耐圧層５０ｂが設けられている。この構成でも、ｐ型不純物濃度が高い上部ｐ型耐圧層５０ａによってホットホールのトラップを抑制できる。また、この構成でも、ｐ型耐圧層５０によって空乏層の伸展を促進でき、外周耐圧領域２２において高い耐圧性能を実現できる。

【0026】

また、図７に示すように、下部ｐ型耐圧層５０ｂが、高濃度ｐ型層５１と低濃度ｐ型層５２を有していてもよい。高濃度ｐ型層５１のｐ型不純物濃度は、低濃度ｐ型層５２のｐ型不純物濃度よりも高い。但し、高濃度ｐ型層５１のｐ型不純物濃度は、上部ｐ型耐圧層５０ａのｐ型不純物濃度よりも低い。低濃度ｐ型層５２は、高濃度ｐ型層５１よりも外周側（すなわち、外周端１２ａに近い方）に配置されている。低濃度ｐ型層５２は、高濃度ｐ型層５１に隣接している。この構成でも、ｐ型不純物濃度が高い上部ｐ型耐圧層５０ａによってホットホールのトラップを抑制できる。また、この構成でも、ｐ型耐圧層５０によって空乏層の伸展を促進でき、外周耐圧領域２２において高い耐圧性能を実現できる。特に、高濃度ｐ型層５１と低濃度ｐ型層５２によって空乏層の伸びをより正確に制御できるので、より高い耐圧性能を実現できる。

【0027】

また、図８に示すように、下部ｐ型耐圧層５０ｂが、複数の高濃度ｐ型層５１と複数の低濃度ｐ型層５２を有していてもよい。素子領域２０から半導体基板１２の外周端１２ａに向かう方向において、高濃度ｐ型層５１と低濃度ｐ型層５２が交互に配置されている。この構成でも、ｐ型不純物濃度が高い上部ｐ型耐圧層５０ａによってホットホールのトラップを抑制できる。また、この構成でも、ｐ型耐圧層５０によって空乏層の伸展を促進でき、外周耐圧領域２２において高い耐圧性能を実現できる。特に、高濃度ｐ型層５１と低濃度ｐ型層５２によって空乏層の伸びをより正確に制御できるので、より高い耐圧性能を実現できる。

【0028】

なお、図５～８のように上部ｐ型耐圧層５０ａの幅が広い場合には、上部ｐ型耐圧層５０ａをエピタキシャル成長によって形成してもよい。

【0029】

以下に、本明細書が開示する技術の構成について列記する。
（構成１）
半導体装置であって、
窒化ガリウム系半導体によって構成された半導体基板と、
前記半導体基板の上面を覆う電極層と、
前記半導体基板の前記上面であって前記電極層の周囲の領域を覆う絶縁層、
を有し、
前記半導体基板が、前記電極層と前記上面の接触領域の下側に位置する素子領域と、前記絶縁層と前記上面との接触領域の下側に位置する周辺耐圧領域を有し、
前記周辺耐圧領域が、
前記絶縁層に接するｐ型耐圧層と、
前記ｐ型耐圧層に対して下側から接するｎ型耐圧層、
を有し、
前記ｐ型耐圧層が、
前記絶縁層に接する上部ｐ型耐圧層と、
前記上部ｐ型耐圧層に対して下側から接し、前記上部ｐ型耐圧層よりも低いｐ型不純物濃度を有する下部ｐ型耐圧層、
を有する半導体装置。
（構成２）
前記上部ｐ型耐圧層におけるｐ型不純物の活性化率が、前記下部ｐ型耐圧層におけるｐ型不純物の活性化率よりも低い、構成１に記載の半導体装置。
（構成３）
前記上部ｐ型耐圧層におけるｐ型不純物の活性化率が９０％以下である、構成２に記載の半導体装置。
（構成４）
前記素子領域から前記半導体基板の外周端に向かう方向において前記ｐ型耐圧層が間隔を空けて複数配置されている、構成１～３のいずれか一項に記載の半導体装置。
（構成５）
前記上部ｐ型耐圧層の下側に、前記素子領域から前記半導体基板の外周端に向かう方向において前記下部ｐ型耐圧層が間隔を空けて複数配置されている、構成１～３のいずれか一項に記載の半導体装置。
（構成６）
前記下部ｐ型耐圧層が、高濃度ｐ型層と前記高濃度ｐ型層よりもｐ型不純物濃度が低い低濃度ｐ型層を有し、
前記上部ｐ型耐圧層の下側に、前記素子領域から前記半導体基板の外周端に向かう方向において前記高濃度ｐ型層と前記低濃度ｐ型層が隣接して配置されている、
構成１～３のいずれか一項に記載の半導体装置。
（構成７）
前記上部ｐ型耐圧層の厚さが、前記下部ｐ型耐圧層の厚さよりも小さい、構成１～６のいずれか一項に記載の半導体装置。
（構成８）
前記ｐ型耐圧層が、前記素子領域を囲むように環状に伸びている、構成１～７のいずれか一項に記載の半導体装置。
（構成９）
半導体装置の製造方法であって、
窒化ガリウム系半導体によって構成された半導体基板であって、特定領域と前記特定領域の周囲に位置する周辺領域を有し、前記周辺領域に前記半導体基板の上面に露出するｎ型耐圧層が設けられた前記半導体基板を準備する工程と、
前記ｎ型耐圧層内にｐ型不純物を注入することによって下部ｐ型耐圧層を形成する工程と、
前記半導体基板をアニールすることによって前記下部ｐ型耐圧層内のｐ型不純物を活性化する工程と、
前記アニールの後に、前記ｎ型耐圧層内であって前記上面と前記下部ｐ型耐圧層の間の範囲にｐ型不純物を注入することによって、前記上面に露出しているとともに前記下部ｐ型耐圧層よりもｐ型不純物濃度が高い上部ｐ型耐圧層を形成する工程と、
前記周辺領域内の前記上面に前記上部ｐ型耐圧層に接する絶縁層を形成する工程と、
前記特定領域内の前記上面に電極層を形成する工程、
を有する製造方法。

【0030】

構成２、３によれば、上部ｐ型耐圧層が空乏化し易いので、外周耐圧領域において高い耐圧を実現できる。

【0031】

構成４～６のいずれでも、ｐ型耐圧層によって外周耐圧領域における空乏層の伸展を促進できる。

【0032】

構成７によれば、外周耐圧領域における電界集中を抑制できる。

【0033】

構成９によれば、上部ｐ型耐圧層におけるｐ型不純物の活性化率を低くできるので、外周耐圧領域において高い耐圧を実現できる。

【0034】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0035】

１２：半導体基板、１４：上部電極層、１６：絶縁層、１８：下部電極層、２０：素子領域、２２：外周耐圧領域、５０：ｐ型耐圧層、５０ａ：上部ｐ型耐圧層、５０ｂ：下部ｐ型耐圧層、６０：ｎ型耐圧層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】