2025-170070 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025170070

(43)【公開日】2025-11-14

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/301 20060101AFI20251107BHJP

   H10D 64/01 20250101ALI20251107BHJP

   H10D 64/23 20250101ALI20251107BHJP

   H10D 64/62 20250101ALI20251107BHJP

   H10D 30/66 20250101ALI20251107BHJP

   H10D 30/01 20250101ALI20251107BHJP

   H10D 12/00 20250101ALI20251107BHJP

   H10D 12/01 20250101ALI20251107BHJP

   B24B 1/00 20060101ALI20251107BHJP

   B28D 5/00 20060101ALI20251107BHJP

【ＦＩ】

H01L21/78 L

H01L21/78 F

H01L21/78 V

H10D64/01 S

H10D64/23 B

H10D64/23 M

H10D64/62 B

H10D30/66 101T

H10D30/66 103C

H10D30/66 103

H10D30/66 201A

H10D30/66 101C

H10D30/66 101M

H10D30/66 101L

H10D30/66 102D

H10D30/01 301E

H10D30/01 301A

H10D30/01 301F

H10D30/01 301J

H10D12/00 101T

H10D12/00 103C

H10D12/00 103

H10D12/00 201A

H10D12/00 101C

H10D12/00 101M

H10D12/00 101L

H10D12/00 102D

H10D12/01 E

H10D12/01 A

H10D12/01 F

H10D12/01 J

B24B1/00 Z

B28D5/00 A

【審査請求】有

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2025149089

(22)【出願日】2025-09-09

(62)【分割の表示】P 2021197811の分割

【原出願日】2021-12-06

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】植茶 雅史

(72)【発明者】

【氏名】南雲 裕司

(72)【発明者】

【氏名】津間 博基

(72)【発明者】

【氏名】熊澤 輝顕

(57)【要約】

【課題】端部における沿面放電を抑制しつつ、端部領域における絶縁膜の剥離およびこれに起因する異物発生が抑制された半導体装置の製造方法を実現する。
【解決手段】半導体装置の製造方法は、半導体ウェハＷを用意し、半導体ウェハに主電流の経路となる活性領域１１０を複数形成し、複数の活性領域１１０を区画する格子状のダイシング領域Ｄを形成することを含む。また、ダイシング領域Ｄにブレードを用いて垂直クラックＣを形成し、半導体ウェハＷのうち垂直クラックＣの形成面の反対面から半導体ウェハＷを押圧し、垂直クラックＣを起点に半導体ウェハＷを劈開させて分割し、個片化することを含む。ダイシング領域Ｄの形成においては、ダイシング領域Ｄを最表面から応力緩和膜２０、絶縁膜１９、半導体ウェハＷの順に積層された構成とする。垂直クラックＣの形成においては、応力緩和膜２０の側から半導体ウェハＷの表層に垂直クラックＣを形成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体装置の製造方法であって、
半導体ウェハ（Ｗ）を用意することと、
前記半導体ウェハに主電流の経路となる活性領域（１１０）を複数形成することと、
複数の前記活性領域を区画する格子状のダイシング領域（Ｄ）を形成することと、
前記ダイシング領域にブレードを用いて垂直クラック（Ｃ）を形成することと、
前記垂直クラックを形成した後、前記半導体ウェハのうち前記垂直クラックを形成した面の反対面から前記半導体ウェハを押圧し、前記垂直クラックを起点として前記半導体ウェハを分割して個片化することと、を含み、
前記ダイシング領域を形成することにおいては、前記ダイシング領域を最表面から応力緩和膜（２０）、絶縁膜（１９）、前記半導体ウェハの順に積層された構成とし、
前記垂直クラックを形成することにおいては、前記応力緩和膜の側から前記半導体ウェハの表層に前記垂直クラックを形成し、
前記半導体ウェハを個片化することにおいては、前記垂直クラックを起点として前記半導体ウェハを劈開させる、半導体装置の製造方法。

【請求項2】

前記ダイシング領域を形成することにおいては、前記絶縁膜をＳｉＯ_２で構成する、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記ダイシング領域を形成することにおいては、前記応力緩和膜を前記絶縁膜よりも厚い構成とする、請求項１または２に記載の半導体装置の製造方法。

【請求項4】

前記半導体ウェハを用意することにおいては、ＳｉＣで構成された前記半導体ウェハを用意する、請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。

【請求項5】

前記ダイシング領域を形成することにおいては、前記応力緩和膜をビッカース硬度が１００ＨＶ未満であるアルミニウム合金材料またはポリイミドで構成する、請求項４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのパワー半導体装置の分野では、炭化珪素（ＳｉＣ）を半導体材料として用いたものの開発が進められている。ＳｉＣは、シリコンに比べて低オン抵抗や高耐圧である一方で、シリコンよりも硬いため、ＳｉＣによりなる半導体ウェハをブレードにより切断して個片化する際にブレードが傾くことがあり、個片化した半導体基板に歪みが生じる原因になりうる。

【0003】

ＳｉＣを半導体材料として用いつつ、ダイシング時における不具合を抑制可能な半導体装置の構成としては、例えば特許文献１に記載のものが挙げられる。特許文献１に記載の半導体装置は、ＳｉＣで構成された半導体ウェハを個片化する際にブレードと接触する領域であるダイシング領域が膜のない構成となっている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－４７６７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、特許文献１に記載の半導体装置は、ダイシング領域に膜のない構成、すなわち半導体基板の端部に絶縁膜が存在しない構成であるため、沿面放電が生じるおそれがある。また、絶縁膜を設けない構成とした場合、半導体装置の製造においてセルフアライン工程を利用できないため、マスクを用いた工程が増え、製造コストが増大する要因になりうる。

【0006】

さて、半導体ウェハのダイシング手法としては、半導体ウェハのうちダイシング領域に個片化する起点となるクラックや溝を形成するスクライブ工程の後に、当該起点に圧力を加えて半導体ウェハを劈開し、個片化するブレイク工程を行う方法が知られている。以下、説明の簡便化のため、スクライブ工程およびその後のブレイク工程によりなるダイシング工程を「スクライブ・ブレイク工程」と称する。スクライブ・ブレイク工程は、上記したブレードによる切断手法に比べて、ダイシング領域における加工幅が小さく、ブレードの負荷も小さくなるため、シリコンのほか、ＳｉＣ等の硬い半導体材料を用いた半導体装置への適用も検討されている。

【0007】

スクライブ・ブレイク工程により個片化される半導体装置における沿面放電の抑制のため、ダイシング領域に絶縁膜を有する構成を本発明者らが鋭意検討をした結果、スクライブ工程にてダイシング領域の絶縁膜の剥離やこれに伴う異物が生じることが判明した。

【0008】

本発明は、上記の点に鑑み、半導体基板の端部での沿面放電を抑制しつつ、スクライブ工程におけるダイシング領域での絶縁膜の剥離およびこれに伴う異物発生を抑制可能な構成の半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するため、請求項１に記載の半導体装置の製造方法は、半導体装置の製造方法であって、半導体ウェハ（Ｗ）を用意することと、半導体ウェハに主電流の経路となる活性領域（１１０）を複数形成することと、複数の活性領域を区画する格子状のダイシング領域（Ｄ）を形成することと、ダイシング領域にブレードを用いて垂直クラック（Ｃ）を形成することと、垂直クラックを形成した後、半導体ウェハのうち垂直クラックを形成した面の反対面から半導体ウェハを押圧し、垂直クラックを起点として半導体ウェハを分割して個片化することと、を含み、ダイシング領域を形成することにおいては、ダイシング領域を最表面から応力緩和膜（２０）、絶縁膜（１９）、半導体ウェハの順に積層された構成とし、垂直クラックを形成することにおいては、応力緩和膜の側から半導体ウェハの表層に垂直クラックを形成し、半導体ウェハを個片化することにおいては、垂直クラックを起点として半導体ウェハを劈開させる。

【0010】

この半導体装置の製造方法は、半導体ウェハのダイシング領域を最表面から応力緩和膜、絶縁膜、半導体ウェハの順、または最表面から絶縁性材料で構成された応力緩和膜、半導体ウェハの順で積層された構成とする工程を含む。その後、応力緩和膜の側からスクライブ工程により絶縁膜および半導体ウェハの表層に垂直クラックを形成し、当該垂直クラックを起点としてブレイク工程により半導体ウェハを個片化することで半導体装置を製造する。これにより、応力緩和膜を介して絶縁膜または絶縁膜を兼ねる応力緩和膜を介してブレードが半導体ウェハを押圧するため、スクライブ工程において絶縁膜または絶縁膜を兼ねる応力緩和膜の剥離およびこれに伴う異物発生が抑制される。そのため、半導体基板の端部における沿面放電を抑制しつつも、絶縁膜または絶縁膜を兼ねる応力緩和膜の剥離および異物発生を抑制可能な構成の半導体装置を製造することができる。

【0011】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0012】

【図1】実施形態に係る半導体装置を示す断面図である。

【図2】端部領域の断面を拡大して示す拡大断面図である。

【図3A】実施形態に係る半導体装置の製造工程のうち半導体基板上へのエピタキシャル層の形成工程を示す断面図である。

【図3B】図３Ａに続く工程を示す断面図である。

【図3C】図３Ｂに続く工程を示す断面図である。

【図3D】図３Ｃに続く工程を示す断面図である。

【図3E】図３Ｄに続く工程を示す断面図である。

【図3F】図３Ｅに続く工程を示す断面図である。

【図3G】図３Ｆに続く工程を示す断面図である。

【図3H】図３Ｇに続く工程を示す断面図である。

【図3I】図３Ｈの工程における半導体ウェハを上面視した様子を示す図である。

【図3J】図３Ｈに続く工程を示す断面図である。

【図3K】図３Ｊに続く工程を示す断面図である。

【図4】絶縁膜を有する比較例のサンプルについてスクライブ工程およびブレイク工程を行った結果を示す図である。

【図5】絶縁膜および応力緩和膜を有する実施例のサンプルについてスクライブ工程およびブレイク工程を行った結果を示す図である。

【図6】変形例に係る半導体装置での端部領域の他の構成例を示す断面図である。

【図7】変形例に係る半導体装置での端部領域の他の構成例を示す断面図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0014】

（実施形態）
実施形態に係る半導体装置１００について、図面を参照して説明する。半導体装置１００は、例えば、ＳｉＣ半導体基板をベースに構成されたＩＧＢＴやＭＯＳＦＥＴなどのパワー半導体装置に適用されると好適であるが、勿論、他の用途にも適用されうる。本明細書では、半導体装置１００が縦型のＭＯＳＦＥＴとして構成された場合を代表例として説明するが、この構成に限定されるものではない。

【0015】

図面において、半導体装置１００の構成要素に付した「ｎ」または「ｐ」は、それぞれ電子または正孔が多数キャリアであることを示している。また、ｎまたはｐに付した「＋」は、＋を付していないｎまたはｐの層に比べて、相対的に不純物濃度が高い領域であることを示している。ｐに付した「＋＋」は、「＋」を付したｐの層に比べて、さらに不純物濃度が高い領域であることを示している。また、説明の便宜上、図１に矢印等で示すように、図１の紙面平面上にて半導体装置１００の基板厚み方向に沿った方向を「ｚ方向」と称し、同紙面上においてｚ方向に直行する方向を「ｘ方向」と称し、ｘｚ平面に対して直行する方向を「ｙ方向」と称する。図１以降の図におけるｘ、ｙ、ｚの各方向は、図１のｘ、ｙ、ｚの各方向に対応している。

【0016】

〔基本構成〕
本実施形態の半導体装置１００は、例えば図１に示すように、主電流の経路となる活性領域１１０と、活性領域１１０の外周を囲む終端領域１２０と、活性領域１１０および終端領域１２０を囲む端部領域１３０とを備える。半導体装置１００は、端部領域１３０に位置し、半導体基板１を含む基部の端面１００ａが後述するブレイク工程により形成された劈開面となっている。

【0017】

活性領域１１０は、例えば、ＭＯＳＦＥＴ等のデバイス構造を有し、オン状態である場合に基板の厚み方向に沿った主電流の経路となる領域である。活性領域１１０は、例えば、後述するトレンチＭＯＳ構造が基板の平面方向に沿って繰り返し並べられた構成となっており、トレンチＭＯＳ構造の数や配置等については適宜変更されうる。

【0018】

なお、以下、本明細書で説明する活性領域１１０におけるデバイス構成は、あくまで一例であり、他の公知のＭＯＳＦＥＴ構成であってもよいし、ＩＧＢＴ等の他のデバイス構成であってもよい。活性領域１１０のデバイス構成例の詳細については後述する。

【0019】

終端領域１２０は、例えば、基板を上面視したとき、活性領域１１０を囲む枠体状とされ、半導体装置１００全体の耐圧を向上させるために設けられる領域である。終端領域１２０は、例えば、活性領域１１０の外端における電界を緩和あるいは分散させる終端構造としてのＪＴＥ（Junction Termination Extension）構造１７と、ｎ^＋型半導体領域１８とを有してなる。ｎ^＋型半導体領域１８は、チャネルストッパとして機能する。終端領域１２０は、例えばＪＴＥ構造１７およびｎ^＋型半導体領域１８が絶縁膜１９により覆われている。なお、終端領域１２０は、半導体装置１００の耐圧向上が可能な構成であればよく、ＪＴＥ構造１７の代わりにガードリング構造等の他の耐圧構造を有する構成であってもよく、適宜変更されうる。

【0020】

端部領域１３０は、後述する半導体装置１００の製造工程のうちスクライブ工程においてブレードに接触する部位を含み、半導体ウェハを分割して個片化されることで半導体基板１の端部となった領域であり、ダイシング領域とも称され得る。端部領域１３０は、活性領域１１０および終端領域１２０を囲む枠体状の領域であり、ブレードの幅よりも広い幅とされる。端部領域１３０は、例えば図２に示すように、半導体基板１を含む半導体基部と、半導体基部を直接覆う絶縁膜１９と、絶縁膜１９を覆う応力緩和膜２０とがこの順に積層された構成となっている。つまり、端部領域１３０は、半導体基部に接触する層を下層とし、下層を覆う層を上層として、上層／下層／半導体基部の構成であって、下層が絶縁膜１９、上層が応力緩和膜２０となっている。ここでいう「半導体基部」とは、半導体基板１と、半導体基板１上に例えばエピタキシャル成長により積層されるｎ型エピタキシャル層２およびｐ型エピタキシャル層３とによりなる、ＳｉＣ等の半導体材料を主として構成される部位を意味する。

【0021】

絶縁膜１９は、例えば、ＳｉＯ_２などの絶縁性材料で構成され、ＣＶＤ（Chemical Vapor Deposition）により形成される。絶縁膜１９は、スクライブ工程において半導体基部から剥離すること、およびこれに起因する異物発生を抑制する目的で、応力緩和膜２０により覆われている。

【0022】

応力緩和膜２０は、例えば、絶縁膜１９（例えばＳｉＯ_２のビッカース硬度は１０００ＨＶ程度）よりも柔らかいビッカース硬度が１００ＨＶ未満であるアルミニウム合金材料あるいはポリイミドなどの樹脂材料で構成される。応力緩和膜２０は、例えば、厚みが１μｍとされうるが、絶縁膜１９以上の厚みとされることが好ましい。アルミニウム合金材料としては、例えば、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕなどが挙げられるが、これらに限定されない。また、応力緩和膜２０を構成する樹脂材料としては、ポリイミドに限定されるものではなく、ビッカース硬度が１００ＨＶ未満の他の樹脂材料であってもよい。なお、ＡｌＳｉ、ポリイミドのビッカース硬度は、それぞれ１９ＨＶ、２６ＨＶであり、１００ＨＶ未満である。応力緩和膜２０は、例えば、半導体基部上に形成される電極または保護膜と同一材料で構成され、当該電極または保護膜の形成工程で同時に形成される。応力緩和膜２０は、端部領域１３０の最表面に配置され、後述するスクライブ工程においてブレードにより絶縁膜１９および半導体基部の表層にクラックを形成する際に、絶縁膜１９が半導体基部から剥離することを抑制する役割を果たす。この詳細については後述する。

【0023】

次に、半導体基板１上に形成される活性領域１１０におけるデバイス構造の一例について説明する。

【0024】

半導体基板１は、例えば、Ｐ（リン）がドープされたＳｉ（シリコン）あるいはＮ（窒素）がドープされたＳｉＣ等の半導体材料の単結晶で構成されたｎ^＋型半導体基板である。半導体基板１は、例えば、ｎ^＋型ＳｉＣ基板であり、（０００１）面すなわちＳｉ面上にｎ型エピタキシャル層２が積層されている。

【0025】

ｎ型エピタキシャル層２は、例えば、窒素がドープされ、半導体基板１よりも不純物濃度が低いｎ型ドリフト層である。ｎ型エピタキシャル層２は、例えば、ｎ型ＳｉＣエピタキシャル層であり、エピタキシャル成長により形成される。ｎ型エピタキシャル層２のうち半導体基板１とは反対側の表層は、例えば、ｎ型高濃度領域４とされている。ｎ型高濃度領域４は、例えば、ｎ型エピタキシャル層２よりも高い不純物濃度で窒素がドープされた高濃度のｎ型ドリフト層である。

【0026】

ｎ型エピタキシャル層２のうち半導体基板１とは反対側の表層は、ｎ型高濃度領域４のほか、トレンチ９とは離れた位置に配置される第１ｐ^＋型ベース領域５と、トレンチ９の直下に位置し、トレンチ９よりも広い幅の第２ｐ^＋型ベース領域６とを有してなる。第１ｐ^＋型ベース領域５および第２ｐ^＋型ベース領域６は、例えば、Ａｌ（アルミニウム）等の不純物がドープされている。第１ｐ^＋型ベース領域５は、一部がトレンチ９側に延設され、第２ｐ^＋型ベース領域６と接続されていてもよい。ｎ型高濃度領域４、第１ｐ^＋型ベース領域５および第２ｐ^＋型ベース領域６のレイアウトについては、図１に示す例に限定されるものではなく、適宜変更されてもよい。

【0027】

ｐ型エピタキシャル層３は、ｎ型エピタキシャル層２のうち上記の表層上に設けられており、エピタキシャル成長により堆積される。ｐ型エピタキシャル層３のうちｎ型エピタキシャル層２とは反対側の表層は、例えば、ｎ^＋型ソース領域７と、ｐ^＋＋型コンタクト領域８とを有してなる。ｎ^＋型ソース領域７は、ｐ^＋＋型コンタクト領域８およびトレンチ９に接する配置となっている。ｐ^＋＋型コンタクト領域８は、例えば、２つのトレンチ９の間であって、第１ｐ^＋型ベース領域５の上に位置する領域に配置されている。

【0028】

トレンチ９は、ｐ型エピタキシャル層３の表層からｚ方向に沿って延設された溝であり、ｎ型エピタキシャル層２中の第２ｐ^＋型ベース領域６に達する深さとなっている。トレンチ９は、互いに離れて複数形成され、その内壁および底面が例えばＳｉＯ_２等の絶縁性材料で構成されたゲート絶縁膜１０により覆われている。トレンチ９は、ゲート絶縁膜１０の内側がポリシリコン等の材料で構成されたゲート電極１１で充填されると共に、ゲート絶縁膜１０によりゲート電極１１とは電気的に絶縁されている。ゲート絶縁膜１０は、トレンチ９の内側のほか、ｐ型エピタキシャル層３の表層の一部であって、トレンチ９の外周領域を覆っており、ゲート電極１１と共に層間絶縁膜１２に覆われている。

【0029】

層間絶縁膜１２は、例えば、半導体基部のうちｐ型エピタキシャル層３側の主面（以下、単に「主面」という）に設けられ、ゲート絶縁膜１０およびゲート電極１１を覆っている。層間絶縁膜１２は、半導体基部の主面のうちｎ^＋型ソース領域７の一部およびｐ^＋＋型コンタクト領域８を露出させるコンタクトホールが設けられている。

【0030】

ソース電極１３は、例えば、Ａｌ等の金属材料やその合金材料により構成され、半導体基部の主面のうち層間絶縁膜１２を含む活性領域１１０を覆っている。ソース電極１３は、層間絶縁膜１２のコンタクトホールを介してｎ^＋型ソース領域７およびｐ^＋＋型コンタクト領域８に接する一方で、層間絶縁膜１２によりゲート電極１１とは電気的に絶縁されている。ソース電極１３上には、例えば、はんだ等との接触を良好にするため、金属材料やその合金材料で構成されためっき膜１４が積層されている。めっき膜１４のうちはんだ等が設けられる部位以外の部位は、例えば、ポリイミド等の樹脂材料で構成された保護膜１５が積層されている。半導体基部のうち主面とは反対側の裏面には、ドレイン電極として機能する裏面電極１６が形成されている。

【0031】

以上が、実施形態に係る半導体装置１００の基本的な構成である。半導体装置１００は、端部領域１３０が半導体基部上に絶縁膜１９および応力緩和膜２０がこの順で積層され、次に説明する製造工程のうちスクライブ工程においてブレードが応力緩和膜２０を介して絶縁膜１９を押圧する構成となっている。これにより、半導体装置１００は、スクライブ・ブレイク工程において半導体基部から絶縁膜１９が剥離することが抑制される。

【0032】

〔製造方法〕
次に、半導体装置１００の製造方法について図３Ａ～図３Ｋを参照して説明する。図３Ａ～図３Ｈ、図３Ｊ、図３Ｋは、図１に相当する断面を含む断面図であって、製造途中の半導体ウェハの一部を示す図である。

【0033】

まず、例えばｎ^＋型ＳｉＣ基板で構成された半導体基板１を用意する。続いて、例えば図３Ａに示すように、半導体基板１の主面上に窒素原子等のｎ型不純物をドープしつつ、ＳｉＣで構成された第１ｎ型エピタキシャル層２ａをエピタキシャル成長させる。このとき、第１ｎ型エピタキシャル層２ａを例えば数十μｍの厚さとなるまでエピタキシャル成長させる。

【0034】

次いで、第１ｎ型エピタキシャル層２ａのうち半導体基板１とは反対側の表層に、フォトリソグラフィー法により開口部を有する図示しないイオン注入用パターンマスクを酸化膜等で形成する。そして、第１ｎ型エピタキシャル層２ａの表層のうち図示しないイオン注入用パターンマスクの開口部に、Ａｌ原子等のｐ型不純物をドープし、例えば図３Ｂに示すように、互いに離れた第１ｐ^＋型領域５ａと第２ｐ^＋型領域５ｂとを形成する。第１ｐ^＋型領域５ａ、第２ｐ^＋型領域５ｂは、それぞれ、後に第１ｐ^＋型ベース領域５の一部、第２ｐ^＋型ベース領域６となる部位である。

【0035】

続いて、図示しないイオン注入用パターンマスクの一部を除去し、窒素原子等のｎ型不純物をイオン注入し、第１ｎ型エピタキシャル層２ａの表層のうち第１ｐ^＋型領域５ａと第２ｐ^＋型領域５ｂとの間に下部ｎ型高濃度領域４ａを設ける。

【0036】

そして、例えば図３Ｃに示すように、第１ｎ型エピタキシャル層２ａ上に、第２ｎ型エピタキシャル層２ｂをエピタキシャル成長させる。これにより、ｎ型エピタキシャル層２が形成される。

【0037】

その後、第２ｎ型エピタキシャル層２ｂの表層上に、例えば、上記と同様の手法で図示しないイオン注入用パターンマスクを酸化膜で形成する。この図示しないマスクの開口部にＡｌ原子等のｐ型不純物を注入し、第２ｎ型エピタキシャル層２ｂのうち第１ｐ^＋型領域５ａ上にｐ^＋型領域を形成する。これにより、第１ｐ^＋型ベース領域５および第２ｐ^＋型ベース領域６が形成される。

【0038】

次いで、図示しないイオン注入用パターンマスクの一部を除去し、当該マスクの開口部に窒素原子等のｎ型不純物を注入し、第２ｎ型エピタキシャル層２ｂの表層の一部に上部ｎ型高濃度領域４ｂを形成する。これにより、ｎ型高濃度領域４が形成される。

【0039】

続いて、ｎ型エピタキシャル層２上に、Ａｌ原子等のｐ型不純物をドープしつつ、ＳｉＣで構成されたｐ型エピタキシャル層３を例えば１～数μｍの厚みまでエピタキシャル成長させる。

【0040】

そして、ｐ型エピタキシャル層３の表面に、例えば、上記と同様の手法で図示しないイオン注入用パターンマスクを酸化膜で形成し、当該マスクの開口部にリン（Ｐ）等のｎ型不純物を注入し、ｎ^＋型ソース領域７を形成する。その後、ｎ^＋型ソース領域７の形成に用いた図示しないマスクを除去し、上記と同様に、ｎ型エピタキシャル層２上に新たな図示しないイオン注入用パターンマスクを形成する。この図示しないマスクの開口部にＡｌ原子等のｐ型不純物を注入し、ｎ^＋型ソース領域７に接するｐ^＋＋型コンタクト領域８を形成する。次に、図示しないマスク上に酸化膜を積層し、フォトリソグラフィー法で異なる位置に開口部を有する図示しない新たなイオン注入用パターンマスクを形成する。この図示しない新たなマスクの開口部にＡｌ原子等のｐ型不純物を注入し、ＪＴＥ構造１７を形成する。その後、同様の手順で、ＪＴＥ構造１７の外側（ｎ^＋型ソース領域７の反対側）に位置する部位にｎ型不純物を注入し、ｎ^＋型半導体領域１８を形成する。これにより、半導体ウェハは、図３Ｄに示す構成となる。

【0041】

その後、ｐ型エピタキシャル層３の表面に、例えば、上記と同様の手法で、図示しないトレンチ形成用パターンマスクを酸化膜で形成する。次に、例えば図３Ｅに示すように、ｐ型エピタキシャル層３の表面側からドライエッチングにより、第２ｐ^＋型ベース領域６に達するトレンチ９を形成する。トレンチ９を形成した後、図示しないトレンチ形成用パターンマスクを除去する。

【0042】

次いで、ｐ型エピタキシャル層３の表面のほか、トレンチ９の内壁および底面に例えばＣＶＤによりＳｉＯ_２などによりなる絶縁膜を形成する。当該絶縁膜のうちｐ型エピタキシャル層３の表面を覆う部分の一部を除去する。これにより、ゲート絶縁膜１０および絶縁膜１９が形成される。次に、ゲート絶縁膜１０の内側に例えばＰ原子がドープされたポリシリコン層を形成し、不要な部位を除去することでゲート電極１１を形成する。これにより、半導体ウェハは、図３Ｆに示す構成となる。

【0043】

続けて、例えば、リンガラス等の絶縁性材料をｐ型エピタキシャル層３の表面側に厚みが１μｍ程度となるまで堆積して絶縁膜を形成した後、当該絶縁膜のうちトレンチゲート構造とは異なる部位をフォトリソグラフィーエッチング法により除去する。これにより、例えば図３Ｇに示すように、ｎ^＋型ソース領域７およびｐ^＋＋型コンタクト領域８を露出させるコンタクトホールを有するパターン形状の層間絶縁膜１２が形成される。その後、例えば、加熱によるリフロー工程により、層間絶縁膜１２の表面を平坦化する。

【0044】

そして、スパッタリング等により層間絶縁膜１２上およびコンタクトホール内を覆うＮｉ（ニッケル）等の導電性材料で構成された表面電極を形成する。その後、半導体基板１のうちｎ型エピタキシャル層２とは反対側の面に、スパッタリング等によりＮｉ等の導電性材料で構成された裏面電極１６を形成する。次に、表面電極および裏面電極１６が形成された半導体ウェハを、例えば、窒素等の不活性ガス雰囲気中において１０００℃程度で加熱処理を行う。これにより、表面電極がｎ^＋型ソース領域７およびｐ^＋＋型コンタクト領域８と、裏面電極１６が半導体基板１と、それぞれオーミック接合する。続けて、表面電極側を硫酸過水（ＳＰＭ）で洗浄し、コンタクトホール以外の未反応Ｎｉ（ニッケル）を除去する（セルフアラインシリサイド）。その後、Ａｌ等の導電性材料の膜を積層した後、フォトリソグラフィーエッチング法によりパターニングを行い、所定のパターン形状とされたソース電極１３を形成する。

【0045】

その後、例えば、ソース電極１３上にスパッタリング等により図示しないシード層を形成した後、電解めっきによりめっき膜１４を形成する。次に、例えば、半導体ウェハのうちめっき膜１４側の一面に、スピンコート等によりポリイミド等の絶縁性材料によりなる膜を形成し、フォトリソグラフィーエッチング法によりめっき膜１４上の一部の領域を覆う部分を除去し、保護膜１５を形成する。これにより、半導体ウェハは、例えば図３Ｈに示す状態となる。なお、このとき、半導体ウェハＷは、例えば図３Ｉに示すように、ＭＯＳＦＥＴ構造を有する複数の活性領域１１０および個々の活性領域１１０を囲む枠体状の図示しない終端領域１２０が格子状のダイシング領域Ｄにより区画された状態となっている。このダイシング領域Ｄは、次のダイシング工程でブレードと接触する端部領域１３０に相当する部位である。

【0046】

次いで、例えば図３Ｊに示すように、半導体ウェハの端部領域１３０、すなわちダイシング領域Ｄに沿ってブレードＢを走らせ、応力緩和膜２０を介して絶縁膜１９および半導体基部を押圧する。なお、このとき、半導体ウェハＷは、裏面電極１６側の面がガラス等によりなる図示しない支持基板に接着剤等により仮固定された状態となっている。このスクライブ工程により、半導体ウェハＷのうち絶縁膜１９および半導体基部の表層の一部に基板の厚み方向に沿った垂直クラックＣを生じさせる。

【0047】

続けて、例えば、半導体ウェハＷのうち垂直クラックＣを形成した側の面に保護フィルムＦを貼り付け、半導体ウェハＷを図示しない支持基板から取り外した後、半導体ウェハＷのうち裏面電極１６側の面に固定用のテープＴを貼り付ける。そして、例えば図３Ｋに示すように、半導体ウェハＷを台座Ｐの上に載置する。このとき、台座Ｐが例えば半導体ウェハＷの端部を支持しており、半導体ウェハＷは、垂直クラックＣが形成された部位が中空状態となっている。そして、半導体ウェハＷのうち垂直クラックＣが形成された面の反対面であって、垂直クラックＣが形成された部位の真上に位置する部位にブレイキングプレートＢＰを押し当てる。なお、このとき、例えば、半導体ウェハＷに図示しないアライメントマークを予め形成しておき、カメラ等の撮像装置を用いてブレイキングプレートＢＰの位置合わせを行う。その後、ブレイキングプレートＢＰにより半導体ウェハＷを押圧し、台座Ｐを利用して三点曲げの要領で垂直クラックＣを起点として半導体ウェハＷを劈開する。これにより、半導体ウェハＷが劈開により分割・個片化されることで端面１００ａが劈開面とされ、応力緩和膜２０により絶縁膜１９の剥離およびこれに起因する異物の発生が抑制された構造の半導体装置１００を製造することができる。

【0048】

以上が、半導体装置１００の基本的な製造方法である。なお、活性領域１１０におけるデバイス構成や終端領域１２０の構造に応じて、活性領域１１０および終端領域１２０の形成工程については適宜変更されてもよい。また、上記では、応力緩和膜２０を保護膜１５の形成工程と同時に形成する例について説明したが、これに限られず、応力緩和膜２０は、ソース電極１３と同時に形成されてもよい。この場合、ソース電極１３を構成する導電膜を形成し、当該導電膜のうち絶縁膜１９を覆う部分を残すようにパターニングを行うことで、ソース電極１３および応力緩和膜２０を１つの工程で形成することができる。

【0049】

〔応力緩和膜の効果〕
次に、応力緩和膜２０による絶縁膜１９のスクライブ・ブレイク工程における剥離抑制について、図４、図５を参照して説明する。

【0050】

なお、図４に示す評価結果における「×」は、スクライブ工程およびブレイク工程の少なくとも一方の工程において、絶縁膜あるいは絶縁膜およびこれを覆う膜の剥離が観察されたことを意味する。図５に示す評価結果における「〇」は、スクライブ・ブレイク工程において、絶縁膜あるいは絶縁膜およびこれを覆う膜の剥離が観察されなかったことを意味する。

【0051】

まず、半導体基部を覆う絶縁膜が外部に露出した構成および当該絶縁膜が硬い膜で覆われた構成の比較例１～４のサンプルにスクライブ工程およびブレイク工程を行った場合について説明する。図４に示すように、比較例１～４のサンプルを用意し、それぞれについてスクライブ・ブレイク工程を実施し、それぞれの工程における絶縁膜の状態を確認した。比較例１～４のサンプルは、いずれも半導体基部がＳｉＣであり、ＳｉＣの表面が厚み１μｍのＳｉＯ_２で構成された絶縁膜により覆われた構成となっている。

【0052】

比較例１のサンプルは、絶縁膜（ＳｉＯ_２）の上に他の膜が形成されておらず、ＳｉＯ_２がむき出しになっている。比較例１のサンプルは、例えば図４に示すように、スクライブ工程直後において破線で囲まれたスクライブラインに沿って、絶縁膜に幅１１～１２μｍの剥離が生じており、ブレイク工程後にも絶縁膜の剥離が残った状態であった。

【0053】

比較例２のサンプルは、絶縁膜（ＳｉＯ_２）の上に厚み０．６μｍのポリシリコンで構成された膜が積層され、ＳｉＯ_２がポリシリコン膜で覆われている。比較例２のサンプルは、スクライブ工程直後において、比較例１と同様にスクライブラインに沿った広範囲に、ポリシリコン膜および絶縁膜での幅２０μｍ程度の剥離が生じており、ブレイク工程後にもこの剥離が残った状態であった。

【0054】

比較例３のサンプルは、絶縁膜（ＳｉＯ_２）の上に厚み０．０５μｍのＴｉ（チタン）で構成された膜が積層され、ＳｉＯ_２がＴｉ膜で覆われている。比較例３のサンプルは、スクライブ工程直後において、比較例１、２に比べて頻度が少ないものの、Ｔｉ膜および絶縁膜での幅１３～１７μｍ程度の剥離が多数生じており、ブレイク工程後にもこの剥離が残った状態であった。

【0055】

比較例４のサンプルは、絶縁膜（ＳｉＯ_２）の上に厚み０．２１μｍのＴｉＮ（窒化チタン）／Ｔｉの積層膜で構成された膜が形成され、ＳｉＯ_２がＴｉＮ／Ｔｉ膜で覆われている。比較例４のサンプルは、スクライブ工程直後において、比較例３と同様に、ＴｉＮ／Ｔｉ膜および絶縁膜での幅２０μｍ程度の剥離が多数生じており、ブレイク工程後にもこの剥離が残った状態であった。

【0056】

また、比較例１～４のサンプルは、いずれもスクライブラインの近傍に、絶縁膜あるいは絶縁膜およびこれを覆う膜の剥離に起因すると思われる異物が多数付着していた。これらの結果は、ＳｉＣで構成された半導体基部がＳｉＯ_２膜またはビッカース硬度で１００ＨＶ以上の硬い膜／ＳｉＯ_２膜で覆われた構成の半導体ウェハでは、スクライブ工程において絶縁膜の剥離およびこれに起因する異物が生じることを示している。なお、図４では示していないが、比較例１～４のサンプルは、いずれも、図４のスクライブラインに対して垂直な方向に沿ってスクライブ・ブレイク工程を行った場合についても同様の結果であった。

【0057】

これに対して、図５に示すように、実施例１、２のサンプルについて、比較例１～４のサンプルと同様の評価を行った。実施例１、２のサンプルは、いずれもＳｉＣによりなる半導体基部がＳｉＯ_２で構成された絶縁膜１９で覆われている。実施例１のサンプルは、絶縁膜１９が厚み５μｍのＡｌＳｉで構成された応力緩和膜２０で覆われた構造である。実施例２のサンプルは、絶縁膜１９が厚み１０μｍのポリイミドで構成された応力緩和膜２０で覆われた構造である。

【0058】

実施例１、２のサンプルは、それぞれ、スクライブ工程直後およびブレイク工程後のいずれにおいても絶縁膜の剥離および異物の発生が確認されなかった。これらの結果は、ＳｉＣによりなる半導体基部がビッカース硬度で１００ＨＶ未満の柔らかい膜／ＳｉＯ_２膜で覆われた構成の半導体ウェハでは、スクライブ・ブレイク工程において絶縁膜の剥離およびこれに起因する異物の発生を抑制できることを示している。つまり、応力緩和膜２０により絶縁膜１９を覆い、応力緩和膜２０を介してスクライブ工程を行うことで、絶縁膜１９の剥離、ひいては異物発生を抑制することができる。なお、図５では示していないが、実施例１、２のサンプルは、いずれも、図５のスクライブラインに対して垂直な方向に沿ってスクライブ・ブレイク工程を行った場合についても同様の結果であった。

【0059】

実施形態の半導体装置１００は、ダイシング領域Ｄであった端部領域１３０が絶縁膜１９および応力緩和膜２０で覆われた構成となっており、絶縁膜１９によって沿面放電が抑制される。また、端部領域１３０において絶縁膜１９が応力緩和膜２０により覆われていることで、スクライブ・ブレイク工程において絶縁膜１９が半導体基部から剥離すること、およびこれに起因する異物発生を抑制することができる。そのため、この半導体装置１００は、端部領域１３０における沿面放電、絶縁膜１９の剥離および異物発生のいずれもが抑制された構造となっている。なお、上記では、半導体装置１００を構成する半導体基部がＳｉＣで構成された場合を代表例としたが、これに限定されるものではなく、半導体装置１００は、例えば、半導体基部が主にシリコンで構成された場合であっても同様の効果が得られる。

【0060】

（変形例）
半導体装置１００は、例えば図６に示すように、応力緩和膜２０が第１層２０１、第２層２０２が積層された積層構成であってもよい。また、半導体装置１００は、例えば図７に示すように、ポリイミド等の絶縁性材料で構成され、絶縁膜１９を兼ねる応力緩和膜２０により半導体基部が直接覆われた構成であってもよい。この場合において、応力緩和膜２０は、単膜であってもよいし、複数の層が積層された積層膜であってもよい。これらの変形例においても、上記と同様の効果が得られる半導体装置１００となる。

【0061】

（他の実施形態）
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0062】

上記の実施形態では、絶縁膜１９をＳｉＯ_２で構成する場合において、ＣＶＤで形成する例について説明したが、これに限定されるものではない。例えば、半導体基板１がシリコンである場合、絶縁膜１９は、熱酸化によるＳｉＯ_２でもよい。

【0063】

なお、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の形状、位置関係等に限定される場合等を除き、その形状、位置関係等に限定されるものではない。

【符号の説明】

【0064】

１ 半導体基板
１００ａ 端面
１１０ 活性領域
１３０ 端部領域
１９ 絶縁膜
２０ 応力緩和膜
Ｃ 垂直クラック
Ｄ ダイシング領域
Ｗ 半導体ウェハ

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図3K】

【図4】

【図5】

【図6】

【図7】