特開 2025-17247 半導体装置及び半導体装置の設計支援装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025017247

(43)【公開日】2025-02-05

(54)【発明の名称】半導体装置及び半導体装置の設計支援装置

(51)【国際特許分類】

   H10D 1/68 20250101AFI20250129BHJP

   H10D 89/10 20250101ALI20250129BHJP

   G06F 30/398 20200101ALI20250129BHJP

   G06F 30/392 20200101ALI20250129BHJP

   G06F 111/12 20200101ALN20250129BHJP

【ＦＩ】

H01L27/04 C

H01L21/82 C

H01L21/82 W

G06F30/398

G06F30/392

G06F111:12

【審査請求】有

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023120267

(22)【出願日】2023-07-24

(71)【出願人】

【識別番号】519009105

【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】熊谷 裕弘

(72)【発明者】

【氏名】伊藤 真浩

【テーマコード（参考）】

5B146

5F038

5F064

【Ｆターム（参考）】

5B146AA22

5B146DL02

5B146GC12

5B146GE02

5B146GE03

5B146GL01

5F038AC04

5F038AC05

5F038AC06

5F038AC07

5F038BH10

5F038BH19

5F038CA09

5F038CA16

5F038CA17

5F038CD10

5F038CD13

5F064CC23

5F064EE26

5F064EE43

5F064EE45

5F064HH06

(57)【要約】

【課題】ＭＯＭ容量を備える半導体回路において、回路の小型化を図るとともに、回路設計の自由度を高めることのできる半導体装置を提供する。
【解決手段】半導体装置１は、第１電極３と第２電極４が交互に配置されて形成されたＭＯＭ（Ｍｅｔａｌ ｏｘｉｄｅ Ｍｅｔａｌ）容量２と、第１電極と第２電極が交互に配置された第１方向に直交する第２方向において、ＭＯＭ容量を挟むように両側に設けられた第１シールド部５及び第２シールド部６とを備え、第１シールド部と第２シールド部が、両側の間の領域において電気的に絶縁されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１電極と第２電極が交互に配置されて形成されたＭＯＭ（Ｍｅｔａｌ ｏｘｉｄｅ Ｍｅｔａｌ）容量と、
前記第１電極と前記第２電極が交互に配置された第１方向に直交する第２方向において、前記ＭＯＭ容量を挟むように両側に設けられた第１シールド部及び第２シールド部と
を備え、
前記第１シールド部と前記第２シールド部が、前記両側の間の領域において電気的に絶縁されている半導体装置。

【請求項2】

前記第１シールド部及び前記第２シールド部のそれぞれは、電位が異なるグランド端子に接続されている請求項１に記載の半導体装置。

【請求項3】

第１電極と第２電極が交互に配置されて形成されたＭＯＭ（Ｍｅｔａｌ ｏｘｉｄｅ Ｍｅｔａｌ）容量を挟むように両側に設けられた第１シールド部及び第２シールド部を備える半導体装置の設計支援装置であって、
前記第１電極、前記第２電極、前記第１シールド部、及び前記第２シールド部の接続状態を表す４端子接続シンボルを含み、半導体装置を構成する複数の素子の接続状態を示す複数のシンボルが格納されたシンボル記憶手段と、
前記シンボル記憶手段に格納されたシンボルを用いて、半導体装置の回路図を設計するための回路図設計支援手段と
を備える半導体装置の設計支援装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の設計支援装置に関するものである。

【背景技術】

【0002】

従来、複数の電極が対向した電極群からなるＭＯＭ（Ｍｅｔａｌ ｏｘｉｄｅ Ｍｅｔａｌ）容量と、ＭＯＭ容量を挟んで対向して設けられた１対のシールド部を備える半導体装置が知られている（例えば、特許文献１参照）。このような半導体装置によれば、各シールド部はグランド（接地電位）に接続されており、ＭＯＭ容量がシールド部に囲まれることにより、ＭＯＭ容量が周辺の信号ラインから受けるノイズを抑制することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５－２２４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来の半導体装置においては、例えば、図１２に例示するように、一対のシールド部がＭＯＭ容量を囲うように、ＭＯＭ容量の両端において金属接合されている。このため、回路が大型化するという問題があった。

【0005】

また、従来、ＭＯＭ容量を挟んで対向して設けられた一対のシールド部は、同電位であることが技術常識であったところ、これを設計する設計ツールでは、１対のシールド部を１つの端子として表すことが一般的であった。このため、ＭＯＭ容量及び１対のシールド部で構成される回路の接続シンボルは、図８に例示するように、２端子又は３端子のシンボルしか存在していなかった。

【0006】

本開示は、このような事情に鑑みてなされたものであって、ＭＯＭ容量を備える半導体回路において、回路の小型化を図るとともに、回路設計の自由度を高めることのできる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本開示のいくつかの態様に係る半導体装置は、第１電極と第２電極が交互に配置されて形成されたＭＯＭ（Ｍｅｔａｌ ｏｘｉｄｅ Ｍｅｔａｌ）容量と、前記第１電極と前記第２電極が交互に配置された第１方向に直交する第２方向において、前記ＭＯＭ容量を挟むように両側に設けられた第１シールド部及び第２シールド部とを備え、前記第１シールド部と前記第２シールド部が、前記両側の間の領域において電気的に絶縁されている。

【0008】

本開示のいくつかの態様に係る半導体装置の設計支援装置は、第１電極と第２電極が交互に配置されて形成されたＭＯＭ（Ｍｅｔａｌ ｏｘｉｄｅ Ｍｅｔａｌ）容量を挟むように両側に設けられた第１シールド部及び第２シールド部を備える半導体装置の設計支援装置であって、前記第１電極、前記第２電極、前記第１シールド部、及び前記第２シールド部の接続状態を表す４端子接続シンボルを含み、半導体装置を構成する複数の素子の接続状態を示す複数のシンボルが格納されたシンボル記憶手段と、前記シンボル記憶手段に格納されたシンボルを用いて、半導体装置の回路図を設計するための回路図設計支援手段とを備える。

【発明の効果】

【0009】

本開示によれば、ＭＯＭ容量を備える半導体回路において、回路の小型化を図るとともに、回路設計の自由度を高めることができるという効果を奏する。

【図面の簡単な説明】

【0010】

【図1】本開示の実施形態に係る半導体装置を備える電子デバイス回路の概略図である。

【図2】本開示の実施形態に係るＭＯＭ容量を備える４端子の半導体装置の断面図である。

【図3】本開示の実施形態に係るＭＯＭ容量を備える４端子の半導体装置の平面図である。

【図4】本開示の実施形態に係る半導体装置の第１シールド部及び第２シールド部と各グランド端子との接続関係を表した模式図である。

【図5】本開示の実施形態に係る設計支援装置のハードウェア構成の一例を示した概略構成図である。

【図6】本開示の実施形態に係る設計支援装置が有する機能の一例を示した機能ブロック図である。

【図7】ＭＯＭ容量において、第１シールド部及び第２シールド部が金属接合されてグランド端子に接続されている場合の寄生容量について示した図である。

【図8】ＭＯＭ容量において、第１シールド部及び第２シールド部が金属接合されてグランド端子に接続されている場合の接続シンボルの一例を示した図である。

【図9】ＭＯＭ容量において、第１シールド部及び第２シールド部が互いに異なるグランド端子に接続されている場合の寄生容量について示した図である。

【図10】ＭＯＭ容量において、第１シールド部及び第２シールド部が互いに異なるグランド端子に接続されている場合の接続シンボルの一例を示した図である。

【図11】本開示の実施形態に係るＬＶＳ検証の概要を説明するフローチャート図である。

【図12】ＭＯＭ容量を備える従来の３端子の半導体装置の断面図である。

【発明を実施するための形態】

【0011】

以下に、本開示に係る半導体装置及びその設計支援装置の一実施形態について、図面を参照して説明する。

【0012】

図１は、半導体装置を備える電子デバイス回路の概略図である。電子デバイス回路８は、それぞれ異なる供給電圧Ｖ１，Ｖ２の各端子と、それぞれ異なる接地電位を有するグランド端子ＧＮＤ１，ＧＮＤ２と、半導体装置１を備える。
電子デバイス回路８は、例えば、ダイオード、トランジスタ、抵抗、コンデンサなどの単機能（ディスクリート）半導体を集めて１つのチップに載せたデバイスである。また、本実施形態において、電子デバイス回路８が備える半導体装置１は、ＭＯＭ容量である。

【0013】

図２は、本実施形態に係るＭＯＭ容量を備える４端子の半導体装置の断面図である。本実施形態において、図２に示すように、Ａ電極（第１電極）３とＢ電極（第２電極）４が交互に配列される方向を第１方向とする。また、図２に示すように、第１方向に直交する方向を第２方向とする。また、第１方向及び第２方向のそれぞれに直交する奥行き方向については、図２に示すような断面が所定範囲に亘って連続して形成されているものとし、その説明を省略する。
また、図３は、図２に示した半導体装置の平面図である。

【0014】

図２、図３に示すように、本実施形態に係る半導体装置１は、Ａ電極３と、Ａ電極３と交互に配置されるＢ電極４と、半導体装置１の積層方向（第２方向）においてＡ電極３及びＢ電極４の上部に位置する第１シールド部５と、半導体装置１の積層方向（第２方向）においてＡ電極３及びＢ電極４の下部に位置する第２シールド部６とを備える。また、ＭＯＭ容量２は、Ａ電極３、Ｂ電極４により構成される。また、Ａ電極３は１つ以上のメインライン３１を有し、Ｂ電極４は、Ａ電極と同様に１つ以上のメインライン４１を有する。

【0015】

ＭＯＭ容量２は、配線間のカップリング容量を利用した容量素子である。具体的には、ＭＯＭ容量２は、Ａ電極３と、Ｂ電極４と、Ａ電極３が有する１つ以上のメインライン３１と、Ｂ電極４が有する１つ以上のメインライン４１とによって構成される。
具体的には、１つ以上のメインライン３１、４１は、所定の第１方向（例えば、図２の紙面横方向）に交互に配置される。１つ以上のメインライン３１，４１は、Ａ電極３とＢ電極４間を結ぶ線分ｌ－ｌ’（図３の紙面の縦方向）に沿って互いに近傍に配線されている。このような構成により、メインライン３１，４１間には、カップリング容量（寄生容量）が発生する。

【0016】

第１シールド部５は、後述の第２シールド部６と合わせてＭＯＭ容量２を挟むように、第１方向に直交する第２方向（例えば、図２の紙面縦方向）において、ＭＯＭ容量２の一方に設けられる。第１シールド部５は、ＭＯＭ容量２を覆うように設けられ、ＭＯＭ容量２の近傍に配線される信号ライン（不図示）とＭＯＭ容量２との間に発生するカップリング容量を抑制する。それにより、ＭＯＭ容量２が信号ラインから受けるノイズが抑制される。また、第１シールド部５は、例えば、第１シールド部５よりも上方の層に配線された信号ラインとＭＯＭ容量２との間に発生するカップリング容量を抑制することができる。このように、ＭＯＭ容量２が信号ラインから受けるノイズを抑制することができる。

【0017】

同様に、第２シールド部６は、ＭＯＭ容量２を挟むように、第１方向に直交する第２方向において、第１シールド部５の反対側に設けられる。第２シールド部６は、ＭＯＭ容量２を覆うように設けられ、ＭＯＭ容量２の近傍に配線される信号ラインとＭＯＭ容量２との間に発生するカップリング容量を抑制している。それにより、ＭＯＭ容量２が信号ラインから受けるノイズが抑制される。また、第２シールド部６は、例えば、第２シールド部６よりも下方の層に配線された信号ラインとＭＯＭ容量２との間に発生するカップリング容量を抑制することができる。このように、ＭＯＭ容量２が信号ラインから受けるノイズを抑制することができる。

【0018】

ここで、図１２は、ＭＯＭ容量を備える従来の３端子の半導体装置の断面図である。図１２において、半導体装置１’は、ＭＯＭ容量２’の左右の配線スペースＳ’において、第１シールド部５’と第２シールド部６’が半導体装置１’の積層方向（第２方向）において金属接合されている。換言すると、第１シールド部５’と第２シールド部６’とは同電位とされており、電気的に１つの構成としてみなすことができる。これにより、半導体装置１’は、Ａ電極３’と、Ｂ電極４’と、第１シールド部５’及び第２シールド部６’の３端子の半導体装置である。

【0019】

図２の説明に戻り、本実施形態における半導体装置１は、図１２に示す３端子の半導体装置１’と比較して、ＭＯＭ容量２の左右の配線スペースＳにおいて、第１シールド部５と第２シールド部６が、第２方向において金属接合されていないため、半導体装置１における配線の接続数及び配線スペースＳを削減することができる。すなわち、半導体装置１を小型化することができる。

【0020】

また、上述の通り、４端子の半導体装置１において、第１シールド部５及び第２シールド部６はそれぞれ別の端子を有することができる。図４は、本実施形態に係る半導体装置の第１シールド部及び第２シールド部と各グランド端子との接続関係を表した模式図である。図４（ａ），（ｂ）の例では、第１シールド部５及び第２シールド部６のそれぞれは異なるグランド端子に接続されている。

【0021】

例えば、図４（ａ）では、第１シールド部５は所定の電位を有するグランド端子ＧＮＤ１と接続され、第２シールド部６はグランド端子ＧＮＤ１と異なる電位を有するグランド端子ＧＮＤ２と接続される。また、図４（ｂ）では、第１シールド部５とグランド端子ＧＮＤ２が接続され、第２シールド部６とグランド端子ＧＮＤ１が接続される。このように、本実施形態における４端子の半導体装置１は、第１シールド部５及び第２シールド部６が、半導体装置１の積層方向（第２方向）において互いに金属接合されていない。これにより、回路の配線を考慮してそれぞれ異なるグランド端子と接続することができ、半導体装置１の配線に関する設計の自由度を向上することができる。

【0022】

図５は、本開示の実施形態に係る設計支援装置のハードウェア構成の一例を示した概略構成図である。設計支援装置１０（半導体装置の設計支援装置）は、図５に示すように、コンピュータ（計算機システム）を有し、例えば、ＣＰＵ１１、ＣＰＵ１１が実行するプログラム及びこのプログラムにより参照されるデータ等を記憶するための補助記憶装置１２、各プログラム実行時のワーク領域として機能する主記憶装置１３、ネットワークに接続するための通信インターフェース１４、キーボードやマウス等からなる入力部１５、及びデータを表示する液晶表示装置等からなる表示部１６等を備えている。これら各部は、例えば、バス１８を介して接続されている。補助記憶装置１２は、例えば、磁気ディスク、光磁気ディスク、半導体メモリ等が一例として挙げられる。

【0023】

後述する各種機能を実現するための一連の処理は、一例として、プログラム（例えば、設計支援プログラム）の形式で補助記憶装置１２に記憶されており、このプログラムをＣＰＵ１１が主記憶装置１３に読み出して、情報の加工・演算処理を実行することにより、各種機能が実現される。なお、プログラムは、補助記憶装置１２に予めインストールされている形態や、他のコンピュータ読み取り可能な記憶媒体に記憶された状態で提供される形態、有線又は無線による通信手段を介して配信される形態等が適用されてもよい。コンピュータ読み取り可能な記憶媒体とは、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、半導体メモリ等である。

【0024】

図６は、本開示の実施形態に係る設計支援装置が有する機能の一例を示した機能ブロック図である。図６に示すように、設計支援装置１０は、記憶部（シンボル記憶手段）１０１、回路図設計支援部１０２ａ、レイアウト図設計支援部１０２ｂ、及び検証部１０３を備えている。

【0025】

記憶部１０１には、半導体装置１の設計図面、例えば、回路図を作成する際に使用する素子のシンボルデータｓｙｍ及び物性値が格納されている。格納されている素子のシンボルは、例えば、抵抗素子、容量素子、及びトランジスタ等の半導体素子に対応するシンボルである。また、記憶部１０１に格納されている素子は、例えば、電源素子、制御用ＩＣ等のように、本開示に係る半導体装置１に使用されない各種素子のシンボルを含んでいてもよい。また、記憶部１０１には、本実施形態の半導体装置１に対応する、Ａ電極、Ｂ電極、第１シールド部、及び第２シールド部の接続状態を表す４端子接続シンボルを含み、電子デバイス回路を設計するために必要とされる複数の素子の接続状態を示す複数のシンボルが格納されている。

【0026】

例えば、図７は、ＭＯＭ容量において、第１シールド部及び第２シールド部が金属接合されてグランド端子に接続されている場合の寄生容量について示した図である。また、図８は、ＭＯＭ容量において、第１シールド部及び第２シールド部が金属接合されてグランド端子に接続されている場合の接続シンボルの一例を示した図である。このように、第１シールド部及び第２シールド部が同電位である場合、その接続シンボルは、図８に示すように、Ａ電極の端子と、Ｂ電極の端子と、１つのグランド端子とからなる３端子の接続シンボル（以下「３端子接続シンボル」という。）として表現される。

【0027】

また、例えば、図９は、ＭＯＭ容量において、第１シールド部及び第２シールド部が互いに異なるグランド端子に接続されている場合の寄生容量について示した図である。また、図１０は、ＭＯＭ容量において、第１シールド部及び第２シールド部が互いに異なるグランド端子に接続されている場合の接続シンボルの一例を示した図である。このように、第１シールド部及び第２シールド部が、それぞれ異なる電位である場合、その接続シンボルは、図１０に示すように、Ａ電極の端子と、Ｂ電極の端子と、２つのグランド端子ＧＮＤ１，ＧＮＤ２からなる４端子の接続シンボル（以下「４端子接続シンボル」という。）として表現される。
なお、４端子接続シンボルにおいて、２つのグランド端子ＧＮＤ１、ＧＮＤ２が共有のグランド端子である旨を表記することにより、３端子接続シンボルとして使用することもできる。

【0028】

そして、図６に示した記憶部１０１には、シンボルデータｓｙｍとして、上述した３端子接続シンボル、４端子接続シンボルがＭＯＭ容量及びその両側に設けられた第１シールド部及び第２シールド部の接続状態を示すシンボルとして格納されている。

【0029】

また、記憶部１０１には、後述の設計者の操作により作成される回路図及びレイアウト図における各素子間の配線の接続情報が格納される。例えば、記憶部１０１には、回路図における各素子間の接続情報（ネットリスト）を含む回路図データＳＤと、レイアウト図における各素子間の接続情報（ネットリスト）を含むレイアウトデータＬＤが格納される。

【0030】

回路図設計支援部（回路図設計支援手段）１０２ａは、半導体装置の回路設計を支援する。回路図設計支援部１０２ａは、入力部を介して設計者の入力操作を受付けるとともに、記憶部１０１と双方向通信可能に接続されている。設計者は、回路図設計支援部１０２ａを用いることにより、記憶部１０１に格納されるシンボルデータｓｙｍを用いて設計対象である電子デバイス回路の回路図を作成する。また、回路図設計支援部１０２ａを用いて作成された回路図データＳＤは記憶部１０１に格納される。なお、上述したように、４端子接続シンボルを有する点は新規であるが、その他の半導体装置の回路設計支援技術は公知の技術であり、本実施形態に係る回路図設計支援部１０２ａにおいては、それら公知の技術を適宜採用すればよい。

【0031】

レイアウト図設計支援部１０２ｂは、半導体装置のレイアウト図の設計を支援する。レイアウト図設計支援部１０２ｂは、入力部を介して設計者の入力操作を受付けるとともに、記憶部１０１と双方向通信可能に接続されている。設計者は、レイアウト図設計支援部１０２ｂを用いることにより、記憶部１０１に格納されるシンボルデータｓｙｍを用いて設計対象である電子デバイス回路のレイアウト図を作成する。また、レイアウト図設計支援部１０２ｂを用いて作成されたレイアウトデータＬＤは記憶部１０１に格納される。なお、半導体装置のレイアウト図の設計支援技術は公知の技術であり、それら公知の技術を適宜採用すればよい。

【0032】

検証部１０３は、半導体装置のレイアウト図及び回路図に表された素子間の接続情報が整合していることを検証する。具体的には、検証部１０３は、記憶部１０１に格納されている回路図データＳＤ及びレイアウトデータＬＤに基づいて、回路図データＳＤの各素子間の接続情報（ネットリスト）とレイアウトデータＬＤの各素子間の接続情報（ネットリスト）を比較し、各接続情報が整合しているかを検証する。また、検証部１０３は、例えば、後述のＬＶＳ検証を行うために、ネットリスト抽出部１０３ａ及び比較部１０３ｂを備える。

【0033】

ネットリスト抽出部１０３ａは、記憶部１０１に記憶される電子デバイス回路の回路図データＳＤ、及び、電子デバイス回路のレイアウトデータＬＤを入力として、それぞれネットリストを抽出する。

【0034】

比較部１０３ｂは、電子デバイス回路について、回路図データＳＤから抽出されたネットリストと、レイアウトデータＬＤから抽出されたネットリストとを比較し、等価であるか否かを判定する。

【0035】

検証部１０３は、比較部１０３ｂの比較結果を表示部に表示することにより、回路図及びレイアウト図の接続情報に関して整合がとれているか、すなわち等価であるか否かを評価し、その評価結果を設計者に通知する。

【0036】

図１１は、本開示の実施形態に係るＬＶＳ検証の概要を説明するフローチャート図である。ＬＶＳ検証では、論理・回路設計段階で作られた素子や素子間の接続情報が、レイアウト設計で適切に実現されているかを検証する。図１１の例において、具体的に、ＬＶＳ検証では、回路図データＳＤから抽出されたネットリストと、電子デバイス回路８のレイアウトデータ（レイアウト図面）ＬＤから抽出されたネットリストとを比較し、等価であるか否かを検証する。

【0037】

まず、検証部１０３が備えるネットリスト抽出部１０３ａは、回路図データＳＤから得られた素子間の接続情報が含まれるネットリストを抽出する（工程Ｓ１１）。また、検証部１０３が備えるネットリスト抽出部１０３ａは、レイアウトデータＬＤから、レイアウトデータＬＤにおける素子間の接続情報を復元することによって、ネットリストを抽出する（工程Ｓ１２）。

【0038】

続いて、検証部１０３は、ＬＶＳ検証を行う。具体的には、検証部１０３が備える比較部１０３ｂは、回路図データＳＤから抽出したネットリストと、レイアウトデータＬＤから抽出したネットリストとを比較する（工程Ｓ１３）。この結果、回路図データＳＤから抽出したネットリストと、レイアウトデータＬＤから抽出したネットリストとが整合する場合（工程Ｓ１４の「ＹＥＳ」）、正常判定を行う（工程Ｓ１５）。一方、回路図データＳＤから抽出したネットリストと、レイアウトデータＬＤから抽出したネットリストとが整合しない場合（工程Ｓ１４の「ＮＯ」）、検証部１０３はエラー判定を行う（工程Ｓ１６）。

【0039】

以上説明してきたように、本実施形態に係る半導体装置及び半導体装置の設計支援装置によれば、以下の作用効果を奏する。
例えば、本実施形態に係る半導体装置の設計支援装置によれば、ＭＯＭ容量を備える半導体装置において、第１シールド部と第２シールド部とが異なるグランド端子に接続されることを表す４端子接続シンボルを有している。これにより、第１シールド部と第２シールド部とが異なるグランド端子に接続されている半導体装置の設計を行うことが可能となる。すなわち、従来のＭＯＭ容量の設計においては、第１シールド部と第２シールド部とが直接的に接続されることが前提とされており、第１シールド部と第２シールド部とを異なるグランド端子に接続するという発想は全く存在していなかった。また、仮に、第１シールド部と第２シールドと部を異なるグランド端子に接続したいと設計者が考えたとしても、そのような回路を表現する接続シンボルが存在しなかったため、設計を行うことができなかった。また、第１シールド部と第２シールド部とを異なるグランド端子に接続する接続態様として、従来から存在する３端子接続シンボルを代用することも考えられるが、その場合には、回路図データＳＤから抽出したネットリストと、レイアウトデータＬＤから抽出したネットリストとが一致しなくなってしまい、ＬＶＳ検証においてエラー判定がされてしまう。

【0040】

このような理由から、従来は、第１シールド部と第２シールド部とを異なるグランド端子に接続した半導体装置を設計することができず、このためそのような半導体装置も存在していなかった。
これに対し、本実施形態に係る半導体装置の設計支援装置によれば、４端子接続シンボル（図１０参照）を接続シンボルの一つとして有しているので、回路設計時において、この４端子接続シンボルを用いることにより、半導体装置の設計の自由度を高めることが可能となる。また、本実施形態の半導体装置の設計支援装置を使用することにより、第１シールド部と第２シールド部とを異なるグランド端子に接続することが許容されるので、例えば、図１２に示した従来のＭＯＭ容量のように、ＭＯＭ容量を囲うようにシールドメタル間を両端で接続する必要がなくなる。これにより、第１シールド部及び第２シールド部の接続に関して、配線の取り回しに自由度を持たせることが可能となり、回路設計の自由度が増し、半導体装置の小型化を実現することが可能となる。
更に、設計図面の作成時において実際の回路に対応したシンボルを用いることにより、ＬＶＳ検証における接続情報に関するエラー出力を低減し、設計作業を効率化することができる。

【0041】

以上、本開示について実施形態を用いて説明したが、本開示の技術的範囲は上記実施形態に記載の範囲には限定されない。本開示の要旨を逸脱しない範囲で上記実施形態に多様な変更又は改良を加えることができ、該変更又は改良を加えた形態も本開示の技術的範囲に含まれる。また、上記実施形態を適宜組み合わせてもよい。
例えば、上述した実施形態では、設計支援装置１０が、レイアウト図設計支援部１０２ｂ、検証部１０３を備える場合を例示して説明したが、レイアウト図設計支援部１０２ｂ、検証部１０３は必ずしも設計支援装置１０に設けられている必要はない。例えば、レイアウト図設計支援部１０２ｂについては他のコンピュータシステムを用いて行うこととしてもよい。また、検証部１０３が行うＬＶＳ検証についても、他のコンピュータシステムにおいて、当該設計支援装置１０によって設計された回路図データ及び他のコンピュータシステムによって設計されたレイアウトデータとを通信媒体を介して取得し、これらのデータとを用いてＬＶＳ検証を実行することとしてもよい。

【0042】

＜付記＞
上述した実施形態に記載の半導体装置及び設計支援装置は、例えば以下のように把握される。
本開示の第１態様に係る半導体装置１は、第１電極３と第２電極４が交互に配置されて形成されたＭＯＭ（Ｍｅｔａｌ ｏｘｉｄｅ Ｍｅｔａｌ）容量２と、前記第１電極と前記第２電極が交互に配置された第１方向に直交する第２方向において、前記ＭＯＭ容量を挟むように両側に設けられた第１シールド部５及び第２シールド部６とを備え、前記第１シールド部と前記第２シールド部が、前記両側の間の領域において電気的に絶縁されている。

【0043】

本開示の半導体装置によれば、ＭＯＭ容量を構成する各電極が交互に配置される方向に直交する方向において、第１シールド部と第２シールド部が金属接続されていたスペースを削減することができ、小型化することができるという効果を奏する。

【0044】

本開示の第２態様に係る半導体装置は、前記第１態様において、前記第１シールド部及び前記第２シールド部のそれぞれは、電位が異なるグランド端子ＧＮＤ１，ＧＮＤ２に接続されている。

【0045】

本開示の半導体装置によれば、第１シールド部及び第２シールド部のそれぞれは互いに独立した端子を有し、それぞれ電位が異なるグランド端子に接続される。すなわち、第１シールド部の端子と第２シールド部の端子は互いに異なる電位とすることができる。これにより、半導体装置の各端子の配線について自由度を向上することができる。

【0046】

本開示の第３態様に係る半導体装置の設計支援装置１０は、第１電極３と第２電極４が交互に配置されて形成されたＭＯＭ（Ｍｅｔａｌ ｏｘｉｄｅ Ｍｅｔａｌ）容量２を挟むように両側に設けられた第１シールド部５及び第２シールド部６を備える半導体装置１の設計支援装置であって、前記第１電極、前記第２電極、前記第１シールド部、及び前記第２シールド部の接続状態を表す４端子接続シンボルを含み、半導体装置を構成する複数の素子の接続状態を示す複数のシンボルが格納されたシンボル記憶手段１０１と、前記シンボル記憶手段に格納されたシンボルを用いて、半導体装置の回路図を設計するための回路図設計支援手段１０２ａとを備える。

【0047】

本開示のいくつかの態様に係る半導体装置の設計支援装置によれば、設計者は、回路図を作成する際に、４端子の半導体装置に対応した４端子接続シンボルを用いることができる。このように、４端子の半導体装置に対応した４端子接続シンボルを用いて作成された回路図であれば、回路図と対応するレイアウト図を用いてＬＶＳ（ｌａｙｏｕｔ ｖｅｒｓｕｓ ｓｃｈｅｍａｔｉｃ）検証を行う場合、ＬＶＳ検証のエラーを抑制することができ、設計作業の効率化を図ることができるという効果を奏する。

【符号の説明】

【0048】

１，１’ 半導体装置
２，２’ ＭＯＭ容量
３，３’ Ａ電極
４，４’ Ｂ電極
５，５’ 第１シールド部
６，６’ 第２シールド部
８ 電子デバイス回路
１０ 設計支援装置
１１ ＣＰＵ
１２ 補助記憶装置
１３ 主記憶装置
１４ 通信インターフェース
１５ 入力部
１６ 表示部
１８ バス
３１，４１ メインライン
１０１ 記憶部
１０２ａ 回路図設計支援部
１０２ｂ レイアウト図設計支援部
１０３ 検証部
１０３ａ ネットリスト抽出部
１０３ｂ 比較部
ＧＮＤ１，ＧＮＤ２ グランド端子
ＬＤ レイアウトデータ
Ｓ，Ｓ’ 配線スペース
ＳＤ 回路図データ
ｓｙｍ シンボルデータ
Ｖ１，Ｖ２ 供給電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】