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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025017662
(43)【公開日】2025-02-06
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G05F 1/56 20060101AFI20250130BHJP
【ＦＩ】
G05F1/56 310E
G05F1/56 310C
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023120811
(22)【出願日】2023-07-25
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】桐生 敏樹
(72)【発明者】
【氏名】尾形 冬馬
(72)【発明者】
【氏名】矢山 浩輔
(72)【発明者】
【氏名】下川 豊弘
【テーマコード（参考）】
5H430
【Ｆターム（参考）】
5H430BB01
5H430BB09
5H430BB11
5H430EE04
5H430FF02
5H430FF13
5H430GG04
5H430GG05
5H430GG17
5H430HH03
5H430LA21
5H430LA22
5H430LB02
5H430LB04
5H430LB06
(57)【要約】
【課題】電圧ノイズの影響を抑制しつつ、基準電圧に基づいて生成される電源電圧の調整範囲を広げる。
【解決手段】
半導体装置１００は、基準電圧を生成する基準電圧生成回路１２０と、基準電圧に基づく電源電圧を生成するレギュレータ１４０と、基準電圧を基準電圧生成回路１２０からレギュレータ１４０に伝達するバッファ１３０と、制御信号を生成する電圧制御回路１８０とを備える。基準電圧生成回路１２０は、基準電圧を調整可能に構成される。レギュレータ１４０は、制御信号に基づいて、基準電圧に対する電源電圧の出力比を変更可能に構成される。半導体装置１００は、出力比を切り替える電圧制御信号をレギュレータ１４０に出力する電圧制御回路１８０をさらに備える。
【選択図】図９
【解決手段】
半導体装置１００は、基準電圧を生成する基準電圧生成回路１２０と、基準電圧に基づく電源電圧を生成するレギュレータ１４０と、基準電圧を基準電圧生成回路１２０からレギュレータ１４０に伝達するバッファ１３０と、制御信号を生成する電圧制御回路１８０とを備える。基準電圧生成回路１２０は、基準電圧を調整可能に構成される。レギュレータ１４０は、制御信号に基づいて、基準電圧に対する電源電圧の出力比を変更可能に構成される。半導体装置１００は、出力比を切り替える電圧制御信号をレギュレータ１４０に出力する電圧制御回路１８０をさらに備える。
【選択図】図９
【特許請求の範囲】
【請求項1】
基準電圧を生成する基準電圧生成回路と、
前記基準電圧に基づく電源電圧を生成するレギュレータと、
前記基準電圧を前記基準電圧生成回路から前記レギュレータに伝達するバッファと
を備えた半導体装置であって、
前記基準電圧生成回路は、前記基準電圧を調整可能に構成され、
前記レギュレータは、前記基準電圧に対する前記電源電圧の出力比を変更可能に構成され、
前記半導体装置は、前記出力比を切り替える電圧制御信号を前記レギュレータに出力する電圧制御回路をさらに備える
半導体装置。
前記基準電圧に基づく電源電圧を生成するレギュレータと、
前記基準電圧を前記基準電圧生成回路から前記レギュレータに伝達するバッファと
を備えた半導体装置であって、
前記基準電圧生成回路は、前記基準電圧を調整可能に構成され、
前記レギュレータは、前記基準電圧に対する前記電源電圧の出力比を変更可能に構成され、
前記半導体装置は、前記出力比を切り替える電圧制御信号を前記レギュレータに出力する電圧制御回路をさらに備える
半導体装置。
【請求項2】
前記基準電圧を調整するために用いられるトリミングコードを記憶する不揮発性メモリブロックと、
前記不揮発性メモリブロックから読み出された前記トリミングコードを前記基準電圧生成回路に供給するトリミングコード供給回路と
をさらに備える請求項１に記載の半導体装置。
前記不揮発性メモリブロックから読み出された前記トリミングコードを前記基準電圧生成回路に供給するトリミングコード供給回路と
をさらに備える請求項１に記載の半導体装置。
【請求項3】
前記電源電圧が第１の閾値を上回ったことが検知された後、前記出力比が、第１の出力比から前記第１の出力比より小さい第２の出力比に切り替えられる
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記不揮発性メモリブロックが、前記電圧制御信号を供給するタイミングを前記電圧制御回路へ通知する
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項5】
クロック信号を生成する発振器と
前記クロック信号のパルス数をカウントするカウンタと
を備え、
前記カウンタは、前記パルス数に基づいて、前記電圧制御信号を供給するタイミングを前記電圧制御回路へ通知する
請求項１に記載の半導体装置。
前記クロック信号のパルス数をカウントするカウンタと
を備え、
前記カウンタは、前記パルス数に基づいて、前記電圧制御信号を供給するタイミングを前記電圧制御回路へ通知する
請求項１に記載の半導体装置。
【請求項6】
前記電源電圧が前記第１の閾値を上回ったことを検知する電圧検知回路を備える
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項7】
前記基準電圧生成回路は、
ＢＧＲ（Ｂａｎｄｇａｐ Ｒｅｆｅｒｅｎｃｅ）電圧を生成するＢＧＲ回路と、
オペアンプと、
前記オペアンプの出力端子とグランドとの間に配置されたラダー抵抗と、
前記ラダー抵抗上の複数のノードの中から１つのノードを選択し、前記１つのノードの電圧を前記オペアンプに入力するセレクタと
を備え、
前記ＢＧＲ電圧が、前記オペアンプに入力され、
前記基準電圧は、前記セレクタにより調整される
請求項６に記載の半導体装置。
ＢＧＲ（Ｂａｎｄｇａｐ Ｒｅｆｅｒｅｎｃｅ）電圧を生成するＢＧＲ回路と、
オペアンプと、
前記オペアンプの出力端子とグランドとの間に配置されたラダー抵抗と、
前記ラダー抵抗上の複数のノードの中から１つのノードを選択し、前記１つのノードの電圧を前記オペアンプに入力するセレクタと
を備え、
前記ＢＧＲ電圧が、前記オペアンプに入力され、
前記基準電圧は、前記セレクタにより調整される
請求項６に記載の半導体装置。
【請求項8】
前記第１の閾値は、前記複数のノードに含まれる所定のノードの電圧であり、
前記所定のノードの電圧が、前記電圧検知回路に供給される
請求項７に記載の半導体装置。
前記所定のノードの電圧が、前記電圧検知回路に供給される
請求項７に記載の半導体装置。
【請求項9】
前記電圧検知回路は、前記電源電圧が前記第１の閾値を上回ることを検知した場合、電圧保証信号を出力し、前記電源電圧が前記第１の閾値より小さい第２の閾値以下になったことを検知した場合、前記電圧保証信号の出力を終了する
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項10】
前記電源電圧は、前記不揮発性メモリブロックに供給される
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関する。
【背景技術】
【0002】
ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）に搭載された電源回路は、パワーオンリセットが解除された後、基準電圧に基づく電源電圧ＶＤＤを生成する。特許文献１および特許文献２は、基準電圧をトリミングすることで電源電圧を調整する技術を開示している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００４－３１９０３４号公報
【特許文献2】特開２００７－１９３９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
電圧ノイズの影響を抑制しつつ、基準電圧に基づいて生成される電源電圧の調整範囲を広げることが望まれている。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態による半導体装置は、基準電圧を生成する基準電圧生成回路と、基準電圧に基づく電源電圧を生成するレギュレータと、基準電圧を基準電圧生成回路からレギュレータに伝達するバッファとを備える。基準電圧生成回路は、基準電圧を調整可能に構成される。レギュレータは、前記基準電圧に対する前記電源電圧の出力比を変更可能に構成される。半導体装置は、出力比を切り替える電圧制御信号をレギュレータに出力する電圧制御回路をさらに備える
【発明の効果】
【0007】
前記一実施の形態によれば、電圧ノイズの影響を抑制しつつ、基準電圧に基づいて生成される電源電圧の調整範囲を広げることができる。
【図面の簡単な説明】
【0008】
【図1】比較例にかかる半導体装置の構成を説明する図である。
【図2】比較例における電源電圧と電圧保証信号の関係を説明する図である。
【図3】比較例における電源電圧および電圧検知値の変動範囲を説明する図である。
【図4】比較例にかかる半導体装置の動作を説明する図である。
【図5】比較例にかかる半導体装置の課題を説明する図である。
【図6】比較例にかかる半導体装置の課題を説明する図である。
【図7】検討例にかかる半導体装置の構成を説明する図である。
【図8】検討例にかかる半導体装置の課題を説明する図である。
【図9】実施形態１にかかる半導体装置の構成を説明する図である。
【図10】実施形態１にかかる半導体装置における電圧ノイズを表す図である。
【図11】実施形態１にかかるレギュレータの動作を説明する図である。
【図12】実施形態１における電源電圧および電圧検知値の変動範囲を説明する図である。
【図13】実施形態１にかかる半導体装置の動作を説明する図である。
【図14】実施形態１の実施例１にかかる半導体装置の構成を説明する図である。
【図15】実施形態１の実施例２にかかる半導体装置の構成を説明する図である。
【発明を実施するための形態】
【0009】
説明の明確化のため、以下の記載及び図面は、適宜、省略、および簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェア、ハードウェア上で動作するソフトウェア、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0010】
また、上述したプログラムは、コンピュータに読み込まれた場合に、実施形態で説明された１又はそれ以上の機能をコンピュータに行わせるための命令群（又はソフトウェアコード）を含む。プログラムは、非一時的なコンピュータ可読媒体又は実体のある記憶媒体に格納されてもよい。限定ではなく例として、コンピュータ可読媒体又は実体のある記憶媒体は、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）、Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）、フラッシュメモリ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ（ＳＳＤ）又はその他のメモリ技術、ＣＤ－ＲＯＭ、Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）、Ｂｌｕ－ｒａｙ（登録商標）ディスク又はその他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ又はその他の磁気ストレージデバイスを含む。プログラムは、一時的なコンピュータ可読媒体又は通信媒体上で送信されてもよい。限定ではなく例として、一時的なコンピュータ可読媒体又は通信媒体は、電気的、光学的、音響的、またはその他の形式の伝搬信号を含む。
【0011】
（実施形態に至る検討）
図１は、比較例にかかる半導体装置１００の構成を図である。半導体装置１００は、リセット生成回路１１０、基準電圧生成回路１２０、バッファ１３０、レギュレータ１４０、電圧検知回路１５０、発振器１６０、およびトリミング回路１７０を備える。リセット生成回路１１０は、トリミング回路１７０等にパワーオンリセットを出力する。
図１は、比較例にかかる半導体装置１００の構成を図である。半導体装置１００は、リセット生成回路１１０、基準電圧生成回路１２０、バッファ１３０、レギュレータ１４０、電圧検知回路１５０、発振器１６０、およびトリミング回路１７０を備える。リセット生成回路１１０は、トリミング回路１７０等にパワーオンリセットを出力する。
【0012】
基準電圧生成回路は、基準電圧ＶＲＥＦを生成する回路であり、基準電圧ＶＲＥＦを調整可能に構成される。基準電圧生成回路１２０は、ＢＧＲ（Ｂａｎｄｇａｐ Ｒｅｆｅｒｅｎｃｅ）１２１、オペアンプ１２２、ｐ型のＦＥＴ(Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)１２３、直列型のラダー抵抗１２４、およびセレクタ１２５を備える。ＢＧＲ１２１は、ＢＧＲ電圧ＶＢＧＲを生成する。ＢＧＲ電圧ＶＢＧＲは、オペアンプ１２２の負入力端子に入力される。オペアンプ１２２の出力端子は、ＦＥＴ１２３のゲート端子に接続される。ＦＥＴ１２３のソース端子は、電源電圧ＶＣＣを供給する電源ラインに接続され、ＦＥＴ１２３のドレイン端子は、ラダー抵抗１２４を介してグランドに接続される。電源電圧ＶＣＣは一次電源とも言われる。後述する電源電圧ＶＤＤは、二次電源とも言われる。セレクタ１２５は、後述するトリミングコードに基づいて、ラダー抵抗１２４上の複数のノードの中から１つのノードを選択し、選択された１つの接続ノードの電圧（帰還ループ電圧ＶＦＢ１と言われる）をオペアンプ１２２の正入力端子に入力する。ラダー抵抗１２４上の複数のノードに含まれる所定のノードの電圧（電圧検知値ＨＤＥＴと言われる）は、電圧検知回路１５０に供給される。基準電圧生成回路１２０は、ＦＥＴ１２３とラダー抵抗１２４との間のノードの電圧を基準電圧ＶＲＥＦとして出力する。
【0013】
バッファ１３０は、基準電圧生成回路１２０が生成した基準電圧ＶＲＥＦをレギュレータ１４０に伝達する。バッファ１３０に含まれる素子の特性は、トリミングコードに基づいて調整される。バッファ１３０は、例えば、オペアンプを含むボルテージフォロワ回路であってもよい。
【0014】
レギュレータ１４０は、オペアンプ１４１、ｐ型のＦＥＴ１４２、抵抗Ｒ０、および抵抗Ｒ１を備える。オペアンプ１４１の負入力端子は、バッファ１３０の出力端子に接続される。オペアンプ１４１の出力端子は、ＦＥＴ１４２のゲート端子に接続される。ＦＥＴ１４２のソース端子は、電源電圧ＶＣＣを供給する電源ラインに接続される。ＦＥＴ１４２のドレイン端子は、抵抗Ｒ１の一端に接続される。抵抗Ｒ１の他端は抵抗Ｒ０の一端に接続される。抵抗Ｒ０の他端はグランドに接続される。抵抗Ｒ０と抵抗Ｒ１との間のノードの電圧が、オペアンプ１４１の正入力端子に入力される。レギュレータ１４０は、ＦＥＴ１４２と抵抗Ｒ１との間のノードの電圧を電源電圧ＶＤＤとして出力する。電源電圧ＶＤＤは二次電源とも言われる。後述する不揮発性メモリブロック１７２には電源電圧ＶＤＤが供給され、それ以外の回路には電源電圧ＶＣＣが供給される。
【0015】
電圧検知回路１５０は、電源電圧ＶＤＤが電圧検知値ＨＤＥＴを上回ったことを検知する回路および電源電圧ＶＤＤが電圧検知値ＬＤＥＴを上回ったことを検知する回路を備える。電圧検知値ＬＤＥＴは、電圧検知値ＨＤＥＴと同様、基準電圧生成回路１２０から供給されてもよい。電圧検知値ＬＤＥＴは、電圧検知値ＨＤＥＴより低い。電圧検知回路１５０は、電源電圧ＶＤＤが電圧検知値ＨＤＥＴを上回った場合、トリミング回路１７０に電圧保証信号を出力する。
【0016】
図２は、電源電圧ＶＤＤと電圧保証信号の関係を説明する図である。最上段のグラフでは、電源電圧ＶＤＤが実線で示され、電圧検知値ＨＤＥＴが一点鎖線で示され、電圧検知値ＬＤＥＴが二点鎖線で示されている。電圧検知値ＨＤＥＴは第１の閾値とも言われ、電圧検知値ＬＤＥＴは第２の閾値とも言われる。電源起動時には、電源電圧ＶＤＤが電圧検知値ＨＤＥＴを上回ったとき、電圧保証信号（Ｌレベル）が出力される。通常動作時には、電源電圧ＶＤＤが電圧検知値ＬＤＥＴを上回る限り、電圧保証信号の出力が継続される。電圧検知回路１５０は、電源電圧ＶＤＤが電圧検知値ＬＤＥＴ以下になったことを検知した場合、電圧保証信号の出力を終了する。電圧保証信号の出力動作がヒステリシスを持つことで、電源電圧ＶＤＤのドロップに対して余裕度が生まれる。
【0017】
図１を参照し、発振器１６０は、基準電圧ＶＲＥＦに基づくクロック信号を生成する。トリミング回路１７０は、トリミング制御回路１７１、不揮発性メモリブロック１７２、およびトリミングコード供給回路１７３を備える。トリミング制御回路１７１は、パワーオンリセットを受信した場合、リセット動作を行う。トリミング制御回路１７１は、電圧保証信号を受信した場合、不揮発性メモリブロック１７２にトリミング開始要求を出力する。そして、トリミング制御回路１７１は、トリミングコード供給回路１７３によるトリミングコードの供給を制御する信号（トリミングデータ供給制御と言われる）をトリミングコード供給回路１７３に出力する。不揮発性メモリブロック１７２は、基準電圧ＶＲＥＦを調整するために用いられる情報（トリミングコードと言われる）を記憶している。トリミングコードは、バッファ１３０に含まれる素子の特性を調整する情報を含んでいてもよい。不揮発性メモリブロック１７２は、トリミング開始要求を受信した場合、トリミングコードを含むリセット転送情報をトリミングコード供給回路１７３に出力する。トリミングコード供給回路１７３は、トリミングデータ供給制御に従って、不揮発性メモリブロック１７２から読み出されたトリミングコードをセレクタ１２５およびバッファ１３０に出力する。
【0018】
図３は、ＢＧＲ電圧ＶＢＧＲのばらつきΔＶＢＧＲに対する電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴの変動範囲を説明する図である。左図は、トリミング前の電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴの変動範囲を表す。右図は、トリミング後の電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴの変動範囲を表す。横軸はΔＶＢＧＲを表し、縦軸は電圧を表す。
【0019】
基準電圧生成回路１２０は、ＢＧＲ電圧ＶＢＧＲに基づいて基準電圧ＶＲＥＦを生成する。そして、電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴは、基準電圧ＶＲＥＦに基づいて生成される。したがって、定常状態では、電源電圧ＶＤＤはＢＧＲ電圧ＶＢＧＲに比例し、かつ、電圧検知値ＨＤＥＴはＢＧＲ電圧ＶＢＧＲに比例する。したがって、ΔＶＢＧＲに対して線形なばらつきが、電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴに伝搬する。
【0020】
各図の上側の実線は電源電圧ＶＤＤを表し、下側の実線は電圧検知値ＨＤＥＴを表す。上側の両側矢印は、ΔＶＢＧＲが固定されたときの電源電圧ＶＤＤのばらつきを表す。電源電圧ＶＤＤのばらつきの上限値および下限値の変化が点線で示されている。下側の両側矢印は、ΔＶＢＧＲが固定されたときのＨＤＥＴのばらつきを表す。電圧検知値ＨＤＥＴのばらつきの上限値および下限値の変化が点線で示されている。ＢＧＲ電圧ＶＢＧＲのばらつきΔＶＢＧＲにより、電源電圧ＶＤＤの変動範囲は、ＶＤＤ（ｍｉｎ）以上ＶＤＤ（ｍａｘ）以下の範囲となる。同様に、ＢＧＲ電圧ＶＢＧＲのばらつきΔＶＢＧＲにより、電圧検知値ＨＤＥＴの変動範囲は、ＨＤＥＴ（ｍｉｎ）以上ＨＤＥＴ（ｍａｘ）以下の範囲となる。右図を参照し、トリミング後の電源電圧ＶＤＤの変動範囲は、トリミング前の電源電圧ＶＤＤの変動範囲よりも狭い。同様に、トリミング後の電圧検知値ＨＤＥＴの変動範囲は、トリミング前の電圧検知値ＨＤＥＴの変動範囲よりも狭い。
【0021】
電源電圧ＶＤＤの変動の主要因は、レギュレータ１４０に含まれるオペアンプ１４１の差動ミスマッチである。電圧検知値ＨＤＥＴの変動の主要因は、電圧検知回路１５０に含まれる図示しないオペアンプ等の差動ミスマッチである。レギュレータ１４０および電圧検知回路１５０の製造ばらつきは互いに独立であるため、電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴは互いに独立に変動する。
【0022】
図４は、半導体装置１００の動作を説明する図である。電源電圧ＶＣＣが閾値を超えると、パワーオンリセットが解除される。そして、電源電圧ＶＤＤが電圧検知値ＨＤＥＴを超えると電圧保証信号（Ｌレベル）が出力される。そして、トリミング制御回路１７１がトリミング開始要求（Ｈレベル）を出力し、不揮発性メモリブロック１７２がリセット転送情報を出力する。そして、トリミングコード供給回路１７３が、トリミングコードを初期値から補正値に変更する。
【0023】
次に、半導体装置１００について本発明者が新たに見出した課題について説明する。半導体装置１００では電源電圧ＶＤＤと電圧検知値ＨＤＥＴが互いに独立にばらつくため、ＭＣＵの低電圧化が進むことで、トリミング前の電源電圧ＶＤＤが電圧検知値ＨＤＥＴより低くなる可能性がある。図５は、電源電圧ＶＤＤが低い場合の電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴの変動範囲を説明する図である。図３と同様、左図はトリミング前の変動範囲を表し、右図はトリミング後の変動範囲を表す。左図を参照すると、電源電圧ＶＤＤの最小値ＶＤＤ（ｍｉｎ）が、電圧検知値ＨＤＥＴの最大値ＨＤＥＴ（ｍａｘ）より低い。したがって、電源電圧ＶＤＤが電圧検知値ＨＤＥＴより低くなる恐れがある。
【0024】
トリミング前の電源電圧ＶＤＤが電圧検知値ＨＤＥＴより低い場合、電圧検知回路１５０は、トリミング制御回路１７１に電圧保証信号を出力しない。そして、トリミング制御回路１７１は、不揮発性メモリブロック１７２にトリミング要求を出力しない。したがって、半導体装置１００は、基準電圧ＶＲＥＦを調整できない。図６は、電源電圧ＶＤＤが電圧検知値ＨＤＥＴより低い場合の半導体装置１００の動作を説明する図である。電源電圧ＶＤＤが電圧検知値ＨＤＥＴを上回らないため、電圧保証信号（Ｌレベル）が出力されない。トリミングコードは初期値のままであり、基準電圧ＶＲＥＦはトリミングされない。
【0025】
本発明者は、上記課題を解決するため、下方にばらついた電源電圧ＶＤＤが電圧検知値ＨＤＥＴより高くなるように、初期の電源電圧ＶＤＤを通常動作時の電源電圧ＶＤＤよりも高くすることを検討した。図７は、検討例にかかる半導体装置２００の構成を説明する図である。リセット生成回路１１０、発振器１６０、およびトリミング回路１７０の図示は省略されている。図１と図７を比較すると、基準電圧生成回路１２０が基準電圧生成回路１２０ａに置き換わっている。基準電圧生成回路１２０ａは、セレクタ１２６をさらに備えている。セレクタ１２６は、基準電圧生成回路１２０ａの外部から供給される電圧制御信号に基づいて、バッファ１３０に出力される基準電圧ＶＲＥＦの高さを切り替える機能を持つ。セレクタ１２６は、セレクタ１２５と比べて、基準電圧ＶＲＥＦを粗く調整するとも言える。半導体装置２００は、電源起動時の基準電圧ＶＲＥＦを高くすることで、電源電圧ＶＤＤが電圧検知値ＨＤＥＴと比べて低い場合にも基準電圧ＶＲＥＦをトリミングできる。
【0026】
次に、半導体装置２００の課題について説明する。セレクタ１２６が基準電圧ＶＲＥＦの高さを切り替えると、選択されたノードからの電荷移動が生じる。したがって、帰還ループ電圧ＶＦＢ１と電圧検知値ＨＤＥＴに過渡的なスイッチングノイズが伝搬する。点線矢印は、スイッチングノイズが伝搬する経路を表している。帰還ループ電圧ＶＦＢ１に発生した電圧ノイズは、オペアンプ１２２の差動増幅回路に含まれる容量結合を介してＢＧＲ１２１に伝搬する。ＢＧＲ１２１に伝搬した電圧ノイズはＢＧＲ電圧ＶＢＧＲの精度を悪化させ、電圧検知回路１５０に伝搬した電圧ノイズは電圧検知値ＨＤＥＴの精度を悪化させる。図８は、電圧制御信号を用いて基準電圧ＶＲＥＦの高さを切り替えたときの基準電圧ＶＲＥＦ、帰還ループ電圧ＶＦＢ１、電圧検知値ＨＤＥＴ、およびＢＧＲ電圧ＶＢＧＲの時間変化を表す。電源電圧ＶＤＤの精度が低下する場合、電源電圧ＶＤＤを介して発振器の周波数精度が低下する場合もある。
【0027】
本発明者は、以上の検討内容に基づき以下の実施形態に想到した。
【0028】
実施形態１
図９は、実施形態１にかかる半導体装置３００の構成を示す回路図である。図１と図９とを比較すると、レギュレータ１４０がレギュレータ１４０ａに置き換わっている。そして、半導体装置３００は、電圧制御回路１８０をさらに備えている。
図９は、実施形態１にかかる半導体装置３００の構成を示す回路図である。図１と図９とを比較すると、レギュレータ１４０がレギュレータ１４０ａに置き換わっている。そして、半導体装置３００は、電圧制御回路１８０をさらに備えている。
【0029】
レギュレータ１４０ａは、基準電圧ＶＲＥＦに対する電源電圧ＶＤＤの出力比を変更可能に構成される。例えば、抵抗Ｒ１が可変抵抗Ｒｃｔとして構成されていてもよい。オペアンプ１４１の出力電圧ＶＯＵＴは、ＶＯＵＴ＝（１＋Ｒｃｔ／Ｒ０）ＶＲＥＦと表される。または、電源電圧ＶＤＤを出力する電源ラインとグランドの間に直列型のラダー抵抗（不図示）が配置され、複数のノードの中から１つのノードを選択するセレクタ（不図示）が設けられていてもよい。選択された１つのノードの電圧が、オペアンプ１４１の負入力端子に入力される。オペアンプ１４１の負入力端子に入力される電圧は、帰還ループ電圧ＶＦＢ２と言われる。
【0030】
電圧制御回路１８０は、基準電圧ＶＲＥＦに対する電源電圧ＶＤＤの出力比を切り替えるための電圧制御信号をレギュレータ１４０ａに出力する。具体的には、電圧制御回路１８０は、外部からの通知（トリミングリード完了通知と言われる）に基づいて、トリミング前の設定値（ＶＤＤ設定値１）またはトリミング後の設定値（ＶＤＤ設定値２）を電圧制御信号として出力する。電圧制御回路１８０は、電圧制御トリミングリード完了通知が入力されていない場合、高い電源電圧ＶＤＤを出力するための設定値（例：「０」）をレギュレータ１４０ａに出力する。電圧制御回路１８０は、トリミング完了通知が入力されている場合、低い電源電圧ＶＤＤを出力するための設定値（例：「１」）をレギュレータ１４０ａに出力する。「０」はＬレベルを表し、「１」はＨレベルを表す。トリミングリード完了通知は、不揮発性メモリブロック１７２から送信されてもよく、図示しないカウンタから送信されてもよい。電圧制御回路１８０は、例えば、電源電圧ＶＤＤを０．１Ｖ程度変化させてもよい。
【0031】
検討例と同様に電源電圧ＶＤＤの変動により電圧ノイズが発生するが、ＢＧＲ１２１や電圧検知回路１５０に伝搬する電圧ノイズは小さい。電圧ノイズが、バッファ１３０を経由して伝搬するためである。従って、半導体装置３００は、ＢＧＲ電圧ＶＢＧＲおよび電圧検知値ＨＤＥＴへの電圧ノイズの影響を抑制できる。図１０は、電圧検知値ＨＤＥＴおよびＢＧＲ電圧ＶＢＧＲの時間的な変化を表すグラフである。電圧制御信号の切り替えに応じて電源電圧ＶＤＤおよび帰還ループ電圧ＶＦＢ２が変動するが、電圧検知値ＨＤＥＴおよびＢＧＲ電圧ＶＢＧＲに伝搬する電圧ノイズは小さい。
【0032】
図１１は、レギュレータ１４０ａの動作を説明する図である。上図は、基準電圧ＶＲＥＦをトリミングする前のレギュレータ１４０ａの動作を表す。下図は、基準電圧ＶＲＥＦをトリミングした後のレギュレータ１４０ａの動作を表す。レギュレータ１４０ａは、ラダー抵抗１４３およびセレクタ１４４を備えている。直列型のラダー抵抗１４３が、電源電圧ＶＤＤを供給する電源ラインとグランドの間に配置されている。セレクタ１４４は、電圧制御信号に基づいて、ラダー抵抗１４３上の２つのノードの中から１つのノードを選択する。セレクタ１４４は、１または複数のスイッチにより構成されていてもよい。選択された１つのノードの電圧が、帰還ループ電圧ＶＦＢ２としてオペアンプ１４１に入力される。セレクタ１４４は、トリミング前は低い帰還ループ電圧ＶＦＢ２をオペアンプ１４１に入力し、トリミング後は高い帰還ループ電圧ＶＦＢ２をオペアンプ１４１に入力する。
【0033】
図１２は、半導体装置１００における電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴの変動範囲を説明する図である。左図を参照すると、電源電圧ＶＤＤの最小値ＶＤＤ（ｍｉｎ）が電源電圧ＨＤＥＴの最大値ＨＤＥＴ（ｍａｘ）より高くなるように、電源電圧ＶＤＤが高く設定されている。右図を参照すると、トリミング後の電源電圧ＶＤＤは、低い値に設定されている。
【0034】
半導体装置１００では、電源電圧ＶＤＤが電圧検知値ＨＤＥＴ（第１の閾値）を上回った後、基準電圧ＶＲＥＦに対する電源電圧ＶＤＤの出力比が、第１の出力比から第１の出力比より小さい第２の出力比に切り替えられる。これにより、半導体装置１００は、確実に基準電圧ＶＲＥＦをトリミングできる。
【0035】
図１３は、半導体装置３００の動作を説明する図である。電源電圧ＶＤＤが電圧検知値ＨＤＥＴを上回ると、電圧保証信号（Ｌレベル）が出力される。そして、トリミング開始要求（Ｈレベル）が出力され、リセット転送情報の送信が開始される。そして、トリミングコードが初期値から補正値に変更され、基準電圧ＶＲＥＦがトリミングされる。これにより、電源電圧ＶＤＤが微調整される。基準電圧ＶＲＥＦがトリミングされた後、トリミングリード完了通知（Ｌレベル）が出力され、電源電圧ＶＤＤが低い値に変化する。
【0036】
実施形態１にかかる半導体装置３００は、電圧ノイズの発生による影響を抑えつつ、電源電圧ＶＤＤの調整範囲を広げることができる。半導体装置３００は、電圧ノイズがＢＧＲ１２１、電圧検知回路１５０等に伝搬し、電源電圧ＶＤＤおよび電圧検知値ＨＤＥＴの精度が低下することを防止できる。また、半導体装置３００は、電源電圧ＶＤＤの調整範囲を広げることで、基準電圧のトリミングが行われないことを防止できる。
【0037】
実施例１
次に、実施形態１の具体例である実施例１にかかる半導体装置３００ａについて説明する。図１４は、実施例１にかかる半導体装置３００ａの構成を説明する図である。図９と図１４とを比較すると、レギュレータ１４０ａが、ＤＣＤＣコンバータとして構成されている。また、発振器１６０により生成されたクロック信号ＣＬＫは、トリミング制御回路１７１および不揮発性メモリブロック１７２に供給される。不揮発性メモリブロックは、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であってもよく、フラッシュメモリであってもよい。トリミング制御回路１７１は、トリミング開始要求の他に、メモリリセットを不揮発性メモリブロック１７２に出力する。
次に、実施形態１の具体例である実施例１にかかる半導体装置３００ａについて説明する。図１４は、実施例１にかかる半導体装置３００ａの構成を説明する図である。図９と図１４とを比較すると、レギュレータ１４０ａが、ＤＣＤＣコンバータとして構成されている。また、発振器１６０により生成されたクロック信号ＣＬＫは、トリミング制御回路１７１および不揮発性メモリブロック１７２に供給される。不揮発性メモリブロックは、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であってもよく、フラッシュメモリであってもよい。トリミング制御回路１７１は、トリミング開始要求の他に、メモリリセットを不揮発性メモリブロック１７２に出力する。
【0038】
レギュレータ１４０ａは、パルスジェネレータ１４５、ｐ型のＭＯＳＦＥＴ１４６、ｎ型のＭＯＳＦＥＴ１４７、ダイオード１４８、インダクタＬ、およびキャパシタＣをさらに備えている。ＭＯＳＦＥＴ１４６のソース端子は、電源電圧ＶＣＣを供給する電源ラインに接続される。ＭＯＳＦＥＴ１４６のドレイン端子とＭＯＳＦＥＴ１４７のドレイン端子とが相互に接続される。ＭＯＳＦＥＴ１４７のソース端子は、グランドＧＮＤに接続される。パルスジェネレータ１４５は、オペアンプ１４１の出力電圧およびクロック信号ＣＬＫに基づいて、ＭＯＳＦＥＴ１４６および１４７のオンオフを切り替える。ＭＯＳＦＥＴ１４６と１４７との間のノードの電圧は、インダクタＬを介して電源電圧ＶＤＤとして出力される。ダイオード１４８のアノード端子はグランドＧＮＤに接続される。ダイオード１４８のカソード端子は、ＭＯＳＦＥＴ１４７とインダクタＬとの間のノードに接続される。キャパシタＣは、電源電圧ＶＤＤを出力する電源ラインとグランドＧＮＤとの間に配置される。
【0039】
バッファ１３０およびレギュレータ１４０ａを囲む点線は、これらの回路に電源電圧ＶＣＣが供給されることを表す。トリミング制御回路１７１、トリミングコード供給回路１７３、および電圧制御回路１８０を囲む点線は、これらの回路に電源電圧ＶＣＣが供給されることを表す。また、リセット生成回路１１０、基準電圧生成回路１２０、電圧検知回路１５０、および発振器１６０には、電源電圧ＶＣＣが供給される。不揮発性メモリブロック１７２には、レギュレータ１４０で生成された電源電圧ＶＤＤが供給される。
【0040】
実施例１にかかる半導体装置３００ａの動作について説明する。電源投入後、電源電圧ＶＣＣが閾値以上になると、リセット生成回路１１０はパワーオンリセットを解除し、発振器１６０が発振を開始する。パワーオンリセットの解除および発振の開始に平行して、レギュレータ１４０ａは、電圧制御回路１８０で生成された電圧制御信号に従って、電源電圧ＶＣＣに基づく電源電圧ＶＤＤを生成する。そして、電圧検知回路１５０が、電源電圧ＶＤＤが電圧保証範囲内であること、つまり電源電圧ＶＤＤが電圧検知値ＨＤＥＴを上回ったことを検出し、電圧保証信号をトリミング制御回路１７１に出力する。そして、トリミング制御回路１７１は、不揮発性メモリブロック１７２にメモリリセットおよびトリミング開始要求を出力する。なお、トリミング制御回路１７１のパワーオンリセットは解除され、トリミング制御回路１７１に発振器１６０からクロックが供給されている。そして、不揮発性メモリブロック１７２からトリミングコードを含むリセット転送情報が読み出され、トリミングコードがトリミングコード供給回路１７３に格納される。そして、基準電圧生成回路１２０により生成される基準電圧ＶＲＥＦが微調整される。そして、不揮発性メモリブロック１７２が、トリミングリード完了通知を電圧制御回路１８０に出力する。トリミングコード完了通知を受信すると、電圧制御回路１８０は、レギュレータ１４０ａに電圧制御信号を出力することで電源電圧ＶＤＤを変更する。電源電圧ＶＤＤは高い電圧（例：０．９Ｖ）から低い電圧（例：０．８Ｖ）へ変更される。
【0041】
なお、図１３では、レギュレータ１４０ａが降圧型のＤＣＤＣコンバータを構成しているが、レギュレータ１４０ａは昇圧型のＤＣＤＣコンバータやリニアレギュレータで構成してもよい。
【0042】
実施例１にかかる半導体装置３００ａでは、トリミングコードを記憶する不揮発性メモリブロック１７２が、電源電圧ＶＤＤを切り替える適切なタイミングを電圧制御回路１８０に通知できる。
【0043】
実施例２
次に、実施形態１の具体例である実施例２にかかる半導体装置３００ｂについて説明する。図１５は、実施例２にかかる半導体装置３００ｂの構成を説明する図である。図１４と図１５とを比較すると、半導体装置３００ｂは、カウンタ１９０をさらに備えている。カウンタ１９０には、電源電圧ＶＣＣが供給される。トリミング制御回路１７１は、不揮発性メモリブロック１７２およびカウンタ１９０にメモリリセットを出力する。カウンタ１９０は、メモリリセットを受信してからカウントを開始する。そして、カウント数が、基準電圧ＶＲＥＦがトリミングされるまでの期間に相当する所定数に達した場合、カウンタ１９０は、電圧制御回路１８０にトリミングリード完了通知を送信する。これにより、メモリリセットが出力されてからトリミングリード完了通知が出力されるまでの期間（トリミングリード期間と言われる）として十分な期間が確保される。トリミングリード完了通知は、電圧制御信号を出力するタイミングを通知するとも言える。
次に、実施形態１の具体例である実施例２にかかる半導体装置３００ｂについて説明する。図１５は、実施例２にかかる半導体装置３００ｂの構成を説明する図である。図１４と図１５とを比較すると、半導体装置３００ｂは、カウンタ１９０をさらに備えている。カウンタ１９０には、電源電圧ＶＣＣが供給される。トリミング制御回路１７１は、不揮発性メモリブロック１７２およびカウンタ１９０にメモリリセットを出力する。カウンタ１９０は、メモリリセットを受信してからカウントを開始する。そして、カウント数が、基準電圧ＶＲＥＦがトリミングされるまでの期間に相当する所定数に達した場合、カウンタ１９０は、電圧制御回路１８０にトリミングリード完了通知を送信する。これにより、メモリリセットが出力されてからトリミングリード完了通知が出力されるまでの期間（トリミングリード期間と言われる）として十分な期間が確保される。トリミングリード完了通知は、電圧制御信号を出力するタイミングを通知するとも言える。
【0044】
半導体装置３００ｂの動作について説明する。電源投入後、電源電圧ＶＣＣが閾値以上になると、リセット生成回路１１０はパワーオンリセットを解除し、発振器１６０が発振を開始する。トリミング制御回路１７１が、不揮発性メモリブロック１７２にメモリリセットおよびトリミング開始要求を出力したとき、カウンタ１９０が、発振器１６０で生成されたクロック信号のパルス数のカウントを開始する。カウンタ１９０は、トリミングリード期間の長さを保証できる。そして、不揮発性メモリブロック１７２からトリミングコードが読み出され、トリミングコードがトリミングコード供給回路１７３に格納される。そして、カウンタ１９０は、カウントされたパルス数が所定数に達した場合、トリミングリード完了通知を電圧制御回路１８０に出力し、電圧制御回路１８０は電源電圧ＶＤＤを変更する。なお、実施例１と同様、レギュレータ１４０ａは昇圧型のＤＣＤＣコンバータやリニアレギュレータで構成してもよい。
【0045】
実施例２にかかる半導体装置３００ｂでは、カウンタ１９０が、電源電圧ＶＤＤを切り替える適切なタイミングを電圧制御回路１８０に通知できる。
【0046】
最後に、実施形態１にかかる半導体装置３００が奏する効果について説明する。半導体装置３００は、回路面積を大きく変えずに、電圧検知値ＨＤＥＴおよび電源電圧ＶＤＤの両方の精度を保ちつつ、電源電圧ＶＤＤの調整範囲を拡大できる。
【0047】
半導体装置３００により、ＭＣＵの通常動作時の動作電圧は、トリミング前の電源電圧ＶＤＤのばらつき幅によらず、トリミング後の電源電圧ＶＤＤのばらつき幅と、プロセスにおける電気特性との関係に基づき決定され得る。したがって、半導体装置３００は、ＭＣＵの動作電圧の低電圧化に貢献できる。
【0048】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0049】
１００、２００、３００、３００ａ、３００ｂ 半導体装置
１１０ リセット生成回路
１２０、１２０ａ 基準電圧生成回路
１２１ ＢＧＲ
１２２、１４１ オペアンプ
１２３、１４２ ＦＥＴ
１２４、１４３ ラダー抵抗
１２５、１２６、１４４ セレクタ
１３０ バッファ
１４０、１４０ａ レギュレータ
Ｒ０、Ｒ１ 抵抗
１４５ パルスジェネレータ
１４６、１４７ ＭＯＳＦＥＴ
１４８ ダイオード
１５０ 電圧検知回路
１６０ 発振器
１７０ トリミング回路
１７１ トリミング制御回路
１７２ 不揮発性メモリブロック
１７３ トリミングコード供給回路
１８０ 電圧制御回路
１９０ カウンタ
Ｌ インダクタ
Ｃ キャパシタ
１１０ リセット生成回路
１２０、１２０ａ 基準電圧生成回路
１２１ ＢＧＲ
１２２、１４１ オペアンプ
１２３、１４２ ＦＥＴ
１２４、１４３ ラダー抵抗
１２５、１２６、１４４ セレクタ
１３０ バッファ
１４０、１４０ａ レギュレータ
Ｒ０、Ｒ１ 抵抗
１４５ パルスジェネレータ
１４６、１４７ ＭＯＳＦＥＴ
１４８ ダイオード
１５０ 電圧検知回路
１６０ 発振器
１７０ トリミング回路
１７１ トリミング制御回路
１７２ 不揮発性メモリブロック
１７３ トリミングコード供給回路
１８０ 電圧制御回路
１９０ カウンタ
Ｌ インダクタ
Ｃ キャパシタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】