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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025017747
(43)【公開日】2025-02-06
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/26 20060101AFI20250130BHJP
G11C 16/04 20060101ALI20250130BHJP
H10B 41/27 20230101ALI20250130BHJP
H10B 43/27 20230101ALI20250130BHJP
H10B 43/50 20230101ALI20250130BHJP
H10B 41/50 20230101ALI20250130BHJP
H10D 30/68 20250101ALI20250130BHJP
【ＦＩ】
G11C16/26 110
G11C16/04 170
H10B41/27
H10B43/27
H10B43/50
H10B41/50
H01L29/78 371
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023120954
(22)【出願日】2023-07-25
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】原田 佳和
(72)【発明者】
【氏名】菅原 昭雄
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA08
5B225BA19
5B225CA01
5B225DA03
5B225DE17
5B225DE20
5B225EA05
5B225EE18
5B225EE19
5B225EE20
5B225FA01
5B225FA02
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083ZA01
5F101BA02
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】データ読み出しの高速化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１ラッチ回路及び第２ラッチ回路を有するセンスアンプユニットと、センスアンプユニットに電気的に接続された第３ラッチ回路と、を備える。第１コマンドセットに応じて第１読み出し動作が実行され、第２コマンドセットに応じて第２読み出し動作が実行される。第２コマンドセットを第１のタイミングに入力した場合は、第１データ転送動作を実行する。第２コマンドセットを第１のタイミングよりも前の第２のタイミングに入力した場合は、第２データ転送動作を実行する。第１データ転送動作は、第１読み出し動作に応じて第１ラッチ回路のデータを第２ラッチ回路に転送し、第２ラッチ回路のデータを第３ラッチ回路に転送する。第２データ転送動作は、第１読み出し動作に応じて第１ラッチ回路のデータを第３ラッチ回路に転送する。
【選択図】図２４
【解決手段】半導体記憶装置は、第１ラッチ回路及び第２ラッチ回路を有するセンスアンプユニットと、センスアンプユニットに電気的に接続された第３ラッチ回路と、を備える。第１コマンドセットに応じて第１読み出し動作が実行され、第２コマンドセットに応じて第２読み出し動作が実行される。第２コマンドセットを第１のタイミングに入力した場合は、第１データ転送動作を実行する。第２コマンドセットを第１のタイミングよりも前の第２のタイミングに入力した場合は、第２データ転送動作を実行する。第１データ転送動作は、第１読み出し動作に応じて第１ラッチ回路のデータを第２ラッチ回路に転送し、第２ラッチ回路のデータを第３ラッチ回路に転送する。第２データ転送動作は、第１読み出し動作に応じて第１ラッチ回路のデータを第３ラッチ回路に転送する。
【選択図】図２４
【特許請求の範囲】
【請求項1】
直列に接続された複数のメモリトランジスタを有するメモリストリングと、
前記メモリストリングに接続されたビット線と、
前記ビット線に接続され、第１ラッチ回路、及び第２ラッチ回路センスアンプユニットと、
前記センスアンプユニットに電気的に接続された第３ラッチ回路と
を備え、
第１コマンドセットに応じて、第１読み出し動作が実行され、
第２コマンドセットに応じて、第２読み出し動作が前記第１読み出し動作の後に連続して実行され、
前記第２コマンドセットを第１のタイミングに入力した場合は、第１データ転送動作を実行し、
前記第２コマンドセットを前記第１のタイミングよりも前の第２のタイミングに入力した場合は、第２データ転送動作を実行し、
前記第１データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路に保持されたデータを前記第２ラッチ回路に転送し、前記第２ラッチ回路に保持された前記データを前記第３ラッチ回路に転送し、
前記第２データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路に保持された前記データを前記第３ラッチ回路に転送する
半導体記憶装置。
前記メモリストリングに接続されたビット線と、
前記ビット線に接続され、第１ラッチ回路、及び第２ラッチ回路センスアンプユニットと、
前記センスアンプユニットに電気的に接続された第３ラッチ回路と
を備え、
第１コマンドセットに応じて、第１読み出し動作が実行され、
第２コマンドセットに応じて、第２読み出し動作が前記第１読み出し動作の後に連続して実行され、
前記第２コマンドセットを第１のタイミングに入力した場合は、第１データ転送動作を実行し、
前記第２コマンドセットを前記第１のタイミングよりも前の第２のタイミングに入力した場合は、第２データ転送動作を実行し、
前記第１データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路に保持されたデータを前記第２ラッチ回路に転送し、前記第２ラッチ回路に保持された前記データを前記第３ラッチ回路に転送し、
前記第２データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路に保持された前記データを前記第３ラッチ回路に転送する
半導体記憶装置。
【請求項2】
第３コマンドセットに応じて、前記第１読み出し動作の前に第３読み出し動作が実行され、
第４コマンドセットに応じて、前記第３読み出し動作に関するデータアウト動作を実行し、
前記データアウト動作は、前記第３ラッチ回路から、外部へデータを出力し、
前記データアウト動作の後に、前記第２コマンドセットを受け付ける
請求項１記載の半導体記憶装置。
第４コマンドセットに応じて、前記第３読み出し動作に関するデータアウト動作を実行し、
前記データアウト動作は、前記第３ラッチ回路から、外部へデータを出力し、
前記データアウト動作の後に、前記第２コマンドセットを受け付ける
請求項１記載の半導体記憶装置。
【請求項3】
前記第１読み出し動作が実行されている期間内に前記第２データ転送動作が実行され、前記第１読み出し動作の終了直後に、前記第２読み出し動作が開始される
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
コマンドセットを受け付け可能か否かを示すレディ／ビジー信号を出力可能に構成され、
前記第２コマンドセットは、前記レディ／ビジー信号が前記コマンドセットを受付可能でレディ状態のときに入力される
請求項１記載の半導体記憶装置。
前記第２コマンドセットは、前記レディ／ビジー信号が前記コマンドセットを受付可能でレディ状態のときに入力される
請求項１記載の半導体記憶装置。
【請求項5】
前記データが前記第３ラッチ回路に転送されたときに、前記レディ／ビジー信号が前記レディ状態になる
請求項４記載の半導体記憶装置。
請求項４記載の半導体記憶装置。
【請求項6】
前記複数のメモリトランジスタのゲート電極に接続された複数の導電層を備え、
前記第１読み出し動作及び前記第２読み出し動作において、前記複数の導電層のうちの一つである選択導電層に読み出し電圧が供給され、前記選択導電層とは異なる非選択導電層に前記読み出し電圧よりも大きい読み出しパス電圧が供給され、
前記第１のタイミングは、前記読み出しパス電圧が降下し始める第３のタイミングよりも後のタイミングであり、
前記第２のタイミングは、前記第３のタイミングよりも前のタイミングである
請求項１記載の半導体記憶装置。
前記第１読み出し動作及び前記第２読み出し動作において、前記複数の導電層のうちの一つである選択導電層に読み出し電圧が供給され、前記選択導電層とは異なる非選択導電層に前記読み出し電圧よりも大きい読み出しパス電圧が供給され、
前記第１のタイミングは、前記読み出しパス電圧が降下し始める第３のタイミングよりも後のタイミングであり、
前記第２のタイミングは、前記第３のタイミングよりも前のタイミングである
請求項１記載の半導体記憶装置。
【請求項7】
前記複数のメモリトランジスタのゲート電極に接続された複数の導電層を備え、
前記第１読み出し動作及び前記第２読み出し動作において、前記複数の導電層のうちの一つである選択導電層に対して、読み出し電圧が供給された後、前記読み出し電圧よりも大きい読み出しパス電圧が供給され、
前記第１のタイミングは、前記選択導電層の電圧が前記読み出しパス電圧へ上昇し始める第４のタイミングよりも後のタイミングであり、
前記第２のタイミングは、前記第４のタイミングよりも前のタイミングである
請求項１記載の半導体記憶装置。
前記第１読み出し動作及び前記第２読み出し動作において、前記複数の導電層のうちの一つである選択導電層に対して、読み出し電圧が供給された後、前記読み出し電圧よりも大きい読み出しパス電圧が供給され、
前記第１のタイミングは、前記選択導電層の電圧が前記読み出しパス電圧へ上昇し始める第４のタイミングよりも後のタイミングであり、
前記第２のタイミングは、前記第４のタイミングよりも前のタイミングである
請求項１記載の半導体記憶装置。
【請求項8】
直列に接続された複数のメモリトランジスタを有するメモリストリングと、
前記メモリストリングに接続されたビット線と、
前記ビット線に接続され、第１ラッチ回路、及び第２ラッチ回路を有するセンスアンプユニットと、
前記センスアンプユニットに電気的に接続された第３ラッチ回路と
を備え、
第１コマンドセットに応じて、第１読み出し動作が実行され、
第２コマンドセットに応じて、第２読み出し動作が前記第１読み出し動作の後に連続して実行され、
前記第２コマンドセットを第１のタイミングに入力した場合は、第１データ転送動作を実行し、
前記第２コマンドセットを前記第１のタイミングよりも前の第２のタイミングに入力した場合は、第２データ転送動作を実行し、
前記第１データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路に保持されたデータを前記第２ラッチ回路に転送し、前記第２読み出し動作の開始前に前記第２ラッチ回路に保持された前記データを前記第３ラッチ回路に転送し、
前記第２データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路に保持された前記データを前記第２ラッチ回路に転送し、前記第２読み出し動作の実行中に前記第２ラッチ回路に保持された前記データを前記第３ラッチ回路に転送し、
前記第２データ転送動作が実行される場合、前記第１読み出し動作の終了直後に、前記第２読み出し動作が開始される
半導体記憶装置。
前記メモリストリングに接続されたビット線と、
前記ビット線に接続され、第１ラッチ回路、及び第２ラッチ回路を有するセンスアンプユニットと、
前記センスアンプユニットに電気的に接続された第３ラッチ回路と
を備え、
第１コマンドセットに応じて、第１読み出し動作が実行され、
第２コマンドセットに応じて、第２読み出し動作が前記第１読み出し動作の後に連続して実行され、
前記第２コマンドセットを第１のタイミングに入力した場合は、第１データ転送動作を実行し、
前記第２コマンドセットを前記第１のタイミングよりも前の第２のタイミングに入力した場合は、第２データ転送動作を実行し、
前記第１データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路に保持されたデータを前記第２ラッチ回路に転送し、前記第２読み出し動作の開始前に前記第２ラッチ回路に保持された前記データを前記第３ラッチ回路に転送し、
前記第２データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路に保持された前記データを前記第２ラッチ回路に転送し、前記第２読み出し動作の実行中に前記第２ラッチ回路に保持された前記データを前記第３ラッチ回路に転送し、
前記第２データ転送動作が実行される場合、前記第１読み出し動作の終了直後に、前記第２読み出し動作が開始される
半導体記憶装置。
【請求項9】
直列に接続された複数のメモリトランジスタを有するメモリストリングと、
前記複数のメモリトランジスタのゲート電極に接続された複数の導電層と、
複数のメモリブロックと
を備え、
第１コマンドセットに応じて、第１読み出し動作が実行され、
第２コマンドセットに応じて、第２読み出し動作が前記第１読み出し動作の後に連続して実行され、
前記第１読み出し動作及び前記第２読み出し動作は、それぞれ、前記複数の導電層のうちの一つである選択導電層に読み出し電圧を供給する読み出し電圧供給動作を含み、
前記第１読み出し動作の動作対象の前記メモリブロック及び前記選択導電層のアドレスと前記第２読み出し動作の動作対象のメモリブロック及び前記選択導電層のアドレスとが同じである場合、前記第１読み出し動作の前記読み出し電圧供給動作と前記第２読み出し動作の前記読み出し電圧供給動作を連結する
半導体記憶装置。
前記複数のメモリトランジスタのゲート電極に接続された複数の導電層と、
複数のメモリブロックと
を備え、
第１コマンドセットに応じて、第１読み出し動作が実行され、
第２コマンドセットに応じて、第２読み出し動作が前記第１読み出し動作の後に連続して実行され、
前記第１読み出し動作及び前記第２読み出し動作は、それぞれ、前記複数の導電層のうちの一つである選択導電層に読み出し電圧を供給する読み出し電圧供給動作を含み、
前記第１読み出し動作の動作対象の前記メモリブロック及び前記選択導電層のアドレスと前記第２読み出し動作の動作対象のメモリブロック及び前記選択導電層のアドレスとが同じである場合、前記第１読み出し動作の前記読み出し電圧供給動作と前記第２読み出し動作の前記読み出し電圧供給動作を連結する
半導体記憶装置。
【請求項10】
前記複数の導電層のうち、前記選択導電層と異なる非選択導電層に供給される読み出しパス電圧は、前記第１読み出し動作及び前記第２読み出し動作が実行されている期間、維持される
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項11】
前記メモリストリングは、前記複数のメモリトランジスタと直列に接続された選択ゲートトランジスタを有し、
前記選択ゲートトランジスタのゲート電極に接続された第２導電層を備え、
前記第１読み出し動作の動作対象の前記第２導電層のアドレスと前記第２読み出し動作の動作対象の前記第２導電層のアドレスとが同じである場合、前記第２導電層に供給される電圧は、前記第１読み出し動作及び前記第２読み出し動作が実行されている期間、維持される
請求項９記載の半導体記憶装置。
前記選択ゲートトランジスタのゲート電極に接続された第２導電層を備え、
前記第１読み出し動作の動作対象の前記第２導電層のアドレスと前記第２読み出し動作の動作対象の前記第２導電層のアドレスとが同じである場合、前記第２導電層に供給される電圧は、前記第１読み出し動作及び前記第２読み出し動作が実行されている期間、維持される
請求項９記載の半導体記憶装置。
【請求項12】
前記メモリストリングの他端に接続されたソース線を備え、
前記ソース線に供給される電圧は、前記第１読み出し動作及び前記第２読み出し動作が実行されている期間、維持される
請求項９記載の半導体記憶装置。
前記ソース線に供給される電圧は、前記第１読み出し動作及び前記第２読み出し動作が実行されている期間、維持される
請求項９記載の半導体記憶装置。
【請求項13】
前記メモリストリングの一端に接続されたビット線を備え、
前記ビット線に供給される電圧は、前記第１読み出し動作及び前記第２読み出し動作が実行されている期間、維持される
請求項９記載の半導体記憶装置。
前記ビット線に供給される電圧は、前記第１読み出し動作及び前記第２読み出し動作が実行されている期間、維持される
請求項９記載の半導体記憶装置。
【請求項14】
前記第１読み出し動作において、前記読み出し電圧は、高いレベルから低いレベルに変化し、
前記第２読み出し動作において、前記読み出し電圧は、低いレベルから高いレベルに変化する
請求項９記載の半導体記憶装置。
前記第２読み出し動作において、前記読み出し電圧は、低いレベルから高いレベルに変化する
請求項９記載の半導体記憶装置。
【請求項15】
前記第１読み出し動作において、前記読み出し電圧は、低いレベルから高いレベルに変化し、
前記第２読み出し動作において、前記読み出し電圧は、高いレベルから低いレベルに変化する
請求項９記載の半導体記憶装置。
前記第２読み出し動作において、前記読み出し電圧は、高いレベルから低いレベルに変化する
請求項９記載の半導体記憶装置。
【請求項16】
前記第２コマンドセットは、前記選択導電層に対して、前記読み出し電圧を供給する期間のタイミングに入力される
請求項１０記載の半導体記憶装置。
請求項１０記載の半導体記憶装置。
【請求項17】
前記第１読み出し動作及び前記第２読み出し動作において、前記選択導電層に対して、前記読み出し電圧が供給された後、読み出しパス電圧が供給され、
前記第２コマンドセットは、前記読み出しパス電圧に到達する前のタイミングに入力される
請求項９記載の半導体記憶装置。
前記第２コマンドセットは、前記読み出しパス電圧に到達する前のタイミングに入力される
請求項９記載の半導体記憶装置。
【請求項18】
前記第１コマンドセット及び前記第２コマンドセットは、ページリードに関する、
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項19】
前記第１コマンドセット及び前記第２コマンドセットは、シーケンシャルリードに関する、
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリストリングと、メモリストリングに電気的に接続された複数の第１配線と、を備え、メモリストリングが直列に接続された複数のメモリトランジスタを備え、これら複数のメモリトランジスタのゲート電極が上記複数の第１配線に接続された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２３－１２７０６号公報
【特許文献2】特開２０２２－１７４８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
データ読み出しの高速化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、直列に接続された複数のメモリトランジスタを有するメモリストリングと、メモリストリングに接続されたビット線と、ビット線に接続され、第１ラッチ回路、及び第２ラッチ回路を有するセンスアンプユニットと、センスアンプユニットに電気的に接続された第３ラッチ回路と、を備える。第１コマンドセットに応じて、第１読み出し動作が実行され、第２コマンドセットに応じて、第２読み出し動作が第１読み出し動作の後に連続して実行される。第２コマンドセットを第１のタイミングに入力した場合は、第１データ転送動作を実行する。第２コマンドセットを第１のタイミングよりも前の第２のタイミングに入力した場合は、第２データ転送動作を実行する。第１データ転送動作は、第１読み出し動作に応じて第１ラッチ回路に保持されたデータを第２ラッチ回路に転送し、第２ラッチ回路に保持されたデータを第３ラッチ回路に転送する。第２データ転送動作は、第１読み出し動作に応じて第１ラッチ回路に保持されたデータを第３ラッチ回路に転送する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】メモリシステム１０の構成例を示す模式的な側面図である。
【図3】メモリシステム１０の構成例を示す模式的な平面図である。
【図4】第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図8】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図9】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図10】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図11】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図12】本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
【図13】チップＣＭの構成例を示す模式的な底面図である。
【図14】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図15】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図16】チップＣＭの一部の構成を示す模式的な底面図である。
【図17】チップＣＭの一部の構成を示す模式的な断面図である。
【図18】メモリセルＭＣに記録されるデータについて説明するための模式的な図である。
【図19】ノーマルリード及び第１キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【図20】ノーマルリード及び第２キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【図21】コマンドセットＣＳの受信時の動作について説明するためのタイミングチャートである。
【図22】読み出し電圧供給動作について説明するための模式的な断面図である。
【図23】第１キャッシュリードの読み出し動作について説明するための波形図である。
【図24】第２キャッシュリードの読み出し動作について説明するための波形図である。
【図25】データ転送動作について説明するためのフローチャートである。
【図26】比較例におけるキャッシュリード及び第１実施形態における第２キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【図27】比較例におけるキャッシュリード及び第１実施形態における第１キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【図28】第２実施形態における第２キャッシュリードの読み出し動作について説明するための波形図である。
【図29】比較例におけるキャッシュリード及び第２実施形態における第２キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【図30】比較例におけるキャッシュリード及び第２実施形態における第１キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【図31】第３実施形態における連結リードの読み出し動作について説明するための波形図である。
【図32】第３実施形態における連結リードの読み出し動作における一部の波形を示す図である。
【図33】第３実施形態における連結リードの読み出し動作について説明するためのフローチャートである。
【図34】第４実施形態における連結リードの読み出し動作について説明するための波形図である。
【図35】第４実施形態における連結リードの読み出し動作の変形例について説明するための波形図である。
【図36】第５実施形態におけるシーケンシャルリードの読み出し動作について説明するための波形図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
【0017】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。
【0018】
メモリダイＭＤは、ユーザデータを記憶する。メモリダイＭＤは、複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、複数のページＰＧを備える。メモリブロックＢＬＫは、消去動作の実行単位であっても良い。ページＰＧは、読み出し動作及び書き込み動作の実行単位であっても良い。
【0019】
コントローラダイＣＤは、図１に示す様に、複数のメモリダイＭＤ及びホストコンピュータ２０に接続される。コントローラダイＣＤは、例えば、論物変換テーブル２１、ＦＡＴ（File Allocation Table）２２、消去回数保持部２３、ＥＣＣ回路２４、及び、ＭＰＵ（Micro Processor Unit）２５を備える。
【0020】
論物変換テーブル２１は、ホストコンピュータ２０から受信した論理アドレスと、メモリダイＭＤ中のページＰＧに割り当てられた物理アドレスと、を対応付けて保持する。論物変換テーブル２１は、例えば、図示しないＲＡＭ（Random Access Memory）等によって実現される。
【0021】
ＦＡＴ２２は、各ページＰＧの状態を示すＦＡＴ情報を保持する。この様なＦＡＴ情報としては、例えば、「有効」、「無効」、「消去済」を示す情報がある。例えば、「有効」であるページＰＧは、ホストコンピュータ２０からの命令に応じて読み出される有効なデータを記憶している。また、「無効」であるページＰＧは、ホストコンピュータ２０からの命令に応じて読み出されない無効なデータを記憶している。また、「消去済」であるページＰＧには、消去処理が実行されてからデータが記憶されていない。ＦＡＴ２２は、例えば、図示しないＲＡＭ等によって実現される。
【0022】
消去回数保持部２３は、メモリブロックＢＬＫに対応する物理アドレスと、メモリブロックＢＬＫに対して実行された消去動作の回数と、を対応付けて保持する。消去回数保持部２３は、例えば、図示しないＲＡＭ等によって実現される。
【0023】
ＥＣＣ回路２４は、メモリダイＭＤから読み出されたデータの誤りを検出し、可能な場合にはデータの訂正を行う。
【0024】
ＭＰＵ２５は、論物変換テーブル２１、ＦＡＴ２２、消去回数保持部２３及びＥＣＣ回路２４を参照して、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0025】
【0026】
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐｘが設けられる。実装基板ＭＳＢの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介してメモリダイＭＤの下面に接着される。複数のメモリダイＭＤは、実装基板ＭＳＢに積層される。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐｘが設けられる。メモリダイＭＤの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着される。コントローラダイＣＤは、メモリダイＭＤに積層される。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐｘが設けられる。
【0027】
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐｘを備える。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐｘは、それぞれ、ボンディングワイヤＢを介してお互いに接続される。
【0028】
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層される。また、メモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢによって接続される。また、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されても良い。
【0029】
【0030】
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0031】
図４に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【0032】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0033】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0034】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0035】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0036】
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図４）は、例えば図６に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧ（ＬＶＧ１～ＬＶＧ３）を介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において使用されるプログラム電圧を出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、後述する読み出しパス電圧ＶＲＥＡＤ等を出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において使用される書き込みパス電圧を出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、後述する読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、後述するベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図４）が供給される。これらの電圧供給線ＬＰは、例えば、図２、図３を参照して説明したパッド電極Ｐｘに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図４）は、例えば図６に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧ（ＬＶＧ１～ＬＶＧ３）を介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において使用されるプログラム電圧を出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、後述する読み出しパス電圧ＶＲＥＡＤ等を出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において使用される書き込みパス電圧を出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、後述する読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、後述するベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図４）が供給される。これらの電圧供給線ＬＰは、例えば、図２、図３を参照して説明したパッド電極Ｐｘに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0037】
電圧生成回路ＶＧ中のチャージポンプ回路３２（図７）は、電圧出力回路３２ａと、分圧回路３２ｂと、コンパレータ３２ｃと、を備える。電圧出力回路３２ａは、電圧供給線ＬＶＧに電圧ＶＯＵＴを出力する。分圧回路３２ｂは、電圧供給線ＬＶＧに接続される。コンパレータ３２ｃは、分圧回路３２ｂから出力される電圧ＶＯＵＴ´と参照電圧ＶＲＥＦとの大小関係に応じて、電圧出力回路３２ａにフィードバック信号ＦＢを出力する。
【0038】
電圧出力回路３２ａは、図８に示す様に、複数のトランジスタ３２ａ２ａ，３２ａ２ｂを備える。複数のトランジスタ３２ａ２ａ，３２ａ２ｂは、電圧供給線ＬＶＧ及び電圧供給線ＬＰの間に交互に接続される。図示の電圧供給線ＬＰには、電源電圧ＶＣＣが供給される。直列に接続された複数のトランジスタ３２ａ２ａ，３２ａ２ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３２ａ３に接続される。また、電圧出力回路３２ａは、ＡＮＤ回路３２ａ４と、レベルシフタ３２ａ５ａと、レベルシフタ３２ａ５ｂと、を備える。ＡＮＤ回路３２ａ４は、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力する。レベルシフタ３２ａ５ａは、ＡＮＤ回路３２ａ４の出力信号を昇圧して出力する。レベルシフタ３２ａ５ａの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ａのゲート電極に接続される。レベルシフタ３２ａ５ｂは、ＡＮＤ回路３２ａ４の出力信号の反転信号を昇圧して出力する。レベルシフタ３２ａ５ｂの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ｂのゲート電極に接続される。
【0039】
フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力される。これに伴い、電圧供給線ＬＶＧから電圧供給線ＬＰに電子が移送され、電圧供給線ＬＶＧの電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力されない。従って、電圧供給線ＬＶＧの電圧は増大しない。
【0040】
分圧回路３２ｂは、図７に示す様に、抵抗素子３２ｂ２と、可変抵抗素子３２ｂ４と、を備える。抵抗素子３２ｂ２は、電圧供給線ＬＶＧ及び分圧端子３２ｂ１の間に接続される。可変抵抗素子３２ｂ４は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に直列に接続される。この電圧供給線ＬＰには、接地電圧ＶＳＳが供給される。可変抵抗素子３２ｂ４の抵抗値は、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。従って、分圧端子３２ｂ１の電圧ＶＯＵＴ´の大きさは、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。
【0041】
可変抵抗素子３２ｂ４は、図９に示す様に、複数の電流経路３２ｂ５を備える。複数の電流経路３２ｂ５は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に並列に接続される。複数の電流経路３２ｂ５は、それぞれ、直列に接続された抵抗素子３２ｂ６及びトランジスタ３２ｂ７を備える。各電流経路３２ｂ５に設けられた抵抗素子３２ｂ６の抵抗値は、お互いに異なっても良い。トランジスタ３２ｂ７のゲート電極には、それぞれ、動作電圧制御信号ＶＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３２ｂ４は、トランジスタ３２ｂ７を含まない電流経路３２ｂ８を有しても良い。
【0042】
コンパレータ３２ｃは、図７に示す様に、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３２ｂ１の電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより小さい場合に“Ｈ”状態となる。
【0043】
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤは、例えば図６に示す様に、ブロックデコーダＢＬＫＤと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。
ロウデコーダＲＤは、例えば図６に示す様に、ブロックデコーダＢＬＫＤと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。
【0044】
ブロックデコーダＢＬＫＤは、複数のブロックデコードユニットｂｌｋｄを備える。複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコードユニットｂｌｋｄは、複数のトランジスタＴＢＬＫを備える。複数のトランジスタＴＢＬＫは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬに接続される。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続される。配線ＣＧは、ブロックデコーダＢＬＫＤ中の全てのブロックデコードユニットｂｌｋｄに接続される。トランジスタＴＢＬＫのゲート電極は、信号線ＢＬＫＳＥＬに接続される。信号線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられる。また、信号線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続される。
【0045】
読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図４）中のブロックアドレスに対応する一つの信号線ＢＬＫＳＥＬの電圧が“Ｈ”状態となり、その他の信号線ＢＬＫＳＥＬの電圧が“Ｌ”状態となる。例えば、一つの信号線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。
【0046】
ワード線デコーダＷＬＤは、複数のワード線デコードユニットｗｌｄを備える。複数のワード線デコードユニットｗｌｄは、メモリストリングＭＳ中の複数のメモリセルＭＣに対応する。図示の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴＷＬＳ，ＴＷＬＵを備える。トランジスタＴＷＬＳ，ＴＷＬＵは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬＳ，ＴＷＬＵのドレイン電極は、配線ＣＧに接続される。トランジスタＴＷＬＳのソース電極は、配線ＣＧＳに接続される。トランジスタＴＷＬＵのソース電極は、配線ＣＧＵに接続される。トランジスタＴＷＬＳのゲート電極は、信号線ＷＬＳＥＬＳに接続される。トランジスタＴＷＬＵのゲート電極は、信号線ＷＬＳＥＬＵに接続される。信号線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴＷＬＳに対応して複数設けられる。信号線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴＷＬＵに対応して複数設けられる。
【0047】
読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図４）中のページアドレスに対応する一つのワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳの電圧が“Ｈ”状態となり、これに対応するＷＬＳＥＬＵの電圧が“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳの電圧が“Ｌ”状態となり、これに対応するＷＬＳＥＬＵの電圧が“Ｈ”状態となる。また、配線ＣＧＳには、選択ワード線ＷＬＳに対応する電圧が供給される。また、配線ＣＧＵには、非選択ワード線ＷＬＵに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬに、選択ワード線ＷＬＳに対応する電圧が供給される。また、その他のワード線ＷＬに、非選択ワード線ＷＬＵに対応する電圧が供給される。
【0048】
ドライバ回路ＤＲＶは、例えば、６つのトランジスタＴＤＲＶ１～ＴＤＲＶ６を備える。トランジスタＴＤＲＶ１～ＴＤＲＶ６は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶ１～ＴＤＲＶ４のドレイン電極は、配線ＣＧＳに接続される。トランジスタＴＤＲＶ５，ＴＤＲＶ６のドレイン電極は、配線ＣＧＵに接続される。トランジスタＴＤＲＶ１のソース電極は、電圧供給線ＬＶＧ１を介して、電圧生成ユニットｖｇ１の出力端子に接続される。トランジスタＴＤＲＶ２，ＴＤＲＶ５のソース電極は、電圧供給線ＬＶＧ２を介して、電圧生成ユニットｖｇ２の出力端子に接続される。トランジスタＴＤＲＶ３のソース電極は、電圧供給線ＬＶＧ３を介して、電圧生成ユニットｖｇ３の出力端子に接続される。トランジスタＴＤＲＶ４，ＴＤＲＶ６のソース電極は、電圧供給線ＬＰを介して、図２、図３を参照して説明したパッド電極Ｐｘに接続される。トランジスタＴＤＲＶ１～ＴＤＲＶ６のゲート電極には、それぞれ、信号線ＶＳＥＬ１～ＶＳＥＬ６が接続される。
【0049】
読み出し動作、書き込み動作等においては、例えば、配線ＣＧＳに対応する複数の信号線ＶＳＥＬ１～ＶＳＥＬ４のうちの一つの電圧が“Ｈ”状態となり、その他の電圧が“Ｌ”状態となる。また、配線ＣＧＵに対応する２つの信号線ＶＳＥＬ５，ＶＳＥＬ６の一方の電圧が“Ｈ”状態となり、他方の電圧が“Ｌ”状態となる。
【0050】
図示しないアドレスデコーダは、例えば、シーケンサＳＱＣ（図４）からの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照する。ロウアドレスＲＡは、上述したブロックアドレス及びページアドレスを含む。アドレスデコーダは、上記信号線ＢＬＫＳＥＬ，ＷＬＳＥＬＳ，ＷＬＳＥＬＵの電圧を“Ｈ”状態又は“Ｌ”状態に制御する。
【0051】
尚、図６の例において、ロウデコーダＲＤには、１つのメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられる。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられても良い。
【0052】
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図４）は、例えば図１０に示す様に、複数のセンスアンプユニットＳＡＵを備える。複数のセンスアンプユニットＳＡＵは、複数のビット線ＢＬに対応する。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬと、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５（図１１）が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
センスアンプモジュールＳＡＭ（図４）は、例えば図１０に示す様に、複数のセンスアンプユニットＳＡＵを備える。複数のセンスアンプユニットＳＡＵは、複数のビット線ＢＬに対応する。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬと、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５（図１１）が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
【0053】
センスアンプＳＡは、図１１に示す様に、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
【0054】
また、センスアンプＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる。電圧転送回路は、ノードＮ１と、充電トランジスタ４６と、充電トランジスタ４９と、充電トランジスタ４７と、放電トランジスタ５０と、を備える。充電トランジスタ４６は、ノードＮ１及びセンスノードＳＥＮの間に接続される。充電トランジスタ４９は、ノードＮ１及びノードＣＯＭの間に接続される。充電トランジスタ４７は、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間に接続される。放電トランジスタ５０は、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間に接続される。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続される。
【0055】
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
【0056】
また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続される。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続される。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続される。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続される。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続される。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続される。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣに接続される。
【0057】
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、インバータ５１と、インバータ５２と、スイッチトランジスタ５３と、スイッチトランジスタ５４と、を備える。インバータ５１は、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備える。インバータ５２は、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備える。スイッチトランジスタ５３は、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５４は、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続される。スイッチトランジスタ５４のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続される。
【0058】
ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬは、ラッチ回路ＳＤＬとほぼ同様に構成される。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬは、この点においてラッチ回路ＳＤＬと異なる。
【0059】
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続される。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳを介してシーケンサＳＱＣに接続される。
【0060】
尚、図１０に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、上述の電圧ＶＤＤが供給される電圧供給線及び電圧ＶＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。同様に、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＡＴＩ，ＡＴＬ，ＢＴＩ，ＢＴＬ，ＣＴＩ，ＣＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。一方、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられる。
【0061】
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図４）は、図１０に示す様に、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。
キャッシュメモリＣＭ（図４）は、図１０に示す様に、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。
【0062】
これら複数のラッチ回路ＸＤＬに含まれるデータＤＡＴは、書き込み動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるデータＤＡＴは、読み出し動作の際に、ラッチ回路ＸＤＬに順次転送される。一般に、配線ＤＢＵＳを用いたデータ転送を実行すると、配線ＤＢＵＳの充放電のため、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。また、ラッチ回路ＸＤＬに含まれるデータＤＡＴは、データアウト動作の際に、双方向バスＹＩＯを介して入出力制御回路Ｉ／Ｏに順次転送される。
【0063】
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路を双方向バスＹＩＯ（図４）と導通させる。
【0064】
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
【0065】
また、シーケンサＳＱＣは、レディ／ビジー信号ＲＢを生成し、端子ＲＢｎに出力する。レディ／ビジー信号ＲＢは、コントローラダイＣＤからのコマンドを受け付け可能なレディ状態であるか、コマンドを受け付けないビジー状態であるかを、コントローラダイＣＤに通知する信号である。端子ＲＢｎの電圧が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＢｎの電圧が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＢｎは、例えば、図２、図３を参照して説明したパッド電極Ｐｘによって実現される。
【0066】
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される端子に接続される。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される端子に接続される。
【0067】
データ信号入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧ＶＣＣが供給される端子は、例えば、図２、図３を参照して説明したパッド電極Ｐｘによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0068】
複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。
【0069】
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐｘによって実現される。
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐｘによって実現される。
【0070】
［メモリダイＭＤの構造］
図１２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図１２に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
図１２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図１２に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
【0071】
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数のパッド電極Ｐｘが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数のパッド電極Ｐｘが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0072】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
【0073】
尚、図１２の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0074】
図１３は、チップＣＭの構成例を示す模式的な底面図である。図１３では、貼合電極ＰＩ１等の一部の構成を省略している。図１４及び図１５は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図１６は、チップＣＭの一部の構成を示す模式的な底面図である。図１７は、チップＣＭの一部の構成を示す模式的な断面図である。図１７は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１７と同様の構造が観察される。
【0075】
［チップＣＭの構造］
図１３の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰＬ０，ＭＰＬ１，ＭＰＬ２，ＭＰＬ３を備える。４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、メモリセルアレイＭＣＡ（図５）に対応する。また、これら４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図１３の例において、複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨと、を備える。また、チップＣＭは、４つのメモリプレーンＭＰＬ０～ＭＰＬ３よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
図１３の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰＬ０，ＭＰＬ１，ＭＰＬ２，ＭＰＬ３を備える。４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、メモリセルアレイＭＣＡ（図５）に対応する。また、これら４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図１３の例において、複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨと、を備える。また、チップＣＭは、４つのメモリプレーンＭＰＬ０～ＭＰＬ３よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
【0076】
尚、図示の例では、フックアップ領域ＲＨＵがメモリセルアレイ領域ＲＭＣＡのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の両端部でなく、Ｘ方向の一端部に設けられていても良い。また、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
【0077】
チップＣＭは、例えば図１４に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層ＣＨ，Ｍ０，Ｍ１，ＭＢと、を備える。
【0078】
［チップＣＭの基体層ＬＳＢの構造］
例えば図１４に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
例えば図１４に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
【0079】
導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
【0080】
導電層１００は、ソース線ＳＬ（図５）の一部として機能する。導電層１００は、４つのメモリプレーンＭＰＬ０～ＭＰＬ３（図１３）に対応して４つ設けられている。メモリプレーンＭＰＬ０～ＭＰＬ３のＸ方向及びＹ方向の端部には、導電層１００を含まない領域ＶＺが設けられている。
【0081】
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0082】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
【0083】
複数の配線ｍａのうちの一部は、ソース線ＳＬ（図５）の一部として機能する。この配線ｍａは、４つのメモリプレーンＭＰＬ０～ＭＰＬ３（図１３）に対応して４つ設けられている。この配線ｍａは、それぞれ、導電層１００に電気的に接続されている。
【0084】
また、複数の配線ｍａのうちの一部は、パッド電極Ｐｘとして機能する。この配線ｍａは、周辺領域ＲＰに設けられている。この配線ｍａは、導電層１００を含まない領域ＶＺにおいてメモリセルアレイ層ＬＭＣＡ中のビアコンタクト電極ＣＣに接続されている。また、配線ｍａの一部は、絶縁層１０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。
【0085】
絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
【0086】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨにおける構造］
図１３を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図１４に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
図１３を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図１４に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0087】
メモリブロックＢＬＫは、例えば図１４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図１７に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0088】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１１１が設けられている。
【0089】
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図５）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する（図１４参照）。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0090】
また、これよりも下方に位置する複数の導電層１１０は、メモリセルＭＣ（図５）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0091】
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。例えば図１６に示す様に、これら複数の導電層１１０のＹ方向の幅ＹＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅ＹＷＬよりも小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層ＳＨＥが設けられている。
【0092】
半導体層１２０は、例えば図１６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図１２）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。半導体層１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
【0093】
また、半導体層１２０の上端には、図示しない不純物領域が設けられている。この不純物領域は、上記導電層１００に接続されている（図１４参照）。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
【0094】
また、半導体層１２０の下端には、図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙを介してビット線ＢＬに接続される。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物を含む。
【0095】
ゲート絶縁膜１３０は、例えば図１６に示す様に、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１７に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１００との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0096】
尚、図１７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0097】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵにおける構造］
図１５に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０に接続されている。
図１５に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０に接続されている。
【0098】
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
周辺領域ＲＰには、例えば図１４に示す様に、パッド電極Ｐｘに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端においてパッド電極Ｐｘに接続されている。
周辺領域ＲＰには、例えば図１４に示す様に、パッド電極Ｐｘに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端においてパッド電極Ｐｘに接続されている。
【0099】
［チップＣＭの配線層ＣＨ，Ｍ０，Ｍ１，ＭＢの構造］
配線層ＣＨ，Ｍ０，Ｍ１，ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層ＣＨ，Ｍ０，Ｍ１，ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0100】
配線層ＣＨは、複数の配線として、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。
【0101】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図１６に示す様に、Ｘ方向に並びＹ方向に延伸する。
【0102】
配線層Ｍ１は、例えば図１４に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0103】
配線層ＭＢは、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0104】
［チップＣＰの構造］
チップＣＰは、例えば図１４に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢと、を備える。
チップＣＰは、例えば図１４に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢと、を備える。
【0105】
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0106】
［チップＣＰの電極層ＧＣの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳｂに接続されている。
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳｂに接続されている。
【0107】
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0108】
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0109】
ビアコンタクト電極ＣＳｂは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳｂと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳｂは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0110】
［チップＣＰの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢの構造］
例えば図１４に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図１４に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0111】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0112】
配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。これら複数の配線ｄ３，ｄ４は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0113】
配線層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0114】
［メモリセルＭＣのしきい値電圧］
次に、図１８を参照して、メモリセルＭＣのしきい値電圧について説明する。図１８（ａ）は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１８（ｂ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの一例である。
次に、図１８を参照して、メモリセルＭＣのしきい値電圧について説明する。図１８（ａ）は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１８（ｂ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの一例である。
【0115】
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書き込み動作が行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。図１８（ａ）には、８通りのステートに制御されたメモリセルＭＣのしきい値電圧の分布を示している。例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、図１８（ａ）の読み出し電圧ＶＣＧＡＲより大きく、読み出し電圧ＶＣＧＢＲより小さい。また、全てのメモリセルＭＣのしきい値電圧は、図１８（ａ）の読み出しパス電圧ＶＲＥＡＤより小さい。
【0116】
本実施形態においては、メモリセルＭＣを８通りのステートに調整することにより、各メモリセルＭＣに３ビットのデータを記録する。
【0117】
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
【0118】
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ａステートに対応するメモリセルＭＣには、例えば、データ“１１０”が割り当てられる。
【0119】
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｂステートに対応するメモリセルＭＣには、例えば、データ“１００”が割り当てられる。
【0120】
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、データ“０００”，“０１０”，“０１１”，“００１”，“１０１”が割り当てられる。
【0121】
尚、図１８（ｂ）に例示した様な割り当ての場合、下位ビット（下位ページ：ＬＰ：Lower Page）のデータは２つの読み出し電圧ＶＣＧＡＲ，ＶＣＧＥＲによって判別可能であり、中位ビット（中位ページ：ＭＰ：Middle Page）のデータは３つの読み出し電圧ＶＣＧＢＲ，ＶＣＧＤＲ，ＶＣＧＦＲによって判別可能であり、上位ビット（上位ページ：ＵＰ：Upper Page）のデータは２つの読み出し電圧ＶＣＧＣＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、２－３－２コードと呼ぶ場合がある。下位ページ、中位ページ、上位ページ毎に読み出し動作を行う方法をページリードと呼ぶ。
【0122】
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
【0123】
［読み出し動作のモードの種類］
次に、本実施形態に係る読み出し動作のモードの種類について説明する。本実施形態に係る読み出し動作のモードの種類として、ノーマルリードのモード及びキャッシュリードのモードがある。また、キャッシュリードの種類として、第１キャッシュリード及び第２キャッシュリードがある。
次に、本実施形態に係る読み出し動作のモードの種類について説明する。本実施形態に係る読み出し動作のモードの種類として、ノーマルリードのモード及びキャッシュリードのモードがある。また、キャッシュリードの種類として、第１キャッシュリード及び第２キャッシュリードがある。
【0124】
図１９は、ノーマルリード及び第１キャッシュリードの読み出し動作について説明するためのタイミングチャートである。図２０は、ノーマルリード及び第２キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【0125】
図１９及び図２０において、“Ｒｅａｄ（Ｎ）”はページＮの読み出し動作を示し、“Ｒｅａｄ（Ｎ＋１）”はページＮ＋１の読み出し動作を示し、“Ｒｅａｄ（Ｎ＋２）”はページＮ＋２の読み出し動作を示している。尚、Ｎは１以上の整数である。また、“Ｄｏｕｔ（Ｎ）”はページＮのデータアウト動作を示し、“Ｄｏｕｔ（Ｎ＋１）”はページＮ＋１のデータアウト動作を示し、“Ｄｏｕｔ（Ｎ＋２）”はページＮ＋２のデータアウト動作を示している。また、コマンドセットにおける“ＡＤＤ（Ｎ）”はページＮを特定するアドレスデータＤＡＤＤを含むことを示し、“ＡＤＤ（Ｎ＋１）”はページＮ＋１を特定するアドレスデータＤＡＤＤを含むことを示し、“ＡＤＤ（Ｎ＋２）”はページＮ＋２を特定するアドレスデータＤＡＤＤを含むことを示している。
【0126】
［ノーマルリードのモード］
ノーマルリードのモードは、ノーマルリードの読み出し動作を実行するモードである。図１９及び図２０に示す様に、ノーマルリードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されているときに、コントローラダイＣＤからノーマルリードを指示するコマンドセット（図１９及び図２０の“００ｈ－ＡＤＤ（Ｎ）－３０ｈ”）を受け付けると、ページＮの読み出し動作（Ｒｅａｄ（Ｎ））が開始されると共に、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御される。
ノーマルリードのモードは、ノーマルリードの読み出し動作を実行するモードである。図１９及び図２０に示す様に、ノーマルリードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されているときに、コントローラダイＣＤからノーマルリードを指示するコマンドセット（図１９及び図２０の“００ｈ－ＡＤＤ（Ｎ）－３０ｈ”）を受け付けると、ページＮの読み出し動作（Ｒｅａｄ（Ｎ））が開始されると共に、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御される。
【0127】
メモリセルアレイＭＣＡにおいてノーマルリードの読み出し動作（Ｒｅａｄ（Ｎ））が行われることにより、センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬに読み出しデータ（ページＮの読み出しデータ）が格納される。センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬに格納された読み出しデータは、読み出し動作が終了する前に、キャッシュメモリＣＭ内のラッチ回路ＸＤＬに転送される。
【0128】
メモリセルアレイＭＣＡにおいてノーマルリードの読み出し動作（Ｒｅａｄ（Ｎ））が終了すると、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）から“Ｈ”状態（レディ状態）に制御され、ノーマルリード又はキャッシュリードを指示するコマンドセットを受け付け可能な状態になる。ノーマルリードのモードでは、レディ／ビジー信号ＲＢの状態は“True busy”と一致している。“True busy”は、センスアンプモジュールＳＡＭへのアクセスが禁止されている、又はメモリセルアレイＭＣＡに対して書き込み動作、読み出し動作、消去動作等が実行中である状態を示している。
【0129】
［キャッシュリードのモード］
キャッシュリードのモードは、キャッシュリードの読み出し動作を実行するモードである。キャッシュリードには、キャッシュリードの読み出し動作の終了後にデータ転送動作が実行される第１キャッシュリードと、キャッシュリードの読み出し動作内にデータ転送動作が収まる第２キャッシュリードと、がある。
キャッシュリードのモードは、キャッシュリードの読み出し動作を実行するモードである。キャッシュリードには、キャッシュリードの読み出し動作の終了後にデータ転送動作が実行される第１キャッシュリードと、キャッシュリードの読み出し動作内にデータ転送動作が収まる第２キャッシュリードと、がある。
【0130】
［第１キャッシュリード］
図１９に示す様に、第１キャッシュリードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されているときに、キャッシュリードを指示するコマンドセット（図１９の“００ｈ－ＡＤＤ（Ｎ＋１）－３１ｈ”、以下、キャッシュリードコマンドと呼ぶ場合がある。）を受け付けると、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））が開始されると共に、レディ／ビジー信号ＲＢが一時的に“Ｈ”状態（レディ状態）から“Ｌ”状態（ビジー状態）に制御され、直ぐに“Ｌ”状態（ビジー状態）から“Ｈ”状態（レディ状態）に制御される。この様にレディ／ビジー信号ＲＢが“Ｈ”状態、“Ｌ”状態、“Ｈ”状態の順に変化する。読み出しデータ（ページＮの読み出しデータ）がラッチ回路ＸＤＬに格納されているので、データ転送動作が不要であり、レディ／ビジー信号ＲＢが短い時間で変化する。
図１９に示す様に、第１キャッシュリードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されているときに、キャッシュリードを指示するコマンドセット（図１９の“００ｈ－ＡＤＤ（Ｎ＋１）－３１ｈ”、以下、キャッシュリードコマンドと呼ぶ場合がある。）を受け付けると、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））が開始されると共に、レディ／ビジー信号ＲＢが一時的に“Ｈ”状態（レディ状態）から“Ｌ”状態（ビジー状態）に制御され、直ぐに“Ｌ”状態（ビジー状態）から“Ｈ”状態（レディ状態）に制御される。この様にレディ／ビジー信号ＲＢが“Ｈ”状態、“Ｌ”状態、“Ｈ”状態の順に変化する。読み出しデータ（ページＮの読み出しデータ）がラッチ回路ＸＤＬに格納されているので、データ転送動作が不要であり、レディ／ビジー信号ＲＢが短い時間で変化する。
【0131】
レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されると、コントローラダイＣＤからデータアウトを指示するコマンドセット（図１９の“０５ｈ－ＡＤＤ（Ｎ）－Ｅ０ｈ”、以下、データアウトコマンドと呼ぶ場合がある。）を受け付ける。このコマンドセットを受け付けることにより、ラッチ回路ＸＤＬに格納されている読み出しデータ（ページＮの読み出しデータ）のデータアウト動作Ｄｏｕｔ（Ｎ）が開始される。キャッシュリードでは、読み出し動作（Ｒｅａｄ（Ｎ＋１））及びデータアウト動作Ｄｏｕｔ（Ｎ）が並行して実行される。データアウト動作Ｄｏｕｔ（Ｎ）が終了すると、次のキャッシュリードコマンド（図１９の“００ｈ－ＡＤＤ（Ｎ＋２）－３１ｈ”）を受け付け可能な状態になる。
【0132】
この様に、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されている場合、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））が終了していない場合であっても、次の読み出し動作（Ｒｅａｄ（Ｎ＋２））としてキャッシュリードコマンドの受け付けが可能である。
【0133】
コントローラダイＣＤからキャッシュリードコマンド（図１９の“００ｈ－ＡＤＤ（Ｎ＋２）－３１ｈ”）を受け付けると、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御される。キャッシュリードコマンドを受け付けたタイミングは、特定タイミングＴＡよりも後である。ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））が終了すると、ページＮ＋１の読み出しデータがラッチ回路ＸＤＬに転送される。ページＮ＋１の読み出しデータがラッチ回路ＸＤＬに転送された後、ページＮ＋２の読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始されると共に、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御される。
【0134】
具体的には、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））が行われることにより、センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬに読み出しデータ（ページＮ＋１の読み出しデータ）が格納される。センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬに格納された読み出しデータは、読み出し動作が終了する前に、センスアンプモジュールＳＡＭ内のラッチ回路ＡＤＬに一旦格納される。ラッチ回路ＡＤＬに格納された読み出しデータは、ページＮ＋１の読み出し動作が終了し、キャッシュリードコマンド（“００ｈ－ＡＤＤ（Ｎ＋２）－３１ｈ”）が実行されるタイミングで、キャッシュメモリＣＭ内のラッチ回路ＸＤＬに転送される。
【0135】
Ｎ＋２ページの読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始されると、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に戻る。キャッシュリードのモードでは、レディ／ビジー信号ＲＢの状態は“True busy”と一致していない。
【0136】
その後、コントローラダイＣＤからデータアウトコマンド（図１９の“０５ｈ－ＡＤＤ（Ｎ＋１）－Ｅ０ｈ”）を受け付けることにより、ラッチ回路ＸＤＬに格納されている読み出しデータ（ページＮ＋１の読み出しデータ）のデータアウト動作Ｄｏｕｔ（Ｎ＋１）が行われる。そして、読み出し動作（Ｒｅａｄ（Ｎ＋２））及びデータアウト動作Ｄｏｕｔ（Ｎ＋１）が並行して実行される。データアウト動作Ｄｏｕｔ（Ｎ＋１）が終了すると、キャッシュリードの終了を指示するコマンド（図１９の“３Ｆｈ”）を受け付け可能な状態になる。
【0137】
コントローラダイＣＤからキャッシュリードの終了を指示するコマンド（図１９の“３Ｆｈ”）を受け付けると、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御される。キャッシュリードの終了を指示するコマンドを受け付けたタイミングは、特定タイミングＴＡよりも後である。ページＮ＋２の読み出し動作（Ｒｅａｄ（Ｎ＋２））が終了した後に、ページＮ＋２の読み出しデータがラッチ回路ＸＤＬに転送される。
【0138】
その後、コントローラダイＣＤからデータアウトコマンド（図１９の“０５ｈ－ＡＤＤ（N＋２）－Ｅ０ｈ”）を受け付けることにより、ラッチ回路ＸＤＬに格納されている読み出しデータ（ページＮ＋２の読み出しデータ）のデータアウト動作Ｄｏｕｔ（Ｎ＋２）が行われる。
【0139】
［第２キャッシュリード］
図２０に示す様に、第２キャッシュリードにおける、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））、及びページＮのデータアウト動作（Ｄｏｕｔ（Ｎ））は、第１キャッシュリードにおける、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））、及びページＮのデータアウト動作（Ｄｏｕｔ（Ｎ））と同様である。従って、重複する説明を省略する。
図２０に示す様に、第２キャッシュリードにおける、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））、及びページＮのデータアウト動作（Ｄｏｕｔ（Ｎ））は、第１キャッシュリードにおける、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））、及びページＮのデータアウト動作（Ｄｏｕｔ（Ｎ））と同様である。従って、重複する説明を省略する。
【0140】
コントローラダイＣＤからキャッシュリードコマンド（図２０の“００ｈ－ＡＤＤ（N＋２）－３１ｈ”）を受け付けると、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御される。キャッシュリードコマンドを受け付けたタイミングは、特定タイミングＴＡよりも前である。ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））が終了すると、直ちに、ページＮ＋２の読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始されると共に、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御される。第２キャッシュリードは、キャッシュリードコマンドを受け付けたタイミングが特定タイミングＴＡよりも前であり、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））が終了する前に、ページＮ＋１の読み出しデータがラッチ回路ＸＤＬに転送される。
【0141】
具体的には、ページＮ＋１の読み出し動作（Ｒｅａｄ（Ｎ＋１））が行われることにより、センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬに読み出しデータ（ページＮ＋１の読み出しデータ）が格納される。センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬに格納された読み出しデータは、読み出し動作が終了する前に、キャッシュメモリＣＭ内のラッチ回路ＸＤＬに転送される。この様に、第２キャッシュリードでは、ラッチ回路ＳＤＬに格納された読み出しデータは、ラッチ回路ＡＤＬを経由せずに、キャッシュメモリＣＭ内のラッチ回路ＸＤＬに転送される。
【0142】
Ｎ＋２ページの読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始されると、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に戻る。図２０に示す様に、Ｎ＋１ページの読み出し動作（Ｒｅａｄ（Ｎ＋１））とＮ＋２ページの読み出し動作（Ｒｅａｄ（Ｎ＋２））は、間隔を空けずに連続して実行される。
【0143】
その後、コントローラダイＣＤからデータアウトコマンド（図２０の“０５ｈ－ＡＤＤ（Ｎ＋１）－Ｅ０ｈ”）を受け付けることにより、ラッチ回路ＸＤＬに格納されている読み出しデータ（ページＮ＋１の読み出しデータ）のデータアウト動作Ｄｏｕｔ（Ｎ＋１）が行われる。そして、読み出し動作（Ｒｅａｄ（Ｎ＋２））及びデータアウト動作Ｄｏｕｔ（Ｎ＋１）が並行して実行される。データアウト動作Ｄｏｕｔ（Ｎ＋１）が終了すると、次のキャッシュリードの終了を指示するコマンド（図２０の“３Ｆｈ”）を受け付け可能な状態になる。
【0144】
コントローラダイＣＤからキャッシュリードの終了を指示するコマンド（図２０の“３Ｆｈ”）を受け付けると、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御される。キャッシュリードの終了を指示するコマンドを受け付けたタイミングは、特定タイミングＴＡよりも前である。ページＮ＋２の読み出し動作が終了する前に、ページＮ＋２の読み出しデータがラッチ回路ＸＤＬに転送される。
【0145】
その後、コントローラダイＣＤからデータアウトコマンド（図２０の“０５ｈ－ＡＤＤ（Ｎ＋２）－Ｅ０ｈ”）を受け付けることにより、ラッチ回路ＸＤＬに格納されている読み出しデータ（ページＮ＋２の読み出しデータ）のデータアウト動作Ｄｏｕｔ（Ｎ＋２）が行われる。
【0146】
この様に、コントローラダイＣＤとメモリダイＭＤとの間のインタフェースのデータ転送速度の高速化が検討されており、データアウト動作Ｄｏｕｔの時間が短縮されつつある。従って、キャッシュリードコマンド及びキャッシュリードの終了を指示するコマンドは、タイミングが特定タイミングＴＡよりも前に受け付けられる可能性が高くなる。この場合、図２０に示した様に、キャッシュリードの読み出し動作が終了する前に、読み出しデータがラッチ回路ＳＤＬからラッチ回路ＸＤＬに転送される。その結果、連続して実行されるキャッシュリードの読み出し動作の総時間を短縮することができる。
【0147】
［読み出し動作用のコマンドセット］
次に、読み出し動作用のコマンドセットの受信時の動作について説明する。図２１は、コマンドセットＣＳの受信時の動作について説明するためのタイミングチャートである。
次に、読み出し動作用のコマンドセットの受信時の動作について説明する。図２１は、コマンドセットＣＳの受信時の動作について説明するためのタイミングチャートである。
【0148】
尚、以下の説明では、８つのデータ信号入出力端子ＤＱ０～ＤＱ７に入力される８ビットのデータを、２桁の１６進数を使用して表現する場合がある。例えば、８つのデータ信号入出力端子ＤＱ０～ＤＱ７に“０，０，０，０，０，０，０，０”が入力される場合、このデータを、データ００ｈ等と表現する場合がある。また、“１，１，１，１，１，１，１，１”が入力される場合、このデータを、データＦＦｈ等と表現する場合がある。
【0149】
図２１には、キャッシュリードの読み出し動作に際してメモリダイＭＤに入力されるコマンドセットＣＳを例示している。このコマンドセットＣＳは、上述したキャッシュリードコマンドである。
【0150】
コマンドセットＣＳは、データ００ｈ，Ａ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５，３１ｈを含む。このコマンドセットＣＳに含まれるデータのうち、データＡ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５の部分を、データＤＡＤＤと呼ぶ場合がある。このデータＤＡＤＤは、アドレスレジスタＡＤＲに入力されるデータである。
【0151】
タイミングｔ１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤ（図４）としてデータ００ｈを入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータ００ｈの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力する。この状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データ００ｈは、読み出し動作の開始時に入力されるコマンドである。
【0152】
タイミングｔ２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０１を入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータＡ１０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力する。この状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＡ１０１は、カラムアドレスＣＡの一部である。
【0153】
タイミングｔ３において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０２を入力する。データＡ１０２は、カラムアドレスＣＡの一部である。
【0154】
タイミングｔ４において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０３を入力する。データＡ１０３は、ロウアドレスＲＡの一部である。データＡ１０３は、例えば、ブロックアドレスと、ページアドレスと、を含む。ブロックアドレスは、メモリブロックＢＬＫを特定するデータである。ページアドレスは、ストリングユニットＳＵ及びワード線ＷＬを特定するデータである。
【0155】
タイミングｔ５において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０４を入力する。データＡ１０４は、ロウアドレスＲＡの一部である。データＡ１０４は、例えば、ブロックアドレス及びページアドレスを含む。
【0156】
タイミングｔ６において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０５を入力する。データＡ１０５は、チップアドレス及びプレーンアドレスを含む。チップアドレスは、コントローラダイＣＤによって制御される複数のメモリダイＭＤから一のメモリダイＭＤを特定するデータである。プレーンアドレスは、コントローラダイＣＤによって制御される複数のメモリプレーンＭＰＬ０～ＭＰＬ３から一のメモリプレーンを特定するデータである。
【0157】
タイミングｔ７において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤ（図４）としてデータ３１ｈを入力する。データ３１ｈは、読み出し動作に関するコマンドセットＣＳの入力が終了したことを示すコマンドである。
【0158】
タイミングｔ８において、端子ＲＢｎの電圧（レディ／ビジー信号ＲＢ）が“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読み出し動作が実行される。
【0159】
尚、図２１の例では、コマンドセットＣＳにおけるデータＤＡＤＤは、いずれも、データＡ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５としている。しかしながら、このデータＤＡＤＤは、同一のアドレスという意味ではなく、異なるアドレスであっても良い。
【0160】
［読み出し電圧供給動作］
次に、ノーマルリード及びキャッシュリードの読み出し電圧供給動作について説明する。
次に、ノーマルリード及びキャッシュリードの読み出し電圧供給動作について説明する。
【0161】
図２２は、読み出し電圧供給動作について説明するための模式的な断面図である。尚、以下に説明する読み出し電圧供給動作は、ノーマルリード及びキャッシュリードのいずれの場合も共通する。
【0162】
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読み出し電圧供給動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
【0163】
読み出し電圧供給動作においては、例えば、ビット線ＢＬに、電圧ＶＤＤを供給する。例えば、図１１のラッチ回路ＳＤＬに“Ｈ”をラッチさせ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧ＶＤＤが供給される。また、ソース線ＳＬに、電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、接地電圧ＶＳＳより大きくても良いし、接地電圧ＶＳＳと等しくても良い。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。
【0164】
また、読み出し電圧供給動作においては、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0165】
また、読み出し電圧供給動作においては、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0166】
また、読み出し電圧供給動作においては、非選択ワード線ＷＬＵに読み出しパス電圧ＶＲＥＡＤを供給する。読み出しパス電圧ＶＲＥＡＤは、電圧ＶＤＤ，ＶＳＲＣよりも大きい。また、読み出しパス電圧ＶＲＥＡＤと電圧ＶＤＤ，ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧ＶＤＤ，ＶＳＲＣが転送される。
【0167】
また、読み出し電圧供給動作においては、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＲを供給する。読み出し電圧ＶＣＧＲは、読み出しパス電圧ＶＲＥＡＤよりも小さい。読み出し電圧ＶＣＧＲは、図１８を参照して説明した読み出し電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれかである。読み出し電圧ＶＣＧＲと電圧ＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも大きい。従って、一部のデータが記録されたメモリセルＭＣはＯＮ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れる。一方、読み出し電圧ＶＣＧＲと電圧ＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも小さい。従って、一部のデータが記録されたメモリセルＭＣはＯＦＦ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れない。
【0168】
また、読み出し電圧供給動作においては、センスアンプＳＡ（図１１）によって、ビット線ＢＬに電流が流れるか否かを検出し、これによってメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。以下、この様な動作を、「センス動作」と呼ぶ。センス動作では、例えば、ビット線ＢＬに電圧ＶＤＤを供給している状態において、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、センスアンプＳＡ（図１１）のセンスノードＳＥＮをビット線ＢＬと導通させる。また、一定期間の経過後、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、センスアンプＳＡ（図１１）のセンスノードＳＥＮを、ビット線ＢＬから電気的に切り離す。センス動作の実行後には、信号線ＳＴＢの状態を、一時的に“Ｈ”とする。これにより、センストランジスタ４１が配線ＬＢＵＳ（図１１）と導通し、配線ＬＢＵＳの電荷が放電又は維持される。また、センスアンプユニットＳＡＵ内のいずれかのラッチ回路（例えばラッチ回路ＳＤＬ）が配線ＬＢＵＳと導通し、このラッチ回路によって配線ＬＢＵＳのデータがラッチされる。
【0169】
また、読み出し電圧供給動作においては、必要に応じて、上記メモリセルＭＣの状態を示すデータにＡＮＤ、ＯＲ等の演算処理が実行され、これによってメモリセルＭＣに記録されていたデータが算出される。また、このデータは、配線ＬＢＵＳ（図１１）、スイッチトランジスタＤＳＷ及び配線ＤＢＵＳを介してキャッシュメモリＣＭ内のラッチ回路ＸＤＬ（図１０）に転送される。
【0170】
［キャッシュリードの読み出し動作］
次に、第１実施形態に係るキャッシュリードの読み出し動作について説明する。
次に、第１実施形態に係るキャッシュリードの読み出し動作について説明する。
【0171】
【0172】
尚、以下の説明では、各メモリセルＭＣに図１８（ｂ）を参照して説明した様な方法でデータが割り当てられており、下位ページ（ＬＰ）及び中位ページ（ＭＰ）のデータを読み出す例について説明する。
【0173】
図２３及び図２４において、“ｔＲ”は、読み出し動作が実行されている期間を意味する。また、“Ｒ”は、選択ワード線ＷＬＳの電圧が１番目の読み出し電圧とされる期間を意味する。また、“ＲＷＬ”は、選択ワード線ＷＬＳの電圧が２番目（及び３番目）の読み出し電圧とされる期間を意味する。また、“ＲＲ”は、読み出し動作中のリカバリ動作が実行される期間を意味する。一般的には、期間Ｒは、期間ＲＷＬよりも長い期間であり、期間ＲＲは、期間Ｒ及び期間ＲＷＬよりも短い期間である。
【0174】
［第１キャッシュリードの読み出し動作］
図２３を参照して、第１キャッシュリードの読み出し動作について説明する。
図２３を参照して、第１キャッシュリードの読み出し動作について説明する。
【0175】
尚、図２３では、タイミングｔ１０１～タイミングｔ１０５及びタイミングｔ１１１～ｔ１１４が期間Ｒである。タイミングｔ１０５～ｔ１０７Ａ、タイミングｔ１１４～タイミングｔ１１６Ａ及びタイミングｔ１１６Ａ～タイミングｔ１１８が期間ＲＷＬである。タイミングｔ１０７Ａ～タイミングｔ１０９Ａ及びタイミングｔ１１８～タイミングｔ１２０が期間ＲＲである。
【0176】
【0177】
キャッシュリードの読み出し動作を開始する際に、コントローラダイＣＤは、キャッシュリードの読み出し動作を指示するコマンドセットＣＳ（１）を、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力する。コマンドセットＣＳ（１）は、図２０に示す様に、データ００ｈ，ＡＤＤ，３１ｈを含む。尚、複数のコマンドセットＣＳを区別するために、コマンドセットＣＳに数字を付している。
【0178】
タイミングｔ１０１において、コマンドセットＣＳ（１）が入力されると、コマンドセットＣＳ（１）のデータ００ｈ及び３１ｈがコマンドデータＤＣＭＤとしてコマンドレジスタＣＭＲに保持され、コマンドセットＣＳ（１）のデータＤＡＤＤがアドレスデータＤＡＤＤとしてアドレスレジスタＡＤＲに保持される。
【0179】
シーケンサＳＱＣは、コマンドセットＣＳ（１）の入力に応じて、端子ＲＢｎ（レディ／ビジー信号ＲＢ）を“Ｈ”状態から“Ｌ”状態に制御する。これに伴い、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読み出し動作が実行される。また、読み出し動作が開始された時点で、“True busy”が“Ｈ”状態から“Ｌ”状態となる。
【0180】
タイミングｔ１０２において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。
【0181】
また、タイミングｔ１０２において、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。
【0182】
また、タイミングｔ１０２において、コントローラダイＣＤは、データアウトコマンドを、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力している。データアウトコマンドは、図２３に示す様に、データ０５ｈ，ＡＤＤ，Ｅ０ｈを含む。
【0183】
データ０５ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＤＣＭＤである。このデータ０５ｈは、データアウトの開始時に入力される。データＤＡＤＤは、キャッシュリードコマンドのデータＤＡＤＤと同じデータである。データＥ０ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＤＣＭＤである。このデータＥ０ｈは、データアウトコマンドの入力が終了したことを示すデータである。
【0184】
タイミングｔ１０３において、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＥＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｄステートに対応するメモリセルＭＣはＯＮ状態となり、Ｅステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0185】
尚、図２３には示していないが、タイミングｔ１０３において、選択されたメモリブロックＢＬＫに含まれるビット線ＢＬの電圧を、接地電圧ＶＳＳから電圧ＶＤＤまで充電する。また、タイミングｔ１０３において、選択されたメモリブロックＢＬＫに含まれるソース線ＳＬに電圧ＶＳＲＣを供給する。
【0186】
タイミングｔ１０４において、センス動作（図２３中の“sense”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＥＲに対応する読み出しデータ（Ｅ）を取得する。この読み出しデータ（Ｅ）は、ラッチ回路ＳＤＬに保持される。
【0187】
タイミングｔ１０５において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＡＲを供給する。これにより、図１８（ａ）のＥｒステートに対応するメモリセルＭＣはＯＮ状態となり、Ａステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0188】
タイミングｔ１０６Ａにおいて、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＡＲに対応する読み出しデータ（Ａ）を取得する。センスアンプＳＡは、読み出しデータ（Ｅ）と読み出しデータ（Ａ）とに所定の論理演算を行う。ラッチ回路ＳＤＬは、この論理演算の結果（Ｅ＆Ａ）を保持する。この論理演算の結果（Ｅ＆Ａ）は、下位ビット（下位ページ）の読み出しデータ［ＬＰ］である。
【0189】
タイミングｔ１０７Ａ～タイミングｔ１０９Ａにおいて、リカバリ動作が実行される。タイミングｔ１０７Ａは、図１９を参照して説明した特定タイミングＴＡに相当する。従って、キャッシュリードコマンド（００ｈ－ＡＤＤ－３１ｈ）がタイミングｔ１０７Ａまでに入力されなければ、タイミングｔ１０７Ａにおいて、ラッチ回路ＳＤＬからラッチ回路ＸＤＬへの読み出しデータ（Ｅ＆Ａ）の転送は実行されない。また、リカバリ動作において、チャージポンプ回路３２（図７）をリセットし、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵへの電圧生成を止め、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵを例えば接地電圧ＶＳＳに収束させる。
【0190】
図２３では、タイミングｔ１０７Ａよりも後のタイミングｔ１０８Ａにおいて、コマンドセットＣＳ（２）として、キャッシュリードコマンド（００ｈ－ＡＤＤ－３１ｈ）が入力されている。そこで、ラッチ回路ＳＤＬに格納された読み出しデータ（Ｅ＆Ａ）は、タイミングｔ１０９Ａにおいてラッチ回路ＡＤＬに転送される。図２３中、ラッチ回路ＳＤＬからラッチ回路ＡＤＬへの読み出しデータ（Ｅ＆Ａ）の転送を“ＳＤＬ２ＡＤＬ”と表記している。また、ラッチ回路ＡＤＬに格納された読み出しデータ（Ｅ＆Ａ）は、タイミングｔ１１１においてラッチ回路ＸＤＬに転送される。図２３中、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータ（Ｅ＆Ａ）の転送を“ＡＤＬ２ＸＤＬ”と表記している。尚、ラッチ回路ＸＤＬへのデータ転送に必要な電源の準備は、例えば、タイミングｔ１０９Ａに行われる。
【0191】
また、シーケンサＳＱＣは、タイミングｔ１０８ＡにおけるコマンドセットＣＳ（２）の入力に応じて、端子ＲＢｎ（レディ／ビジー信号ＲＢ）を“Ｈ”状態から“Ｌ”状態に制御する。これに伴い、メモリダイＭＤへのアクセスが禁止される。また、タイミングｔ１０８Ａにおいて、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を、それぞれ、読み出しパス電圧ＶＲＥＡＤから接地電圧ＶＳＳまで放電する。また、読み出し動作の終了後、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳに接地電圧ＶＳＳを供給し、メモリダイＭＤにおいて読み出し動作が実行される。
【0192】
タイミングｔ１１１において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。また、タイミングｔ１１１において、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。
【0193】
また、タイミングｔ１１１において、メモリダイＭＤは、コントローラダイＣＤからのデータアウトコマンド（０５ｈ－ＡＤＤ－Ｅ０ｈ）を、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力する。
【0194】
タイミングｔ１１２において、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＦＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｅステートに対応するメモリセルＭＣはＯＮ状態となり、Ｆステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0195】
尚、図２３には示していないが、タイミングｔ１１２において、選択されたメモリブロックＢＬＫに含まれるビット線ＢＬの電圧を、接地電圧ＶＳＳから電圧ＶＤＤまで充電する。また、タイミングｔ１１２において、選択されたメモリブロックＢＬＫに含まれるソース線ＳＬに電圧ＶＳＲＣを供給する。
【0196】
タイミングｔ１１３において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＦＲに対応する読み出しデータ（Ｆ）を取得する。この読み出しデータ（Ｆ）は、ラッチ回路ＳＤＬに保持される。
【0197】
タイミングｔ１１４において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＤＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｃステートに対応するメモリセルＭＣはＯＮ状態となり、Ｄステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0198】
タイミングｔ１１５において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＤＲに対応する読み出しデータ（Ｄ）を取得する。センスアンプＳＡは、読み出しデータ（Ｆ）と読み出しデータ（Ｄ）とに所定の論理演算を行う。ラッチ回路ＳＤＬは、この論理演算の結果（Ｆ＆Ｄ）を保持する。
【0199】
タイミングｔ１１６Ａにおいて、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＢＲを供給する。これにより、図１８（ａ）のＥｒステート～Ａステートに対応するメモリセルＭＣはＯＮ状態となり、Ｂステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0200】
タイミングｔ１１７において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＢＲに対応する読み出しデータ（Ｂ）を取得する。センスアンプＳＡは、読み出しデータ（Ｆ）と読み出しデータ（Ｄ）と読み出しデータ（Ｂ）とに所定の論理演算を行う。ラッチ回路ＳＤＬは、この論理演算の結果（Ｆ，Ｄ＆Ｂ）を保持する。この論理演算の結果（Ｆ，Ｄ＆Ｂ）は、中位ビット（中位ページ）の読み出しデータ［ＭＰ］である。
【0201】
タイミングｔ１１８～タイミングｔ１２０において、リカバリ動作が実行される。タイミングｔ１１８は、図１９を参照して説明した特定タイミングＴＡに相当する。従って、キャッシュリードコマンドＣＳ（３）がタイミングｔ１１８までに入力されなければ、タイミングｔ１２０において、ラッチ回路ＳＤＬからラッチ回路ＸＤＬへの読み出しデータ（Ｆ，Ｄ＆Ｂ）の転送は実行されない。また、リカバリ動作において、チャージポンプ回路３２（図７）をリセットし、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵへの電圧出力を止め、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵを例えば接地電圧ＶＳＳに収束させる。
【0202】
図２３では、タイミングｔ１１８よりも後のタイミングｔ１１９Ａにおいて、キャッシュリードコマンド（００ｈ－ＡＤＤ－３１ｈ）が入力されている。そこで、ラッチ回路ＳＤＬに格納された読み出しデータ（Ｆ，Ｄ＆Ｂ）は、タイミングｔ１２０においてラッチ回路ＡＤＬに転送される。また、ラッチ回路ＡＤＬに格納された読み出しデータ（Ｆ，Ｄ＆Ｂ）は、タイミングｔ１２１においてラッチ回路ＸＤＬに転送される。その後、図２３に示していないが、ラッチ回路ＸＤＬに格納された読み出しデータ（Ｆ，Ｄ＆Ｂ）は、データアウト動作に基づいてコントローラダイＣＤに出力される。
【0203】
［第２キャッシュリードの読み出し動作］
図２４を参照して、第２キャッシュリードの読み出し動作について説明する。
図２４を参照して、第２キャッシュリードの読み出し動作について説明する。
【0204】
【0205】
図２４におけるタイミングｔ１０１～タイミングｔ１０５、タイミングｔ１１１～タイミングｔ１１５、タイミングｔ１１６Ａ～タイミングｔ１１８の動作は、図２３を参照して説明した動作と同様であるため、重複する説明を省略する。
【0206】
図２４では、タイミングｔ１０７Ａよりも前のタイミングｔ１０６Ｂにおいて、キャッシュリードコマンドＣＳ（２）が入力されている。そこで、ラッチ回路ＳＤＬに格納された読み出しデータ（Ｅ＆Ａ）は、タイミングｔ１１１においてラッチ回路ＸＤＬに転送される。図２４中、ラッチ回路ＳＤＬからラッチ回路ＸＤＬへの読み出しデータ（Ｅ＆Ａ）の転送を“ＳＤＬ２ＸＤＬ”と表記している。尚、ラッチ回路ＸＤＬへのデータ転送に必要な電源の準備は、例えば、タイミングｔ１０１に行われる。
【0207】
タイミングｔ１０７Ａ～タイミングｔ１１１において、リカバリ動作が実行される。リカバリ動作において、チャージポンプ回路３２（図７）はリセットせず、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵへの電圧生成を維持する。タイミングｔ１０７Ａにおいて、例えば、チャージポンプ回路３２と配線ＣＧとの間のスイッチ回路でチャージポンプ回路３２からの電圧供給を止め、スイッチ回路より下流に位置する図示しないイコライズ回路を用いて選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵを例えば接地電圧ＶＳＳに収束させる。
【0208】
タイミングｔ１１１において、イコライズ回路を閉じ、スイッチ回路を開き、チャージポンプ回路３２（図７）から選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵへの電圧供給を再開する。図２４では、リカバリ動作の期間において、チャージポンプ回路３２をリセットしていない。
【0209】
【0210】
図２４では、タイミングｔ１１８よりも前のタイミングｔ１１６Ｂにおいて、キャッシュリードコマンドＣＳ（３）が入力されている。そこで、ラッチ回路ＳＤＬに格納された読み出しデータ（Ｆ＆Ｄ＆Ｂ）は、タイミングｔ１２０においてラッチ回路ＸＤＬに転送される。図２４中、ラッチ回路ＳＤＬからラッチ回路ＸＤＬへの読み出しデータ（Ｆ＆Ｄ＆Ｂ）の転送を“ＳＤＬ２ＸＤＬ”と表記している。その後、図２４に示していないが、ラッチ回路ＸＤＬに格納された読み出しデータ（Ｆ＆Ｄ＆Ｂ）は、データアウト動作に基づいてコントローラダイＣＤに出力される。
【0211】
［データ転送動作］
次に、図２５を参照して、データ転送動作について説明する。
次に、図２５を参照して、データ転送動作について説明する。
【0212】
図２５は、データ転送動作について説明するためのフローチャートである。図２５のステップＳ１０１～Ｓ１０６の動作は、図２３のタイミングｔ１０７Ａ～タイミングｔ１１１及びタイミングｔ１１８～タイミングｔ１２１の動作、及び図２４のタイミングｔ１０６Ｂ～タイミングｔ１１１及びタイミングｔ１１６Ｂ～タイミングｔ１２１の動作に対応する。尚、図２５において、ステップＳ１０２～Ｓ１０６の動作がデータ転送動作に相当する。
【0213】
例えば、キャッシュリードコマンドＣＳ（１）に対応する読み出し動作はページＮの読み出し動作とし、キャッシュリードコマンドＣＳ（２）に対応する読み出し動作はページＮ＋１の読み出し動作とする。
【0214】
ステップＳ１０１において、メモリダイＭＤは、ページＮ＋１のキャッシュリードコマンドを入力すると（図２３のタイミングｔ１０８Ａ、図２４のタイミングｔ１０６Ｂ参照）、ステップＳ１０２において、メモリダイＭＤは、ページＮの読み出し動作が実行中であるか否か判定する。ページＮの読み出し動作が実行中である場合（ステップＳ１０２のＹＥＳ）、ステップＳ１０３において、メモリダイＭＤは、ページＮ＋１のキャッシュリードコマンドを入力したタイミングがページＮの読み出し動作のリカバリ動作の開始前（図２３及び図２４のタイミングｔ１０７Ａよりも前）であるか否か判定する。
【0215】
ページＮの読み出し動作が実行中でない場合（ステップＳ１０２のＮＯ）、又は、ページＮ＋１のキャッシュリードコマンドを入力したタイミングがページＮの読み出し動作のリカバリ動作の開始前でない場合（ステップＳ１０３のＮＯ）、ステップＳ１０４において、メモリダイＭＤは、ラッチ回路ＳＤＬに格納された読み出しデータをラッチ回路ＡＤＬに転送する（ステップＳ１０４）。この動作は、図２３のタイミングｔ１０７Ａ～タイミングｔ１０９Ａの動作に対応する。この動作は、図２３のタイミングｔ１０９Ａ～タイミングｔ１１０Ａの動作に対応する。ステップＳ１０５において、ラッチ回路ＡＤＬに格納された読み出しデータをラッチ回路ＸＤＬに転送する。この動作は、図２３のタイミングｔ１１０Ａ～タイミングｔ１１１の動作に対応する。
【0216】
ページＮ＋１のキャッシュリードコマンドを入力したタイミングがページＮの読み出し動作におけるリカバリ動作の開始前である場合（ステップＳ１０３のＹＥＳ）、ステップＳ１０６において、ラッチ回路ＳＤＬに格納された読み出しデータをラッチ回路ＸＤＬに転送する。この動作は、図２４のタイミングｔ１０７Ａ～タイミングｔ１１１の動作に対応する。
【0217】
この様な構成によれば、キャッシュリードの読み出し動作が連続して実行される場合において、後のキャッシュリードコマンドを入力したタイミングに応じて、自動的に第１キャッシュリードと第２キャッシュリードが切り替えられる。従って、後のキャッシュリードコマンドを入力したタイミングに応じて、データ転送動作が最適化される。その結果、連続して実行される読み出し動作の間隔を短縮することができる。
【0218】
また、コントローラダイＣＤとメモリダイＭＤとの間のインタフェースのデータ転送速度の高速化に伴い、データアウト動作Ｄｏｕｔの時間が短縮されつつある。データアウト動作Ｄｏｕｔが早く終了しているにもかかわらず、読み出し動作の終了後にデータ転送動作が実行される場合も生じ得る。上記第１実施形態に係る構成は、上記の様な問題を解消するために効果的である。さらに、データ転送動作を最適化するための特別なコマンドセットを用いることなく、上記第１実施形態に係る構成を実現することができる。
【0219】
例えば、比較例におけるキャッシュリードと第１実施形態におけるキャッシュリードとの比較について説明する。図２６は、比較例におけるキャッシュリード及び第１実施形態における第２キャッシュリードの読み出し動作について説明するためのタイミングチャートである。図２７は、比較例におけるキャッシュリード及び第１実施形態における第１キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【0220】
尚、図２６及び図２７に示す様に、キャッシュリードコマンドが入力されると、レディ／ビジー信号ＲＢが“Ｈ”状態から“Ｌ”状態に制御され、ラッチ回路ＸＤＬに読み出しデータが転送されると、レディ／ビジー信号ＲＢが“Ｌ”状態から“Ｈ”状態に制御される。
【0221】
図２６において、上図は比較例におけるキャッシュリードの読み出し動作が連続して実行される場合を示し、下図は第１実施形態における第２キャッシュリードの読み出し動作が連続して実行される場合を示している。
【0222】
図２６の上図に示す様に、比較例におけるキャッシュリードでは、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力したタイミングが特定タイミングＴＡより前であっても、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））の終了後にラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作が実行される。この場合、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作の実行後、次のキャッシュリードの読み出し動作が開始される。一方、図２６の下図に示す様に、第１実施形態における第２キャッシュリードでは、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力したタイミングが特定タイミングＴＡより前である場合、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））の終了前にラッチ回路ＳＤＬからラッチ回路ＸＤＬへのデータ転送動作が実行される。この場合、キャッシュリードの読み出し動作の終了後、直ちに次のキャッシュリードの読み出し動作が開始される。
【0223】
図２６に示す様に、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力した時点からラッチ回路ＸＤＬへのデータ転送動作が終了する時点までの時間（レディ／ビジー信号ＲＢが“Ｌ”状態の期間）は、比較例におけるキャッシュリード（図２６の上図）よりも第１実施形態における第２キャッシュリード（図２６の下図）の方が短い。
【0224】
図２７において、上図は比較例におけるキャッシュリードの読み出し動作が連続して実行される場合を示し、下図は第１実施形態における第１キャッシュリードの読み出し動作が連続して実行される場合を示している。
【0225】
図２７の上図に示す様に、比較例におけるキャッシュリードでは、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力したタイミングが特定タイミングＴＡより後である場合、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））の終了後にラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作が実行される。この場合、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作の実行後、次のキャッシュリードの読み出し動作が開始される。また、図２７の下図に示す様に、第１実施形態における第１キャッシュリードは、比較例におけるキャッシュリードと同様である。即ち、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力したタイミングが特定タイミングＴＡより後である場合、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））の終了後にラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作が実行される。
【0226】
キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力した時点からラッチ回路ＸＤＬへのデータ転送動作が終了する時点までの時間（レディ／ビジー信号ＲＢが“Ｌ”状態の期間）については、比較例におけるキャッシュリード（図２７の上図）と第１実施形態における第１キャッシュリード（図２７の下図）とは同じ時間である。
【0227】
また、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力した時点からラッチ回路ＸＤＬへのデータ転送動作が終了する時点までの時間（レディ／ビジー信号ＲＢが“Ｌ”状態の期間）については、第１実施形態における第２キャッシュリード（図２６の下図）よりも第１実施形態における第１キャッシュリード（図２７の下図）の方が長い。すなわち、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力するタイミングを遅くすると、第１実施形態では、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）入力直後のレディ／ビジー信号ＲＢが“Ｌ”状態の期間が長くなる。
【0228】
これに対し、比較例におけるキャッシュリードでは、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力したタイミングが早い場合（図２６の上図）よりも遅い場合（図２７の上図）の方が短い。すなわち、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力するタイミングを遅くすると、比較例では、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）入力直後のレディ／ビジー信号ＲＢが“Ｌ”状態の期間が短くなる。
【0229】
［第２実施形態］
次に、第２実施形態に係るキャッシュリードの読み出し動作について説明する。
次に、第２実施形態に係るキャッシュリードの読み出し動作について説明する。
【0230】
図２８は、第２実施形態における第２キャッシュリードの読み出し動作について説明するための波形図である。図２４を参照して説明した第２キャッシュリードの読み出し動作は、リカバリ動作の期間ＲＲにおいて、ラッチ回路ＳＤＬに格納された読み出しデータをラッチ回路ＸＤＬに直接転送していた（図２４のタイミングｔ１０７Ａ～タイミングｔ１１１及びタイミングｔ１１８～タイミングｔ１２１参照）。これに対して、図２８に示す第２キャッシュリードの読み出し動作は、リカバリ動作の期間ＲＲにおいて、ラッチ回路ＳＤＬに格納された読み出しデータをラッチ回路ＡＤＬに転送する（図２８のタイミングｔ２０８～タイミングｔ２０９及びタイミングｔ２１７～タイミングｔ２１８参照）。次のキャッシュリードの読み出し動作における期間Ｒの先頭において、ラッチ回路ＡＤＬに格納された読み出しデータをラッチ回路ＸＤＬに転送する（図２８のタイミングｔ２０９～タイミングｔ２１０及びタイミングｔ２１８～タイミングｔ２１９参照）。
【0231】
尚、図２８に示す第２キャッシュリードの読み出し動作における上記以外の構成については、図２４を参照して説明した第２キャッシュリードの読み出し動作と同様である。即ち、図２８のタイミングｔ２０１～タイミングｔ２０８及びタイミングｔ２１０～タイミングｔ２１７の動作は、図２４のタイミングｔ１０１～タイミングｔ１０７Ａ及びタイミングｔ１１２～タイミングｔ１１８の動作と同様である。従って、重複する説明を省略する。
【0232】
尚、第２実施形態における第１キャッシュリード（特定タイミングＴＡよりも後にキャッシュリードコマンドが入力された場合のキャッシュリード）は、図２８に示していないが、第２実施形態における第２キャッシュリード（特定タイミングＴＡよりも前にキャッシュリードコマンドが入力された場合のキャッシュリード）と同様に、リカバリ動作の期間ＲＲにおいて、ラッチ回路ＳＤＬに格納された読み出しデータをラッチ回路ＡＤＬに転送し、次のキャッシュリードの読み出し動作における期間Ｒの先頭において、ラッチ回路ＡＤＬに格納された読み出しデータをラッチ回路ＸＤＬに転送する。第２実施形態における第１キャッシュリードの詳細については、後述する（図３０参照）。
【0233】
この様な構成によっても、キャッシュリードの読み出し動作が連続して実行される場合において、後のキャッシュリードコマンドを入力したタイミングに応じて、自動的に第１キャッシュリードと第２キャッシュリードが切り替えられる。従って、後のキャッシュリードコマンドを入力したタイミングに応じて、データ転送動作が最適化される。その結果、連続して実行される読み出し動作の間隔を短縮することができる。
【0234】
例えば、比較例におけるキャッシュリードと第２実施形態におけるキャッシュリードとの比較について説明する。図２９は、比較例におけるキャッシュリード及び第２実施形態における第２キャッシュリードの読み出し動作について説明するためのタイミングチャートである。図３０は、比較例におけるキャッシュリード及び第２実施形態における第１キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【0235】
尚、図２９及び図３０に示す様に、キャッシュリードコマンドが入力されると、レディ／ビジー信号ＲＢが“Ｈ”状態から“Ｌ”状態に制御され、ラッチ回路ＸＤＬに読み出しデータが転送されると、レディ／ビジー信号ＲＢが“Ｌ”状態から“Ｈ”状態に制御される。
【0236】
図２９において、上図は比較例におけるキャッシュリードの読み出し動作が連続して実行される場合を示し、下図は第２実施形態における第２キャッシュリードの読み出し動作が連続して実行される場合を示している。
【0237】
図２９の上図に示す比較例におけるキャッシュリードは、図２６の上図に示した比較例におけるキャッシュリードと同じである。この場合、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作の実行後、次のキャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始される。一方、図２９の下図に示す様に、第２実施形態における第２キャッシュリードでは、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力したタイミングが特定タイミングＴＡより前である場合、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））の終了前にラッチ回路ＳＤＬからラッチ回路ＡＤＬへのデータ転送動作が実行され、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））の終了後、直ちに次のキャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始される。このキャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋２））の実行中にラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作が実行される。
【0238】
図２９に示す様に、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力した時点からラッチ回路ＸＤＬへのデータ転送動作が終了する時点までの時間（レディ／ビジー信号ＲＢが“Ｌ”状態の期間）については、比較例におけるキャッシュリード（図２９の上図）と第２実施形態における第２キャッシュリード（図２９の下図）とは同じ時間である。
【0239】
キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始される際、非選択ワード線ＷＬＵに対して読み出しパス電圧ＶＲＥＡＤが充電されると共に、ラッチ回路ＡＤＬからラッチ回路ＸＤＬにデータ転送が行われる。従って、図２９に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが大きくなる。この動作電流ＩＣＣは、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））が開始される際の動作電流ＩＣＣに比べ、大きい。
【0240】
図３０において、上図は比較例におけるキャッシュリードの読み出し動作が連続して実行される場合を示し、下図は第２実施形態における第１キャッシュリードの読み出し動作が連続して実行される場合を示している。
【0241】
図３０の上図に示す比較例におけるキャッシュリードは、図２７の上図に示した比較例におけるキャッシュリードと同じである。この場合、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作の実行後、次のキャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始される。一方、図３０の下図に示す様に、第２実施形態における第１キャッシュリードでは、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力したタイミングが特定タイミングＴＡより後である場合、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））の終了前にラッチ回路ＳＤＬからラッチ回路ＡＤＬへのデータ転送動作が実行され、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））の終了後、直ちに次のキャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始される。このキャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋２））の実行中にラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作が実行される。
【0242】
図３０に示す様に、キャッシュリードコマンド（００ｈ－ＡＤＤ（Ｎ＋２）―３１ｈ）を入力した時点からラッチ回路ＸＤＬへのデータ転送動作が終了する時点までの時間（レディ／ビジー信号ＲＢが“Ｌ”状態の期間）については、比較例におけるキャッシュリード（図３０の上図）と第２実施形態における第１キャッシュリード（図３０の下図）とは同じ時間である。尚、第２実施形態における第１キャッシュリード（図３０の下図）の上記期間は、第２実施形態における第２キャッシュリード（図２９の下図）の上記期間よりも短い。
【0243】
キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋２））が開始される際、非選択ワード線ＷＬＵに対して読み出しパス電圧ＶＲＥＡＤが充電されると共に、ラッチ回路ＡＤＬからラッチ回路ＸＤＬにデータ転送が行われる。従って、図３０に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが大きくなる。この動作電流ＩＣＣは、キャッシュリードの読み出し動作（Ｒｅａｄ（Ｎ＋１））が開始される際の動作電流ＩＣＣに比べ、大きい。
【0244】
［第３実施形態］
次に、第３実施形態に係る連結リードの読み出し動作について説明する。
次に、第３実施形態に係る連結リードの読み出し動作について説明する。
【0245】
図３１は、第３実施形態における連結リードの読み出し動作について説明するための波形図である。図３２は、第３実施形態における連結リードの読み出し動作における一部の波形を示す図である。ここで、連結リードの読み出し動作では、特定の条件が成立した場合に、前後のページのキャッシュリードの読み出し動作を連結する。
【0246】
尚、以下の説明では、図３１で説明した場合と同様、各メモリセルＭＣに図１８（ｂ）を参照して説明した様な方法でデータが割り当てられており、下位ページ（ＬＰ）、中位ページ（ＭＰ）、上位ページ（ＵＰ）、及び下位ページ（ＬＰ）のデータを読み出す例について説明する。
【0247】
連結リードの読み出し動作を開始する際に、コントローラダイＣＤは、ノーマルリードの読み出し動作を指示するコマンドセットを、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力する。コマンドセットは、図３１に示す様に、データ００ｈ，ＡＤＤ，３０ｈを含む。
【0248】
データＤＡＤＤは、例えば、動作対象の下位ページ（ＬＰ）、メモリブロックＢＬＫｘ、ワード線ＷＬｍ、及びメモリストリングＭＳａを特定するデータであるものとする。
【0249】
タイミングｔ３０１において、コマンドセットが入力されると、コマンドセットのデータ００ｈ及び３０ｈがコマンドデータＤＣＭＤとしてコマンドレジスタＣＭＲに保持され、コマンドセットのデータＤＡＤＤがアドレスデータＤＡＤＤとしてアドレスレジスタＡＤＲに保持される。
【0250】
シーケンサＳＱＣは、コマンドセットの入力に応じて、端子ＲＢｎ（レディ／ビジー信号ＲＢ）を“Ｈ”状態から“Ｌ”状態に制御する。これに伴い、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読み出し動作が実行される。また、読み出し動作が開始された時点で、“True busy”が“Ｈ”状態から“Ｌ”状態となる。
【0251】
タイミングｔ３０２において、選択されたメモリブロックＢＬＫｘに含まれる非選択ワード線ＷＬＵの電圧を接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、ドレイン側選択ゲート線ＳＧＤ（ＭＳａ）に電圧ＶＳＧを供給する。
【0252】
ここで、選択されたメモリブロックＢＬＫｘに含まれる全ての非選択ワード線ＷＬＵを読み出しパス電圧ＶＲＥＡＤに充電する際に、電圧生成ユニットｖｇ２（図６）として機能し、又は、電圧生成ユニットｖｇ２（図６）に電圧を供給するチャージポンプ回路３２に正電荷が供給される。これにより、図３１に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0253】
タイミングｔ３０３において、選択されたメモリブロックＢＬＫｘに含まれる選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＥＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｄステートに対応するメモリセルＭＣはＯＮ状態となり、Ｅステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0254】
尚、図３１には示していないが、タイミングｔ３０３において、選択されたメモリブロックＢＬＫｘに含まれるビット線ＢＬの電圧を、接地電圧ＶＳＳから電圧ＶＤＤまで充電する。また、タイミングｔ３０３において、選択されたメモリブロックＢＬＫｘに含まれるソース線ＳＬに電圧ＶＳＲＣを供給する。
【0255】
次に、センス動作（図３１中の“sense”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＥＲに対応する読み出しデータ（Ｅ）を取得する。この読み出しデータ（Ｅ）は、ラッチ回路ＳＤＬに保持される。センス動作を実行する際に、センスノードＳＥＮ等の充電に必要な電荷量が増加する。そして、図３１に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。以下、センス動作を実行する際は、パッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0256】
タイミングｔ３０４において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＡＲを供給する。これにより、図１８（ａ）のＥｒステートに対応するメモリセルＭＣはＯＮ状態となり、Ａステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0257】
次に、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＡＲに対応する読み出しデータ（Ａ）を取得する。センスアンプＳＡは、読み出しデータ（Ｅ）と読み出しデータ（Ａ）とに所定の論理演算を行う。ラッチ回路ＳＤＬは、この論理演算の結果（Ｅ＆Ａ）を保持する。この論理演算の結果（Ｅ＆Ａ）は、下位ビット（下位ページ）の読み出しデータ［ＬＰ］である。
【0258】
タイミングｔ３０５において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。
【0259】
タイミングｔ３０６において、キャッシュリードを指示するコマンドセットＣＳ（１）が入力されると、コマンドセットＣＳ（１）のデータ００ｈ及び３１ｈがコマンドデータＤＣＭＤとしてコマンドレジスタＣＭＲに保持され、コマンドセットＣＳ（１）のデータＤＡＤＤがアドレスデータＤＡＤＤとしてアドレスレジスタＡＤＲに保持される。
【0260】
データＤＡＤＤは、例えば、動作対象の中位ページ（ＭＰ）、メモリブロックＢＬＫｘ、ワード線ＷＬｍ、及びメモリストリングＭＳａを特定するデータであるものとする。
【0261】
シーケンサＳＱＣは、コマンドセットＣＳ（１）の入力に応じて、端子ＲＢｎ（レディ／ビジー信号ＲＢ）を“Ｈ”状態から“Ｌ”状態に制御する。これに伴い、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読み出し動作が実行される。
【0262】
タイミングｔ３０７において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。
【0263】
また、タイミングｔ３０７において、選択されたメモリブロックＢＬＫｘに含まれる非選択ワード線ＷＬＵの電圧を接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、ドレイン側選択ゲート線ＳＧＤ（ＭＳａ）に電圧ＶＳＧを供給する。これにより、図３１に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0264】
また、タイミングｔ３０７において、コントローラダイＣＤは、データアウトコマンドを、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力している。データアウトコマンドは、図３１に示す様に、データ０５ｈ，ＡＤＤ，Ｅ０ｈを含む。
【0265】
データ０５ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＤＣＭＤである。このデータ０５ｈは、データアウトの開始時に入力される。データＤＡＤＤは、ノーマルリードを指示するコマンドセット（００ｈ－ＡＤＤ－３０ｈ）のデータＤＡＤＤと同じデータである。データＥ０ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＤＣＭＤである。このデータＥ０ｈは、データアウトコマンドの入力が終了したことを示すデータである。メモリダイＭＤがデータアウトコマンドを入力することにより、データアウト動作Ｄｏｕｔ（ＬＰ）（図３２のＤｏｕｔ（Ｎ－１）が開始される。
【0266】
また、タイミングｔ３０７において、選択されたメモリブロックＢＬＫｘに含まれる選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＦＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｅステートに対応するメモリセルＭＣはＯＮ状態となり、Ｆステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0267】
図３２に示す様に、タイミングｔ３０７において、選択されたメモリブロックＢＬＫｘに含まれるビット線ＢＬの電圧を、接地電圧ＶＳＳから電圧ＶＤＤまで充電する。また、タイミングｔ３０７において、選択されたメモリブロックＢＬＫｘに含まれるソース線ＳＬに電圧ＶＳＲＣを供給する。
【0268】
次に、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＦＲに対応する読み出しデータ（Ｆ）を取得する。この読み出しデータ（Ｆ）は、ラッチ回路ＳＤＬに保持される。
【0269】
タイミングｔ３０８において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＤＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｃステートに対応するメモリセルＭＣはＯＮ状態となり、Ｄステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0270】
次に、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＤＲに対応する読み出しデータ（Ｄ）を取得する。センスアンプＳＡは、読み出しデータ（Ｆ）と読み出しデータ（Ｄ）とに所定の論理演算を行う。ラッチ回路ＳＤＬは、この論理演算の結果（Ｆ＆Ｄ）を保持する。
【0271】
タイミングｔ３０９において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＢＲを供給する。これにより、図１８（ａ）のＥｒステート～Ａステートに対応するメモリセルＭＣはＯＮ状態となり、Ｂステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0272】
次に、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＢＲに対応する読み出しデータ（Ｂ）を取得する。センスアンプＳＡは、読み出しデータ（Ｆ）と読み出しデータ（Ｄ）と読み出しデータ（Ｂ）とに所定の論理演算を行う。ラッチ回路ＳＤＬは、この論理演算の結果（Ｆ＆Ｄ＆Ｂ）を保持する。この論理演算の結果（Ｆ＆Ｄ＆Ｂ）は、中位ビット（中位ページ）の読み出しデータ［ＭＰ］である。
【0273】
尚、図３１及び図３２に示す様に、データアウト動作（図３１のＤｏｕｔ（ＬＰ）、図３２のＤｏｕｔ（Ｎ－１））が終了すると、次のキャッシュリードコマンド（図３１及び図３２の“００ｈ－ＡＤＤ－３１ｈ”）を受け付け可能な状態になる。キャッシュリードコマンドＣＳ（２）を入力すると、シーケンサＳＱＣは、端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。
【0274】
キャッシュリードコマンドＣＳ（２）に含まれるデータＤＡＤＤは、例えば、動作対象の上位ページ（ＵＰ）、メモリブロックＢＬＫｘ、ワード線ＷＬｍ、及びメモリストリングＭＳａを特定するデータであるものとする。
【0275】
この場合、中位ページ（図３２のページＮ）と上位ページ（図３２のページＮ＋１）とで、メモリブロックＢＬＫｘ、ワード線ＷＬｍ、及びメモリストリングＭＳａが共通である。この場合、図３１及び図３２に示す様に、中位ページ（図３２のページＮ）の読み出し動作と上位ページ（図３２のページＮ＋１）の読み出し動作とが連結される。
【0276】
具体的には、図３２に示す様に、中位ページ（図３２のページＮ）のリカバリ動作の期間ＲＲが削除され、中位ページの最後の期間ＲＷＬと上位ページの先頭の期間Ｒとが連結される。尚、上位ページの先頭の期間Ｒは中位ページの期間ＲＷＬと連結されることで、期間Ｒが期間ＲＷＬになる。この様に、中位ページと上位ページが連結されることにより、読み出し動作の時間が短縮される。また、中位ページと上位ページが連結されることにより、非選択ワード線ＷＬＵに供給されている読み出しパス電圧ＶＲＥＡＤ、ドレイン側選択ゲート線ＳＧＤ（ＭＳａ）に供給されている電圧ＶＳＧ、ソース線ＳＬに供給されている電圧ＶＳＲＣ、及びビット線ＢＬに供給されている電圧ＶＤＤは、接地電圧ＶＳＳに低下させることなく、そのまま維持される。従って、これらの配線の放電及び充電を行う必要がなくなり、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが抑制される。
【0277】
尚、キャッシュリードコマンドＣＳ（２）を入力したタイミングが特定タイミングＴＡ（図３１及び図３２中のタイミングｔ３１０）よりも後である場合、中位ページ（図３２のページＮ）の読み出し動作と上位ページ（図３２のページＮ＋１）の読み出し動作との連結が行われない。この場合、タイミングｔ３１０において、リカバリ動作（期間ＲＲ）が実行され、そのリカバリ動作（期間ＲＲ）中にラッチ回路ＳＤＬからラッチ回路ＡＤＬへのデータ転送動作が実行される。また、上位ページ（図３２のページＮ＋１）の読み出し動作の終了後、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへのデータ転送動作が実行される。キャッシュリードコマンドＣＳ（３），ＣＳ（４）を入力したタイミングが特定タイミングＴＡ（図３１及び図３２中のタイミングｔ３１２，ｔ３１４）よりも後である場合についても同様である。
【0278】
タイミングｔ３１０において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。図３１及び図３２には示していないが、タイミングｔ３１０において、ラッチ回路ＳＤＬに格納されている読み出しデータ（Ｆ＆Ｄ＆Ｂ）がラッチ回路ＡＤＬに転送される。そして、ラッチ回路ＡＤＬに格納されている読み出しデータ（Ｆ＆Ｄ＆Ｂ）がラッチ回路ＸＤＬに転送される。尚、タイミングｔ３１０において、ラッチ回路ＳＤＬに格納されている読み出しデータ（Ｆ＆Ｄ＆Ｂ）は、直接、ラッチ回路ＸＤＬに転送されても良い。
【0279】
また、タイミングｔ３１０において、選択されたメモリブロックＢＬＫｘに含まれる選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＧＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｆステートに対応するメモリセルＭＣはＯＮ状態となり、Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0280】
尚、メモリダイＭＤがデータアウトコマンドを入力することに応じて、データアウト動作Ｄｏｕｔ（ＭＰ）（図３２のＤｏｕｔ（Ｎ）が開始される。
【0281】
次に、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＧＲに対応する読み出しデータ（Ｇ）を取得する。この読み出しデータ（Ｇ）は、ラッチ回路ＳＤＬに保持される。
【0282】
タイミングｔ３１１において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＣＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｂステートに対応するメモリセルＭＣはＯＮ状態となり、Ｃステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0283】
次に、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＣＲに対応する読み出しデータ（Ｃ）を取得する。センスアンプＳＡは、読み出しデータ（Ｇ）と読み出しデータ（Ｃ）とに所定の論理演算を行う。ラッチ回路ＳＤＬは、この論理演算の結果（Ｇ＆Ｃ）を保持する。この論理演算の結果（Ｇ＆Ｃ）は、上位ビット（上位ページ）の読み出しデータ［ＵＰ］である。
【0284】
尚、図３１及び図３２に示す様に、データアウト動作（図３１のＤｏｕｔ（ＭＰ）、図３２のＤｏｕｔ（Ｎ））が終了すると、次のキャッシュリードコマンド（図３１及び図３２の“００ｈ－ＡＤＤ－３１ｈ”）を受け付け可能な状態になる。キャッシュリードコマンドＣＳ（３）を入力すると、シーケンサＳＱＣは、端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。
【0285】
キャッシュリードコマンドＣＳ（３）に含まれるデータＤＡＤＤは、例えば、動作対象の下位ページ（ＬＰ）、メモリブロックＢＬＫｘ、ワード線ＷＬｍ、及びメモリストリングＭＳｂを特定するデータであるものとする。
【0286】
この場合、上位ページ（図３２のページＮ＋１）と下位ページ（図３２のページＮ＋２）とで、メモリブロックＢＬＫｘ及びワード線ＷＬｍが共通である。一方、下位ページのメモリストリングＭＳｂは、上位ページのメモリストリングＭＳａと異なる。この様な場合においても、図３１及び図３２に示す様に、中位ページ（図３２のページＮ＋１）の読み出し動作と上位ページ（図３２のページＮ＋２）の読み出し動作とが連結される。
【0287】
具体的には、図３２に示す様に、上位ページ（図３２のページＮ＋１）のリカバリ動作の期間ＲＲが削除され、上位ページの最後の期間ＲＷＬと下位ページの先頭の期間Ｒとが連結される。尚、下位ページの先頭の期間Ｒは上位ページの期間ＲＷＬと連結されることで、期間Ｒが期間ＲＷＬになる。この様に、上位ページと下位ページが連結されることにより、読み出し動作の時間が短縮される。また、非選択ワード線ＷＬＵ、ソース線ＳＬ、及びビット線ＢＬの放電及び充電を行う必要がなくなり、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが抑制される。
【0288】
上述した様に、上位ページのメモリストリングＭＳａと下位ページのメモリストリングＭＳｂとが異なるので、メモリストリングＭＳが切り替えられる。タイミングｔ３１２において、メモリストリングＭＳａのアドレスに対応するドレイン側選択ゲート線ＳＧＤ（ＭＳａ）の電圧ＶＳＧが放電され、接地電圧ＶＳＳまで低下される。その後、メモリストリングＭＳｂのアドレスに対応するドレイン側選択ゲート線ＳＧＤ（ＭＳｂ）が接地電圧ＶＳＳから電圧ＶＳＧまで充電される。
【0289】
また、タイミングｔ３１２において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。図３１及び図３２には示していないが、タイミングｔ３１２において、ラッチ回路ＳＤＬに格納されている読み出しデータ（Ｇ＆Ｃ）がラッチ回路ＡＤＬに転送される。そして、ラッチ回路ＡＤＬに格納されている読み出しデータ（Ｇ＆Ｃ）がラッチ回路ＸＤＬに転送される。尚、タイミングｔ３１２において、ラッチ回路ＳＤＬに格納されている読み出しデータ（Ｇ＆Ｃ）は、直接、ラッチ回路ＸＤＬに転送されても良い。
【0290】
また、タイミングｔ３１２において、選択されたメモリブロックＢＬＫｘに含まれる選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＥＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｄステートに対応するメモリセルＭＣはＯＮ状態となり、Ｅステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0291】
尚、メモリダイＭＤがデータアウトコマンドを入力することに応じて、データアウト動作Ｄｏｕｔ（ＵＰ）（図３２のＤｏｕｔ（Ｎ＋１）が開始される。
【0292】
次に、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＥＲに対応する読み出しデータ（Ｅ）を取得する。この読み出しデータ（Ｅ）は、ラッチ回路ＳＤＬに保持される。
【0293】
タイミングｔ３１３において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＡＲを供給する。これにより、図１８（ａ）のＥｒステートに対応するメモリセルＭＣはＯＮ状態となり、Ａステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0294】
次に、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＡＲに対応する読み出しデータ（Ａ）を取得する。センスアンプＳＡは、読み出しデータ（Ｅ）と読み出しデータ（Ａ）とに所定の論理演算を行う。ラッチ回路ＳＤＬは、この論理演算の結果（Ｅ＆Ａ）を保持する。この論理演算の結果（Ｅ＆Ａ）は、下位ビット（下位ページ）の読み出しデータ［ＬＰ］である。
【0295】
尚、図３１及び図３２に示す様に、データアウト動作（図３１のＤｏｕｔ（ＵＰ）、図３２のＤｏｕｔ（Ｎ＋１））が終了すると、次のキャッシュリードコマンド（図３１及び図３２の“００ｈ－ＡＤＤ－３１ｈ”）を受け付け可能な状態になる。キャッシュリードコマンドＣＳ（４）を入力すると、シーケンサＳＱＣは、端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。
【0296】
キャッシュリードコマンドＣＳ（４）に含まれるデータＤＡＤＤは、例えば、動作対象の中位ページ（ＭＰ）、メモリブロックＢＬＫｙ、ワード線ＷＬｍ、及びメモリストリングＭＳｂを特定するデータであるものとする。
【0297】
上記のキャッシュリードコマンドＣＳ（３）に含まれるデータＤＡＤＤと、次のキャッシュリードコマンドＣＳ（４）に含まれるデータＤＡＤＤとで、メモリブロックＢＬＫｘ又はワード線ＷＬｍのアドレスが異なる場合、ページＮ＋２の読み出し動作と次のページの読み出し動作は連結されない。この場合、タイミングｔ３１４において、非選択ワード線ＷＬＵの読み出しパス電圧ＶＲＥＡＤ、ドレイン側選択ゲート線ＳＧＤ（ＭＳｂ）の電圧ＶＳＧ、ソース線ＳＬの電圧ＶＳＲＣ、及びビット線ＢＬの電圧ＶＤＤは、それぞれ、放電される。
【0298】
尚、メモリブロックＢＬＫｘ及びワード線ＷＬｍのアドレスが同じ場合であっても、ノーマルリードの読み出し動作とキャッシュリードの読み出し動作は連結されない。
【0299】
図３３は、第３実施形態における連結リードの読み出し動作について説明するためのフローチャートである。
【0300】
ステップＳ２０１において、メモリダイＭＤは、ページＮのキャッシュリードコマンドを入力する（図３１のタイミングｔ３０６参照）。ステップＳ２０２において、メモリダイＭＤは、ページＮ＋１のキャッシュリードコマンドを入力する（図３１のタイミングｔ３０９参照）。ステップＳ２０３Ａにおいて、メモリダイＭＤは、ページＮの読み出し動作が実行中であるか否か判定する。ページＮの読み出し動作が実行中である場合（ステップＳ２０３ＡのＹＥＳ）、ステップＳ２０３Ｂにおいて、メモリダイＭＤは、ページＮ＋１のキャッシュリードコマンドを入力したタイミングがページＮの読み出し動作のリカバリ動作の開始前（図３１及び図３２のタイミングｔ３１０よりも前）であるか否か判定する。
【0301】
ページＮ＋１のキャッシュリードコマンドを入力したタイミングがページＮの読み出し動作におけるリカバリ動作の開始前である場合（ステップＳ２０３ＢのＹＥＳ）、ステップＳ２０４において、メモリダイＭＤは、ページＮ及びページＮ＋１のメモリブロックＢＬＫのアドレスが同じであるか否か判定する。
【0302】
ページＮ及びページＮ＋１のメモリブロックＢＬＫのアドレスが同じである場合（ステップＳ２０４のＹＥＳ）、ステップＳ２０５において、メモリダイＭＤは、ページＮ及びページＮ＋１のワード線ＷＬのアドレスが同じであるか否か判定する。ページＮ及びページＮ＋１のワード線ＷＬのアドレスが同じである場合（ステップＳ２０５のＹＥＳ）、ステップＳ２０６において、メモリダイＭＤは、ページＮ及びページＮ＋１のメモリストリングＭＳのアドレスが同じであるか否か判定する。
【0303】
ページＮ及びページＮ＋１のメモリストリングＭＳのアドレスが同じである場合（ステップＳ２０６のＹＥＳ）、ステップＳ２０７において、メモリダイＭＤは、選択ワード線ＷＬＳ以外の配線（非選択ワード線ＷＬＵ，ドレイン側選択ゲート線ＳＧＤ，ソース側選択ゲート線ＳＧＳ，ソース線ＳＬ，ビット線ＢＬ）の電圧を放電せず、それらの配線の電圧を維持する。一方、ページＮ及びページＮ＋１のメモリストリングＭＳのアドレスが異なる場合（ステップＳ２０６のＮＯ）、ステップＳ２０８において、メモリダイＭＤは、選択ワード線ＷＬＳ及びドレイン側選択ゲート線ＳＧＤ以外の配線（非選択ワード線ＷＬＵ，ソース側選択ゲート線ＳＧＳ，ソース線ＳＬ，ビット線ＢＬ）の電圧を放電せず、それらの配線の電圧を維持する。尚、選択ワード線ＷＬＳについては、リカバリ動作（期間ＲＲ）を実行することなく、読み出し電圧供給動作が連結されている。
【0304】
ページＮの読み出し動作が実行中でない場合（ステップＳ２０３ＡのＮＯ）、ページＮ＋１のキャッシュリードコマンドを入力したタイミングがページＮの読み出し動作におけるリカバリ動作の開始前でない場合（ステップＳ２０３ＢのＮＯ）、ページＮ及びページＮ＋１のメモリブロックＢＬＫのアドレスが異なる場合（ステップＳ２０４のＮＯ）、又は、ページＮ及びページＮ＋１のワード線ＷＬのアドレスが異なる場合（ステップＳ２０５のＮＯ）、ステップＳ２０９において、メモリダイＭＤは、選択ワード線ＷＬＳ及びドレイン側選択ゲート線ＳＧＤを含む全ての配線（選択ワード線ＷＬＳ，非選択ワード線ＷＬＵ，ドレイン側選択ゲート線ＳＧＤ，ソース側選択ゲート線ＳＧＳ，ソース線ＳＬ，ビット線ＢＬ）の電圧を放電し、その後、全ての配線の電圧を充電する。
【0305】
この様な構成によれば、キャッシュリードの読み出し動作が連続して実行される場合において、特定の条件（ステップＳ２０３～Ｓ２０６）が成立した場合に、前後のページの読み出し動作が連結される。従って、キャッシュリードの読み出し動作が実行されている期間を短縮することができる。また、所定の配線の放電及び充電を行う必要がなくなり、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが抑制される。
【0306】
［第４実施形態］
図３４は、第４実施形態における連結リードの読み出し動作について説明するための波形図である。
図３４は、第４実施形態における連結リードの読み出し動作について説明するための波形図である。
【0307】
上記第３実施形態に係る連結リードの読み出し動作では、図３２に示す様に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＦＲ，ＶＣＧＤＲ，ＶＣＧＢＲ，ＶＣＧＧＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＡＲの順に供給していた。これに対し、第４実施形態に係る連結リードの読み出し動作では、図３４に示す様に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＦＲ，ＶＣＧＤＲ，ＶＣＧＢＲ，ＶＣＧＣＲ，ＶＣＧＧＲ，ＶＣＧＥＲ，ＶＣＧＡＲの順に供給している。それ以外の構成については、図３２を参照して説明した内容と同様であるため、重複する説明を省略する。
【0308】
この様な構成によれば、連結リードにおける選択ワード線ＷＬＳの読み出し電圧のレベルの遷移量が減少するので、キャッシュリードの読み出し動作が実行されている期間を短縮することができ、また、所定の配線の放電及び充電を行う必要がなくなり、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが抑制される。また、読み出し電圧のレベルをスムーズに切り替えることができる。
【0309】
尚、図３４では、読み出し電圧が高いレベルから低いレベルに遷移するリバースリード（ＶＣＧＦＲ，ＶＣＧＤＲ，ＶＣＧＢＲ）を実行し、読み出し電圧が低いレベルから高いレベルに遷移するフォワードリード（ＶＣＧＣＲ，ＶＣＧＧＲ）を実行し、その後、リバースリード（ＶＣＧＥＲ，ＶＣＧＡＲ）を実行していた。しかしながら、フォワードリード（ＶＣＧＢＲ，ＶＣＧＤＲ，ＶＣＧＦＲ）を実行し、リバースリード（ＶＣＧＧＲ，ＶＣＧＣＲ）を実行し、その後、フォワードリード（ＶＣＧＡＲ，ＶＣＧＥＲ）を実行しても良い。
【0310】
図３５は、第４実施形態における連結リードの読み出し動作の変形例について説明するための波形図である。図３５では、フォワードリード（ＶＣＧＢＲ，ＶＣＧＤＲ，ＶＣＧＦＲ）を実行し、リバースリード（ＶＣＧＧＲ，ＶＣＧＣＲ）を実行し、その後、フォワードリード（ＶＣＧＡＲ，ＶＣＧＥＲ）を実行する例を示している。即ち、第４実施形態に係る連結リードの読み出し動作の変形例では、図３５に示す様に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＢＲ，ＶＣＧＤＲ，ＶＣＧＦＲ，ＶＣＧＧＲ，ＶＣＧＣＲ，ＶＣＧＡＲ，ＶＣＧＥＲの順に供給している。それ以外の構成については、図３２及び図３４を参照して説明した内容と同様であるため、重複する説明を省略する。
【0311】
この様な構成であっても、連結リードにおける選択ワード線ＷＬＳの読み出し電圧のレベルの遷移量が減少するので、キャッシュリードの読み出し動作が実行されている期間を短縮することができ、また、所定の配線の放電及び充電を行う必要がなくなり、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが抑制される。また、読み出し電圧のレベルをスムーズに切り替えることができる。
【0312】
尚、ＱＬＣ（Quad Level Cell：メモリセルに１６値のデータ（４ビット）を記録する。）の場合、例えば、リバースリードを実行し、フォワードリードを実行し、リバースリードを実行し、その後、フォワードリードを実行しても良い。又は、ＱＬＣの場合、例えば、フォワードリードを実行し、リバースリードを実行し、フォワードリードを実行し、その後、リバースリードを実行しても良い。
【0313】
また、ＰＬＣ（Penta Level Cell の略。メモリセルに３２値のデータ（５ビット）を記録する。）の場合、例えば、リバースリードを実行し、フォワードリードを実行し、リバースリードを実行し、フォワードリードを実行し、その後、リバースリードを実行しても良い。又は、ＰＬＣの場合、例えば、フォワードリードを実行し、リバースリードを実行し、フォワードリードを実行し、リバースリードを実行し、その後、フォワードリードを実行しても良い。
【0314】
リバースリードとフォワードリードとを交互に実行する場合を説明したが、選択ワード線ＷＬＳの読み出し電圧のレベルの遷移量が減少すれば、リバースリードとフォワードリードとを交互に実行する場合でなくても良い。
【0315】
［第５実施形態］
次に、図３６を参照して、第５実施形態におけるシーケンシャルリードの読み出し動作について説明する。下位ページ、中位ページ、上位ページについて、まとめて読み出し動作を行う方法をシーケンシャルリードと呼ぶ。
次に、図３６を参照して、第５実施形態におけるシーケンシャルリードの読み出し動作について説明する。下位ページ、中位ページ、上位ページについて、まとめて読み出し動作を行う方法をシーケンシャルリードと呼ぶ。
【0316】
図３６は、第５実施形態におけるシーケンシャルリードの読み出し動作について説明するための波形図である。シーケンシャルリードは、複数のページから読み出しデータを一括して読み出すものである。図３６に示す様に、例えば、選択ワード線ＷＬＳに供給される読み出し電圧を、ＶＣＧＡＲ，ＶＣＧＢＲ，ＶＣＧＣＲ，ＶＣＧＤＲ，ＶＣＧＥＲ，ＶＣＧＦＲ，ＶＣＧＧＲの順に段階的に切り替える。キャッシュメモリＣＭのラッチ回路ＸＤＬは、下位ページ、中位ページ及び上位ページの読み出しデータが順に格納される。そして、読み出しデータが格納される毎にデータアウトされる。
【0317】
図３６の例では、１回目のシーケンシャルリードと２回目のシーケンシャルリードとで、メモリブロックＢＬＫｘ及びワード線ＷＬｍが共通であるものとする。一方、１回目のシーケンシャルリードのメモリストリングＭＳａと２回目のシーケンシャルリードのメモリストリングＭＳｂは異なる。この様な場合、図３６に示す様に、１回目のシーケンシャルリードの読み出し動作と２回目のシーケンシャルリードの読み出し動作を連結することができる。この場合、非選択ワード線ＷＬＵの読み出しパス電圧ＶＲＥＡＤは、放電及び充電されずに連結される。一方、ドレイン側選択ゲート線ＳＧＤの電圧ＶＳＧは、放電及び充電が行われる。
【0318】
この様な構成によっても、シーケンシャルリードの読み出し動作が実行されている期間を短縮することができ、また、所定の配線の放電及び充電を行う必要がなくなり、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが抑制される。
【0319】
尚、第５実施形態におけるシーケンシャルリードでは、シーケンシャルリード専用のコマンドセット（例えば５０ｈ－００ｈ－ＡＤＤ－３１ｈ）を用いて、シーケンシャルリードの実行を指示する。シーケンシャルリード専用のコマンドセットでは、“５０ｈ”等のプレフィクスコマンドを付加する。
【0320】
また、図示は省略するが、コントローラダイＣＤからデータアウトコマンド（図１９の“０５ｈ－ＡＤＤ－Ｅ０ｈ”）を受け付けることにより、ラッチ回路ＸＤＬに格納されている読み出しデータのデータアウト動作Ｄｏｕｔ（Ｎ＋１）が行われる。シーケンシャルリードにおいては、例えば、下位ページ（ＬＰ）、中位ページ（ＭＰ）、上位ページ（ＵＰ）の順にデータアウト動作を行う。
【0321】
次に、図３７を参照して、第１実施形態～第２実施形態の変形例について説明する。
【0322】
【0323】
タイミングｔ１０２～タイミングｔ１０３にかけて、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、タイミングｔ１０２～タイミングｔ１０３にかけて、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。
【0324】
タイミングｔ１０７Ａからタイミングｔ１１１までの期間において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給した後、接地電圧ＶＳＳに低下させる。タイミングｔ１０７Ａからタイミングｔ１１１までの期間は、リカバリ動作が行われる期間ＲＲである。この期間をチャネルクリーン期間（Channel Clean）ともいう。また、タイミングｔ１０７Ａからタイミングｔ１１１までの期間において、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を、読み出しパス電圧ＶＲＥＡＤから接地電圧ＶＳＳまで放電する。選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵの放電のタイミングは同時であってもよい。
【0325】
タイミングｔ１１２Ａ～タイミングｔ１１２にかけて、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、タイミングｔ１１２Ａからタイミング１１２にかけて、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。
【0326】
タイミングｔ１１８からタイミングｔ１２０までの期間において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給した後、接地電圧ＶＳＳに低下させる。タイミングｔ１１８からタイミングｔ１２０までの期間は、チャネルクリーン期間（Channel Clean）である。また、タイミングｔ１１８からタイミングｔ１２０までの期間において、非選択ワード線ＷＬＵの電圧を、読み出しパス電圧ＶＲＥＡＤから接地電圧ＶＳＳまで放電する。
【0327】
【0328】
次に、図３８を参照して、第３実施形態～第４実施形態の変形例について説明する。
【0329】
【0330】
タイミングｔ３０２～タイミングｔ３０３にかけて、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、タイミングｔ３０２～タイミングｔ３０３にかけて、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。
【0331】
タイミングｔ３０５Ａからタイミングｔ３０５までの期間において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給した後、接地電圧ＶＳＳに低下させる。タイミングｔ３０５Ａからタイミングｔ３０５までの期間は、リカバリ動作が行われる期間ＲＲである。この期間をチャネルクリーン期間（Channel Clean）ともいう。また、タイミングｔ３０５Ａからタイミングｔ３０５までの期間において、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を、読み出しパス電圧ＶＲＥＡＤから接地電圧ＶＳＳまで放電する。選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵの放電のタイミングは同時であってもよい。
【0332】
タイミングｔ３０６からタイミングｔ３０７までの期間、タイミングｔ３１０Ａからタイミングｔ３１０までの期間、及びタイミングｔ３１２Ａからタイミングｔ３１２までの期間において、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、タイミングｔ３０６からタイミングｔ３０７までの期間において、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。
【0333】
タイミングｔ３１４Ａからタイミングｔ３１４までの期間において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給した後、接地電圧ＶＳＳに低下させる。タイミングｔ３１４Ａからタイミングｔ３１４までの期間は、チャネルクリーン期間（Channel Clean）である。また、タイミングｔ３１４Ａからタイミングｔ３１４までの期間において、非選択ワード線ＷＬＵの電圧を、読み出しパス電圧ＶＲＥＡＤから接地電圧ＶＳＳまで放電する。
【0334】
【0335】
［その他の実施形態］
以上、第１実施形態～第５実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した半導体記憶装置はあくまでも例示に過ぎず、動作、構成等は、適宜調整可能である。
以上、第１実施形態～第５実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した半導体記憶装置はあくまでも例示に過ぎず、動作、構成等は、適宜調整可能である。
【0336】
例えば、第１実施形態～第５実施形態に係る半導体記憶装置においては、例えば図１８を参照して説明した様に、各メモリセルＭＣに３ビットのデータを記録させていた。しかしながら、メモリセルＭＣに記録されるデータは、１ビットでも良いし、２ビットでも良いし、４ビットでも良いし、５ビット以上でも良い。
【0337】
上記第３実施形態～第５実施形態では、キャッシュリードコマンドＣＳが入力されるタイミングが特定タイミングＴＡよりも前であるか否かによって、連結リードが実行されるか否かが決定される。しかしながら、ユーザが連結リードを実行するか否かを選択可能に構成しても良い。
【0338】
この場合、ＳＥＴ ＦＥＡＴＵＲＥ動作を用いて、連結リードを実行するか否かを設定可能に構成しても良い。例えば、あるモード（enable mode）では、キャッシュリードコマンドＣＳが入力されるタイミングに応じて、連結リードが実行されるか否かが決定される。他のモード（disable mode）では、キャッシュリードコマンドＣＳが入力されるタイミングに係わらず、連結リードを実施しない。
【0339】
また、プレフィクスコマンドを用いて、連結リードを実行するか否かを指定可能に構成しても良い。プレフィクスコマンドは、通常のコマンドセットの冒頭に付加されるコマンドである。例えば、コマンドセット（ｘｘｈ－００ｈ－ＡＤＤ－３１ｈ）において、プレフィクスコマンドは、“ｘｘｈ”である。あるモード（enable base mode）では、プレフィクスコマンドが付加されたときに、連結リードを実施せず、プレフィクスコマンドが付加されないときに、連結リードが実施可能となる。他のモード（disable base mode）では、プレフィクスコマンドが付加されたときに、連結リードが実施可能となり、プレフィクスコマンドが付加されないときに、連結リードを実施しない。モードの選択は、例えばＳＥＴ ＦＥＡＴＵＲＥ動作を用いて設定される。
【0340】
尚、第１実施形態においては、次の構成が開示されている。第１コマンドセットに応じて、第１読み出し動作が実行され、第２コマンドセットに応じて、第２読み出し動作が前記第１読み出し動作の後に連続して実行される。前記第２コマンドセットを第１のタイミングに入力した場合は、第１データ転送動作を実行し、前記第２コマンドセットを前記第１のタイミングよりも前の第２のタイミングに入力した場合は、第２データ転送動作を実行する。前記第１データ転送動作は、前記第１読み出し動作に応じて第１ラッチ回路（例えばラッチ回路ＳＤＬ）に保持されたデータを前記第２ラッチ回路（例えばラッチ回路ＡＤＬ）に転送し、前記第２ラッチ回路（例えばラッチ回路ＡＤＬ）に保持された前記データを前記第３ラッチ回路（例えばラッチ回路ＸＤＬ）に転送する。前記第２データ転送動作は、前記第１読み出し動作に応じて前記第１ラッチ回路（例えばラッチ回路ＳＤＬ）に保持された前記データを前記第３ラッチ回路（例えばラッチ回路ＸＤＬ）に転送する。
【0341】
ここで、第１コマンドセットは、例えば図２３及び図２４のタイミングｔ１０１に入力されるコマンドセットＣＳ（１）に対応する。第２コマンドセットは、例えば図２３のタイミングｔ１０８Ａ又は図２４のタイミングｔ１０６Ｂに入力されるコマンドセットＣＳ（２）に対応する。第１読み出し動作は、例えば図２３のタイミングｔ１０２～タイミングｔ１０９Ａ又は図２４のタイミングｔ１０２～タイミングｔ１１１に実行される読み出し動作に対応する。第２読み出し動作は、例えば図２３及び図２４のタイミングｔ１１１～タイミングｔ１２０に実行される読み出し動作に対応する。第１のタイミングは、例えば図２３のタイミングｔ１０８Ａに対応する。第２のタイミングは、例えば図２４のタイミングｔ１０６Ｂに対応する。図２３及び図２４に示す様に、第２のタイミングは、第１のタイミングよりも前のタイミングである。第１データ転送動作は、例えば図２３のタイミングｔ１０７Ａ～タイミングｔ１１１に実行されるデータ転送動作に対応する。第２データ転送動作は、例えば図２４のタイミングｔ１０７Ａ～タイミングｔ１１１に実行されるデータ転送動作に対応する。図２３及び図２４に示す様に、第２データ転送動作は、第１データ転送動作よりも動作期間が短い。
【0342】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0343】
１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、ＷＬ…ワード線、ＷＬＳ…選択ワード線（導電層、選択導電層）、ＷＬＵ…非選択ワード線（非選択導電層）、ＳＧＤ…ドレイン側選択ゲート線（第２導電層）、ＭＣ…メモリセル、ＭＳ…メモリストリング、ＳＵ…ストリングユニット、ＢＬＫ…メモリブロック、ＭＣＡ…メモリセルアレイ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】