知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025018178
(43)【公開日】2025-02-06
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10D 30/66 20250101AFI20250130BHJP
H10D 12/00 20250101ALI20250130BHJP
H10D 30/01 20250101ALI20250130BHJP
【ＦＩ】
H01L29/78 652C
H01L29/78 652Q
H01L29/78 655G
H01L29/78 653A
H01L29/78 652J
H01L29/78 652M
H01L29/78 655B
H01L29/78 658G
H01L29/78 658A
H01L29/78 655E
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023121670
(22)【出願日】2023-07-26
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】松浦 仁
(57)【要約】
【課題】スイッチング特性が改善されたＩＧＢＴを有する半導体装置を提供する。
【解決手段】アクティブセルＡＣの半導体基板ＳＵＢ中に形成されたトレンチＴＲ１およびトレンチＴＲ２の内部には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＧＥおよびトレンチエミッタ電極ＥＥが形成されている。トレンチＴＲ１とトレンチＴＲ２との間の半導体基板ＳＵＢ中には、ｎ型のホールバリア領域ＮＨＢが形成されている。ホールバリア領域ＮＨＢ内には、ｐ型のベース領域ＰＢが形成されている。ベース領域ＰＢ内には、ｎ型のエミッタ領域ＮＥが形成されている。インアクティブセルＩＡＣの半導体基板ＳＵＢ中には、ｐ型のフローティング領域ＰＦが形成されている。フローティング領域ＰＦの深さは、トレンチＴＲ１、ＴＲ２の深さよりも浅く、且つ、ベース領域ＰＢの深さよりも深い。
【選択図】図３
【解決手段】アクティブセルＡＣの半導体基板ＳＵＢ中に形成されたトレンチＴＲ１およびトレンチＴＲ２の内部には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＧＥおよびトレンチエミッタ電極ＥＥが形成されている。トレンチＴＲ１とトレンチＴＲ２との間の半導体基板ＳＵＢ中には、ｎ型のホールバリア領域ＮＨＢが形成されている。ホールバリア領域ＮＨＢ内には、ｐ型のベース領域ＰＢが形成されている。ベース領域ＰＢ内には、ｎ型のエミッタ領域ＮＥが形成されている。インアクティブセルＩＡＣの半導体基板ＳＵＢ中には、ｐ型のフローティング領域ＰＦが形成されている。フローティング領域ＰＦの深さは、トレンチＴＲ１、ＴＲ２の深さよりも浅く、且つ、ベース領域ＰＢの深さよりも深い。
【選択図】図３
【特許請求の範囲】
【請求項1】
上面、および、前記上面と反対側の下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から所定の深さに達するように、それぞれ前記半導体基板中に形成された第１トレンチ、第２トレンチおよび第３トレンチと、
第１絶縁膜を介して前記第１トレンチの内部に形成されたトレンチゲート電極と、
第２絶縁膜を介して前記第２トレンチの内部に形成された第１トレンチエミッタ電極と、
第３絶縁膜を介して前記第３トレンチの内部に形成された第２トレンチエミッタ電極と、
前記第１トレンチと前記第２トレンチとの間の前記半導体基板中に形成された前記第１導電型の第１ホールバリア領域と、
前記第１ホールバリア領域内に形成された、前記第１導電型と反対の第２導電型の第１ベース領域と、
前記第１ベース領域内に形成された前記第１導電型の第１エミッタ領域と、
前記第１トレンチと前記第３トレンチとの間の前記半導体基板中に形成された前記第１導電型の第２ホールバリア領域と、
前記第２ホールバリア領域内に形成された前記第２導電型の第２ベース領域と、
前記第２ベース領域内に形成された前記第１導電型の第２エミッタ領域と、
前記第２トレンチの両側面のうち前記第１ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、
前記第３トレンチの両側面のうち前記第２ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に形成された前記第２導電型の第２フローティング領域と、
を備え、
前記半導体基板の前記上面からの前記第１フローティング領域および前記第２フローティング領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも浅く、且つ、前記半導体基板の前記上面からの前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い、半導体装置。
前記半導体基板の前記上面から所定の深さに達するように、それぞれ前記半導体基板中に形成された第１トレンチ、第２トレンチおよび第３トレンチと、
第１絶縁膜を介して前記第１トレンチの内部に形成されたトレンチゲート電極と、
第２絶縁膜を介して前記第２トレンチの内部に形成された第１トレンチエミッタ電極と、
第３絶縁膜を介して前記第３トレンチの内部に形成された第２トレンチエミッタ電極と、
前記第１トレンチと前記第２トレンチとの間の前記半導体基板中に形成された前記第１導電型の第１ホールバリア領域と、
前記第１ホールバリア領域内に形成された、前記第１導電型と反対の第２導電型の第１ベース領域と、
前記第１ベース領域内に形成された前記第１導電型の第１エミッタ領域と、
前記第１トレンチと前記第３トレンチとの間の前記半導体基板中に形成された前記第１導電型の第２ホールバリア領域と、
前記第２ホールバリア領域内に形成された前記第２導電型の第２ベース領域と、
前記第２ベース領域内に形成された前記第１導電型の第２エミッタ領域と、
前記第２トレンチの両側面のうち前記第１ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、
前記第３トレンチの両側面のうち前記第２ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に形成された前記第２導電型の第２フローティング領域と、
を備え、
前記半導体基板の前記上面からの前記第１フローティング領域および前記第２フローティング領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも浅く、且つ、前記半導体基板の前記上面からの前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１フローティング領域および前記第２フローティング領域の各々の不純物濃度は、前記第１ベース領域および前記第２ベース領域の各々の不純物濃度よりも高い、半導体装置。
前記第１フローティング領域および前記第２フローティング領域の各々の不純物濃度は、前記第１ベース領域および前記第２ベース領域の各々の不純物濃度よりも高い、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記半導体基板の前記上面からの前記第１ホールバリア領域および前記第２ホールバリア領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも深い、半導体装置。
前記半導体基板の前記上面からの前記第１ホールバリア領域および前記第２ホールバリア領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも深い、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第１トレンチ、前記第２トレンチおよび前記第３トレンチを覆うように、前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、且つ、前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域に達する第１孔と、
前記層間絶縁膜を貫通し、且つ、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域に達する第２孔と、
前記層間絶縁膜を貫通し、且つ、前記トレンチゲート電極に達する第３孔と、
前記第１孔の内部に形成された第１プラグと、
前記第２孔の内部に形成された第２プラグと、
前記第３孔の内部に形成された第３プラグと、
前記層間絶縁膜上に形成されたエミッタ配線およびゲート配線と、
を更に備え、
前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域は、前記第１プラグを介して前記エミッタ配線に電気的に接続され、
、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域は、前記第２プラグを介して前記エミッタ配線に電気的に接続され、
前記トレンチゲート電極は、前記第３プラグを介して前記ゲート配線に電気的に接続され、
前記第１フローティング領域および前記第２フローティング領域は、それぞれ電気的にフローティング状態である、半導体装置。
前記第１トレンチ、前記第２トレンチおよび前記第３トレンチを覆うように、前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、且つ、前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域に達する第１孔と、
前記層間絶縁膜を貫通し、且つ、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域に達する第２孔と、
前記層間絶縁膜を貫通し、且つ、前記トレンチゲート電極に達する第３孔と、
前記第１孔の内部に形成された第１プラグと、
前記第２孔の内部に形成された第２プラグと、
前記第３孔の内部に形成された第３プラグと、
前記層間絶縁膜上に形成されたエミッタ配線およびゲート配線と、
を更に備え、
前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域は、前記第１プラグを介して前記エミッタ配線に電気的に接続され、
、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域は、前記第２プラグを介して前記エミッタ配線に電気的に接続され、
前記トレンチゲート電極は、前記第３プラグを介して前記ゲート配線に電気的に接続され、
前記第１フローティング領域および前記第２フローティング領域は、それぞれ電気的にフローティング状態である、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第１フローティング領域上および前記第２フローティング領域上に位置する前記層間絶縁膜中には、孔が形成されていない、半導体装置。
前記第１フローティング領域上および前記第２フローティング領域上に位置する前記層間絶縁膜中には、孔が形成されていない、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記第１トレンチ、前記第２トレンチおよび前記第３トレンチは、それぞれ平面視における第１方向に延在し、且つ、前記第１方向と直交する第２方向において互いに隣接し、
前記第１エミッタ領域および前記第２エミッタ領域は、前記第１トレンチに接しながら前記第１方向に断続的に延在している、半導体装置。
前記第１トレンチ、前記第２トレンチおよび前記第３トレンチは、それぞれ平面視における第１方向に延在し、且つ、前記第１方向と直交する第２方向において互いに隣接し、
前記第１エミッタ領域および前記第２エミッタ領域は、前記第１トレンチに接しながら前記第１方向に断続的に延在している、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記半導体基板の前記下面に形成された前記第２導電型のコレクタ領域と、
を更に備え、
ＩＧＢＴのアクティブセルは、前記トレンチゲート電極、前記第１トレンチエミッタ電極、前記第２トレンチエミッタ電極、前記第１ホールバリア領域、前記第２ホールバリア領域、前記第１ベース領域、前記第２ベース領域、前記第１エミッタ領域、前記第２エミッタ領域および前記コレクタ領域を含む、半導体装置。
前記半導体基板の前記下面に形成された前記第２導電型のコレクタ領域と、
を更に備え、
ＩＧＢＴのアクティブセルは、前記トレンチゲート電極、前記第１トレンチエミッタ電極、前記第２トレンチエミッタ電極、前記第１ホールバリア領域、前記第２ホールバリア領域、前記第１ベース領域、前記第２ベース領域、前記第１エミッタ領域、前記第２エミッタ領域および前記コレクタ領域を含む、半導体装置。
【請求項8】
請求項７に記載の半導体装置において、
複数の前記アクティブセルを更に備え、
前記複数の前記アクティブセルは、前記第２方向で互いに隣接し、
前記第１フローティング領域または前記第２フローティング領域は、前記複数の前記アクティブセルの間に位置する前記半導体基板中に形成されている、半導体装置。
複数の前記アクティブセルを更に備え、
前記複数の前記アクティブセルは、前記第２方向で互いに隣接し、
前記第１フローティング領域または前記第２フローティング領域は、前記複数の前記アクティブセルの間に位置する前記半導体基板中に形成されている、半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記複数の前記アクティブセルの各々に含まれる前記第１トレンチ、前記第２トレンチおよび前記第３トレンチは、前記第２方向において同一ピッチで形成されている、半導体装置。
前記複数の前記アクティブセルの各々に含まれる前記第１トレンチ、前記第２トレンチおよび前記第３トレンチは、前記第２方向において同一ピッチで形成されている、半導体装置。
【請求項10】
請求項１に記載の半導体装置において、
前記第１フローティング領域および前記第２フローティング領域は、それぞれ、前記半導体基板とｐｎ接合を成す、半導体装置。
前記第１フローティング領域および前記第２フローティング領域は、それぞれ、前記半導体基板とｐｎ接合を成す、半導体装置。
【請求項11】
請求項１に記載の半導体装置において、
前記第２トレンチの前記他方の側面は、前記第１ホールバリア領域に接せず、
前記第３トレンチの前記他方の側面は、前記第２ホールバリア領域に接しない、半導体装置。
前記第２トレンチの前記他方の側面は、前記第１ホールバリア領域に接せず、
前記第３トレンチの前記他方の側面は、前記第２ホールバリア領域に接しない、半導体装置。
【請求項12】
（ａ）上面、および、前記上面と反対側の下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記半導体基板の前記上面に、前記第１導電型の第１ホールバリア領域および前記第１導電型の第２ホールバリア領域を形成する工程、
（ｃ）前記（ｂ）工程後、平面視において前記第１ホールバリア領域を挟むように、前記半導体基板中に、第１トレンチおよび第２トレンチを形成し、平面視において前記第２ホールバリア領域を前記第１トレンチと挟むように、前記半導体基板中に、第３トレンチを形成する工程、
（ｄ）前記（ｃ）工程後、前記第１トレンチの内部に第１絶縁膜を形成し、前記第２トレンチの内部に第２絶縁膜を形成し、前記第３トレンチの内部に第３絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１絶縁膜を介して前記第１トレンチの内部にトレンチゲート電極を形成し、前記第２絶縁膜を介して前記第２トレンチの内部に第１トレンチエミッタ電極を形成し、前記第３絶縁膜を介して前記第３トレンチの内部に第２トレンチエミッタ電極を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ホールバリア領域内に、前記第１導電型と反対の第２導電型の第１ベース領域を形成し、前記第２ホールバリア領域内に前記第２導電型の第２ベース領域を形成し、前記第２トレンチの両側面のうち前記第１ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に、前記第２導電型の第１フローティング領域を形成し、前記第３トレンチの両側面のうち前記第２ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に、前記第２導電型の第２フローティング領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ベース領域内に前記第１導電型の第１エミッタ領域を形成し、前記第２ベース領域内に前記第１導電型の第２エミッタ領域を形成する工程、
を備え、
前記半導体基板の前記上面からの前記第１フローティング領域および前記第２フローティング領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも浅く、且つ、前記半導体基板の前記上面からの前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い、半導体装置の製造方法。
（ｂ）前記半導体基板の前記上面に、前記第１導電型の第１ホールバリア領域および前記第１導電型の第２ホールバリア領域を形成する工程、
（ｃ）前記（ｂ）工程後、平面視において前記第１ホールバリア領域を挟むように、前記半導体基板中に、第１トレンチおよび第２トレンチを形成し、平面視において前記第２ホールバリア領域を前記第１トレンチと挟むように、前記半導体基板中に、第３トレンチを形成する工程、
（ｄ）前記（ｃ）工程後、前記第１トレンチの内部に第１絶縁膜を形成し、前記第２トレンチの内部に第２絶縁膜を形成し、前記第３トレンチの内部に第３絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１絶縁膜を介して前記第１トレンチの内部にトレンチゲート電極を形成し、前記第２絶縁膜を介して前記第２トレンチの内部に第１トレンチエミッタ電極を形成し、前記第３絶縁膜を介して前記第３トレンチの内部に第２トレンチエミッタ電極を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ホールバリア領域内に、前記第１導電型と反対の第２導電型の第１ベース領域を形成し、前記第２ホールバリア領域内に前記第２導電型の第２ベース領域を形成し、前記第２トレンチの両側面のうち前記第１ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に、前記第２導電型の第１フローティング領域を形成し、前記第３トレンチの両側面のうち前記第２ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に、前記第２導電型の第２フローティング領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ベース領域内に前記第１導電型の第１エミッタ領域を形成し、前記第２ベース領域内に前記第１導電型の第２エミッタ領域を形成する工程、
を備え、
前記半導体基板の前記上面からの前記第１フローティング領域および前記第２フローティング領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも浅く、且つ、前記半導体基板の前記上面からの前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い、半導体装置の製造方法。
【請求項13】
請求項１２に記載の半導体装置の製造方法において、
前記第１フローティング領域および前記第２フローティング領域の各々の不純物濃度は、前記第１ベース領域および前記第２ベース領域の各々の不純物濃度よりも高い、半導体装置の製造方法。
前記第１フローティング領域および前記第２フローティング領域の各々の不純物濃度は、前記第１ベース領域および前記第２ベース領域の各々の不純物濃度よりも高い、半導体装置の製造方法。
【請求項14】
請求項１１に記載の半導体装置の製造方法において、
（ｈ）前記（ｂ）工程と前記（ｃ）工程との間で、熱処理を行う工程、
を更に備え、
前記第１ホールバリア領域および前記第２ホールバリア領域は、前記熱処理によって拡散され、
前記（ｃ）工程後、前記半導体基板の前記上面からの前記第１ホールバリア領域および前記第２ホールバリア領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも深い、半導体装置の製造方法。
（ｈ）前記（ｂ）工程と前記（ｃ）工程との間で、熱処理を行う工程、
を更に備え、
前記第１ホールバリア領域および前記第２ホールバリア領域は、前記熱処理によって拡散され、
前記（ｃ）工程後、前記半導体基板の前記上面からの前記第１ホールバリア領域および前記第２ホールバリア領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも深い、半導体装置の製造方法。
【請求項15】
請求項１１に記載の半導体装置の製造方法において、
（ｉ）前記（ｇ）工程後、前記第１トレンチ、前記第２トレンチおよび前記第３トレンチを覆うように、前記半導体基板の前記上面上に層間絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記層間絶縁膜を貫通し、且つ、前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域に達する第１孔と、前記層間絶縁膜を貫通し、且つ、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域に達する第２孔とを形成する工程、
（ｋ）前記（ｉ）工程後、前記層間絶縁膜を貫通し、且つ、前記トレンチゲート電極に達する第３孔を形成する工程、
（ｌ）前記（ｋ）工程後、前記第１孔の内部に第１プラグを形成し、前記第２孔の内部に第２プラグを形成し、前記第３孔の内部に第３プラグを形成する工程、
（ｍ）前記（ｌ）工程後、前記層間絶縁膜上に、エミッタ配線およびゲート配線を形成する工程、
を更に備え、
前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域は、前記第１プラグを介して前記エミッタ配線に電気的に接続され、
前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域は、前記第２プラグを介して前記エミッタ配線に電気的に接続され、
前記トレンチゲート電極は、前記第３プラグを介して前記ゲート配線に電気的に接続され、
前記第１フローティング領域および前記第２フローティング領域は、それぞれ電気的にフローティング状態である、半導体装置の製造方法。
（ｉ）前記（ｇ）工程後、前記第１トレンチ、前記第２トレンチおよび前記第３トレンチを覆うように、前記半導体基板の前記上面上に層間絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記層間絶縁膜を貫通し、且つ、前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域に達する第１孔と、前記層間絶縁膜を貫通し、且つ、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域に達する第２孔とを形成する工程、
（ｋ）前記（ｉ）工程後、前記層間絶縁膜を貫通し、且つ、前記トレンチゲート電極に達する第３孔を形成する工程、
（ｌ）前記（ｋ）工程後、前記第１孔の内部に第１プラグを形成し、前記第２孔の内部に第２プラグを形成し、前記第３孔の内部に第３プラグを形成する工程、
（ｍ）前記（ｌ）工程後、前記層間絶縁膜上に、エミッタ配線およびゲート配線を形成する工程、
を更に備え、
前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域は、前記第１プラグを介して前記エミッタ配線に電気的に接続され、
前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域は、前記第２プラグを介して前記エミッタ配線に電気的に接続され、
前記トレンチゲート電極は、前記第３プラグを介して前記ゲート配線に電気的に接続され、
前記第１フローティング領域および前記第２フローティング領域は、それぞれ電気的にフローティング状態である、半導体装置の製造方法。
【請求項16】
複数のセルを有するＩＧＢＴを備えた半導体装置であって、
前記複数のセルの各々は、
ｎ型の半導体基板に形成されたトレンチゲート電極、第１トレンチエミッタ電極および第２トレンチエミッタ電極と、
前記トレンチゲート電極と前記第１トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｐ型の第１ベース領域と、
前記トレンチゲート電極と前記第２トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｐ型の第２ベース領域と、
を有し、
前記複数のセルの各々の間に位置する前記半導体基板中には、ｐ型のフローティング領域が形成され、
前記フローティング領域の深さは、前記トレンチゲート電極、前記第１トレンチエミッタ電極および前記第２トレンチエミッタ電極の各々の深さよりも浅く、且つ、前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い、半導体装置。
前記複数のセルの各々は、
ｎ型の半導体基板に形成されたトレンチゲート電極、第１トレンチエミッタ電極および第２トレンチエミッタ電極と、
前記トレンチゲート電極と前記第１トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｐ型の第１ベース領域と、
前記トレンチゲート電極と前記第２トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｐ型の第２ベース領域と、
を有し、
前記複数のセルの各々の間に位置する前記半導体基板中には、ｐ型のフローティング領域が形成され、
前記フローティング領域の深さは、前記トレンチゲート電極、前記第１トレンチエミッタ電極および前記第２トレンチエミッタ電極の各々の深さよりも浅く、且つ、前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い、半導体装置。
【請求項17】
請求項１６に記載の半導体装置において、
前記複数のセルの各々は、
前記第１ベース領域内に形成されたｎ型の第１エミッタ領域と、
前記第２ベース領域内に形成されたｎ型の第２エミッタ領域と、
前記トレンチゲート電極と前記第１トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｎ型の第１ホールバリア領域と、
前記トレンチゲート電極と前記第２トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｎ型の第２ホールバリア領域と、
を更に有し、
前記第１ベース領域は、前記第１ホールバリア領域内に形成され、
前記第２ベース領域は、前記第２ホールバリア領域内に形成され、
前記第１ホールバリア領域および前記第２ホールバリア領域の各々の不純物濃度は、前記半導体基板の不純物濃度よりも高く、
前記第１ベース領域は、前記第１エミッタ領域および前記第１ホールバリア領域とｐｎ接合を成し、
前記第２ベース領域は、前記第２エミッタ領域および前記第２ホールバリア領域とｐｎ接合を成し、
前記フローティング領域は、前記半導体基板とｐｎ接合を成す、半導体装置。
前記複数のセルの各々は、
前記第１ベース領域内に形成されたｎ型の第１エミッタ領域と、
前記第２ベース領域内に形成されたｎ型の第２エミッタ領域と、
前記トレンチゲート電極と前記第１トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｎ型の第１ホールバリア領域と、
前記トレンチゲート電極と前記第２トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｎ型の第２ホールバリア領域と、
を更に有し、
前記第１ベース領域は、前記第１ホールバリア領域内に形成され、
前記第２ベース領域は、前記第２ホールバリア領域内に形成され、
前記第１ホールバリア領域および前記第２ホールバリア領域の各々の不純物濃度は、前記半導体基板の不純物濃度よりも高く、
前記第１ベース領域は、前記第１エミッタ領域および前記第１ホールバリア領域とｐｎ接合を成し、
前記第２ベース領域は、前記第２エミッタ領域および前記第２ホールバリア領域とｐｎ接合を成し、
前記フローティング領域は、前記半導体基板とｐｎ接合を成す、半導体装置。
【請求項18】
請求項１７に記載の半導体装置において、
前記フローティング領域の不純物濃度は、前記第１ベース領域および前記第２ベース領域の各々の不純物濃度よりも高い、半導体装置。
前記フローティング領域の不純物濃度は、前記第１ベース領域および前記第２ベース領域の各々の不純物濃度よりも高い、半導体装置。
【請求項19】
請求項１７に記載の半導体装置において、
前記トレンチゲート電極、前記第１トレンチエミッタ電極および前記第２トレンチエミッタ電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、且つ、前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域に達する第１孔と、
前記層間絶縁膜を貫通し、且つ、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域に達する第２孔と、
前記層間絶縁膜を貫通し、且つ、前記トレンチゲート電極に達する第３孔と、
前記第１孔の内部に形成された第１プラグと、
前記第２孔の内部に形成された第２プラグと、
前記第３孔の内部に形成された第３プラグと、
前記層間絶縁膜上に形成されたエミッタ配線およびゲート配線と、
を更に備え、
前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域は、前記第１プラグを介して前記エミッタ配線に電気的に接続され、
、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域は、前記第２プラグを介して前記エミッタ配線に電気的に接続され、
前記トレンチゲート電極は、前記第３プラグを介して前記ゲート配線に電気的に接続され、
前記第１フローティング領域および前記第２フローティング領域は、それぞれ電気的にフローティング状態である、半導体装置。
前記トレンチゲート電極、前記第１トレンチエミッタ電極および前記第２トレンチエミッタ電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、且つ、前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域に達する第１孔と、
前記層間絶縁膜を貫通し、且つ、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域に達する第２孔と、
前記層間絶縁膜を貫通し、且つ、前記トレンチゲート電極に達する第３孔と、
前記第１孔の内部に形成された第１プラグと、
前記第２孔の内部に形成された第２プラグと、
前記第３孔の内部に形成された第３プラグと、
前記層間絶縁膜上に形成されたエミッタ配線およびゲート配線と、
を更に備え、
前記第１トレンチエミッタ電極、前記第１ベース領域および前記第１エミッタ領域は、前記第１プラグを介して前記エミッタ配線に電気的に接続され、
、前記第２トレンチエミッタ電極、前記第２ベース領域および前記第２エミッタ領域は、前記第２プラグを介して前記エミッタ配線に電気的に接続され、
前記トレンチゲート電極は、前記第３プラグを介して前記ゲート配線に電気的に接続され、
前記第１フローティング領域および前記第２フローティング領域は、それぞれ電気的にフローティング状態である、半導体装置。
【請求項20】
請求項１６に記載の半導体装置において、
前記複数の前記セルの各々に含まれる前記トレンチゲート電極、前記第１トレンチエミッタおよび前記第２トレンチエミッタは、同一ピッチで形成されている、半導体装置。
前記複数の前記セルの各々に含まれる前記トレンチゲート電極、前記第１トレンチエミッタおよび前記第２トレンチエミッタは、同一ピッチで形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部に形成されたゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を備えた半導体装置が広く使用されている。また、オン抵抗の低いＩＧＢＴとして、トレンチの内部にゲート電極を埋め込んだ構造を用いたＩＧＢＴが知られている。
【0003】
例えば、特許文献１には、ＩＥ（Injection Enhancement）効果を利用したＧＧＥＥ構造およびＥＧＥ構造のＩＧＢＴが開示されている。ＩＥ効果とは、ＩＧＢＴがオン状態の際に、エミッタ配線ＥＷ側に正孔が排出され難くすることで、ドリフト領域に蓄積される電荷の濃度を高める技術である。
【0004】
なお、ＧＧＥＥ構造の「Ｇ」は、ゲート絶縁膜を介してトレンチの内部に埋め込まれ、且つ、ゲート電位に接続されたトレンチゲート電極を意味する。また、ＧＧＥＥ構造の「Ｅ」は、ゲート絶縁膜を介してトレンチの内部に埋め込まれ、且つ、エミッタ電位に接続されたトレンチエミッタ電極を意味する。従って、ＧＧＥＥ構造とは、一対のトレンチゲート電極からある程度離れた位置に、一対のトレンチエミッタ電極が形成された構造である。
【0005】
また、特許文献２には、ＧＧＥＥ構造のセルピッチがシュリンクされたＧＧＥＥｓ構造のＩＧＢＴが開示されている。ＧＧＥＥｓ構造では、一対のトレンチエミッタ電極の間の距離が、一対のトレンチゲート電極の間の距離よりも短くされ、トレンチエミッタ電極およびベース領域が同じ孔によって接続されている。すなわち、ＧＧＥＥｓ構造の「ｓ」とは、一対のトレンチエミッタ電極の間の距離がシュリンクされていることを意味する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１３－１４０８８５号公報
【特許文献2】特開２０１７－１５７７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ＧＧＥＥ構造のＩＧＢＴは、例えば大電流を必要とするインバータに用いられている。この場合、負荷短絡耐量を確保するために、飽和電流密度は必要以上に高めることができない。また、このＩＧＢＴの設計では、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）成分を増やさず、伝導度変調を促進することで、オン電圧を下げることに重点が置かれている。
【0008】
一方で、エアコンなどの製品には、ＰＦＣ（Power Factor Correction）用途のＩＧＢＴが用いられている。ＰＦＣ用途のＩＧＢＴでは、スイッチング速度の高速化およびスイッチング損失の低減化が重要になる。また、負荷短絡耐量の確保についての優先度は低いので、飽和電流密度を高くすることができる。
【0009】
ＧＧＥＥ構造の製造工程を用いてＰＦＣ用途のＩＧＢＴを製造できれば、開発期間の短縮が図れ、新規の製造設備などが不要になり、製造コストの削減を図れる。その場合、オン電圧を低く維持すると共に、スイッチング速度の高速化およびスイッチング損失の低減化を図れるように、ＩＧＢＴの設計を行う必要がある。
【0010】
本願の主な目的は、スイッチング特性が改善されたＩＧＢＴを有する半導体装置を提供することにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0011】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
一実施の形態に係る半導体装置は、上面、および、前記上面と反対側の下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面から所定の深さに達するように、それぞれ前記半導体基板中に形成された第１トレンチ、第２トレンチおよび第３トレンチと、第１絶縁膜を介して前記第１トレンチの内部に形成されたトレンチゲート電極と、第２絶縁膜を介して前記第２トレンチの内部に形成された第１トレンチエミッタ電極と、第３絶縁膜を介して前記第３トレンチの内部に形成された第２トレンチエミッタ電極と、前記第１トレンチと前記第２トレンチとの間の前記半導体基板中に形成された前記第１導電型の第１ホールバリア領域と、前記第１ホールバリア領域内に形成された、前記第１導電型と反対の第２導電型の第１ベース領域と、前記第１ベース領域内に形成された前記第１導電型の第１エミッタ領域と、前記第１トレンチと前記第３トレンチとの間の前記半導体基板中に形成された前記第１導電型の第２ホールバリア領域と、前記第２ホールバリア領域内に形成された前記第２導電型の第２ベース領域と、前記第２ベース領域内に形成された前記第１導電型の第２エミッタ領域と、前記第２トレンチの両側面のうち前記第１ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に形成された前記第２導電型の第１フローティング領域と、前記第３トレンチの両側面のうち前記第２ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に形成された前記第２導電型の第２フローティング領域と、を備える。前記半導体基板の前記上面からの前記第１フローティング領域および前記第２フローティング領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも浅く、且つ、前記半導体基板の前記上面からの前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い。
【0013】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面、および、前記上面と反対側の下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記半導体基板の前記上面側において、前記半導体基板中に、前記第１導電型の第１ホールバリア領域および前記第１導電型の第２ホールバリア領域を形成する工程、（ｃ）前記（ｂ）工程後、平面視において前記第１ホールバリア領域を挟むように、前記半導体基板中に、第１トレンチおよび第２トレンチを形成し、平面視において前記第２ホールバリア領域を前記第１トレンチと挟むように、前記半導体基板中に、第３トレンチを形成する工程、（ｄ）前記（ｃ）工程後、前記第１トレンチの内部に第１絶縁膜を形成し、前記第２トレンチの内部に第２絶縁膜を形成し、前記第３トレンチの内部に第３絶縁膜を形成する工程、（ｅ）前記（ｄ）工程後、前記第１絶縁膜を介して前記第１トレンチの内部にトレンチゲート電極を形成し、前記第２絶縁膜を介して前記第２トレンチの内部に第１トレンチエミッタ電極を形成し、前記第３絶縁膜を介して前記第３トレンチの内部に第２トレンチエミッタ電極を形成する工程、（ｆ）前記（ｅ）工程後、前記第１ホールバリア領域内に、前記第１導電型と反対の第２導電型の第１ベース領域を形成し、前記第２ホールバリア領域内に前記第２導電型の第２ベース領域を形成し、前記第２トレンチの両側面のうち前記第１ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に、前記第２導電型の第１フローティング領域を形成し、前記第３トレンチの両側面のうち前記第２ホールバリア領域が形成されている一方の側面と反対側の他方の側面側に位置する前記半導体基板中に、前記第２導電型の第２フローティング領域を形成する工程、（ｇ）前記（ｆ）工程後、前記第１ベース領域内に前記第１導電型の第１エミッタ領域を形成し、前記第２ベース領域内に前記第１導電型の第２エミッタ領域を形成する工程、を備える。前記半導体基板の前記上面からの前記第１フローティング領域および前記第２フローティング領域の各々の深さは、前記半導体基板の前記上面からの前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの各々の深さよりも浅く、且つ、前記半導体基板の前記上面からの前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い。
【0014】
一実施の形態に係る半導体装置は、複数のセルを有するＩＧＢＴを備える。前記複数のセルの各々は、ｎ型の半導体基板に形成されたトレンチゲート電極、第１トレンチエミッタ電極および第２トレンチエミッタ電極と、前記トレンチゲート電極と前記第１トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｐ型の第１ベース領域と、前記トレンチゲート電極と前記第２トレンチエミッタ電極との間に位置する前記半導体基板中に形成されたｐ型の第２ベース領域と、を有する。前記複数のセルの各々の間に位置する前記半導体基板中には、ｐ型のフローティング領域が形成されている。前記フローティング領域の深さは、前記トレンチゲート電極、前記第１トレンチエミッタ電極および前記第２トレンチエミッタ電極の各々の深さよりも浅く、且つ、前記第１ベース領域および前記第２ベース領域の各々の深さよりも深い。
【発明の効果】
【0015】
一実施の形態によれば、スイッチング特性が改善されたＩＧＢＴを有する半導体装置を提供できる。
【図面の簡単な説明】
【0016】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す要部平面図である。
【図3】実施の形態１における半導体装置を示す断面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における半導体装置を示す要部断面図である。
【図6】実施の形態１におけるアクティブセルおよびインアクティブセルの不純物濃度のプロファイルを示すグラフである。
【図7】実施の形態１、検討例１および検討例２の構造を示す要部断面図である。
【図8】実施の形態１、検討例１および検討例２の性能を示すグラフである。
【図9】実施の形態１における半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0017】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0018】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向、深さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0019】
【0020】
図１は、半導体装置１００である半導体チップを示す平面図である。図１に示されるように、半導体装置１００の大部分はエミッタ配線ＥＷで覆われている。ゲート配線ＧＷは、平面視においてエミッタ配線ＥＷを囲んでいる。
【0021】
ここでは図示していないが、エミッタ配線ＥＷおよびゲート配線ＧＷは、ポリイミド膜のような保護膜によって覆われている。エミッタ配線ＥＷ上およびゲート配線ＧＷ上において、上記保護膜の一部には開口部が設けられ、上記開口部で露出している領域が、エミッタパッドＥＰおよびゲートパッドＧＰになる。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップ、リードフレームまたは配線基板などに電気的に接続される。なお、外部接続用部材は、例えば、アルミニウム、金または銅からなるワイヤであるか、銅板からなるクリップなどである。
【0022】
図２は、図１に示される領域１Ａに対応した要部平面図である。半導体装置１００は、半導体基板ＳＵＢに形成されたＩＧＢＴを備える。このＩＧＢＴは、ＩＥ効果を利用したＥＧＥ構造のＩＧＢＴである。ＥＧＥ構造のＩＧＢＴは、ＩＧＢＴの主動作を行うための複数のアクティブセルＡＣと、各アクティブセルＡＣの間に設けられた複数のインアクティブセルＩＡＣとを有する。１つのアクティブセルＡＣは、１つのトレンチゲート電極ＧＥおよび２つのトレンチエミッタ電極ＥＥを含む。複数のアクティブセルＡＣは、Ｘ方向で互いに隣接する。各アクティブセルＡＣの間に位置する半導体基板ＳＵＢ中には、ｐ型のフローティング領域ＰＦが設けられている。
【0023】
図２に示されるように、複数のトレンチＴＲ１、ＴＲ２は、Ｙ方向に延在し、Ｘ方向で互いに隣接している。複数のトレンチＴＲ１、ＴＲ２は、Ｘ方向において同一ピッチで形成されている。トレンチＴＲ１の内部には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＧＥが形成されている。トレンチＴＲ２の内部には、ゲート絶縁膜ＧＩを介してトレンチエミッタ電極ＥＥが形成されている。
【0024】
アクティブセルＡＣの半導体基板ＳＵＢ中には、ｐ型のベース領域ＰＢが形成されている。ベース領域ＰＢ内には、ｎ型のエミッタ領域ＮＥが形成されている。インアクティブセルＩＡＣの半導体基板ＳＵＢ中には、フローティング領域ＰＦが形成されている。エミッタ領域ＮＥは、トレンチＴＲ１に接しながらＹ方向に断続的に延在しているが、トレンチＴＲ１の終端部付近（孔ＣＨ２の付近）には、エミッタ領域ＮＥは、形成されていない。
【0025】
トレンチゲート電極ＧＥには、孔ＣＨ２の内部に形成されたプラグＰＧを介してゲート配線ＧＷが電気的に接続され、ＩＧＢＴの動作時にゲート電位が供給される。トレンチエミッタ電極ＥＥ、ベース領域ＰＢおよびエミッタ領域ＮＥには、孔ＣＨ１の内部に形成されたプラグＰＧを介してエミッタ配線ＥＷが電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。
【0026】
図３は、図２に示されるＡ－Ａ線に沿った断面図である。半導体装置１００は、上面、および、上面と反対側の下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のシリコンからなり、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、半導体基板ＳＵＢは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型のシリコン層との積層体であってもよい。その場合、ｎ型のシリコン基板よりも低い不純物濃度を有するｎ型のシリコン層が、ドリフト領域ＮＶを構成する。
【0027】
半導体基板ＳＵＢの下面には、ｎ型のフィールドストップ領域（不純物領域）ＮＳが形成されている。フィールドストップ領域ＮＳの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。フィールドストップ領域ＮＳは、ＩＧＢＴのターンオフ時に、半導体基板ＳＵＢの上面側のｐｎ接合から延びる空乏層が、ｐ型のコレクタ領域ＰＣに達することを抑制するために設けられている。
【0028】
半導体基板ＳＵＢの下面には、ｐ型のコレクタ領域（不純物領域）ＰＣが形成されている。コレクタ領域ＰＣは、フィールドストップ領域ＮＳの下方に位置している。
【0029】
半導体基板ＳＵＢの下面上には、コレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、コレクタ領域ＰＣに電気的に接続され、コレクタ領域ＰＣにコレクタ電位を供給する。コレクタ電極ＣＥは、例えばＡｕ膜、Ｎｉ膜、Ｔｉ膜またはＡｌＳｉ膜のような単層の金属膜であるか、これらを適宜積層させた積層の金属膜である。
【0030】
なお、コレクタ電極ＣＥ、コレクタ領域ＰＣおよびフィールドストップ領域ＮＳは、アクティブセルＡＣおよびインアクティブセルＩＡＣの半導体基板ＳＵＢ全体に渡って形成されている。
【0031】
半導体基板ＳＵＢの上面から所定の深さに達するように、アクティブセルＡＣの半導体基板ＳＵＢ中には、それぞれトレンチＴＲ１、ＴＲ２が形成されている。トレンチＴＲ１、ＴＲ２は、後述するエミッタ領域ＮＥ、ベース領域ＰＢおよびフローティング領域ＰＦを貫通している。トレンチＴＲ１、ＴＲ２の深さは、例えば２μｍ以上且つ６μｍ以下である。
【0032】
トレンチＴＲ１、ＴＲ２の内部には、ゲート絶縁膜（絶縁膜）ＧＩが形成されている。トレンチＴＲ１の内部には、ゲート絶縁膜ＧＩを介してトレンチゲート電極ＧＥが形成されている。トレンチＴＲ２の内部には、ゲート絶縁膜（絶縁膜）ＧＩを介してトレンチエミッタ電極ＥＥが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜のような絶縁膜である。トレンチゲート電極ＧＥおよびトレンチエミッタ電極ＥＥは、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。ゲート絶縁膜ＧＩの厚さは、例えば７０ｎｍ以上且つ１５０ｎｍ以下である。
【0033】
アクティブセルＡＣにおいて、トレンチＴＲ１とトレンチＴＲ２との間（トレンチゲート電極ＧＥとトレンチエミッタ電極ＥＥとの間）の半導体基板ＳＵＢ中には、ｎ型のホールバリア領域（不純物領域）ＮＨＢが形成されている。ホールバリア領域ＮＨＢの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、かつ、エミッタ領域ＮＥの不純物濃度よりも低い。半導体基板ＳＵＢの上面からのホールバリア領域ＮＨＢの深さは、半導体基板ＳＵＢの上面からのトレンチＴＲ１、ＴＲ２の深さよりも深い。ホールバリア領域ＮＨＢは、ＩＧＢＴの動作時に、正孔がベース領域ＰＢに達して排出されることを抑制する。すなわち、正孔に対しバリアとして機能する。
【0034】
ホールバリア領域ＮＨＢ内には、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ｐ型のベース領域ＰＢ内には、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。エミッタ領域ＮＥの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。半導体基板ＳＵＢの上面からのベース領域ＰＢの深さは、半導体基板ＳＵＢの上面からのトレンチＴＲ１、ＴＲ２の深さよりも浅い。トレンチＴＲ１に接し、且つ、エミッタ領域ＮＥの下方に位置するベース領域ＰＢが、チャネル領域として使用される。
【0035】
ＩＧＢＴの１つのアクティブセルＡＣは、１つのトレンチＴＲ１、２つのトレンチＴＲ２、各トレンチＴＲ１、ＴＲ２内の各ゲート絶縁膜ＧＩ、１つのトレンチゲート電極ＧＥ、２つのトレンチエミッタ電極ＥＥ、２つのホールバリア領域ＮＨＢ、２つのベース領域ＰＢ、２つのエミッタ領域ＮＥおよびコレクタ領域ＰＣを含む。
【0036】
半導体基板ＳＵＢの上面側において、各アクティブセルＡＣの間の半導体基板ＳＵＢ中（インアクティブセルＩＡＣの半導体基板ＳＵＢ中）には、ｐ型のフローティング領域（不純物領域）ＰＦが形成されている。フローティング領域ＰＦは、ゲート配線ＧＷおよびエミッタ配線ＥＷに電気的に接続されておらず、電位が供給されておらず、電気的にフローティング状態である。
【0037】
アクティブセルＡＣおよびインアクティブセルＩＡＣの半導体基板ＳＵＢの上面上には、トレンチＴＲ１、ＴＲ２を覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。層間絶縁膜ＩＬの厚さは、例えば６００ｎｍ以上且つ１５００ｎｍ以下である。
【0038】
層間絶縁膜ＩＬ中には、孔ＣＨ１が形成されている。孔ＣＨ１は、層間絶縁膜ＩＬを貫通し、エミッタ領域ＮＥよりも深い位置まで形成され、ベース領域ＰＢを貫通しないように形成されている。言い換えれば、孔ＣＨ１は、層間絶縁膜ＩＬに形成されている開口部と、半導体基板ＳＵＢ中においてトレンチエミッタ電極ＥＥとエミッタ領域ＮＥとの間に跨るように形成されているリセス部とを含む。すなわち、孔ＣＨ１は、層間絶縁膜ＩＬを貫通し、トレンチエミッタ電極ＥＥ、ベース領域ＰＢおよびエミッタ領域ＮＥに達している。言い換えれば、孔ＣＨ１は、平面視においてトレンチエミッタ電極ＥＥ、ベース領域ＰＢおよびエミッタ領域ＮＥに重なるように形成されている。
【0039】
また、孔ＣＨ１の底部の周囲のベース領域ＰＢには、ｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲの不純物濃度は、ベース領域ＰＢの不純物濃度よりも高い。高濃度拡散領域ＰＲは、主に、プラグＰＧとの接触抵抗を低くするため、およびラッチアップを防止するために設けられている。
【0040】
孔ＣＨ１の内部には、プラグＰＧが埋め込まれている。プラグＰＧは、トレンチエミッタ電極ＥＥ、ベース領域ＰＢ、エミッタ領域ＮＥおよび高濃度拡散領域ＰＲに接触している。プラグＰＧは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばチタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜である。上記導電性膜は、例えばタングステン膜である。
【0041】
孔ＣＨ１の上部では、層間絶縁膜ＩＬが後退している。すなわち、半導体基板ＳＵＢの上面よりも上に位置する孔ＣＨ１の開口の大きさは、半導体基板ＳＵＢの上面よりも下に位置する孔ＣＨ１の開口の大きさよりも大きい。このため、エミッタ領域ＮＥおよびトレンチエミッタ電極ＥＥの各々の上面の一部が、層間絶縁膜ＩＬから露出している。従って、プラグＰＧは、孔ＣＨ１の内部において、エミッタ領域ＮＥおよびトレンチエミッタ電極ＥＥの各々の側面に接触するだけでなく、エミッタ領域ＮＥおよびトレンチエミッタ電極ＥＥの各々の上面の一部にも接触する。これにより、プラグＰＧと、エミッタ領域ＮＥおよびトレンチエミッタ電極ＥＥとの接触抵抗を低減することができる。
【0042】
ここでは図示していないが、層間絶縁膜ＩＬ中には、図２に示される孔ＣＨ２も形成されている。孔ＣＨ２は、平面視においてトレンチゲート電極ＧＥに重なるように形成され、層間絶縁膜ＩＬを貫通し、トレンチゲート電極ＧＥに達している。孔ＣＨ２の内部にも、プラグＰＧが形成されている。また、孔ＣＨ２の上部でも、層間絶縁膜ＩＬが後退している。すなわち、半導体基板ＳＵＢの上面よりも上に位置する孔ＣＨ２の開口の大きさは、半導体基板ＳＵＢの上面よりも下に位置する孔ＣＨ２の開口の大きさよりも大きい。
【0043】
なお、フローティング領域ＰＦ上に位置する層間絶縁膜ＩＬ中には、孔ＣＨ１、ＣＨ２などのような孔が形成されていない。
【0044】
層間絶縁膜ＩＬ上には、エミッタ配線ＥＷが形成されている。エミッタ配線ＥＷは、孔ＣＨ１内のプラグＰＧを介して、トレンチエミッタ電極ＥＥ、ベース領域ＰＢ、エミッタ領域ＮＥおよび高濃度拡散領域ＰＲに電気的に接続され、これらにエミッタ電位を供給する。ここでは図示していないが、層間絶縁膜ＩＬ上には、エミッタ配線ＥＷと同じ製造工程で形成されたゲート配線ＧＷも形成されている。ゲート配線ＧＷは、孔ＣＨ２内のプラグＰＧを介してトレンチゲート電極ＧＥに電気的に接続され、トレンチゲート電極ＧＥにゲート電位を供給する。
【0045】
このようなエミッタ配線ＥＷおよびゲート配線ＧＷは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばＴｉＷ膜である。上記導電性膜は、例えば、銅またはシリコンが添加されたアルミニウム合金膜である。上記アルミニウム合金膜は、エミッタ配線ＥＷおよびゲート配線ＧＷの主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
【0046】
＜トレンチの周囲の不純物領域の詳細＞
図４は、図３の断面構造のうち、トレンチＴＲ１、トレンチＴＲ２、および、それらの周囲の主要な不純物領域のみを示している。図５は、アクティブセルＡＣの不純物濃度のプロファイルＰａｃと、インアクティブセルＩＡＣの不純物濃度のプロファイルＰｉａｃとの断面方向を示している。図６は、図５に示される不純物濃度のプロファイルＰａｃ、Ｐｉａｃを示すグラフである。
図４は、図３の断面構造のうち、トレンチＴＲ１、トレンチＴＲ２、および、それらの周囲の主要な不純物領域のみを示している。図５は、アクティブセルＡＣの不純物濃度のプロファイルＰａｃと、インアクティブセルＩＡＣの不純物濃度のプロファイルＰｉａｃとの断面方向を示している。図６は、図５に示される不純物濃度のプロファイルＰａｃ、Ｐｉａｃを示すグラフである。
【0047】
【0048】
図４に示されるように、トレンチＴＲ１は、側面ＳＳ１、側面ＳＳ１に対向する側面ＳＳ２、および、側面ＳＳ１と側面ＳＳ２とを繋ぐ底面ＢＳ１を有する。一方のトレンチＴＲ２は、側面ＳＳ３、側面ＳＳ３に対向する側面ＳＳ４、および、側面ＳＳ３と側面ＳＳ４とを繋ぐ底面ＢＳ２を有する。他方のトレンチＴＲ２は、側面ＳＳ５、側面ＳＳ５に対向する側面ＳＳ６、および、側面ＳＳ５と側面ＳＳ６とを繋ぐ底面ＢＳ３を有する。
【0049】
トレンチＴＲ１および一方のトレンチＴＲ２は、側面ＳＳ１と側面ＳＳ４とが隣接するように、離間して設けられている。トレンチＴＲ１および他方のトレンチＴＲ２は、側面ＳＳ２と側面ＳＳ５とが隣接するように、離間して設けられている。
【0050】
一方のホールバリア領域ＮＨＢ、一方のベース領域ＰＢおよび一方のエミッタ領域ＮＥは、側面ＳＳ１と側面ＳＳ４との間の半導体基板ＳＵＢに設けられている。一方のホールバリア領域ＮＨＢは、側面ＳＳ１、側面ＳＳ４、底面ＢＳ１および底面ＢＳ２に接し、側面ＳＳ３には接しない。一方のベース領域ＰＢは、側面ＳＳ１および側面ＳＳ４に接し、底面ＢＳ１および底面ＢＳ２には接しない。一方のエミッタ領域ＮＥは、側面ＳＳ１に接する。
【0051】
他方のホールバリア領域ＮＨＢ、他方のベース領域ＰＢおよび他方のエミッタ領域ＮＥは、側面ＳＳ２と側面ＳＳ５との間の半導体基板ＳＵＢに設けられている。他方のホールバリア領域ＮＨＢは、側面ＳＳ２、側面ＳＳ５、底面ＢＳ１および底面ＢＳ３に接し、側面ＳＳ６には接しない。他方のベース領域ＰＢは、側面ＳＳ２および側面ＳＳ５に接し、底面ＢＳ１および底面ＢＳ３には接しない。他方のエミッタ領域ＮＥは、側面ＳＳ２に接する。
【0052】
各フローティング領域ＰＦは、側面ＳＳ３と側面ＳＳ６との間の半導体基板ＳＵＢに設けられ、側面ＳＳ３および側面ＳＳ６に接し、底面ＢＳ２および底面ＢＳ３には接しない。
【0053】
図４に示されるように、半導体基板ＳＵＢの上面からのベース領域ＰＢの深さＤｐｂと、半導体基板ＳＵＢの上面からのフローティング領域ＰＦの深さＤｐｆとは、半導体基板ＳＵＢの上面からのトレンチＴＲ１およびトレンチＴＲ２の各々の深さよりも浅い。
【0054】
また、図６の不純物濃度プロファイルから判るように、フローティング領域ＰＦは、ベース領域ＰＢよりも深い位置まで形成されている。すなわち、フローティング領域ＰＦの深さＤｐｆは、ベース領域ＰＢの深さＤｐｂよりも深い。また、フローティング領域ＰＦの不純物濃度は、ベース領域ＰＢの不純物濃度よりも実効的に高い。
【0055】
アクティブセルＡＣの半導体基板ＳＵＢ中には、ホールバリア領域ＮＨＢが形成されているが、インアクティブセルＩＡＣの半導体基板ＳＵＢ中には、ホールバリア領域ＮＨＢのような、半導体基板ＳＵＢ（ドリフト領域ＮＶ）よりも高濃度のｎ型の不純物領域が形成されていない。言い換えれば、アクティブセルＡＣにおいて、ベース領域ＰＢは、ホールバリア領域ＮＨＢおよびエミッタ領域ＮＥとｐｎ接合を成す。また、インアクティブセルＩＡＣにおいて、フローティング領域ＰＦは、半導体基板ＳＵＢ（ドリフト領域ＮＶ）とｐｎ接合を成す。
【0056】
ｐ型のベース領域ＰＢが、半導体基板ＳＵＢよりも高濃度のｎ型のホールバリア領域ＮＨＢ内に形成されているので、ｐ型の導電性がｎ型の導電性に打ち消される割合が、ベース領域ＰＢの方がフローティング領域ＰＦよりも多くなる。従って、ホールバリア領域ＮＨＢ内に形成されたベース領域ＰＢの不純物濃度は、フローティング領域ＰＦの不純物濃度よりも実効的に低くなる。また、ベース領域ＰＢの深さＤｐｂは、フローティング領域ＰＦの深さＤｐｆよりも浅くなる。
【0057】
＜検討例と、実施の形態１の主な特徴＞
以下に図７および図８を用いて、必要に応じて検討例１および検討例２の半導体装置との比較を行いながら、実施の形態１の半導体装置１００の主な特徴について説明する。なお、検討例１および検討例２の半導体装置は、特許文献１または２に開示されている技術を基にして、本願発明者が検討を行ったものである。図８は、実施の形態１、検討例１および検討例２のターンオフ波形を示すグラフである。
以下に図７および図８を用いて、必要に応じて検討例１および検討例２の半導体装置との比較を行いながら、実施の形態１の半導体装置１００の主な特徴について説明する。なお、検討例１および検討例２の半導体装置は、特許文献１または２に開示されている技術を基にして、本願発明者が検討を行ったものである。図８は、実施の形態１、検討例１および検討例２のターンオフ波形を示すグラフである。
【0058】
検討例１は、特許文献１などのＧＧＥＥ構造の技術を参照したものである。図７に示されるように、インアクティブセルＩＡＣの半導体基板ＳＵＢ中に、実施の形態１のフローティング領域ＰＦの代わりに、ｐ型の不純物領域ＰＦａが形成されている。不純物領域ＰＦａは、電気的にフローティング状態である。不純物領域ＰＦａは、フローティング領域ＰＦよりも深く形成され、トレンチＴＲ２の底面（ＢＳ２、ＢＳ３）を覆うように形成されている。
【0059】
検討例２は、インアクティブセルＩＡＣの不純物構造を、エミッタ領域ＮＥが無い点を除き、アクティブセルＡＣの不純物構造と同様にしたものである。図７に示されるように、インアクティブセルＩＡＣの半導体基板ＳＵＢ中に、ｎ型のホールバリア領域ＮＨＢが形成され、ホールバリア領域ＮＨＢ内にｐ型の不純物領域ＰＦｂが形成されている。不純物領域ＰＦｂは、ベース領域ＰＢと同じ製造工程によって形成されているが、不純物領域ＰＦｂは、電気的にフローティング状態である。
【0060】
ＰＦＣ用途のＩＧＢＴでは、負荷短絡耐量の確保についての優先度は低いので、飽和電流密度を高くすることができる。そのために、ＩＧＢＴの単位面積当たりのＭＯＳＦＥＴ成分を増やす必要がある。ＧＧＥＥ構造では、２つのトレンチゲート電極ＧＥの各々の一方の側面でＭＯＳＦＥＴ成分を構成していた。実施の形態１のＥＧＥ構造では、１つのトレンチゲート電極ＧＥの両側面でＭＯＳＦＥＴ成分を構成できる。そのため、ＩＧＢＴの単位面積当たりのＭＯＳＦＥＴ成分を増やせる。
【0061】
また、ＧＧＥＥ構造では、トレンチゲート電極ＧＥとトレンチエミッタ電極ＥＥとの間の距離が相対的に長くなっているが、実施の形態１の複数のトレンチＴＲ１、ＴＲ２は、同一ピッチで形成されている。この点においても、ＩＧＢＴの単位面積当たりのＭＯＳＦＥＴ成分を更に増やせる。
【0062】
また、トレンチエミッタ電極ＥＥ、ベース領域ＰＢおよびエミッタ領域ＮＥと、エミッタ配線ＥＷとの接続を、１つの孔ＣＨ１（１つのプラグＰＧ）で共通化させているので、ＩＧＢＴの微細化を図れる。これにより、ＩＧＢＴの単位面積当たりのＭＯＳＦＥＴ成分を更に増やせる。
【0063】
また、図２に示されるように、エミッタ領域ＮＥは、トレンチＴＲ１に接しながらＹ方向に断続的に延在している。これにより、ＭＯＳＦＥＴ成分のゲート幅が広くなるので、飽和電流密度を更に高くすることができる。
【0064】
しかしながら、ＭＯＳＦＥＴ成分を増やすと、トレンチゲート電極ＧＥとドリフト領域ＮＶとの間の寄生容量が増加し、スイッチング速度が低下し、スイッチング損失が高くなる。そのため、各トレンチエミッタ電極ＥＥの間にフローティング領域ＰＦを設けることで、半導体基板ＳＵＢの下面から注入される正孔を蓄積する。
【0065】
ここで、フローティング領域ＰＦをソースとし、ベース領域ＰＢをドレインとし、ドリフト領域ＮＶおよびホールバリア領域ＮＨＢをチャネルとし、エミッタ電位にされているトレンチエミッタ電極ＥＥをゲートとした寄生ＰＭＯＳが構成されている。正孔がフローティング領域ＰＦに十分に蓄積されて、電位が高くなると、寄生ＰＭＯＳがオン状態になる。そうすると、正孔が、フローティング領域ＰＦからベース領域ＰＢへ移動し、エミッタ配線ＥＷへ自動的に排出される。そのため、スイッチング速度の低下およびスイッチング損失の増加を抑制できる。また、寄生ＰＭＯＳの上記機能により、フローティング領域ＰＦの電位変動が抑制されるので、トレンチゲート電極ＧＥの電位が安定し、スイッチング時のスイッチング損失を抑制できる。
【0066】
図７に示されるように、検討例１では、フローティング領域ＰＦの代わりに、相対的に深い不純物領域ＰＦａが形成されている。この場合、不純物領域ＰＦａに正孔が蓄積されるが、不純物領域ＰＦａの正孔が全て排出されるまで、トレンチエミッタ電極ＥＥとトレンチゲート電極ＧＥとの間で、空乏層が広がれない。それ故、図８に示されるように、検討例１では、実施の形態１よりも、コレクタ電圧Ｖｃの立ち上がりが遅くなり、コレクタ電流Ｉｃが流れる時期が遅くなる。すなわち、検討例１では、ターンオフが遅れ、スイッチング速度が低下する。
【0067】
また、ＧＧＥＥ構造のように、トレンチエミッタ電極ＥＥとトレンチゲート電極ＧＥとの間の距離が相対的に長い場合、ブレークダウン電圧ＢＶＣＥＳ（コレクタ領域ＰＣとエミッタ領域ＮＥとの間の耐圧）が低下するので、不純物領域ＰＦａのような深いｐ型不純物領域が必要になる。しかしながら、実施の形態１のように、複数のトレンチＴＲ１、ＴＲ２が同一ピッチで形成されている場合、エミッタ電位のトレンチエミッタ電極ＥＥが均一に並んでいるので、ブレークダウン電圧ＢＶＣＥＳの低下を懸念する必要が無くなる。そのため、実施の形態１のフローティング領域ＰＦの深さは、トレンチＴＲ２の深さよりも浅くなっていてもよい。
【0068】
なお、フローティング領域ＰＦを挟んで隣接する２つのトレンチＴＲ２（トレンチエミッタ電極ＥＥ）の間の距離を、トレンチＴＲ１（トレンチゲート電極ＧＥ）とトレンチＴＲ２（トレンチエミッタ電極ＥＥ）との間の距離よりも狭くしてもよい。これにより、半導体装置１００内におけるＭＯＳＦＥＴ成分の比率を増加できる。そのため、オン電圧の低減化またはスイッチング特性の改善を図れる場合がある。
【0069】
図７に示されるように、検討例２では、ｐ型の不純物領域ＰＦｂ下にホールバリア領域ＮＨＢが形成されている。この場合、半導体基板ＳＵＢの下面から注入される正孔が、ホールバリア領域ＮＨＢによって阻害され、図８に示されるように、検討例２では、実施の形態１よりも、コレクタ電圧Ｖｃの立ち上がりが遅くなり、コレクタ電流Ｉｃが流れる時期が遅くなる。すなわち、検討例２では、ターンオフが遅れ、スイッチング速度が低下する。
【0070】
以上のように、実施の形態１では、アクティブセルＡＣにＥＧＥ型のＩＧＢＴを適用し、インアクティブセルＩＡＣにフローティング領域ＰＦを設けたことで、オン電圧を低く維持すると共に、スイッチング速度の高速化およびスイッチング損失の低減化を図れる。すなわち、実施の形態１によれば、スイッチング特性が改善されたＩＧＢＴを備えた半導体装置１００を提供できる。
【0071】
【0072】
図９に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。半導体基板ＳＵＢはシリコンからなる。上述のように、半導体基板ＳＵＢは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型のシリコン層との積層体であってもよい。
【0073】
次に、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中に、ホールバリア領域ＮＨＢを選択的に形成する。
【0074】
図１０に示されるように、半導体基板ＳＵＢの上面側において、トレンチＴＲ１とトレンチＴＲ２との間にホールバリア領域ＮＨＢが位置するように、半導体基板ＳＵＢ中に、トレンチＴＲ１およびトレンチＴＲ２を形成する。言い換えれば、平面視においてホールバリア領域ＮＨＢを挟むように、半導体基板ＳＵＢ中に、トレンチＴＲ１およびトレンチＴＲ２を形成する。
【0075】
まず、半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、上記酸化シリコン膜をパターニングし、ハードマスクＨＭを形成する。次に、アッシング処理によって上記レジストパターンを除去する。
【0076】
次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、半導体基板ＳＵＢ中に、半導体基板ＳＵＢの上面から所定の深さに達するトレンチＴＲ１およびトレンチＴＲ２を形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
【0077】
図１１に示されるように、トレンチＴＲ１の内部、トレンチＴＲ２の内部および半導体基板ＳＵＢの上面上に、犠牲酸化膜ＩＦ１を形成する。これにより、半導体基板ＳＵＢ中に形成されたダメージ層が除去される。その後、例えばフッ酸を含む溶液を用いた等方性エッチング処理によって、上記犠牲酸化膜ＩＦ１を除去する。
【0078】
なお、犠牲酸化膜ＩＦ１は、半導体基板ＳＵＢに対して熱処理を行うことで形成される。この熱処理は、例えば１１００℃、３０分以上且つ６０分以下の条件下で、酸素ガスが充満された雰囲気中で行われる。
【0079】
この熱処理によって、ホールバリア領域ＮＨＢに含まれる不純物は拡散される。半導体基板ＳＵＢの上面からのホールバリア領域ＮＨＢの深さは、半導体基板ＳＵＢの上面からのトレンチＴＲ１およびトレンチＴＲ２の各々の深さよりも深くなる。
【0080】
図１２に示されるように、トレンチＴＲ１、ＴＲ２の内部に、ゲート絶縁膜（絶縁膜）ＧＩおよび導電性膜ＣＦ１を形成する。
【0081】
まず、例えば９５０℃、６０分の条件下で、酸素ガスおよび水素ガスを用いた熱処理によって、トレンチＴＲ１、ＴＲ２の内部および半導体基板ＳＵＢの上面上に、ゲート絶縁膜ＧＩを形成する。
【0082】
次に、ゲート絶縁膜ＧＩを介してトレンチＴＲ１、ＴＲ２の内部を埋め込むように、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0083】
図１３に示されるように、ゲート絶縁膜ＧＩを介してトレンチＴＲ１の内部にトレンチゲート電極ＧＥを形成し、ゲート絶縁膜ＧＩを介してトレンチＴＲ２の内部にトレンチエミッタ電極ＥＥを形成する。
【0084】
まず、異方性エッチング処理によって、トレンチＴＲ１、ＴＲ２の外部に形成されていた導電性膜ＣＦ１を除去する。トレンチＴＲ１の内部に形成されていた導電性膜ＣＦ１が、トレンチゲート電極ＧＥとして残され、トレンチＴＲ２の内部に形成されていた導電性膜ＣＦ１が、トレンチエミッタ電極ＥＥとして残される。次に、等方性エッチング処理若しくは異方性エッチング処理、または、これらを組み合わせたエッチング処理によって、トレンチＴＲ１、ＴＲ２の外部に形成されていたゲート絶縁膜ＧＩを除去する。
【0085】
図１４に示されるように、イオン注入法によって、ホールバリア領域ＮＨＢ内に、ｐ型のベース領域ＰＢを形成する。同時に、トレンチＴＲ２の両側面のうちホールバリア領域ＮＨＢが形成されている一方の側面と反対側の他方の側面側に位置する半導体基板ＳＵＢ中に、ｐ型のフローティング領域ＰＦを形成する。なお、ｐ型のベース領域ＰＢおよびフローティング領域ＰＦは、複数回のイオン注入によって形成されていても良い。各回の注入エネルギーを適切に調整することで、所望の深さのフローティング領域ＰＦを形成することができる。
【0086】
すなわち、図４を参照すると、側面ＳＳ１と側面ＳＳ４との間および側面ＳＳ２と側面ＳＳ５との間に位置する半導体基板ＳＵＢ中に、それぞれベース領域ＰＢを形成すると共に、側面ＳＳ３と側面ＳＳ６との間に位置する半導体基板ＳＵＢ中に、フローティング領域ＰＦを形成する。言い換えれば、アクティブセルＡＣの半導体基板ＳＵＢ中に、ベース領域ＰＢを形成すると共に、インアクティブセルＩＡＣの半導体基板ＳＵＢ中に、フローティング領域ＰＦを形成する。
【0087】
図１５に示されるように、フォトリソグラフィ技術およびイオン注入法によって、ベース領域ＰＢ内に、ｎ型のエミッタ領域ＮＥを選択的に形成する。その後、ホールバリア領域ＮＨＢ、フローティング領域ＰＦ、ベース領域ＰＢおよびエミッタ領域ＮＥに含まれる不純物を活性化させるための熱処理を行う。この熱処理は、例えば、９００℃以上且つ１０００℃以下、３０秒以上且つ５０秒以下の条件下で、窒素ガスのような不活性ガスが充満された雰囲気中で行われる。
【0088】
この時点で、図６に示される不純物濃度のプロファイルが構成される。ベース領域ＰＢが形成される半導体基板ＳＵＢ中には、ホールバリア領域ＮＨＢが形成されているが、フローティング領域ＰＦが形成される半導体基板ＳＵＢ中には、ホールバリア領域ＮＨＢのような、半導体基板ＳＵＢ（ドリフト領域ＮＶ）よりも高濃度のｎ型の不純物領域が形成されていない。そのため、ｐ型の導電性がｎ型の導電性に打ち消される割合が、ベース領域ＰＢの方がフローティング領域ＰＦよりも多くなる。従って、ベース領域ＰＢおよびフローティング領域ＰＦは同じイオン注入工程で形成されるが、ベース領域ＰＢの不純物濃度は、フローティング領域ＰＦの不純物濃度よりも実効的に低くなる。また、ベース領域ＰＢの深さＤｐｂは、フローティング領域ＰＦの深さＤｐｆよりも浅くなる。
【0089】
図１６に示されるように、まず、トレンチＴＲ１、ＴＲ２を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。
【0090】
次に、フォトリソグラフィ技術および異方性エッチング処理によって、層間絶縁膜ＩＬ中に孔ＣＨ１を形成する。孔ＣＨ１は、トレンチエミッタ電極ＥＥ、ベース領域ＰＢおよびエミッタ領域ＮＥに達している。次に、イオン注入法によって、孔ＣＨ１の底部に位置するベース領域ＰＢ内に、ｐ型の高濃度拡散領域ＰＲを選択的に形成する。
【0091】
次に、ここでは図示していないが、フォトリソグラフィ技術および異方性エッチング処理によって、層間絶縁膜ＩＬ中に、トレンチゲート電極ＧＥに達する孔ＣＨ２を形成する。孔ＣＨ１を形成する工程と、孔ＣＨ２を形成する工程とは、何れが先であってもよい。
【0092】
孔ＣＨ１および孔ＣＨ２を形成する工程時だけでなく、以降の製造工程においても、フローティング領域ＰＦ上に位置する層間絶縁膜ＩＬ中には、孔が形成されない。従って、フローティング領域ＰＦは、電位が供給されない領域になり、電気的にフローティング状態になる。
【0093】
図１７に示されるように、層間絶縁膜ＩＬに対して等方性エッチング処理を行うことで、層間絶縁膜ＩＬを後退させる。これにより、半導体基板ＳＵＢの上面上に位置する孔ＣＨ１の開口幅は、それぞれ半導体基板ＳＵＢの内部に位置する孔ＣＨ１の開口幅よりも大きくなる。なお、この等方性エッチング処理によって、孔ＣＨ２の層間絶縁膜ＩＬも後退する。
【0094】
図１８に示されるように、孔ＣＨ１の内部にプラグＰＧを形成し、層間絶縁膜ＩＬ上にエミッタ配線ＥＷを形成する。
【0095】
まず、孔ＣＨ１の内部および層間絶縁膜ＩＬ上に、バリアメタル膜を形成する。例えばスパッタリング法によって孔ＣＨ１の内部および層間絶縁膜ＩＬ上にチタン膜を形成し、例えばスパッタリング法によって上記チタン膜上に窒化チタン膜を形成することで、上記バリアメタル膜を形成できる。次に、孔ＣＨ１の内部を埋め込むように、例えばＣＶＤ法によって、上記バリアメタル膜上に、例えばタングステン膜からなる導電性膜を形成する。次に、異方性エッチング処理によって、孔ＣＨ１の外部に形成されている上記導電性膜および上記バリアメタル膜を除去する。これにより、孔ＣＨ１の内部を埋め込むように、プラグＰＧが形成される。なお、これらの製造工程時に、孔ＣＨ２の内部にもプラグＰＧが形成される。
【0096】
次に、層間絶縁膜ＩＬ上に、エミッタ配線ＥＷを形成する。まず、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム合金膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記ＴｉＷ膜および上記アルミニウム合金膜をパターニングすることで、エミッタ配線ＥＷを形成する。なお、これらの製造工程時に、層間絶縁膜ＩＬ上にゲート配線ＧＷも形成される。
【0097】
その後、以下の製造工程を経て、図３の構造が得られる。まず、必要に応じてウェハを極薄に研削する。次に、半導体基板ＳＵＢの下面からイオン注入を行うことで、半導体基板ＳＵＢ中に、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。これらのイオン注入の後に、レーザアニールを行うことで、フィールドストップ領域ＮＳおよびコレクタ領域ＰＣに含まれる不純物を活性化させる。次に、半導体基板ＳＵＢの下面上に、例えばスパッタリング法によって、例えばＡｕ膜、Ｎｉ膜、Ｔｉ膜またはＡｌＳｉ膜のような金属膜を形成する。この金属膜が、コレクタ電極ＣＥとなる。コレクタ電極ＣＥは、上記金属膜を適宜積層させた積層膜であってもよい。
【0098】
このように、実施の形態１の製造方法によれば、特許文献１に示されるようなＧＧＥＥ構造およびＥＧＥ構造のＩＧＢＴを形成するための製造工程と同じ製造工程を用いて、半導体装置１００を製造できる。従って、開発期間の短縮が図れ、新規の製造設備などが不要になり、製造コストの削減を図れる。
【0099】
更に、実施の形態１の製造方法によれば、ベース領域ＰＢを形成する工程で、フローティング領域ＰＦを形成できる。従って、特許文献１などに示される深いフローティング領域の形成を省略できるので、その分の製造コストの削減も図れる。
【0100】
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されず、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0101】
１００ 半導体装置
１Ａ 領域
ＡＣ アクティブセル
ＢＳ１、ＢＳ２、ＢＳ３ トレンチの底面
ＣＥ コレクタ電極
ＣＦ１ ｎ型の導電性膜
ＣＨ１、ＣＨ２ 孔
ＥＥ トレンチエミッタ電極
ＥＰ エミッタパッド
ＥＷ エミッタ配線
ＧＥ トレンチゲート電極
ＧＩ ゲート絶縁膜（絶縁膜）
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＡＣ インアクティブセル
ＩＦ１ 犠牲酸化膜
ＩＬ 層間絶縁膜
ＮＥ ｎ型のエミッタ領域
ＮＨＢ ｎ型のホールバリア領域
ＮＳ ｎ型のフィールドストップ領域
ＮＶ ｎ型のドリフト領域
ＰＢ ｐ型のベース領域
ＰＣ ｐ型のコレクタ領域
ＰＦ ｐ型のフローティング領域
ＰＦａ、ＰＦｂ ｐ型の不純物領域
ＰＧ プラグ
ＰＲ ｐ型の高濃度拡散領域
ＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４、ＳＳ５、ＳＳ６ トレンチの側面
ＳＵＢ 半導体基板
ＴＲ１、ＴＲ２ トレンチ
１Ａ 領域
ＡＣ アクティブセル
ＢＳ１、ＢＳ２、ＢＳ３ トレンチの底面
ＣＥ コレクタ電極
ＣＦ１ ｎ型の導電性膜
ＣＨ１、ＣＨ２ 孔
ＥＥ トレンチエミッタ電極
ＥＰ エミッタパッド
ＥＷ エミッタ配線
ＧＥ トレンチゲート電極
ＧＩ ゲート絶縁膜（絶縁膜）
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＡＣ インアクティブセル
ＩＦ１ 犠牲酸化膜
ＩＬ 層間絶縁膜
ＮＥ ｎ型のエミッタ領域
ＮＨＢ ｎ型のホールバリア領域
ＮＳ ｎ型のフィールドストップ領域
ＮＶ ｎ型のドリフト領域
ＰＢ ｐ型のベース領域
ＰＣ ｐ型のコレクタ領域
ＰＦ ｐ型のフローティング領域
ＰＦａ、ＰＦｂ ｐ型の不純物領域
ＰＧ プラグ
ＰＲ ｐ型の高濃度拡散領域
ＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４、ＳＳ５、ＳＳ６ トレンチの側面
ＳＵＢ 半導体基板
ＴＲ１、ＴＲ２ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】