知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025018190
(43)【公開日】2025-02-06
(54)【発明の名称】設計方法、半導体装置及びマスクセット
(51)【国際特許分類】
H01L 21/3205 20060101AFI20250130BHJP
H10B 41/27 20230101ALI20250130BHJP
H10B 43/27 20230101ALI20250130BHJP
H10D 30/68 20250101ALI20250130BHJP
G03F 7/20 20060101ALI20250130BHJP
【ＦＩ】
H01L21/88 T
H10B41/27
H10B43/27
H01L29/78 371
G03F7/20 521
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023121692
(22)【出願日】2023-07-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】田中 淳
(72)【発明者】
【氏名】亀田 靖
(72)【発明者】
【氏名】梶谷 泰之
(72)【発明者】
【氏名】中川 晋一
(72)【発明者】
【氏名】原島 弘光
【テーマコード（参考）】
2H197
5F033
5F083
5F101
【Ｆターム（参考）】
2H197AA09
2H197BA11
2H197CA03
2H197EB25
2H197HA03
5F033HH11
5F033HH19
5F033HH33
5F033KK11
5F033KK19
5F033KK33
5F033MM01
5F033MM13
5F033PP15
5F033QQ00
5F033QQ09
5F033QQ13
5F033QQ48
5F033RR04
5F033RR06
5F033RR22
5F033SS11
5F033VV07
5F033VV16
5F033XX01
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA35
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR40
5F083ZA20
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH04
(57)【要約】
【課題】好適に製造可能な半導体装置の設計方法を提供する。
【解決手段】第１マスク及び第２マスクのカーフ領域に、貼合電極に対応する貼合電極パターンを複数配置し（Ｓ１４ｐ、Ｓ１４ｍ）、第１マスク及び第２マスクのカーフ領域の配置不可領域をそれぞれ特定し、配置不可領域に配置されている貼合電極パターンを削除し（Ｓ１５ｐ、Ｓ１５ｍ）、第１マスク及び第２マスクを用い、位置を変更しながら３回以上露光を行った場合にカーフ領域に形成される第１のパターングループ及び第２のパターングループを生成し、第１ウェハ及び第２ウェハの貼合時に、第１のパターングループと第２パターングループに含まれる複数の貼合電極パターンの複数の位置が重ならない箇所を抽出し（Ｓ１６ｐｍ）、第１マスク及び第２マスクのカーフ領域のそれぞれの重ならない箇所に配置されている貼合電極パターンを削除する（Ｓ１８ｐ、Ｓ１８ｍ）。
【選択図】図３２
【解決手段】第１マスク及び第２マスクのカーフ領域に、貼合電極に対応する貼合電極パターンを複数配置し（Ｓ１４ｐ、Ｓ１４ｍ）、第１マスク及び第２マスクのカーフ領域の配置不可領域をそれぞれ特定し、配置不可領域に配置されている貼合電極パターンを削除し（Ｓ１５ｐ、Ｓ１５ｍ）、第１マスク及び第２マスクを用い、位置を変更しながら３回以上露光を行った場合にカーフ領域に形成される第１のパターングループ及び第２のパターングループを生成し、第１ウェハ及び第２ウェハの貼合時に、第１のパターングループと第２パターングループに含まれる複数の貼合電極パターンの複数の位置が重ならない箇所を抽出し（Ｓ１６ｐｍ）、第１マスク及び第２マスクのカーフ領域のそれぞれの重ならない箇所に配置されている貼合電極パターンを削除する（Ｓ１８ｐ、Ｓ１８ｍ）。
【選択図】図３２
【特許請求の範囲】
【請求項1】
複数の貼合電極を介して貼合される第１ウェハ及び第２ウェハの、前記複数の貼合電極のパターニングに際して、露光に用いられるマスクセットの設計方法であって、
前記マスクセットは、第１マスクと第２マスクとを備え、
前記第１ウェハ及び前記第２ウェハは、それぞれ、複数のデバイス領域と、前記複数のデバイス領域を取り囲むカーフ領域と、を備え、
前記複数の貼合電極は、前記デバイス領域に設けられる複数の第１貼合電極と、前記カーフ領域に設けられ、それぞれ電気的に非接続状態の複数の第２貼合電極と、を含み、
前記設計方法は、
前記第２貼合電極の大きさ及び形状を規定し、
前記第１マスク及び前記第２マスクの前記カーフ領域に、前記第２貼合電極に対応する第２貼合電極パターンを複数配置し、
前記第１マスクのカーフ領域及び前記第２マスクのカーフ領域のそれぞれのうち前記第２貼合電極を配置できない領域である配置不可領域をそれぞれ特定し、
前記第１マスクのカーフ領域において、前記第１マスクの前記配置不可領域に配置されている前記第２貼合電極パターンを削除し、
前記第１マスクを用い、第１方向の位置を変更しながら３回以上、前記第１方向と交差する第２方向の位置を変更しながら３回以上露光を行った場合に形成される９か所以上の露光領域のうち、前記第１方向の両側及び前記第２方向の両側において他の露光領域と隣り合う露光領域に形成される第１のパターングループを生成し、
前記第２マスクのカーフ領域において、前記第２マスクの前記配置不可領域に配置されている前記第２貼合電極パターンを削除し、
前記第２マスクを用い、前記第１方向の位置を変更しながら３回以上、前記第２方向の位置を変更しながら３回以上露光を行った場合に形成される９か所以上の露光領域のうち、前記第１方向の両側及び前記第２方向の両側において他の露光領域と隣り合う露光領域に形成される第２のパターングループを生成し、
前記第１ウェハ及び前記第２ウェハの貼合時に、前記第１ウェハ及び前記第２ウェハの表面と交差する方向から見て、前記第１のパターングループに含まれる複数の前記第２貼合電極パターンの複数の位置と、前記第２のパターングループに含まれる複数の前記第２貼合電極パターンの複数の位置と、が重ならない箇所を抽出し、
前記第１マスクのカーフ領域及び前記第２マスクのカーフ領域のそれぞれの前記重ならない箇所に配置されている前記第２貼合電極パターンを削除する
設計方法。
前記マスクセットは、第１マスクと第２マスクとを備え、
前記第１ウェハ及び前記第２ウェハは、それぞれ、複数のデバイス領域と、前記複数のデバイス領域を取り囲むカーフ領域と、を備え、
前記複数の貼合電極は、前記デバイス領域に設けられる複数の第１貼合電極と、前記カーフ領域に設けられ、それぞれ電気的に非接続状態の複数の第２貼合電極と、を含み、
前記設計方法は、
前記第２貼合電極の大きさ及び形状を規定し、
前記第１マスク及び前記第２マスクの前記カーフ領域に、前記第２貼合電極に対応する第２貼合電極パターンを複数配置し、
前記第１マスクのカーフ領域及び前記第２マスクのカーフ領域のそれぞれのうち前記第２貼合電極を配置できない領域である配置不可領域をそれぞれ特定し、
前記第１マスクのカーフ領域において、前記第１マスクの前記配置不可領域に配置されている前記第２貼合電極パターンを削除し、
前記第１マスクを用い、第１方向の位置を変更しながら３回以上、前記第１方向と交差する第２方向の位置を変更しながら３回以上露光を行った場合に形成される９か所以上の露光領域のうち、前記第１方向の両側及び前記第２方向の両側において他の露光領域と隣り合う露光領域に形成される第１のパターングループを生成し、
前記第２マスクのカーフ領域において、前記第２マスクの前記配置不可領域に配置されている前記第２貼合電極パターンを削除し、
前記第２マスクを用い、前記第１方向の位置を変更しながら３回以上、前記第２方向の位置を変更しながら３回以上露光を行った場合に形成される９か所以上の露光領域のうち、前記第１方向の両側及び前記第２方向の両側において他の露光領域と隣り合う露光領域に形成される第２のパターングループを生成し、
前記第１ウェハ及び前記第２ウェハの貼合時に、前記第１ウェハ及び前記第２ウェハの表面と交差する方向から見て、前記第１のパターングループに含まれる複数の前記第２貼合電極パターンの複数の位置と、前記第２のパターングループに含まれる複数の前記第２貼合電極パターンの複数の位置と、が重ならない箇所を抽出し、
前記第１マスクのカーフ領域及び前記第２マスクのカーフ領域のそれぞれの前記重ならない箇所に配置されている前記第２貼合電極パターンを削除する
設計方法。
【請求項2】
前記第１マスク及び前記第２マスクは、それぞれ、
前記複数のデバイス領域に対応する複数のマスク領域と、
前記カーフ領域に対応するマスク領域と
を備え、
前記第１マスクの前記カーフ領域に対応するマスク領域は、
前記第１方向に隣り合う一対の前記デバイス領域に対応するマスク領域の間に設けられた第１領域と、
前記複数のデバイス領域に対応する複数のマスク領域に対して前記第１方向の一方側に設けられた第２領域と、
前記複数のデバイス領域に対応する複数のマスク領域に対して前記第１方向の他方側に設けられた第３領域と
を備え、
前記第２マスクの前記カーフ領域に対応するマスク領域は、
前記第１方向に隣り合う一対の前記デバイス領域に対応するマスク領域の間に設けられた第４領域と、
前記複数のデバイス領域に対応する複数のマスク領域に対して前記第１方向の一方側に設けられた第５領域と、
前記複数のデバイス領域に対応する複数のマスク領域に対して前記第１方向の他方側に設けられた第６領域と
を備え、
前記複数の第２貼合電極パターンは、
前記第１領域に設けられた前記複数の第２貼合電極パターンが、前記第４領域に設けられた前記複数の第４貼合電極パターンと重なる位置に設けられ、
前記第２領域に設けられた前記複数の第２貼合電極パターンと、前記第３領域に設けられた前記複数の第２貼合電極パターンと、を組み合わせて得られるパターングループ中の複数の第２貼合電極パターンが、前記第５領域に設けられた前記複数の第４貼合電極パターンと、前記第６領域に設けられた前記複数の第４貼合電極パターンと、を組み合わせて得られるパターングループ中の複数の第４貼合電極パターンのいずれかと重なる位置に設けられ、
前記第２領域に設けられた前記複数の第２貼合電極パターンの少なくとも一部が、前記第５領域に設けられた前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
請求項１記載の設計方法。
前記複数のデバイス領域に対応する複数のマスク領域と、
前記カーフ領域に対応するマスク領域と
を備え、
前記第１マスクの前記カーフ領域に対応するマスク領域は、
前記第１方向に隣り合う一対の前記デバイス領域に対応するマスク領域の間に設けられた第１領域と、
前記複数のデバイス領域に対応する複数のマスク領域に対して前記第１方向の一方側に設けられた第２領域と、
前記複数のデバイス領域に対応する複数のマスク領域に対して前記第１方向の他方側に設けられた第３領域と
を備え、
前記第２マスクの前記カーフ領域に対応するマスク領域は、
前記第１方向に隣り合う一対の前記デバイス領域に対応するマスク領域の間に設けられた第４領域と、
前記複数のデバイス領域に対応する複数のマスク領域に対して前記第１方向の一方側に設けられた第５領域と、
前記複数のデバイス領域に対応する複数のマスク領域に対して前記第１方向の他方側に設けられた第６領域と
を備え、
前記複数の第２貼合電極パターンは、
前記第１領域に設けられた前記複数の第２貼合電極パターンが、前記第４領域に設けられた前記複数の第４貼合電極パターンと重なる位置に設けられ、
前記第２領域に設けられた前記複数の第２貼合電極パターンと、前記第３領域に設けられた前記複数の第２貼合電極パターンと、を組み合わせて得られるパターングループ中の複数の第２貼合電極パターンが、前記第５領域に設けられた前記複数の第４貼合電極パターンと、前記第６領域に設けられた前記複数の第４貼合電極パターンと、を組み合わせて得られるパターングループ中の複数の第４貼合電極パターンのいずれかと重なる位置に設けられ、
前記第２領域に設けられた前記複数の第２貼合電極パターンの少なくとも一部が、前記第５領域に設けられた前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
請求項１記載の設計方法。
【請求項3】
前記第３領域に設けられた前記複数の第２貼合電極パターンの少なくとも一部が、前記第６領域に設けられた前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
請求項２記載の設計方法。
請求項２記載の設計方法。
【請求項4】
前記第５領域に設けられた前記複数の第４貼合電極パターンと、前記第６領域に設けられた前記複数の第４貼合電極パターンと、を組み合わせて得られる前記パターングループ中の複数の第４貼合電極パターンが、前記第２領域に設けられた前記複数の第２貼合電極パターンと、前記第３領域に設けられた前記複数の第２貼合電極パターンと、を組み合わせて得られる前記パターングループ中の複数の第２貼合電極パターンのいずれかと重なる位置に設けられ、
前記第５領域に設けられた前記複数の第４貼合電極パターンの少なくとも一部が、前記第２領域に設けられた前記複数の第２貼合電極パターンのいずれとも重ならない位置に設けられている
請求項２記載の設計方法。
前記第５領域に設けられた前記複数の第４貼合電極パターンの少なくとも一部が、前記第２領域に設けられた前記複数の第２貼合電極パターンのいずれとも重ならない位置に設けられている
請求項２記載の設計方法。
【請求項5】
前記第１マスクの前記配置不可領域は、第１遮光領域パターンを備え、
前記第１遮光領域パターンのうち、前記第２領域に対応する部分と、前記第３領域に対応する部分とを組み合わせて得られるパターングループの形状及び面積は、前記第２領域及び前記第３領域の形状及び面積と同一であり、
前記第２マスクの前記配置不可領域は、第２遮光領域パターンを備え、
前記第２遮光領域パターンのうち、前記第５領域に対応する部分と、前記第６領域に対応する部分とを組み合わせて得られるパターングループの形状及び面積は、前記第５領域及び前記第６領域の形状及び面積と同一であり、
前記第１遮光領域パターンの形状は、前記第２遮光領域パターンの形状と異なる
請求項２記載の設計方法。
前記第１遮光領域パターンのうち、前記第２領域に対応する部分と、前記第３領域に対応する部分とを組み合わせて得られるパターングループの形状及び面積は、前記第２領域及び前記第３領域の形状及び面積と同一であり、
前記第２マスクの前記配置不可領域は、第２遮光領域パターンを備え、
前記第２遮光領域パターンのうち、前記第５領域に対応する部分と、前記第６領域に対応する部分とを組み合わせて得られるパターングループの形状及び面積は、前記第５領域及び前記第６領域の形状及び面積と同一であり、
前記第１遮光領域パターンの形状は、前記第２遮光領域パターンの形状と異なる
請求項２記載の設計方法。
【請求項6】
前記第１マスクの前記配置不可領域は、前記第１方向の長さ及び前記第２方向の長さが、それぞれ、前記第２貼合電極パターンの前記第１方向の長さ及び前記第２方向の長さよりも大きい第３遮光領域パターンを更に備え、
前記第２マスクの前記配置不可領域は、前記第１方向の長さ及び前記第２方向の長さが、それぞれ、前記第２貼合電極パターンの前記第１方向の長さ及び前記第２方向の長さよりも大きい第２遮光領域パターンを更に備える
請求項５記載の設計方法。
前記第２マスクの前記配置不可領域は、前記第１方向の長さ及び前記第２方向の長さが、それぞれ、前記第２貼合電極パターンの前記第１方向の長さ及び前記第２方向の長さよりも大きい第２遮光領域パターンを更に備える
請求項５記載の設計方法。
【請求項7】
複数の貼合電極を介して貼合された第１ウェハ及び第２ウェハを備え、
前記第１ウェハは、
第１方向及び前記第１方向と交差する第２方向に並ぶ複数の矩形状の第１デバイス領域と、
前記複数の第１デバイス領域のいずれかに対して前記第１方向又は前記第２方向に並ぶ複数の第１構造体領域と、
前記複数の第１デバイス領域及び前記複数の第１構造体領域をそれぞれ取り囲む第１カーフ領域と、
前記複数の第１デバイス領域、前記複数の第１構造体領域、及び、前記第１カーフ領域のいずれも設けられていない余白領域と
を備え、
前記第１デバイス領域は、外周が前記第１ウェハの外周から離れており、
前記第１デバイス領域の前記余白領域からの距離は、前記第１デバイス領域の前記第１方向の幅及び前記第２方向の幅の一方又は双方よりも大きく、
前記第１構造体領域の一部は、外周が前記第１ウェハの外周に沿っており、
前記第１構造体領域の他の一部の前記余白領域からの距離は、前記第１デバイス領域の前記第１方向の幅及び前記第２方向の幅よりも小さく、
前記第１ウェハは、
内部素子と、
前記複数の貼合電極の一部を含む第１貼合電極層と
を備え、
前記第１貼合電極層は、
前記複数の第１デバイス領域及び前記複数の第１構造体領域に設けられ、前記内部素子に電気的に接続された複数の第１貼合電極と、
前記第１カーフ領域に設けられ、それぞれ電気的に非接続状態の複数の第２貼合電極と
を備え、
前記第２ウェハは、
前記第１方向及び前記第２方向と交差する積層方向から見て前記複数の第１デバイス領域と重なる位置に設けられた複数の第２デバイス領域と、
前記積層方向から見て前記複数の第１構造体領域と重なる位置に設けられた複数の第２構造体領域と、
前記積層方向から見て前記第１カーフ領域と重なる位置に設けられた第２カーフ領域と、
を備え、
前記第２ウェハは、
複数のトランジスタと、
前記第１ウェハ側に設けられ、前記複数の貼合電極の他の一部を含む第２貼合電極層と
を備え、
前記第２貼合電極層は、
前記複数の第２デバイス領域及び前記複数の第２構造体領域に設けられ、前記複数のトランジスタに電気的に接続された複数の第３貼合電極と、
前記第２カーフ領域に設けられ、それぞれ電気的に非接続状態の複数の第４貼合電極と
を備え、
前記第１カーフ領域は、
前記第１方向に隣り合う一対の前記第１デバイス領域の間に設けられた第１領域と、
前記複数の第１構造体領域のいずれかと、前記余白領域と、の間に設けられた第２領域と
を備え、
前記第２カーフ領域は、
前記積層方向から見て前記第１領域と重なる位置に設けられた第３領域と、
前記積層方向から見て前記第２領域と重なる位置に設けられた第４領域と
を備え
前記複数の第２貼合電極のうち前記第１領域に設けられたものは、前記複数の第４貼合電極のうち前記第３領域に設けられたもののいずれかと、前記積層方向から見て重なる位置に設けられ、
前記複数の第２貼合電極のうち前記第２領域に設けられたものの少なくとも一部は、前記複数の第４貼合電極のうち前記第４領域に設けられたものいずれとも、前記積層方向から見て重ならない位置に設けられている
半導体装置。
前記第１ウェハは、
第１方向及び前記第１方向と交差する第２方向に並ぶ複数の矩形状の第１デバイス領域と、
前記複数の第１デバイス領域のいずれかに対して前記第１方向又は前記第２方向に並ぶ複数の第１構造体領域と、
前記複数の第１デバイス領域及び前記複数の第１構造体領域をそれぞれ取り囲む第１カーフ領域と、
前記複数の第１デバイス領域、前記複数の第１構造体領域、及び、前記第１カーフ領域のいずれも設けられていない余白領域と
を備え、
前記第１デバイス領域は、外周が前記第１ウェハの外周から離れており、
前記第１デバイス領域の前記余白領域からの距離は、前記第１デバイス領域の前記第１方向の幅及び前記第２方向の幅の一方又は双方よりも大きく、
前記第１構造体領域の一部は、外周が前記第１ウェハの外周に沿っており、
前記第１構造体領域の他の一部の前記余白領域からの距離は、前記第１デバイス領域の前記第１方向の幅及び前記第２方向の幅よりも小さく、
前記第１ウェハは、
内部素子と、
前記複数の貼合電極の一部を含む第１貼合電極層と
を備え、
前記第１貼合電極層は、
前記複数の第１デバイス領域及び前記複数の第１構造体領域に設けられ、前記内部素子に電気的に接続された複数の第１貼合電極と、
前記第１カーフ領域に設けられ、それぞれ電気的に非接続状態の複数の第２貼合電極と
を備え、
前記第２ウェハは、
前記第１方向及び前記第２方向と交差する積層方向から見て前記複数の第１デバイス領域と重なる位置に設けられた複数の第２デバイス領域と、
前記積層方向から見て前記複数の第１構造体領域と重なる位置に設けられた複数の第２構造体領域と、
前記積層方向から見て前記第１カーフ領域と重なる位置に設けられた第２カーフ領域と、
を備え、
前記第２ウェハは、
複数のトランジスタと、
前記第１ウェハ側に設けられ、前記複数の貼合電極の他の一部を含む第２貼合電極層と
を備え、
前記第２貼合電極層は、
前記複数の第２デバイス領域及び前記複数の第２構造体領域に設けられ、前記複数のトランジスタに電気的に接続された複数の第３貼合電極と、
前記第２カーフ領域に設けられ、それぞれ電気的に非接続状態の複数の第４貼合電極と
を備え、
前記第１カーフ領域は、
前記第１方向に隣り合う一対の前記第１デバイス領域の間に設けられた第１領域と、
前記複数の第１構造体領域のいずれかと、前記余白領域と、の間に設けられた第２領域と
を備え、
前記第２カーフ領域は、
前記積層方向から見て前記第１領域と重なる位置に設けられた第３領域と、
前記積層方向から見て前記第２領域と重なる位置に設けられた第４領域と
を備え
前記複数の第２貼合電極のうち前記第１領域に設けられたものは、前記複数の第４貼合電極のうち前記第３領域に設けられたもののいずれかと、前記積層方向から見て重なる位置に設けられ、
前記複数の第２貼合電極のうち前記第２領域に設けられたものの少なくとも一部は、前記複数の第４貼合電極のうち前記第４領域に設けられたものいずれとも、前記積層方向から見て重ならない位置に設けられている
半導体装置。
【請求項8】
前記第１カーフ領域は、リソマーク及びＴＥＧの一方又は双方を備え、
前記複数の貼合電極は、前記積層方向から見て、前記リソマーク及び前記ＴＥＧの一方又は双方と重ならない位置に設けられている
請求項７記載の半導体装置。
前記複数の貼合電極は、前記積層方向から見て、前記リソマーク及び前記ＴＥＧの一方又は双方と重ならない位置に設けられている
請求項７記載の半導体装置。
【請求項9】
前記第１カーフ領域は、リソマークを備え、
前記複数の貼合電極は、前記積層方向から見て、前記リソマークと重なる位置に設けられている
請求項７記載の半導体装置。
前記複数の貼合電極は、前記積層方向から見て、前記リソマークと重なる位置に設けられている
請求項７記載の半導体装置。
【請求項10】
前記複数の第４貼合電極のうち前記第３領域に設けられたものは、前記複数の第２貼合電極のうち前記第１領域に設けられたもののいずれかと、前記積層方向から見て重なる位置に設けられ、
前記複数の第４貼合電極のうち前記第４領域に設けられたものの少なくとも一部は、前記複数の第２貼合電極のうち前記第２領域に設けられたものいずれとも、前記積層方向から見て重ならない位置に設けられている
請求項７記載の半導体装置。
前記複数の第４貼合電極のうち前記第４領域に設けられたものの少なくとも一部は、前記複数の第２貼合電極のうち前記第２領域に設けられたものいずれとも、前記積層方向から見て重ならない位置に設けられている
請求項７記載の半導体装置。
【請求項11】
前記複数の第１構造体領域のうち、外周の一部が前記第１ウェハ及び前記第２ウェハの外周に沿っているものは、前記第１デバイス領域よりも小さい面積を備える
請求項７記載の半導体装置。
請求項７記載の半導体装置。
【請求項12】
前記複数の第１構造体領域の他の一部は、矩形状であり、前記第１デバイス領域と同じ面積を備える
請求項１１記載の半導体装置。
請求項１１記載の半導体装置。
【請求項13】
前記第１ウェハは、
積層方向に積層された複数の第１導電層と、
前記複数の第１導電層と、前記第１貼合電極層と、の間に設けられた第１配線層と
を更に備え、
前記第１カーフ領域は、
前記複数の第１導電層に対応して前記積層方向に積層された複数の第２導電層を備える領域と、
前記複数の第２導電層を備える領域の外側の領域と
を含み、
前記第１配線層において、前記複数の第２導電層を備える領域に設けられた配線の被覆率は、前記外側の領域に設けられた配線の被覆率よりも小さい
請求項７記載の半導体装置。
積層方向に積層された複数の第１導電層と、
前記複数の第１導電層と、前記第１貼合電極層と、の間に設けられた第１配線層と
を更に備え、
前記第１カーフ領域は、
前記複数の第１導電層に対応して前記積層方向に積層された複数の第２導電層を備える領域と、
前記複数の第２導電層を備える領域の外側の領域と
を含み、
前記第１配線層において、前記複数の第２導電層を備える領域に設けられた配線の被覆率は、前記外側の領域に設けられた配線の被覆率よりも小さい
請求項７記載の半導体装置。
【請求項14】
前記第１ウェハは、積層方向に積層された複数の第１導電層を更に備え、
前記第２ウェハは、前記複数のトランジスタと、前記第２貼合電極層と、の間に設けられた第２配線層を更に備え、
前記第１カーフ領域は、
前記複数の第１導電層に対応して前記積層方向に積層された複数の第２導電層を備える領域と、
前記複数の第２導電層を備える領域の外側の領域と
を含み、
前記第２配線層において、前記複数の第２導電層を備える領域に設けられた配線の被覆率は、前記外側の領域に設けられた配線の被覆率よりも小さい
請求項７記載の半導体装置。
前記第２ウェハは、前記複数のトランジスタと、前記第２貼合電極層と、の間に設けられた第２配線層を更に備え、
前記第１カーフ領域は、
前記複数の第１導電層に対応して前記積層方向に積層された複数の第２導電層を備える領域と、
前記複数の第２導電層を備える領域の外側の領域と
を含み、
前記第２配線層において、前記複数の第２導電層を備える領域に設けられた配線の被覆率は、前記外側の領域に設けられた配線の被覆率よりも小さい
請求項７記載の半導体装置。
【請求項15】
複数の貼合電極を介して貼合される第１ウェハ及び第２ウェハの、前記複数の貼合電極のパターニングに際して、露光に用いられるマスクセットであって、
前記マスクセットは、第１マスク及び第２マスクを含み、
前記第１マスクは、
前記第１ウェハの複数の第１デバイス領域に対応する位置に設けられ、前記複数の貼合電極の一部に対応する複数の第１貼合電極パターンを含む複数の第１マスク領域と、
前記第１デバイス領域を取り囲む第１カーフ領域に対応する位置に設けられ、前記複数の貼合電極の他の一部に対応する複数の第２貼合電極パターンを含む第２マスク領域と
を備え、
前記第２マスクは、
前記第２ウェハの複数の第２デバイス領域に対応する位置に設けられ、前記複数の貼合電極の他の一部に対応する複数の第３貼合電極パターンを含む複数の第３マスク領域と、
前記第２デバイス領域を取り囲む第２カーフ領域に対応する位置に設けられ、前記複数の貼合電極の他の一部に対応する複数の第４貼合電極パターンを含む第４マスク領域と
を備え、
前記複数の第１貼合電極パターンは、前記複数の第３貼合電極パターンと重なる位置に設けられ、
前記複数の第２貼合電極パターンの少なくとも一部は、前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
マスクセット。
前記マスクセットは、第１マスク及び第２マスクを含み、
前記第１マスクは、
前記第１ウェハの複数の第１デバイス領域に対応する位置に設けられ、前記複数の貼合電極の一部に対応する複数の第１貼合電極パターンを含む複数の第１マスク領域と、
前記第１デバイス領域を取り囲む第１カーフ領域に対応する位置に設けられ、前記複数の貼合電極の他の一部に対応する複数の第２貼合電極パターンを含む第２マスク領域と
を備え、
前記第２マスクは、
前記第２ウェハの複数の第２デバイス領域に対応する位置に設けられ、前記複数の貼合電極の他の一部に対応する複数の第３貼合電極パターンを含む複数の第３マスク領域と、
前記第２デバイス領域を取り囲む第２カーフ領域に対応する位置に設けられ、前記複数の貼合電極の他の一部に対応する複数の第４貼合電極パターンを含む第４マスク領域と
を備え、
前記複数の第１貼合電極パターンは、前記複数の第３貼合電極パターンと重なる位置に設けられ、
前記複数の第２貼合電極パターンの少なくとも一部は、前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
マスクセット。
【請求項16】
前記第２マスク領域は、
第１方向に隣り合う一対の第１マスク領域の間に設けられた第１領域と、
前記複数の第１マスク領域に対して前記第１方向の一方側に設けられた第２領域と、
前記複数の第１マスク領域に対して前記第１方向の他方側に設けられた第３領域と、
を備え、
前記第４マスク領域は、
前記第１方向に隣り合う一対の第３マスク領域の間に設けられた第４領域と、
前記複数の第３マスク領域に対して前記第１方向の前記他方側に設けられた第５領域と、
前記複数の第３マスク領域に対して前記第１方向の前記一方側に設けられた第６領域と、
を備え、
前記複数の第２貼合電極パターンは、
前記第１領域に設けられた前記複数の第２貼合電極パターンが、前記第４領域に設けられた前記複数の第４貼合電極パターンと重なる位置に設けられ、
前記第２領域に設けられた前記複数の第２貼合電極パターンと、前記第３領域に設けられた前記複数の第２貼合電極パターンと、を組み合わせて得られるパターングループ中の複数の第２貼合電極パターンが、前記第５領域に設けられた前記複数の第４貼合電極パターンと、前記第６領域に設けられた前記複数の第４貼合電極パターンと、を組み合わせて得られるパターングループ中の複数の第４貼合電極パターンのいずれかと重なる位置に設けられ、
前記第２領域に設けられた前記複数の第２貼合電極パターンの少なくとも一部が、前記第５領域に設けられた前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
請求項１５記載のマスクセット。
第１方向に隣り合う一対の第１マスク領域の間に設けられた第１領域と、
前記複数の第１マスク領域に対して前記第１方向の一方側に設けられた第２領域と、
前記複数の第１マスク領域に対して前記第１方向の他方側に設けられた第３領域と、
を備え、
前記第４マスク領域は、
前記第１方向に隣り合う一対の第３マスク領域の間に設けられた第４領域と、
前記複数の第３マスク領域に対して前記第１方向の前記他方側に設けられた第５領域と、
前記複数の第３マスク領域に対して前記第１方向の前記一方側に設けられた第６領域と、
を備え、
前記複数の第２貼合電極パターンは、
前記第１領域に設けられた前記複数の第２貼合電極パターンが、前記第４領域に設けられた前記複数の第４貼合電極パターンと重なる位置に設けられ、
前記第２領域に設けられた前記複数の第２貼合電極パターンと、前記第３領域に設けられた前記複数の第２貼合電極パターンと、を組み合わせて得られるパターングループ中の複数の第２貼合電極パターンが、前記第５領域に設けられた前記複数の第４貼合電極パターンと、前記第６領域に設けられた前記複数の第４貼合電極パターンと、を組み合わせて得られるパターングループ中の複数の第４貼合電極パターンのいずれかと重なる位置に設けられ、
前記第２領域に設けられた前記複数の第２貼合電極パターンの少なくとも一部が、前記第５領域に設けられた前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
請求項１５記載のマスクセット。
【請求項17】
前記第３領域に設けられた前記複数の第２貼合電極パターンの少なくとも一部が、前記第６領域に設けられた前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
請求項１６記載のマスクセット。
請求項１６記載のマスクセット。
【請求項18】
前記第５領域に設けられた前記複数の第４貼合電極パターンと、前記第６領域に設けられた前記複数の第４貼合電極パターンと、を組み合わせて得られる前記パターングループ中の複数の第４貼合電極パターンが、前記第２領域に設けられた前記複数の第２貼合電極パターンと、前記第３領域に設けられた前記複数の第２貼合電極パターンと、を組み合わせて得られる前記パターングループ中の複数の第２貼合電極パターンのいずれかと重なる位置に設けられ、
前記第５領域に設けられた前記複数の第４貼合電極パターンの少なくとも一部が、前記第２領域に設けられた前記複数の第２貼合電極パターンのいずれとも重ならない位置に設けられている
請求項１６記載のマスクセット。
前記第５領域に設けられた前記複数の第４貼合電極パターンの少なくとも一部が、前記第２領域に設けられた前記複数の第２貼合電極パターンのいずれとも重ならない位置に設けられている
請求項１６記載のマスクセット。
【請求項19】
前記複数の第２貼合電極パターンは、前記第２領域に設けられた前記複数の第２貼合電極パターンと、前記第３領域に設けられた前記複数の第２貼合電極パターンと、を組み合わせて前記パターングループを生成する際、前記第２領域に設けられた前記複数の第２貼合電極パターンが、前記第３領域に設けられた前記複数の第２貼合電極パターンのいずれとも重ならない位置に設けられている
請求項１６記載のマスクセット。
請求項１６記載のマスクセット。
【請求項20】
前記第１マスクは、前記複数の第２貼合電極パターンのいずれをも含まない第１遮光領域を備え、
前記第１遮光領域のうち、前記第２領域に対応する部分と、前記第３領域に対応する部分と、を組み合わせて得られる領域の形状及び面積は、前記第２領域及び前記第３領域の形状及び面積と同一であり、
前記第２マスクは、前記複数の第４貼合電極パターンのいずれをも含まない第２遮光領域を備え、
前記第２遮光領域のうち、前記第５領域に対応する部分と、前記第６領域に対応する部分と、を組み合わせて得られる領域の形状及び面積は、前記第５領域及び前記第６領域の形状及び面積と同一であり、
前記第１遮光領域のうち、前記第２領域に対応する部分の少なくとも一部は、前記第２遮光領域のうち、前記第５領域に対応する部分の少なくとも一部と重ならない位置に設けられている
請求項１６記載のマスクセット。
前記第１遮光領域のうち、前記第２領域に対応する部分と、前記第３領域に対応する部分と、を組み合わせて得られる領域の形状及び面積は、前記第２領域及び前記第３領域の形状及び面積と同一であり、
前記第２マスクは、前記複数の第４貼合電極パターンのいずれをも含まない第２遮光領域を備え、
前記第２遮光領域のうち、前記第５領域に対応する部分と、前記第６領域に対応する部分と、を組み合わせて得られる領域の形状及び面積は、前記第５領域及び前記第６領域の形状及び面積と同一であり、
前記第１遮光領域のうち、前記第２領域に対応する部分の少なくとも一部は、前記第２遮光領域のうち、前記第５領域に対応する部分の少なくとも一部と重ならない位置に設けられている
請求項１６記載のマスクセット。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、設計方法、半導体装置及びマスクセットに関する。
【背景技術】
【0002】
第１のチップに対応する第１のウェハ、及び、第２のチップに対応する第２のウェハを製造し、これら２枚のウェハを貼合する半導体装置の製造方法が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２２／０１０１９１１号明細書
【特許文献2】米国特許第１１３２２４６６号明細書
【特許文献3】米国特許第１０９９８３０１号明細書
【特許文献4】特開２０２２－１１２９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に製造可能な半導体装置の設計方法、半導体装置及びマスクセットを提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る設計方法は、複数の貼合電極を介して貼合される第１ウェハ及び第２ウェハの、複数の貼合電極のパターニングに際して、露光に用いられるマスクセットの設計方法である。マスクセットは、第１マスクと第２マスクとを備える。第１ウェハ及び第２ウェハは、それぞれ、複数のデバイス領域と、複数のデバイス領域を取り囲むカーフ領域と、を備える。複数の貼合電極は、デバイス領域に設けられる複数の第１貼合電極と、カーフ領域に設けられ、それぞれ電気的に非接続状態の複数の第２貼合電極と、を含む。
【0006】
この設計方法では、第２貼合電極の大きさ及び形状を規定し、第１マスク及び第２マスクのカーフ領域に、第２貼合電極に対応する第２貼合電極パターンを複数配置し、第１マスクのカーフ領域及び第２マスクのカーフ領域のそれぞれのうち第２貼合電極を配置できない領域である配置不可領域をそれぞれ特定する。また、第１マスクのカーフ領域において、第１マスクの配置不可領域に配置されている第２貼合電極パターンを削除する。また、第１マスクを用い、第１方向の位置を変更しながら３回以上、第１方向と交差する第２方向の位置を変更しながら３回以上露光を行った場合に形成される９か所以上の露光領域のうち、第１方向の両側及び第２方向の両側において他の露光領域と隣り合う露光領域に形成される第１のパターングループを生成する。また、第２マスクのカーフ領域において、第２マスクの配置不可領域に配置されている第２貼合電極パターンを削除する。また、記第２マスクを用い、第１方向の位置を変更しながら３回以上、第２方向の位置を変更しながら３回以上露光を行った場合に形成される９か所以上の露光領域のうち、第１方向の両側及び第２方向の両側において他の露光領域と隣り合う露光領域に形成される第２のパターングループを生成する。また、第１ウェハ及び第２ウェハの貼合時に、第１ウェハ及び第２ウェハの表面と交差する方向から見て、第１のパターングループに含まれる複数の第２貼合電極パターンの複数の位置と、第２のパターングループに含まれる複数の第２貼合電極パターンの複数の位置と、が重ならない箇所を抽出し、第１マスクのカーフ領域及び第２マスクのカーフ領域のそれぞれの重ならない箇所に配置されている第２貼合電極パターンを削除する。
【図面の簡単な説明】
【0007】
【図1】実施形態に係るメモリダイＭＤの構成例を示す模式的な分解斜視図である。
【図2】チップＣＭの構成例を示す模式的な底面図である。
【図3】チップＣＭの構成例を示す模式的な底面図である。
【図4】チップＣＰの構成例を示す模式的な平面図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図8】実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な下面図である。
【図9】実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な下面図である。
【図10】実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な断面図である。
【図11】実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な断面図である。
【図12】同製造方法について説明するための模式的な断面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な平面図である。
【図16】同製造方法について説明するための模式的な平面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な斜視図である。
【図21】同製造方法について説明するための模式的な斜視図である。
【図22】同製造方法について説明するための模式的な平面図である。
【図23】同製造方法について説明するための模式的な平面図である。
【図24】カーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘが設けられない場合のウェハＷＭ，ＷＰの構造を示す模式的な断面図である。
【図25】カーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘが設けられる場合のウェハＷＭ，ＷＰの構造を示す模式的な断面図である。
【図26】貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な平面図である。
【図27】貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な断面図である。
【図28】貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な平面図である。
【図29】貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な断面図である。
【図30】貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な平面図である。
【図31】貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な断面図である。
【図32】カーフ領域ＲＫの貼合電極Ｐｋ１ｘ，Ｐｋ２ｘの製造に利用されるマスクデータの設計処理の処理手順を示すフローチャートである。
【図34】カーフ領域のＸ辺用の貼合電極パーツＰＡＲＸの一例を示す平面図である。
【図35】カーフ領域のＹ辺用の貼合電極パーツＰＡＲＹの一例を示す平面図である。
【図36】カーフ領域の交差位置用の貼合電極パーツＰＡＲＣＸの一例を示す平面図である。
【図37】カーフ領域ＲＫの貼合電極Ｐｋ１ｘ，Ｐｋ２ｘの製造に利用されるマスクのフレームデータＦＲｄａｔの一例を示す平面図である。
【図39】ウェハＷＰのカーフ領域ＲＫの貼合電極Ｐｋ２ｘの製造に利用されるマスクのフレームデータＦＲＰｄａｔの一例を示す平面図である。
【図40】ウェハＷＭのカーフ領域ＲＫの貼合電極Ｐｋ１ｘの製造に利用されるマスクのフレームデータＦＲＭｄａｔの一例を示す平面図である。
【図41】貼合で使用するリソマークが配置されたフレームデータＦＲＰｉｄａｔ（ＦＲＭｉｄａｔ）の一例を示す平面図である。
【図47】フレームデータＦＲＰｉｄａｔにおけるリソマーク起因の配置不可領域ｂＰ１，ｂＰ２を示す平面図である。
【図48】フレームデータＦＲＭｉｄａｔにおけるリソマーク起因の配置不可領域ｂＭ１，ｂＭ２を示す平面図である。
【図49】リソマーク、ＴＥＧの領域、枠データ又は配置不可領域である配置禁止領域ＲｂＰＸ（ＲｂＭＸ）により欠けている貼合電極パターンＰＫＸを説明するための平面図である。
【図54】ステップアンドリピート後でのカーフ領域の貼合電極パターンＰＫＸの不一致箇所を示すデータＦＲＰＭｄｉｆを示す平面図である。
【図61】マスクデータの設計後のマスクのカーフ領域ＲＫの一部の構成を例示する模式的な平面図である。
【図62】マスクデータの設計後のマスクのカーフ領域ＲＫの一部の構成を例示する模式的な平面図である。
【図63】変形例に係る枠データＣｏｖｄａｔ、リソマークＡＬＭ及びＴＥＧが配置されたフレームデータＦＲｄａｔを概念的に示す平面図である。
【図64】変形例に係る枠データＣｏｖｄａｔ、カーフ領域の貼合電極パターンＰＫＸが配置されたフレームデータＦＲｄａｔを概念的に示す平面図である。
【発明を実施するための形態】
【0008】
次に、実施形態に係る半導体装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0009】
また、本明細書において「半導体装置」と言った場合には、ダイシング後のダイを意味する事もあるし、ダイシング前のウェハを意味することもある。また、前者の場合、パッケージ後のダイを意味することもあるし、パッケージ前のダイを意味することもある。
【0010】
また、本明細書において、「ウェハ」は、シリコン（Ｓｉ）等の基板を含んでいても良いし、含んでいなくても良い。従って、例えば、シリコン（Ｓｉ）等の基板を含む２枚のウェハを貼合し、一方のウェハから基板を除去した場合であっても、この構成は、依然として２枚のウェハを含むものとする。
【0011】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0012】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において「上」や「下」等の表現を使用した場合、例えば、メモリダイやウェハ等に含まれる２枚のチップ又は２枚のウェハのうち、ボンディングワイヤに接続可能な外部パッド電極が設けられた方を上側とし、この様な外部パッド電極が設けられていない方を下側としても良い。更に、メモリダイやウェハ等に含まれる構成について言及する場合には、例えば、上記Ｚ方向に沿って下側のウェハに含まれる半導体基板から離れる向きを上と、Ｚ方向に沿って下側のウェハに含まれる半導体基板に近付く向きを下と呼んでも良い。また、ある構成について下面や下端と言う場合には、この構成の下側のウェハに含まれる半導体基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の下側のウェハに含まれる半導体基板と反対側の面や端部を意味する事としても良い。また、Ｘ方向又はＹ方向と交差する面を側面等と呼んでも良い。
【0015】
また、本明細書において、構成、部材等について、所定方向の「幅」又は「長さ」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は長さ等を意味することがある。
【0016】
［実施形態］
［メモリダイＭＤの構造］
図１は、本実施形態に係るメモリダイＭＤの構成例を示す模式的な分解斜視図である。図１に示す通り、メモリダイＭＤは、メモリセルアレイ側のチップＣＭと、周辺回路側のチップＣＰと、を備える。
［メモリダイＭＤの構造］
図１は、本実施形態に係るメモリダイＭＤの構成例を示す模式的な分解斜視図である。図１に示す通り、メモリダイＭＤは、メモリセルアレイ側のチップＣＭと、周辺回路側のチップＣＰと、を備える。
【0017】
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0018】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
【0019】
尚、図１の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0020】
図２及び図３は、チップＣＭの構成例を示す模式的な底面図である。図３では、貼合電極ＰＩ１等の一部の構成を省略している。図４は、チップＣＰの構成例を示す模式的な平面図である。図５は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図６は、図５の一部を拡大して示す模式的な断面図である。図７は、図６の一部を拡大して示す模式的な断面図である。尚、図７は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図７と同様の構造が観察される。
【0021】
［チップＣＭの構造］
チップＣＭは、例えば図２に示す様に、Ｘ方向及びＹ方向に並ぶ４つのメモリプレーン領域ＲＭＰを備える。また、チップＣＭは、４つのメモリプレーン領域ＲＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。周辺領域ＲＰは、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。また、チップＣＭには、これら４つのメモリプレーン領域ＲＭＰ及び複数の入出力領域ＲＩＯを囲むガードリング領域ＲＧＤが設けられている。
チップＣＭは、例えば図２に示す様に、Ｘ方向及びＹ方向に並ぶ４つのメモリプレーン領域ＲＭＰを備える。また、チップＣＭは、４つのメモリプレーン領域ＲＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。周辺領域ＲＰは、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。また、チップＣＭには、これら４つのメモリプレーン領域ＲＭＰ及び複数の入出力領域ＲＩＯを囲むガードリング領域ＲＧＤが設けられている。
【0022】
チップＣＭは、例えば図５に示す様に、基体構造ＬＳＢと、基体構造ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２と、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の下方に設けられた電極層ＣＨと、電極層ＣＨの下方に設けられた複数の配線層Ｍ０，Ｍ１，ＭＢと、を備える。メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２は、それぞれ、Ｚ方向に並ぶ複数のワード線層ＬＷＬを備える。Ｚ方向に並ぶ複数のワード線層ＬＷＬの間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１１１が設けられている。
【0023】
［チップＣＭの基体構造ＬＳＢの構造］
例えば図５に示す様に、基体構造ＬＳＢは、メモリセルアレイ層ＬＭＣＡ１の上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
例えば図５に示す様に、基体構造ＬＳＢは、メモリセルアレイ層ＬＭＣＡ１の上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
【0024】
導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
【0025】
導電層１００は、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。導電層１００は、Ｘ方向及びＹ方向に並ぶ４つのメモリプレーン領域ＲＭＰ（図２）に対応して４つ設けられている。メモリプレーン領域ＲＭＰのＸ方向及びＹ方向の端部には、導電層１００を含まない領域ＶＺが設けられている。
【0026】
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0027】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
【0028】
複数の配線ｍａのうちの一部は、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。この配線ｍａは、Ｘ方向及びＹ方向に並ぶ４つのメモリプレーン領域ＲＭＰ（図２）に対応して４つ設けられている。この配線ｍａは、それぞれ、導電層１００に電気的に接続されている。
【0029】
また、複数の配線ｍａのうちの一部は、外部パッド電極ＰＸとして機能する。この配線ｍａは、Ｘ方向に並ぶ複数の入出力領域ＲＩＯ（図２）に対応して複数設けられている。この配線ｍａは、導電層１００を含まない領域ＶＺにおいてメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中のビアコンタクト電極ＣＣに接続されている。また、配線ｍａの一部は、絶縁層１０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。
【0030】
絶縁層１０２は、例えば、ポリイミド等の樹脂材料を上層部に含むパッシベーション層である。
【0031】
［チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリプレーン領域ＲＭＰにおける構造］
例えば図３に示す様に、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図５に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。
例えば図３に示す様に、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図５に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。
【0032】
メモリブロックＢＬＫは、例えば図６に示す様に、複数のワード線層ＬＷＬに対応してＺ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0033】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。
【0034】
また、複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ＮＡＮＤフラッシュメモリの選択ゲート線及びこれに接続された複数の選択トランジスタのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0035】
また、これよりも下方に位置する複数の導電層１１０は、ＮＡＮＤフラッシュメモリのワード線及びこれに接続された複数のメモリセル（メモリトランジスタ）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0036】
また、これよりも下方に位置する一又は複数の導電層１１０は、ＮＡＮＤフラッシュメモリの選択ゲート線及びこれに接続された複数の選択トランジスタのゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層ＳＨＥが設けられている。
【0037】
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、ＮＡＮＤフラッシュメモリのメモリセル及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。
【0038】
半導体層１２０は、メモリセルアレイ層ＬＭＣＡ１に含まれる半導体領域１２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる半導体領域１２０Ｕと、を備える。また、半導体層１２０は、半導体領域１２０Ｌの下端及び半導体領域１２０Ｕの上端に接続された半導体領域１２０Ｊと、半導体領域１２０Ｌの上端に接続された不純物領域１２２と、半導体領域１２０Ｕの下端に接続された不純物領域１２１と、を備える。
【0039】
半導体領域１２０Ｌは、Ｚ方向に延伸する略円筒状の形状を備える。半導体領域１２０Ｌの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｌの上端部の径方向の幅Ｗ１２０ＬＬは、半導体領域１２０Ｌの下端部の径方向の幅Ｗ１２０ＬＵよりも小さい。
【0040】
半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の形状を備える。半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｕの上端部の径方向の幅Ｗ１２０ＵＬは、半導体領域１２０Ｕの下端部の径方向の幅Ｗ１２０ＵＵ及び上記幅Ｗ１２０ＬＵよりも小さい。
【0041】
半導体領域１２０Ｊは、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも下方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも上方に設けられている。尚、半導体領域１２０Ｊの径方向の幅Ｗ１２０Ｊは、上記幅Ｗ１２０ＬＵ，Ｗ１２０ＵＵよりも大きい。
【0042】
不純物領域１２２は、上記導電層１００に接続されている。図６の例では、半導体領域１２０Ｌと不純物領域１２２との境界線を、破線によって示している。不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
【0043】
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。図６の例では、半導体領域１２０Ｕと不純物領域１２１との境界線を、破線によって示している。不純物領域１２１は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙ（図５）を介してビット線ＢＬに接続される。
【0044】
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図７に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１００との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。また、図６に示す様に、ゲート絶縁膜１３０と導電層１００との間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２６が設けられている。
【0045】
尚、図７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0046】
ブロック間構造ＳＴは、例えば図６に示す様に、Ｚ方向及びＸ方向に延伸する導電層１４１と、導電層１４１の側面に設けられた絶縁層１４２と、を備える。導電層１４１は、導電層１００に接続されている。導電層１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４１は、例えば、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。
【0047】
［チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の周辺領域ＲＰにおける構造］
周辺領域ＲＰには、例えば図５に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端において外部パッド電極ＰＸとして機能する配線ｍａに接続されている。
周辺領域ＲＰには、例えば図５に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端において外部パッド電極ＰＸとして機能する配線ｍａに接続されている。
【0048】
［チップＣＭの電極層ＣＨの構造］
電極層ＣＨは、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。
電極層ＣＨは、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。
【0049】
［チップＣＭの配線層Ｍ０，Ｍ１，ＭＢの構造］
例えば図５に示す様に、配線層Ｍ０，Ｍ１，ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図５に示す様に、配線層Ｍ０，Ｍ１，ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0050】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば、Ｘ方向に並びＹ方向に延伸する。
【0051】
配線層Ｍ１は、例えば図５に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0052】
配線層ＭＢは、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
【0053】
［チップＣＰの構造］
チップＣＰは、例えば図４に示す様に、メモリプレーン領域ＲＭＰに対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。回路領域ＲＣは、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。また、チップＣＰには、これら４つの周辺回路領域ＲＰＣ及び入出力領域ＲＩＯを囲むガードリング領域ＲＧＤが設けられている。
チップＣＰは、例えば図４に示す様に、メモリプレーン領域ＲＭＰに対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。回路領域ＲＣは、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。また、チップＣＰには、これら４つの周辺回路領域ＲＰＣ及び入出力領域ＲＩＯを囲むガードリング領域ＲＧＤが設けられている。
【0054】
また、チップＣＰは、例えば図５に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢと、を備える。
【0055】
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路を構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路を構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0056】
［チップＣＰの電極層ＧＣの構造］
例えば図５に示す様に、半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面とＺ方向に対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
例えば図５に示す様に、半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面とＺ方向に対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
【0057】
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路を構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0058】
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路を構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0059】
ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0060】
［チップＣＰの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢの構造］
例えば図５に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図５に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0061】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0062】
配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。これら複数の配線ｄ３，ｄ４は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0063】
配線層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
【0064】
ここで、貼合電極ＰＩ１と貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。但し、貼り合せの位置ずれによる貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極ＰＩ１及び貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮ又はＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0065】
［製造方法］
次に、図８～図２３を参照して、メモリダイＭＤの製造方法について説明する。図８～図１１は、実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な下面図である。図１２～図１４は、同製造方法について説明するための模式的な断面図である。図１５及び図１６は、同製造方法について説明するための模式的な平面図である。図１７～図１９は、同製造方法について説明するための模式的な断面図である。図２０及び図２１は、同製造方法について説明するための模式的な斜視図である。図２２及び図２３は、同製造方法について説明するための模式的な平面図である。尚、図１２～図１４は、図６に対応する断面を示している。また、図１７～図１９は、図５に対応する断面を示している。以下で参照される図面において、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
次に、図８～図２３を参照して、メモリダイＭＤの製造方法について説明する。図８～図１１は、実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な下面図である。図１２～図１４は、同製造方法について説明するための模式的な断面図である。図１５及び図１６は、同製造方法について説明するための模式的な平面図である。図１７～図１９は、同製造方法について説明するための模式的な断面図である。図２０及び図２１は、同製造方法について説明するための模式的な斜視図である。図２２及び図２３は、同製造方法について説明するための模式的な平面図である。尚、図１２～図１４は、図６に対応する断面を示している。また、図１７～図１９は、図５に対応する断面を示している。以下で参照される図面において、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
【0066】
本実施形態に係るメモリダイＭＤの製造に際しては、チップＣＭに対応するウェハＷＭ、及び、チップＣＰに対応するウェハＷＰを製造し（図２０参照）、これら２枚のウェハＷＭ，ＷＰを貼合し（図２１参照）、裏面配線層ＭＡ（図５）等の形成後に、ダイシングによる個片化を行う（図２３参照）。
【0067】
［ウェハＷＭの製造方法］
図８は、ウェハＷＭに対応する半導体基板１５０の表面を示している。図９は、図８の一部を拡大して示している。図８に示す様に、半導体基板１５０の表面には、Ｘ方向及びＹ方向に並ぶ複数のデバイス領域ＲＭＤ及び構造体領域ＲＳＴと、これら複数のデバイス領域ＲＭＤ及び構造体領域ＲＳＴの間に設けられたカーフ領域ＲＫと、構造体領域ＲＳＴのＸ方向又はＹ方向の一方側に設けられたカーフ領域ＲＫ´と、余白領域ＲＭと、が設けられている。尚、半導体基板１５０と導電層１００との間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１２が設けられている（図１４参照。）。
図８は、ウェハＷＭに対応する半導体基板１５０の表面を示している。図９は、図８の一部を拡大して示している。図８に示す様に、半導体基板１５０の表面には、Ｘ方向及びＹ方向に並ぶ複数のデバイス領域ＲＭＤ及び構造体領域ＲＳＴと、これら複数のデバイス領域ＲＭＤ及び構造体領域ＲＳＴの間に設けられたカーフ領域ＲＫと、構造体領域ＲＳＴのＸ方向又はＹ方向の一方側に設けられたカーフ領域ＲＫ´と、余白領域ＲＭと、が設けられている。尚、半導体基板１５０と導電層１００との間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１２が設けられている（図１４参照。）。
【0068】
デバイス領域ＲＭＤは、ダイシング後に、メモリダイＭＤの一部となる略矩形状の領域であり、チップＣＭに対応する構成を含む。デバイス領域ＲＭＤは、Ｘ方向の両側及びＹ方向の両側において他のデバイス領域ＲＭＤ又は構造体領域ＲＳＴと隣り合う。
【0069】
構造体領域ＲＳＴは、ウェハＷＭの製造に際してデバイス領域ＲＭＤと同時に形成される領域であり、デバイス領域ＲＭＤとほぼ同様の構成を含む。ただし、構造体領域ＲＳＴは、ダイシング後に、メモリダイＭＤの一部として通常使用されない。構造体領域ＲＳＴは、Ｘ方向の一方側及びＹ方向の一方側において、デバイス領域ＲＭＤ又は他の構造体領域ＲＳＴと隣り合う。一部の構造体領域ＲＳＴは、デバイス領域ＲＭＤと同様に略矩形状に形成され、デバイス領域ＲＭＤと同じ面積を備える。これらの構造体領域ＲＳＴは、カーフ領域ＲＫを介し、Ｘ方向、Ｙ方向又はＸＹ平面における斜め方向において、余白領域ＲＭと隣り合う。これらの構造体領域ＲＳＴの余白領域ＲＭまでの距離は、デバイス領域ＲＭＤのＸ方向の幅及びＹ方向の幅の小さい方よりも小さい。他の構造体領域ＲＳＴは、外周の一部がウェハＷＭの外周に沿っており、デバイス領域ＲＭＤよりも小さい面積を備える。
【0070】
カーフ領域ＲＫは、ダイシングラインを含む領域である。カーフ領域ＲＫ中の構成は、メモリセルアレイに対する電圧の入出力や、メモリセルアレイに対するデータ信号又はその他の信号の入出力には使用されない。カーフ領域ＲＫには、メモリダイＭＤの製造に際して利用される、製造時に発生する不良などの評価や解析を行うために用いられるテストパターンやウェハＷＭ中の構成のＸＹ平面における位置決めに際し、基準マークとして用いられるアライメントマーク等が含まれる。尚、カーフ領域ＲＫ中の配線層ＭＢには、例えば図９に示す様に、２枚のウェハＷＭ，ＷＰを貼合する際に利用される複数の貼合電極Ｐｋ１ｘ（第２貼合電極）が設けられる。これら複数の貼合電極Ｐｋ１ｘは、電気的に非接続（フローティング状態）である。これら複数の貼合電極Ｐｋ１ｘは、ウェハＷＭ，ＷＰの貼合後に、全て、Ｚ方向から見ていずれかの貼合電極Ｐｋ２ｘ（図１６）と重なる位置に配置されている。
【0071】
カーフ領域ＲＫ´は、基本的には、カーフ領域ＲＫと同様に構成されている。ただし、カーフ領域ＲＫ´の配線層ＭＢに配置される貼合電極Ｐｋ１ｘの数は、カーフ領域ＲＫの配線層ＭＢに配置される貼合電極Ｐｋ１ｘの数よりも少ない。また、カーフ領域ＲＫ´の配線層ＭＢにおける単位面積当たりの貼合電極Ｐｋ１ｘの面積は、カーフ領域ＲＫの配線層ＭＢにおける単位面積当たりの貼合電極Ｐｋ１ｘの面積よりも小さい。カーフ領域ＲＫ´は、Ｘ方向及びＹ方向に並ぶ複数の構造体領域ＲＳＴ全体の外周に位置する。カーフ領域ＲＫ´は、構造体領域ＲＳＴと余白領域ＲＭとの間に設けられている。
【0072】
【0073】
次に、ウェハＷＭ，ＷＰを貼合する際に利用される貼合電極ＰＩ１，Ｐｋ１ｘのパターニングについて説明する。例えば図１０及び図１１に示す様に、ウェハＷＭは、露光に用いられるマスクを用いて、例えばＸ方向の位置を変更しながら複数回、Ｙ方向の位置を変更しながら複数回露光が行われ、複数の露光領域ＲＥＸが形成される。そして、露光領域ＲＥＸ中の、デバイス領域ＲＭＤ及び構造体領域ＲＳＴには複数の貼合電極ＰＩ１に対応する複数の貼合電極パターンが転写され、カーフ領域ＲＫ，ＲＫ´には複数の貼合電極Ｐｋ１ｘに対応する複数の貼合電極パターンが転写される。尚、露光は、ウェハＷＭ，ＷＰにマスクを通して紫外線等の光を照射することで、回路等を焼き付ける工程である。この露光は、マスクのパターンがすべて一度にウェハに露光されるステッパ（ステップアンドリピート）方式の露光であっても良いし、マスクのパターンがスキャンされ徐々にウェハに露光されるスキャン（ステップアンドスキャン）方式の露光であっても良い。また、例えば図８に示す様に、本実施形態では、各露光領域ＲＥＸがＸ方向及びＹ方向に並ぶ４つのデバイス領域ＲＭＤを含む例について説明する。
【0074】
【0075】
例えば、図１２に示す様に、配線層Ｍ１の表面に、酸化シリコン（ＳｉＯ２）等の絶縁層ｇＭＢを形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
【0076】
次に、例えば図１３に示す様に、貼合電極ＰＩ１（図５）に対応する位置に、開口ＰＡＩ１を形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。この工程では、例えば、貼合電極ＰＩ１に対応する位置の絶縁層ｇＭＢを除去する。
【0077】
次に、例えば図１４に示す様に、貼合電極ＰＩ１を形成する。この工程は、例えば、スパッタ等によって導電層を形成し、ＣＭＰ（Chemical Mechanical Polishing）等の方法によって、導電層の一部を除去することで行われる。
【0078】
【0079】
［ウェハＷＰの製造方法］
図１５は、ウェハＷＰに対応する半導体基板２５０の表面を示している。図１６は、図１５の一部を拡大して示している。図１５に示す様に、半導体基板２５０の表面にも、半導体基板１５０の表面と同様に、Ｘ方向及びＹ方向に並ぶ複数のデバイス領域ＲＭＤ及び構造体領域ＲＳＴと、これら複数のデバイス領域ＲＭＤ及び構造体領域ＲＳＴの間に設けられたカーフ領域ＲＫと、構造体領域ＲＳＴの近傍に設けられたカーフ領域ＲＫ´と、余白領域ＲＭと、が設けられている。
図１５は、ウェハＷＰに対応する半導体基板２５０の表面を示している。図１６は、図１５の一部を拡大して示している。図１５に示す様に、半導体基板２５０の表面にも、半導体基板１５０の表面と同様に、Ｘ方向及びＹ方向に並ぶ複数のデバイス領域ＲＭＤ及び構造体領域ＲＳＴと、これら複数のデバイス領域ＲＭＤ及び構造体領域ＲＳＴの間に設けられたカーフ領域ＲＫと、構造体領域ＲＳＴの近傍に設けられたカーフ領域ＲＫ´と、余白領域ＲＭと、が設けられている。
【0080】
ウェハＷＰ中のデバイス領域ＲＭＤは、基本的には、ウェハＷＭ中のデバイス領域ＲＭＤと同様に構成されている。ただし、ウェハＷＰ中のデバイス領域ＲＭＤは、チップＣＭに対応する構成ではなく、チップＣＰに対応する構成を含む。
【0081】
ウェハＷＰ中の構造体領域ＲＳＴは、基本的には、ウェハＷＭ中の構造体領域ＲＳＴと同様に構成されている。ただし、ウェハＷＰ中の構造体領域ＲＳＴは、ウェハＷＭ中のデバイス領域ＲＭＤではなく、ウェハＷＰ中のデバイス領域ＲＭＤとほぼ同様の構成を含む。
【0082】
ウェハＷＰ中のカーフ領域ＲＫは、ウェハＷＭ中のカーフ領域ＲＫと、ほぼ同様に構成されている。尚、ウェハＷＰ中のカーフ領域ＲＫにも、例えば図１６に示す様に、２枚のウェハＷＭ，ＷＰを貼合する際に利用される貼合電極Ｐｋ２ｘ（第４貼合電極）が設けられる。これら複数の貼合電極Ｐｋ２ｘは、電気的に非接続（フローティング状態）である。これら複数の貼合電極Ｐｋ２ｘは、ウェハＷＭ，ＷＰの貼合後に、全て、Ｚ方向から見ていずれかの貼合電極Ｐｋ１ｘ（図９）と重なる位置に配置されている。
【0083】
ウェハＷＰ中のカーフ領域ＲＫ´は、ウェハＷＭ中のカーフ領域ＲＫ´と、ほぼ同様に構成されている。尚、ウェハＷＰ中のカーフ領域ＲＫ´に設けられる複数の貼合電極Ｐｋ２ｘの少なくとも一部は、ウェハＷＭ，ＷＰの貼合後に、Ｚ方向から見ていずれの貼合電極Ｐｋ１ｘとも重ならない位置に配置されている。
【0084】
ウェハＷＰ中の余白領域ＲＭは、ウェハＷＭ中の余白領域ＲＭと、ほぼ同様に構成されている。
【0085】
次に、ウェハＷＭ，ＷＰを貼合する際に利用される貼合電極ＰＩ２，Ｐｋ２ｘのパターニングについて説明する。例えば図１０及び図１１を参照して説明した工程と同様に、ウェハＷＰは、露光に用いられるマスクを用いて、例えばＸ方向の位置を変更しながら複数回、Ｙ方向の位置を変更しながら複数回露光が行われ、複数の露光領域ＲＥＸが形成される。そして、露光領域ＲＥＸ中の、デバイス領域ＲＭＤ及び構造体領域ＲＳＴには複数の貼合電極ＰＩ２に対応する複数の貼合電極パターンが転写され、カーフ領域ＲＫ，ＲＫ´には複数の貼合電極Ｐｋ２ｘに対応する貼合電極パターンが転写される。また、例えば図１５に示す様に、本実施形態では、各露光領域ＲＥＸがＸ方向及びＹ方向に並ぶ４つのデバイス領域ＲＭＤを含む例について説明する。
【0086】
【0087】
例えば、図１７に示す様に、配線層Ｄ４の表面に、酸化シリコン（ＳｉＯ２）等の絶縁層ｇＤＢを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【0088】
次に、例えば図１８に示す様に、貼合電極ＰＩ２（図５）に対応する位置に、開口ＰＡＩ２を形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。この工程では、例えば、貼合電極ＰＩ２に対応する位置の絶縁層ｇＤＢを除去する。
【0089】
次に、例えば図１９に示す様に、貼合電極ＰＩ２を形成する。この工程は、例えば、スパッタ等によって導電層を形成し、ＣＭＰ等の方法によって、導電層の一部を除去することで行われる。
【0090】
【0091】
［ウェハＷＭ，ＷＰの貼合以降の工程］
ウェハＷＭ，ＷＰの製造後、例えば図２０に示す様に、ウェハＷＭの表面と、ウェハＷＰの表面と、を向かい合わせる。また、例えば図２１に示す様に、ウェハＷＭ，ＷＰを貼合する。次に、ウェハＷＭの半導体基板１５０及び絶縁層１１２を除去した後に裏面配線層ＭＡ等を形成して、図５を参照して説明した基体構造ＬＳＢを形成する。
ウェハＷＭ，ＷＰの製造後、例えば図２０に示す様に、ウェハＷＭの表面と、ウェハＷＰの表面と、を向かい合わせる。また、例えば図２１に示す様に、ウェハＷＭ，ＷＰを貼合する。次に、ウェハＷＭの半導体基板１５０及び絶縁層１１２を除去した後に裏面配線層ＭＡ等を形成して、図５を参照して説明した基体構造ＬＳＢを形成する。
【0092】
【0093】
［ウェハＷＭ，ＷＰのカーフ領域ＲＫに設けられた貼合電極Ｐｋ１ｘ，Ｐｋ２ｘ］
図２４は、カーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘが設けられない場合のウェハＷＭ，ＷＰの構造を示す模式的な断面図である。図２５は、カーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘが設けられる場合のウェハＷＭ，ＷＰの構造を示す模式的な断面図である。
図２４は、カーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘが設けられない場合のウェハＷＭ，ＷＰの構造を示す模式的な断面図である。図２５は、カーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘが設けられる場合のウェハＷＭ，ＷＰの構造を示す模式的な断面図である。
【0094】
上述の通り、ウェハＷＭ，ＷＰは、別作りされ、それぞれの貼合面ＳＢ（表面）で貼合される。例えば図２４の例では、デバイス領域ＲＭＤに貼合電極ＰＩ１，ＰＩ２が設けられており、カーフ領域ＲＫには貼合電極Ｐｋ１ｘ，Ｐｋ２ｘが設けられていない。この様な構成では、貼合面ＳＢにおいて、デバイス領域ＲＭＤとカーフ領域ＲＫとの間に段差が生じてしまう場合がある。段差が生じると、貼合工程において、ウェハＷＭとウェハＷＰとの間にボイドＶｏｉが発生し、貼合不良が発生する可能性が高くなる。
【0095】
そこで、本実施形態では、例えば図２５に示す様に、デバイス領域ＲＭＤとカーフ領域ＲＫとの双方に貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘを設けることで、ウェハＷＭ，ＷＰの貼合面ＳＢを平坦にし、貼合工程においてボイドＶｏｉが発生することを抑制する。
【0096】
［貼合後のウェハＷＭ，ＷＰの構成］
次に、図２６～図３１を参照して、貼合後のウェハＷＭ，ＷＰ中の構成を例示する。図２６、図２８、図３０は、貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な平面図である。図２７、図２９、図３１は、貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な断面図である。尚、図２７は、図２６に示す構成をＡ－Ａ´の点線に沿って切断した場合の図である。図２９は、図２８に示す構成をＢ－Ｂ´の点線に沿って切断した場合の図である。図３０は、図２９に示す構成をＣ－Ｃ´の点線に沿って切断した場合の図である。
次に、図２６～図３１を参照して、貼合後のウェハＷＭ，ＷＰ中の構成を例示する。図２６、図２８、図３０は、貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な平面図である。図２７、図２９、図３１は、貼合後のウェハＷＭ，ＷＰのカーフ領域を含む一部の構成を例示する模式的な断面図である。尚、図２７は、図２６に示す構成をＡ－Ａ´の点線に沿って切断した場合の図である。図２９は、図２８に示す構成をＢ－Ｂ´の点線に沿って切断した場合の図である。図３０は、図２９に示す構成をＣ－Ｃ´の点線に沿って切断した場合の図である。
【0097】
上述の通り、カーフ領域ＲＫの配線層ＭＢ，ＤＢに設けられる貼合電極Ｐｋ１ｘ，Ｐｋ２ｘは、例えば図２６及び図２７に示す様に、Ｚ方向から見て重なる位置に設けられている。また、本実施形態においては、カーフ領域ＲＫの配線層Ｍ１等，Ｄ２，Ｄ１，Ｄ０等に形成される配線ｍ１ｋ，ｄ２ｋ，ｄ１ｋ，ｄ０ｋは、デバイス領域（デバイス領域ＲＭＤ）の配線層Ｍ１等，Ｄ２，Ｄ１，Ｄ０等に形成される配線ｍ１，ｄ２，ｄ１，ｄ０と同時に形成される。これら複数のｍ１ｋ，ｄ２ｋ，ｄ１ｋ，ｄ０ｋは、電気的に非接続（フローティング状態）である。
【0098】
例えば、図２７に示す様に、ウェハＷＭのカーフ領域ＲＫ中のメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の一部には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられており、ワード線層ＬＷＬに対応する構成が設けられていない。そして、例えば、図２６及び図２７に示す様に、カーフ領域ＲＫにおいて、配線層Ｍ１の配線ｍ１ｋと配線層Ｄ２，Ｄ１，Ｄ０の配線ｄ２ｋ，ｄ１ｋ，ｄ０ｋとは、Ｚ方向から見て一定周期で重なる位置となる位置に設けられている。図２７に示す例では、カーフ領域ＲＫにおいて、配線ｍ１ｋはＹ方向に１つおきに、配線ｄ２ｋ，ｄ１ｋ，ｄ０ｋはＹ方向に３つおきに重なる位置となる位置に設けられている。この様な構成によれば、ダイシングに際して、カーフ領域ＲＫ中のウェハＷＭ，ＷＰの剥がれを抑制できるので、この剥がれがデバイス領域に進展することを抑制することができる。
【0099】
また、例えば、図２９に示す様に、ウェハＷＭのカーフ領域ＲＫ中のメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の他の一部には、ワード線層ＬＷＬに対応してＺ方向に並ぶ複数の導電層１１０ｋが設けられている。また、Ｚ方向に並ぶ複数のワード線層ＬＷＬの間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１１１ｋが設けられている。導電層１１０ｋは、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。そして、例えば、図２８及び図２９に示す様に、カーフ領域ＲＫにおいて、配線層Ｍ１の配線ｍ１ｋと配線層Ｄ２，Ｄ１，Ｄ０の配線ｄ２ｋ，ｄ１ｋ，ｄ０ｋとは、Ｚ方向から見て重なる位置に設けられている。この様な構成によれば、ダイシングに際して、ウェハＷＭ，ＷＰの剥がれがデバイス領域に進展することを抑制することができる。
【0100】
ここで、図２９に示す様に、複数の導電層１１０ｋと複数の層間絶縁層１１１ｋとが形成されている領域は、図２７に示す様に、複数の導電層１１０ｋと複数の層間絶縁層１１１ｋとが形成されていない領域と比較すると、固く、好適にダイシングすることが難しい場合がある。このため、本実施形態では、図２９を参照して説明した領域中の配線層Ｍ１，Ｄ２，Ｄ１，Ｄ０における被覆率を、図２７を参照して説明した領域中の配線層Ｍ１，Ｄ２，Ｄ１，Ｄ０における被覆率よりも、小さくしている。これにより、図２９を参照して説明した領域も、図２７を参照して説明した領域と同様に、好適にダイシングすることが可能となる。
【0101】
尚、図３１に示す様に、ウェハＷＭのカーフ領域ＲＫには酸化シリコン（ＳｉＯ２）等の絶縁層が形成され、ウェハＷＰのカーフ領域ＲＫの配線層Ｄ０にマークＭｋが形成される領域が設けられていても良い。この様な領域において、カーフ領域ＲＫの配線層Ｄ０には、配線ｄ０ｋは形成されない。しかし、ウェハＷＰのカーフ領域ＲＫの配線層Ｄ０よりＺ方向に上層すなわち、配線層Ｍ１，Ｄ２，Ｄ１には配線ｍ１ｋ，ｄ２ｋ，ｄ１ｋ，ｄ０ｋが形成される。また、配線層ＭＢ，ＤＢには、貼合電極ＰＩ１，ＰＩ２が形成される。ウェハＷＰのカーフ領域ＲＫの配線層Ｄ０に形成されたマークＭｋは、配線層Ｄ１と配線層Ｄ０との間の層を形成する際に用いられるが、配線層Ｄ１以上の層を形成する際には用いられない。従って、マークＭｋの上方に配線ｍ１ｋ等を設けても、メモリダイＭＤを好適に製造可能である。そして、例えば、図３０及び図３１に示す様に、カーフ領域ＲＫにおいて、配線層Ｍ１の配線ｍ１ｋと配線層Ｄ２，Ｄ１の配線ｄ２ｋ，ｄ１ｋとは、Ｚ方向から見て一定周期で重なる位置となるよう配置される。
【0102】
［カーフ領域ＲＫの貼合電極Ｐｋ１ｘ，Ｐｋ２ｘの設計方法］
図２４及び図２５を参照して説明した様に、本実施形態では、デバイス領域ＲＭＤとカーフ領域ＲＫとの双方に貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘを設ける。ここで、ウェハＷＭ，ＷＰを好適に貼合するためには、ウェハＷＭ，ＷＰの貼合面ＳＢ（表面）における貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘの被覆率（貼合面ＳＢにおける単位面積当たりの貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘの面積の割合）が大きいことが望ましい。しかしながら、詳しくは後述する通り、種々の事情から、ウェハＷＭ，ＷＰのカーフ領域ＲＫ中には、それぞれ、貼合電極Ｐｋ１ｘ，Ｐｋ２ｘを配置できない領域（以下、「配置不可領域」と呼ぶ。）がある。また、貼合電極Ｐｋ１ｘと貼合電極Ｐｋ２ｘとは、Ｚ方向から見て重なる位置に設けられることが望ましい。貼合電極Ｐｋ１ｘ及び貼合電極Ｐｋ２ｘの一方が他方と重ならない位置に設けられていると貼合電極Ｐｋ１ｘ，Ｐｋ２ｘ中の銅（Ｃｕ）等の金属原子が拡散してしまうおそれがあるためである。従って、貼合電極Ｐｋ１ｘ，Ｐｋ２ｘは、ウェハＷＭ，ＷＰのそれぞれの配置不可領域を避けつつ、貼合電極Ｐｋ１ｘと貼合電極Ｐｋ２ｘとがＺ方向から見て重なる位置に設けられる様に、カーフ領域ＲＫにできるだけ多く配置することが望ましい。
図２４及び図２５を参照して説明した様に、本実施形態では、デバイス領域ＲＭＤとカーフ領域ＲＫとの双方に貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘを設ける。ここで、ウェハＷＭ，ＷＰを好適に貼合するためには、ウェハＷＭ，ＷＰの貼合面ＳＢ（表面）における貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘの被覆率（貼合面ＳＢにおける単位面積当たりの貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘの面積の割合）が大きいことが望ましい。しかしながら、詳しくは後述する通り、種々の事情から、ウェハＷＭ，ＷＰのカーフ領域ＲＫ中には、それぞれ、貼合電極Ｐｋ１ｘ，Ｐｋ２ｘを配置できない領域（以下、「配置不可領域」と呼ぶ。）がある。また、貼合電極Ｐｋ１ｘと貼合電極Ｐｋ２ｘとは、Ｚ方向から見て重なる位置に設けられることが望ましい。貼合電極Ｐｋ１ｘ及び貼合電極Ｐｋ２ｘの一方が他方と重ならない位置に設けられていると貼合電極Ｐｋ１ｘ，Ｐｋ２ｘ中の銅（Ｃｕ）等の金属原子が拡散してしまうおそれがあるためである。従って、貼合電極Ｐｋ１ｘ，Ｐｋ２ｘは、ウェハＷＭ，ＷＰのそれぞれの配置不可領域を避けつつ、貼合電極Ｐｋ１ｘと貼合電極Ｐｋ２ｘとがＺ方向から見て重なる位置に設けられる様に、カーフ領域ＲＫにできるだけ多く配置することが望ましい。
【0103】
以下、図３２～図６２を用いて本実施形態に係るカーフ領域ＲＫの貼合電極Ｐｋ１ｘ，Ｐｋ２ｘの製造に利用されるマスクの設計方法について説明する。図３２は、カーフ領域ＲＫの貼合電極Ｐｋ１ｘ，Ｐｋ２ｘの製造に利用されるマスクデータの設計処理の処理手順を示すフローチャートである。図３３は、図３２のステップＳ１５ｐ、Ｓ１５ｍ、Ｓ１６ｐｍの具体的な処理手順の一例を示すフローチャートである。これらの処理手順は、例えばメモリ及びプロセッサ（マイクロプロセッサ）を含むコンピュータが、メモリに格納された制御プログラムをプロセッサが実行することにより、行っても良いし、操作者がコンピュータに指示を与えることで行われるとしても良い。
【0104】
図３４～図３６は、カーフ領域用の貼合電極パーツの一例を示す平面図である。図３４はカーフ領域のＸ辺用の貼合電極パーツＰＡＲＸの一例を示す平面図であり、図３５はカーフ領域のＹ辺用の貼合電極パーツＰＡＲＹの一例を示す平面図であり、図３６はカーフ領域の交差位置用の貼合電極パーツＰＡＲＣＸの一例を示す平面図である。
【0105】
例えば図３２に示す様に、まず、ステップＳ１１ｐ～Ｓ１３ｐにおいて、ウェハＷＰの製造に利用されるマスクデータにおけるカーフ領域のＸ辺用の貼合電極パーツＰＡＲＸ（図３４）、Ｙ辺用の貼合電極パーツＰＡＲＹ（図３５）、交差位置用の貼合電極パーツＰＡＲＣＸ（図３６）を作成する。図３４～図３６に示す様に、貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸは、それぞれ、複数の貼合電極Ｐｋ２ｘ（第２貼合電極）に対応する複数の貼合電極パターンＰＫＸ（第２貼合電極パターン）を含む。ステップＳ１１ｐ～Ｓ１３ｐでは、これら複数の貼合電極パターンの大きさ、形状、各貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸにおけるＸ方向及びＹ方向の位置等を規定する。尚、ステップＳ１１ｐ～Ｓ１３ｐの順序は一例であり、適宜入れ替え可能である。また、Ｘ辺用、Ｙ辺用及び交差位置用の貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸを作成せず、Ｘ辺、Ｙ辺及び交差位置での貼合電極パターンＰＫＸの大きさ、形状、ピッチを規定しても良い。
【0106】
また、ステップＳ１１ｍ～Ｓ１３ｍにおいて、ウェハＷＭの製造に利用されるマスクデータにおけるカーフ領域のＸ辺用の貼合電極パーツＰＡＲＸ（図３４）、Ｙ辺用の貼合電極パーツＰＡＲＹ（図３５）、交差位置用の貼合電極パーツＰＡＲＣＸ（図３６）を作成する。これらの貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸは、それぞれ、複数の貼合電極Ｐｋ１ｘ（第１貼合電極）に対応する複数の貼合電極パターンＰＫＸ（第１貼合電極パターン）を含む。ステップＳ１１ｍ～Ｓ１３ｍでは、これら複数の貼合電極パターンの大きさ、形状、各貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸにおけるＸ方向及びＹ方向の位置等を規定する。尚、ステップＳ１１ｍ～Ｓ１３ｍの順序は一例であり、適宜入れ替え可能である。また、上述した様に、Ｘ辺用、Ｙ辺用及び交差位置用の貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸを作成せず、Ｘ辺、Ｙ辺及び交差位置での貼合電極パターンＰＫＸの大きさ、形状、ピッチを規定しても良い。
【0107】
図３７は、カーフ領域ＲＫの貼合電極Ｐｋ１ｘ，Ｐｋ２ｘの製造に利用されるマスクのフレームデータＦＲｄａｔの一例を示す平面図である。図３８は、図３７に示すフレームデータＦＲｄａｔにＸ辺用の貼合電極パーツＰＡＲＸ、Ｙ辺用の貼合電極パーツＰＡＲＹ及び交差位置用の貼合電極パーツＰＡＲＣＸが敷き詰められた様子を示す平面図である。図３７及び図３８には矩形状のデバイス領域Ｒｄｅｖとデバイス領域Ｒｄｅｖを取り囲むカーフ領域ＲＫとが示されている。デバイス領域Ｒｄｅｖは、それぞれチップＣＰ，ＣＭが形成されるデバイス領域ＲＭＤに対応する領域である。
【0108】
次に、ステップＳ１４ｐにおいて、ステップＳ１１ｐ～Ｓ１３ｐで作成した貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸをカーフ領域ＲＫに配置する。また、ステップＳ１４ｍにおいて、ステップＳ１１ｍ～Ｓ１３ｍで作成した貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸをカーフ領域ＲＫに配置する。
【0109】
より具体的には、図３７に示すフレームデータＦＲｄａｔのカーフ領域ＲＫに、ステップＳ１１ｐ～Ｓ１３ｐ及びステップＳ１１ｍ～Ｓ１３ｍで作成した貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸを配置する。これにより、図３８に示す様に、フレームデータＦＲｄａｔのカーフ領域ＲＫに、貼合電極パターンＰＫＸが敷き詰められる。
【0110】
図３９は、ウェハＷＰのカーフ領域ＲＫの貼合電極Ｐｋ２ｘの製造に利用されるマスクのフレームデータＦＲＰｄａｔの一例を示す平面図である。図４０は、ウェハＷＭのカーフ領域ＲＫの貼合電極Ｐｋ１ｘの製造に利用されるマスクのフレームデータＦＲＭｄａｔの一例を示す平面図である。
【0111】
次に、ステップＳ１５ｐにおいて、ステップＳ１４ｐで配置した貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸに含まれる貼合電極パターンＰＫＸから、カーフ領域ＲＫにおける配置不可領域の貼合電極パターンＰＫＸを削除する。ステップＳ１５ｐでは、ウェハＷＰのフレームデータＦＲＰｄａｔのカーフ領域ＲＫにおける配置不可領域を特定し、図３８に示す様に貼合電極パターンＰＫＸが敷き詰められフレームデータＦＲＰｄａｔから、配置不可領域に配置されている貼合電極パターンＰＫＸを削除する。これにより、図３９に示す様な貼合電極パターンＰＫＸが配置されたフレームデータＦＲＰｄａｔを得ることができる。
【0112】
ここで、カーフ領域ＲＫにおける配置不可領域は、カーフ領域ＲＫにおいて貼合電極パターンを配置できない領域である。この配置不可領域は、例えばウェハＷＭ，ＷＰの貼合後に利用するリソマーク、枠データ、ＴＥＧが形成される領域である。これらの領域のＸ方向及びＹ方向の長さは、それぞれ、貼合電極パターンのＸ方向及びＹ方向の長さよりも大きい。リソマークは、ウェハＷＰ，ＷＰの貼合後に形成される配線、開口などの位置決めに利用されるアライメントマークや重ね合わせ精度を測定するための検出マーク等である。
【0113】
また、ステップＳ１５ｍにおいて、ステップＳ１４ｍで配置した貼合電極パーツＰＡＲＸ，ＰＡＲＹ，ＰＡＲＣＸに含まれる貼合電極パターンＰＫＸから、カーフ領域ＲＫにおける配置不可領域の貼合電極パターンＰＫＸを削除する。ステップＳ１５ｍでは、ウェハＷＭのフレームデータＦＲＭｄａｔのカーフ領域ＲＫにおける配置不可領域を特定し、図３８に示す貼合電極パターンＰＫＸが敷き詰められフレームデータＦＲＭｄａｔから、配置不可領域に配置されている貼合電極パターンＰＫＸを削除する。これにより、図４０に示す様な貼合電極パターンＰＫＸが配置されたフレームデータＦＲＭｄａｔを得ることができる。
【0114】
ここで、図３３、図４１～図４９を用いて、ステップＳ１５ｐ及びステップＳ１５ｍの具体的な処理手順の一例について説明する。図４１は、貼合で使用するリソマークが配置されたフレームデータＦＲＰｉｄａｔ（ＦＲＭｉｄａｔ）の一例を示す平面図である。図４２は、図４１のフレームデータＦＲＰｉｄａｔ（ＦＲＭｉｄａｔ）をステップアンドリピートした状態におけるリソマークの配置の一例を示す平面図である。図４３は、図４２のフレームデータＦＲＰｉｄａｔにＴＥＧ等の領域を追加した状態のフレームデータＦＲＰｉｄａｔの一例を示す平面図である。図４４は、図４２のフレームデータＦＲＭｉｄａｔにＴＥＧ等の領域を追加した状態のフレームデータＦＲＭｉｄａｔの一例を示す平面図である。図４５は、図４３のフレームデータＦＲＰｉｄａｔに枠データの領域を追加した状態のフレームデータＦＲＰｉｄａｔの一例を示す平面図である。図４６は、図４４のフレームデータＦＲＭｉｄａｔに枠データの領域を追加した状態のフレームデータＦＲＭｉｄａｔの一例を示す平面図である。図４７は、フレームデータＦＲＰｉｄａｔにおけるリソマーク起因の配置不可領域ｂＰ１，ｂＰ２を示す平面図である。図４８は、フレームデータＦＲＭｉｄａｔにおけるリソマーク起因の配置不可領域ｂＭ１，ｂＭ２を示す平面図である。図４９は、リソマーク、ＴＥＧの領域、枠データ又は配置不可領域である配置禁止領域ＲｂＰＸ（ＲｂＭＸ）により欠けている貼合電極パターンＰＫＸを説明するための平面図である。
【0115】
ステップＳ１５１ｐ及びステップＳ１５１ｍにおいて、まず、貼合で使用するリソマークが配置された状態を作成する。例えば図４１に示す様に、図３７に示すフレームデータＦＲｄａｔにおいて、アライメントマークＡＬＭＰ、アライメントマークＡＬＭＭ、重ね合わせマークＯＬＭＰＭが配置された状態のフレームデータＦＲＰｉｄａｔ，ＦＲＭｉｄａｔを作成する。アライメントマークＡＬＭＰは、フレームデータＦＲＰｄａｔに形成される。アライメントマークＡＬＭＭは、フレームデータＦＲＭｄａｔに形成される。図４１に示す重ね合わせマークＯＬＭＰＭは、重ね合わせマークＭＣＰ，ＭＣＭで構成され、重ね合わせマークＭＣＰはフレームデータＦＲＰｄａｔに形成され、重ね合わせマークＭＣＭはフレームデータＦＲＭｄａｔに形成される。
【0116】
次に、ステップＳ１５２ｐ及びステップＳ１５２ｍにおいて、ステップアンドリピートされた状態を作成する。例えば図４１のフレームデータＦＲＰｉｄａｔ（ＦＲＭｉｄａｔ）から作成されるマスクを用いて、Ｘ方向の位置を変更しながら３回以上、Ｙ方向の位置を変更しながら３回以上露光を行った状態を作成することで、ステップアンドリピートされた状態を作成する。図４２の例では、Ｘ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を作成している。この場合、図４２に示す様に、フレームデータＦＲＰｉｄａｔ（ＦＲＭｉｄａｔ）の領域ａにはステップアンドリピートすることで形成されるリソマークが配置される。
【0117】
次に、ステップＳ１５３ｐ及びステップＳ１５３ｍにおいて、ＴＥＧ等の領域を追加する。例えば図４３に示す様に、図４２に示すフレームデータＦＲＰｉｄａｔにおいて、ＴＥＧ等の領域ＴＥＧＰ，ＴＥＧＭが配置された状態のフレームデータＦＲＰｉｄａｔを作成する。また、例えば図４４に示す様に、図４２に示すフレームデータＦＲＰｉｄａｔにおいて、ＴＥＧ等の領域ＴＥＧＰ，ＴＥＧＭが配置された状態のフレームデータＦＲＭｉｄａｔを作成する。ＴＥＧ等の領域ＴＥＧＰは、フレームデータＦＲＰｉｄａｔに形成され、ＴＥＧ等の領域ＴＥＧＭは、フレームデータＦＲＭｉｄａｔに形成される。
【0118】
次に、ステップＳ１５４ｐにおいて、図４３に示すフレームデータＦＲＰｉｄａｔに、枠データ（遮光領域パターン）の領域を追加する。例えば図４５に示す様に、図４３に示すフレームデータＦＲＰｉｄａｔにおいて、枠データの領域ＣｏｖＰｄａｔが配置された状態のフレームデータＦＲＰｉｄａｔを作成する。
【0119】
ここで、枠データは、露光領域ＲＥＸ（図８参照）の端部において貼合電極パターン及びその他のパターンの二重露光の発生を防止するための遮光領域を規定するものである。枠データは、マスクのＸ方向の位置を変更しながら３回以上、Ｙ方向の位置を変更しながら３回以上露光を行った場合に、全ての領域が一度露光され、且つ、いずれの領域も二度は露光されない様なパターンを有する。
【0120】
例えば、図４５のフレームデータＦＲＰｉｄａｔは、Ｘ方向の一方側の端部に設けられたカーフ領域ＲＫの一部の領域が枠データの領域ＣｏｖＰｄａｔと重なっており、Ｘ方向の他方側の端部に設けられたカーフ領域ＲＫの他の一部の領域が枠データの領域ＣｏｖＰｄａｔと重なっている。また、これら一部の領域及び他の一部の領域を組み合わせて得られる領域の形状及び面積は、Ｘ方向の一方側の端部に設けられたカーフ領域ＲＫ、及び、Ｘ方向の他方側の端部に設けられたカーフ領域ＲＫの形状及び面積と同一である。
【0121】
また、図４５のフレームデータＦＲＰｉｄａｔは、Ｙ方向の一方側の端部に設けられたカーフ領域ＲＫ全体が枠データの領域ＣｏｖＰｄａｔと重なっており、Ｙ方向の他方側の端部に設けられたカーフ領域ＲＫは枠データの領域ＣｏｖＰｄａｔと重なっていない。尚、Ｙ方向の一方側の端部に設けられたカーフ領域ＲＫの形状及び面積は、Ｙ方向の他方側の端部に設けられたカーフ領域ＲＫの形状及び面積と同一である。
【0122】
また、図４５のフレームデータＦＲＰｉｄａｔは、四隅の領域のうちの３つの領域が枠データの領域ＣｏｖＰｄａｔと重なっており、残り１つの領域は枠データの領域ＣｏｖＰｄａｔと重なっていない。尚、これら四隅の領域の形状及び面積は、同一である。
【0123】
また、ステップＳ１５４ｍにおいて、図４４に示すフレームデータＦＲＭｉｄａｔに、枠データの領域を追加する。例えば図４６に示す様に、図４４に示すフレームデータＦＲＭｉｄａｔにおいて、フレームデータＦＲＭｉｄａｔに形成される枠データの領域ＣｏｖＭｄａｔが配置された状態のフレームデータＦＲＭｉｄａｔを作成する。尚、枠データの領域ＣｏｖＰｄａｔと枠データの領域ＣｏｖＭｄａｔの形状は異なっている。従って、領域ＣｏｖＰｄａｔの少なくとも一部は、領域ＣｏｖＭｄａｔの少なくとも一部と重ならない位置に設けられている。同様に、領域ＣｏｖＭｄａｔの少なくとも一部は、領域ＣｏｖＰｄａｔの少なくとも一部と重ならない位置に設けられている。
【0124】
次に、ステップＳ１５５ｐにおいて、フレームデータＦＲＰｉｄａｔのカーフ領域ＲＫにおける、リソマーク起因による貼合電極パターンの配置不可領域を特定する。例えば図４７に示す様に、フレームデータＦＲＰｉｄａｔにおいて、リソマーク起因の配置不可領域ｂＰ１，ｂＰ２を特定する。配置不可領域ｂＰ１は重ね合わせマークＯＬＭＰＭが配置されていた領域である。配置不可領域ｂＰ２はアライメントマークＡＬＭＰが配置されていた領域である。
【0125】
また、ステップＳ１５５ｍにおいて、フレームデータＦＲＭｉｄａｔのカーフ領域ＲＫにおける、リソマーク起因による貼合電極パターンの配置不可領域を特定する。例えば図４８に示す様に、フレームデータＦＲＭｉｄａｔにおいて、リソマーク起因の配置不可領域ｂＭ１，ｂＭ２を特定する。配置不可領域ｂＭ１は重ね合わせマークＯＬＭＰＭが配置されていた領域である。配置不可領域ｂＭ２はアライメントマークＡＬＭＭが配置されていた領域である。
【0126】
次に、ステップＳ１５６ｐにおいて、フレームデータＦＲＰｄａｔのカーフ領域ＲＫの貼合電極パターンＰＫＸから、配置不可領域と重なるすなわちリソマーク、ＴＥＧの領域、枠データ及び配置不可領域と重なる貼合電極パターンＰＫＸを削除する。続くステップＳ１５７ｐにおいてフレームデータＦＲＰｄａｔのカーフ領域ＲＫにおいて欠けている貼合電極パターンＰＫＸを削除する。
【0127】
ここで、図４９を用いて、欠けている貼合電極パターンＰＫＸについて説明する。配置禁止領域ＲｂＰＸ（ＲｂＭＸ）は、フレームデータＦＲＰｉｄａｔ（ＦＲＭｉｄａｔ）において貼合電極パターンＰｋｘが配置できない領域であり、例えばリソマーク、ＴＥＧの領域、枠データ又は配置不可領域である。フレームデータＦＲＰｉｄａｔにおいて、例えば図４９に示す様に、領域ＲＦＧにおける貼合電極パターンＰＫＸの一部のみが配置禁止領域ＲｂＰＸと重なっている場合がある。この場合、カーフ領域ＲＫの貼合電極パターンＰＫＸから、配置禁止領域ＲｂＰＸと重なる貼合電極パターンＰＫＸを削除すると、領域ＲＦＧにおける貼合電極パターンＰＫＸの一部が欠けたものすなわち欠けている貼合電極パターンＰＫＸが形成されてしまう。このため、ステップＳ１５７ｐにおいて、フレームデータＦＲＰｄａｔのカーフ領域ＲＫにおいて欠けている貼合電極パターンＰＫＸを削除する。
【0128】
この様にして、図３９に示す様に、図３８に示す貼合電極パターンＰＫＸが敷き詰められフレームデータＦＲＰｄａｔから、配置不可領域に配置されている貼合電極パターンＰＫＸを削除されたフレームデータＦＲＰｄａｔを得ることができる。
【0129】
また、ステップＳ１５６ｍにおいて、フレームデータＦＲＭｉｄａｔのカーフ領域ＲＫの貼合電極パターンＰＫＸから、配置不可領域と重なるすなわちリソマーク、ＴＥＧの領域、枠データ及び配置不可領域と重なる貼合電極パターンＰＫＸを削除する。続くステップＳ１５７ｍにおいてフレームデータＦＲＭｉｄａｔのカーフ領域ＲＫにおいて欠けている貼合電極パターンＰＫＸを削除する。フレームデータＦＲＭｉｄａｔにおいて、例えば図４９に示す様に、領域ＲＦＧにおける貼合電極パターンＰＫＸの一部のみが配置禁止領域ＲｂＭＸと重なっている場合がある。この場合、カーフ領域ＲＫの貼合電極パターンＰＫＸから、配置禁止領域ＲｂＭＸと重なる貼合電極パターンＰＫＸを削除すると、領域ＲＦＧにおける貼合電極パターンＰＫＸの一部が欠けたものすなわち欠けている貼合電極パターンＰＫＸが形成されてしまう。このため、ステップＳ１５７ｍにおいて、フレームデータＦＲＭｄａｔのカーフ領域ＲＫにおいて欠けている貼合電極パターンＰＫＸを削除する。
【0130】
この様にして、図４０に示す様に、図３８に示す貼合電極パターンＰＫＸが敷き詰められフレームデータＦＲＭｄａｔから、配置不可領域に配置されている貼合電極パターンＰＫＸを削除されたフレームデータＦＲＭｄａｔを得ることができる。
【0131】
続いて、図３２及び図３３を参照し、図５０～図５４を用いてステップＳ１６ｐｍの処理について説明する。図５０は、図３９のフレームデータＦＲＰｄａｔをステップアンドリピートした状態におけるフレームデータＦＲＰｄａｔＳＲを示す平面図である。図５１は、図４０のフレームデータＦＲＭｄａｔをステップアンドリピートした状態を再現したフレームデータＦＲＭｄａｔＳＲを示す平面図である。図５２は、図３９のフレームデータＦＲＰｄａｔをステップアンドリピートした状態を再現した再現データＦＲＰｄａｔＳＲ２の一例を示す平面図である。図５２の再現データＦＲＰｄａｔＳＲ２は、例えば図３９のフレームデータＦＲＰｄａｔから作成されるマスクを用いて、Ｘ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を再現したデータである。図５３は、図４０のフレームデータＦＲＭｄａｔをステップアンドリピートした状態を再現した再現データＦＲＭｄａｔＳＲ２の一例を示す平面図である。図５３の再現データＦＲＭｄａｔＳＲ２は、例えば図４０のフレームデータＦＲＭｄａｔから作成されるマスクを用いて、Ｘ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を再現したデータである。図５４は、ステップアンドリピート後でのカーフ領域ＲＫの貼合電極パターンＰＫＸの不一致箇所を示すデータＦＲＰＭｄｉｆを示す平面図である。
【0132】
次に、ステップＳ１６ｐｍにおいて、ステップアンドリピート後でのカーフ領域ＲＫの貼合電極パターンを比較する。より具体的には、図３３に示される様に、ステップＳ１６１ｐ及びステップＳ１６１ｍにおいて、メモリセルアレイ側のステップアンドリピート及び周辺回路側のステップアンドリピートを再現する。
【0133】
ステップＳ１６１ｐでは、図５０に示される様に、貼合電極パターンＰＫＸが配置されたフレームデータＦＲＰｄａｔＳＲが得られる。より具体的には、図３９のフレームデータＦＲＰｄａｔをＸ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を再現することで、図５２の再現データＦＲＰｄａｔＳＲ２に示される様に、貼合電極パターンＰＫＸが配置されたフレームデータＦＲＰｄａｔＳＲが得られる。
【0134】
ステップＳ１６１ｍでは、図５１に示される様に、貼合電極パターンＰＫＸが配置されたフレームデータＦＲＭｄａｔＳＲが得られる。より具体的には、図４０のフレームデータＦＲＭｄａｔをＸ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を再現することで、図５３の再現データＦＲＭｄａｔＳＲ２に示される様に、貼合電極パターンＰＫＸが配置されたフレームデータＦＲＭｄａｔＳＲが得られる。
【0135】
次に、図３３に示される様に、ステップＳ１６２ｐｍにおいて、ステップアンドリピート後を考慮してメモリセルアレイ側及び周辺回路側の貼合電極パターンが一致しない領域を抽出する。例えば図５４に示される様に、図５０のフレームデータＦＲＰｄａｔＳＲと図５１のフレームデータＦＲＭｄａｔＳＲとで一致しない貼合電極パターンＰＫＸが抽出されている。
【0136】
続いて、図３２及び図３３を参照し、図５５及び図５６を用いてステップＳ１７ｐｍ，Ｓ１８ｐ，Ｓ１８ｍの処理について説明する。図５５は、図３９のフレームデータＦＲＰｄａｔの貼合電極パターンＰＫＸから不一致箇所ＲＫｎｏにある貼合電極パターンＰＫＸを削除したフレームデータＦＲＰｄａｔを示す平面図である。図５６は、図４０のフレームデータＦＲＭｄａｔの貼合電極パターンＰＫＸから不一致箇所ＲＫｎｏの貼合電極パターンＰＫＸを削除したフレームデータＦＲＭｄａｔを示す平面図である。
【0137】
ステップＳ１７ｐｍにおいて、ステップアンドリピート後でのカーフ領域ＲＫの貼合電極パターンを比較した結果、パターンは一致したかを判定する。より具体的には、ステップＳ１７１ｐｍにおいて、ステップＳ１６２ｐｍでメモリセルアレイ側及び周辺回路側の貼合電極パターンが一致しない領域を抽出できたかを判定する。
【0138】
カーフ領域ＲＫの貼合電極パターンが一致した場合（ステップＳ１７ｐｍで一致）、すなわちメモリセルアレイ側及び周辺回路側の貼合電極パターンが一致しない領域を抽出できた場合（ステップＳ１７１ｐｍでｎｏ）には、処理を終了する。
【0139】
一方、カーフ領域ＲＫの貼合電極パターンが一致していないことが判定された場合（ステップＳ１７ｐｍで不一致）、すなわちメモリセルアレイ側及び周辺回路側の貼合電極パターンが一致しない領域を抽出でなかった場合（ステップＳ１７１ｐｍでｙｅｓ）には、ステップＳ１８ｐ及びステップＳ１８ｍにおいて、不一致箇所の貼合電極パターンを削除する。
【0140】
ステップＳ１８ｐでは、図５５に示される様に、図３９のフレームデータＦＲＰｄａｔで配置されている貼合電極パターンＰＫＸから不一致箇所ＲＫｎｏにある貼合電極パターンＰＫＸを削除する。同様に、ステップＳ１８ｍでは、図５６に示される様に、図４０のフレームデータＦＲＭｄａｔで配置されている貼合電極パターンＰＫＸから不一致箇所ＲＫｎｏにある貼合電極パターンＰＫＸを削除する。
【0141】
続いて、図３２及び図３３を参照し、図５７～図６０を用いてステップＳ１８ｐ，Ｓ１８ｍの後の処理について説明する。図５７は、図５５のフレームデータＦＲＰｄａｔをステップアンドリピートした状態におけるフレームデータＦＲＰｄａｔＳＲを示す平面図である。図５８は、図５６のフレームデータＦＲＭｄａｔをステップアンドリピートした状態を再現したフレームデータＦＲＭｄａｔＳＲを示す平面図である。図５９は、図５５のフレームデータＦＲＰｄａｔをステップアンドリピートした状態を再現した再現データＦＲＰｄａｔＳＲ２の一例を示す平面図である。図５９の再現データＦＲＰｄａｔＳＲ２は、例えば図５５のフレームデータＦＲＰｄａｔから作成されるマスクを用いて、Ｘ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を再現したデータである。図６０は、図５６のフレームデータＦＲＭｄａｔをステップアンドリピートした状態を再現した再現データＦＲＭｄａｔＳＲ２の一例を示す平面図である。図６０の再現データＦＲＭｄａｔＳＲ２は、例えば図５６のフレームデータＦＲＭｄａｔから作成されるマスクを用いて、Ｘ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を再現したデータである。
【0142】
次に、２回目のステップＳ１６ｐｍにおいて、ステップアンドリピート後でのカーフ領域ＲＫの貼合電極パターンを比較する。より具体的には、図３３に示される様に、２回目のステップＳ１６１ｐ及びステップＳ１６１ｍにおいて、メモリセルアレイ側のステップアンドリピート及び周辺回路側のステップアンドリピートを再現する。
【0143】
２回目のステップＳ１６１ｐでは、図５７に示される様に、貼合電極パターンＰＫＸが配置されたフレームデータＦＲＰｄａｔＳＲが得られる。より具体的には、図５５のフレームデータＦＲＰｄａｔをＸ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を再現することで、図５９の再現データＦＲＰｄａｔＳＲ２に示される様に、貼合電極パターンＰＫＸが配置されたフレームデータＦＲＰｄａｔＳＲが得られる。尚、図５７及び図５９に示すフレームデータＦＲＰｄａｔＳＲの領域ａａｐは１回目のステップＳ１６１ｐにおいて得られた図５０及び図５２のフレームデータＦＲＰｄａｔＳＲと比較して貼合電極パターンＰＫＸが再現されていない箇所を示している。
【0144】
２回目のステップＳ１６１ｍでは、図５８に示される様に、貼合電極パターンＰＫＸが配置されたフレームデータＦＲＭｄａｔＳＲが得られる。より具体的には、図５６のフレームデータＦＲＭｄａｔをＸ方向の位置を変更しながら３回、Ｙ方向の位置を変更しながら３回の露光を行った状態を再現することで、図６０の再現データＦＲＭｄａｔＳＲ２に示される様に、貼合電極パターンＰＫＸが配置されたフレームデータＦＲＭｄａｔＳＲが得られる。尚、図５８及び図６０に示すフレームデータＦＲＭｄａｔＳＲの領域ａａｍは１回目のステップＳ１６１ｍにおいて得られた図５１及び図５３のフレームデータＦＲＭｄａｔＳＲと比較して貼合電極パターンＰＫＸが再現されていない箇所を示している。
【0145】
次に、図３３に示される様に、２回目のステップＳ１６２ｐｍにおいて、ステップアンドリピート後を考慮してメモリセルアレイ側及び周辺回路側の貼合電極パターンが一致しない領域を抽出する。例えば図５７及び図５８を比較して分かる様に、図５７のフレームデータＦＲＰｄａｔＳＲと図５８のフレームデータＦＲＭｄａｔＳＲとで配置されている貼合電極パターンＰＫＸが一致している。このため、次の２回目のステップＳ１７１ｐｍ（ステップＳ１７ｐｍ）を経て、カーフ領域ＲＫの貼合電極Ｐｋ１ｘ，Ｐｋ２ｘの製造に利用されるマスクデータの設計処理が終了する。
【0146】
尚、ステップＳ１８ｐ，Ｓ１８ｍの後の処理は行わなくても良い。より具体的には、２回目のステップＳ１６１ｍ、ステップＳ１６１ｐ、ステップＳ１６２ｐｍ、ステップＳ１７１ｐｍは、行わなくても良い。
【0147】
［配線層ＭＢ，ＤＢのパターニングに利用されるマスク］
図６１及び図６２は、配線層ＭＢ，ＤＢのパターニングに利用されるマスクの構成を例示する模式的な平面図である。図６１には、ウェハＷＰ中の配線層ＤＢのパターニングに利用されるマスクＧＭＰが示されている。図６１の第３マスク領域ＲＧ３は、上述したデバイス領域Ｒｄｅｖに対応する領域である。図６２には、ウェハＷＭ中の配線層ＭＢのパターニングに利用されるマスクＧＭＭが示されている。図６２の第１マスク領域ＲＧ１は、上述したデバイス領域Ｒｄｅｖに対応する領域である。
図６１及び図６２は、配線層ＭＢ，ＤＢのパターニングに利用されるマスクの構成を例示する模式的な平面図である。図６１には、ウェハＷＰ中の配線層ＤＢのパターニングに利用されるマスクＧＭＰが示されている。図６１の第３マスク領域ＲＧ３は、上述したデバイス領域Ｒｄｅｖに対応する領域である。図６２には、ウェハＷＭ中の配線層ＭＢのパターニングに利用されるマスクＧＭＭが示されている。図６２の第１マスク領域ＲＧ１は、上述したデバイス領域Ｒｄｅｖに対応する領域である。
【0148】
図６２及び図６１に示されるマスクＧＭＭ，ＧＭＰは、複数の貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘを介して貼合されるウェハＷＭ，ＷＰの、複数の貼合電極ＰＩ１，ＰＩ２，Ｐｋ１ｘ，Ｐｋ２ｘのパターニングに際して、露光に用いられるマスクセットである。マスクＧＭＭ，ＧＭＰは、例えば、石英ガラス、クロム（Ｃｒ）等の金属等から構成されている。
【0149】
図６２に示されるマスクＧＭＭ（第１マスク）は、ウェハＷＭ（第１ウェハ）の複数のデバイス領域Ｒｄｅｖ（第１デバイス領域）に対応する位置に設けられ、複数の貼合電極ＰＩ１，Ｐｋ１ｘの一部（貼合電極ＰＩ１）に対応する複数の第１貼合電極パターンＰＩ１Ｐを含む複数の第１マスク領域ＲＧ１と、デバイス領域Ｒｄｅｖ（第１デバイス領域）を取り囲むカーフ領域ＲＫに対応する位置に設けられ、複数の貼合電極ＰＩ１，Ｐｋ１ｘの他の一部（貼合電極Ｐｋ１ｘ）に対応する電気的に非接続状態の第２貼合電極パターンＰＫ１Ｘを含む第２マスク領域ＲＧ２とを備える。
【0150】
この第２マスク領域ＲＧ２は、図６２に示される様に、第１領域ＲＧ２Ｒ１ｘと、第２領域ＲＧ２Ｒ２ｘと、第３領域ＲＧ２Ｒ３ｘとを備える。第１領域ＲＧ２Ｒ１ｘは、Ｘ方向に隣り合う一対の第１マスク領域ＲＧ１の間に設けられている。第２領域ＲＧ２Ｒ２ｘは、複数のデバイス領域Ｒｄｅｖに対して、Ｘ方向の一方側（図でＸ方向＋側）に設けられている。第３領域ＲＧ２Ｒ３ｘは、複数のデバイス領域Ｒｄｅｖに対して、Ｘ方向の他方側（図でＸ方向－側）に設けられている。
【0151】
また、この第２マスク領域ＲＧ２は、図６２に示される様に、第１領域ＲＧ２Ｒ１ｙと、第２領域ＲＧ２Ｒ２ｙと、第３領域ＲＧ２Ｒ３ｙとを備える。第１領域ＲＧ２Ｒ１ｙは、Ｙ方向に隣り合う一対の第１マスク領域ＲＧ１の間に設けられている。第２領域ＲＧ２Ｒ２ｙは、複数のデバイス領域Ｒｄｅｖに対して、Ｙ方向の一方側（図でＹ方向＋側）に設けられている。第３領域ＲＧ２Ｒ３ｙは、複数のデバイス領域Ｒｄｅｖに対して、Ｙ方向の他方側（図でＹ方向－側）に設けられている。
【0152】
図６１に示されるマスクＧＭＰ（第２マスク）は、ウェハＷＰ（第２ウェハ）の複数のデバイス領域Ｒｄｅｖ（第２デバイス領域）に対応する位置に設けられ、複数の貼合電極ＰＩ２，Ｐｋ２ｘの他の一部（貼合電極ＰＩ２）に対応する複数の第３貼合電極パターンＰＩ２Ｐを含む複数の第３マスク領域ＲＧ３と、デバイス領域Ｒｄｅｖ（第２デバイス領域）を取り囲むカーフ領域ＲＫに対応する位置に設けられ、複数の貼合電極ＰＩ２，Ｐｋ２ｘの他の一部（貼合電極Ｐｋ２ｘ）に対応する電気的に非接続状態の第４貼合電極パターンＰＫ２Ｘを含む第４マスク領域ＲＧ４とを備える。
【0153】
この第４マスク領域ＲＧ４は、図６１に示される様に、第４領域ＲＧ４Ｒ４ｘと、第５領域ＲＧ４Ｒ５ｘと、第６領域ＲＧ４Ｒ６ｘとを備える。第４領域ＲＧ４Ｒ４ｘは、Ｘ方向に隣り合う一対の第３マスク領域ＲＧ３の間に設けられている。第５領域ＲＧ４Ｒ５ｘは、複数のデバイス領域Ｒｄｅｖに対して、Ｘ方向の一方側（図でＸ方向＋側）に設けられている。第６領域ＲＧ４Ｒ６ｘは、複数のデバイス領域Ｒｄｅｖに対して、Ｘ方向の他方側（図でＸ方向－側）に設けられている。
【0154】
また、この第４マスク領域ＲＧ４は、図６１に示される様に、第４領域ＲＧ４Ｒ４ｙと、第５領域ＲＧ４Ｒ５ｙと、第６領域ＲＧ４Ｒ６ｙとを備える。第４領域ＲＧ４Ｒ４ｙは、Ｙ方向に隣り合う一対の第３マスク領域ＲＧ３の間に設けられている。第５領域ＲＧ４Ｒ５ｙは、複数のデバイス領域Ｒｄｅｖに対して、Ｙ方向の一方側（図でＹ方向＋側）に設けられている。第６領域ＲＧ４Ｒ６ｙは、複数のデバイス領域Ｒｄｅｖに対して、Ｙ方向の他方側（図でＹ方向－側）に設けられている。
【0155】
複数の第２貼合電極パターンＰＫ１Ｘは、第１領域ＲＧ２Ｒ１ｘ，ＲＧ２Ｒ１ｙに設けられた複数の第２貼合電極パターンＰＫ１Ｘが、第４領域ＲＧ４Ｒ４ｘ，ＲＧ４Ｒ４ｙに設けられた複数の第４貼合電極パターンＰＫ２Ｘと重なる位置に設けられる。また、複数の第２貼合電極パターンＰＫ１Ｘは、第２領域ＲＧ２Ｒ２ｘ，ＲＧ２Ｒ２ｙに設けられた複数の第２貼合電極パターンＰＫ１Ｘと、第３領域ＲＧ２Ｒ３ｘ，ＲＧ２Ｒ３ｙに設けられた複数の第２貼合電極パターンＰＫ１Ｘと、を組み合わせて得られるパターングループ中の複数の第２貼合電極パターンＰＫ１Ｘが、第５領域ＲＧ４Ｒ５ｘ，ＲＧ４Ｒ５ｙに設けられた複数の第４貼合電極パターンＰＫ２Ｘと、第６領域ＲＧ４Ｒ６ｘ，ＲＧ４Ｒ６ｙに設けられた複数の第４貼合電極パターンＰＫ２Ｘと、を組み合わせて得られるパターングループ中の複数の第４貼合電極パターンＰＫ２Ｘのいずれかと重なる位置に設けられる。
【0156】
そして、図６２及び図６１のマスクＧＭＭ，ＧＭＰでは、第２領域ＲＧ２Ｒ２ｘ，ＲＧ２Ｒ２ｙに設けられた複数の第２貼合電極パターンＰＫ１Ｘの少なくとも一部が、第５領域ＲＧ４Ｒ５ｘ，ＲＧ４Ｒ５ｙに設けられた複数の第４貼合電極パターンＰＫ２Ｘのいずれとも重ならない位置に設けられている。
【0157】
【0158】
より具体的には、図６２に示されるマスクＧＭＭは、第２領域ＲＧ２Ｒ２ｘ，ＲＧ２Ｒ２ｙに設けられ、複数の第２貼合電極パターンＰＫ１Ｘのいずれをも含まず、Ｘ方向及びＹ方向の長さが第２貼合電極パターンＰＫ１ＸのＸ方向及びＹ方向の長さよりも大きい第１遮光領域と、第３領域ＲＧ２Ｒ３ｘ，ＲＧ２Ｒ３ｙに設けられ、複数の第２貼合電極パターンＰＫ１Ｘのいずれをも含まず、Ｘ方向及びＹ方向の長さが第２貼合電極パターンＰＫ１ＸのＸ方向及びＹ方向の長さよりも大きい第２遮光領域と、を備える。第１遮光領域と第２遮光領域とは、重ならない位置に設けられる。
【0159】
また、図６１に示されるマスクＧＭＰは、第５領域ＲＧ４Ｒ５ｘ，ＲＧ４Ｒ５ｙに設けられ、複数の第４貼合電極パターンＰＫ２Ｘのいずれをも含まず、Ｘ方向及びＹ方向の長さが第４貼合電極パターンＰＫ２ＸのＸ方向及びＹ方向の長さよりも大きい第３遮光領域と、第３領域ＲＧ２Ｒ３ｘ，ＲＧ２Ｒ３ｙに設けられ、複数の第４貼合電極パターンＰＫ２Ｘのいずれをも含まず、Ｘ方向及びＹ方向の長さが第４貼合電極パターンＰＫ２ＸのＸ方向及びＹ方向の長さよりも大きい第４遮光領域と、を備える。第３遮光領域と第４遮光領域とは、重ならない位置に設けられる。
【0160】
第１遮光領域と第２遮光領域とを組み合わせて得られるパターングループの形状と、第３遮光領域と第４遮光領域とを組み合わせて得られるパターングループの形状とは異なる。尚、パターングループの形状は、上述した枠データの形状に対応する。
【0161】
尚、典型的には、貼合電極のパターンの大きさは、数百ｎｍ～数μｍ程度である。一方、枠データのパターンの大きさは、幅が数十μｍ～数百μｍ程度であり、長さが数十ｍｍ程度である。即ち、両者は一桁以上大きさが異なる。
【0162】
［露光により貼合面のカーフ領域ＲＫが形成されたウェハＷＭ，ＷＰ］
ウェハＷＭの製造に際しては、図６２に示されるマスクＧＭＭを用いて、図１０及び図１１を参照して説明した様に、Ｘ方向の位置を変更しながら複数回、Ｙ方向の位置を変更しながら複数回露光を行うことで、貼合面の配線層ＭＢが形成される。同様に、ウェハＷＰの製造に際しては、図６１に示されるマスクＧＭＰを用いて、Ｘ方向の位置を変更しながら複数回、Ｙ方向の位置を変更しながら複数回露光を行うことで、貼合面の配線層ＭＢが形成される。この様に、それぞれＸ方向及びＹ方向の位置を変更しながら複数回露光を行う方式で貼合面の配線層ＭＢを形成するため、図８を参照して説明したウェハＷＭのカーフ領域ＲＫ´の貼合電極Ｐｋ１ｘの少なくとも一部の位置は、図１５を参照して説明したウェハＷＰのカーフ領域ＲＫ´のいずれの貼合電極Ｐｋ２ｘの位置とも一致しないこととなる。同様に、図１５を参照して説明したウェハＷＰのカーフ領域ＲＫ´の貼合電極Ｐｋ１ｘの少なくとも一部の位置は、図８を参照して説明したウェハＷＭのカーフ領域ＲＫ´のいずれの貼合電極Ｐｋ２ｘの位置とも一致しないこととなる。
ウェハＷＭの製造に際しては、図６２に示されるマスクＧＭＭを用いて、図１０及び図１１を参照して説明した様に、Ｘ方向の位置を変更しながら複数回、Ｙ方向の位置を変更しながら複数回露光を行うことで、貼合面の配線層ＭＢが形成される。同様に、ウェハＷＰの製造に際しては、図６１に示されるマスクＧＭＰを用いて、Ｘ方向の位置を変更しながら複数回、Ｙ方向の位置を変更しながら複数回露光を行うことで、貼合面の配線層ＭＢが形成される。この様に、それぞれＸ方向及びＹ方向の位置を変更しながら複数回露光を行う方式で貼合面の配線層ＭＢを形成するため、図８を参照して説明したウェハＷＭのカーフ領域ＲＫ´の貼合電極Ｐｋ１ｘの少なくとも一部の位置は、図１５を参照して説明したウェハＷＰのカーフ領域ＲＫ´のいずれの貼合電極Ｐｋ２ｘの位置とも一致しないこととなる。同様に、図１５を参照して説明したウェハＷＰのカーフ領域ＲＫ´の貼合電極Ｐｋ１ｘの少なくとも一部の位置は、図８を参照して説明したウェハＷＭのカーフ領域ＲＫ´のいずれの貼合電極Ｐｋ２ｘの位置とも一致しないこととなる。
【0163】
尚、図１０及び図１１を参照して説明した様に、マスクＧＭＭ（ＧＭＰ）を用いてＸ方向及びＹ方向の位置を変更しながら複数回露光が行う際、露光領域ＲＥＸの一部が、ウェハＷＭ（ＷＰ）からはみ出している箇所もある。このはみ出している箇所には、図８又は図１５を参照して説明した構造体領域ＲＳＴが形成される。
【0164】
［実施形態の効果］
実施形態によれば、ウェハＷＭ，ＷＰが貼合面ＳＢで貼合されてもボイドの発生を抑制することができるので半導体装置の製造歩留りを向上させることができる。本効果について以下に説明する。
実施形態によれば、ウェハＷＭ，ＷＰが貼合面ＳＢで貼合されてもボイドの発生を抑制することができるので半導体装置の製造歩留りを向上させることができる。本効果について以下に説明する。
【0165】
本実施形態に係るウェハＷＭ，ＷＰの構成によれば、ウェハＷＭ，ＷＰのカーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘを製造する際に用いられるマスクＧＭＭ，ＧＭＰに異なる形状の枠データが形成されるが、カーフ領域ＲＫに設けられる貼合電極Ｐｋ１ｘ，Ｐｋ２ｘのそれぞれの位置は貼合時に重なる様に製造される。これにより、貼合面ＳＢを平坦にし、ウェハＷＭ，ＷＰが貼合面ＳＢで貼合された時にデバイス領域ＲＭＤとカーフ領域ＲＫとの境界近傍でボイドが発生することを抑制することができる。
【0166】
また、本実施形態に係るマスクＧＭＭ，ＧＭＰの設計方法によれば、ウェハＷＭ，ＷＰのカーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘを製造する際に用いられるマスクＧＭＭ，ＧＭＰに異なる形状の枠データが形成されても、カーフ領域ＲＫに設けられる貼合電極Ｐｋ１ｘ，Ｐｋ２ｘのそれぞれの位置は貼合時に重なり一致する様に製造できる。
【0167】
尚、マスクＧＭＭ，ＧＭＰでは貼合後に使うアライメントマークが形成されるため、貼合後に行うアライメント工程の妨げにならないよう、アライメントマークがある領域では、被覆率及び配置率を下げてカーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘを配置する。カーフ領域ＲＫにおける貼合電極Ｐｋ１ｘの被覆率は、カーフ領域ＲＫの単位領域の面積に占める貼合電極Ｐｋ１ｘの面積の割合として算出される。カーフ領域ＲＫにおける貼合電極Ｐｋ１ｘの配置率は、マスクＧＭＭ，ＧＭＰの外周のカーフ領域ＲＫに配置されている貼合電極Ｐｋ１ｘの被覆率をＨＡとし、枠データの領域を除くマスクＧＭＭ，ＧＭＰの外周全面に貼合電極Ｐｋ１ｘを配置した場合の被覆率をＨＢとしたとき、（ＨＡ／ＨＢ）×１００として算出される。
【0168】
そして、本実施形態に係るマスクＧＭＭ，ＧＭＰの設計方法によれば、ステップアンドリピートもしくはステップアンドスキャンされた状態を考慮して、ウェハＷＭ，ＷＰのカーフ領域ＲＫに貼合電極Ｐｋ１ｘ，Ｐｋ２ｘを配置することができるので、配置率を向上させることができる。これにより、カーフ領域ＲＫにおいて平坦にすることができる貼合面ＳＢの面積が増やすことができ、ウェハＷＭ，ＷＰが貼合面ＳＢで貼合された時にデバイス領域ＲＭＤとカーフ領域ＲＫとの境界近傍でボイドが発生することを抑制することができる。
【0169】
［その他の実施形態］
以上、実施形態に係る設計方法、半導体装置及びマスクセットについて説明した。しかしながら、以上の設計方法、半導体装置、マスクセットはあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。例えば、デバイス領域が２×２のマスクＧＭＭ，ＧＭＰや２×２又は６×６のフレームデータＦＲＭｄａｔ，ＦＲＰｄａｔを例示したが、デバイス領域の構成、カーフ領域ＲＫに形成される貼合電極、ＴＥＧ、リソマークの配置は、適宜変更しても良い。例えば、図６３及び図６４に示す様に、２×９のフレームデータＦＲｄａｔであっても良い。ここで、図６３は、変形例に係る枠データＣｏｖｄａｔ、リソマークＡＬＭ及びＴＥＧが配置されたフレームデータＦＲｄａｔを概念的に示す平面図である。図６４は、変形例に係る枠データＣｏｖｄａｔ、カーフ領域ＲＫの貼合電極パターンＰＫＸが配置されたフレームデータＦＲｄａｔを概念的に示す平面図である。尚、図６４の空白領域Ｐｂｋは、バックサイドで使用するリソマークの領域やＴＥＧが配置され、貼合電極パターンＰＫＸ配置されていない領域を示している。
以上、実施形態に係る設計方法、半導体装置及びマスクセットについて説明した。しかしながら、以上の設計方法、半導体装置、マスクセットはあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。例えば、デバイス領域が２×２のマスクＧＭＭ，ＧＭＰや２×２又は６×６のフレームデータＦＲＭｄａｔ，ＦＲＰｄａｔを例示したが、デバイス領域の構成、カーフ領域ＲＫに形成される貼合電極、ＴＥＧ、リソマークの配置は、適宜変更しても良い。例えば、図６３及び図６４に示す様に、２×９のフレームデータＦＲｄａｔであっても良い。ここで、図６３は、変形例に係る枠データＣｏｖｄａｔ、リソマークＡＬＭ及びＴＥＧが配置されたフレームデータＦＲｄａｔを概念的に示す平面図である。図６４は、変形例に係る枠データＣｏｖｄａｔ、カーフ領域ＲＫの貼合電極パターンＰＫＸが配置されたフレームデータＦＲｄａｔを概念的に示す平面図である。尚、図６４の空白領域Ｐｂｋは、バックサイドで使用するリソマークの領域やＴＥＧが配置され、貼合電極パターンＰＫＸ配置されていない領域を示している。
【0170】
また、実施形態では、半導体装置として、チップＣＭにＮＡＮＤフラッシュメモリが搭載される例について説明した。しかしながら、半導体装置の構成は適宜調整可能である。例えば、チップＣＭには、２Ｄ又は３ＤのＤＲＡＭが搭載されても良いし、ＳＲＡＭが搭載されても良い。チップＣＭにＳＲＡＭが搭載される場合、ＳＲＡＭは、ＦｉｎＦＥＴ，Ｎａｎｏ ｓｈｅｅｔ，ｆｏｒｋ ｓｈｅｅｔ等を利用するものであっても良い。また、チップＣＭには、メモリ以外の構成が搭載されても良い。例えば、チップＣＭには、撮像素子等を構成する複数のＰｈｏｔｏ ｄｉｏｄｅ等が搭載されても良い。
【0171】
尚、本明細書では、下記の事項を開示した。
［事項１］
第１マスクを用い、第１ウェハに複数の第１貼合電極パターンを転写し、
前記複数の第１貼合電極パターンに沿って、前記第１ウェハに複数の第１貼合電極を形成し、
第２マスクを用い、第２ウェハに複数の第２貼合電極パターンを転写し、
前記複数の第２貼合電極パターンに沿って、前記第２ウェハに複数の第２貼合電極を形成し、
前記複数の第１貼合電極及び前記複数の第２貼合電極を介して、前記第１ウェハ及び前記第２ウェハを貼合し、
前記第１マスクは、
前記第１ウェハの複数の第１デバイス領域に対応する位置に設けられ、前記複数の第１貼合電極の一部に対応する複数の第１貼合電極パターンを含む複数の第１マスク領域と、
前記第１デバイス領域を取り囲む第１カーフ領域に対応する位置に設けられ、前記複数の第１貼合電極の他の一部に対応する複数の第２貼合電極パターンを含む第２マスク領域と
を備え、
前記第２マスクは、
前記第２ウェハの複数の第２デバイス領域に対応する位置に設けられ、前記複数の第２貼合電極の一部に対応する複数の第３貼合電極パターンを含む複数の第３マスク領域と、
前記第２デバイス領域を取り囲む第２カーフ領域に対応する位置に設けられ、前記複数の第２貼合電極の他の一部に対応する複数の第４貼合電極パターンを含む第４マスク領域と
を備え、
前記複数の第１貼合電極パターンは、前記複数の第３貼合電極パターンと重なる位置に設けられ、
前記複数の第２貼合電極パターンの少なくとも一部は、前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
半導体装置の製造方法。
［事項１］
第１マスクを用い、第１ウェハに複数の第１貼合電極パターンを転写し、
前記複数の第１貼合電極パターンに沿って、前記第１ウェハに複数の第１貼合電極を形成し、
第２マスクを用い、第２ウェハに複数の第２貼合電極パターンを転写し、
前記複数の第２貼合電極パターンに沿って、前記第２ウェハに複数の第２貼合電極を形成し、
前記複数の第１貼合電極及び前記複数の第２貼合電極を介して、前記第１ウェハ及び前記第２ウェハを貼合し、
前記第１マスクは、
前記第１ウェハの複数の第１デバイス領域に対応する位置に設けられ、前記複数の第１貼合電極の一部に対応する複数の第１貼合電極パターンを含む複数の第１マスク領域と、
前記第１デバイス領域を取り囲む第１カーフ領域に対応する位置に設けられ、前記複数の第１貼合電極の他の一部に対応する複数の第２貼合電極パターンを含む第２マスク領域と
を備え、
前記第２マスクは、
前記第２ウェハの複数の第２デバイス領域に対応する位置に設けられ、前記複数の第２貼合電極の一部に対応する複数の第３貼合電極パターンを含む複数の第３マスク領域と、
前記第２デバイス領域を取り囲む第２カーフ領域に対応する位置に設けられ、前記複数の第２貼合電極の他の一部に対応する複数の第４貼合電極パターンを含む第４マスク領域と
を備え、
前記複数の第１貼合電極パターンは、前記複数の第３貼合電極パターンと重なる位置に設けられ、
前記複数の第２貼合電極パターンの少なくとも一部は、前記複数の第４貼合電極パターンのいずれとも重ならない位置に設けられている
半導体装置の製造方法。
【0172】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0173】
ＧＭＭ，ＧＭＰ…マスク、Ｐｋｘ…貼合電極パターン、Ｐｋ１ｘ，Ｐｋ２ｘ…貼合電極、ＷＭ，ＷＰ…ウェハ、ＲＭＤ，Ｒｄｅｖ…デバイス領域、ＲＫ…カーフ領域、ＤＬ…ダイシングライン、ＦＲＰｄａｔ，ＦＲＭｄａｔ，ＦＲＭｄａｔＳＲ，ＦＲＰｄａｔＳＲ…フレームデータ、２００…半導体基板、ＧＣ…電極層、ＬＷＬ…ワード線層、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】