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2025-183876ダブルスタック型半導体発光素子及びダブルスタック型半導体発光素子の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025183876
(43)【公開日】2025-12-17
(54)【発明の名称】ダブルスタック型半導体発光素子及びダブルスタック型半導体発光素子の製造方法
(51)【国際特許分類】
H10H 20/813 20250101AFI20251210BHJP
H10H 20/811 20250101ALI20251210BHJP
H10H 20/824 20250101ALI20251210BHJP
H10H 20/857 20250101ALI20251210BHJP
【ＦＩ】
H01L33/08
H01L33/04
H01L33/30
H01L33/62
【審査請求】有
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2024091808
(22)【出願日】2024-06-05
(11)【特許番号】
(45)【特許公報発行日】2025-06-12
(71)【出願人】
【識別番号】506334182
【氏名又は名称】ＤＯＷＡエレクトロニクス株式会社
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100179903
【弁理士】
【氏名又は名称】福井 敏夫
(72)【発明者】
【氏名】小鹿 優太
(72)【発明者】
【氏名】門脇 嘉孝
(72)【発明者】
【氏名】井上 紘輔
【テーマコード（参考）】
5F142
5F241
【Ｆターム（参考）】
5F142BA32
5F142CD13
5F142CD14
5F142CD18
5F142CD25
5F241AA21
5F241AA24
5F241CA04
5F241CA05
5F241CA08
5F241CA36
5F241CA39
5F241CA65
5F241CA66
5F241CA74
5F241CA76
5F241CB11
5F241CB15
5F241CB22
5F241CB28
5F241CB36
(57)【要約】
【課題】良好な出力特性を有し、逆方向電圧特性の向上（リーク電流の低減）が可能な、ダブルスタック型の半導体発光素子を提供する。
【解決手段】第１ｎ型半導体層１４０と、アンドープの第１活性層１４４と、ｐ型ドーパントを有するｐ型疑似トンネル接合層１４７１と、ｐ型疑似トンネル接合層１４７１に接して設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層１４７２と、アンドープの第２活性層１４９と、第２ｐ型半導体層１５０と、をこの順に備え、第２活性層１４９のｎ型疑似トンネル接合層１４７２側に含まれるｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であるダブルスタック型半導体発光素子１００。
【選択図】図９
【解決手段】第１ｎ型半導体層１４０と、アンドープの第１活性層１４４と、ｐ型ドーパントを有するｐ型疑似トンネル接合層１４７１と、ｐ型疑似トンネル接合層１４７１に接して設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層１４７２と、アンドープの第２活性層１４９と、第２ｐ型半導体層１５０と、をこの順に備え、第２活性層１４９のｎ型疑似トンネル接合層１４７２側に含まれるｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であるダブルスタック型半導体発光素子１００。
【選択図】図９
【特許請求の範囲】
【請求項1】
第１ｎ型半導体層と、
アンドープの第１活性層と、
ｐ型ドーパントを有するｐ型疑似トンネル接合層と、
前記ｐ型疑似トンネル接合層に接して設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層と、
アンドープの第２活性層と、
第２ｐ型半導体層と、
をこの順に備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であることを特徴とする、
ダブルスタック型半導体発光素子。
アンドープの第１活性層と、
ｐ型ドーパントを有するｐ型疑似トンネル接合層と、
前記ｐ型疑似トンネル接合層に接して設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層と、
アンドープの第２活性層と、
第２ｐ型半導体層と、
をこの順に備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であることを特徴とする、
ダブルスタック型半導体発光素子。
【請求項2】
前記ｎ型疑似トンネル接合層と前記第２活性層との間に、Ｓｉ不純物濃度が５．０×１０１７ａｔｏｍｓ／ｃｍ３以上５．０×１０１８ａｔｏｍｓ／ｃｍ３以下である第２ｎ型半導体層を有する、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項3】
前記第１活性層及び前記第２活性層に含まれる前記ｎ型ドーパントの不純物濃度の平均は、それぞれ５．０×１０１５ａｔｏｍｓ／ｃｍ３以下である、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項4】
前記ｎ型疑似トンネル接合層にドープされる前記ｎ型ドーパントはＳｉである、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項5】
前記ｐ型疑似トンネル接合層にドープされる前記ｐ型ドーパントはＣである、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項6】
前記ｎ型疑似トンネル接合層における前記ｎ型ドーパントの不純物濃度は１．５×１０１９ａｔｏｍｓ／ｃｍ３以上である、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項7】
前記ｐ型疑似トンネル接合層における前記ｐ型ドーパントの不純物濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項8】
前記第１活性層及び前記第２活性層、並びに前記ｐ型疑似トンネル接合層及び前記ｎ型疑似トンネル接合層は、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含む、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項9】
前記ｐ型疑似トンネル接合層及び前記ｎ型疑似トンネル接合層に対して、前記第１活性層及び前記第２活性層を介さずに通電したときの電流電圧曲線において、電流が極大となる点は０．０２Ｖ以上０．２Ｖ以下の範囲にある、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項10】
前記ｐ型疑似トンネル接合層及び前記ｎ型疑似トンネル接合層に対して、前記第１活性層及び前記第２活性層を介さずに通電したときの電流電圧曲線において、電流の極大値が７ｍＡ以下である、
請求項１に記載のダブルスタック型半導体発光素子。
請求項１に記載のダブルスタック型半導体発光素子。
【請求項11】
基板上に第１ｎ型半導体層を形成する工程と、
前記第１ｎ型半導体層上にアンドープの第１活性層を形成する工程と、
前記第１活性層上にｐ型ドーパントを有するｐ型疑似トンネル接合層を形成する工程と、
前記ｐ型疑似トンネル接合層上にｎ型ドーパントを有するｎ型疑似トンネル接合層を直接形成する工程と、
前記ｎ型疑似トンネル接合層上にアンドープの第２活性層を形成する工程と、
前記第２活性層上に第２ｐ型半導体層を形成する工程と、
を備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値を１．０×１０１６ａｔｏｍｓ／ｃｍ３以下にする、
ダブルスタック型半導体発光素子の製造方法。
前記第１ｎ型半導体層上にアンドープの第１活性層を形成する工程と、
前記第１活性層上にｐ型ドーパントを有するｐ型疑似トンネル接合層を形成する工程と、
前記ｐ型疑似トンネル接合層上にｎ型ドーパントを有するｎ型疑似トンネル接合層を直接形成する工程と、
前記ｎ型疑似トンネル接合層上にアンドープの第２活性層を形成する工程と、
前記第２活性層上に第２ｐ型半導体層を形成する工程と、
を備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値を１．０×１０１６ａｔｏｍｓ／ｃｍ３以下にする、
ダブルスタック型半導体発光素子の製造方法。
【請求項12】
支持基板と、
前記支持基板上に設けられる接合層と、
前記接合層上に設けられる誘電体部と電極部とが並列する中間電極層と、
前記中間電極層上に設けられる第２ｐ型半導体層と、
前記第２ｐ型半導体層上に設けられるアンドープの第２活性層と、
前記第２活性層上に設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層と、
前記ｎ型疑似トンネル接合層上に接して設けられるｐ型ドーパントを有するｐ型疑似トンネル層と、
前記ｐ型疑似トンネル層上に設けられるアンドープの第１活性層と、
前記第１活性層上に設けられる第１ｎ型半導体層と、
前記第１ｎ型半導体層上に設けられる上部電極と、
を備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下である
ダブルスタック型半導体発光素子。
前記支持基板上に設けられる接合層と、
前記接合層上に設けられる誘電体部と電極部とが並列する中間電極層と、
前記中間電極層上に設けられる第２ｐ型半導体層と、
前記第２ｐ型半導体層上に設けられるアンドープの第２活性層と、
前記第２活性層上に設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層と、
前記ｎ型疑似トンネル接合層上に接して設けられるｐ型ドーパントを有するｐ型疑似トンネル層と、
前記ｐ型疑似トンネル層上に設けられるアンドープの第１活性層と、
前記第１活性層上に設けられる第１ｎ型半導体層と、
前記第１ｎ型半導体層上に設けられる上部電極と、
を備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下である
ダブルスタック型半導体発光素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ダブルスタック型半導体発光素子及びダブルスタック型半導体発光素子の製造方法に関する。
【背景技術】
【0002】
従来、半導体発光素子の出力を増加させるために、発光層を２つ以上作製し、それらを互いに垂直に配置することで、出力を増加させるダブルスタック型の半導体発光素子が知られていた。このようなダブルスタック型の半導体発光素子は、垂直に配置された２つ以上の発光層のそれぞれの間に、高濃度のドーパントがドープされたトンネル接合層を有する。
【0003】
例えば、特許文献１では、第１活性層と第２活性層とが互いに垂直に重なり合って配置され、第１活性層と第２活性層との間にトンネル接合が形成されたＬＥＤ半導体が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表２００９－５２２７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献１に記載されるダブルスタック型のＬＥＤ半導体は、実際にはほとんど事業化されていない。本発明者らが検討したところ、現実には、発光層を２つ配置しても単一発光層の場合と比較して、電流１００ｍＡの場合で発光出力が１．３～１．４５倍程度にしかならない。したがって、ダブルスタック型のＬＥＤを使用するよりも、発光層が１つのシングルスタック型ＬＥＤを複数使用する方が、効率が良いというのが実情である。また、素子特性としてさらなるリーク電流の低減及び逆方向電圧の増加も求められていた。
【0006】
そこで本発明は、良好な出力特性を有し、リーク電流の低減及び逆方向電圧の増加が可能な、ダブルスタック型の半導体発光素子及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【0007】
本発明者らは、上記課題を解決する方途について鋭意検討した。そして本発明者らは、上述のとおりダブルスタック型ＬＥＤで発光出力が１．３～１．４５倍程度にしかならない理由は、トンネル接合を形成するための層（ドーパントが高ドープされた層）に含まれるドーパントが意図せぬ悪影響をもたらすためだと考えた。ドーパントの拡散挙動を測定した結果、ｎ型トンネル接合層にドープされたドーパントが第２活性層に拡散し、出力低下の原因となっていることを明らかにした。本発明者らは通常、ｎ型トンネル層が設けられる側の活性層のｎ型ドーパント濃度に着目し、出力特性及び逆方向電圧特性の向上できる条件を実験的に確認した。すなわち、本発明の要旨構成は以下のとおりである。
【0008】
（１）第１ｎ型半導体層と、
アンドープの第１活性層と、
ｐ型ドーパントを有するｐ型疑似トンネル接合層と、
前記ｐ型疑似トンネル接合層に接して設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層と、
アンドープの第２活性層と、
第２ｐ型半導体層と、
をこの順に備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であることを特徴とする、
ダブルスタック型半導体発光素子。
アンドープの第１活性層と、
ｐ型ドーパントを有するｐ型疑似トンネル接合層と、
前記ｐ型疑似トンネル接合層に接して設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層と、
アンドープの第２活性層と、
第２ｐ型半導体層と、
をこの順に備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であることを特徴とする、
ダブルスタック型半導体発光素子。
【0009】
（２）前記ｎ型疑似トンネル接合層と前記第２活性層との間に、Ｓｉ不純物濃度が５．０×１０１７ａｔｏｍｓ／ｃｍ３以上５．０×１０１８ａｔｏｍｓ／ｃｍ３以下である第２ｎ型半導体層を有する、
上記（１）に記載のダブルスタック型半導体発光素子。
上記（１）に記載のダブルスタック型半導体発光素子。
【0010】
（３）前記第１活性層及び前記第２活性層に含まれる前記ｎ型ドーパントの不純物濃度の平均は、それぞれ５．０×１０１５ａｔｏｍｓ／ｃｍ３以下である、
上記（１）又は（２）に記載のダブルスタック型半導体発光素子。
上記（１）又は（２）に記載のダブルスタック型半導体発光素子。
【0011】
（４）前記ｎ型疑似トンネル接合層にドープされる前記ｎ型ドーパントはＳｉである、
上記（１）～（３）のいずれかに記載のダブルスタック型半導体発光素子。
上記（１）～（３）のいずれかに記載のダブルスタック型半導体発光素子。
【0012】
（５）前記ｐ型疑似トンネル接合層にドープされる前記ｐ型ドーパントはＣである、
上記（１）～（４）のいずれかに記載のダブルスタック型半導体発光素子。
上記（１）～（４）のいずれかに記載のダブルスタック型半導体発光素子。
【0013】
（６）前記ｎ型疑似トンネル接合層における前記ｎ型ドーパントの不純物濃度は１．５×１０１９ａｔｏｍｓ／ｃｍ３以上である、
上記（１）～（５）のいずれかに記載のダブルスタック型半導体発光素子。
上記（１）～（５）のいずれかに記載のダブルスタック型半導体発光素子。
【0014】
（７）前記ｐ型疑似トンネル接合層における前記ｐ型ドーパントの不純物濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である、
上記（１）～（６）のいずれかに記載のダブルスタック型半導体発光素子。
上記（１）～（６）のいずれかに記載のダブルスタック型半導体発光素子。
【0015】
（８）前記第１活性層及び前記第２活性層、並びに前記ｐ型疑似トンネル接合層及び前記ｎ型疑似トンネル接合層は、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含む、
上記（１）～（７）のいずれかに記載のダブルスタック型半導体発光素子。
上記（１）～（７）のいずれかに記載のダブルスタック型半導体発光素子。
【0016】
（９）前記ｐ型疑似トンネル接合層及び前記ｎ型疑似トンネル接合層に対して、前記第１活性層及び前記第２活性層を介さずに通電したときの電流電圧曲線において、電流が極大となる点は０．０２Ｖ以上０．２Ｖ以下の範囲にある、
上記（１）～（８）のいずれかに記載のダブルスタック型半導体発光素子。
上記（１）～（８）のいずれかに記載のダブルスタック型半導体発光素子。
【0017】
（１０）前記ｐ型疑似トンネル接合層及び前記ｎ型疑似トンネル接合層に対して、前記第１活性層及び前記第２活性層を介さずに通電したときの電流電圧曲線において、電流の極大値が７ｍＡ以下である、
上記（１）～（９）のいずれかに記載のダブルスタック型半導体発光素子。
上記（１）～（９）のいずれかに記載のダブルスタック型半導体発光素子。
【0018】
（１１）基板上に第１ｎ型半導体層を形成する工程と、
前記第１ｎ型半導体層上にアンドープの第１活性層を形成する工程と、
前記第１活性層上にｐ型ドーパントを有するｐ型疑似トンネル接合層を形成する工程と、
前記ｐ型疑似トンネル接合層上にｎ型ドーパントを有するｎ型疑似トンネル接合層を直接形成する工程と、
前記ｎ型疑似トンネル接合層上にアンドープの第２活性層を形成する工程と、
前記第２活性層上に第２ｐ型半導体層を形成する工程と、
を備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値を１．０×１０１６ａｔｏｍｓ／ｃｍ３以下にする、
ダブルスタック型半導体発光素子の製造方法。
前記第１ｎ型半導体層上にアンドープの第１活性層を形成する工程と、
前記第１活性層上にｐ型ドーパントを有するｐ型疑似トンネル接合層を形成する工程と、
前記ｐ型疑似トンネル接合層上にｎ型ドーパントを有するｎ型疑似トンネル接合層を直接形成する工程と、
前記ｎ型疑似トンネル接合層上にアンドープの第２活性層を形成する工程と、
前記第２活性層上に第２ｐ型半導体層を形成する工程と、
を備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値を１．０×１０１６ａｔｏｍｓ／ｃｍ３以下にする、
ダブルスタック型半導体発光素子の製造方法。
【0019】
（１２）支持基板と、
前記支持基板上に設けられる接合層と、
前記接合層上に設けられる誘電体部と電極部とが並列する中間電極層と、
前記中間電極層上に設けられる第２ｐ型半導体層と、
前記第２ｐ型半導体層上に設けられるアンドープの第２活性層と、
前記第２活性層上に設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層と、
前記ｎ型疑似トンネル接合層上に接して設けられるｐ型ドーパントを有するｐ型疑似トンネル層と、
前記ｐ型疑似トンネル層上に設けられるアンドープの第１活性層と、
前記第１活性層上に設けられる第１ｎ型半導体層と、
前記第１ｎ型半導体層上に設けられる上部電極と、
を備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下である
ダブルスタック型半導体発光素子。
前記支持基板上に設けられる接合層と、
前記接合層上に設けられる誘電体部と電極部とが並列する中間電極層と、
前記中間電極層上に設けられる第２ｐ型半導体層と、
前記第２ｐ型半導体層上に設けられるアンドープの第２活性層と、
前記第２活性層上に設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層と、
前記ｎ型疑似トンネル接合層上に接して設けられるｐ型ドーパントを有するｐ型疑似トンネル層と、
前記ｐ型疑似トンネル層上に設けられるアンドープの第１活性層と、
前記第１活性層上に設けられる第１ｎ型半導体層と、
前記第１ｎ型半導体層上に設けられる上部電極と、
を備え、
前記第２活性層の前記ｎ型疑似トンネル接合層側に含まれる前記ｎ型ドーパントの不純物濃度の最大値が１．０×１０１６ａｔｏｍｓ／ｃｍ３以下である
ダブルスタック型半導体発光素子。
【発明の効果】
【0020】
本発明によれば、良好な出力特性を有し、リーク電流の低減及び逆方向電圧の増加が可能な、ダブルスタック型の半導体発光素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【0021】
【図1】本発明の第１実施形態に係るダブルスタック型半導体発光素子を説明する模式断面図である。
【図2】本発明の第２実施形態に係るダブルスタック型半導体発光素子を説明する模式断面図である。
【図3】本発明の第２実施形態に係るダブルスタック型半導体発光素子の製造工程の一部を説明する模式断面図である。
【図8】試験１を実施するための性能確認用素子を説明する模式断面図である。
【図9】実施例１乃至３及び比較例１の試験１の通電結果を示すグラフ図である。
【図10】実施例１乃至３及び比較例１に係るダブルスタック型半導体発光素子の電流―発光出力特性を示すグラフ図である。
【図11】実施例１に係るダブルスタック型半導体発光素子のＳｉ拡散状態をＳＩＭＳによって測定した結果を示すグラフ図である。
【図12】実施例２に係るダブルスタック型半導体発光素子のＳｉ拡散状態をＳＩＭＳによって測定した結果を示すグラフ図である。
【図13】実施例３に係るダブルスタック型半導体発光素子のＳｉ拡散状態をＳＩＭＳによって測定した結果を示すグラフ図である。
【図14】比較例１に係るダブルスタック型半導体発光素子のＴｅ拡散状態をＳＩＭＳによって測定した結果を示すグラフ図である。
【発明を実施するための形態】
【0022】
本明細書において、電気的にｐ型として機能する層をｐ型半導体層（「ｐ型層」と略称する場合がある。）と称し、電気的にｎ型として機能する層をｎ型半導体層（「ｎ型層」と略称する場合がある。）と称する。一方、Ｓｉ、Ｔｅ、Ｚｎ、Ｓ、Ｃ等の特定の不純物を意図的には添加しない場合、「ｉ型」又は「アンドープ」と言う。このＩＩＩ－Ｖ族化合物半導体層には、製造過程における不可避的な不純物の混入はあってよい。本発明では、少なくともアンドープの第１活性層とアンドープの第２活性層を有し、各々の活性層は形成時においてドーパントガスを流さずアンドープ層として形成されるが、他の層（例えばトンネル接合層又は疑似トンネル接合層）からのドーパントの拡散の影響が見られる場合がある。本発明では、層の成長時に意図的には不純物を添加していないが、製造過程において他の層に含まれる不純物の拡散による影響が見られる場合であって、一般的なｎ型クラッド層又はｐ型クラッド層における最小の不純物濃度である１×１０１６／ｃｍ３を超える濃度の不純物が観察されないならば、その活性層は「アンドープ」として扱う。
【0023】
一般に「トンネル接合層」とは図９の比較例１の曲線に示すような、０Ｖから順方向電圧が増加すると共に順方向電流が増加する挙動を示した後に、順方向電圧の増加に従い順方向電流が小さくなる負性抵抗領域をもつ電流電圧曲線を有する層のことをいう。負性抵抗領域より前に流れる順方向電流はトンネル電流と呼ばれている。本明細書において、「疑似トンネル接合層」とは、図９の実施例１～３の曲線に示すように、電流電圧曲線において負性抵抗領域を有するが、トンネル電流がゼロに近い値（例えば１０ｍＡ以下）である層をいう。数値では負性抵抗を示す領域を有するものの、一見すると通常のｐｎ接合ダイオードの電流電圧曲線と負性抵抗領域があること以外は同じ曲線である。一般的にトンネルジャンクション構造を使用する素子では図９の比較例１のように大きなトンネル電流が流れる必要があると考えられてきたため、本発明者らも当初は図９の実施例のような挙動ではトンネル電流が微弱なためトンネル接合層として使用できないと考えていたが、実際に本発明のダブルスタック型半導体発光素子に使用してみたところ、理由は不明であるが、通電が起こって比較例１のようなトンネル接合層よりも大きな発光出力と低いリーク電流と高い逆方向電圧が確認されたものである。例えば「疑似トンネル接合層」は、負性抵抗領域の始点（電流の極大点）が０．０２Ｖ以上０．２Ｖの範囲にあることが好ましく、電流の極大点における最大のトンネル電流（電流の極大値）が７ｍＡ以下であることが好ましい。そして「疑似トンネル接合層」内において接しているｐ型層及びｎ型層をそれぞれ「ｐ型疑似トンネル接合層」及び「ｎ型疑似トンネル接合層」と呼称する。
【0024】
本明細書において、ｎ型及びｐ型ドーパントの不純物濃度は、二次質量分析法（ＳＩＭＳ:Secondary Ion Mass Spectrometry、ＡＭＴＥＣ社製ＣＡＭＥＣＡ ＩＭＳ-４ｆ）によって測定した。分析条件は、一次種がＣｓ+、一次エネルギーが１４．５ｋｅＶ、二次極性が負である。各層のＳＩＭＳの値は、膜厚が４０ｎｍより厚い場合は端部（幅５ｎｍ）を除く平均値、膜厚が４０ｎｍ以下の場合は該当する層のＳＩＭＳの最大値（ピーク値）とする。
【0025】
本明細書において、第２活性層のｎ型疑似トンネル接合層側とは、第２活性層の厚さ方向の中央から第２活性層のｎ型疑似トンネル接合層側に接する他層との境界までの領域のことを指し、例えば、第２活性層のｎ型疑似トンネル接合層側の端部に位置する障壁層である。当該領域内ではｎ型ドーパントの不純物濃度の最大値は、第２活性層と第２活性層のｎ型疑似トンネル接合層側に接する他層との境界に現れることが多い。
【0026】
各半導体層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又は分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）又は、トリエチルガリウム（ＴＥＧａ）、Ａｌ源としてトリメチルアルミニウム（ＴＭＡｌ）、Ａｓ源としてアルシン（ＡｓＨ３）、又は、ターシャルブチルアルシン（ＴＢＡｓ）、Ｐ源としてホスフィン（ＰＨ３）、又は、ターシャルブチルホスフィン（ＴＢＰ）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じて所望の厚みで形成することができる。各層をｐ型又はｎ型にドーピングする場合は、所望に応じたドーパント源のガスをさらに用いればよい。例えばＳｉをドーピングする場合、Ｓｉ２Ｈ６ガスなどを用いればよく、Ｃをドーピングする場合、ＣＢｒ４ガスなどを用いればよい。
【0027】
（第１実施形態）
図１を参照して、第１実施形態に従うダブルスタック型半導体発光素子及びダブルスタック型半導体発光素子の製造方法について説明する。ダブルスタック型半導体発光素子１００は、活性層が垂直方向に複数積み重なっており、これら活性層間は疑似的なトンネル効果により活性層前後における導電型の方向（例えばｐ型からｎ型）に対して逆方向（例えばｎ型からｐ型）に電流が流れる疑似トンネル接合層が挟まれており、所謂ダブルスタック型の発光ダイオードとして機能する。例えば、最小構成の実施形態である活性層が２つの場合において、第１活性層と第２活性層とは垂直方向に互いに重なり合って配置される。そして、疑似トンネル接合層１４７に含まれるｐ型疑似トンネル接合層１４７１に近い方の活性層を第１活性層１４４とし、疑似トンネル接合層１４７に含まれるｎ型疑似トンネル接合層１４７２に近い方の活性層を第２活性層１４９とする。なお、半導体発光素子は、発光ダイオード（ＬＥＤ）であることが好ましく、第１活性層及び第２活性層は各層においてインコヒーレント放射することが好ましい。各々の活性層は単一量子井戸構造（ＳＱＷ）又は多重井戸構造（ＭＱＷ）として、あるいは量子細線構造又は量子ドット構造として形成されてもよい。活性層の数を３つ以上とする場合も、各々の活性層が垂直方向に互いに重なり合って配置されており、複数の活性層の中の任意の近接する２つの活性層を第１活性層１４４及び第２活性層１４９とみなし、その第１活性層１４４と疑似トンネル接合層１４７と第２活性層１４９とが本発明を満たすならば、本発明のダブルスタック型半導体発光素子１００である。
図１を参照して、第１実施形態に従うダブルスタック型半導体発光素子及びダブルスタック型半導体発光素子の製造方法について説明する。ダブルスタック型半導体発光素子１００は、活性層が垂直方向に複数積み重なっており、これら活性層間は疑似的なトンネル効果により活性層前後における導電型の方向（例えばｐ型からｎ型）に対して逆方向（例えばｎ型からｐ型）に電流が流れる疑似トンネル接合層が挟まれており、所謂ダブルスタック型の発光ダイオードとして機能する。例えば、最小構成の実施形態である活性層が２つの場合において、第１活性層と第２活性層とは垂直方向に互いに重なり合って配置される。そして、疑似トンネル接合層１４７に含まれるｐ型疑似トンネル接合層１４７１に近い方の活性層を第１活性層１４４とし、疑似トンネル接合層１４７に含まれるｎ型疑似トンネル接合層１４７２に近い方の活性層を第２活性層１４９とする。なお、半導体発光素子は、発光ダイオード（ＬＥＤ）であることが好ましく、第１活性層及び第２活性層は各層においてインコヒーレント放射することが好ましい。各々の活性層は単一量子井戸構造（ＳＱＷ）又は多重井戸構造（ＭＱＷ）として、あるいは量子細線構造又は量子ドット構造として形成されてもよい。活性層の数を３つ以上とする場合も、各々の活性層が垂直方向に互いに重なり合って配置されており、複数の活性層の中の任意の近接する２つの活性層を第１活性層１４４及び第２活性層１４９とみなし、その第１活性層１４４と疑似トンネル接合層１４７と第２活性層１４９とが本発明を満たすならば、本発明のダブルスタック型半導体発光素子１００である。
【0028】
第１実施形態に従うダブルスタック型半導体発光素子１００の製造方法は、第１ｎ型半導体層１４０を形成する工程と、第１ｎ型半導体層１４０上にアンドープの第１活性層１４４を形成する工程と、第１活性層１４４上にｐ型ドーパントを有するｐ型疑似トンネル接合層１４７１を形成する工程と、ｐ型疑似トンネル接合層１４７１上にｎ型ドーパントを有するｎ型疑似トンネル接合層１４７２を直接形成する工程と、ｎ型疑似トンネル接合層１４７２上に第２活性層１４９を形成する工程と、第２活性層１４９上に第２ｐ型半導体層１５０を形成する工程と、を少なくとも含む。第１ｎ型半導体層１４０から第２ｐ型半導体層１５０を構成するすべての半導体層をまとめて、半導体積層体１２０と称する。また、第２活性層１４９のｎ型疑似トンネル接合層１４７２側に含まれる、ｎ型疑似トンネル接合層１４７２に由来するｎ型ドーパントの不純物濃度の最大値は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以下になるようにする。このｎ型ドーパントの不純物濃度は、７.０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、５．０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。
【0029】
第１活性層１４４とｐ型疑似トンネル接合層１４７１との間には、第１電子ブロック層１４５及び／又は第１ｐ型半導体層１４６があっても良い。ｎ型疑似トンネル接合層１４７２と第２活性層１４９との間には、第２ｎ型半導体層１４８があっても良い。そして、第２活性層１４９と第２ｐ型半導体層１５０との間には、第２電子ブロック層１５１があっても良い。また、アンドープとする層と、ドーピングによってｐ型又はｎ型としている層との間には、アンドープのスペーサ層を設けても良い。以下、各工程の詳細を説明する。
【0030】
まず、成長用基板１０５を準備する。成長用基板１０５としては、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＳｂなどの化合物半導体の基板を使用することができる。費用面からはＧａＡｓ基板を用いることが好ましい。成長用基板１０５はその上に最初に成長させる層と導電型を合わせることが好ましい。例えば、成長用基板はＳドープされたｎ型ＩｎＰ基板となっていることが好ましく、第１ｎ型半導体層１４０はｎ型ＩｎＰ基板の（１００）面上に積層されることが好ましい。また、成長用基板１０５の厚さは２００μｍ以上９００μｍ以下であることが好ましい。
【0031】
＜第１ｎ型半導体層の形成工程＞
成長用基板１０５上に第１ｎ型半導体層１４０を形成する。第１ｎ型半導体層１４０は単層でもよいし、異なる複数の層で構成してもよい。図１では、第１ｎ型半導体層１４０を構成する層として、ｎ型コンタクト層１４１及び第１ｎ型クラッド層１４２を示す。ｎ型コンタクト層１４１は例えば、ｎ型ＩｎＧａＡｓ層とすることができ、厚さは２ｎｍ以上２００ｎｍ以下であることが好ましく、５ｎｍ以上２０ｎｍ以下であることがより好ましい。第１ｎ型クラッド層は例えば、ｎ型ＩｎＰ層とすることができ、厚さは５００ｎｍ以上８０００ｎｍ以下であることが好ましく、３１５０ｎｍ以上３７５０ｎｍ以下であることがより好ましい。ｎ型コンタクト層１４１及び第１ｎ型クラッド層１４２に使用されるｎ型ドーパントとしてはＳｉ、Ｓ等が挙げられる。また、成長用基板１０５とｎ型半導体層１４０との間にバッファ層を設けてもよい。
成長用基板１０５上に第１ｎ型半導体層１４０を形成する。第１ｎ型半導体層１４０は単層でもよいし、異なる複数の層で構成してもよい。図１では、第１ｎ型半導体層１４０を構成する層として、ｎ型コンタクト層１４１及び第１ｎ型クラッド層１４２を示す。ｎ型コンタクト層１４１は例えば、ｎ型ＩｎＧａＡｓ層とすることができ、厚さは２ｎｍ以上２００ｎｍ以下であることが好ましく、５ｎｍ以上２０ｎｍ以下であることがより好ましい。第１ｎ型クラッド層は例えば、ｎ型ＩｎＰ層とすることができ、厚さは５００ｎｍ以上８０００ｎｍ以下であることが好ましく、３１５０ｎｍ以上３７５０ｎｍ以下であることがより好ましい。ｎ型コンタクト層１４１及び第１ｎ型クラッド層１４２に使用されるｎ型ドーパントとしてはＳｉ、Ｓ等が挙げられる。また、成長用基板１０５とｎ型半導体層１４０との間にバッファ層を設けてもよい。
【0032】
図示しないが、第１ｎ型半導体層１４０とその上に形成するアンドープの第１活性層１４４との間にスペーサ層を設けてもよい。スペーサ層の厚さは、ｎ型ドーパントを含む層と接する場合は１０ｎｍ以上２００ｎｍ以下であることが好ましく、７０ｎｍ以上１３０ｎｍ以下であることがより好ましい。スペーサ層は、隣り合う層と組成を同じくし、かつ、ドーパントをドーピングしない層とすることが好ましい。このスペーサ層は、ドーピングしている層からアンドープの層への不純物の拡散量を低減し、例えば第１ｎ型クラッド層１４２からｎ型ドーパントが第１活性層１４４に拡散する量を低減する。
【0033】
＜第１活性層の形成工程＞
第１ｎ型半導体層１４０上にアンドープの第１活性層１４４を形成する。第１活性層１４４は、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含むことが好ましい。図１では、第１活性層の井戸層を井戸層１４４ｗとし、障壁層を障壁層１４４ｂとする量子井戸構造を例示的に図示しているが、第１活性層１４４は単層構造でもよい。井戸層１４４ｗと障壁層１４４ｂとは異なる層であってもよいし、組成差を調整して井戸層１４４ｗに歪みを加えてもよい。また、第１活性層１４４は例えば、組成比の異なるＩｎＧａＡｌＡｓ層を用いて形成してもよい。第１活性層１４４は、結晶欠陥抑制による光出力向上のため図１のように多重量子井戸（ＭＱＷ：Multiple Quantum Well）構造を具えることが好ましい。この多重量子井戸構造は、上記井戸層１４４ｗ及び障壁層１４４ｂを交互に繰り返した構造により形成することができる。多重量子井戸構造を用いる場合、井戸層１４４ｗ及び障壁層１４４ｂの組み合わせは、３組以上４０組以下が好ましい。つまり、最初の障壁層を含めて３．５組以上４０．５組以下が好ましい。さらに、各井戸層の膜厚は５ｎｍ以上４０ｎｍ以下が好ましく、各障壁層の膜厚は１０ｎｍ以上５０ｎｍ以下が好ましい。また、第１活性層１４４は、発光中心波長が１２００ｎｍ以上である波長域を有してもよい。
第１ｎ型半導体層１４０上にアンドープの第１活性層１４４を形成する。第１活性層１４４は、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含むことが好ましい。図１では、第１活性層の井戸層を井戸層１４４ｗとし、障壁層を障壁層１４４ｂとする量子井戸構造を例示的に図示しているが、第１活性層１４４は単層構造でもよい。井戸層１４４ｗと障壁層１４４ｂとは異なる層であってもよいし、組成差を調整して井戸層１４４ｗに歪みを加えてもよい。また、第１活性層１４４は例えば、組成比の異なるＩｎＧａＡｌＡｓ層を用いて形成してもよい。第１活性層１４４は、結晶欠陥抑制による光出力向上のため図１のように多重量子井戸（ＭＱＷ：Multiple Quantum Well）構造を具えることが好ましい。この多重量子井戸構造は、上記井戸層１４４ｗ及び障壁層１４４ｂを交互に繰り返した構造により形成することができる。多重量子井戸構造を用いる場合、井戸層１４４ｗ及び障壁層１４４ｂの組み合わせは、３組以上４０組以下が好ましい。つまり、最初の障壁層を含めて３．５組以上４０．５組以下が好ましい。さらに、各井戸層の膜厚は５ｎｍ以上４０ｎｍ以下が好ましく、各障壁層の膜厚は１０ｎｍ以上５０ｎｍ以下が好ましい。また、第１活性層１４４は、発光中心波長が１２００ｎｍ以上である波長域を有してもよい。
【0034】
第１活性層１４４上に第１電子ブロック層１４５を設けてもよい。第１電子ブロック層１４５はアンドープでもｐ型でも良いが、アンドープであることが好ましい。第１電子ブロック層は単層であってもよいし、複数の層によって構成されてもよい。第１電子ブロック層１４５の厚さは２ｎｍ以上２００ｎｍ以下であることが好ましく、５ｎｍ以上３０ｎｍ以下であることがより好ましい。この第１電子ブロック層１４５は、第１活性層１４４へのキャリアの注入および閉じ込めを行う層である。また、第１電子ブロック層１４５は、後述する疑似トンネル接合層１４７から第１活性層１４４へのｐ型ドーパントの拡散を低減する効果もある。
【0035】
図示しないが、アンドープの第１電子ブロック層１４５とその上に形成する第１ｐ型半導体層１４６との間にスペーサ層を設けてもよい。スペーサ層の厚さは、ｐ型ドーパントを含む層と接する場合は４０ｎｍ以上４００ｎｍ以下であることが好ましく、１７０ｎｍ以上３３０ｎｍ以下であることがより好ましい。
【0036】
＜第１ｐ型半導体層の形成工程＞
第１活性層１４４とｐ型疑似トンネル接合層１４７１との間には、第１ｐ型半導体層１４６を設けることが好ましい。第１ｐ型半導体層１４６として例えば第１ｐ型クラッド層を有していても良い。第１ｐ型クラッド層の組成は、第１電子ブロック層１４５の組成よりもバンドギャップが小さいことが好ましく、例えばＩｎＧａＡｓＰ又はＩｎＰが挙げられる。第１ｐ型半導体層１４６のｐ型ドーパント濃度は５．０×１０１７ａｔｏｍｓ／ｃｍ３以上５．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。第１ｐ型半導体層１４６は、第１ｐ型クラッド層以外の層を含んでいても良く、例えば第１ｐ型クラッド層とはＶ族元素が異なるＩｎＡｌＡｓ層又はＡｌＩｎＧａＡｓ層を有していても良い。
第１活性層１４４とｐ型疑似トンネル接合層１４７１との間には、第１ｐ型半導体層１４６を設けることが好ましい。第１ｐ型半導体層１４６として例えば第１ｐ型クラッド層を有していても良い。第１ｐ型クラッド層の組成は、第１電子ブロック層１４５の組成よりもバンドギャップが小さいことが好ましく、例えばＩｎＧａＡｓＰ又はＩｎＰが挙げられる。第１ｐ型半導体層１４６のｐ型ドーパント濃度は５．０×１０１７ａｔｏｍｓ／ｃｍ３以上５．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。第１ｐ型半導体層１４６は、第１ｐ型クラッド層以外の層を含んでいても良く、例えば第１ｐ型クラッド層とはＶ族元素が異なるＩｎＡｌＡｓ層又はＡｌＩｎＧａＡｓ層を有していても良い。
【0037】
＜ｐ型疑似トンネル接合層及びｎ型疑似トンネル接合層の形成工程＞
第１ｐ型半導体層１４６上において、ｐ型疑似トンネル接合層１４７１上にｎ型疑似トンネル接合層１４７２が直接積層された疑似トンネル接合層１４７を形成する。ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２は、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰであることが好ましい。ｐ型疑似トンネル接合層１４７１に使用できるドーパントとしてはＭｇ、Ｚｎ、Ｃ、Ｂｅ等があげられるが、Ｃを使用することが好ましい。ｐ型疑似トンネル接合層１４７１のドーパントをＣとすることで、他のドーパントと比較して成長中の隣接するエピタキシャル層へのドーパント拡散現象を抑えることができる。ｎ型疑似トンネル接合層１４７２に使用できるドーパントとしてはＳｉ、Ｔｅ、Ｓ、Ｇｅ、Ｓｎ、Ｓｅ等があげられるが、Ｓｉを使用することが好ましい。ｎ型疑似トンネル接合層１４７２のドーパントをＳｉとすることで、ｎ型疑似トンネル接合層１４７２でドーピングされているドーパントが後述する第２活性層１４９に拡散する量を抑えることができる。ｐ型疑似トンネル接合層１４７１におけるｐ型ドーパントの不純物濃度は、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１．０２×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．０５×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。また、ｎ型疑似トンネル接合層１４７２におけるｎ型ドーパントの不純物濃度は、１．５×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１．５５×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．６×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。ｐ型疑似トンネル接合層１４７１とｎ型疑似トンネル接合層１４７２の厚さ及び不純物濃度は同一であっても良いし、異なっていても良い。また、ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２の不純物濃度は層内で均一である必要はなく、濃度勾配があっても良い。ｎ型疑似トンネル接合層１４７２におけるｎ型ドーパントの不純物濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。
第１ｐ型半導体層１４６上において、ｐ型疑似トンネル接合層１４７１上にｎ型疑似トンネル接合層１４７２が直接積層された疑似トンネル接合層１４７を形成する。ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２は、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰであることが好ましい。ｐ型疑似トンネル接合層１４７１に使用できるドーパントとしてはＭｇ、Ｚｎ、Ｃ、Ｂｅ等があげられるが、Ｃを使用することが好ましい。ｐ型疑似トンネル接合層１４７１のドーパントをＣとすることで、他のドーパントと比較して成長中の隣接するエピタキシャル層へのドーパント拡散現象を抑えることができる。ｎ型疑似トンネル接合層１４７２に使用できるドーパントとしてはＳｉ、Ｔｅ、Ｓ、Ｇｅ、Ｓｎ、Ｓｅ等があげられるが、Ｓｉを使用することが好ましい。ｎ型疑似トンネル接合層１４７２のドーパントをＳｉとすることで、ｎ型疑似トンネル接合層１４７２でドーピングされているドーパントが後述する第２活性層１４９に拡散する量を抑えることができる。ｐ型疑似トンネル接合層１４７１におけるｐ型ドーパントの不純物濃度は、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１．０２×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．０５×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。また、ｎ型疑似トンネル接合層１４７２におけるｎ型ドーパントの不純物濃度は、１．５×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１．５５×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．６×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。ｐ型疑似トンネル接合層１４７１とｎ型疑似トンネル接合層１４７２の厚さ及び不純物濃度は同一であっても良いし、異なっていても良い。また、ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２の不純物濃度は層内で均一である必要はなく、濃度勾配があっても良い。ｎ型疑似トンネル接合層１４７２におけるｎ型ドーパントの不純物濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。
【0038】
また、第１ｐ型半導体層１４６とｐ型疑似トンネル接合層１４７１との間には、ｐ型中間層を有していても良い。ｐ型中間層は、ｐ型疑似トンネル接合層１４７１とはＶ族元素が異なる層からなる層であり、例えば、ｐ型疑似トンネル接合層１４７１がＡｌＩｎＧａＡｓで構成されるならば、ｐ型中間層はＩｎＧａＡｓＰで構成される。ｐ型中間層は、第１ｐ型クラッド層よりも高い不純物濃度を有し、ｐ型疑似トンネル接合層１４７１と同等以下の不純物濃度を有することが好ましい。同様に、ｎ型疑似トンネル接合層１４７２と第２ｎ型半導体層１４８との間には、ｎ型中間層を有していても良い。ｎ型中間層は、ｎ型疑似トンネル接合層１４７２とはＶ族元素が異なる層からなる層であり、例えば、ｎ型疑似トンネル接合層１４７２がＡｌＩｎＧａＡｓで構成されるならば、ｎ型中間層はＩｎＧａＡｓＰで構成される。ｎ型中間層は、第２ｎ型クラッド層よりも高い不純物濃度を有し、ｎ型疑似トンネル接合層１４７２と同等以下の不純物濃度を有することが好ましい。
【0039】
通常、トンネル接合層の形成には半導体へのドープ率を極めて高くして、ｐ型疑似トンネル接合層１４７１とｎ型疑似トンネル接合層１４７２との接合面に生じる空乏層が、量子トンネリングが生じるほど薄くなる必要がある。本実施形態では、ｐ型疑似トンネル接合層１４７１の厚さは１０ｎｍ以上６０ｎｍ以下であることが好ましく、２０ｎｍ以上５０ｎｍ以下であることがより好ましく、３０ｎｍ以上４０ｎｍ以下であることがさらに好ましい。また、ｎ型疑似トンネル接合層１４７２の厚さは５ｎｍ以上３０ｎｍ以下であることが好ましく、１０ｎｍ以上２５ｎｍ以下であることがより好ましく、１５ｎｍ以上２０ｎｍ以下であることがさらに好ましい。
【0040】
本発明者らは、ｎ型疑似トンネル接合層１４７２のＳｉドーパントのドーピング濃度に特に着目した。各種成長条件を最適化することで、ｎ型疑似トンネル接合層１４７２に高濃度のＳｉをドープすることが可能となる。Ｓｉ原子は他のドーパント（例えば、Ｔｅ）等と比較して、第２活性層１４９に拡散しづらい特性を有するため、第２活性層１４９の発光効率が改善し、ダブルスタック型半導体発光素子１００全体としても、出力特性が改善する。
【0041】
疑似トンネル接合層１４７上にＳｉドープした第２ｎ型半導体層１４８を形成してもよい。第２ｎ型半導体層１４８のＳｉ不純物濃度は１．０×１０１７ａｔｏｍｓ／ｃｍ３以上５．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましく、３．０×１０１７ａｔｏｍｓ／ｃｍ３以上３．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、５．０×１０１７ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。第２ｎ型半導体層１４８の厚さは、１００ｎｍ以上２０００ｎｍ以下であることが好ましく、３００ｎｍ以上６００ｎｍ以下であることがより好ましい。また、後述する第２活性層１４９と疑似トンネル接合層１４７との間には、第２ｎ型半導体層１４８以外の層が含まれていてもよく、第２ｎ型半導体層１４８とアンドープの第２活性層１４９との間にスペーサ層を設けても良い。
【0042】
第２ｎ型半導体層１４８とアンドープの第２活性層１４９との間に形成するスペーサ層の厚さは、１０ｎｍ以上２００ｎｍ以下であることが好ましく、７０ｎｍ以上１３０ｎｍ以下であることがより好ましい。このスペーサ層は、ドーピングしている層からアンドープの層への不純物の拡散量を低減し、例えば第２ｎ型半導体層１４８からＳｉが第２活性層１４９に拡散する量を低減する。
【0043】
＜第２活性層を形成する工程＞
第２ｎ型半導体層１４８上にアンドープの第２活性層１４９を形成する。第２活性層１４９は、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含むことが好ましい。ここで、第１活性層１４４と第２活性層１４９とを有するダブルスタック型半導体発光素子１００について、第１活性層１４４の発光中心波長と、第２活性層１４９の発光中心波長とは、同一の波長としても良いし、近い波長としても良い。同一の波長とする場合には、第２活性層１４９は第１活性層１４４と同じ構成をとることが好ましい。例えば図１では、組成比の異なるＩｎＧａＡｌＡｓ層を用いて第１活性層１４４の障壁層１４４ｂ及び井戸層１４４ｗからなる量子井戸構造を図示しているが、第２活性層１４９の障壁層１４９ｂ及び井戸層１４９ｗもそれぞれ共通の構成とすることが好ましい。この場合、第１活性層１４４及び第２活性層１４９は同一の発光波長を有し、各活性層によって発せられる発光スペクトルが合成された発光スペクトルの発光中心波長は１２００ｎｍ以上である波長域を有する。上述のような第２活性層１４９への不純物拡散に伴う活性層間での発光効率及び電力消費の偏りが生じなければ、合成された発光強度は活性層が１つの場合に比べて２倍に近い値まで増加する。また、同一の波長ではない場合でも、活性層に使用する材料の構成が同じであり、２つの発光スペクトルの一部が重なる程度に発光中心波長同士が近い場合は本発明と同様の効果が発揮され、合成された発光強度は活性層が１つの場合に比べて２倍に近い値まで増加する。
第２ｎ型半導体層１４８上にアンドープの第２活性層１４９を形成する。第２活性層１４９は、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含むことが好ましい。ここで、第１活性層１４４と第２活性層１４９とを有するダブルスタック型半導体発光素子１００について、第１活性層１４４の発光中心波長と、第２活性層１４９の発光中心波長とは、同一の波長としても良いし、近い波長としても良い。同一の波長とする場合には、第２活性層１４９は第１活性層１４４と同じ構成をとることが好ましい。例えば図１では、組成比の異なるＩｎＧａＡｌＡｓ層を用いて第１活性層１４４の障壁層１４４ｂ及び井戸層１４４ｗからなる量子井戸構造を図示しているが、第２活性層１４９の障壁層１４９ｂ及び井戸層１４９ｗもそれぞれ共通の構成とすることが好ましい。この場合、第１活性層１４４及び第２活性層１４９は同一の発光波長を有し、各活性層によって発せられる発光スペクトルが合成された発光スペクトルの発光中心波長は１２００ｎｍ以上である波長域を有する。上述のような第２活性層１４９への不純物拡散に伴う活性層間での発光効率及び電力消費の偏りが生じなければ、合成された発光強度は活性層が１つの場合に比べて２倍に近い値まで増加する。また、同一の波長ではない場合でも、活性層に使用する材料の構成が同じであり、２つの発光スペクトルの一部が重なる程度に発光中心波長同士が近い場合は本発明と同様の効果が発揮され、合成された発光強度は活性層が１つの場合に比べて２倍に近い値まで増加する。
【0044】
第２活性層１４９上に第２電子ブロック層１５１を設けてもよい。第２電子ブロック層１５１はアンドープでもｐ型でも良いが、アンドープであることが好ましい。第２電子ブロック層１５１は単層であってもよいし、複数の層によって構成されてもよい。第２電子ブロック層１５１の厚さは２ｎｍ以上２００ｎｍ以下であることが好ましく、５ｎｍ以上、３０ｎｍ以下であることがより好ましい。この第２電子ブロック層１５１は、第２活性層１４９へのキャリアの注入及び閉じ込めを行う層である。また、第２電子ブロック層１５１は、後述する第２ｐ型クラッド層１５２から第２活性層１４９へのドーパントの拡散を低減する効果もある。第２電子ブロック層１５１がアンドープの場合は、第２電子ブロック層１５１とその上の第２ｐ型半導体層１５０との間にスペーサ層を設けても良い。
【0045】
＜第２ｐ型半導体層を形成する工程＞
第２活性層１４９上に第２ｐ型半導体層１５０を形成する。第２ｐ型半導体層１５０は単層でもよいし、異なる複数の層で構成してもよい。図１では、第２ｐ型クラッド層１５２、及びｐ型コンタクト層１５３によって構成されるｐ型半導体層１５０を示す。
第２活性層１４９上に第２ｐ型半導体層１５０を形成する。第２ｐ型半導体層１５０は単層でもよいし、異なる複数の層で構成してもよい。図１では、第２ｐ型クラッド層１５２、及びｐ型コンタクト層１５３によって構成されるｐ型半導体層１５０を示す。
【0046】
第２ｐ型クラッド層１５２の厚さは１０００ｎｍ以上８０００ｎｍ以下であることが好ましい。第２ｐ型クラッド層１５２がこれより厚いと、第２活性層１４９からの発光が第２ｐ型クラッド層１５２内で吸収される影響が大きく、光の外部取り出しが低下するため好ましくない。また電流がＬＥＤチップの端まで広がり表面再結合が増加するほか、素子のオーミック抵抗が増加してしまうことで発光効率が低下するので好ましくない。一方、第２ｐ型クラッド層１５２がこれより薄いと、電極の真下で発光し、光の取り出しを妨げるため好ましくない。ここで使用できるドーパントとしてＭｇ、Ｚｎ、Ｃ、Ｂｅ等があげられる。第２ｐ型クラッド層１５２のドーパント濃度は５．０×１０１７ａｔｏｍｓ／ｃｍ３以上３．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【0047】
第２ｐ型クラッド層１５２上にｐ型コンタクト層１５３を設けてもよく、ｐ型コンタクト層１５３の厚さは３０ｎｍ以上２００ｎｍ以下であることが好ましい。また、ｐ型コンタクト層１５３は、パターニングによって部分的なエッチング除去が可能なように、Ｖ族元素が異なる複数の層から形成されることも好ましく、上部電極１９１と接続するためのｐ型コンタクト部１６３を除く部分のｐ型コンタクト層１５３の一部をエッチング除去しても良い。ｐ型コンタクト層１５３のドーパント濃度は第２ｐ型クラッド層１５２のドーパント濃度より高く、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上８．０×１０１９ａｔｏｍｓ／ｃｍ３以下であることが好ましい。また、電極と接する表面側のドーパント濃度が高くなるようにドーパント濃度を傾斜させても良い。
【0048】
本実施形態において、成長用基板１０５の裏面に裏面電極１９５を設けてもよく、ｐ型コンタクト層１５３上の一部には上部電極１９１を設けてもよい。上部電極１９１はオーミック電極の配線部及びパッド部を含んでも良く、図示しないがパッド部はボンディング用の金属層または半田を有していても良い。上部電極１９１及び裏面電極１９５に用いる金属材料及び形成方法は公知のものを用いることができる。金属材料としては、Ｔｉ、Ｐｔ、Ａｕ、Ａｇ、Ａｌ、Ｚｎ、Ｎｉなどを使用できる。
【0049】
上述した工程を経て得られたダブルスタック型半導体発光素子１００は、良好な出力特性を有し、リーク電流の低減及び逆方向電圧の増加が可能である。
【0050】
上記のダブルスタック型半導体発光素子１００の製造方法を経て得られるダブルスタック型半導体発光素子１００について説明する。図１を用いてダブルスタック型半導体発光素子１００の一例を示す。
【0051】
ダブルスタック型半導体発光素子１００は、第１ｎ型半導体層１４０と、第１ｎ型半導体層１４０上のアンドープの第１活性層１４４と、第１活性層１４４上のｐ型ドーパントを有するｐ型疑似トンネル接合層１４７１と、ｐ型疑似トンネル接合層１４７１上に接しているｎ型ドーパントを有するｎ型疑似トンネル接合層１４７２と、ｎ型疑似トンネル接合層１４７２上のアンドープの第２活性層１４９と、第２活性層１４９上の第２ｐ型半導体層１５０とを、少なくとも備える。また、第２活性層１４９に含まれる、ｎ型疑似トンネル接合層１４７２に起因するｎ型ドーパントの不純物濃度の最大値は１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であり、７.０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、５.０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。
【0052】
＜第１ｎ型半導体層＞
第１ｎ型半導体層１４０の厚さは５００ｎｍ以上８０００ｎｍ以下であることが好ましく、３１５０ｎｍ以上３７５０ｎｍ以下であることがより好ましい。第１ｎ型半導体層１４０は、ｎ型コンタクト層１４１及び第１ｎ型クラッド層１４２を含んでもよい。また図示しないが、第１ｎ型半導体層１４０と第１活性層１４４との間にスペーサ層を設けてもよい。第１ｎ型半導体層１４０のドーパントとして、Ｓ又はＳｉ等があげられる。
第１ｎ型半導体層１４０の厚さは５００ｎｍ以上８０００ｎｍ以下であることが好ましく、３１５０ｎｍ以上３７５０ｎｍ以下であることがより好ましい。第１ｎ型半導体層１４０は、ｎ型コンタクト層１４１及び第１ｎ型クラッド層１４２を含んでもよい。また図示しないが、第１ｎ型半導体層１４０と第１活性層１４４との間にスペーサ層を設けてもよい。第１ｎ型半導体層１４０のドーパントとして、Ｓ又はＳｉ等があげられる。
【0053】
＜第１活性層及び第２活性層＞
第１活性層１４４及び第２活性層１４９に含まれる、ｎ型ドーパントの不純物濃度は、それぞれ１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であることが好ましく、７．０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、５．０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。また、原理上、第１活性層１４４及び第２活性層１４９に含まれる、ｎ型ドーパントの不純物濃度は２．０×１０１４ａｔｏｍｓ／ｃｍ３以上である。さらに、第１活性層１４４及び第２活性層１４９はそれぞれ、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含むことが好ましい。第１活性層１４４は、発光中心波長が１２００ｎｍ以上である波長域を有してもよい。また、第１活性層１４４と第２活性層１４９とを有するダブルスタック型半導体発光素子１００について、第１活性層１４４の発光中心波長と、第２活性層１４９の発光中心波長とは、同一の波長としても良いし、近い波長としても良い。
第１活性層１４４及び第２活性層１４９に含まれる、ｎ型ドーパントの不純物濃度は、それぞれ１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であることが好ましく、７．０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、５．０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。また、原理上、第１活性層１４４及び第２活性層１４９に含まれる、ｎ型ドーパントの不純物濃度は２．０×１０１４ａｔｏｍｓ／ｃｍ３以上である。さらに、第１活性層１４４及び第２活性層１４９はそれぞれ、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含むことが好ましい。第１活性層１４４は、発光中心波長が１２００ｎｍ以上である波長域を有してもよい。また、第１活性層１４４と第２活性層１４９とを有するダブルスタック型半導体発光素子１００について、第１活性層１４４の発光中心波長と、第２活性層１４９の発光中心波長とは、同一の波長としても良いし、近い波長としても良い。
【0054】
第１活性層１４４上に第１電子ブロック層１４５を設けてもよい。第１電子ブロック層１４５はアンドープでもｐ型でも良いが、アンドープであることが好ましい。この第１電子ブロック層１４５は、第１活性層１４４へのキャリアの注入および閉じ込めを行う層である。また、第１電子ブロック層１４５は、後述する疑似トンネル接合層１４７から第１活性層１４４へのｐ型ドーパントの拡散を低減する効果もある。
【0055】
第１電子ブロック層１４５上に第１ｐ型半導体層１４６として例えば第１ｐ型クラッド層を有していても良い。第１ｐ型クラッド層の組成は、第１電子ブロック層１４５の組成よりもバンドギャップが小さいことが好ましく、例えばＩｎＧａＡｓＰ又はＩｎＰが挙げられる。図示しないが、アンドープの第１電子ブロック層１４５とその上に形成する第１ｐ型半導体層１４６との間に上述のスペーサ層を設けてもよい。
【0056】
＜ｐ型疑似トンネル接合層及びｎ型疑似トンネル接合層＞
ｐ型疑似トンネル接合層１４７１に使用できるドーパントとしてはＭｇ、Ｚｎ、Ｃ、Ｂｅ等があげられるが、Ｃを使用することが好ましい。ｐ型疑似トンネル接合層１４７１におけるｐ型ドーパントの不純物濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、不純物濃度は１．０２×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．０５×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。ｎ型疑似トンネル接合層１４７２に使用できるドーパントとしてはＳｉ、Ｔｅ、Ｓ、Ｇｅ、Ｓｎ、Ｓｅ等があげられるが、Ｓｉを使用することが好ましい。ｎ型疑似トンネル接合層１４７２におけるｎ型ドーパントの不純物濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１．５５×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．６×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２はそれぞれ、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含むことが好ましい。ｎ型疑似トンネル接合層１４７２におけるｎ型ドーパントの不純物濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい
ｐ型疑似トンネル接合層１４７１に使用できるドーパントとしてはＭｇ、Ｚｎ、Ｃ、Ｂｅ等があげられるが、Ｃを使用することが好ましい。ｐ型疑似トンネル接合層１４７１におけるｐ型ドーパントの不純物濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、不純物濃度は１．０２×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．０５×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。ｎ型疑似トンネル接合層１４７２に使用できるドーパントとしてはＳｉ、Ｔｅ、Ｓ、Ｇｅ、Ｓｎ、Ｓｅ等があげられるが、Ｓｉを使用することが好ましい。ｎ型疑似トンネル接合層１４７２におけるｎ型ドーパントの不純物濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１．５５×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．６×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２はそれぞれ、ＡｌＧａＩｎＡｓ又はＩｎＧａＡｓＰを含むことが好ましい。ｎ型疑似トンネル接合層１４７２におけるｎ型ドーパントの不純物濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい
【0057】
＜第２ｎ型半導体層＞
ｎ型疑似トンネル接合層１４７２と第２活性層１４９との間にはＳｉドープされた第２ｎ型半導体層１４８が設けられていることが好ましい。第２ｎ型半導体層１４８のＳｉ不純物濃度は、１．０×１０１７ａｔｏｍｓ／ｃｍ３以上５．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましく、３．０×１０１７ａｔｏｍｓ／ｃｍ３以上３．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、５．０×１０１７ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。第２ｎ型半導体層１４８の厚さは、１００ｎｍ以上２０００ｎｍ以下であることが好ましく、３００ｎｍ以上６００ｎｍ以下であることがより好ましい。第２ｎ型半導体層１４８とアンドープの第２活性層１４９との間に上述のスペーサ層を設けても良い。
ｎ型疑似トンネル接合層１４７２と第２活性層１４９との間にはＳｉドープされた第２ｎ型半導体層１４８が設けられていることが好ましい。第２ｎ型半導体層１４８のＳｉ不純物濃度は、１．０×１０１７ａｔｏｍｓ／ｃｍ３以上５．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましく、３．０×１０１７ａｔｏｍｓ／ｃｍ３以上３．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、５．０×１０１７ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。第２ｎ型半導体層１４８の厚さは、１００ｎｍ以上２０００ｎｍ以下であることが好ましく、３００ｎｍ以上６００ｎｍ以下であることがより好ましい。第２ｎ型半導体層１４８とアンドープの第２活性層１４９との間に上述のスペーサ層を設けても良い。
【0058】
＜第２ｐ型半導体層＞
第２ｐ型半導体層１５０の厚さは１０００ｎｍ以上８４００ｎｍ以下であることが好ましく、２０００ｎｍ以上５０００ｎｍ以下であることがより好ましい。第２ｐ型半導体層１５０は、第２ｐ型クラッド層１５２又はｐ型コンタクト層１５３を含んでもよい。第２ｐ型半導体層１５０のドーパントとして、Ｚｎ又はＣ等があげられる。また、第２活性層１４９と第２ｐ型半導体層１５０との間に第２電子ブロック層１５１を設けてもよく、さらに図示しないが、第２電子ブロック層１５１上にスペーサ層を設けてもよい。そして、ｐ型コンタクト層１５３の一部を除去して上部電極１９１と接続するためのｐ型コンタクト部１６３を設けても良い。
第２ｐ型半導体層１５０の厚さは１０００ｎｍ以上８４００ｎｍ以下であることが好ましく、２０００ｎｍ以上５０００ｎｍ以下であることがより好ましい。第２ｐ型半導体層１５０は、第２ｐ型クラッド層１５２又はｐ型コンタクト層１５３を含んでもよい。第２ｐ型半導体層１５０のドーパントとして、Ｚｎ又はＣ等があげられる。また、第２活性層１４９と第２ｐ型半導体層１５０との間に第２電子ブロック層１５１を設けてもよく、さらに図示しないが、第２電子ブロック層１５１上にスペーサ層を設けてもよい。そして、ｐ型コンタクト層１５３の一部を除去して上部電極１９１と接続するためのｐ型コンタクト部１６３を設けても良い。
【0059】
＜疑似トンネル接合層の特性＞
ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２に対して、第１活性層１４４及び第２活性層１４９を介さずに通電したときの電流電圧曲線において、電流が極大となるときの電圧が０．０２Ｖ以上０．２Ｖ以下であることが好ましい。
ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２に対して、第１活性層１４４及び第２活性層１４９を介さずに通電したときの電流電圧曲線において、電流が極大となるときの電圧が０．０２Ｖ以上０．２Ｖ以下であることが好ましい。
【0060】
また、ｐ型疑似トンネル接合層１４７１及びｎ型疑似トンネル接合層１４７２に対して、第１活性層１４４及び第２活性層１４９を介さずに通電したときの電流電圧曲線において、電流の極大値が７ｍＡ以下であることが好ましい。
【0061】
以上、詳細を説明したダブルスタック型半導体発光素子１００は、良好な出力特性を有し、リーク電流の低減及び逆方向電圧特性の増加が可能である。なお、図１のダブルスタック型半導体発光素子１００では、紙面下方から第１ｎ型半導体層１４０、第１活性層１４４、ｐ型疑似トンネル接合層１４７１、ｎ型疑似トンネル接合層１４７２、第２活性層１４９及び第２ｐ型半導体層１５０がこの順に設けられているが、これは一例であり、この積層順序を天地逆転しても構わない。
【0062】
（第２実施形態）
図２を参照して、本発明の第２実施形態に従うダブルスタック型半導体発光素子２００を説明する。ダブルスタック型半導体発光素子２００は、半導体積層体の成長用基板側と反対側に支持基板を接合したうえで成長用基板を除去することで得られる接合型の半導体発光素子である。ダブルスタック型半導体発光素子１００と同一の構成要素には原則として数字三桁のうち、下二桁で同一の参照番号を付して、重複する説明を省略する。
図２を参照して、本発明の第２実施形態に従うダブルスタック型半導体発光素子２００を説明する。ダブルスタック型半導体発光素子２００は、半導体積層体の成長用基板側と反対側に支持基板を接合したうえで成長用基板を除去することで得られる接合型の半導体発光素子である。ダブルスタック型半導体発光素子１００と同一の構成要素には原則として数字三桁のうち、下二桁で同一の参照番号を付して、重複する説明を省略する。
【0063】
ダブルスタック型半導体発光素子２００は、支持基板２８０と、支持基板２８０上に設けられる接合層２７０と、接合層２７０上に設けられる誘電体部２６１と電極部２６５とが並列する中間電極層２６０と、中間電極層２６０上に設けられる第２ｐ型半導体層２５０と、第２ｐ型半導体層２５０上に設けられるアンドープの第２活性層２４９と、第２活性層２４９上に設けられるｎ型ドーパントを有するｎ型疑似トンネル接合層２４７２と、ｎ型疑似トンネル接合層２４７２上に接して設けられるｐ型ドーパントを有するｐ型疑似トンネル接合層２４７１と、ｐ型疑似トンネル接合層２４７１上に設けられるアンドープの第１活性層２４４と、第１活性層２４４上に設けられる第１ｎ型半導体層２４０と、第１ｎ型半導体層２４０上に設けられる上部電極２９１と、を少なくとも備える。また、第２活性層２４９のｎ型疑似トンネル接合層２４７２側に含まれる、ｎ型疑似トンネル接合層２４７２に由来するｎ型ドーパントの不純物濃度の最大値は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であることを特徴とする。また、このｎ型ドーパントの不純物濃度は７．０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、５．０×１０１５ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。また、原理上、第２活性層２４９に含まれる、ｎ型疑似トンネル接合層２４７２に起因するｎ型ドーパントの不純物濃度は２．０×１０１４ａｔｏｍｓ／ｃｍ３以上である。
【0064】
図２に示すダブルスタック型半導体発光素子２００は、支持基板２８０と反対側から順に、第１ｎ型半導体層２４０（ｎ型コンタクト層２４１及び第１ｎ型クラッド層２４２）、第１活性層２４４、第１電子ブロック層２４５、第１ｐ型半導体層２４６、ｐ型疑似トンネル接合層２４７１、ｎ型疑似トンネル接合層２４７２、第２ｎ型半導体層２４８、第２活性層２４９、第２電子ブロック層２５１、及び、第２ｐ型半導体層２５０（第２ｐ型クラッド層２５２、及びｐ型コンタクト層２５３）を有する。
【0065】
成長用基板と異なる支持基板２８０としては、成長用基板より安価で熱伝導性が高いことが好ましく、例えば、Ｓｉ、Ｇｅ、ＧａＡｓなどの化合物基板のほか、銅合金、モリブデン、タングステン、コバールなどの熱膨張係数を抑制可能な金属を使用した金属基板又はＡｌＮなどのセラミック基板に金属を付けたサブマウント基板を使用することができる。加工性及び価格の面からＳｉ基板を支持基板２８０に用いることも好ましい。
【0066】
以下、ダブルスタック型半導体発光素子２００とその製造方法の実施形態の一例を、図３～図７を参照しつつ、より詳細に説明する。まず、成長用基板２０５を用意する。そして、図３を参照し、半導体積層体２２０を形成する。このとき、成長用基板２０５上に、図示しないエッチングストップ層を形成してもよい。半導体積層体２２０は既述の半導体積層体１２０と同様である。
【0067】
＜＜中間電極層の形成＞＞
ｐ型コンタクト層２５３上に、貫通孔を有する誘電体部２６１並びに貫通孔内に設けられた電極部２６５及びｐ型コンタクト層２５３の一部であるｐ型コンタクト部２６３を備える中間電極層２６０を形成してもよい。誘電体部２６１と電極部２６５（及びｐ型コンタクト部２６３）とは並列して配設されてよく、電極部２６５とｐ型コンタクト部２６３は直列に配設されてよい。中間電極層２６０を形成する具体的手法は任意であるが、中間電極層２６０を形成するための具体的な態様の一例を図４および図５を参照して以下に説明する。なお、図では簡易的に中間電極層２６０内の電極部２６５及びｐ型コンタクト部２６３を備える場所を２つ、図示しているが、この場所は１つでもよく、３つ以上であってもよく、上部電極２９１の直下を避けつつ、上部電極２９１との間の電流が面内方向に均しく広がりやすいように分散した島状又は縞状に配置されていることが好ましい。
ｐ型コンタクト層２５３上に、貫通孔を有する誘電体部２６１並びに貫通孔内に設けられた電極部２６５及びｐ型コンタクト層２５３の一部であるｐ型コンタクト部２６３を備える中間電極層２６０を形成してもよい。誘電体部２６１と電極部２６５（及びｐ型コンタクト部２６３）とは並列して配設されてよく、電極部２６５とｐ型コンタクト部２６３は直列に配設されてよい。中間電極層２６０を形成する具体的手法は任意であるが、中間電極層２６０を形成するための具体的な態様の一例を図４および図５を参照して以下に説明する。なお、図では簡易的に中間電極層２６０内の電極部２６５及びｐ型コンタクト部２６３を備える場所を２つ、図示しているが、この場所は１つでもよく、３つ以上であってもよく、上部電極２９１の直下を避けつつ、上部電極２９１との間の電流が面内方向に均しく広がりやすいように分散した島状又は縞状に配置されていることが好ましい。
【0068】
まず、ｐ型コンタクト層２５３上にマスクを形成し、スパッタリング法などを用いて電極部２６５をｐ型コンタクト層２５３の一部であるｐ型コンタクト部２６３上に形成し、レジストを除去すると共にｐ型コンタクト部２６３上以外の電極部２６５を除去する。その後、ｐ型コンタクト層２５３上にマスクを形成し、電極部２６５が形成されているｐ型コンタクト部２６３の領域以外のｐ型コンタクト層２５３の一部を除去して凸部となるｐ型コンタクト部２６３を形成する。次に、誘電体部２６１を半導体積層体２２０上に成膜する。成膜法としては、プラズマＣＶＤ法またはスパッタ法などの、公知の手法が適用可能である。その後、誘電体部２６１上にフォトマスクを用いて中間電極層２６０上のレジストパターンを形成して、電極部２６５が露出するまで電極部２６５上の誘電体部２６１をエッチングにより除去する。中間電極層２６０の厚さは、５００ｎｍ以上１０００ｎｍ以下であることが好ましく、６００ｎｍ以上８００ｎｍ以下であることがさらに好ましい。
【0069】
＜＜金属反射層の形成＞＞
図４に示すように、中間電極層２６０上に金属反射層２７１を形成することも好ましい。金属反射層２７１は、複数の金属層を含むことができるが、金属反射層２７１を構成する金属には、Ａｕの他、Ａｌ、Ｐｔ、Ｔｉ、Ａｇなどを用いることができる。ここで、金属反射層２７１の組成においてＡｕを５０質量％以上有することが好ましい。また、後続の工程における金属接合層２７９との接合を確実に行うため、金属反射層２７１の最表層（半導体積層体２２０と反対側の面）を、Ａｕ金属層とすることが好ましい。金属反射層２７１の厚さは４００ｍ以上２２００ｎｍ以下であることが好ましく、１５００ｎｍ以上２０００ｎｍ以下であることがさらに好ましい。
図４に示すように、中間電極層２６０上に金属反射層２７１を形成することも好ましい。金属反射層２７１は、複数の金属層を含むことができるが、金属反射層２７１を構成する金属には、Ａｕの他、Ａｌ、Ｐｔ、Ｔｉ、Ａｇなどを用いることができる。ここで、金属反射層２７１の組成においてＡｕを５０質量％以上有することが好ましい。また、後続の工程における金属接合層２７９との接合を確実に行うため、金属反射層２７１の最表層（半導体積層体２２０と反対側の面）を、Ａｕ金属層とすることが好ましい。金属反射層２７１の厚さは４００ｍ以上２２００ｎｍ以下であることが好ましく、１５００ｎｍ以上２０００ｎｍ以下であることがさらに好ましい。
【0070】
＜＜支持基板との接合＞＞
半導体積層体２２０及び中間電極層２６０を、少なくとも金属接合層２７９を介して支持基板２８０と接合する。金属反射層２７１を設けることで、金属反射層２７１と金属接合層２７９とを接合してよい。金属接合層２７９と、金属反射層２７１とを対向配置して貼り合せ、２５０℃～５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
半導体積層体２２０及び中間電極層２６０を、少なくとも金属接合層２７９を介して支持基板２８０と接合する。金属反射層２７１を設けることで、金属反射層２７１と金属接合層２７９とを接合してよい。金属接合層２７９と、金属反射層２７１とを対向配置して貼り合せ、２５０℃～５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
【0071】
＜＜金属接合層の形成＞＞
Ｔｉ、Ｐｔ、Ａｕなどの金属または、Ａｕと共晶合金を形成する金属（Ｓｎなど）または半田を用いて金属接合層２７９を形成することができ、これらを積層して金属接合層２７９を形成することが好ましい。金属接合層２７９の厚さは１０００ｎｍ以上２０００ｎｍ以下であることが好ましく、１２００ｎｍ以上１８００ｎｍ以下であることがさらに好ましい。金属接合層２７９の最表層をＡｕ金属とし、金属反射層２７１の最表層もＡｕとして、Ａｕ－Ａｕ拡散によるＡｕ同士での接合を行うことができる。金属反射層２７１と金属接合層２７９とを接合して接合層２７０と称する。
Ｔｉ、Ｐｔ、Ａｕなどの金属または、Ａｕと共晶合金を形成する金属（Ｓｎなど）または半田を用いて金属接合層２７９を形成することができ、これらを積層して金属接合層２７９を形成することが好ましい。金属接合層２７９の厚さは１０００ｎｍ以上２０００ｎｍ以下であることが好ましく、１２００ｎｍ以上１８００ｎｍ以下であることがさらに好ましい。金属接合層２７９の最表層をＡｕ金属とし、金属反射層２７１の最表層もＡｕとして、Ａｕ－Ａｕ拡散によるＡｕ同士での接合を行うことができる。金属反射層２７１と金属接合層２７９とを接合して接合層２７０と称する。
【0072】
支持基板２８０は、成長用基板２０５とは異種の基板であればよく、先に述べた半導体基板、金属基板、セラミック基板がベースとなったサブマウント基板などを用いることができる。上述した接合法を用いるため、支持基板２８０は、本実施形態において形成する各半導体層と格子不整合してもよい。なお、支持基板２８０は、用途によっては絶縁性でもよいものの、導電性基板であることが好ましい。加工性および価格の面からＳｉ基板を支持基板２８０に用いることが好ましい。Ｓｉ基板を用いることで、支持基板２８０の厚みを、従来よりも大幅に小さくすることもでき、種々の半導体デバイスと組み合わせる実装にも適している。また、Ｓｉ基板はＩｎＡｓ基板に比べて放熱性の点でも有利である。
【0073】
＜＜成長用基板の除去＞＞
支持基板２８０を接合した後、成長用基板２０５を除去する。成長用基板２０５がＧａＡｓ基板である場合、例えば、アンモニア過酸化水素混合液を用いて成長用基板２０５をウェットエッチングすることができる。成長用基板２０５がＩｎＰ基板である場合は、例えば、希釈塩酸を用いてウェットエッチングすることができる。
支持基板２８０を接合した後、成長用基板２０５を除去する。成長用基板２０５がＧａＡｓ基板である場合、例えば、アンモニア過酸化水素混合液を用いて成長用基板２０５をウェットエッチングすることができる。成長用基板２０５がＩｎＰ基板である場合は、例えば、希釈塩酸を用いてウェットエッチングすることができる。
【0074】
図５に示すように、成長用基板２０５を除去した後、半導体積層体２２０の上面（支持基板２８０とは反対側の面）に上部電極２９１としてオーミック電極及びパッド電極を形成してもよい。オーミック電極は、Ａｕ、Ｇｅ、Ｎｉ、Ｔｉなどの金属又はＡｕと共晶合金を形成する金属（Ｓｎなど）又は半田を用いて形成することができる。蒸着法などの一般的な手段を用いることにより、オーミック電極を成膜して形成することができる。オーミック電極の厚さは制限されないが、例えば３００ｎｍ以上１３００ｎｍ以下とすることができる。オーミック電極を成膜後にオーミック接触のための熱処理を行うことが好ましい。
【0075】
オーミック電極形成後、オーミック電極上にパッド電極を形成することが好ましい。パッド電極はＴｉ又はＡｕなどの金属、若しくはＡｕと共晶合金を形成する金属（Ｓｎなど）、若しくは半田を用いて形成することができる。蒸着法などの一般的な手段を用いることにより、パッド電極を形成することができる。そして、ｎ型コンタクト層２４１が発光波長に対する光透過性が小さい層である場合は、上部電極２９１を形成する領域以外のｎ型コンタクト層２４１を除去して第１ｎ型クラッド層２４２の表面を露出させることが好ましい。
【0076】
パッド電極形成後、上部電極２９１とその周囲以外の半導体積層体２２０の上面（例えば第１ｎ型クラッド層２４２の表面）を粗面化してもよい。粗面化を行うことで光の取り出し効率が改善するためである。第１ｎ型クラッド層２４２の表面の粗面化は、マスクを用いての選択的エッチング又はウェットエッチング等の一般的な手法を用いることにより行うことができる。俯瞰視で、上部電極２９１と電極部２６５とは離隔して形成されることが好ましい。
【0077】
＜＜メサ形成＞＞
図６に示すように、半導体積層体２２０の一部を、ドライエッチング法により除去することにより、半導体積層体２２０にメサ形状を形成してもよい。ドライエッチング法の方式としては反応性エッチング（ＲＩＥ）とすることが好ましく、使用するプラズマ源としては例えば誘導結合プラズマ（ＩＣＰ）を用いることができる。ドライエッチングは、俯瞰したときのチップ分割予定線に沿って一定の幅を持つストリート領域に対して行う。ストリート領域の幅（ストリート幅）は、チップ分割を活性層などに悪影響を与えることなく行うのに必要な幅であり、例えば４０～１００μｍである。ストリート領域は格子状とすることができ、俯瞰したときのストリート領域でない領域には、上記で形成したパッド電極、又は中間電極層２６０の電極部２６５が配置される。上述のストリート領域の第１ｎ型クラッド層２４２を露出させるように、第１ｎ型クラッド層２４２上にドライエッチング時のエッチングレートが半導体積層体２２０よりも小さく、ストリート領域のエッチング終了まで無くならない厚さのマスク（例えばＳｉＯ２マスク）を形成した後にストリート領域のドライエッチングを行う。このドライエッチングは、メサ形状の外側に中間電極層２６０が露出するまでエッチングを行う。中間電極層２６０と第２ｐ型半導体層２５０とがなす角度θは７０°以上８５°以下であることが好ましい。また、俯瞰時の第１活性層と第２活性層の面積が同じとなるように、２つの活性層とその間は垂直な側面となることが好ましい。
図６に示すように、半導体積層体２２０の一部を、ドライエッチング法により除去することにより、半導体積層体２２０にメサ形状を形成してもよい。ドライエッチング法の方式としては反応性エッチング（ＲＩＥ）とすることが好ましく、使用するプラズマ源としては例えば誘導結合プラズマ（ＩＣＰ）を用いることができる。ドライエッチングは、俯瞰したときのチップ分割予定線に沿って一定の幅を持つストリート領域に対して行う。ストリート領域の幅（ストリート幅）は、チップ分割を活性層などに悪影響を与えることなく行うのに必要な幅であり、例えば４０～１００μｍである。ストリート領域は格子状とすることができ、俯瞰したときのストリート領域でない領域には、上記で形成したパッド電極、又は中間電極層２６０の電極部２６５が配置される。上述のストリート領域の第１ｎ型クラッド層２４２を露出させるように、第１ｎ型クラッド層２４２上にドライエッチング時のエッチングレートが半導体積層体２２０よりも小さく、ストリート領域のエッチング終了まで無くならない厚さのマスク（例えばＳｉＯ２マスク）を形成した後にストリート領域のドライエッチングを行う。このドライエッチングは、メサ形状の外側に中間電極層２６０が露出するまでエッチングを行う。中間電極層２６０と第２ｐ型半導体層２５０とがなす角度θは７０°以上８５°以下であることが好ましい。また、俯瞰時の第１活性層と第２活性層の面積が同じとなるように、２つの活性層とその間は垂直な側面となることが好ましい。
【0078】
＜保護膜の形成＞
図７に示すように、メサ形成後、プラズマＣＶＤ等を用いて保護膜２３０を形成することが好ましい。このとき用いられる保護膜２３０には、ＳｉＯ２又はＳｉＮ等があげられる。上記のメサ形成工程におけるマスクのＳｉＯ２を保護膜２３０の一部としても良い。また、上部電極２９１の上面を保護膜２３０が覆わないようにすることが好ましい。保護膜２３０の厚さは５０ｎｍ以上５００ｎｍ以下であることが好ましい。
図７に示すように、メサ形成後、プラズマＣＶＤ等を用いて保護膜２３０を形成することが好ましい。このとき用いられる保護膜２３０には、ＳｉＯ２又はＳｉＮ等があげられる。上記のメサ形成工程におけるマスクのＳｉＯ２を保護膜２３０の一部としても良い。また、上部電極２９１の上面を保護膜２３０が覆わないようにすることが好ましい。保護膜２３０の厚さは５０ｎｍ以上５００ｎｍ以下であることが好ましい。
【0079】
さらに支持基板２８０の裏面に裏面電極２９５を形成してもよい。
【0080】
以上の製造方法により、図２に示すダブルスタック型半導体発光素子２００を得ることができる。
【実施例0081】
（実施例１）
まず、ＭＯＣＶＤ法を用いて、ｎ型ＩｎＰ成長用基板２０５（厚さ：６００μｍ、Ｓドープ、ドーパント濃度：２．０×１０１８／ｃｍ３）の（１００）面上に、Ｓｉドープのｎ型ＩｎＰバッファ層（厚さ：１２０ｎｍ、キャリア濃度：５．０×１０１７／ｃｍ３）を形成し、その上に第１ｎ型半導体層２４０としてＳｉドープのｎ型Ｉｎ０．５３２Ｇａ０．４６８Ａｓコンタクト層２４１（厚さ：２４ｎｍ、キャリア濃度：５．０×１０１７／ｃｍ３）、Ｓｉドープの第１ｎ型ＩｎＰクラッド層２４２（厚さ：３．５μｍ、キャリア濃度：５．０×１０１７／ｃｍ３）を形成し、その上にアンドープのＩｎＰスペーサ層（厚さ：１００ｎｍ）を形成した。次に、発光中心波長が１５００ｎｍとなる量子井戸構造の第１活性層２４４（合計膜厚：１６５ｎｍ）を形成した。第１活性層２４４は、発光中心波長が１５００ｎｍとなるように、アンドープのＩｎ０．４１９Ｇａ０．２９７Ａｌ０．２８４Ａｓ障壁層２４４ｗ（厚さ：１０ｎｍ）とＩｎ０．７６５Ｇａ０．１２５Ａｌ０．１１０Ａｓ井戸層２４４ｂ（厚さ：５ｎｍ）とを順に１０層ずつ交互に積層した後で、Ｉｎ０．４１９Ｇａ０．２９７Ａｌ０．２８４Ａｓ障壁層２４４ｗを成長し、最後の障壁層を含めて１０．５組とした。第１活性層２４４上に、アンドープのＩｎ０．５２２Ａｌ０．４７８Ａｓ第１電子ブロック層２４５（厚さ：２０ｎｍ）、アンドープのＩｎＰスペーサ層（厚さ：３００ｎｍ）を形成し、第１ｐ型半導体層２４６としてＺｎドープの第１ｐ型ＩｎＰ半導体層（厚さ：５００ｎｍ、キャリア濃度：７．０×１０１７／ｃｍ３）、Ｚｎドープのｐ型Ａｌ０．４７８Ｉｎ０．５２２Ａｓ層（厚さ：２００ｎｍ、キャリア濃度：１．０×１０１８／ｃｍ３）、Ｚｎドープのｐ型Ａｌ０．１２２Ｉｎ０．５２９Ｇａ０．３４９Ａｓ層（厚さ：２０ｎｍ、キャリア濃度：１．０×１０１８／ｃｍ３）を形成した。その上に、Ｚｎドープのｐ型Ｉｎ０．７６３Ｇａ０．２３７Ａｓ０．５１２Ｐ０．４８８中間層（厚さ：２０ｎｍ、キャリア濃度：１．０×１０１８／ｃｍ３）を形成した。
まず、ＭＯＣＶＤ法を用いて、ｎ型ＩｎＰ成長用基板２０５（厚さ：６００μｍ、Ｓドープ、ドーパント濃度：２．０×１０１８／ｃｍ３）の（１００）面上に、Ｓｉドープのｎ型ＩｎＰバッファ層（厚さ：１２０ｎｍ、キャリア濃度：５．０×１０１７／ｃｍ３）を形成し、その上に第１ｎ型半導体層２４０としてＳｉドープのｎ型Ｉｎ０．５３２Ｇａ０．４６８Ａｓコンタクト層２４１（厚さ：２４ｎｍ、キャリア濃度：５．０×１０１７／ｃｍ３）、Ｓｉドープの第１ｎ型ＩｎＰクラッド層２４２（厚さ：３．５μｍ、キャリア濃度：５．０×１０１７／ｃｍ３）を形成し、その上にアンドープのＩｎＰスペーサ層（厚さ：１００ｎｍ）を形成した。次に、発光中心波長が１５００ｎｍとなる量子井戸構造の第１活性層２４４（合計膜厚：１６５ｎｍ）を形成した。第１活性層２４４は、発光中心波長が１５００ｎｍとなるように、アンドープのＩｎ０．４１９Ｇａ０．２９７Ａｌ０．２８４Ａｓ障壁層２４４ｗ（厚さ：１０ｎｍ）とＩｎ０．７６５Ｇａ０．１２５Ａｌ０．１１０Ａｓ井戸層２４４ｂ（厚さ：５ｎｍ）とを順に１０層ずつ交互に積層した後で、Ｉｎ０．４１９Ｇａ０．２９７Ａｌ０．２８４Ａｓ障壁層２４４ｗを成長し、最後の障壁層を含めて１０．５組とした。第１活性層２４４上に、アンドープのＩｎ０．５２２Ａｌ０．４７８Ａｓ第１電子ブロック層２４５（厚さ：２０ｎｍ）、アンドープのＩｎＰスペーサ層（厚さ：３００ｎｍ）を形成し、第１ｐ型半導体層２４６としてＺｎドープの第１ｐ型ＩｎＰ半導体層（厚さ：５００ｎｍ、キャリア濃度：７．０×１０１７／ｃｍ３）、Ｚｎドープのｐ型Ａｌ０．４７８Ｉｎ０．５２２Ａｓ層（厚さ：２００ｎｍ、キャリア濃度：１．０×１０１８／ｃｍ３）、Ｚｎドープのｐ型Ａｌ０．１２２Ｉｎ０．５２９Ｇａ０．３４９Ａｓ層（厚さ：２０ｎｍ、キャリア濃度：１．０×１０１８／ｃｍ３）を形成した。その上に、Ｚｎドープのｐ型Ｉｎ０．７６３Ｇａ０．２３７Ａｓ０．５１２Ｐ０．４８８中間層（厚さ：２０ｎｍ、キャリア濃度：１．０×１０１８／ｃｍ３）を形成した。
【0082】
さらに、Ｃドープのｐ型Ａｌ０．１３７Ｉｎ０．５２９Ｇａ０．３３４Ａｓ疑似トンネル接合層２４７１（厚さ：３６ｎｍ、キャリア濃度：５．０×１０１９／ｃｍ３）の上に、Ｓｉドープのｎ型Ａｌ０．１３７Ｉｎ０．５２９Ｇａ０．３３４Ａｓ疑似トンネル接合層２４７２（厚さ１８ｎｍ、キャリア濃度：１．５×１０１９／ｃｍ３）を直接形成した。ｐ型疑似トンネル接合層２４７１は、ドーピングガスとしてＣＢｒ４を使用してＣをドーピングした。ｎ型疑似トンネル接合層２４７２は、ドーピングガスとしてＳｉ２Ｈ６を使用してＳｉをドーピングした。次に、ｎ型疑似トンネル接合層２４７２上に、Ｓｉドープのｎ型Ｉｎ０．７６３Ｇａ０．２３７Ａｓ０．５１２Ｐ０．４８８中間層（厚さ：１６ｎｍ、キャリア濃度：１．５×１０１９／ｃｍ３）を形成した。
【0083】
疑似トンネル接合層２４７上に、ｎ型中間層を介して、第２ｎ型半導体層２４８としてＳｉドープの第２ｎ型ＩｎＰ半導体層（厚さ：５００ｎｍ、キャリア濃度：１．５×１０１８／ｃｍ３）を形成し、その上にアンドープのＩｎＰスペーサ層（厚さ：１００ｎｍ）を形成した。次に、第１活性層２４４と同一の構成を有する第２活性層２４９（合計膜厚：１６５ｎｍ）を形成した。さらに、第２活性層２４９上にアンドープのＩｎ０．５２２Ａｌ０．４７８Ａｓ第２電子ブロック層２５１（厚さ：２０ｎｍ）、アンドープのＩｎＰスペーサ層（厚さ：３００ｎｍ）を形成した。そして、第２ｐ型半導体層２５０としてＺｎドープの第２ｐ型ＩｎＰクラッド層２５２（厚さ：２．４μｍ、キャリア濃度：７．０×１０１７／ｃｍ３）並びに、Ｚｎドープのｐ型ＩｎＰ層（厚さ：２４０ｎｍ、キャリア濃度：１．５×１０１８／ｃｍ３）、Ｚｎドープのｐ型Ｉｎ０．７４９Ｇａ０．２５１Ａｓ０．５４３Ｐ０．４５７層（厚さ：６０ｎｍ、キャリア濃度：５．０×１０１８／ｃｍ３）、及び、Ｚｎドープのｐ型ＩｎＧａ０．４６８Ａｓ（厚さ：１２０ｎｍ、キャリア濃度：１．５×１０１９／ｃｍ３）からなるｐ型コンタクト層２５３を形成した。
【0084】
以下の表１に、各層の組成、厚さ、ドーパントの種類、及びキャリア濃度を記載する。なお、キャリア濃度とは結晶成長時における設計上の不純物濃度である。後述するＳＩＭＳ分析での不純物濃度の測定値が本発明での不純物濃度である。
【0085】
【表1】
【0086】
次に、ｐ型コンタクト層２５３の最表面のｐ型ＩｎＧａＡｓ層のｐ型コンタクト部２６３とする領域の表面以外をフォトレジストで覆い、電極部２６５としてＴｉ（厚さ：１０ｎｍ）、Ａｕ（厚さ：５３０ｎｍ）を蒸着法を用いて成膜し、ｐ型コンタクト部２６３とする領域上の電極部２６５以外のパターンのレジストをその上に成膜された金属と共に除去した。コンタクトアニール後、電極部２６５上にフォトマスクを形成し、ｐ型コンタクト部２６３としたい範囲のｐ型ＩｎＧａＡｓ層を残して、それ以外のｐ型ＩｎＧａＡｓ層を酒石酸―過酸化水素水混合液を用いてウェットエッチングによって除去した。プラズマＣＶＤ法により、ｐ型コンタクト層２５３上の全面にＳｉＯ２からなる誘電体部２６１（厚さ：７００ｎｍ）を形成した。電極部２６５上の誘電体部２６１をエッチングで除去して、誘電体部２６１と電極部２６５（及びｐ型ＩｎＧａＡｓコンタクト部２６３）とが並列して配設される中間電極層２６０とした。次に、中間電極層２６０上に金属反射層２７１（Ａｌ（膜厚：１０ｎｍ／Ａｕ（膜厚：６５０ｎｍ）／Ｐｔ（膜厚：１００ｎｍ）／Ａｕ（膜厚：９００ｎｍ）））を蒸着法により形成した。
【0087】
その後、支持基板（Ｓｉ基板）２８０上に金属接合層２７９（Ｔｉ（膜厚：６５０ｎｍ）／Ｐｔ（膜厚：２０ｎｍ）／Ａｕ（膜厚：９００ｎｍ））を蒸着法により形成した。次いで、金属反射層２７１と金属接合層２７９とを対向配置して、３００℃で加熱圧縮接合を行い、接合層２７０を形成した。次に、成長用基板２０５を希釈塩酸溶液を用いてウェットエッチングして除去し、ｎ型ＩｎＧａＡｓコンタクト層２４１を露出させた。
【0088】
ｎ型ＩｎＧａＡｓコンタクト層２４１上にＡｕ（厚さ：１０ｎｍ）／Ｇｅ（厚さ：３０ｎｍ）／Ａｕ（厚さ：６０ｎｍ）／Ｎｉ（厚さ：３０ｎｍ）／Ａｕ（厚さ：８００ｎｍ）／Ｔｉ（厚さ：１００ｎｍ）／Ａｕ（厚さ：１０００ｎｍ）を蒸着法を用いて形成し、上面オーミック電極とした。上面オーミック電極上にパッド電極（Ｔｉ（厚さ：１５０ｎｍ）／Ｐｔ（厚さ：１００ｎｍ）／Ａｕ（厚さ：２５００ｎｍ））を、蒸着法を用いて形成した。電極パターンの形成には、レジストを用いたリフトオフ法を用いた。その後、上面オーミック電極直下領域以外のｎ型ＩｎＧａＡｓコンタクト層２４１を酒石酸―過酸化水素水混合液を用いてウェットエッチングにより除去した。
【0089】
次に、チップ分割予定線に沿ったストリート領域ならびに上面オーミック電極及びパッド電極を覆うように、フォトリソグラフによるレジストマスクを形成し、マスクした領域以外の第１ｎ型ＩｎＰクラッド層２４２の光取り出し面に対して、ウェットエッチングによる上面粗面化を行った。
【0090】
その後、プラズマＣＶＤ法によって全面にＳｉＯ２を形成した後、レジストによるマスクパターン形成及びエッチングによって、チップ分割予定線に沿ったストリート領域を露出させた形のＳｉＯ２マスクを形成した。マスクパターンにより露出させているストリート領域の幅は５５μｍである。ドライエッチング（ＩＣＰ-ＲＩＥ）によってメサを形成し、ストリート領域における中間電極層２６０の外周部を露出させると共に、半導体積層体２２０の側面を露出させた。エッチング条件は、ドライエッチング、ステージ温度が２００℃、圧力が０．２Ｐａ、バイアス電力が１５０Ｗ、ＩＣＰ電力が１９０Ｗ、オーバーエッチング率が５％、使用したガス種の比率がＳｉＣｌ４：Ａｒ＝４：８である。
【0091】
メサ形成後、上部電極２９１上に存在する上記ＳｉＯ２マスクを除去した後、プラズマＣＶＤ法によって全面（上記の残存するＳｉＯ２マスクの上面及び、露出したメサ部側面及びストリート領域を含む）に保護膜２３０としてＳｉＮ（厚さ：１９０μｍ）を成膜した。その後、レジストによるマスクパターンを用いて上部電極２９１の上面のＳｉＮをエッチングで除去し、その後にレジストを除去した。次に、研磨又はエッチングによって支持基板２８０の裏面を削り、ダブルスタック型半導体発光素子２００の厚さを１５０μｍとした。次に、支持基板２８０の裏面に裏面電極２９５（Ｔｉ（厚さ：１０ｎｍ）／Ｐｔ（厚さ：５０ｎｍ）／Ａｕ（厚さ：２００ｎｍ））を蒸着法により形成し、ＲＴＡによって６０秒間３００℃での熱処理を行った。最後に、レーザーダイシングを用いてチップサイズ１０８０μｍ×１０８０μｍの矩形上の個々の素子に分離して実施例１にかかるダブルスタック型半導体発光素子２００を作製した。
【0092】
（実施例２）
ｎ型ＩｎＧａＡｓＰ中間層（ｎ―ＩｎＧａＡｓＰ層）およびｐ型ＩｎＧａＡｓＰ中間層（ｐ―ＩｎＧａＡｓＰ層）を設けないこと以外、実施例１と同様にして実施例２に係るダブルスタック型半導体発光素子２００を得た。
ｎ型ＩｎＧａＡｓＰ中間層（ｎ―ＩｎＧａＡｓＰ層）およびｐ型ＩｎＧａＡｓＰ中間層（ｐ―ＩｎＧａＡｓＰ層）を設けないこと以外、実施例１と同様にして実施例２に係るダブルスタック型半導体発光素子２００を得た。
【0093】
（実施例３）
ｎ型疑似トンネル接合層２４７２を形成するときのドーパントガス（Ｓｉ２Ｈ６）の流量を３２００ｓｃｃｍとした以外、実施例１と同様にして実施例３に係るダブルスタック型半導体発光素子２００を得た。
ｎ型疑似トンネル接合層２４７２を形成するときのドーパントガス（Ｓｉ２Ｈ６）の流量を３２００ｓｃｃｍとした以外、実施例１と同様にして実施例３に係るダブルスタック型半導体発光素子２００を得た。
【0094】
（比較例１）
ｐ型疑似トンネル接合層２４７１を形成するときの成長温度を７５０℃ではなく７２５℃とし、成長中に７２５℃から６３０℃に変化させながら形成した。さらに、ｎ型疑似トンネル接合層２４７２のドーパントをＴｅとし、ドーパントガスとしてＤＥＴｅ（ジエチルテルル）を使用し、流量を１０ｓｃｃｍ、成長温度を７２５℃から６３０℃に変化させながら形成した。これらの条件以外は、実施例１と同様にして比較例１に係るダブルスタック型半導体発光素子２００を得た。以下、比較例１の疑似トンネル接合層２４７に位置する層は、単にトンネル接合層と呼称する。
ｐ型疑似トンネル接合層２４７１を形成するときの成長温度を７５０℃ではなく７２５℃とし、成長中に７２５℃から６３０℃に変化させながら形成した。さらに、ｎ型疑似トンネル接合層２４７２のドーパントをＴｅとし、ドーパントガスとしてＤＥＴｅ（ジエチルテルル）を使用し、流量を１０ｓｃｃｍ、成長温度を７２５℃から６３０℃に変化させながら形成した。これらの条件以外は、実施例１と同様にして比較例１に係るダブルスタック型半導体発光素子２００を得た。以下、比較例１の疑似トンネル接合層２４７に位置する層は、単にトンネル接合層と呼称する。
【0095】
（比較例２）
成長用基板２０５上に実施例１と同様にして第１ｐ型半導体層２４６まで形成したのち、疑似トンネル接合層２４７又は第２活性層２４９などを形成しないで、ｐ型コンタクト層２５３を形成した以外は、実施例１と同様にして比較例２に係るシングルスタック型半導体発光素子を得た。
成長用基板２０５上に実施例１と同様にして第１ｐ型半導体層２４６まで形成したのち、疑似トンネル接合層２４７又は第２活性層２４９などを形成しないで、ｐ型コンタクト層２５３を形成した以外は、実施例１と同様にして比較例２に係るシングルスタック型半導体発光素子を得た。
【0096】
（実施例４）
第１活性層２４４及び第２活性層２４９の組成を発光中心波長が１３００ｎｍとなるように調整した以外は、実施例１と同様にして実施例４に係るダブルスタック型半導体発光素子２００を得た。
第１活性層２４４及び第２活性層２４９の組成を発光中心波長が１３００ｎｍとなるように調整した以外は、実施例１と同様にして実施例４に係るダブルスタック型半導体発光素子２００を得た。
【0097】
（比較例３）
第１活性層２４４及び第２活性層２４９の組成を発光中心波長が１３００ｎｍとなるように調整した以外は、比較例２と同様にして比較例３に係るシングルスタック型半導体発光素子を得た。
第１活性層２４４及び第２活性層２４９の組成を発光中心波長が１３００ｎｍとなるように調整した以外は、比較例２と同様にして比較例３に係るシングルスタック型半導体発光素子を得た。
【0098】
［試験１]
試験１では、実施例１～３の疑似トンネル接合層２４７の性能及び比較例１のトンネル接合層を評価した。純粋なトンネル効果に関する評価を行うため、疑似トンネル接合層２４７（又はトンネル接合層）に対して、第１活性層２４４及び第２活性層２４９を介さずに通電できるように、以下のようにして試験を行った。
試験１では、実施例１～３の疑似トンネル接合層２４７の性能及び比較例１のトンネル接合層を評価した。純粋なトンネル効果に関する評価を行うため、疑似トンネル接合層２４７（又はトンネル接合層）に対して、第１活性層２４４及び第２活性層２４９を介さずに通電できるように、以下のようにして試験を行った。
【0099】
具体的には、まず、２インチのｐ型ＩｎＰ基板上に、上述した条件で、第１ｐ型半導体層２４６（ｐ－ＩｎＰ、膜厚５００ｎｍ）、疑似トンネル接合層２４７（又はトンネル接合層）、第２ｎ型半導体層２４８（ｎ－ＩｎＰ、膜厚５００ｎｍ）を形成し、さらにｎ型コンタクト層２４１（ｎ―ＩｎＧａＡｓ、膜厚２４ｎｍ）及びＩｎＰキャップ層をこの順に成長させた（図８ａ）。エッチング溶液塩酸―酢酸により上面のＩｎＰキャップ層をエッチングしてｎ型コンタクト層２４１を露出させた（図８ｂ）。次に、上部電極パターン以外をフォトレジストで覆い、上部電極を蒸着した後にレジストをその上に成膜された金属と共に除去して、上部電極を形成した（図８ｃ）。次に、ｎ型コンタクト層２４１の上部電極直下とその周囲以外をエッチング除去し、残りのｎ型コンタクト層２４と上部電極を覆うメサ形成用マスクを形成し（図８ｄ）て、ウェットエッチング（エッチング溶液：Ｂｒ―ＭｅＯＨ）によりメサエッチングを行った（図８ｅ）。マスクを除去した後、ｐ型ＩｎＰ基板の裏面に裏面電極の蒸着を行った（図８ｆ）。作製した素子を性能確認用素子１０とする。
【0100】
ＬＥＤテスタ（ワイエイシイガーター製、型番：ＬＸ４７３０Ａ）のステージ上に性能確認用素子を載せ、上部電極にプローブをあてて１００ｍｓ間通電した。ここで、性能確認用素子１０の上部電極の形状は円形であり、直径１９４．４μｍ、面積２９６８１μｍ２であった。さらに、メサの形状は円形であり、直径２３５．２μｍ、面積４３４４７μｍ２であった。各実施例及び比較例１の上記通電の結果を図９に示す。また、表２に、各実施例ｐ型疑似トンネル接合層２４７１及びｎ型疑似トンネル接合層２４７２のエピタキシャル構造、ドーパント、膜厚、及び上記通電結果を示す。そして、比較例１のトンネル接合層のエピタキシャル構造、ドーパント、膜厚、及び上記通電結果も、表２に併せて示す。表２に示すＳＩＭＳ不純物濃度[ｃｍ-３]は、性能確認用素子１０ではなく、後述の試験２におけるＳＩＭＳによって測定した不純物濃度（ピーク値）を転記したものである。
【0101】
【表2】
＊＊降下開始電圧[Ｖ]は、電流が極大となる負性抵抗領域の開始時の電圧であり、電圧降下終了電圧[Ｖ]は、電流が極小となる負性抵抗領域の終了時の電圧である。
【0102】
図９及び表２からわかるように、比較例１では、一般的なトンネル接合層が示すように最大のトンネル電流（電流の極大値）が数十ｍＡと大きく、負性抵抗のあるトンネルジャンクション特性が得られているのに対して、実施例１～３では、Ｉ－Ｖ曲線において、負性抵抗領域の始点（電流が極大となる点）が０．０２～０．２Ｖの間にあり、かつ、最大のトンネル電流（電流の極大値）が７ｍＡ以下であり、従来考えられる挙動と異なる現象が確認された。
【0103】
［試験２]
試験２では、実施例１～４及び比較例１で作製したダブルスタック型半導体発光素子２００及び比較例２～３で作製したシングルスタック型半導体発光素子の出力特性を測定した。さらに、実施例１～３及び比較例１～２をＳＩＭＳ分析し、不純物濃度を測定した。表３に、実施例１～４及び比較例１で作製したダブルスタック型半導体発光素子２００及び比較例２～３で作製したシングルスタック型半導体発光素子に対し、電流を３０ｍＡ、１００ｍＡ、１Ａ流した時の発光出力Ｐｏ[ｍＷ]及び順方向電圧Ｖｆ[Ｖ]、また、電圧を５Ｖ、１０Ｖ印加したときのリーク電流Ｉｒ[Ａ]、並びに、電流を０．１μＡ、１μＡ流した時の逆方向電圧Ｖｒ[Ｖ]を示す。また、図１０は、実施例１～３及び比較例１～２（対象波長帯が１５００ｎｍ帯の素子）の電流―発光出力特性を示すグラフ図である。
試験２では、実施例１～４及び比較例１で作製したダブルスタック型半導体発光素子２００及び比較例２～３で作製したシングルスタック型半導体発光素子の出力特性を測定した。さらに、実施例１～３及び比較例１～２をＳＩＭＳ分析し、不純物濃度を測定した。表３に、実施例１～４及び比較例１で作製したダブルスタック型半導体発光素子２００及び比較例２～３で作製したシングルスタック型半導体発光素子に対し、電流を３０ｍＡ、１００ｍＡ、１Ａ流した時の発光出力Ｐｏ[ｍＷ]及び順方向電圧Ｖｆ[Ｖ]、また、電圧を５Ｖ、１０Ｖ印加したときのリーク電流Ｉｒ[Ａ]、並びに、電流を０．１μＡ、１μＡ流した時の逆方向電圧Ｖｒ[Ｖ]を示す。また、図１０は、実施例１～３及び比較例１～２（対象波長帯が１５００ｎｍ帯の素子）の電流―発光出力特性を示すグラフ図である。
【0104】
【表3】
【0105】
表３及び図１０からわかるように、電流を１Ａ流した時、ｎ型疑似トンネル接合層２４７２のドーパントがＳｉである実施例１～３の発光出力は、シングルスタック型の比較例２の発光出力の１．８倍～１．９倍であり、電流が１００ｍＡの時は１．６倍～１．７倍である。これに対し、電流を１Ａ流した時、ｎ型疑似トンネル接合層２４７２のドーパントがＴｅである比較例１の発光出力は、シングルスタック型の比較例２の発光出力の約１．５倍であり、電流が１００ｍＡの時は約１．４倍である。大きな電流を流すほど本実施例の発光出力の向上効果は大きい。本実施例では大電流を流したときの発熱による出力低下が抑制される効果も有しており、本発明の疑似トンネル接合層２４７は通常のトンネル接合層に比べて電流を面内方向に拡散させやすく電流集中による発熱を抑えることが可能とも考えられる。また、実施例１～３に逆方向電圧５Ｖ流した時のリーク電流Ｉｒは、１．０×１０-１０Ａであり、比較例１の６．５×１０-９Ａと比較して６５分の１となっており、リーク電流の低減も有意に認められる。実施例１～３に逆方向電圧１０Ｖ流した時のリーク電流Ｉｒも比較例１及びシングルスタック型の比較例２と比較して低減している。また、実施例１～３に０．１μＡ又は１μＡを流した時の逆方向電圧Ｖｒは約３０Ｖであり、比較例１又はシングルスタック型の比較例２と比較して逆方向電圧の増加も有意に認められる。これら発光出力の向上、リーク電流の低減及び逆方向電圧の増加の効果は、波長が異なる実施例４とシングルスタック型の比較例３との比較でも同様に認められた。
【0106】
図１１～１４に実施例１～３及び比較例１のＳＩＭＳ分析の結果をそれぞれ示す。これらの図では、ｎ型ドーパントが拡散する程度がわかるように、第２活性層２４９と第１活性層２４４の全域が範囲に入るように横軸範囲を設定した。また、これらＳＩＭＳ分析の結果から読み取った、実施例１～３の第２活性層２４９、第１活性層２４４及びｎ型ＩｎＰ層の不純物濃度の平均値、疑似トンネル接合層２４７（ＴＪ）の不純物濃度の最大値（ピーク値）と、第２活性層２４９のＴＪ側のｎ型ドーパントの不純物濃度の最大値（ピーク値）、を、表４に示す。また、比較例１の第２活性層２４９、第１活性層２４４及びｎ型ＩｎＰ層の不純物濃度の平均値、トンネル接合層（ＴＪ）の不純物濃度の最大値（ピーク値）、及び第２活性層２４９のＴＪ側のｎ型ドーパントの不純物濃度の最大値（ピーク値）についても表４に併せて示す。
【0107】
図１１～１４のＳＩＭＳプロファイルにおいて破線で図示する第２活性層２４９（ｉ－ＩｎＧａＡｌＡｓ）とスペーサ層（ｉ－ＩｎＰ）との境界線の付け方について説明する。境界線は、Ａｓのプロファイルが急降下する箇所において変動する差分の中央に位置するものとした。当該Ａｓのプロファイルをもとに、第２活性層２４９の厚さ方向の中央から第２活性層２４９のｎ型疑似トンネル接合層２４７２側に接する他層（スペーサ層）との境界までの領域を、第２活性層２４９のＴＪ側とした。
【0108】
【表4】
【0109】
実施例１～３の第２活性層２４９に混入しているＳｉの不純物濃度は、ｎ型疑似トンネル接合層２４７２側における最大値（ピーク値）で１．０×１０１６ａｔｏｍｓ／ｃｍ３以下であり、第２活性層２４９全体における平均で５．０×１０１５ａｔｏｍｓ／ｃｍ３以下である。一方、比較例１の第２活性層２４９に混入しているＴｅの不純物濃度は、第２活性層２４９の大部分において１．０×１０１６ａｔｏｍｓ／ｃｍ３を超えている。さらに、比較例１では、第２活性層２４９のＴＪ側の障壁層にＴｅ濃度が３．３×１０１７ａｔｏｍｓ／ｃｍ３の大きなピークが存在する。実施例１～３のｎ型疑似トンネル接合層２４７２における不純物濃度（Ｓｉ）のピーク値は１．６５～１．８３×１０１９cｍ－３であり、比較例１のｎ型トンネル接合層における不純物濃度（Ｔｅ）のピーク値は１．４８×１０１９cｍ－３であった。比較例１のｎ型トンネル接合層における不純物濃度のピーク値が、実施例１～３のｎ型疑似トンネル接合層２４７２における不純物濃度のピーク値より少ないのは、比較例１のＴｅが第２活性層の方向へ移動した結果と予想される。
【0110】
これらのＳＩＭＳ分析の結果と表３に示す出力特性の測定結果から、トンネル接合層のｎ型ドーパントとしてＴｅを使用した場合、不純物であるＴｅが第２活性層２４９に拡散し出力低下が起きると考えられる。これに対し、ｎ型ドーパントとしてＳｉを使用した場合、試験１の結果から通常のトンネル接合とは異なる挙動を示す疑似トンネル接合層となるものの、Ｓｉは第２活性層２４９に拡散しづらいため、出力低下が起きづらい。
【0111】
以上のとおり、本発明条件を満足することにより、良好な出力特性を有し、リーク電流の低減及び逆方向電圧の増加が可能な、ダブルスタック型の半導体発光素子を提供することができる。本発明による疑似トンネル接合層は、従来考えられていたトンネル接合層とは挙動が明らかに異なる。
【符号の説明】
【0112】
１００ ダブルスタック型半導体発光素子
１０５ 成長用基板
１２０ 半導体積層体
１４０ 第１ｎ型半導体層
１４１ ｎ型コンタクト層
１４２ 第１ｎ型クラッド層
１４４ 第１活性層
１４４ｂ 第１活性層の障壁層
１４４ｗ 第１活性層の井戸層
１４５ 第１電子ブロック層
１４６ 第１ｐ型半導体層
１４７ 疑似トンネル接合層
１４７１ ｐ型疑似トンネル接合層
１４７２ ｎ型疑似トンネル接合層
１４８ 第２ｎ型半導体層
１４９ 第２活性層
１４９ｂ 第２活性層の障壁層
１４９ｗ 第２活性層の井戸層
１５０ 第２ｐ型半導体層
１５１ 第２電子ブロック層
１５２ 第２ｐ型クラッド層
１５３ ｐ型コンタクト層
１６３ ｐ型コンタクト部
１９１ 上部電極
１９５ 裏面電極
２００ ダブルスタック型半導体発光素子
２０５ 成長用基板
２２０ 半導体積層体
２４０ 第１ｎ型半導体層
２４１ ｎ型コンタクト層
２４２ 第１ｎ型クラッド層
２４４ 第１活性層
２４４ｂ 第１活性層の障壁層
２４４ｗ 第１活性層の井戸層
２４５ 第１電子ブロック層
２４６ 第１ｐ型半導体層
２４７ 疑似トンネル接合層
２４７１ ｐ型疑似トンネル接合層
２４７２ ｎ型疑似トンネル接合層
２４８ 第２ｎ型半導体層
２４９ 第２活性層
２４９ｂ 第２活性層の障壁層
２４９ｗ 第２活性層の井戸層
２５０ 第２ｐ型半導体層
２５１ 第２電子ブロック層
２５２ 第２ｐ型クラッド層
２５３ ｐ型コンタクト層
２３０ 保護膜
２６０ 中間電極層
２６１ 誘電体部
２６３ ｐ型コンタクト部
２６５ 電極部
２７０ 接合層
２７１ 金属反射層
２７９ 金属接合層
２８０ 支持基板
２９１ 上部電極
２９５ 裏面電極
１０５ 成長用基板
１２０ 半導体積層体
１４０ 第１ｎ型半導体層
１４１ ｎ型コンタクト層
１４２ 第１ｎ型クラッド層
１４４ 第１活性層
１４４ｂ 第１活性層の障壁層
１４４ｗ 第１活性層の井戸層
１４５ 第１電子ブロック層
１４６ 第１ｐ型半導体層
１４７ 疑似トンネル接合層
１４７１ ｐ型疑似トンネル接合層
１４７２ ｎ型疑似トンネル接合層
１４８ 第２ｎ型半導体層
１４９ 第２活性層
１４９ｂ 第２活性層の障壁層
１４９ｗ 第２活性層の井戸層
１５０ 第２ｐ型半導体層
１５１ 第２電子ブロック層
１５２ 第２ｐ型クラッド層
１５３ ｐ型コンタクト層
１６３ ｐ型コンタクト部
１９１ 上部電極
１９５ 裏面電極
２００ ダブルスタック型半導体発光素子
２０５ 成長用基板
２２０ 半導体積層体
２４０ 第１ｎ型半導体層
２４１ ｎ型コンタクト層
２４２ 第１ｎ型クラッド層
２４４ 第１活性層
２４４ｂ 第１活性層の障壁層
２４４ｗ 第１活性層の井戸層
２４５ 第１電子ブロック層
２４６ 第１ｐ型半導体層
２４７ 疑似トンネル接合層
２４７１ ｐ型疑似トンネル接合層
２４７２ ｎ型疑似トンネル接合層
２４８ 第２ｎ型半導体層
２４９ 第２活性層
２４９ｂ 第２活性層の障壁層
２４９ｗ 第２活性層の井戸層
２５０ 第２ｐ型半導体層
２５１ 第２電子ブロック層
２５２ 第２ｐ型クラッド層
２５３ ｐ型コンタクト層
２３０ 保護膜
２６０ 中間電極層
２６１ 誘電体部
２６３ ｐ型コンタクト部
２６５ 電極部
２７０ 接合層
２７１ 金属反射層
２７９ 金属接合層
２８０ 支持基板
２９１ 上部電極
２９５ 裏面電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】